JP5211560B2 - Semiconductor device manufacturing method and semiconductor device - Google Patents

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本発明は、半導体装置の製造方法および半導体装置に関し、特に、強誘電体キャパシタを備える半導体装置の製造方法および半導体装置に関する。   The present invention relates to a method for manufacturing a semiconductor device and a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device including a ferroelectric capacitor and the semiconductor device.

近年、ディジタル技術の進展に伴い、大容量のデータを高速に処理または保存する傾向が高まっている。このため、電子機器に使用される半導体装置の高集積化および高性能化が要求されている。   In recent years, with the progress of digital technology, there is an increasing tendency to process or store a large amount of data at high speed. For this reason, high integration and high performance of semiconductor devices used in electronic devices are required.

従来、電源を断っても記憶情報が消失しない不揮発性メモリとして、フラッシュメモリやＦｅＲＡＭ（Ferro-electric Random Access Memory）が知られている。
フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）のゲート絶縁膜中にフローティングゲートが埋め込まれた構造を有し、そのフローティングゲートに電荷を蓄積することによって情報を記憶する。情報の書き込み／消去には絶縁膜を通過するトンネル電流を流す必要があり、比較的高い電圧を必要とする。 Conventionally, flash memory and FeRAM (Ferro-electric Random Access Memory) are known as nonvolatile memories in which stored information is not lost even when the power is turned off.
A flash memory has a structure in which a floating gate is embedded in a gate insulating film of an insulated gate field effect transistor (IGFET), and stores information by accumulating charges in the floating gate. In order to write / erase information, a tunnel current passing through the insulating film needs to flow, and a relatively high voltage is required.

ＦｅＲＡＭは、容量絶縁膜に強誘電体膜を用い、その強誘電体膜を一対の電極で挟んだ強誘電体キャパシタを備えている。強誘電体キャパシタは、電極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても自発分極を有する。印加電圧の極性を反転すれば、自発分極の極性も反転する。この自発分極を検出して情報を読み出す。ＦｅＲＡＭは、フラッシュメモリに比べて低電圧で動作し、省電力で高速の書き込みが可能であり、ＦｅＲＡＭを採用したＳＯＣ（System On Chip）がＩＣカード用途等に検討されている。   The FeRAM includes a ferroelectric capacitor in which a ferroelectric film is used as a capacitor insulating film and the ferroelectric film is sandwiched between a pair of electrodes. The ferroelectric capacitor generates polarization according to the applied voltage between the electrodes, and has spontaneous polarization even when the applied voltage is removed. If the polarity of the applied voltage is reversed, the polarity of the spontaneous polarization is also reversed. Information is read by detecting this spontaneous polarization. FeRAM operates at a lower voltage than flash memory, and can write at high speed with low power consumption. SOC (System On Chip) employing FeRAM is being studied for IC card applications and the like.

ＦｅＲＡＭに用いる強誘電体膜には、例えば、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3；ＰＺＴ）や、タンタル酸ストロンチウムビスマス（ＳｒＢｉ2Ｔａ2Ｏ9；ＳＢＴ）等のＢｉ層状構造化合物が用いられる。その形成には、ゾルゲル法、スパッタ法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法等が用いられる。電気特性がよく、製品歩留まりの高いＦｅＲＡＭを形成するためには、その強誘電体キャパシタを構成する強誘電体膜の配向ができるだけ均一になるように制御することが重要である。 Examples of the ferroelectric film used for FeRAM include a Bi layered structure such as lead zirconate titanate (Pb (Zr, Ti) O 3 ; PZT) and strontium bismuth tantalate (SrBi 2 Ta 2 O 9 ; SBT). A compound is used. For the formation, a sol-gel method, a sputtering method, a MOCVD (Metal Organic Chemical Vapor Deposition) method or the like is used. In order to form an FeRAM with good electrical characteristics and high product yield, it is important to control the orientation of the ferroelectric film constituting the ferroelectric capacitor to be as uniform as possible.

なお、従来、このようなＦｅＲＡＭの強誘電体キャパシタに関し、その疲労特性、リテンション特性、インプリント特性等の向上を図る目的で、強誘電体膜中に所定の元素を添加することが提案されている。例えば、ＰＺＴ膜にランタン（Ｌａ）、ニオブ（Ｎｂ）を添加する方法（非特許文献１〜３参照）や、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）、Ｌａを添加する方法（特許文献１，２参照）が提案されている。また、ＰＺＴ膜にＬａとスカンジウム（Ｓｃ）を添加する方法（特許文献３参照）等も提案されている。   Conventionally, regarding such FeRAM ferroelectric capacitors, it has been proposed to add a predetermined element to the ferroelectric film for the purpose of improving fatigue characteristics, retention characteristics, imprint characteristics, and the like. Yes. For example, a method of adding lanthanum (La) or niobium (Nb) to a PZT film (see Non-Patent Documents 1 to 3), a method of adding calcium (Ca), strontium (Sr), or La (Patent Documents 1 and 2). Have been proposed). In addition, a method of adding La and scandium (Sc) to the PZT film (see Patent Document 3) has been proposed.

また、ＦｅＲＡＭの強誘電体キャパシタに関し、電極間に結晶構造の異なる強誘電体膜を積層して配置する方法（特許文献４参照）や、ＰＺＴ膜の電極近傍領域のＰｂ量を調整する方法（特許文献５参照）、ＰＺＴ膜のＺｒ／Ｔｉ比を電極間で変化させる方法（特許文献６参照）、強誘電体膜の電極側の領域に所定の陽イオンを含有させる方法（特許文献７参照）等が提案されている。また、このほかにも、上面に形成した、酸素を過剰に含むアモルファスＰＺＴ膜をシードにして、アモルファスＰＺＴ膜を結晶化する方法（特許文献８参照）、チタン酸鉛（ＰｂＴｉＯX）膜上にＰＺＴ膜を形成する方法（特許文献９参照）、電極上にスパッタ法、ＭＯＣＶＤ法の順でＰＺＴ膜を積層する方法（特許文献１０参照）等が提案されている。
アプライド・フィジクス・レターズ（Applied Physics letters），２０００年，Ｖｏｌ．７７，Ｎｏ．１９，ｐ．３０３６ ジャパニーズ・ジャーナル・オブ・アプライド・フィジクス（Japanese Journal of Applied Physics），１９９３年，Ｖｏｌ．３２，Ｎｏ．９Ｂ，ｐ．４１６８ ジャパニーズ・ジャーナル・オブ・アプライド・フィジクス（Japanese Journal of Applied Physics），１９９４年，Ｖｏｌ．３３，Ｎｏ．９Ｂ，ｐ．５２１１ 米国特許第６２８７６３７号明細書 米国特許出願公開第２００２／０１５８２７８号明細書 特開平８−２７３４３６号公報 米国特許第６６２７９３０号明細書 特開２０００−３１４０７号公報 特開２００３−１４２６５９号公報 特開２００６−４１４２５号公報 特開２００１−２８４２６号公報 特開２００３−４６０６４号公報 特開２００３−２１８３２５号公報 In addition, regarding a ferroelectric capacitor of FeRAM, a method of stacking and arranging ferroelectric films having different crystal structures between electrodes (see Patent Document 4), and a method of adjusting the amount of Pb in the vicinity of an electrode of a PZT film ( Patent Document 5), a method of changing the Zr / Ti ratio of the PZT film between the electrodes (see Patent Document 6), and a method of containing a predetermined cation in the electrode side region of the ferroelectric film (see Patent Document 7) ) Etc. have been proposed. In addition, a method of crystallizing an amorphous PZT film using an amorphous PZT film containing oxygen excessively as a seed (see Patent Document 8), on a lead titanate (PbTiO x ) film A method of forming a PZT film (see Patent Document 9), a method of stacking a PZT film on an electrode in the order of sputtering and MOCVD (see Patent Document 10), and the like have been proposed.
Applied Physics letters, 2000, Vol. 77, no. 19, p. 3036 Japanese Journal of Applied Physics, 1993, Vol. 32, no. 9B, p. 4168 Japanese Journal of Applied Physics, 1994, Vol. 33, no. 9B, p. 5211 US Pat. No. 6,287,637 US Patent Application Publication No. 2002/0158278 JP-A-8-273436 US Pat. No. 6,627,930 JP 2000-31407 A JP 2003-142659 A JP 2006-41425 A JP 2001-28426 A JP 2003-46064 A JP 2003-218325 A

従来、強誘電体キャパシタの疲労特性やインプリント特性等の電気特性を向上させるために、その強誘電体膜にＮｂ等の元素を添加することがしばしば行われている。しかし、そのようにＮｂ等の元素を添加する場合、その添加量や添加領域によっては、強誘電体キャパシタのスイッチング電荷量が低下してしまうという問題点があった。特に、そのような元素を強誘電体膜の全体にわたって添加した場合には、スイッチング電荷量の低下が著しい。疲労特性、インプリント特性、リーク電流、スイッチング電荷量といった電気特性をいずれも一定レベル以上満足するような、高特性で高信頼性の強誘電体キャパシタを形成することのできる方法が強く要望されている。   Conventionally, in order to improve electrical characteristics such as fatigue characteristics and imprint characteristics of a ferroelectric capacitor, an element such as Nb is often added to the ferroelectric film. However, when an element such as Nb is added in this manner, there is a problem that the switching charge amount of the ferroelectric capacitor is lowered depending on the amount and region of addition. In particular, when such an element is added throughout the ferroelectric film, the amount of switching charge is significantly reduced. There is a strong demand for a method capable of forming a ferroelectric capacitor with high characteristics and high reliability that satisfies all electrical characteristics such as fatigue characteristics, imprint characteristics, leakage current, and switching charge amount above a certain level. Yes.

本発明はこのような点に鑑みてなされたものであり、高特性でかつ信頼性に優れた強誘電体キャパシタを備える半導体装置を形成することのできる半導体装置の製造方法を提供することを目的とする。また、本発明では、そのような強誘電体キャパシタを備える半導体装置を提供することを目的とする。   The present invention has been made in view of these points, and an object thereof is to provide a method of manufacturing a semiconductor device capable of forming a semiconductor device including a ferroelectric capacitor having high characteristics and excellent reliability. And Another object of the present invention is to provide a semiconductor device including such a ferroelectric capacitor.

本発明の一観点によれば、強誘電体キャパシタを備えた半導体装置の製造方法において、下部電極を形成する工程と、前記下部電極上に、Ｃａ、ＳｒおよびＬａが添加された第１の強誘電体膜を形成する工程と、前記第１の強誘電体膜上に第２の強誘電体膜を、Ｃａ、ＳｒおよびＬａを添加せずに、前記第１の強誘電体膜より厚く形成する工程と、前記第２の強誘電体膜上に、Ｃａ、ＳｒおよびＬａが添加された第３の強誘電体膜を、前記第２の強誘電体膜より薄く形成する工程と、前記第３の強誘電体膜上に上部電極を形成する工程と、を有する半導体装置の製造方法が提供される。 According to one aspect of the present invention , in a method of manufacturing a semiconductor device including a ferroelectric capacitor, a step of forming a lower electrode, and a first strong metal added with Ca, Sr, and La on the lower electrode. Forming a dielectric film; and forming a second ferroelectric film on the first ferroelectric film to be thicker than the first ferroelectric film without adding Ca, Sr, and La a step of, on the second ferroelectric film, Ca, a step of the third ferroelectric film Sr and La is added, thinner than said second ferroelectric film, the first method of manufacturing a semi-conductor device that Yusuke a step, the forming an upper electrode on the third ferroelectric film is provided.

このような半導体装置の製造方法によれば、下部電極、第１，第２，第３の強誘電体膜および上部電極が順に形成され、その際、第１，第３の強誘電体膜は、それぞれＣａ、ＳｒおよびＬａが添加されて、第２の強誘電体膜より薄く形成される。これにより、下部電極近傍の領域と上部電極近傍の領域とに所定の元素が添加された強誘電体膜を有する強誘電体キャパシタが得られるようになる。 According to such a method of manufacturing a semiconductor device, the lower electrode, the first, second, and third ferroelectric films and the upper electrode are formed in this order, and the first and third ferroelectric films are , Ca, Sr, and La are added to form a thinner film than the second ferroelectric film. As a result, a ferroelectric capacitor having a ferroelectric film in which a predetermined element is added to the region near the lower electrode and the region near the upper electrode can be obtained.

また、本発明の一観点によれば、強誘電体キャパシタを備える半導体装置において、下部電極と、前記下部電極上に形成され、Ｃａ、ＳｒおよびＬａが添加された第１の強誘電体膜と、前記第１の強誘電体膜上に、Ｃａ、ＳｒおよびＬａが添加されず、前記第１の強誘電体膜より厚く形成された第２の強誘電体膜と、前記第２の強誘電体膜上に前記第２の強誘電体膜より薄く形成され、Ｃａ、ＳｒおよびＬａが添加された第３の強誘電体膜と、前記第３の強誘電体膜上に形成された上部電極と、を有する半導体装置が提供される。 According to another aspect of the present invention , in a semiconductor device including a ferroelectric capacitor, a lower electrode, and a first ferroelectric film formed on the lower electrode and doped with Ca, Sr, and La , A second ferroelectric film formed on the first ferroelectric film so that Ca, Sr and La are not added and is thicker than the first ferroelectric film; and the second ferroelectric film. A third ferroelectric film formed on the body film thinner than the second ferroelectric film, to which Ca, Sr and La are added; and an upper electrode formed on the third ferroelectric film. If, semiconductors device is provided that have a.

このような半導体装置によれば、下部電極と上部電極との間に第１，第２，第３の強誘電体膜が形成され、第１，第３の強誘電体膜は、それぞれＣａ、ＳｒおよびＬａが添加されて、第２の強誘電体膜より薄く形成される。これにより、下部電極近傍の領域と上部電極近傍の領域とに所定の元素が添加された強誘電体膜を有する強誘電体キャパシタが得られるようになる。 According to such a semiconductor device, the first, second and third ferroelectric films are formed between the lower electrode and the upper electrode, and the first and third ferroelectric films are respectively Ca, Sr and La are added to form a thinner film than the second ferroelectric film. As a result, a ferroelectric capacitor having a ferroelectric film in which a predetermined element is added to the region near the lower electrode and the region near the upper electrode can be obtained.

開示の技術により、元素添加による強誘電体キャパシタのスイッチング電荷量の低下を抑えつつ、その疲労特性やインプリント特性等の電気特性の向上を図ることが可能になり、強誘電体キャパシタを備える、高性能かつ高信頼性の半導体装置が実現可能になる。
 With the disclosed technology , it is possible to improve the electrical characteristics such as fatigue characteristics and imprint characteristics while suppressing a decrease in switching charge amount of the ferroelectric capacitor due to the addition of elements, and the ferroelectric capacitor is provided. A high-performance and highly reliable semiconductor device can be realized.

以下、本発明の実施の形態を、図面を参照して詳細に説明する。
図１は強誘電体キャパシタの形成フローの一例を示す図、図２は強誘電体キャパシタの構成例を示す図である。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
FIG. 1 is a diagram showing an example of a flow of forming a ferroelectric capacitor, and FIG. 2 is a diagram showing a configuration example of the ferroelectric capacitor.

図２に示すように、強誘電体キャパシタ１００は、半導体基板に形成されたトランジスタに電気的に接続された下部電極１０１、その下部電極１０１上に形成された第１，第２，第３の強誘電体膜１０２ａ，１０２ｂ，１０２ｃ、および第３の強誘電体膜１０２ｃ上に形成された上部電極１０３によって構成される。   As shown in FIG. 2, the ferroelectric capacitor 100 includes a lower electrode 101 electrically connected to a transistor formed on a semiconductor substrate, and first, second, and third electrodes formed on the lower electrode 101. The upper electrode 103 is formed on the ferroelectric films 102a, 102b, and 102c and the third ferroelectric film 102c.

このような強誘電体キャパシタ１００を形成するにあたり、まず、所定の結晶面が優先配向されるような条件で下部電極１０１を形成する（ステップＳ１）。
下部電極１０１としては、例えば、白金（Ｐｔ），イリジウム（Ｉｒ），ルテニウム（Ｒｕ），ロジウム（Ｒｈ），レニウム（Ｒｅ），オスミウム（Ｏｓ），パラジウム（Ｐｄ）等の貴金属膜や、そのような貴金属膜を２層以上積層したものを用いることができる。あるいは、それらのうち２種以上を含む合金膜や、そのような合金膜を２層以上積層したものを用いることもできる。 In forming such a ferroelectric capacitor 100, first, the lower electrode 101 is formed under the condition that a predetermined crystal plane is preferentially oriented (step S1).
Examples of the lower electrode 101 include noble metal films such as platinum (Pt), iridium (Ir), ruthenium (Ru), rhodium (Rh), rhenium (Re), osmium (Os), palladium (Pd), and the like. A laminate of two or more noble metal films can be used. Alternatively, an alloy film containing two or more of them or a laminate of two or more such alloy films can be used.

下部電極１０１の形成後は、その上に、第１，第２，第３の強誘電体膜１０２ａ，１０２ｂ，１０２ｃを順に形成する（ステップＳ２，Ｓ３，Ｓ４）。
第１，第２，第３の強誘電体膜１０２ａ，１０２ｂ，１０２ｃは、ＡＢＯ3型ペロブスカイト構造またはＢｉ層状構造の結晶となる材料を用いて形成される。例えば、ＰＺＴのほか、ＬａをドープしたＰＺＴ（ＰＬＺＴ）、チタン酸ビスマスランタン（（Ｂｉ，Ｌａ）4Ｔｉ3Ｏ12；ＢＬＴ）、ＳＢＴ、タンタル酸ニオブ酸ストロンチウムビスマス（ＳｒＢｉ2（Ｔａ，Ｎｂ）2Ｏ9；ＳＢＴＮ）等を用いることができる。 After the formation of the lower electrode 101, first, second and third ferroelectric films 102a, 102b and 102c are sequentially formed thereon (steps S2, S3 and S4).
The first, second, and third ferroelectric films 102a, 102b, and 102c are formed using a material that becomes an ABO 3 type perovskite structure or Bi layer structure crystal. For example, in addition to PZT, La-doped PZT (PLZT), bismuth lanthanum titanate ((Bi, La) 4 Ti 3 O 12 ; BLT), SBT, strontium bismuth tantalate niobate (SrBi 2 (Ta, Nb) 2 O 9 ; SBTN) or the like can be used.

まず第１の強誘電体膜１０２ａは、例えば、スパッタ法による成膜後にその結晶化を行い、所定の膜厚で形成する。その際、第１の強誘電体膜１０２ａは、所定の元素、例えばＣａ，Ｓｒ，Ｌａ，Ｎｂ，Ｉｒ等を添加して形成する。なお、第１の強誘電体膜１０２ａは、スパッタ法のほか、ゾルゲル法やＭＯＣＶＤ法を用いて形成することもできる。ただし、第１の強誘電体膜１０２ａの形成にスパッタ法またはゾルゲル法を用いる場合には、下部電極１０１をＰｔ，Ｐｄを用いて（合金や酸化物を含む）、形成しておくことが好ましく、第１の強誘電体膜１０２ａの形成にＭＯＣＶＤ法を用いる場合には、下部電極１０１をＩｒ，Ｒｕ，Ｒｈ，Ｏｓを用いて（合金や酸化物を含む）、形成しておくことが好ましい。   First, the first ferroelectric film 102a is formed with a predetermined film thickness by, for example, crystallization after film formation by sputtering. At this time, the first ferroelectric film 102a is formed by adding a predetermined element such as Ca, Sr, La, Nb, Ir or the like. The first ferroelectric film 102a can be formed by using a sol-gel method or an MOCVD method in addition to the sputtering method. However, when the sputtering method or the sol-gel method is used for forming the first ferroelectric film 102a, it is preferable to form the lower electrode 101 using Pt and Pd (including an alloy and an oxide). When the MOCVD method is used for forming the first ferroelectric film 102a, the lower electrode 101 is preferably formed using Ir, Ru, Rh, Os (including an alloy or an oxide). .

なお、第１の強誘電体膜１０２ａの形成時には、得られる第１の強誘電体膜１０２ａの平坦性や配向性を考慮して、その形成条件を設定する。また、第１の強誘電体膜１０２ａの形成時には、最終的に得られる強誘電体キャパシタ１００の電気特性を考慮して、その膜厚や所定元素の添加量を設定する。   In forming the first ferroelectric film 102a, the formation conditions are set in consideration of the flatness and orientation of the obtained first ferroelectric film 102a. Further, when the first ferroelectric film 102a is formed, the film thickness and the addition amount of the predetermined element are set in consideration of the electrical characteristics of the finally obtained ferroelectric capacitor 100.

続く第２の強誘電体膜１０２ｂは、例えば、ＭＯＣＶＤ法を用いて形成する。その際は、第１の強誘電体膜１０２ａの形成まで行ったウェハをチャンバにセットし、所定の雰囲気中で所定の温度まで昇温し、その後、そのチャンバに強誘電体膜の原料ガスを導入することにより、第１の強誘電体膜１０２ａ上に第２の強誘電体膜１０２ｂを形成する。この第２の強誘電体膜１０２ｂは、第１の強誘電体膜１０２ａより厚く、また、第１の強誘電体膜１０２ａに添加したような所定の元素を添加せずに、形成する。   The subsequent second ferroelectric film 102b is formed using, for example, the MOCVD method. In that case, the wafer that has been formed up to the formation of the first ferroelectric film 102a is set in a chamber, heated to a predetermined temperature in a predetermined atmosphere, and then a raw material gas for the ferroelectric film is put into the chamber. By introducing the second ferroelectric film 102b, the second ferroelectric film 102b is formed on the first ferroelectric film 102a. The second ferroelectric film 102b is thicker than the first ferroelectric film 102a and is formed without adding a predetermined element such as that added to the first ferroelectric film 102a.

続く第３の強誘電体膜１０２ｃは、第１の強誘電体膜１０２ａと同様、例えば、スパッタ法を用い、Ｃａ，Ｓｒ，Ｌａ，Ｎｂ，Ｉｒ等の所定の元素を添加して形成する。この第３の強誘電体膜１０２ｃは、第２の強誘電体膜１０２ｂより薄く形成する。第３の強誘電体膜１０２ｃは、ゾルゲル法やＭＯＣＶＤ法を用いて形成することもできる。   The subsequent third ferroelectric film 102c is formed by adding, for example, a predetermined element such as Ca, Sr, La, Nb, and Ir using a sputtering method, similarly to the first ferroelectric film 102a. The third ferroelectric film 102c is formed thinner than the second ferroelectric film 102b. The third ferroelectric film 102c can also be formed using a sol-gel method or an MOCVD method.

なお、第３の強誘電体膜１０２ｃの形成時には、得られる第３の強誘電体膜１０２ｃの平坦性や配向性を考慮して、その形成条件を設定する。また、第３の強誘電体膜１０２ｃの形成時には、最終的に得られる強誘電体キャパシタ１００の電気特性を考慮して、その膜厚や所定元素の添加量を設定する。   When the third ferroelectric film 102c is formed, the formation conditions are set in consideration of the flatness and orientation of the obtained third ferroelectric film 102c. In addition, when the third ferroelectric film 102c is formed, the film thickness and the addition amount of the predetermined element are set in consideration of the electrical characteristics of the finally obtained ferroelectric capacitor 100.

このようにして第１，第２，第３の強誘電体膜１０２ａ，１０２ｂ，１０２ｃを形成した後は、その第３の強誘電体膜１０２ｃ上に上部電極１０３を形成する（ステップＳ５）。上部電極１０３は、例えば、Ｐｔ，Ｉｒ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓ，Ｐｄ等の貴金属膜や、そのような貴金属の酸化膜を用いて形成することができる。   After the first, second, and third ferroelectric films 102a, 102b, and 102c are thus formed, the upper electrode 103 is formed on the third ferroelectric film 102c (step S5). The upper electrode 103 can be formed using, for example, a noble metal film such as Pt, Ir, Ru, Rh, Re, Os, or Pd, or an oxide film of such noble metal.

このように、強誘電体キャパシタ１００の第１，第３の強誘電体膜１０２ａ，１０２ｃは、第２の強誘電体膜１０２ｂより薄く、また、Ｃａ，Ｓｒ，Ｌａ，Ｎｂ，Ｉｒ等の元素が添加されて形成される。   Thus, the first and third ferroelectric films 102a and 102c of the ferroelectric capacitor 100 are thinner than the second ferroelectric film 102b, and elements such as Ca, Sr, La, Nb, and Ir are used. Is added to form.

このように第１，第３の強誘電体膜１０２ａ，１０２ｃに所定の元素を添加すると、強誘電体キャパシタ１００の疲労特性やインプリント特性等を向上させることが可能になる。さらに、元素添加を、第１，第３の強誘電体膜１０２ａ，１０２ｃには行うが、第２の強誘電体膜１０２ｂには行わないようにすることで、それらの膜のすべてに元素添加を行った場合に比べ、スイッチング電荷量の低下を抑えることができる。さらに、この強誘電体キャパシタ１００では、そのような元素が添加されていない第２の強誘電体膜１０２ｂが、所定の元素が添加されている第１，第３の強誘電体膜１０２ａ，１０２ｃに比べて厚く形成されている。そのため、より効果的にスイッチング電荷量の低下を抑えることができる。また、第１，第３の強誘電体膜１０２ａ，１０２ｃに所定の元素を添加することにより、リーク電流を低減することも可能になる。   As described above, when a predetermined element is added to the first and third ferroelectric films 102a and 102c, the fatigue characteristics, imprint characteristics, and the like of the ferroelectric capacitor 100 can be improved. Furthermore, element addition is performed on the first and third ferroelectric films 102a and 102c, but not on the second ferroelectric film 102b, whereby element addition is performed on all of these films. As compared with the case where the switching is performed, a decrease in the switching charge amount can be suppressed. Further, in this ferroelectric capacitor 100, the second ferroelectric film 102b to which such an element is not added is the first and third ferroelectric films 102a and 102c to which a predetermined element is added. It is formed thicker than Therefore, it is possible to more effectively suppress a decrease in switching charge amount. In addition, the leakage current can be reduced by adding a predetermined element to the first and third ferroelectric films 102a and 102c.

また、第１の強誘電体膜１０２ａを形成する際には、その成膜方法、膜厚、結晶化条件（成膜にスパッタ法等を用いる場合）等を適切に設定することにより、第１の強誘電体膜１０２ａを良好な平坦性と配向性で形成することができるようになる。第１の強誘電体膜１０２ａの平坦性および配向性は、積層される第２，第３の強誘電体膜１０２ｂ，１０２ｃの平坦性および配向性に大きく影響し、強誘電体キャパシタ１００のリーク電流、スイッチング電荷量、疲労特性、インプリント特性等に大きく影響する。   Further, when the first ferroelectric film 102a is formed, the film formation method, film thickness, crystallization conditions (when sputtering is used for film formation) and the like are set appropriately, so that the first ferroelectric film 102a is formed. This ferroelectric film 102a can be formed with good flatness and orientation. The flatness and orientation of the first ferroelectric film 102a greatly affects the flatness and orientation of the second and third ferroelectric films 102b and 102c to be laminated, and the leakage of the ferroelectric capacitor 100 Greatly affects current, switching charge, fatigue characteristics, imprint characteristics, etc.

平坦性および配向性が良好な第１の強誘電体膜１０２ａを形成することにより、平坦性および配向性が良好な第２，第３の強誘電体膜１０２ｂ，１０２ｃを得ることが可能になる。その結果、第１，第３の強誘電体膜１０２ａ，１０２ｃへの所定元素の添加による効果と相俟って、強誘電体キャパシタ１００のリーク電流を効果的に低減することが可能になると共に、スイッチング電荷量の低下を抑えつつ、疲労特性、インプリント特性等を向上させることが可能になる。   By forming the first ferroelectric film 102a with good flatness and orientation, the second and third ferroelectric films 102b and 102c with good flatness and orientation can be obtained. . As a result, coupled with the effect of adding the predetermined element to the first and third ferroelectric films 102a and 102c, the leakage current of the ferroelectric capacitor 100 can be effectively reduced. It is possible to improve fatigue characteristics, imprint characteristics and the like while suppressing a decrease in switching charge amount.

以上のような方法を用いれば、下部電極１０１−上部電極１０３間に配向性や平坦性が良好な強誘電体膜を備え、疲労特性、インプリント特性、リーク電流、スイッチング電荷量等の電気特性の良好な強誘電体キャパシタ１００を得ることが可能になる。   If the above method is used, a ferroelectric film having good orientation and flatness is provided between the lower electrode 101 and the upper electrode 103, and electrical characteristics such as fatigue characteristics, imprint characteristics, leakage current, and switching charge amount are provided. This makes it possible to obtain a ferroelectric capacitor 100 with good quality.

なお、第１，第３の強誘電体膜１０２ａ，１０２ｃに添加する元素としてＣａ，Ｓｒ，Ｌａ，Ｎｂ，Ｉｒを例示したが、第１，第３の強誘電体膜１０２ａ，１０２ｃに添加可能な元素は、これらに限定されるものではない。例えば、ＡＢＯ3型ペロブスカイト構造、またはＡＢＯ3型ペロブスカイト構造部分を含むＢｉ層状構造の、Ａサイトにビスマス（Ｂｉ），鉛（Ｐｂ），バリウム（Ｂａ），Ｓｒ，Ｃａ，ナトリウム（Ｎａ），カリウム（Ｋ），希土類元素等が添加されており、Ｂサイトにチタン（Ｔｉ），ジルコニウム（Ｚｒ），Ｎｂ，タンタル（Ｔａ），タングステン（Ｗ），Ｒｕ等が添加されているものを、第１，第３の強誘電体膜１０２ａ，１０２ｃに適用することが可能である。 Although Ca, Sr, La, Nb, and Ir are exemplified as elements added to the first and third ferroelectric films 102a and 102c, they can be added to the first and third ferroelectric films 102a and 102c. Such elements are not limited to these. For example, bismuth (Bi), lead (Pb), barium (Ba), Sr, Ca, sodium (Na), potassium at the A site of an ABO 3 type perovskite structure or a Bi layer structure including an ABO 3 type perovskite structure portion (K), rare earth elements, etc. are added, and titanium (Ti), zirconium (Zr), Nb, tantalum (Ta), tungsten (W), Ru, etc. are added to the B site. , And can be applied to the third ferroelectric films 102a and 102c.

以下、上記のような原理を用いたＦｅＲＡＭの形成例を具体的に説明する。
まず、第１の実施の形態について説明する。
図３〜図１１はＦｅＲＡＭの各形成工程の説明図である。以下、順に説明する。 Hereinafter, an example of forming an FeRAM using the above principle will be described in detail.
First, the first embodiment will be described.
3 to 11 are explanatory views of each forming process of FeRAM. Hereinafter, it demonstrates in order.

図３は下部電極下地形成まで行った後の要部断面模式図である。
まず、ｎ型またはｐ型のＳｉ基板１に、トランジスタの活性領域を画定するＳＴＩ（Shallow Trench Isolation）２を形成する。なお、ＳＴＩ２に替えて、ＬＯＣＯＳ（Local Oxidation of Silicon）法によって素子分離領域を形成してもよい。 FIG. 3 is a schematic cross-sectional view of the relevant part after the lower electrode base is formed.
First, an STI (Shallow Trench Isolation) 2 that defines an active region of a transistor is formed on an n-type or p-type Si substrate 1. Note that the element isolation region may be formed by a LOCOS (Local Oxidation of Silicon) method instead of the STI 2.

次いで、Ｓｉ基板１の活性領域にｐ型不純物を導入してｐウェル３を形成した後、その活性領域の表面を熱酸化する。熱酸化後、全面にアモルファスまたは多結晶のＳｉ膜を形成し、パターニングを行って、ゲート絶縁膜４ａ，４ｂおよびゲート電極５ａ，５ｂを形成する。   Next, after p-type impurities are introduced into the active region of the Si substrate 1 to form the p-well 3, the surface of the active region is thermally oxidized. After thermal oxidation, an amorphous or polycrystalline Si film is formed on the entire surface and patterned to form gate insulating films 4a and 4b and gate electrodes 5a and 5b.

次いで、ゲート電極５ａ，５ｂをマスクにｎ型不純物のイオン注入を行い、各ゲート電極５ａ，５ｂ両側のＳｉ基板１に第１，第２のソース・ドレイン・エクステンション領域６ａ，６ｂを形成する。その後、全面にＣＶＤ法により酸化シリコン（ＳｉＯ）膜等の絶縁膜を形成した後、それをエッチバックし、各ゲート電極５ａ，５ｂにサイドウォール９ａ，９ｂを形成する。そして、ゲート電極５ａ，５ｂとサイドウォール９ａ，９ｂをマスクにｎ型不純物のイオン注入を行い、ゲート電極５ａ，５ｂ両側のＳｉ基板１に第１，第２のソース・ドレイン領域１０ａ，１０ｂを形成する。   Next, n-type impurity ions are implanted using the gate electrodes 5a and 5b as masks to form first and second source / drain / extension regions 6a and 6b in the Si substrate 1 on both sides of the gate electrodes 5a and 5b. Thereafter, an insulating film such as a silicon oxide (SiO) film is formed on the entire surface by CVD, and then etched back to form sidewalls 9a and 9b on the gate electrodes 5a and 5b. Then, n-type impurity ions are implanted using the gate electrodes 5a and 5b and the side walls 9a and 9b as masks, and the first and second source / drain regions 10a and 10b are formed in the Si substrate 1 on both sides of the gate electrodes 5a and 5b. Form.

ここまでの工程により、Ｓｉ基板１の活性領域に、２つのＭＯＳ（Metal Oxide Semiconductor）トランジスタが形成される。
次いで、スパッタ法により全面にコバルト（Ｃｏ）等の高融点金属膜を形成し、加熱を行い、第１，第２のソース・ドレイン領域１０ａ，１０ｂおよびゲート電極５ａ，５ｂの表面をシリサイド化する。その後、全面にプラズマＣＶＤ法により膜厚２００ｎｍの酸化窒化シリコン（ＳｉＯＮ）膜を形成してカバー絶縁膜１２を形成し、カバー絶縁膜１２上に、テトラエトキシシラン（ＴＥＯＳ）ガスを使用するプラズマＣＶＤ法により膜厚１０００ｎｍのＳｉＯ膜（第１の層間絶縁膜）１３を形成する。そして、その第１の層間絶縁膜１３の上面をＣＭＰ（Chemical Mechanical Polishing）法により研磨して平坦化する。なお、この平坦化後、第１の層間絶縁膜１３の膜厚は、Ｓｉ基板１の平坦面上から７００ｎｍとなる。 Through the steps so far, two MOS (Metal Oxide Semiconductor) transistors are formed in the active region of the Si substrate 1.
Next, a refractory metal film such as cobalt (Co) is formed on the entire surface by sputtering, and heating is performed to silicide the surfaces of the first and second source / drain regions 10a and 10b and the gate electrodes 5a and 5b. . Thereafter, a silicon oxynitride (SiON) film having a thickness of 200 nm is formed on the entire surface by plasma CVD to form a cover insulating film 12, and plasma CVD using tetraethoxysilane (TEOS) gas is formed on the cover insulating film 12. An SiO film (first interlayer insulating film) 13 having a thickness of 1000 nm is formed by the method. Then, the upper surface of the first interlayer insulating film 13 is polished and planarized by a CMP (Chemical Mechanical Polishing) method. After the planarization, the thickness of the first interlayer insulating film 13 is 700 nm from the flat surface of the Si substrate 1.

次いで、フォトリソグラフィにより第１の層間絶縁膜１３とカバー絶縁膜１２のパターニングを行い、第１，第２のソース・ドレイン領域１０ａ，１０ｂに通じる、例えば０．２５μｍ径のコンタクトホールを形成する。そして、全面に膜厚３０ｎｍのＴｉ膜および膜厚２０ｎｍのＴｉＮ膜を形成した後、ＣＶＤ法により膜厚３００ｎｍのタングステン（Ｗ）膜を形成し、余分なＷ膜、ＴｉＮ膜およびＴｉ膜をＣＭＰ法により除去する。それにより、そのコンタクトホール内に、Ｔｉ膜およびＴｉＮ膜からなる密着膜（グルー膜）１４ａ，１４ｂを介して、Ｗプラグ１５ａ，１５ｂを形成する。   Next, the first interlayer insulating film 13 and the cover insulating film 12 are patterned by photolithography to form contact holes having a diameter of, for example, 0.25 μm that communicate with the first and second source / drain regions 10a and 10b. Then, after forming a Ti film with a thickness of 30 nm and a TiN film with a thickness of 20 nm on the entire surface, a tungsten (W) film with a thickness of 300 nm is formed by CVD, and the extra W film, TiN film and Ti film are CMPed. Remove by law. Thus, W plugs 15a and 15b are formed in the contact holes via adhesion films (glue films) 14a and 14b made of a Ti film and a TiN film.

なお、このＣＭＰ工程では、Ｗ膜、ＴｉＮ膜およびＴｉ膜の研磨速度が、下地の第１の層間絶縁膜１３よりも速くなるようなスラリ（例えばCabot Microelectronics Corporation製のＳＳＷ２０００）を使用する。そして、第１の層間絶縁膜１３上に研磨残渣を発生させないように、このＣＭＰの研磨量は各膜の合計膜厚よりも厚く設定し、オーバー研磨する。   In this CMP process, a slurry (for example, SSW2000 manufactured by Cabot Microelectronics Corporation) is used such that the polishing rate of the W film, the TiN film, and the Ti film is faster than that of the first interlayer insulating film 13 as a base. Then, the polishing amount of this CMP is set to be thicker than the total film thickness of each film so that no polishing residue is generated on the first interlayer insulating film 13, and overpolishing is performed.

次いで、全面にプラズマＣＶＤ法により膜厚１３０ｎｍのＳｉＯＮ膜（酸化防止膜）１６を形成し、さらにその上に、ＴＥＯＳを原料としたプラズマＣＶＤ法により膜厚３００ｎｍのＳｉＯ膜（第２の層間絶縁膜）１７を形成する。なお、酸化防止膜１６は、ＳｉＯＮ膜のほか、窒化シリコン（ＳｉＮ）膜や酸化アルミニウム（ＡＬＯ）膜で形成してもよい。その後、第２の層間絶縁膜１７と酸化防止膜１６を貫通し、第１のソース・ドレイン領域１０ａに接続されたＷプラグ１５ａに通じるコンタクトホールを形成し、グルー膜１４ａ，１４ｂおよびＷプラグ１５ａ，１５ｂと同様にして、そこにグルー膜１８およびＷプラグ１９を形成する。   Next, an SiON film (antioxidation film) 16 having a thickness of 130 nm is formed on the entire surface by plasma CVD, and a 300 nm SiO film (second interlayer insulating film) is further formed thereon by plasma CVD using TEOS as a raw material. Film) 17 is formed. The antioxidant film 16 may be formed of a silicon nitride (SiN) film or an aluminum oxide (ALO) film in addition to the SiON film. Thereafter, a contact hole that penetrates through the second interlayer insulating film 17 and the antioxidant film 16 and leads to the W plug 15a connected to the first source / drain region 10a is formed, and the glue films 14a and 14b and the W plug 15a are formed. , 15b, a glue film 18 and a W plug 19 are formed there.

次いで、グルー膜１８およびＷプラグ１９の形成後の表面に対し、アンモニア（ＮＨ3）プラズマ処理を行う。このＮＨ3プラズマ処理により、第２の層間絶縁膜１７表面のＯ原子にＮＨ基が結合し、この上に後述のようにＴｉ膜を形成した場合にも、そのＴｉ原子がＯ原子に捕獲されずに第２の層間絶縁膜１７表面を移動しやすくなる。その結果、第２の層間絶縁膜１７上に、自己組織化されて（００２）面に優先配向されたＴｉ膜を形成することが可能になる。 Next, ammonia (NH 3 ) plasma treatment is performed on the surface after the formation of the glue film 18 and the W plug 19. Even when an NH group is bonded to O atoms on the surface of the second interlayer insulating film 17 by this NH 3 plasma treatment and a Ti film is formed thereon as described later, the Ti atoms are captured by the O atoms. Therefore, the surface of the second interlayer insulating film 17 can be easily moved. As a result, a Ti film that is self-organized and preferentially oriented in the (002) plane can be formed on the second interlayer insulating film 17.

なお、このＮＨ3プラズマ処理は、例えば、被処理ウェハに対して９ｍｍ離間した位置に対向電極を有する平行平板型のプラズマ処理装置を用い、２６６Ｐａの圧力下、基板温度が４００℃に保持されたチャンバ内にＮＨ3ガスを３５０ｓｃｃｍで供給し、被処理ウェハ側に１３．５６ＭＨｚの高周波を１００Ｗのパワーで、また対向電極に３５０ｋＨｚの高周波を５５Ｗのパワーで、６０秒間供給することにより実行することができる。 In this NH 3 plasma process, for example, a parallel plate type plasma processing apparatus having a counter electrode at a position 9 mm away from the wafer to be processed was used, and the substrate temperature was maintained at 400 ° C. under a pressure of 266 Pa. Execute by supplying NH 3 gas into the chamber at 350 sccm, supplying a high frequency of 13.56 MHz to the wafer to be processed with a power of 100 W, and supplying a high frequency of 350 kHz to the counter electrode with a power of 55 W for 60 seconds. Can do.

このようなＮＨ3プラズマ処理後に、例えば、被処理ウェハとターゲットの間の距離を６０ｍｍに設定したスパッタ装置を用い、０．１５ＰａのＡｒ雰囲気中、基板温度を２０℃とし、２．６ｋＷのスパッタパワーを５秒間供給することにより、膜厚２０ｎｍのＴｉ膜を形成する。このＴｉ膜は、前述のように、（００２）面に優先配向させて形成することができる。 After such NH 3 plasma processing, for example, using a sputtering apparatus in which the distance between the wafer to be processed and the target is set to 60 mm, the substrate temperature is set to 20 ° C. in an Ar atmosphere of 0.15 Pa, and 2.6 kW is sputtered. By supplying power for 5 seconds, a 20 nm thick Ti film is formed. As described above, this Ti film can be formed with preferential orientation on the (002) plane.

ＮＨ3プラズマ処理を経てＴｉ膜を形成した後は、窒素（Ｎ2）ガス雰囲気中、６５０℃、６０秒間のＲＴＡ（Rapid Thermal Anneal）処理を行ってそのＴｉ膜を窒化し、その上層に形成される膜の配向性を向上させる役割を果たす、（１１１）面に優先配向されたＴｉＮ膜（下地導電膜）２０を形成する。そして、この下地導電膜２０上に、ＴｉＡｌＮ膜からなる酸化防止膜２１を形成する。このＴｉＡｌＮ膜は、例えば、ＴｉおよびＡｌの合金化したターゲットを用いた反応性スパッタにより、４０ｓｃｃｍのＡｒガスと１０ｓｃｃｍのＮ2ガスの混合ガス雰囲気中、２５３．３Ｐａの圧力下、基板温度４００℃、１．０ｋＷのスパッタパワーで、膜厚１００ｎｍで形成する。 After the Ti film is formed through NH 3 plasma treatment, the Ti film is nitrided by performing RTA (Rapid Thermal Anneal) treatment at 650 ° C. for 60 seconds in a nitrogen (N 2 ) gas atmosphere, and formed on the upper layer. A TiN film (underlying conductive film) 20 preferentially oriented in the (111) plane, which plays the role of improving the orientation of the film to be formed, is formed. Then, an antioxidant film 21 made of a TiAlN film is formed on the base conductive film 20. This TiAlN film is formed by, for example, reactive sputtering using an alloyed target of Ti and Al in a mixed gas atmosphere of 40 sccm Ar gas and 10 sccm N 2 gas under a pressure of 253.3 Pa and a substrate temperature of 400 ° C. , With a sputtering power of 1.0 kW and a film thickness of 100 nm.

ここまでの工程により図３に示したような状態が得られる。
図４は下部電極形成工程の要部断面模式図である。
酸化防止膜２１の形成まで行った後は、図４に示すように、その上に下部電極としてＰｔ膜３０を形成する。Ｐｔ膜３０は、例えば、Ａｒガス雰囲気中、０．２Ｐａの圧力下、基板温度を４００℃とし、０．５ｋＷのスパッタパワーで、膜厚１００ｎｍで形成する。 The state shown in FIG. 3 is obtained by the steps up to here.
FIG. 4 is a schematic sectional view showing an important part of the lower electrode forming step.
After the formation of the antioxidant film 21, the Pt film 30 is formed thereon as a lower electrode as shown in FIG. For example, the Pt film 30 is formed in an Ar gas atmosphere at a pressure of 0.2 Pa, a substrate temperature of 400 ° C., a sputtering power of 0.5 kW, and a film thickness of 100 nm.

さらに、不活性ガス（例えばＡｒガス）雰囲気中、６５０℃〜７５０℃、６０秒間のＲＴＡ処理を行う。このＲＴＡ処理により、Ｐｔ膜３０、酸化防止膜２１および下地導電膜２０の密着性を向上させると共に、Ｐｔ膜３０の配向性を向上させる。なお、下部電極には、Ｐｔ膜３０のほか、Ｉｒ膜、Ｒｕ膜、Ｒｈ膜、Ｒｅ膜、Ｏｓ膜およびＰｄ膜等を用いてもよい。   Further, RTA treatment is performed at 650 ° C. to 750 ° C. for 60 seconds in an inert gas (for example, Ar gas) atmosphere. By this RTA treatment, the adhesion of the Pt film 30, the antioxidant film 21 and the underlying conductive film 20 is improved, and the orientation of the Pt film 30 is improved. In addition to the Pt film 30, an Ir film, Ru film, Rh film, Re film, Os film, Pd film, or the like may be used for the lower electrode.

図５および図６は強誘電体膜形成工程の要部断面模式図である。
Ｐｔ膜３０の形成後は、強誘電体膜として、第１，第２，第３のＰＺＴ膜３２ａ，３２ｂ，３２ｃからなる３層構造のＰＺＴ膜３２を形成する。 5 and 6 are schematic cross-sectional views of the relevant part in the ferroelectric film forming step.
After the formation of the Pt film 30, a PZT film 32 having a three-layer structure including the first, second, and third PZT films 32a, 32b, and 32c is formed as a ferroelectric film.

まず、図５に示すように、スパッタ法を用い、Ｃａ，Ｓｒ，Ｌａを添加して第１のＰＺＴ膜３２ａを形成する。この第１のＰＺＴ膜３２ａの膜厚は、１ｎｍ〜３０ｎｍ、好ましくは１０ｎｍ〜２０ｎｍとする。ここでは、膜厚２０ｎｍの第１のＰＺＴ膜３２ａを形成する。   First, as shown in FIG. 5, the first PZT film 32a is formed by adding Ca, Sr, and La by sputtering. The thickness of the first PZT film 32a is 1 nm to 30 nm, preferably 10 nm to 20 nm. Here, a first PZT film 32a having a thickness of 20 nm is formed.

なお、このように所定元素を添加した第１のＰＺＴ膜３２ａの膜厚が厚すぎると、低電圧動作に不利となり、スイッチング電荷量の低下も大きくなってしまう。また、この第１のＰＺＴ膜３２ａに添加する各元素の添加量もスイッチング電荷量に大きく影響する。各元素の添加量は、０．０１ｍｏｌ％〜５ｍｏｌ％に設定することが好ましい。例えば、Ｃａを５ｍｏｌ％、Ｓｒを２ｍｏｌ％、Ｌａを２ｍｏｌ％添加する。なお、各元素の添加量は、スパッタ時に使用するターゲットの組成を調整することによって制御する。   If the thickness of the first PZT film 32a to which the predetermined element is added in this way is too thick, it is disadvantageous for low voltage operation and the switching charge amount is greatly reduced. Further, the amount of each element added to the first PZT film 32a also greatly affects the switching charge amount. The addition amount of each element is preferably set to 0.01 mol% to 5 mol%. For example, 5 mol% of Ca, 2 mol% of Sr, and 2 mol% of La are added. Note that the amount of each element added is controlled by adjusting the composition of the target used during sputtering.

スパッタ後の第１のＰＺＴ膜３２ａは、ＲＴＡ処理を行って結晶化する。このＲＴＡ処理は、例えば、０ｓｃｃｍ〜２５ｓｃｃｍのＯ2ガスと２０００ｓｃｃｍの不活性ガスの雰囲気中、温度５８０℃、時間９０秒の条件で行う。 The first PZT film 32a after sputtering is crystallized by performing an RTA process. This RTA treatment is performed, for example, in an atmosphere of O 2 gas of 0 sccm to 25 sccm and an inert gas of 2000 sccm under conditions of a temperature of 580 ° C. and a time of 90 seconds.

このように第１のＰＺＴ膜３２ａの形成にスパッタ法を用いると共に、その結晶化条件を適切に設定することにより、優れた平坦性と配向性を有する第１のＰＺＴ膜３２ａを形成することができる。第１のＰＺＴ膜３２ａの結晶化条件の詳細については後述する。   In this way, the first PZT film 32a having excellent flatness and orientation can be formed by using the sputtering method for forming the first PZT film 32a and setting the crystallization conditions appropriately. it can. Details of the crystallization conditions of the first PZT film 32a will be described later.

なお、第１のＰＺＴ膜３２ａに替えて他の強誘電体膜をスパッタ法を用いて形成する場合、結晶化条件は、その強誘電体膜の種類に応じて設定される。例えば、Ａｒガス等の不活性ガス雰囲気中、あるいはＯ2ガス等の酸化性ガスと不活性ガスとの混合ガス雰囲気中で、温度５５０℃〜８００℃、時間３０秒〜１２０秒のＲＴＡ処理によって結晶化を行う。例えば、ＢＬＴ膜の場合は７００℃以下、ＳＢＴ膜の場合は８００℃以下の温度条件が適用される。 When another ferroelectric film is formed by sputtering instead of the first PZT film 32a, the crystallization conditions are set according to the type of the ferroelectric film. For example, in an inert gas atmosphere such as Ar gas or in a mixed gas atmosphere of an oxidizing gas such as O 2 gas and an inert gas, by RTA treatment at a temperature of 550 ° C. to 800 ° C. for a time of 30 seconds to 120 seconds. Crystallize. For example, a temperature condition of 700 ° C. or lower is applied in the case of a BLT film, and a temperature condition of 800 ° C. or lower is applied in the case of an SBT film.

第１のＰＺＴ膜３２ａの形成後は、図６に示すように、その上にＭＯＣＶＤ法によって第２のＰＺＴ膜３２ｂを形成する。
この第２のＰＺＴ膜３２ｂの形成では、まず、Ｐｂ原料としてビスジピバロイルメタネート鉛（Ｐｂ（ＤＰＭ）2）、Ｚｒ原料としてテトラキスジメチルへプタンジオネートジルコニウム（Ｚｒ（ＤＭＨＤ）4）、Ｔｉ原料としてビスイソプロポキシビスジピバロイルメタネートチタン（Ｔｉ（Ｏ−ｉＰｒ）2（ＤＰＭ）2）を用い、これらをそれぞれＴＨＦ溶媒中に０．３ｍｏｌ／Ｌの濃度で溶解し、Ｐｂ，Ｚｒ，Ｔｉの各液体原料を準備する。次いで、これらの各液体原料を、ＭＯＣＶＤ装置の気化器に、流量０．４７４ｍＬ／分のＴＨＦ溶媒と共に、それぞれ０．３２６ｍＬ／分、０．２００ｍＬ／分、０．２００ｍＬ／分の流量で供給して気化させる。それにより、Ｐｂ，Ｚｒ，Ｔｉの各原料ガスを調製する。そして、例えば、ＡｒガスとＯ2ガスの混合ガス雰囲気、圧力６６５Ｐａ、基板温度を６２０℃に保持したチャンバに各原料ガスを導入し、６２０秒間作用させる。これにより、膜厚８０ｎｍの第２のＰＺＴ膜３２ｂを形成する。 After the formation of the first PZT film 32a, as shown in FIG. 6, a second PZT film 32b is formed thereon by MOCVD.
In the formation of the second PZT film 32b, first, lead bisdipivaloylmethanate (Pb (DPM) 2 ) as a Pb raw material, tetrakisdimethyl heptanedionate zirconium (Zr (DMHD) 4 ) as a Zr raw material, Using bisisopropoxybisdipivaloylmethanate titanium (Ti (O-iPr) 2 (DPM) 2 ) as a Ti raw material, these were dissolved in a THF solvent at a concentration of 0.3 mol / L, respectively, and Pb, Zr and Ti liquid raw materials are prepared. Next, each of these liquid raw materials is supplied to the vaporizer of the MOCVD apparatus at a flow rate of 0.326 mL / min, 0.200 mL / min, and 0.200 mL / min, together with a THF solvent at a flow rate of 0.474 mL / min. Vaporize. Thereby, each source gas of Pb, Zr, Ti is prepared. Then, for example, each source gas is introduced into a chamber in which a mixed gas atmosphere of Ar gas and O 2 gas, a pressure of 665 Pa, and a substrate temperature is maintained at 620 ° C., and is allowed to act for 620 seconds. Thereby, a second PZT film 32b having a thickness of 80 nm is formed.

このように第２のＰＺＴ膜３２を、優れた平坦性と配向性を有する第１のＰＺＴ膜３２ａ上にＭＯＣＶＤ法によって形成することで、優れた平坦性と配向性を有する第２のＰＺＴ膜３２ｂが形成される。   In this way, the second PZT film 32 having excellent flatness and orientation is formed by forming the second PZT film 32 on the first PZT film 32a having excellent flatness and orientation by the MOCVD method. 32b is formed.

第２のＰＺＴ膜３２ｂの形成後は、図６に示したように、その上に、例えば、スパッタ法を用い、Ｃａ，Ｓｒ，Ｌａを添加して第３のＰＺＴ膜３２ｃを形成する。各元素の添加量は、例えば、Ｃａが５ｍｏｌ％、Ｓｒが２ｍｏｌ％、Ｌａが２ｍｏｌ％とする。また、この第３のＰＺＴ膜３２ｃの膜厚は、１ｎｍ〜３０ｎｍ、例えば２０ｎｍとする。   After the formation of the second PZT film 32b, as shown in FIG. 6, a third PZT film 32c is formed thereon by adding, for example, Ca, Sr, La using a sputtering method. The amount of each element added is, for example, 5 mol% for Ca, 2 mol% for Sr, and 2 mol% for La. The film thickness of the third PZT film 32c is 1 nm to 30 nm, for example, 20 nm.

スパッタ後の第３のＰＺＴ膜３２ｃは、ＲＴＡ処理を行って結晶化する。このＲＴＡ処理は、例えば、０ｓｃｃｍ〜２５ｓｃｃｍのＯ2ガスと２０００ｓｃｃｍの不活性ガスの雰囲気中、温度５８０℃、時間９０秒の条件で行う。 The sputtered third PZT film 32c is crystallized by RTA treatment. This RTA treatment is performed, for example, in an atmosphere of O 2 gas of 0 sccm to 25 sccm and an inert gas of 2000 sccm under conditions of a temperature of 580 ° C. and a time of 90 seconds.

このように第３のＰＺＴ膜３２ｃの形成にスパッタ法を用いると共に、その結晶化条件を適切に設定することにより、優れた平坦性で第３のＰＺＴ膜３２ｃを形成することができる。   As described above, the third PZT film 32c can be formed with excellent flatness by using the sputtering method for forming the third PZT film 32c and setting the crystallization conditions appropriately.

これにより、Ｐｔ膜３０上に第１，第２，第３のＰＺＴ膜３２ａ，３２ｂ，３２ｃの積層構造からなるＰＺＴ膜３２が形成される。
図７は上部電極形成工程の要部断面模式図である。 As a result, the PZT film 32 having a laminated structure of the first, second, and third PZT films 32a, 32b, and 32c is formed on the Pt film 30.
FIG. 7 is a schematic sectional view showing an important part of the upper electrode forming step.

ＰＺＴ膜３２の形成後は、その上に上部電極３３を形成する。この上部電極３３は、例えば、次のようにして形成することができる。
まず、ＰＺＴ膜３２上に、スパッタ法により、形成時点で結晶の、膜厚２０ｎｍ〜７０ｎｍ、例えば２５ｎｍのＩｒＯX膜を形成する。例えば、形成温度３００℃、１４０ｓｃｃｍのＡｒガスと６０ｓｃｃｍのＯ2ガスの混合ガス雰囲気中、１ｋＷ程度のスパッタパワーで、そのようなＩｒＯX膜を形成する。 After the formation of the PZT film 32, the upper electrode 33 is formed thereon. The upper electrode 33 can be formed as follows, for example.
First, an IrO x film having a film thickness of 20 nm to 70 nm, for example, 25 nm, is formed on the PZT film 32 by sputtering. For example, such an IrO x film is formed at a formation temperature of 300 ° C. in a mixed gas atmosphere of Ar gas of 140 sccm and O 2 gas of 60 sccm with a sputtering power of about 1 kW.

次いで、ＲＴＡ法により、７２５℃、２０００ｓｃｃｍのＡｒガスと２０ｓｃｃｍのＯ2ガスの混合ガス雰囲気中、６０秒間の熱処理を行う。この熱処理は、ＰＺＴ膜３２を完全に結晶化させてＰＺＴ膜３２中の酸素欠損を補償すると共に、上部電極用のＩｒＯX膜形成時のプラズマダメージを回復させる目的で行われる。 Next, heat treatment is performed for 60 seconds in a mixed gas atmosphere of 725 ° C., 2000 sccm Ar gas and 20 sccm O 2 gas by RTA method. This heat treatment is performed for the purpose of completely crystallizing the PZT film 32 to compensate for oxygen vacancies in the PZT film 32 and to recover plasma damage when forming the IrO x film for the upper electrode.

次いで、膜厚１００ｎｍ〜１５０ｎｍのＩｒＯY膜をスパッタ法により形成する。その際、その異常成長を抑制するために、形成温度を３０℃〜１００℃、好ましくは５０℃〜７５℃の範囲に設定する。また、形成時の雰囲気は、ＡｒガスとＯ2ガスの混合ガス雰囲気とし、そのＯ2ガス比率が、先に形成したＩｒＯX膜形成時のＯ2ガス比率よりも高くなるような雰囲気、例えば１００ｓｃｃｍのＡｒガスと１００ｓｃｃｍのＯ2ガスの混合ガス雰囲気とする。また、スパッタパワーは、１ｋＷ程度とする。水素に対する触媒作用を抑え、ＰＺＴ膜３２が水素ラジカルによって還元されてしまうのを回避し、強誘電体キャパシタの水素耐性を向上させるために、ＩｒＯY膜は、ＩｒＯ2の化学量論組成に近い組成となるように形成することが望ましい。 Next, an IrO Y film having a thickness of 100 nm to 150 nm is formed by sputtering. In that case, in order to suppress the abnormal growth, the formation temperature is set in the range of 30 ° C to 100 ° C, preferably 50 ° C to 75 ° C. The atmosphere at the time of formation, a mixed gas atmosphere of Ar gas and O 2 gas, the O 2 gas ratio, previously the formed IrO X film formation time of the O 2 is higher than the gas ratio such an atmosphere, e.g. A mixed gas atmosphere of 100 sccm Ar gas and 100 sccm O 2 gas is used. The sputtering power is about 1 kW. In order to suppress the catalytic action against hydrogen, avoid the PZT film 32 being reduced by hydrogen radicals, and improve the hydrogen resistance of the ferroelectric capacitor, the IrO Y film is close to the stoichiometric composition of IrO 2. It is desirable to form so that it may become a composition.

次いで、ＩｒＯY膜上に、水素バリア膜兼導電性向上膜として、スパッタ法により、例えば、１９９ｓｃｃｍのＡｒガス雰囲気中、温度４００℃の条件で、Ｉｒ膜を形成する。
このようにしてＩｒ／ＩｒＯY／ＩｒＯX積層構造の上部電極３３を形成する。 Next, an Ir film is formed on the IrO Y film as a hydrogen barrier film / conductivity improving film by sputtering, for example, in an Ar gas atmosphere of 199 sccm at a temperature of 400 ° C.
In this way, the upper electrode 33 having an Ir / IrO Y / IrO X laminated structure is formed.

なお、上部電極３３を形成する際には、ＩｒＯX膜やＩｒＯY膜に替えて、Ｉｒ膜、Ｒｕ膜、Ｒｈ膜、Ｒｅ膜、Ｏｓ膜およびＰｄ膜や、それらの酸化膜、ＳＲＯ膜等の導電性酸化膜、あるいはこれらの積層構造を用いるようにしてもよい。また、上部電極３３の最上層には、Ｉｒ膜に替えて、Ｒｕ膜、Ｒｈ膜およびＰｄ膜等を用いるようにしてもよい。 When forming the upper electrode 33, an Ir film, Ru film, Rh film, Re film, Os film, Pd film, their oxide film, SRO film, etc. are used in place of the IrO X film or IrO Y film. Alternatively, a conductive oxide film or a laminated structure thereof may be used. Further, as the uppermost layer of the upper electrode 33, a Ru film, a Rh film, a Pd film, or the like may be used instead of the Ir film.

図８は強誘電体キャパシタパターニング用ハードマスク形成工程の要部断面模式図、図９は強誘電体キャパシタパターニング工程の要部断面模式図である。
上部電極３３の形成後は、ウェハの背面洗浄を行った後、強誘電体キャパシタのパターニング用に、第１，第２のマスク層４０ａ，４０ｂからなるハードマスク４０を形成する。このハードマスク４０は、例えば、次のようにして形成する。 FIG. 8 is a schematic cross-sectional view of a main part of a hard mask forming process for patterning a ferroelectric capacitor, and FIG. 9 is a schematic cross-sectional view of a main part of the ferroelectric capacitor patterning process.
After the formation of the upper electrode 33, the back surface of the wafer is cleaned, and then the hard mask 40 composed of the first and second mask layers 40a and 40b is formed for patterning the ferroelectric capacitor. The hard mask 40 is formed as follows, for example.

まず、全面に、第１のマスク層４０ａとしてスパッタ法によりＴｉＮ膜またはＴｉＡｌＮ膜を形成し、その第１のマスク層４０ａ上に、第２のマスク層４０ｂとしてＴＥＯＳガスを用いたＣＶＤ法によりＳｉＯ膜を形成する。次いで、その第２のマスク層４０ｂを島状にパターニングし、そのパターニング後の第２のマスク層４０ｂをマスクにして第１のマスク層４０ａをエッチングする。これにより、図８に示したような、第１，第２のマスク層４０ａ，４０ｂで構成されるハードマスク４０を形成する。   First, a TiN film or a TiAlN film is formed as a first mask layer 40a on the entire surface by a sputtering method, and SiO 2 is formed on the first mask layer 40a by a CVD method using TEOS gas as a second mask layer 40b. A film is formed. Next, the second mask layer 40b is patterned into an island shape, and the first mask layer 40a is etched using the patterned second mask layer 40b as a mask. Thus, the hard mask 40 composed of the first and second mask layers 40a and 40b as shown in FIG. 8 is formed.

このようにしてハードマスク４０を形成した後は、臭化水素（ＨＢｒ）、Ｏ2ガス、Ａｒガスおよびオクタフルオロブタン（Ｃ4Ｆ8）の混合ガスをエッチングガスとするプラズマエッチングにより、ハードマスク４０で覆われていない部分の上部電極３３、ＰＺＴ膜３２およびＰｔ膜３０をパターニングする。 After the hard mask 40 is formed in this way, the hard mask is formed by plasma etching using a mixed gas of hydrogen bromide (HBr), O 2 gas, Ar gas and octafluorobutane (C 4 F 8 ) as an etching gas. The upper electrode 33, the PZT film 32, and the Pt film 30 that are not covered with 40 are patterned.

次いで、ドライエッチングまたはウェットエッチングにより、第２のマスク層４０ｂを選択的に除去した後、第１のマスク層４０ａを残した状態でドライエッチングを行い、酸化防止膜２１および下地導電膜２０を除去すると共に、その第１のマスク層４０ａを除去する。これにより、図９に示したような強誘電体キャパシタ構造を得る。   Next, after the second mask layer 40b is selectively removed by dry etching or wet etching, dry etching is performed with the first mask layer 40a left, and the antioxidant film 21 and the underlying conductive film 20 are removed. At the same time, the first mask layer 40a is removed. As a result, a ferroelectric capacitor structure as shown in FIG. 9 is obtained.

図１０は保護膜形成工程の要部断面模式図である。
強誘電体キャパシタの形成後は、その強誘電体キャパシタを覆うように、保護膜として第１のＡＬＯ膜４１を形成する。この第１のＡＬＯ膜４１は、例えば、スパッタ法により、膜厚２０ｎｍで形成する。あるいはＭＯＣＶＤ法により、膜厚２ｎｍ〜５ｎｍの第１のＡＬＯ膜４１を形成する。 FIG. 10 is a schematic cross-sectional view of the relevant part in the protective film forming step.
After the formation of the ferroelectric capacitor, a first ALO film 41 is formed as a protective film so as to cover the ferroelectric capacitor. The first ALO film 41 is formed with a film thickness of 20 nm by sputtering, for example. Alternatively, the first ALO film 41 having a film thickness of 2 nm to 5 nm is formed by MOCVD.

第１のＡＬＯ膜４１の形成後は、これまでの工程で加わったＰＺＴ膜３２のダメージを回復させる目的で、回復アニールを行う。この回復アニールは、例えば、Ｏ2ガス含有雰囲気中、炉内のウェハ温度を５５０℃〜７００℃、好ましくは６００℃とし、６０分間行う。 After the formation of the first ALO film 41, recovery annealing is performed for the purpose of recovering the damage of the PZT film 32 added in the previous steps. This recovery annealing is performed, for example, in an atmosphere containing O 2 gas at a wafer temperature of 550 ° C. to 700 ° C., preferably 600 ° C., for 60 minutes.

図１１は配線層形成まで行った後の要部断面模式図である。
第１のＡＬＯ膜４１の形成および回復アニール後は、第１のＡＬＯ膜４１上に、例えば、ＣＶＤ法により、膜厚２０ｎｍの第２のＡＬＯ膜４２を形成する。 FIG. 11 is a schematic cross-sectional view of the main part after the wiring layer is formed.
After the formation of the first ALO film 41 and the recovery annealing, a second ALO film 42 having a thickness of 20 nm is formed on the first ALO film 41 by, eg, CVD.

次いで、全面に、例えば、ＴＥＯＳガス、Ｏ2ガスおよびヘリウム（Ｈｅ）ガスの混合ガスを用いたプラズマＣＶＤ法により、膜厚１５００ｎｍのＳｉＯ膜からなる第３の層間絶縁膜４３を形成する。なお、この第３の層間絶縁膜４３として、絶縁性を有する無機膜等を形成してもよい。第３の層間絶縁膜４３の形成後は、ＣＭＰ法により、その平坦化を行う。 Next, a third interlayer insulating film 43 made of a SiO film having a thickness of 1500 nm is formed on the entire surface by, for example, a plasma CVD method using a mixed gas of TEOS gas, O 2 gas, and helium (He) gas. Note that an insulating inorganic film or the like may be formed as the third interlayer insulating film 43. After the third interlayer insulating film 43 is formed, the planarization is performed by the CMP method.

その後、一酸化二窒素（Ｎ2Ｏ）ガスまたはＮ2ガス等を用いて発生させたプラズマ雰囲気にて、熱処理を行う。この熱処理の結果、第３の層間絶縁膜４３中の水分が除去されると共に、第３の層間絶縁膜４３の膜質が変化して、その内部に水分が入り込みにくくなる。 Thereafter, heat treatment is performed in a plasma atmosphere generated using dinitrogen monoxide (N 2 O) gas, N 2 gas, or the like. As a result of this heat treatment, moisture in the third interlayer insulating film 43 is removed, and the film quality of the third interlayer insulating film 43 is changed, so that it is difficult for moisture to enter the inside.

次いで、全面に、例えば、スパッタ法またはＣＶＤ法により、膜厚２０ｎｍ〜１００ｎｍのＡＬＯ膜からなるバリア膜４４を形成する。このバリア膜４４は、平坦化された第３の層間絶縁膜４３上に形成されるため、平坦な状態で形成される。   Next, a barrier film 44 made of an ALO film having a thickness of 20 nm to 100 nm is formed on the entire surface by, eg, sputtering or CVD. Since the barrier film 44 is formed on the flattened third interlayer insulating film 43, it is formed in a flat state.

次いで、全面に、例えば、ＴＥＯＳガスを用いたプラズマＣＶＤ法により、膜厚３００ｎｍ〜５００ｎｍのＳｉＯ膜からなる第４の層間絶縁膜４５を形成する。なお、この第４の層間絶縁膜４５として、ＳｉＯＮ膜やＳｉＮ膜等を形成してもよい。第４の層間絶縁膜４５の形成後は、ＣＭＰ法により、その平坦化を行う。   Next, a fourth interlayer insulating film 45 made of a SiO film having a thickness of 300 nm to 500 nm is formed on the entire surface by, eg, plasma CVD using TEOS gas. As the fourth interlayer insulating film 45, a SiON film, a SiN film, or the like may be formed. After the fourth interlayer insulating film 45 is formed, the planarization is performed by a CMP method.

次いで、まず、第２のソース・ドレイン領域１０ｂに接続されたＷプラグ１５ｂに通じるコンタクトホールを形成した後、グルー膜４６ａを介してＷプラグ４７ａを形成する。その後、強誘電体キャパシタの上部電極３３に通じるコンタクトホールを形成する。そのコンタクトホールの形成後は、Ｏ2ガス雰囲気中、５５０℃の熱処理を行い、そのコンタクトホール形成に伴ってＰＺＴ膜３２に生じた酸素欠損を回復させる。熱処理後、そのコンタクトホールにグルー膜４６ｂを介してＷプラグ４７ｂを形成する。 Next, after first forming a contact hole leading to the W plug 15b connected to the second source / drain region 10b, the W plug 47a is formed through the glue film 46a. Thereafter, a contact hole leading to the upper electrode 33 of the ferroelectric capacitor is formed. After the contact hole is formed, heat treatment at 550 ° C. is performed in an O 2 gas atmosphere to recover oxygen deficiency generated in the PZT film 32 due to the formation of the contact hole. After the heat treatment, a W plug 47b is formed in the contact hole via the glue film 46b.

なお、グルー膜４６ａ，４６ｂは、ＴｉＮ膜を単層で形成するのが好ましいが、Ｔｉ膜をスパッタにより形成し、その上にＴｉＮ膜をＭＯＣＶＤ法により形成した積層構造とすることも可能である。このようにＴｉＮ膜によりあるいはＴｉＮ膜を用いてグルー膜４６ａ，４６ｂを形成する場合は、ＴｉＮ膜から炭素（Ｃ）を除去するためにＮ2ガスと水素（Ｈ2）ガスを用いたプラズマ処理を行うことが好ましい。上記のように上部電極３３には水素バリア膜としてＩｒ膜を形成しているため、そのようなプラズマ処理によって、その下層のＩｒＯX膜等が還元されてしまうことはない。 The glue films 46a and 46b are preferably formed of a single layer of TiN film, but it is also possible to have a laminated structure in which a Ti film is formed by sputtering and a TiN film is formed thereon by MOCVD. . When the glue films 46a and 46b are formed by a TiN film or a TiN film in this way, plasma processing using N 2 gas and hydrogen (H 2 ) gas to remove carbon (C) from the TiN film. It is preferable to carry out. As described above, since the Ir film is formed on the upper electrode 33 as the hydrogen barrier film, the underlying IrO x film or the like is not reduced by such plasma treatment.

このようにしてグルー膜４６ａ，４６ｂおよびＷプラグ４７ａ，４７ｂの形成まで行った後は、それらのＷプラグ４７ａ，４７ｂ上に配線４８をそれぞれ形成する。配線４８は、例えば、スパッタ法により、膜厚６０ｎｍのＴｉ膜と膜厚３０ｎｍのＴｉＮ膜のＴｉＮ／Ｔｉ積層膜４８ａ、膜厚３６０ｎｍのＡｌＣｕ合金膜４８ｂ、および膜厚５ｎｍのＴｉ膜と膜厚７０ｎｍのＴｉＮ膜のＴｉＮ／Ｔｉ積層膜４８ｃを順次形成した後、それをパターニングすることによって形成することができる。これにより、第１層目の配線層が形成される。   After the glue films 46a and 46b and the W plugs 47a and 47b are thus formed, wirings 48 are formed on the W plugs 47a and 47b, respectively. The wiring 48 is formed by, for example, sputtering using a TiN / Ti laminated film 48a of a 60 nm thick Ti film and a 30 nm thick TiN film, a 360 nm thick AlCu alloy film 48b, and a 5 nm thick Ti film and a thick film. A TiN / Ti laminated film 48c of a 70 nm TiN film can be formed in sequence and then patterned. As a result, a first wiring layer is formed.

以後は、同様に第２層目以降の配線層を形成し、ＦｅＲＡＭを完成させればよい。
以上、ＦｅＲＡＭの形成フローについて説明したが、ここで、その強誘電体キャパシタを構成するＰＺＴ膜３２の結晶構造について説明する。 Thereafter, the second and subsequent wiring layers are similarly formed to complete the FeRAM.
The FeRAM formation flow has been described above. Here, the crystal structure of the PZT film 32 constituting the ferroelectric capacitor will be described.

前述のように、ＰＺＴ膜３２を構成する第１のＰＺＴ膜３２ａの平坦性および配向性は、第２，第３のＰＺＴ膜３２ｂ，３２ｃの平坦性および配向性に影響する。第１のＰＺＴ膜３２ａの平坦性および配向性は、スパッタ後の結晶化条件に大きく影響される。   As described above, the flatness and orientation of the first PZT film 32a constituting the PZT film 32 affect the flatness and orientation of the second and third PZT films 32b and 32c. The flatness and orientation of the first PZT film 32a are greatly affected by the crystallization conditions after sputtering.

一例として、スパッタ法によりＣａ，Ｓｒ，Ｌａを添加した膜厚２０ｎｍの第１のＰＺＴ膜３２ａを形成した後、Ａｒガス流量：Ｏ2ガス流量＝２０００ｓｃｃｍ：５ｓｃｃｍ（Ｏ2ガス０．２５％），１００００ｓｃｃｍ：５ｓｃｃｍ（Ｏ2ガス０．０５％），２０００ｓｃｃｍ：０ｓｃｃｍ（Ｏ2ガス０％）の３種類の雰囲気で、温度５８０℃、時間９０秒のＲＴＡ処理を行い、その上にＭＯＣＶＤ法により第２のＰＺＴ膜３２ｂを形成し、その結晶構造を評価した結果について述べる。 As an example, after forming a 20 nm-thick first PZT film 32a to which Ca, Sr, and La are added by sputtering, Ar gas flow rate: O 2 gas flow rate = 2000 sccm: 5 sccm (O 2 gas 0.25%) , 10000 sccm: 5 sccm (O 2 gas 0.05%), 2000 sccm: 0 sccm (O 2 gas 0%) in three types of atmospheres, RTA treatment was performed at a temperature of 580 ° C. for 90 seconds, and then MOCVD The result of forming the second PZT film 32b and evaluating its crystal structure will be described.

ＰＺＴ膜３２（ここでは第２のＰＺＴ膜３２ｂ）は、分極の観点から、（１００）面や（１０１）面の生成を抑えて、（１１１）面の配向率をできるだけ高めることが要求されるが、第１のＰＺＴ膜３２ａ形成時のＲＴＡ処理雰囲気中に微量のＯ2ガスが含まれている場合（Ｏ2ガス０．２５％，０．０５％）には、その上に形成された第２のＰＺＴ膜３２ｂは、（１００）面や（１０１）面の生成により（１１１）面の配向率が低くなった。 From the viewpoint of polarization, the PZT film 32 (herein, the second PZT film 32b) is required to suppress the generation of the (100) plane and the (101) plane and increase the orientation ratio of the (111) plane as much as possible. However, when a small amount of O 2 gas is contained in the RTA treatment atmosphere when forming the first PZT film 32a (O 2 gas 0.25%, 0.05%), it was formed thereon. In the second PZT film 32b, the orientation ratio of the (111) plane was lowered by the generation of the (100) plane and the (101) plane.

一方、第１のＰＺＴ膜３２ａ形成時のＲＴＡ処理をＡｒガス雰囲気で行った場合（Ｏ2ガス０％）には、その上に形成された第２のＰＺＴ膜３２ｂは、（１００）面と（１０１）面の生成が抑えられて（１１１）面の配向率が高くなった。また、ウェハ面内の配向性の分布も良好であった。 On the other hand, when the RTA process at the time of forming the first PZT film 32a is performed in an Ar gas atmosphere (O 2 gas 0%), the second PZT film 32b formed thereon has a (100) plane. Formation of the (101) plane was suppressed, and the orientation ratio of the (111) plane was increased. Further, the orientation distribution in the wafer plane was also good.

ただし、第１のＰＺＴ膜３２ａのＲＴＡ処理雰囲気は、形成する第１のＰＺＴ膜３２ａの膜厚に依存し、その膜厚によっては、その雰囲気中のＯ2ガスが１．２５％程度まで含まれていても、（１１１）面の配向率を一定レベル以上確保することができることを確認している。すなわち、スパッタ法により形成した第１のＰＺＴ膜３２ａのＲＴＡ処理は、その膜厚に応じ、２０００ｓｃｃｍのＡｒガスに対してＯ2ガスを０ｓｃｃｍ〜２５ｓｃｃｍの範囲で変化させることが可能である。なお、Ａｒガスに替えてＮ2ガスやＨｅガス等の不活性ガスを用いた場合や、Ｏ2ガスに替えてオゾン（Ｏ3）ガスやＮ2Ｏガス等の酸化性ガスを用いた場合にも、同様のことが言える。 However, the RTA treatment atmosphere of the first PZT film 32a depends on the film thickness of the first PZT film 32a to be formed, and depending on the film thickness, the O 2 gas in the atmosphere contains up to about 1.25%. Even so, it has been confirmed that the orientation ratio of the (111) plane can be secured at a certain level or more. That is, in the RTA treatment of the first PZT film 32a formed by the sputtering method, the O 2 gas can be changed in the range of 0 sccm to 25 sccm with respect to 2000 sccm of Ar gas depending on the film thickness. Incidentally, or when using an inert gas such as N 2 gas or He gas instead of Ar gas, ozone (O 3) instead of the O 2 gas in the case of using an oxidizing gas such as a gas or a N 2 O gas The same is true.

また、第１，第２，第３のＰＺＴ膜３２ａ，３２ｂ，３２ｃの積層構造からなるＰＺＴ膜の断面ＳＥＭ観察を行ったところ、ＰＺＴの柱状の結晶構造が連続していることが確認された。したがって、第１，第２，第３のＰＺＴ膜３２ａ，３２ｂ，３２ｃの積層によるスイッチング電荷量への影響はほとんどないものと考えられる。   Further, when a cross-sectional SEM observation of the PZT film having the laminated structure of the first, second, and third PZT films 32a, 32b, and 32c was performed, it was confirmed that the columnar crystal structure of PZT was continuous. . Therefore, it is considered that the stacking of the first, second, and third PZT films 32a, 32b, and 32c has almost no influence on the switching charge amount.

以上説明したように、ＰＺＴ膜３２の最下層の第１のＰＺＴ膜３２ａを優れた平坦性および配向性で形成することにより、優れた平坦性および配向性のＰＺＴ膜３２を形成することができる。さらに、比較的薄い第１，第３のＰＺＴ膜３２ａ，３２ｃに所定の元素を添加し、それらの間にそのような元素を添加しない第２のＰＺＴ膜３２ｂを比較的厚く形成することにより、スイッチング電荷量の低下を抑えつつ、強誘電体キャパシタの疲労特性、インプリント特性、リーク電流等の電気特性を効果的に向上させることができる。したがって、高性能で信頼性の高いＦｅＲＡＭが得られるようになる。   As described above, by forming the first PZT film 32a, which is the lowermost layer of the PZT film 32, with excellent flatness and orientation, the PZT film 32 with excellent flatness and orientation can be formed. . Furthermore, a predetermined element is added to the relatively thin first and third PZT films 32a and 32c, and the second PZT film 32b to which such an element is not added is formed relatively thick between them. Electrical characteristics such as fatigue characteristics, imprint characteristics, and leakage current of the ferroelectric capacitor can be effectively improved while suppressing a decrease in switching charge amount. Therefore, a high-performance and highly reliable FeRAM can be obtained.

次に、第２の実施の形態について説明する。なお、この第２の実施の形態の説明においては、上記第１の実施の形態で述べた要素と同一の要素については同一の符号を付している。   Next, a second embodiment will be described. In the description of the second embodiment, the same elements as those described in the first embodiment are denoted by the same reference numerals.

図１２は第２の実施の形態のグルー膜およびＷプラグの形成まで行った後の要部断面模式図である。
上記第１の実施の形態では、図３に示したように、グルー膜１８およびＷプラグ１９の形成段階において、まず第２の層間絶縁膜１７にコンタクトホールを形成し、その後、全面にＴｉ膜、ＴｉＮ膜およびＷ膜を形成して、それらを第２の層間絶縁膜１７が露出するようにＣＭＰ法により研磨（オーバー研磨）するようにした。そして、その後、下地導電膜２０および酸化防止膜２１を形成するようにした。 FIG. 12 is a schematic cross-sectional view of an essential part after the formation of the glue film and the W plug according to the second embodiment.
In the first embodiment, as shown in FIG. 3, in the step of forming the glue film 18 and the W plug 19, a contact hole is first formed in the second interlayer insulating film 17, and then a Ti film is formed on the entire surface. Then, a TiN film and a W film were formed and polished (over-polished) by the CMP method so that the second interlayer insulating film 17 was exposed. Thereafter, the base conductive film 20 and the antioxidant film 21 are formed.

ただし、その研磨の際には、図１２に示すように、Ｗプラグ１９に凹部６０が形成されて研磨後の表面が平坦にならない場合がある。このような凹部６０が形成される場合、その深さは２０ｎｍ〜５０ｎｍ程度であり、後に形成される下部電極やＰＺＴ膜の配向性に大きな影響を与える。そこで、この第２の実施の形態では、その研磨後に形成する下地導電膜２０を厚くし、それによってそのような凹部６０を埋め込む。   However, in the polishing, as shown in FIG. 12, the recess 60 may be formed in the W plug 19 and the polished surface may not be flat. When such a recess 60 is formed, the depth is about 20 nm to 50 nm, which greatly affects the orientation of the lower electrode and PZT film to be formed later. Therefore, in the second embodiment, the underlying conductive film 20 formed after the polishing is thickened, thereby embedding such a recess 60.

その場合、まず、グルー膜１８およびＷプラグ１９を形成するための研磨後、凹部６０が形成された表面に対し、ＮＨ3プラズマ処理を行う。このＮＨ3プラズマ処理は、上記第１の実施の形態で述べたのと同様の条件にて行うことができる。 In that case, first, after polishing for forming the glue film 18 and the W plug 19, NH 3 plasma treatment is performed on the surface on which the recess 60 is formed. This NH 3 plasma treatment can be performed under the same conditions as described in the first embodiment.

図１３は第２の実施の形態の下地導電膜形成工程の要部断面模式図である。
ＮＨ3プラズマ処理後、全面に、例えば、被処理ウェハとターゲットの間の距離を６０ｍｍに設定したスパッタ装置を用い、０．１５ＰａのＡｒ雰囲気中、基板温度２０℃、２．６ｋＷのスパッタパワーを３５秒間供給することにより、（００２）面に優先配向された膜厚１００ｎｍのＴｉ膜を形成する。そして、Ｎ2ガス雰囲気中、６５０℃、６０秒間のＲＴＡ処理を行い、（１１１）面に優先配向されたＴｉＮ膜からなる下地導電膜２０を形成する。なお、下地導電膜２０は、ここでは膜厚１００ｎｍ程度となるが、凹部６０の深さ等に応じ、膜厚１００ｎｍ〜３００ｎｍの範囲で適宜設定することができる。また、下地導電膜２０は、ここではＴｉＮ膜としたが、Ｗ膜、Ｓｉ膜、Ｃｕ膜等で形成することもできる。 FIG. 13 is a schematic cross-sectional view of an essential part in the base conductive film forming step of the second embodiment.
After the NH 3 plasma treatment, a sputtering power with a substrate temperature of 20 ° C. and 2.6 kW is applied to the entire surface using, for example, a sputtering apparatus in which the distance between the wafer to be processed and the target is set to 60 mm in an Ar atmosphere of 0.15 Pa. By supplying for 35 seconds, a Ti film having a thickness of 100 nm and preferentially oriented on the (002) plane is formed. Then, RTA treatment is performed at 650 ° C. for 60 seconds in an N 2 gas atmosphere to form a base conductive film 20 made of a TiN film preferentially oriented on the (111) plane. Here, the underlying conductive film 20 has a thickness of about 100 nm, but can be set as appropriate within a thickness range of 100 nm to 300 nm depending on the depth of the recess 60 and the like. The underlying conductive film 20 is a TiN film here, but may be formed of a W film, a Si film, a Cu film, or the like.

下地導電膜２０の形成直後は、凹部６０を反映して、下地導電膜２０表面にも凹部が形成されるため、下地導電膜２０の形成に続き、その表層部をＣＭＰ法により研磨する。これにより、その研磨後には、凹部６０の影響が抑えられた、平坦な下地導電膜２０表面を得る。なお、下地導電膜２０の研磨には、例えば、Cabot Microelectronics Corporation製のＳＳＷ２０００を使用する。また、研磨後の下地導電膜２０の膜厚は、５０ｎｍ〜１００ｎｍ、好ましくは５０ｎｍとする。   Immediately after the formation of the base conductive film 20, a recess is also formed on the surface of the base conductive film 20 reflecting the recess 60. Therefore, following the formation of the base conductive film 20, the surface layer portion is polished by the CMP method. Thereby, after the polishing, a flat surface of the underlying conductive film 20 in which the influence of the recess 60 is suppressed is obtained. For polishing the underlying conductive film 20, for example, SSW2000 manufactured by Cabot Microelectronics Corporation is used. The thickness of the ground conductive film 20 after polishing is 50 nm to 100 nm, preferably 50 nm.

このように下地導電膜２０の表層部を研磨すると、研磨後の下地導電膜２０表面付近の結晶に歪みが発生しやすい。このような歪みは、やはり後に形成される下部電極やＰＺＴ膜の配向性に大きな影響を与える。そのため、例えば、研磨後の下地導電膜２０表面に対し、上記同様のＮＨ3プラズマ処理を行う。それにより、研磨後の下地導電膜２０表面付近の結晶に生じた歪みを除去する。 When the surface layer portion of the base conductive film 20 is polished in this way, distortion is likely to occur in the crystals near the surface of the base conductive film 20 after polishing. Such strain also greatly affects the orientation of the lower electrode and PZT film to be formed later. Therefore, for example, the NH 3 plasma treatment similar to the above is performed on the surface of the ground conductive film 20 after polishing. Thereby, the distortion generated in the crystal near the surface of the underlying conductive film 20 after polishing is removed.

ここまでの工程により、図１３に示したような状態が得られる。
図１４は第２の実施の形態のＦｅＲＡＭの要部断面模式図である。
上記のようにして研磨およびＮＨ3プラズマ処理まで行った後は、上記第１の実施の形態と同様のフローとなる。 The state as shown in FIG. 13 is obtained by the steps so far.
FIG. 14 is a schematic cross-sectional view of an essential part of the FeRAM according to the second embodiment.
After the polishing and the NH 3 plasma treatment are performed as described above, the flow is the same as that in the first embodiment.

すなわち、まず、その下地導電膜２０上に酸化防止膜２１を形成する。そして、Ｐｔ膜３０、ＰＺＴ膜３２、上部電極３３を順に形成し、これらのパターニングを行い、さらに、下層の酸化防止膜２１および下地導電膜２０のパターニングを行う。その後、第１，第２のＡＬＯ膜４１，４２、第３の層間絶縁膜４３、バリア膜４４、第４の層間絶縁膜４５、グルー膜４６ａ，４６ｂおよびＷプラグ４７ａ，４７ｂを形成し、配線４８を形成して、第１層目の配線層を形成する。これにより、図１４に示したような構造を得る。   That is, first, the antioxidant film 21 is formed on the underlying conductive film 20. Then, a Pt film 30, a PZT film 32, and an upper electrode 33 are formed in order, and these are patterned, and further, the lower antioxidant film 21 and the underlying conductive film 20 are patterned. Thereafter, the first and second ALO films 41 and 42, the third interlayer insulating film 43, the barrier film 44, the fourth interlayer insulating film 45, the glue films 46a and 46b, and the W plugs 47a and 47b are formed. 48 is formed to form a first wiring layer. Thereby, a structure as shown in FIG. 14 is obtained.

以後は、同様に第２層目以降の配線層を形成し、ＦｅＲＡＭを完成させればよい。
この第２の実施の形態のＦｅＲＡＭの形成方法によれば、平坦性および配向性の良い強誘電体キャパシタを備える、高性能で信頼性の高いＦｅＲＡＭが得られるようになる。 Thereafter, the second and subsequent wiring layers are similarly formed to complete the FeRAM.
According to the method of forming the FeRAM of the second embodiment, a high-performance and highly reliable FeRAM including a ferroelectric capacitor with good flatness and orientation can be obtained.

次に、第３の実施の形態について説明する。なお、この第３の実施の形態の説明においては、上記第２の実施の形態で述べた要素と同一の要素については同一の符号を付している。   Next, a third embodiment will be described. In the description of the third embodiment, the same elements as those described in the second embodiment are denoted by the same reference numerals.

図１５は第３の実施の形態のＦｅＲＡＭの要部断面模式図である。
上記第２の実施の形態では、図１３に示したように、下地導電膜２０の研磨後に、第２の層間絶縁膜１７、グルー膜１８およびＷプラグ１９がすべて下地導電膜２０で覆われた状態になるようにした。 FIG. 15 is a schematic cross-sectional view of an essential part of the FeRAM according to the third embodiment.
In the second embodiment, as shown in FIG. 13, after polishing the underlying conductive film 20, the second interlayer insulating film 17, the glue film 18 and the W plug 19 are all covered with the underlying conductive film 20. I was in a state.

これに対し、この第３の実施の形態では、下地導電膜２０を第２の層間絶縁膜１７が露出するまで研磨し、図１５に示したように、その研磨後にはＷプラグ１９の凹部６０のみが下地導電膜２０で埋め込まれた状態になるようにする。以降の工程は、上記第２の実施の形態と同様のフローで行うことができる。   On the other hand, in the third embodiment, the underlying conductive film 20 is polished until the second interlayer insulating film 17 is exposed, and after the polishing, as shown in FIG. Only the base conductive film 20 is embedded. Subsequent steps can be performed according to the same flow as in the second embodiment.

この第３の実施の形態のＦｅＲＡＭの形成方法によっても、上記第２の実施の形態と同様、平坦性および配向性の良い強誘電体キャパシタが得られるようになる。
次に、第４の実施の形態について説明する。なお、この第４の実施の形態の説明においては、上記第１の実施の形態で述べた要素と同一の要素については同一の符号を付している。 According to the FeRAM formation method of the third embodiment, a ferroelectric capacitor with good flatness and orientation can be obtained as in the second embodiment.
Next, a fourth embodiment will be described. In the description of the fourth embodiment, the same elements as those described in the first embodiment are denoted by the same reference numerals.

図１６は第４の実施の形態のＦｅＲＡＭの要部断面模式図である。
この第４の実施の形態のＦｅＲＡＭは、グルー膜１４ａおよびＷプラグ１５ａ上に下地導電膜２０および酸化防止膜２１を介して強誘電体キャパシタが形成され、その強誘電体キャパシタに直接配線７２が形成されている点で、上記第１の実施の形態のＦｅＲＡＭと相違する。このようなＦｅＲＡＭは、次のようにして形成することができる。 FIG. 16 is a schematic cross-sectional view of an essential part of the FeRAM according to the fourth embodiment.
In the FeRAM of the fourth embodiment, a ferroelectric capacitor is formed on the glue film 14a and the W plug 15a via the base conductive film 20 and the antioxidant film 21, and the wiring 72 is directly connected to the ferroelectric capacitor. It is different from the FeRAM of the first embodiment in that it is formed. Such an FeRAM can be formed as follows.

まず、上記第１の実施の形態で述べたようにして第１の層間絶縁膜１３まで形成した後、そこに第１のソース・ドレイン領域１０ａに接続されたグルー膜１４ａおよびＷプラグ１５ａを形成する。そして、グルー膜１４ａおよびＷプラグ１５ａを形成した第１の層間絶縁膜１３上に、下地導電膜２０および酸化防止膜２１を形成する。次いで、Ｐｔ膜３０、ＰＺＴ膜３２、上部電極３３を順に形成し、これらのパターニングを行い、下層の酸化防止膜２１と下地導電膜２０のパターニングを行う。その後、第１，第２のＡＬＯ膜４１，４２および第３の層間絶縁膜４３を形成し、さらに、第２のソース・ドレイン領域１０ｂに達するコンタクトホールを形成してグルー膜７０およびＷプラグ７１を形成する。そして、強誘電体キャパシタの上部電極３３に達するコンタクトホールを形成した後、例えばＴｉＮ／Ｔｉ積層膜７２ａ、ＡｌＣｕ合金膜７２ｂ、ＴｉＮ／Ｔｉ積層膜７２ｃを順に積層し、配線７２を形成する。   First, after forming up to the first interlayer insulating film 13 as described in the first embodiment, a glue film 14a and a W plug 15a connected to the first source / drain region 10a are formed there. To do. Then, a base conductive film 20 and an antioxidant film 21 are formed on the first interlayer insulating film 13 on which the glue film 14a and the W plug 15a are formed. Next, a Pt film 30, a PZT film 32, and an upper electrode 33 are formed in this order, and these are patterned, and the lower antioxidant film 21 and the underlying conductive film 20 are patterned. Thereafter, first and second ALO films 41 and 42 and a third interlayer insulating film 43 are formed, and contact holes reaching the second source / drain region 10b are formed, and a glue film 70 and a W plug 71 are formed. Form. Then, after forming a contact hole reaching the upper electrode 33 of the ferroelectric capacitor, for example, a TiN / Ti laminated film 72a, an AlCu alloy film 72b, and a TiN / Ti laminated film 72c are sequentially laminated to form a wiring 72.

この第４の実施の形態のＦｅＲＡＭの形成方法によっても、上記第１の実施の形態と同様、高性能で信頼性の高いＦｅＲＡＭが得られるようになる。
以上、第１〜第４の実施の形態について説明したが、上記の強誘電体キャパシタの形成原理は、例示したようなスタック構造を採用したＦｅＲＡＭのほか、プレーナ構造を採用したＦｅＲＡＭにも、同様に適用可能である。 The FeRAM formation method according to the fourth embodiment also provides a high-performance and highly reliable FeRAM, as in the first embodiment.
Although the first to fourth embodiments have been described above, the principle of formation of the ferroelectric capacitor described above is the same for FeRAMs employing a planar structure as well as FeRAMs employing a stacked structure as illustrated. It is applicable to.

（付記１） 強誘電体キャパシタを備えた半導体装置の製造方法において、
下部電極を形成する工程と、
前記下部電極上に第１の元素が添加された第１の強誘電体膜を形成する工程と、
前記第１の強誘電体膜上に第２の強誘電体膜を前記第１の強誘電体膜より厚く形成する工程と、
前記第２の強誘電体膜上に第２の元素が添加された第３の強誘電体膜を前記第２の強誘電体膜より薄く形成する工程と、
前記第３の強誘電体膜上に上部電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 (Additional remark 1) In the manufacturing method of the semiconductor device provided with the ferroelectric capacitor,
Forming a lower electrode;
Forming a first ferroelectric film doped with a first element on the lower electrode;
Forming a second ferroelectric film on the first ferroelectric film to be thicker than the first ferroelectric film;
Forming a third ferroelectric film doped with a second element on the second ferroelectric film to be thinner than the second ferroelectric film;
Forming an upper electrode on the third ferroelectric film;
A method for manufacturing a semiconductor device, comprising:

（付記２） 前記第１の強誘電体膜を、スパッタ法によりアモルファス状態で成膜した後、不活性ガス雰囲気中、または不活性ガスと酸化性ガスとの混合ガス雰囲気中で熱処理を行って結晶化することにより形成し、
前記第１の強誘電体膜の結晶化後、前記第２の強誘電体膜を形成することを特徴とする付記１記載の半導体装置の製造方法。 (Supplementary Note 2) After forming the first ferroelectric film in an amorphous state by sputtering, heat treatment is performed in an inert gas atmosphere or a mixed gas atmosphere of an inert gas and an oxidizing gas. Formed by crystallization,
2. The method of manufacturing a semiconductor device according to claim 1, wherein the second ferroelectric film is formed after the first ferroelectric film is crystallized.

（付記３） 前記第２の強誘電体膜は、ＭＯＣＶＤ法により形成されることを特徴とする付記２記載の半導体装置の製造方法。
（付記４） 前記第１，第２，第３の強誘電体膜を、ＡＢＯ3型ペロブスカイト構造を有する結晶で形成し、
前記第１，第２の元素は、前記結晶のＡサイトまたはＢサイトに添加されるＳｒ，Ｃａ，Ｂａ，Ｎａ，Ｋ，Ｎｂ，Ｔａ，Ｗ，Ｉｒ，Ｒｕ，希土類元素から選択される１種または２種以上であることを特徴とする付記１〜３のいずれか１項に記載の半導体装置の製造方法。 (Additional remark 3) The said 2nd ferroelectric film is formed by MOCVD method, The manufacturing method of the semiconductor device of Additional remark 2 characterized by the above-mentioned.
(Supplementary Note 4) The first, second, and third ferroelectric films are formed of crystals having an ABO 3 type perovskite structure,
The first and second elements are one selected from Sr, Ca, Ba, Na, K, Nb, Ta, W, Ir, Ru, and rare earth elements added to the A site or B site of the crystal. Or the manufacturing method of the semiconductor device of any one of the additional remarks 1-3 characterized by being 2 or more types.

（付記５） 前記第１，第３の強誘電体膜に前記第１，第２の元素を０．０１ｍｏｌ％〜５ｍｏｌ％添加することを特徴とする付記１〜４のいずれか１項に記載の半導体装置の製造方法。   (Additional remark 5) 0.01 mol%-5 mol% of said 1st, 2nd element is added to said 1st, 3rd ferroelectric film, Any one of Additional remark 1-4 characterized by the above-mentioned. Semiconductor device manufacturing method.

（付記６） 前記第１，第３の強誘電体膜を１ｎｍ〜３０ｎｍの膜厚で形成することを特徴とする付記１〜５のいずれか１項に記載の半導体装置の製造方法。
（付記７） 強誘電体キャパシタを備える半導体装置において、
下部電極と、
前記下部電極上に形成され、第１の元素が添加された第１の強誘電体膜と、
前記第１の強誘電体膜上に前記第１の強誘電体膜より厚く形成された第２の強誘電体膜と、
前記第２の強誘電体膜上に前記第２の強誘電体膜より薄く形成され、第２の元素が添加された第３の強誘電体膜と、
前記第３の強誘電体膜上に形成された上部電極と、
を有することを特徴とする半導体装置。 (Additional remark 6) The said 1st, 3rd ferroelectric film is formed with the film thickness of 1 nm-30 nm, The manufacturing method of the semiconductor device of any one of Additional remark 1-5 characterized by the above-mentioned.
(Supplementary note 7) In a semiconductor device including a ferroelectric capacitor,
A lower electrode;
A first ferroelectric film formed on the lower electrode and doped with a first element;
A second ferroelectric film formed on the first ferroelectric film to be thicker than the first ferroelectric film;
A third ferroelectric film formed on the second ferroelectric film to be thinner than the second ferroelectric film and to which a second element is added;
An upper electrode formed on the third ferroelectric film;
A semiconductor device comprising:

（付記８） 前記第１，第２，第３の強誘電体膜は、ＡＢＯ3型ペロブスカイト構造を有する結晶であり、
前記第１，第２の元素は、ＡＢＯ3型ペロブスカイト構造のＡサイトまたはＢサイトに添加されるＳｒ，Ｃａ，Ｂａ，Ｎａ，Ｋ，Ｎｂ，Ｔａ，Ｗ，Ｉｒ，Ｒｕ，希土類元素から選択される１種または２種以上であることを特徴とする付記７記載の半導体装置。 (Supplementary Note 8) The first, second, and third ferroelectric films are crystals having an ABO 3 type perovskite structure,
The first and second elements are selected from Sr, Ca, Ba, Na, K, Nb, Ta, W, Ir, Ru, and rare earth elements added to the A site or B site of the ABO 3 type perovskite structure. 8. The semiconductor device according to appendix 7, wherein the semiconductor device is one type or two or more types.

（付記９） 前記第１，第３の強誘電体膜には、前記第１，第２の元素が０．０１ｍｏｌ％〜５ｍｏｌ％添加されていることを特徴とする付記７または８記載の半導体装置。
（付記１０） 前記第１，第３の強誘電体膜は、膜厚が１ｎｍ〜３０ｎｍであることを特徴とする付記７〜９のいずれか１項に記載の半導体装置。 (Supplementary note 9) The semiconductor according to Supplementary note 7 or 8, wherein the first and second ferroelectric films contain 0.01 mol% to 5 mol% of the first and second elements. apparatus.
(Supplementary Note 10) The semiconductor device according to any one of Supplementary Notes 7 to 9, wherein the first and third ferroelectric films have a thickness of 1 nm to 30 nm.

強誘電体キャパシタの形成フローの一例を示す図である。It is a figure which shows an example of the formation flow of a ferroelectric capacitor. 強誘電体キャパシタの構成例を示す図である。It is a figure which shows the structural example of a ferroelectric capacitor. 下部電極下地形成まで行った後の要部断面模式図である。It is a principal part cross-sectional schematic diagram after carrying out even to lower electrode base formation. 下部電極形成工程の要部断面模式図である。It is a principal part cross-sectional schematic diagram of a lower electrode formation process. 強誘電体膜形成工程の要部断面模式図（その１）である。FIG. 6 is a schematic cross-sectional view (No. 1) of relevant parts of a ferroelectric film forming step. 強誘電体膜形成工程の要部断面模式図（その２）である。FIG. 6 is a schematic cross-sectional view (No. 2) of relevant parts in a ferroelectric film forming step. 上部電極形成工程の要部断面模式図である。It is a principal part cross-sectional schematic diagram of an upper electrode formation process. 強誘電体キャパシタパターニング用ハードマスク形成工程の要部断面模式図である。It is a principal part cross-sectional schematic diagram of the hard mask formation process for ferroelectric capacitor patterning. 強誘電体キャパシタパターニング工程の要部断面模式図である。It is a principal part cross-sectional schematic diagram of a ferroelectric capacitor patterning process. 保護膜形成工程の要部断面模式図である。It is a principal part cross-sectional schematic diagram of a protective film formation process. 配線層形成まで行った後の要部断面模式図である。It is a principal part cross-sectional schematic diagram after performing to wiring layer formation. 第２の実施の形態のグルー膜およびＷプラグの形成まで行った後の要部断面模式図である。It is a principal part cross-sectional schematic diagram after performing to the formation of the glue film | membrane and W plug of 2nd Embodiment. 第２の実施の形態の下地導電膜形成工程の要部断面模式図である。It is a principal part cross-sectional schematic diagram of the base conductive film formation process of 2nd Embodiment. 第２の実施の形態のＦｅＲＡＭの要部断面模式図である。It is a principal part cross-section schematic diagram of FeRAM of 2nd Embodiment. 第３の実施の形態のＦｅＲＡＭの要部断面模式図である。It is a principal part cross-sectional schematic diagram of FeRAM of 3rd Embodiment. 第４の実施の形態のＦｅＲＡＭの要部断面模式図である。It is a principal part cross-sectional schematic diagram of FeRAM of 4th Embodiment.

符号の説明Explanation of symbols

１ Ｓｉ基板
２ ＳＴＩ
３ ｐウェル
４ａ，４ｂ ゲート絶縁膜
５ａ，５ｂ ゲート電極
６ａ 第１のソース・ドレイン・エクステンション領域
６ｂ 第２のソース・ドレイン・エクステンション領域
９ａ，９ｂ サイドウォール
１０ａ 第１のソース・ドレイン領域
１０ｂ 第２のソース・ドレイン領域
１２ カバー絶縁膜
１３ 第１の層間絶縁膜
１４ａ，１４ｂ，１８，４６ａ，４６ｂ，７０ グルー膜
１５ａ，１５ｂ，１９，４７ａ，４７ｂ，７１ Ｗプラグ
１６，２１ 酸化防止膜
１７ 第２の層間絶縁膜
２０ 下地導電膜
３０ Ｐｔ膜
３２ ＰＺＴ膜
３２ａ 第１のＰＺＴ膜
３２ｂ 第２のＰＺＴ膜
３２ｃ 第３のＰＺＴ膜
３３，１０３ 上部電極
４０ ハードマスク
４０ａ 第１のマスク層
４０ｂ 第２のマスク層
４１ 第１のＡＬＯ膜
４２ 第２のＡＬＯ膜
４３ 第３の層間絶縁膜
４４ バリア膜
４５ 第４の層間絶縁膜
４８，７２ 配線
４８ａ，４８ｃ，７２ａ，７２ｃ ＴｉＮ／Ｔｉ積層膜
４８ｂ，７２ｂ ＡｌＣｕ合金膜
６０ 凹部
１００ 強誘電体キャパシタ
１０１ 下部電極
１０２ａ 第１の強誘電体膜
１０２ｂ 第２の強誘電体膜
１０２ｃ 第３の強誘電体膜 1 Si substrate 2 STI
3 p well 4a, 4b gate insulating film 5a, 5b gate electrode 6a first source / drain / extension region 6b second source / drain / extension region 9a, 9b side wall 10a first source / drain region 10b second Source / drain region 12 Cover insulating film 13 First interlayer insulating film 14a, 14b, 18, 46a, 46b, 70 Glue film 15a, 15b, 19, 47a, 47b, 71 W plug 16, 21 Antioxidant film 17 2 interlayer insulating film 20 base conductive film 30 Pt film 32 PZT film 32a first PZT film 32b second PZT film 32c third PZT film 33, 103 upper electrode 40 hard mask 40a first mask layer 40b second Mask layer 41 first ALO film 42 second ALO film 43 third Interlayer insulating film 44 Barrier film 45 Fourth interlayer insulating film 48, 72 Wiring 48a, 48c, 72a, 72c TiN / Ti laminated film 48b, 72b AlCu alloy film 60 Recess 100 Ferroelectric capacitor 101 Lower electrode 102a First strong Dielectric film 102b Second ferroelectric film 102c Third ferroelectric film

Claims (4)

強誘電体キャパシタを備えた半導体装置の製造方法において、
下部電極を形成する工程と、
前記下部電極上に、カルシウム、ストロンチウムおよびランタンが添加された第１の強誘電体膜を形成する工程と、
前記第１の強誘電体膜上に第２の強誘電体膜を、カルシウム、ストロンチウムおよびランタンを添加せずに、前記第１の強誘電体膜より厚く形成する工程と、
前記第２の強誘電体膜上に、カルシウム、ストロンチウムおよびランタンが添加された第３の強誘電体膜を、前記第２の強誘電体膜より薄く形成する工程と、
前記第３の強誘電体膜上に上部電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 In a method for manufacturing a semiconductor device provided with a ferroelectric capacitor,
Forming a lower electrode;
Forming a first ferroelectric film doped with calcium, strontium and lanthanum on the lower electrode;
Forming a second ferroelectric film on the first ferroelectric film thicker than the first ferroelectric film without adding calcium, strontium and lanthanum ;
On the second ferroelectric film, calcium, comprising the steps of a third ferroelectric film strontium and lanthanum is added, thinner than said second ferroelectric film,
Forming an upper electrode on the third ferroelectric film;
A method for manufacturing a semiconductor device, comprising: 前記第１の強誘電体膜を、スパッタ法によりアモルファス状態で成膜した後、不活性ガス雰囲気中、または不活性ガスと酸化性ガスとの混合ガス雰囲気中で熱処理を行って結晶化することにより形成し、
前記第１の強誘電体膜の結晶化後、前記第２の強誘電体膜を形成することを特徴とする請求項１記載の半導体装置の製造方法。 The first ferroelectric film is formed in an amorphous state by sputtering, and then crystallized by heat treatment in an inert gas atmosphere or a mixed gas atmosphere of an inert gas and an oxidizing gas. Formed by
2. The method of manufacturing a semiconductor device according to claim 1, wherein the second ferroelectric film is formed after crystallization of the first ferroelectric film. 前記第２の強誘電体膜は、ＭＯＣＶＤ法により形成されることを特徴とする請求項２記載の半導体装置の製造方法。   3. The method of manufacturing a semiconductor device according to claim 2, wherein the second ferroelectric film is formed by MOCVD. 強誘電体キャパシタを備える半導体装置において、In a semiconductor device provided with a ferroelectric capacitor,
下部電極と、A lower electrode;
前記下部電極上に形成され、カルシウム、ストロンチウムおよびランタンが添加された第１の強誘電体膜と、A first ferroelectric film formed on the lower electrode and doped with calcium, strontium and lanthanum;
前記第１の強誘電体膜上に、カルシウム、ストロンチウムおよびランタンが添加されず、前記第１の強誘電体膜より厚く形成された第２の強誘電体膜と、On the first ferroelectric film, calcium, strontium and lanthanum are not added, and a second ferroelectric film formed thicker than the first ferroelectric film;
前記第２の強誘電体膜上に前記第２の強誘電体膜より薄く形成され、カルシウム、ストロンチウムおよびランタンが添加された第３の強誘電体膜と、A third ferroelectric film formed on the second ferroelectric film thinner than the second ferroelectric film, to which calcium, strontium and lanthanum are added;
前記第３の強誘電体膜上に形成された上部電極と、An upper electrode formed on the third ferroelectric film;
を有することを特徴とする半導体装置。A semiconductor device comprising:
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