JP5206248B2 - Semiconductor device - Google Patents

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Description

本発明は半導体装置に関する。   The present invention relates to a semiconductor device.

回路素子が作り込まれている中心領域と、その中心領域の外側を囲んでいる周辺領域に区画されている第1導電型の半導体基板を備えている半導体装置が開発されている。このような半導体装置の周辺領域に複数のトレンチを形成し、トレンチの底部を囲む範囲に第2導電型の拡散領域を形成する技術が知られている。この技術では、回路素子の非導通時に、トレンチ底部の拡散領域によって空乏層を中心領域から周辺領域まで伸ばすことができる。これによって、半導体装置の耐圧を向上させることができる。   2. Description of the Related Art A semiconductor device has been developed that includes a central region in which circuit elements are formed and a first conductivity type semiconductor substrate that is partitioned into a peripheral region that surrounds the outside of the central region. A technique is known in which a plurality of trenches are formed in the peripheral region of such a semiconductor device, and a second conductivity type diffusion region is formed in a range surrounding the bottom of the trench. In this technique, the depletion layer can be extended from the central region to the peripheral region by the diffusion region at the bottom of the trench when the circuit element is non-conductive. Thereby, the breakdown voltage of the semiconductor device can be improved.

図7は、この種の半導体装置500の要部断面図を示している。図7に示すように、半導体装置500は、回路素子が形成されている中心領域98Aと、中心領域98Aの外側を囲んでいる周辺領域98Bに区画されているn型の半導体基板95を備えている。
半導体装置500は、パワーMOS(Metal Oxide Semiconductor)である。周辺領域98Bの表面の一部には、絶縁膜88bが形成されている。半導体基板95の内部には、n型のドリフト領域84が形成されている。半導体基板95の裏面に臨む範囲には、n型のドレイン領域82が形成されている。半導体基板95の表面に臨む範囲には、中心領域98Aから周辺領域98Bの一部に亘ってp型のボディ領域94が形成されている。中心領域98Aには、半導体基板95の表面からボディ領域94を貫通してドリフト領域84まで伸びているメイントレンチ90が形成されている。メイントレンチ90の内部には、絶縁材料88aで被覆されているゲート電極89が充填されている。半導体基板95の裏面には、ドレイン電極96が形成されている。中心領域98Aの半導体基板95の表面に臨む範囲であって図示しない範囲には、ボディコンタクト領域およびソース領域が形成されている。中心領域98Aの半導体基板95の表面であって図示しない範囲には、ソース領域と接しているソース電極が形成されている。中心領域90には、パワーMOSを構成する回路素子が作り込まれている。
FIG. 7 shows a cross-sectional view of the main part of this type of semiconductor device 500. As shown in FIG. 7, the semiconductor device 500 includes a central region 98A in which circuit elements are formed and an n-type semiconductor substrate 95 partitioned into a peripheral region 98B that surrounds the central region 98A. Yes.
The semiconductor device 500 is a power MOS (Metal Oxide Semiconductor). An insulating film 88b is formed on a part of the surface of the peripheral region 98B. An n type drift region 84 is formed inside the semiconductor substrate 95. An n + -type drain region 82 is formed in a range facing the back surface of the semiconductor substrate 95. A p-type body region 94 is formed in a range facing the surface of the semiconductor substrate 95 from the central region 98A to a part of the peripheral region 98B. A main trench 90 extending from the surface of the semiconductor substrate 95 to the drift region 84 through the body region 94 is formed in the center region 98A. The main trench 90 is filled with a gate electrode 89 covered with an insulating material 88a. A drain electrode 96 is formed on the back surface of the semiconductor substrate 95. A body contact region and a source region are formed in a range of the central region 98A facing the surface of the semiconductor substrate 95 and not shown. A source electrode in contact with the source region is formed on the surface of the semiconductor substrate 95 in the central region 98A and in a range not shown. In the central region 90, circuit elements constituting the power MOS are formed.

周辺領域98Bには、半導体基板95の表面からボディ領域94を貫通してドリフト領域84まで伸びている複数の終端トレンチ92a〜92cが形成されている。終端トレンチ92a〜92cの内部には、絶縁材料88cが充填されている。終端トレンチ92a〜92cは周辺領域98Bを一巡している。メイントレンチ90と終端トレンチ92a〜92cの各トレンチの底部を囲む範囲には、p型の拡散領域86、86a〜86cが形成されている。   In the peripheral region 98B, a plurality of termination trenches 92a to 92c extending from the surface of the semiconductor substrate 95 to the drift region 84 through the body region 94 are formed. The insulating material 88c is filled in the termination trenches 92a to 92c. The termination trenches 92a to 92c go around the peripheral region 98B. P-type diffusion regions 86 and 86a to 86c are formed in a range surrounding the bottom of each of the main trench 90 and the termination trenches 92a to 92c.

半導体装置500によると、拡散領域86、86a〜86cが形成されていることによって、回路素子の非導通時に、空乏層が中心領域98Aから周辺領域98Bまで伸展する。その結果、半導体装置500の耐圧を向上させることができる。
この種の半導体装置の従来例としては、特許文献1〜3のものが知られている。
According to the semiconductor device 500, since the diffusion regions 86 and 86a to 86c are formed, the depletion layer extends from the central region 98A to the peripheral region 98B when the circuit element is non-conductive. As a result, the breakdown voltage of the semiconductor device 500 can be improved.
Patent Documents 1 to 3 are known as conventional examples of this type of semiconductor device.

特開2008−103530号公報JP 2008-103530 A 特開2006−128507号公報JP 2006-128507 A 特開平9−238754号公報JP-A-9-238754

半導体装置500のようなトレンチゲート型の半導体装置では、通常、終端トレンチ92a〜92cより内側の範囲にボディ領域94を形成する。そのため、製造過程においてボディ領域94を形成する際には、半導体基板95の表面の一部をフォトマスク等で遮蔽して不純物の注入領域を制限する。しかしながら、例えば高加速で不純物を注入したときに、不純物がフォトマスク等を貫通して半導体基板95内に注入されることがある。その結果、意図していない範囲にボディ領域94が形成されてしまい、半導体基板95の端部にまで達するボディ領域94が形成されてしまうことがある。   In a trench gate type semiconductor device such as the semiconductor device 500, the body region 94 is usually formed in a range inside the terminal trenches 92a to 92c. Therefore, when forming the body region 94 in the manufacturing process, a part of the surface of the semiconductor substrate 95 is shielded with a photomask or the like to limit the impurity implantation region. However, for example, when impurities are implanted at high acceleration, the impurities may be implanted into the semiconductor substrate 95 through a photomask or the like. As a result, the body region 94 is formed in an unintended range, and the body region 94 reaching the end of the semiconductor substrate 95 may be formed.

図8は、図7に示す半導体装置500において、半導体基板95の端部にまで達するボディ領域94aが形成された場合で、回路素子の非導通時の状態を示している。図8に示すように、半導体装置500では、回路素子の非導通時には、拡散領域86、86a〜86cによって空乏層99が中心領域98Aから周辺領域98Bまで伸展し、拡散領域86cの外側のボディ領域94aとつながる。ボディ領域94aは半導体装置500の端部95aにまで達しているため、半導体基板95の端部95aからリーク電流が発生し(参照符号B)、半導体装置500の耐圧が低下する。   FIG. 8 shows a state where the circuit element is non-conductive when the body region 94a reaching the end of the semiconductor substrate 95 is formed in the semiconductor device 500 shown in FIG. As shown in FIG. 8, in the semiconductor device 500, when the circuit element is non-conductive, the depletion layer 99 extends from the central region 98A to the peripheral region 98B by the diffusion regions 86, 86a to 86c, and the body region outside the diffusion region 86c. Connected to 94a. Since the body region 94a reaches the end portion 95a of the semiconductor device 500, a leak current is generated from the end portion 95a of the semiconductor substrate 95 (reference symbol B), and the breakdown voltage of the semiconductor device 500 is reduced.

上記の課題に鑑み、本発明は、周辺領域に複数の耐圧保持用のトレンチが形成されている半導体装置において、非導通時のリーク電流の発生を防止することで耐圧の低下を防止することができる半導体装置を提供することを目的とする。   In view of the above problems, the present invention can prevent a decrease in breakdown voltage by preventing generation of a leakage current when non-conducting in a semiconductor device in which a plurality of breakdown voltage holding trenches are formed in a peripheral region. An object of the present invention is to provide a semiconductor device that can be used.

本発明は、回路素子が作り込まれている中心領域と、中心領域の外側を囲んでいる周辺領域に区画されている第1導電型の半導体基板を備えている半導体装置に関する。
本発明の半導体装置は、半導体基板内の表面に臨む範囲に形成されている第2導電型のボディ領域を備えている。ボディ領域は、中心領域から周辺領域に亘って連続して形成されている。
The present invention relates to a semiconductor device including a central region in which circuit elements are formed and a first conductivity type semiconductor substrate that is partitioned into a peripheral region surrounding the outside of the central region.
The semiconductor device of the present invention includes a second conductivity type body region formed in a range facing the surface in the semiconductor substrate. The body region is formed continuously from the central region to the peripheral region.

本発明の半導体装置は、周辺領域に形成されている複数の第1のトレンチを備えている。第1のトレンチは、半導体基板の表面からボディ領域を貫通するまで伸びている。
本発明の半導体装置は、周辺領域のうち最も外側に位置する第1のトレンチより外側に形成されている1又は複数の第2のトレンチを備えている。第2のトレンチは、半導体基板の表面からボディ領域を貫通するまで伸びている。
The semiconductor device of the present invention includes a plurality of first trenches formed in the peripheral region. The first trench extends from the surface of the semiconductor substrate to penetrate the body region.
The semiconductor device of the present invention includes one or a plurality of second trenches formed outside the first trench located on the outermost side in the peripheral region. The second trench extends from the surface of the semiconductor substrate to penetrate the body region.

本発明の半導体装置では、第1のトレンチの底部を囲む範囲には第2導電型の拡散領域が形成されている。複数の第1のトレンチは、中心領域側から外側に向かって、回路素子の非導通時に空乏層がつながる間隔を隔てて配置されている。最も外側に位置する第1のトレンチとその第1のトレンチと隣接する第2のトレンチとの間隔は、回路素子の非導通時に空乏層がつながらない間隔とされている。   In the semiconductor device of the present invention, a diffusion region of the second conductivity type is formed in a range surrounding the bottom of the first trench. The plurality of first trenches are arranged from the central region side toward the outside with an interval where the depletion layer is connected when the circuit element is non-conductive. The distance between the outermost first trench and the second trench adjacent to the first trench is such that the depletion layer is not connected when the circuit element is non-conductive.

本発明の半導体装置によると、回路素子の非導通時において、第1のトレンチ間では空乏層がつながる一方で、最も外側に位置する第1のトレンチとその第1のトレンチと隣接する第2のトレンチとの間では空乏層がつながらない。第2のトレンチは、半導体基板の表面からボディ領域を貫通するまで伸びているので、空乏層が第2のトレンチを越えて第2のトレンチの外側まで伸展することがない。このため、半導体装置の端部にまでボディ領域が形成されてしまった場合でも、半導体装置の端部にまで達しているボディ領域と、非導通時に伸展する空乏層とがつながることはない。このため、リーク電流の発生が抑制され、半導体装置の耐圧低下が防止される。一方、第1のトレンチ間では、回路素子の非導通時に空乏層がつながる。その結果、中心領域から周辺領域まで空乏層が伸展し、高い耐圧特性が維持される。   According to the semiconductor device of the present invention, when the circuit element is non-conductive, the depletion layer is connected between the first trenches, while the outermost first trench and the second trench adjacent to the first trench are connected. There is no depletion layer connected to the trench. Since the second trench extends from the surface of the semiconductor substrate to penetrate the body region, the depletion layer does not extend beyond the second trench to the outside of the second trench. For this reason, even when the body region is formed as far as the end portion of the semiconductor device, the body region reaching the end portion of the semiconductor device is not connected to the depletion layer that extends during non-conduction. For this reason, generation | occurrence | production of leak current is suppressed and the pressure | voltage resistant fall of a semiconductor device is prevented. On the other hand, a depletion layer is connected between the first trenches when the circuit element is non-conductive. As a result, the depletion layer extends from the central region to the peripheral region, and high breakdown voltage characteristics are maintained.

本発明の半導体装置では、第2のトレンチの底部を囲む範囲に、第2導電型の拡散領域が形成されていることが好ましい。この場合、第1のトレンチと第2のトレンチの両方の底部を囲む範囲に拡散領域が形成されるため、第1のトレンチと第2のトレンチを同一の製造工程で形成することができる。そのため製造工程を短縮することができる。   In the semiconductor device of the present invention, it is preferable that a diffusion region of the second conductivity type is formed in a range surrounding the bottom of the second trench. In this case, since the diffusion region is formed in a range surrounding the bottoms of both the first trench and the second trench, the first trench and the second trench can be formed in the same manufacturing process. Therefore, the manufacturing process can be shortened.

本発明の半導体装置は、第2のトレンチを複数備えており、複数の第2のトレンチが、中心領域側から外側に向かって回路素子の非導通時に空乏層がつながらない間隔を隔てて配置されていることが好ましい。第2のトレンチを複数備えることで、リーク電流の発生がより確実に防止される。これによって、半導体装置の耐圧低下をより確実に防止することができる。   The semiconductor device of the present invention includes a plurality of second trenches, and the plurality of second trenches are arranged from the central region side toward the outside with an interval at which the depletion layer is not connected when the circuit element is non-conductive. Preferably it is. By providing a plurality of second trenches, the occurrence of leakage current is more reliably prevented. Thereby, it is possible to more reliably prevent the breakdown voltage of the semiconductor device from decreasing.

本発明の他の態様は、回路素子が作り込まれている中心領域と、中心領域の外側を囲んでいる周辺領域に区画されている第1導電型の半導体基板を備えている半導体装置に関する。
本発明の他の態様の半導体装置は、半導体基板内の表面に臨む範囲に形成されている第2導電型のボディ領域を備えている。ボディ領域は、中心領域から周辺領域に亘って連続して形成されている。
Another aspect of the present invention relates to a semiconductor device including a central region in which circuit elements are formed and a first conductivity type semiconductor substrate partitioned into a peripheral region surrounding the outside of the central region.
A semiconductor device according to another aspect of the present invention includes a body region of a second conductivity type formed in a range facing a surface in a semiconductor substrate. The body region is formed continuously from the central region to the peripheral region.

本発明の他の態様の半導体装置は、周辺領域に形成されている複数の第1のトレンチを備えている。第1のトレンチは、半導体基板の表面からボディ領域を貫通するまで伸びている。
本発明の他の態様の半導体装置は、周辺領域のうち最も外側に位置する第1のトレンチより外側に形成されている1又は複数の第2のトレンチを備えている。第2のトレンチは、半導体基板の表面からボディ領域を貫通するまで伸びている。
A semiconductor device according to another aspect of the present invention includes a plurality of first trenches formed in a peripheral region. The first trench extends from the surface of the semiconductor substrate to penetrate the body region.
The semiconductor device according to another aspect of the present invention includes one or a plurality of second trenches formed outside the first trench located on the outermost side in the peripheral region. The second trench extends from the surface of the semiconductor substrate to penetrate the body region.

本発明の他の態様の半導体装置では、第1のトレンチの底部を囲む範囲に第2導電型の拡散領域が形成されており、複数の第1のトレンチは、中心領域側から外側に向かって、回路素子の非導通時に空乏層がつながる間隔を隔てて配置されている。一方、第2のトレンチの底部を囲む範囲には第2導電型の拡散領域が形成されていない。また、最も外側に位置する第1のトレンチとその第1のトレンチに隣接する第2のトレンチとの間隔は、回路素子の非導通時に、空乏層が第2のトレンチを越えて第2のトレンチの外側のボディ領域につながることが防止される間隔とされている。 In the semiconductor device according to another aspect of the present invention, the second conductivity type diffusion region is formed in a range surrounding the bottom of the first trench, and the plurality of first trenches are directed outward from the central region side. The circuit elements are arranged with an interval to which the depletion layer is connected when the circuit element is non-conductive. On the other hand, no diffusion region of the second conductivity type is formed in the range surrounding the bottom of the second trench. The distance between the outermost first trench and the second trench adjacent to the first trench is such that the depletion layer extends beyond the second trench when the circuit element is non-conductive. It is set as the space | interval which is prevented from being connected to the body region outside.

回路素子の非導通時には、第1のトレンチの底部に形成された拡散領域によって空乏層が伸展する。本発明の他の態様の半導体装置によると、第2のトレンチの底部には拡散領域が形成されていないため、第1のトレンチと第2のトレンチとの間で空乏層がつながることが防止される。従って、非導通時に伸展する空乏層が第2のトレンチを越えて外側に伸展することが防止される。このため、半導体装置の端部にまでボディ領域が形成されてしまった場合でも、空乏層と半導体装置の端部にまで達しているボディ領域とがつながることが防止され、リーク電流の発生が抑制される。その結果、半導体装置の耐圧低下が防止される。一方、第1のトレンチの間では、回路素子の非導通時に空乏層がつながるため、高い耐圧特性が維持される。   When the circuit element is non-conductive, the depletion layer extends due to the diffusion region formed at the bottom of the first trench. According to the semiconductor device of another aspect of the present invention, since the diffusion region is not formed at the bottom of the second trench, the depletion layer is prevented from being connected between the first trench and the second trench. The Therefore, it is possible to prevent the depletion layer extending during non-conduction from extending outward beyond the second trench. For this reason, even when the body region is formed even at the end of the semiconductor device, the depletion layer is prevented from being connected to the body region reaching the end of the semiconductor device, and the generation of leakage current is suppressed. Is done. As a result, a decrease in breakdown voltage of the semiconductor device is prevented. On the other hand, since the depletion layer is connected between the first trenches when the circuit element is non-conductive, high breakdown voltage characteristics are maintained.

本発明によると、周辺領域に複数のトレンチが形成されており、トレンチの底部を囲む範囲に拡散領域が形成されている半導体装置において、リーク電流による耐圧の低下を防止することができる。   According to the present invention, in a semiconductor device in which a plurality of trenches are formed in the peripheral region and a diffusion region is formed in a range surrounding the bottom of the trench, it is possible to prevent a breakdown voltage from being lowered due to a leakage current.

下記に説明する実施例の好ましい特徴を列記する。
(第1特徴) 最も外側に位置する第1のトレンチとその第1のトレンチに隣接する第2のトレンチとの間隔は、回路素子の非導通時に、中心領域から周辺領域に向かって伸びる空乏層が第2のトレンチの底部に形成されている拡散領域に達しないような間隔とされている。
(第2特徴) 第2のトレンチの底部に拡散領域が形成されていない場合は、最も外側に位置する第1のトレンチとその第1のトレンチに隣接する第2のトレンチとの間隔が、回路素子の非導通時に、中心領域から周辺領域に向かって伸びる空乏層が第2のトレンチの幅方向の中間位置に達しないような間隔とされている。
(第3特徴) 第1のトレンチの外側に複数の第2のトレンチが形成されている。
(第4特徴) 最も内側に位置する第1のトレンチの内部に、絶縁材料で被覆されているトレンチゲート電極が充填されている。
(第5特徴) メイントレンチの側面と対向する範囲に、ボディ領域と拡散領域にまたがる第2導電型の側面拡散領域が形成されている。
Preferred features of the embodiments described below are listed.
(First Feature) The space between the outermost first trench and the second trench adjacent to the first trench is a depletion layer extending from the central region toward the peripheral region when the circuit element is non-conductive. Is set so as not to reach the diffusion region formed at the bottom of the second trench.
(Second feature) When the diffusion region is not formed at the bottom of the second trench, the distance between the outermost first trench and the second trench adjacent to the first trench is the circuit. The spacing is such that the depletion layer extending from the central region to the peripheral region does not reach the intermediate position in the width direction of the second trench when the element is not conducting.
(Third Feature) A plurality of second trenches are formed outside the first trench.
(4th characteristic) The inside of the 1st trench located in the innermost side is filled with the trench gate electrode coat | covered with the insulating material.
(Fifth Feature) A side diffusion region of the second conductivity type that extends over the body region and the diffusion region is formed in a range facing the side surface of the main trench.

(第1実施例)
図3は、本発明の第1実施例に係る半導体装置100の平面図である。図3では、後で詳述する分断トレンチ12dの内側の領域のみを示している。
図3に示すように、半導体装置100の中心領域18Aには、4本のメイントレンチ10が形成されている。周辺領域18Bには、メイントレンチ10の外側を囲む3本の終端トレンチ12a〜12cと分断トレンチ12dが形成されている。終端トレンチ12a〜12cと分断トレンチ12dは周辺領域18Bを一巡している。
(First embodiment)
FIG. 3 is a plan view of the semiconductor device 100 according to the first embodiment of the present invention. FIG. 3 shows only the region inside the dividing trench 12d described in detail later.
As shown in FIG. 3, four main trenches 10 are formed in the central region 18 </ b> A of the semiconductor device 100. In the peripheral region 18B, three termination trenches 12a to 12c and a dividing trench 12d surrounding the outside of the main trench 10 are formed. The termination trenches 12a to 12c and the dividing trench 12d make a round around the peripheral region 18B.

図1は図3のI−I線断面図であり、半導体装置100の要部を示している。なお、図1では、周辺領域18Bに半導体装置100の端部にまで達するボディ領域が形成された場合を示している。
半導体装置100は、パワーMOSである。半導体装置100は、中心領域18Aと、中心領域18Aの外側を囲んでいる周辺領域18Bに区画されているn型の半導体基板15を備えている。周辺領域18Bの半導体基板15の表面には絶縁膜8bが形成されている。半導体基板15の内部には、n型のドリフト領域4が形成されている。半導体基板15の裏面に臨む範囲には、n型のドレイン領域2が形成されている。半導体基板15の表面に臨む範囲には、中心領域18Aから周辺領域18Bに亘ってp型のボディ領域14が形成されている。ボディ領域14は、半導体基板15の端部15aにまで達している。中心領域18Aには、半導体基板15の表面からボディ領域14を貫通してドリフト領域4まで伸びている複数のメイントレンチ10が形成されている。メイントレンチ10の内部には、絶縁材料8aで被覆されているゲート電極9が充填されている。半導体基板15の裏面には、ドレイン電極16が形成されている。中心領域18Aの半導体基板15の表面に臨む範囲であって図示しない範囲には、ボディコンタクト領域およびソース領域が形成されている。中心領域18Aの半導体基板15の表面であって図示しない範囲には、ソース領域と接しているソース電極が形成されている。中心領域10には、パワーMOSを構成する回路素子が作り込まれている。
FIG. 1 is a cross-sectional view taken along the line I-I in FIG. 3 and shows a main part of the semiconductor device 100. FIG. 1 shows a case where a body region reaching the end of the semiconductor device 100 is formed in the peripheral region 18B.
The semiconductor device 100 is a power MOS. The semiconductor device 100 includes an n-type semiconductor substrate 15 that is partitioned into a central region 18A and a peripheral region 18B that surrounds the outside of the central region 18A. An insulating film 8b is formed on the surface of the semiconductor substrate 15 in the peripheral region 18B. An n-type drift region 4 is formed inside the semiconductor substrate 15. An n + -type drain region 2 is formed in a range facing the back surface of the semiconductor substrate 15. A p-type body region 14 is formed in a range facing the surface of the semiconductor substrate 15 from the central region 18A to the peripheral region 18B. The body region 14 reaches the end 15 a of the semiconductor substrate 15. In the central region 18A, a plurality of main trenches 10 extending from the surface of the semiconductor substrate 15 through the body region 14 to the drift region 4 are formed. The main trench 10 is filled with a gate electrode 9 covered with an insulating material 8a. A drain electrode 16 is formed on the back surface of the semiconductor substrate 15. A body contact region and a source region are formed in a range of the central region 18A facing the surface of the semiconductor substrate 15 and not shown. A source electrode in contact with the source region is formed on the surface of the semiconductor substrate 15 in the central region 18A and in a range not shown. In the center region 10, circuit elements constituting the power MOS are formed.

周辺領域18Bには、半導体基板15の表面からボディ領域15aを貫通してドリフト領域4まで伸びている複数の終端トレンチ(第1のトレンチ)12a〜12cが形成されている。終端トレンチ12a〜12cの内部には、絶縁材料8cが充填されている。周辺領域18Bには、最も外側に位置する終端トレンチ12cのさらに外側に分断トレンチ(第2のトレンチ)12dが形成されている。メイントレンチ10と終端トレンチ12a〜12cと分断トレンチ12dの各トレンチの底部を囲む範囲には、p型の拡散領域6、6a〜6dが形成されている。終端トレンチ12a〜12cは、中心領域18Aから外側に向かって、回路素子の非導通時に空乏層がつながる間隔W2、W3を隔てて配置されている。最も外側に位置する終端トレンチ12cと分断トレンチ12dとの間隔W1は、回路素子の非導通時に空乏層がつながらない間隔とされている。   In the peripheral region 18B, a plurality of terminal trenches (first trenches) 12a to 12c extending from the surface of the semiconductor substrate 15 through the body region 15a to the drift region 4 are formed. The interior of the termination trenches 12a to 12c is filled with an insulating material 8c. In the peripheral region 18B, a dividing trench (second trench) 12d is formed on the outer side of the outermost termination trench 12c. P-type diffusion regions 6 and 6a to 6d are formed in a range surrounding the bottom of each of the main trench 10, the termination trenches 12a to 12c, and the dividing trench 12d. The termination trenches 12a to 12c are arranged from the center region 18A toward the outside with intervals W2 and W3 to which depletion layers are connected when the circuit element is non-conductive. The interval W1 between the outermost termination trench 12c and the dividing trench 12d is an interval at which the depletion layer is not connected when the circuit element is non-conductive.

半導体装置100では、3本の終端トレンチ12a〜12cが形成されているが、終端トレンチの本数は限定されない。また分断トレンチ12dは1本に限定されない。分断トレンチが複数配置されていてもよい。   In the semiconductor device 100, three termination trenches 12a to 12c are formed, but the number of termination trenches is not limited. Moreover, the dividing trench 12d is not limited to one. A plurality of dividing trenches may be arranged.

回路素子の非導通時に伸展する空乏層の幅Wは、下記の式によって求めることができる。
W={2ε(Vbi−V)/qN}1/2
ここでεは誘電率、Vbiは内蔵電位、Vは素子に印加した電圧(素子耐圧)、qは電荷量、Nはドリフト領域の濃度を示す。ここで内蔵電位は、ドリフト領域の濃度と拡散領域の濃度により決定される物理量である。
例えば、70V耐圧製品で空乏層の幅Wが約0.4μmとなるように、上記の式からドリフト領域の濃度等の各値を決定することができる。
The width W of the depletion layer that extends when the circuit element is non-conducting can be obtained by the following equation.
W = {2ε (V bi −V) / qN} 1/2
Here, ε is a dielectric constant, V bi is a built-in potential, V is a voltage applied to the element (element breakdown voltage), q is a charge amount, and N is a concentration in the drift region. Here, the built-in potential is a physical quantity determined by the concentration of the drift region and the concentration of the diffusion region.
For example, each value such as the concentration of the drift region can be determined from the above formula so that the width W of the depletion layer is about 0.4 μm in a 70V withstand voltage product.

図2は、半導体装置100において、回路素子の非導通時に形成される空乏層19の状態を示している。図2に示すように、回路素子の非導通時には、空乏層19が中心領域18Aから周辺領域18Bに伸展し、終端トレンチ12cと分断トレンチ12dの間に形成されているボディ領域14とつながる。一方、終端トレンチ12cと分断トレンチ12dの間隔は非導通時に空乏層19がつながらない間隔W1とされているため、終端トレンチ12cの底部に形成されている拡散領域6cと分断トレンチ12dの底部に形成されている拡散領域6dとの間で空乏層19がつながることが防止される。このため、分断トレンチ12dによって、リーク電流の発生が抑制される(参照符号A)。その結果、半導体装置100の耐圧低下が防止される。一方、終端トレンチ12dの内側に位置する終端トレンチ12a〜12cでは、隣接するトレンチの間で空乏層がつながる。このため、非導通時に空乏層19が中心領域18Aから周辺領域18Bまで伸展し、高い耐圧特性を維持することができる。   FIG. 2 shows a state of the depletion layer 19 formed in the semiconductor device 100 when the circuit element is non-conductive. As shown in FIG. 2, when the circuit element is non-conductive, the depletion layer 19 extends from the central region 18A to the peripheral region 18B and is connected to the body region 14 formed between the termination trench 12c and the dividing trench 12d. On the other hand, since the interval between the termination trench 12c and the dividing trench 12d is the interval W1 at which the depletion layer 19 is not connected during non-conduction, the diffusion region 6c formed at the bottom of the termination trench 12c and the bottom of the dividing trench 12d are formed. The depletion layer 19 is prevented from being connected to the diffusion region 6d. For this reason, generation | occurrence | production of leakage current is suppressed by the dividing trench 12d (reference symbol A). As a result, a decrease in the breakdown voltage of the semiconductor device 100 is prevented. On the other hand, in the termination trenches 12a to 12c located inside the termination trench 12d, a depletion layer is connected between adjacent trenches. For this reason, the depletion layer 19 extends from the central region 18A to the peripheral region 18B during non-conduction, and high breakdown voltage characteristics can be maintained.

本実施例の半導体装置100では、最も外側に位置する終端トレンチ12dと分断トレンチ12dとの間隔が、回路素子の非導通時に空乏層19が分断トレンチ12dの底部に形成されている拡散領域6dに達しない間隔とされている。このため、半導体装置100の非導通時に、空乏層19が分断トレンチ12dを越えて、分断トレンチ12dの外側のボディ領域14につながることが防止される。そのため、リーク電流の発生を防止することができる。   In the semiconductor device 100 of the present embodiment, the distance between the outermost termination trench 12d and the dividing trench 12d is such that the depletion layer 19 is formed at the bottom of the dividing trench 12d when the circuit element is non-conductive. The interval is not reached. For this reason, when the semiconductor device 100 is non-conducting, the depletion layer 19 is prevented from exceeding the dividing trench 12d and being connected to the body region 14 outside the dividing trench 12d. As a result, the occurrence of leakage current can be prevented.

以下に、各トレンチ10、12a〜12dと拡散領域6、6a〜6dを形成する方法を示す。なお、絶縁材料8a〜8cを充填する方法およびゲート電極16等の各電極群を形成する方法は、従来の方法を用いることができるため、ここではその詳細な説明を省略する。
まず、半導体基板15内にドレイン領域2、ボディ領域14、ソース領域、ボディコンタクト領域を形成する。次に、半導体基板15上にフォトマスクを形成し、そのフォトマスク上にレジストを形成する。次に、メイントレンチ10と終端トレンチ12a〜12cと分断トレンチ12dのパターニングを行う。次に、パターニングに従ってエッチングによって各トレンチ10、12a〜12dを形成する。次に、各トレンチ10、12a〜12dの底部に例えばボロン等の不純物を注入して、拡散領域6、6a〜6dを形成する。
A method for forming the trenches 10 and 12a to 12d and the diffusion regions 6 and 6a to 6d will be described below. Note that a conventional method can be used as a method of filling the insulating materials 8a to 8c and a method of forming each electrode group such as the gate electrode 16, and thus detailed description thereof is omitted here.
First, the drain region 2, the body region 14, the source region, and the body contact region are formed in the semiconductor substrate 15. Next, a photomask is formed on the semiconductor substrate 15, and a resist is formed on the photomask. Next, the main trench 10, the termination trenches 12a to 12c, and the dividing trench 12d are patterned. Next, the trenches 10, 12a to 12d are formed by etching according to patterning. Next, impurities such as boron are implanted into the bottoms of the trenches 10 and 12a to 12d to form diffusion regions 6 and 6a to 6d.

上記のように、半導体装置100では、終端トレンチ12a〜12cと分断トレンチ12dを同一の工程でパターニングすることができ、同一の工程で製造することができる。また、同一の工程で拡散領域6、6a〜6dを形成することができる。このため、製造工程を短縮することができる。   As described above, in the semiconductor device 100, the termination trenches 12a to 12c and the dividing trench 12d can be patterned in the same process, and can be manufactured in the same process. Further, the diffusion regions 6 and 6a to 6d can be formed by the same process. For this reason, a manufacturing process can be shortened.

(第2実施例)
図4に、本発明の第2実施例に係る半導体装置200の要部断面図を示す。なお図4において、図1の参照符号に数字20を加えた部材は、図1で説明した部材と同一であるため、その重複説明を省略する。図4に示すように、半導体装置200では、第1実施例と異なり、分断トレンチ32dの底部に拡散領域が形成されていない。
(Second embodiment)
FIG. 4 shows a cross-sectional view of a main part of a semiconductor device 200 according to the second embodiment of the present invention. In FIG. 4, the member obtained by adding the numeral 20 to the reference numeral in FIG. 1 is the same as the member described in FIG. As shown in FIG. 4, in the semiconductor device 200, unlike the first embodiment, no diffusion region is formed at the bottom of the dividing trench 32d.

本実施例では、分断トレンチ32dの底部に拡散領域が形成されていないため、最も外側に位置する終端トレンチ32cと分断トレンチ32dとの間で空乏層がつながり難い。そのため、終端トレンチ32cと分断トレンチ32dの間の間隔W4が、図1に示す間隔W1より狭い間隔で形成されていても、非導通時の空乏層が分断トレンチ32dを超えて分断トレンチ32dの外側のボディ領域34につながることが防止できる。また、終端トレンチ32cと分断トレンチ32dの間隔を短くできるため、半導体装置200を小型化することができる。このため、リーク電流の発生が抑制され、半導体装置200の耐圧低下が防止される。一方、終端トレンチ32a〜32cでは、隣接するトレンチの間で空乏層がつながる。このため、非導通時に空乏層が中心領域38Aから周辺領域38Bまで伸展し、高い耐圧特性を維持することができる。   In this embodiment, since the diffusion region is not formed at the bottom of the dividing trench 32d, it is difficult to connect the depletion layer between the termination trench 32c located on the outermost side and the dividing trench 32d. Therefore, even if the interval W4 between the termination trench 32c and the dividing trench 32d is formed at an interval smaller than the interval W1 shown in FIG. 1, the depletion layer at the time of non-conduction exceeds the dividing trench 32d and the outside of the dividing trench 32d. It is possible to prevent the body region 34 from being connected. In addition, since the distance between the termination trench 32c and the dividing trench 32d can be shortened, the semiconductor device 200 can be reduced in size. For this reason, generation | occurrence | production of leak current is suppressed and the pressure | voltage resistant fall of the semiconductor device 200 is prevented. On the other hand, in the termination trenches 32a to 32c, a depletion layer is connected between adjacent trenches. For this reason, the depletion layer extends from the central region 38A to the peripheral region 38B during non-conduction, and high breakdown voltage characteristics can be maintained.

本実施例の半導体装置200では、最も外側に位置する終端トレンチ32cと終端トレンチ32cに隣接する分断トレンチ32dとの間隔が、回路素子の非導通時に、中心領域38Aから周辺領域38Bに向かって伸びる空乏層が第2のトレンチの幅方向の中間位置に達しないような間隔とされている。このため、半導体装置200の非導通時に、空乏層が分断トレンチ32dを越えて、分断トレンチ32dの外側のボディ領域34につながることが防止される。そのため、リーク電流の発生を防止することができる。   In the semiconductor device 200 of the present embodiment, the distance between the outermost termination trench 32c and the dividing trench 32d adjacent to the termination trench 32c extends from the central region 38A toward the peripheral region 38B when the circuit element is non-conductive. The spacing is such that the depletion layer does not reach the middle position in the width direction of the second trench. For this reason, when the semiconductor device 200 is non-conductive, the depletion layer is prevented from passing over the dividing trench 32d and being connected to the body region 34 outside the dividing trench 32d. As a result, the occurrence of leakage current can be prevented.

(第3実施例)
図5に、本発明の第3実施例に係る半導体装置300の要部断面図を示す。なお図5において、図1の参照符号に40を加えた部材は、図1で説明した部材と同一であるため、その重複説明を省略する。図5に示すように、半導体装置300は、第1実施例と異なり、分断トレンチ52dの深さが終端トレンチ52a〜52cの深さよりも深い位置まで形成されている。分断トレンチ52dが深く形成されているため、分断トレンチ52dと終端トレンチ52cの間が狭い間隔で配置されていても、回路素子の非導通時に空乏層がつながりにくい。そのため、半導体装置300の小型化を図ることができる。
(Third embodiment)
FIG. 5 shows a cross-sectional view of a main part of a semiconductor device 300 according to the third embodiment of the present invention. In FIG. 5, the members obtained by adding 40 to the reference numerals in FIG. 1 are the same as the members described in FIG. As shown in FIG. 5, unlike the first embodiment, the semiconductor device 300 is formed to a position where the depth of the dividing trench 52d is deeper than the depth of the termination trenches 52a to 52c. Since the dividing trench 52d is formed deeply, even if the dividing trench 52d and the termination trench 52c are arranged at a narrow interval, the depletion layer is not easily connected when the circuit element is non-conductive. Therefore, the semiconductor device 300 can be reduced in size.

(第4実施例)
図6に、本発明の第4実施例に係る半導体装置400の要部断面図を示す。なお図6において、図1の参照符号に60を加えた部材は、図1で説明した部材と同一であるため、重複説明を省略する。図6に示すように、半導体装置400では、第1実施例と異なり、分断トレンチ72dの幅が他の終端トレンチ72a〜72cの幅よりも大きい幅で形成されている。このような構成によっても、分断トレンチ72dによって、空乏層が分断トレンチ72dの外側にあるボディ領域74とつながるのを防止することができる。その結果、半導体装置400の耐圧低下が防止される。
(Fourth embodiment)
FIG. 6 is a cross-sectional view of a main part of a semiconductor device 400 according to the fourth embodiment of the present invention. In FIG. 6, the members obtained by adding 60 to the reference numerals in FIG. 1 are the same as the members described in FIG. As shown in FIG. 6, in the semiconductor device 400, unlike the first embodiment, the width of the dividing trench 72d is larger than the widths of the other termination trenches 72a to 72c. Even with such a configuration, it is possible to prevent the depletion layer from being connected to the body region 74 outside the dividing trench 72d by the dividing trench 72d. As a result, a decrease in the breakdown voltage of the semiconductor device 400 is prevented.

なお、上述した各実施例では、終端トレンチの外側に分断トレンチを1本だけ形成したが、分断トレンチを複数本設けるようにしてもよい。特に、半導体装置の製造過程において複数のトレンチを同時に形成する場合、最も外側に位置するトレンチの深さが他のトレンチの深さよりも浅く形成されてしまうことがある。このため、分断トレンチを1本のみとすると、その分断トレンチの深さが他のトレンチの深さよりも浅く形成されてしまうことがある。したがって、回路素子の非導通時に空乏層が分断トレンチを越えて、分断トレンチの外側のボディ領域とつながりやすくなってしまう。終端トレンチの外側に複数の分断トレンチが形成されていると、最も外側の分断トレンチの深さは浅くなっても、その内側にある分断トレンチの深さは深く形成される。このため、空乏層が分断トレンチを越えてボディ領域とつながることが防止され、リーク電流の発生が抑制される。   In each of the above-described embodiments, only one dividing trench is formed outside the termination trench, but a plurality of dividing trenches may be provided. In particular, when a plurality of trenches are formed simultaneously in the manufacturing process of a semiconductor device, the depth of the outermost trench may be formed shallower than the depths of other trenches. For this reason, if there is only one dividing trench, the depth of the dividing trench may be formed shallower than the depth of other trenches. Therefore, when the circuit element is non-conductive, the depletion layer easily crosses the dividing trench and is easily connected to the body region outside the dividing trench. If a plurality of dividing trenches are formed outside the termination trench, even if the outermost dividing trench is shallow, the dividing trench inside is deeply formed. For this reason, the depletion layer is prevented from being connected to the body region beyond the dividing trench, and generation of leakage current is suppressed.

また、上述した各実施例では、終端トレンチの内部に絶縁材料を充填したが、最も内側に位置する終端トレンチの内部には、絶縁材料で被覆されているトレンチゲート電極が充填されていてもよい。このような構成によると、中心領域と周辺領域とで空乏層の広がり方を等しくすることができ、周辺領域の空乏化を確実に図ることができる。   Further, in each of the above-described embodiments, the inside of the termination trench is filled with an insulating material, but the inside of the termination trench located at the innermost side may be filled with a trench gate electrode covered with an insulating material. . According to such a configuration, the depletion layer can be spread in the central region and the peripheral region equally, and the peripheral region can be surely depleted.

また、上述した各実施例では、メイントレンチの側面と対向する範囲に、ボディ領域とメイントレンチ底部の拡散領域にまたがって第2導電型の側面拡散領域が形成されていてもよい。このような構成によると、回路素子の導通時に、側面拡散領域を経由してボディ領域から拡散領域にキャリアが供給されるため、拡散領域の近傍に伸展した空乏層が急速に狭められる。その結果、オン抵抗の低減を図ることができる。   In each of the above-described embodiments, the second conductivity type side surface diffusion region may be formed across the diffusion region at the bottom of the main trench and the body region in a range facing the side surface of the main trench. According to such a configuration, when the circuit element is conductive, carriers are supplied from the body region to the diffusion region via the side surface diffusion region, so that the depletion layer extending in the vicinity of the diffusion region is rapidly narrowed. As a result, the on-resistance can be reduced.

以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
As mentioned above, although the Example of this invention was described in detail, these are only illustrations and do not limit a claim. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings can achieve a plurality of objects at the same time, and has technical usefulness by achieving one of the objects.

本発明の第1実施例である半導体装置100の要部断面図を示す。1 is a cross-sectional view of a main part of a semiconductor device 100 according to a first embodiment of the present invention. 半導体装置100において形成される空乏層の状態を示す。The state of the depletion layer formed in the semiconductor device 100 is shown. 半導体装置100の平面図を示す。1 is a plan view of a semiconductor device 100. FIG. 本発明の第2実施例である半導体装置200の要部断面図を示す。The principal part sectional drawing of the semiconductor device 200 which is 2nd Example of this invention is shown. 本発明の第3実施例である半導体装置300の要部断面図を示す。The principal part sectional drawing of the semiconductor device 300 which is 3rd Example of this invention is shown. 本発明の第4実施例である半導体装置400の要部断面図を示す。The principal part sectional drawing of the semiconductor device 400 which is 4th Example of this invention is shown. 従来の半導体装置500の要部断面図を示す。The principal part sectional drawing of the conventional semiconductor device 500 is shown. 半導体装置500において形成される空乏層の状態を示す。The state of the depletion layer formed in the semiconductor device 500 is shown.

符号の説明Explanation of symbols

2、22、42、62、82:ドレイン領域
4、24、44、64、84:ドリフト領域
6a〜6d、26a〜26d、46a〜46d、66a〜66d:拡散領域
8b、28b、48b、68b、88b:絶縁膜
8a、8c、28a、28c、48a、48c、68a、68c、88a、88c:絶縁材料
9、29、49、69、89:ゲート電極
10、30、50、70、90:メイントレンチ
12a〜12c、32a〜32c、52a〜52c、72a〜72c:終端トレンチ(第1のトレンチ)
12d、32d、52d、72d:分断トレンチ(第2のトレンチ)
14、34、54、74、94、94a:ボディ領域
15、35、55、75、95:半導体基板
16、36、56、76、96:ドレイン電極
19、99:空乏層
100、200、300、400、500:半導体装置
2, 22, 42, 62, 82: Drain regions 4, 24, 44, 64, 84: Drift regions 6a-6d, 26a-26d, 46a-46d, 66a-66d: Diffusion regions 8b, 28b, 48b, 68b, 88b: Insulating films 8a, 8c, 28a, 28c, 48a, 48c, 68a, 68c, 88a, 88c: Insulating materials 9, 29, 49, 69, 89: Gate electrodes 10, 30, 50, 70, 90: Main trench 12a to 12c, 32a to 32c, 52a to 52c, 72a to 72c: termination trench (first trench)
12d, 32d, 52d, 72d: Dividing trench (second trench)
14, 34, 54, 74, 94, 94a: body regions 15, 35, 55, 75, 95: semiconductor substrates 16, 36, 56, 76, 96: drain electrodes 19, 99: depletion layers 100, 200, 300, 400, 500: Semiconductor device

Claims (4)

回路素子が作り込まれている中心領域と、その中心領域の外側を囲んでいる周辺領域に区画されている第1導電型の半導体基板を備えている半導体装置であり、
前記半導体基板内の表面に臨む範囲に形成されており、前記中心領域から前記周辺領域に亘って連続して形成されている第2導電型のボディ領域と、
前記周辺領域に形成されており、前記半導体基板の表面から前記ボディ領域を貫通するまで伸びている複数の第1のトレンチと、
前記周辺領域のうち最も外側に位置する第1のトレンチより外側に形成されており、前記半導体基板の表面から前記ボディ領域を貫通するまで伸びている1又は複数の第2のトレンチを備えており、
第1のトレンチの底部を囲む範囲には第2導電型の拡散領域が形成されており、
複数の第1のトレンチは、中心領域側から外側に向かって、回路素子の非導通時に空乏層がつながる間隔を隔てて配置されており、
最も外側に位置する第1のトレンチとその第1のトレンチと隣接する第2のトレンチとの間隔が、回路素子の非導通時に空乏層がつながらない間隔であることを特徴とする半導体装置。
A semiconductor device comprising a central region in which circuit elements are formed and a first conductivity type semiconductor substrate partitioned into a peripheral region surrounding the outside of the central region,
A body region of a second conductivity type formed in a range facing the surface in the semiconductor substrate and continuously formed from the central region to the peripheral region;
A plurality of first trenches formed in the peripheral region and extending from the surface of the semiconductor substrate to penetrate the body region;
One or a plurality of second trenches are formed outside the first trench located on the outermost side of the peripheral region and extending from the surface of the semiconductor substrate to penetrate the body region. ,
A diffusion region of the second conductivity type is formed in a range surrounding the bottom of the first trench,
The plurality of first trenches are arranged from the central region side toward the outside with an interval where the depletion layer is connected when the circuit element is non-conductive,
A semiconductor device characterized in that an interval between a first trench located on the outermost side and a second trench adjacent to the first trench is an interval at which a depletion layer is not connected when a circuit element is non-conductive.
前記第2のトレンチの底部を囲む範囲には、第2導電型の拡散領域が形成されていることを特徴とする請求項1の半導体装置。   2. The semiconductor device according to claim 1, wherein a diffusion region of a second conductivity type is formed in a range surrounding the bottom of the second trench. 前記第2のトレンチを複数備えており、それら複数の第2のトレンチが、中心領域側から外側に向かって回路素子の非導通時に空乏層がつながらない間隔を隔てて配置されていることを特徴とする請求項2の半導体装置。   A plurality of the second trenches are provided, and the plurality of second trenches are arranged from the central region side toward the outside with a space where a depletion layer is not connected when the circuit element is non-conductive. The semiconductor device according to claim 2. 回路素子が作り込まれている中心領域と、その中心領域の外側を囲んでいる周辺領域に区画されている第1導電型の半導体基板を備えている半導体装置であり、
前記半導体基板内の表面に臨む範囲に形成されており、前記中心領域から前記周辺領域に亘って連続して形成されている第2導電型のボディ領域と、
前記周辺領域に形成されており、前記半導体基板の表面から前記ボディ領域を貫通するまで伸びている複数の第1のトレンチと、
前記周辺領域のうち最も外側に位置する第1のトレンチより外側に形成されており、前記半導体基板の表面から前記ボディ領域を貫通するまで伸びている1又は複数の第2のトレンチを備えており、
第1のトレンチの底部を囲む範囲に第2導電型の拡散領域が形成されており、
複数の第1のトレンチは、中心領域側から外側に向かって、回路素子の非導通時に空乏層がつながる間隔を隔てて配置されており、
第2のトレンチの底部を囲む範囲には第2導電型の拡散領域が形成されておらず、
最も外側に位置する第1のトレンチとその第1のトレンチに隣接する第2のトレンチとの間隔は、回路素子の非導通時に、空乏層が第2のトレンチを越えて第2のトレンチの外側のボディ領域につながることが防止される間隔とされていることを特徴とする半導体装置。
A semiconductor device comprising a central region in which circuit elements are formed and a first conductivity type semiconductor substrate partitioned into a peripheral region surrounding the outside of the central region,
A body region of a second conductivity type formed in a range facing the surface in the semiconductor substrate and continuously formed from the central region to the peripheral region;
A plurality of first trenches formed in the peripheral region and extending from the surface of the semiconductor substrate to penetrate the body region;
One or a plurality of second trenches are formed outside the first trench located on the outermost side of the peripheral region and extending from the surface of the semiconductor substrate to penetrate the body region. ,
A diffusion region of the second conductivity type is formed in a range surrounding the bottom of the first trench,
The plurality of first trenches are arranged from the central region side toward the outside with an interval where the depletion layer is connected when the circuit element is non-conductive,
No diffusion region of the second conductivity type is formed in the area surrounding the bottom of the second trench ,
The distance between the outermost first trench and the second trench adjacent to the first trench is such that the depletion layer extends beyond the second trench when the circuit element is non-conductive. The semiconductor device is characterized in that the interval is prevented from being connected to the body region .
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