JP5205803B2

JP5205803B2 - Semiconductor device

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Publication number: JP5205803B2
Application number: JP2007127106A
Authority: JP
Inventors: 正幸岩松
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2007-05-11
Filing date: 2007-05-11
Publication date: 2013-06-05
Anticipated expiration: 2027-05-11
Also published as: JP2008283071A

Description

本発明は、半導体基板上に複数の回路が形成された半導体装置に関する。 The present invention relates to a semiconductor device in which a plurality of circuits are formed on a semiconductor substrate.

従来より信号の振幅中心をシフトさせるレベルシフト回路が知られている（例えば、特許文献１参照）。このレベルシフト回路は、初段のオペアンプで入力信号を受け、後段のオペアンプにおいて振幅中心をシフトさせた出力信号を生成する。
この場合、初段のオペアンプに必要とされるダイナミックレンジと後段のオペアンプで必要とされるダイナミックレンジは相違する。
特開２００２−３４４２５８号公報 Conventionally, a level shift circuit that shifts the amplitude center of a signal is known (see, for example, Patent Document 1). This level shift circuit receives an input signal from the first operational amplifier, and generates an output signal in which the amplitude center is shifted by the subsequent operational amplifier.
In this case, the dynamic range required for the first operational amplifier is different from the dynamic range required for the subsequent operational amplifier.
JP 2002-344258 A

ところで、上述したレベルシフト回路を集積回路等の半導体装置で構成する場合、半導体装置の耐圧は、少なくとも初段及び後段のオペアンプにおけるダイナミックレンジの最大値と最小値との間の電圧を超えるように設定する必要がある。
すなわち、ダイナミックレンジの異なる複数の回路を一つの集積回路に形成する場合には、全ての回路が動作できるように、耐圧を設定する必要があった。このため、各回路のダイナミックレンジが大きく相違する場合には、半導体プロセスの制約から、１個の集積回路に組み込むことができないといった問題があった。あるいは、より高耐圧の半導体プロセスを用いて集積回路を形成しなければならなかった。 By the way, when the level shift circuit described above is configured by a semiconductor device such as an integrated circuit, the breakdown voltage of the semiconductor device is set to exceed a voltage between the maximum value and the minimum value of the dynamic range in at least the first-stage and subsequent-stage operational amplifiers. There is a need to.
That is, when a plurality of circuits having different dynamic ranges are formed in one integrated circuit, it is necessary to set a withstand voltage so that all the circuits can operate. For this reason, when the dynamic range of each circuit is greatly different, there is a problem that it cannot be incorporated into one integrated circuit due to restrictions on the semiconductor process. Alternatively, an integrated circuit has to be formed using a semiconductor process having a higher breakdown voltage.

本発明は、このような事情に鑑みてなされたものであり、異なる電源電圧で動作する複数の回路を同一半導体基板上に形成するための技術を提供することを目的とする。 The present invention has been made in view of such circumstances, and an object thereof is to provide a technique for forming a plurality of circuits that operate at different power supply voltages on the same semiconductor substrate.

上記課題を解決するため、本発明の第１の態様である半導体装置は、Ｐ型とＮ型との伝導型の一方を第１伝導型（例えば、Ｐ型）、他方を第２伝導型（例えば、Ｎ型）としたとき、前記第１伝導型の半導体基板上に第１領域と第２領域とが形成されたものであって、前記第１領域に形成された第１半導体素子と（例えば、図２に示す２２、３２、及び４２）、前記第２領域に形成された前記第１伝導型の第１ウェルと（例えば、図２に示す５０）、前記第２領域に形成され前記第１ウェルと前記半導体基板とを電気的に分離するための前記第２伝導型の第２ウェルと（例えば、図２に示す６０）、前記第１ウェルに形成された第２半導体素子と（例えば、図２に示す５２）、前記第１半導体素子で形成された第１回路（例えば、図２に示す回路Ａ）と、前記第１半導体素子及び前記第２半導体素子、又は前記第２半導体素子で形成された第２回路（例えば、図２に示す回路Ｂ）とを備え、前記第２ウェルと前記半導体基板とが逆バイアスされるように前記半導体基板の電位と前記第２ウェルとの電位が設定され、前記第１回路の電源電圧は、第１電源電位と第２電源電位とからなり、前記第２回路の電源電圧は、第３電源電位と第４電源電位とからなり、前記半導体基板に前記第２電源電位を供給し、前記第２ウェルに前記第３電源電位を供給し、前記第１回路の電源電圧と前記第２回路の電源電圧とは、前記第３電源電位から前記第２電源電位までの範囲で重なり、前記第１回路と前記第２回路との間で伝送される信号のレベルは、前記第３電源電位から前記第２電源電位までの範囲となるように設定されることを特徴とする。 In order to solve the above-described problem, a semiconductor device according to the first aspect of the present invention includes one of a P-type conductivity and an N-type conductivity type as a first conductivity type (for example, P-type) and the other as a second conductivity type ( For example, N type), a first region and a second region are formed on the first conductivity type semiconductor substrate, and the first semiconductor element formed in the first region ( For example, 22, 32, and 42 shown in FIG. 2, the first well of the first conductivity type formed in the second region (for example, 50 shown in FIG. 2), and formed in the second region. A second well of the second conductivity type for electrically separating the first well and the semiconductor substrate (for example, 60 shown in FIG. 2), a second semiconductor element formed in the first well ( For example, 52 shown in FIG. 2), a first circuit formed of the first semiconductor element (for example, the circuit shown in FIG. 2). In A), but the first semiconductor element and the second semiconductor element, and the second circuit formed by the second semiconductor element (e.g., comprising a circuit B) and shown in FIG. 2, the said second well semiconductor The potential of the semiconductor substrate and the potential of the second well are set so that the substrate is reverse-biased. The power supply voltage of the first circuit is composed of a first power supply potential and a second power supply potential. The power supply voltage of the two circuits is composed of a third power supply potential and a fourth power supply potential, supplies the second power supply potential to the semiconductor substrate, supplies the third power supply potential to the second well, The power supply voltage of the circuit and the power supply voltage of the second circuit overlap in the range from the third power supply potential to the second power supply potential, and the signal transmitted between the first circuit and the second circuit The level is from the third power supply potential to the second power supply potential. Characterized in that it is set to be enclosed.

この発明によれば、第２ウェルにより半導体基板と第１ウェルとを電気的に分離することができるので、第２半導体素子の耐圧を第１半導体素子から独立して設定することができる。この結果、第１半導体素子の耐圧が第１回路の電源電圧で規定されたとしても、第２半導体素子の耐圧には影響しないので、第１回路と第２回路の電源電圧を異ならせることができる。つまり、第１回路及び第２回路の電源電圧の最大値から最小値までの電圧を印加電圧としたとき、第１半導体素子の耐圧は、第１回路の電源電圧より大きく、印加電圧より小さい。また、第２半導体素子の耐圧は、第２回路の電源電圧より大きく、印加電圧より小さい。これによって、低い耐圧プロセスで、電源電圧が異なる複数の回路を半導体装置に組み込むことが可能となる。なお、第１半導体素子は、Ｐ型の半導体素子のみ、Ｎ型の半導体素子のみ、Ｐ型及びＮ型の半導体素子で形成されてもよい。 According to the present invention, since the semiconductor substrate and the first well can be electrically separated by the second well, the breakdown voltage of the second semiconductor element can be set independently of the first semiconductor element. As a result, even if the withstand voltage of the first semiconductor element is defined by the power supply voltage of the first circuit, it does not affect the withstand voltage of the second semiconductor element, so the power supply voltages of the first circuit and the second circuit can be made different. it can. That is, when the voltage from the maximum value to the minimum value of the power supply voltage of the first circuit and the second circuit is the applied voltage, the withstand voltage of the first semiconductor element is larger than the power supply voltage of the first circuit and smaller than the applied voltage. The breakdown voltage of the second semiconductor element is larger than the power supply voltage of the second circuit and smaller than the applied voltage. Accordingly, a plurality of circuits having different power supply voltages can be incorporated into the semiconductor device with a low withstand voltage process. The first semiconductor element may be formed of only P-type semiconductor elements, only N-type semiconductor elements, and P-type and N-type semiconductor elements.

また、この発明では、前記第２ウェルと前記半導体基板とが逆バイアスされるように前記半導体基板の電位と前記第２ウェルとの電位を設定する。これにより、半導体基板と第２ウェルとの間に電流が流れることがないので、両者を電気的に分離できる。 Further, in this invention, the second well and said semiconductor substrate to set the potential of the potential of the semiconductor substrate and the second well to be reverse biased. Thereby, since no current flows between the semiconductor substrate and the second well, both can be electrically separated.

また、前記第１回路の電源電圧は、第１電源電位と第２電源電位とからなり、前記第２回路の電源電圧は、第３電源電位と第４電源電位とからなり、前記半導体基板に前記第２電源電位を供給し、前記第２ウェルに前記第３電源電位を供給する。これにより、第１回路及び第２回路に供給する電源電位で第２ウェルと半導体基板とを逆バイアスするので、特別な電源が不要となる。 The power supply voltage of the first circuit includes a first power supply potential and a second power supply potential, and the power supply voltage of the second circuit includes a third power supply potential and a fourth power supply potential. supplying said second power supply potential, for supplying the third power supply potential to the second well. As a result , the second well and the semiconductor substrate are reverse-biased with the power supply potential supplied to the first circuit and the second circuit, so that no special power supply is required.

また、前記第１回路の電源電圧と前記第２回路の電源電圧とは、前記第３電源電位から前記第２電源電位までの範囲で重なり、前記第１回路と前記第２回路との間で伝送される信号のレベルは、前記第３電源電位から前記第２電源電位までの範囲となるように設定される。
伝送される信号レベルを電源電圧が重なる範囲に設定したので、第１回路を構成するトランジスタと第２回路を構成するトランジスタに許容される耐圧の範囲で信号の受け渡しを行うことができる。
Further , the power supply voltage of the first circuit and the power supply voltage of the second circuit overlap in a range from the third power supply potential to the second power supply potential, and between the first circuit and the second circuit. level of the transmitted signal, Ru is set to be in the range from the third power supply potential to the second power supply potential.
Since the signal level to be transmitted is set in a range where the power supply voltages overlap, the signal can be transferred within the range of withstand voltage allowed for the transistors constituting the first circuit and the transistors constituting the second circuit.

また上述した半導体装置において、前記第１半導体素子は、前記第１伝導型の第１トランジスタと前記第２伝導型の第２トランジスタとを含み、前記第２半導体素子は、前記第２伝導型の第３トランジスタを含み、前記第１回路に含まれるトランジスタは、前記第１トランジスタ及び前記第２トランジスタであり、前記第２回路に含まれるトランジスタは、前記第１トランジスタ及び前記第３トランジスタであることが好ましい。この場合には、第１回路及び第２回路をＣＭＯＳで構成することができる。 In the semiconductor device described above, the first semiconductor element includes the first transistor of the first conductivity type and the second transistor of the second conductivity type, and the second semiconductor element includes the second conductivity type. The transistors included in the first circuit are the first transistor and the second transistor, and the transistors included in the second circuit are the first transistor and the third transistor. Is preferred. In this case, the first circuit and the second circuit can be composed of CMOS.

本発明の実施の形態について図面を参照して説明する。図１は、本発明を適用する回路構成の一例を示す構成図である。図１（ａ）は回路の概要を示し、図１（ｂ）は回路に供給する電圧の生成例を示している。この回路は、例えば、ヘッドホンアンプのレベルシフト回路として機能する。 Embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a configuration diagram showing an example of a circuit configuration to which the present invention is applied. FIG. 1A shows an outline of a circuit, and FIG. 1B shows an example of generation of a voltage supplied to the circuit. This circuit functions as a level shift circuit of a headphone amplifier, for example.

図１（ａ）に示すようにレベルシフト回路は信号入力端子Ｉｎ、信号出力端子Ｏｕｔ、演算増幅器ＯｐＡｍｐと、反転増幅器ＩｎｖＡｍｐ、抵抗Ｒ１〜Ｒ４を備える。すなわち、本回路は、演算増幅器ＯｐＡｍｐと、反転増幅器ＩｎｖＡｍｐとの２つの増幅器を備えている。演算増幅器ＯｐＡｍｐには、駆動用電源として＋Ｖｓと−Ｖｓとが供給される。また、反転増幅器ＩｎｖＡｍｐには、駆動用電源としてＶｄが供給され、他方の電源端子はＧＮＤに接地されている。つまり、演算増幅器ＯｐＡｍｐの電源電圧範囲は、−Ｖｓ〜＋Ｖｓとなり、反転増幅器ＩｎｖＡｍｐの電源電圧範囲は、０〜Ｖｄとなる。これらの電源電圧には以下の関係がある。Ｖｄ＞＋Ｖｓ＞ＧＮＤ＞−Ｖｓ。 As shown in FIG. 1A, the level shift circuit includes a signal input terminal In, a signal output terminal Out, an operational amplifier OpAmp, an inverting amplifier InvAmp, and resistors R1 to R4. That is, this circuit includes two amplifiers, an operational amplifier OpAmp and an inverting amplifier InvAmp. The operational amplifier OpAmp is supplied with + Vs and −Vs as driving power supplies. The inverting amplifier InvAmp is supplied with Vd as a driving power supply, and the other power supply terminal is grounded to GND. That is, the power supply voltage range of the operational amplifier OpAmp is −Vs to + Vs, and the power supply voltage range of the inverting amplifier InvAmp is 0 to Vd. These power supply voltages have the following relationship. Vd> + Vs> GND> −Vs.

ここで、演算増幅器ＯｐＡｍｐに供給する正極性の＋Ｖｓは、反転増幅器ＩｎｖＡｍｐに供給するＶｄよりも小さい電圧値とし、演算増幅器ＯｐＡｍｐに供給する負極性の−Ｖｓの大きさは、演算増幅器ＯｐＡｍｐに供給する正極性の＋Ｖｓの大きさと等しいものとする。これらの電源電圧は、例えば、図１（ｂ）に示すような構成で供給することができる。すなわち、外部電源電圧としてＶｄを用い、この電圧を反転増幅器ＩｎｖＡｍｐに供給する。また、Ｖｄを降圧レギュレータ１００等を用いて＋Ｖｓに降圧し、演算増幅器ＯｐＡｍｐの正極性の電源電圧として用いる。さらに、＋Ｖｓからチャージポンプ１１０等を用いて反対極性の−Ｖｓを生成し、演算増幅器ＯｐＡｍｐの負極性の電源電圧として用いるようにする。ただし、＋ＶｓをＶｄから生成せずに、外部の別電源を用いるようにしてもよい。 Here, the positive polarity + Vs supplied to the operational amplifier OpAmp is a voltage value smaller than Vd supplied to the inverting amplifier InvAmp, and the negative polarity −Vs supplied to the operational amplifier OpAmp is supplied to the operational amplifier OpAmp. It is assumed that the positive polarity is equal to + Vs. These power supply voltages can be supplied, for example, in a configuration as shown in FIG. That is, Vd is used as the external power supply voltage, and this voltage is supplied to the inverting amplifier InvAmp. Also, Vd is stepped down to + Vs using the step-down regulator 100 or the like, and used as the positive power supply voltage of the operational amplifier OpAmp. Furthermore, −Vs having the opposite polarity is generated from + Vs using the charge pump 110 or the like, and is used as the negative power supply voltage of the operational amplifier OpAmp. However, another external power source may be used without generating + Vs from Vd.

このレベルシフト回路において、入力端子Ｉｎに電圧Ｖrefを振幅中心とする入力交流信号Ｖinが印加された場合を想定する。この場合、演算増幅器ＯｐＡｍｐの出力交流信号Ｖoutの振幅中心をＶｘとすると、演算増幅器ＯｐＡｍｐの正入力端子の電圧Ｖ１は、以下に示す式（１）で与えられ、演算増幅器ＯｐＡｍｐの負入力端子の電圧Ｖ２は、以下に示す式（２）で与えられる。
Ｖ１＝（Ｖref−Ｖin）Ｒ３／（Ｒ３＋Ｒ４）……式（１）
Ｖ２＝（Ｖref＋Ｖin−（Ｖout＋Ｖｘ））Ｒ２／（Ｒ１＋Ｒ２）＋（Ｖout＋Ｖｘ）
……式（２）
ここで、Ｒ１＝Ｒ２＝Ｒ３＝Ｒ４とすれば、レベルシフト回路の増幅率は−２倍となり、演算増幅器ＯｐＡｍｐではイマジナリーショートが成立するため式（１）及び式（２）よりＶout＋Ｖｘは、以下に示す式（３）で与えられる。
Ｖout＋Ｖｘ＝−２Ｖin……式（３）
即ち、Ｖｘ＝０となり、交流出力信号Ｖoutは、入力交流信号Ｖinをレベルシフトして接地電位ＧＮＤ（＝０Ｖ）を振幅中心とする信号となる。これにより、カップリングコンデンサを用いることなく、交流入力信号Ｖinをレベルシフトさせることができる。このレベルシフトによって、演算増幅器ＯｐＡｍｐの出力信号をスピーカに直接接続しても、スピーカには直流電圧が印加されないので、スピーカを保護することができる。 In this level shift circuit, it is assumed that an input AC signal Vin having an amplitude center at the voltage Vref is applied to the input terminal In. In this case, assuming that the amplitude center of the output AC signal Vout of the operational amplifier OpAmp is Vx, the voltage V1 of the positive input terminal of the operational amplifier OpAmp is given by the following equation (1), and the negative input terminal of the operational amplifier OpAmp is The voltage V2 is given by the following equation (2).
V1 = (Vref−Vin) R3 / (R3 + R4) (1)
V2 = (Vref + Vin- (Vout + Vx)) R2 / (R1 + R2) + (Vout + Vx)
...... Formula (2)
Here, if R1 = R2 = R3 = R4, the amplification factor of the level shift circuit is -2, and an imaginary short circuit is established in the operational amplifier OpAmp. Therefore, Vout + Vx is expressed by Equation (1) and Equation (2) as follows: It is given by the following equation (3).
Vout + Vx = -2Vin ... Formula (3)
That is, Vx = 0, and the AC output signal Vout becomes a signal centered on the ground potential GND (= 0V) by level-shifting the input AC signal Vin. As a result, the AC input signal Vin can be level shifted without using a coupling capacitor. By this level shift, even if the output signal of the operational amplifier OpAmp is directly connected to the speaker, no DC voltage is applied to the speaker, so that the speaker can be protected.

また、Ｖ１と＋Ｖｓとは以下に示す式（４）の関係がある。
＋Ｖｓ＞Ｖ１＞０……式（４）
つまり、反転増幅器ＩｎｖＡｍｐの電源電圧の範囲（ＶｄからＧＮＤ）と演算増幅器ＯｐＡｍｐの電源電圧の範囲（＋Ｖｓから−Ｖｓ）とが重なる範囲で、信号の伝送が行われる。 Moreover, V1 and + Vs have the relationship of the following formula (4).
+ Vs>V1> 0 ...... Formula (4)
That is, signal transmission is performed in a range where the power supply voltage range (Vd to GND) of the inverting amplifier InvAmp and the power supply voltage range (+ Vs to −Vs) of the operational amplifier OpAmp overlap.

上述したレベルシフト回路は、異なる電源電圧範囲で動作する回路部位を含んでおり、特に、同一の基板上に形成される回路に適用される。より具体的な構成で、本発明について詳細に説明する。以下に説明する半導体装置は、図１（ａ）に示した増幅器の一部を構成する回路として用いることができる。なお、本実施形態では、半導体装置の基本回路として広く用いられているＣＭＯＳ（Complementary-Metal-Oxide-Semiconductor）を例にするが、本発明は他の回路にも適用することができる。 The level shift circuit described above includes circuit portions that operate in different power supply voltage ranges, and is particularly applied to circuits formed on the same substrate. The present invention will be described in detail with a more specific configuration. The semiconductor device described below can be used as a circuit that forms part of the amplifier shown in FIG. In this embodiment, a CMOS (Complementary-Metal-Oxide-Semiconductor) widely used as a basic circuit of a semiconductor device is taken as an example, but the present invention can also be applied to other circuits.

図２は、本実施形態の半導体装置の構造を模式的に示す断面図である。図２に示す半導体装置は、Ｐ型の半導体基板１０上に第１領域ＡＡと第２領域ＢＢとを備える。第１領域ＡＡには回路Ａと回路Ｂの一部とが形成され、第２領域ＢＢには回路Ｂの他部が形成される。回路Ａは図１に示す反転増幅器ＩｎｖＡｍｐの一部であり、回路Ｂは図１に示す演算増幅器ＯｐＡｍｐの一部である。また、Ｖｄ＝５．５Ｖ、＋Ｖｓ＝+２．７５Ｖ、−Ｖｓ＝−２．７５Ｖである。回路Ａは５．５Ｖ−ＧＮＤの電源電圧で動作し、回路Ｂは、±２．７５Ｖの電源電圧で動作する。このように回路Ａと回路Ｂとは異なる電源電圧で動作する。それぞれの回路はＣＭＯＳにより構成され、等価回路は図３に示すとおりである。 FIG. 2 is a cross-sectional view schematically showing the structure of the semiconductor device of this embodiment. The semiconductor device shown in FIG. 2 includes a first region AA and a second region BB on a P-type semiconductor substrate 10. A circuit A and a part of the circuit B are formed in the first area AA, and the other part of the circuit B is formed in the second area BB. The circuit A is a part of the inverting amplifier InvAmp shown in FIG. 1, and the circuit B is a part of the operational amplifier OpAmp shown in FIG. Further, Vd = 5.5V, + Vs = + 2.75V, and -Vs = -2.75V. The circuit A operates with a power supply voltage of 5.5V-GND, and the circuit B operates with a power supply voltage of ± 2.75V. Thus, the circuit A and the circuit B operate with different power supply voltages. Each circuit is composed of CMOS, and an equivalent circuit is as shown in FIG.

すなわち、回路Ａは、ソースおよびサブストレートが５．５Ｖの電源に接続されたＰ型ＭＯＳ２２と、ソースおよびサブストレートがＧＮＤに接地されたＮ型ＭＯＳ３２とが直列に接続されている。そして、共通のゲート信号ＩＮ＿Ａが入力され、Ｐ型ＭＯＳ２２とＮ型ＭＯＳ３２のドレイン電圧がＯＵＴ＿Ａとして出力される。 That is, in the circuit A, a P-type MOS 22 whose source and substrate are connected to a 5.5 V power source and an N-type MOS 32 whose source and substrate are grounded to GND are connected in series. A common gate signal IN_A is input, and the drain voltages of the P-type MOS 22 and the N-type MOS 32 are output as OUT_A.

また、回路Ｂは、ソースおよびサブストレートが２．７５Ｖの電源に接続されたＰ型ＭＯＳ４２と、ソースおよびサブストレートが−２．７５Ｖの電源に接地されたＮ型ＭＯＳ５２とが直列に接続されている。そして、共通のゲート信号ＩＮ＿Ｂが入力され、Ｐ型ＭＯＳ４２とＮ型ＭＯＳ５２のドレイン電圧がＯＵＴ＿Ｂとして出力される。 In the circuit B, a P-type MOS 42 whose source and substrate are connected to a 2.75V power source and an N-type MOS 52 whose source and substrate are grounded to a -2.75V power source are connected in series. Yes. The common gate signal IN_B is input, and the drain voltages of the P-type MOS 42 and the N-type MOS 52 are output as OUT_B.

説明を図２に戻す。回路ＡのＰ型ＭＯＳ２２は、Ｐ型の基板１０上に形成されたＮウェル（N Well）２０内に形成される。Ｎウェル２０には、ウェルコンタクト層２４を介して５．５Ｖの電圧が印加される。この電圧は、Ｐ型ＭＯＳ２２のソースにも印加される。回路ＡのＮ型ＭＯＳ３２は、Ｐ型の基板１０上に形成されたＰウェル（P Well）３０内に形成される。ただし、Ｐウェル３０は形成しなくてもよいし、Ｐ型の基板１０の不純物濃度と異なる不純物濃度で形成するようにしてもよい。このＰウェル３０は、ウェルコンタクト層３４を介してＧＮＤに接地される。Ｎ型ＭＯＳ３２のソースも同様にＧＮＤに接地される。これにより、Ｐ型の基板１０はＧＮＤに接地される。この場合、Ｐ型の基板１０とＮウェル２０との間には寄生ダイオードが付随するが、逆バイアスされるので電流が流れることはない。回路Ａの構造で耐圧が最も問題となるのは、Ｐ型ＭＯＳ２２及びＮ型ＭＯＳ３２のゲートである。この例では、ゲート信号ＩＮ＿Ａの振幅は回路Ａの電源電圧である５．５Ｖ−ＧＮＤを想定する。このため、ゲート酸化膜は５．５Ｖの耐圧を有するように設計されている。 Returning to FIG. The P-type MOS 22 of the circuit A is formed in an N well 20 formed on the P-type substrate 10. A voltage of 5.5 V is applied to the N well 20 through the well contact layer 24. This voltage is also applied to the source of the P-type MOS 22. The N-type MOS 32 of the circuit A is formed in a P-well 30 formed on the P-type substrate 10. However, the P well 30 may not be formed, or may be formed with an impurity concentration different from the impurity concentration of the P-type substrate 10. The P well 30 is grounded to the GND via the well contact layer 34. Similarly, the source of the N-type MOS 32 is also grounded to GND. As a result, the P-type substrate 10 is grounded to GND. In this case, a parasitic diode is attached between the P-type substrate 10 and the N well 20, but no current flows because it is reverse-biased. It is the gates of the P-type MOS 22 and the N-type MOS 32 that have the greatest problem with the breakdown voltage in the circuit A structure. In this example, the amplitude of the gate signal IN_A is assumed to be 5.5 V-GND which is the power supply voltage of the circuit A. Therefore, the gate oxide film is designed to have a withstand voltage of 5.5V.

回路ＢのＰ型ＭＯＳ４２は、Ｐ型の基板１０上に形成されたＮウェル４０内に形成される。Ｎウェル４０には、ウェルコンタクト層４４を介して２．７５Ｖの電圧が印加される。この電圧は、Ｐ型ＭＯＳ４２のソースにも印加される。Ｐ型の基板１０とＮウェル４０との間にも寄生ダイオードが付随するが、逆バイアスされるので電流が流れることはない。 The P-type MOS 42 of the circuit B is formed in an N well 40 formed on the P-type substrate 10. A voltage of 2.75 V is applied to the N well 40 via the well contact layer 44. This voltage is also applied to the source of the P-type MOS 42. A parasitic diode is also attached between the P-type substrate 10 and the N-well 40, but no current flows because it is reverse-biased.

そして、回路ＢのＮ型ＭＯＳ５２は、Ｐ型の基板１０上に形成されたＮウェル６０の内側に形成されたＰウェル５０内に形成される。すなわち、回路ＢのＮ型ＭＯＳ５２は、トリプルウェル構造を有している。なお、Ｎウェル６０は、断面図においてＤｅｅｐ＿Ｎウェル６０ａ、Ｎウェル６０ｂ、Ｎウェル６０ｃの部分から成り立っているが、これは製造工程の問題であり、単一のＮウェル６０として捉えてよい。 The N-type MOS 52 of the circuit B is formed in the P-well 50 formed inside the N-well 60 formed on the P-type substrate 10. That is, the N-type MOS 52 of the circuit B has a triple well structure. The N well 60 is composed of the Deep_N well 60a, the N well 60b, and the N well 60c in the cross-sectional view. However, this is a problem in the manufacturing process and may be regarded as a single N well 60.

Ｎウェル６０には、ウェルコンタクト層６４を介して２．７５Ｖの電圧が印加される。Ｐウェル５０には、ウェルコンタクト層５４を介して−２．７５Ｖの電圧が印加される。この電圧は、Ｎ型ＭＯＳ５２のソースにも印加される。Ｐ型の基板１０とＮウェル６０との間にも寄生ダイオードが付随するが、逆バイアスされるので電流が流れることはない。Ｎウェル６０によって、−２．７５ＶにバイアスされたＰウエル５０とＧＮＤにバイアスされたＰ型の基板１０とを電気的に分離することができる。
回路Ｂの構造で耐圧が最も問題となるのは、Ｐ型ＭＯＳ４２及びＮ型ＭＯＳ５２のゲートである。この例では、ゲート信号ＩＮ＿Ｂの振幅は回路Ｂの電源電圧である±２．７５を想定する。このため、ゲート酸化膜は５．５Ｖの耐圧を有するように設計されている。 A voltage of 2.75 V is applied to the N well 60 via the well contact layer 64. A voltage of −2.75 V is applied to the P well 50 via the well contact layer 54. This voltage is also applied to the source of the N-type MOS 52. A parasitic diode is also attached between the P-type substrate 10 and the N-well 60, but no current flows because it is reverse-biased. The N well 60 can electrically isolate the P well 50 biased to −2.75 V and the P type substrate 10 biased to GND.
It is the gates of the P-type MOS 42 and the N-type MOS 52 that have the greatest problem with the breakdown voltage in the structure of the circuit B. In this example, the amplitude of the gate signal IN_B is assumed to be ± 2.75 which is the power supply voltage of the circuit B. Therefore, the gate oxide film is designed to have a withstand voltage of 5.5V.

なお、それぞれ印加される電圧は、図１（ｂ）に示したように、例えば、以下のように生成することができる。すなわち、電源電圧として５．５Ｖを用い、回路ＡのＰ型ＭＯＳ２２に印加する。この電源電圧５．５Ｖをシリーズレギュレータ等の降圧レギュレータで２．７５Ｖに降圧して回路ＢのＰ型ＭＯＳ４２に印加する電圧として用いる。さらに、２．７５Ｖからチャージポンプ等を用いて−２．７５Ｖを生成して回路ＢのＮ型ＭＯＳ５２に印加する電圧として用いるようにする。ただし、この方法に限られず、例えば、５．５Ｖと２．７５Ｖとで別系統の電源を用いるようにしてもよい。 In addition, as shown in FIG.1 (b), the voltage applied respectively can be produced | generated as follows, for example. That is, 5.5 V is used as the power supply voltage and applied to the P-type MOS 22 of the circuit A. This power supply voltage 5.5V is stepped down to 2.75V by a step-down regulator such as a series regulator and used as a voltage applied to the P-type MOS 42 of the circuit B. Further, -2.75V is generated from 2.75V using a charge pump or the like and used as a voltage to be applied to the N-type MOS 52 of the circuit B. However, the present invention is not limited to this method. For example, a separate power source may be used for 5.5V and 2.75V.

図２に示したように、本実施形態によれば、Ｎ型ＭＯＳ５２が形成されるＰウェル５０は、Ｎウェル６０によりＰ型基板１０から電気的に分離される。このため、Ｎ型ＭＯＳ５２の基板電位を独自に設定可能となり、異なる電源電圧を有する回路を同一半導体基板上に形成することができるようになる。具体的には、同一半導体基板上に形成された回路Ａと回路Ｂとで電源電圧を異ならせたり、異なる耐圧の回路を用いることができる。さらには、一方の回路に電源電圧とは逆極性の電圧を印加することもできる。 As shown in FIG. 2, according to the present embodiment, the P well 50 in which the N type MOS 52 is formed is electrically separated from the P type substrate 10 by the N well 60. Therefore, the substrate potential of the N-type MOS 52 can be set uniquely, and circuits having different power supply voltages can be formed on the same semiconductor substrate. Specifically, the circuit A and the circuit B formed on the same semiconductor substrate can have different power supply voltages, or circuits with different breakdown voltages can be used. Furthermore, a voltage having a polarity opposite to the power supply voltage can be applied to one circuit.

図４は、図２に示した半導体装置のマスクレイアウトの概略を示す平面図である。図２の断面図は、本図のＡ−Ａ’での断面に相当する。本図において図２と同じ対象には同じ符号を付している。本図にもＮウェル６０内にＰウェル５０が形成され、さらにＮ型ＭＯＳ５２が形成されることが示されている。 FIG. 4 is a plan view schematically showing the mask layout of the semiconductor device shown in FIG. The cross-sectional view of FIG. 2 corresponds to a cross section taken along the line A-A ′ of FIG. In this figure, the same reference numerals are given to the same objects as those in FIG. This figure also shows that a P-well 50 is formed in an N-well 60, and further an N-type MOS 52 is formed.

本実施形態では、Ｐ型基板上にＤｅｅｐ＿Ｎウェルを形成して、Ｄｅｅｐ＿Ｎウェル内に形成されたＰウェルをＰ型基板から電気的に分離するようにしていたが、Ｎ型基板上にＤｅｅｐ＿Ｐウェルを形成して、Ｄｅｅｐ＿Ｐウェル内に形成されたＮウェルをＮ型基板から電気的に分離するようにしてもよい。また、本実施形態の電源電圧は一例であり、本発明は、これらに限定されるものではない。
なお、回路Ａを含む反転増幅器ＩｎｖＡｍｐと、回路Ｂを含む演算増幅器ＯｐＡｍｐとは、上述したように電源電圧が重なる範囲で信号の伝送を行うので、信号の伝送によって、回路Ａ又は回路Ｂの耐圧を超えることがない。 In this embodiment, the Deep_N well is formed on the P-type substrate, and the P-well formed in the Deep_N well is electrically separated from the P-type substrate. However, the Deep_P well is formed on the N-type substrate. The N well formed in the Deep_P well may be electrically separated from the N-type substrate. Moreover, the power supply voltage of this embodiment is an example and this invention is not limited to these.
Note that the inverting amplifier InvAmp including the circuit A and the operational amplifier OpAmp including the circuit B perform signal transmission in a range where the power supply voltages overlap as described above, so that the withstand voltage of the circuit A or the circuit B is increased by signal transmission. Is not exceeded.

本発明を適用する回路の一例を示す構成図である。It is a block diagram which shows an example of the circuit to which this invention is applied. 本実施形態に係る半導体装置の構造を模式的に示す断面図である。It is sectional drawing which shows the structure of the semiconductor device which concerns on this embodiment typically. 半導体装置に形成される回路の等価回路である。3 is an equivalent circuit of a circuit formed in a semiconductor device. 本実施形態に係る半導体装置のマスクレイアウトの概略を示す平面図である。It is a top view which shows the outline of the mask layout of the semiconductor device which concerns on this embodiment.

Explanation of symbols

１０…基板、２０…Ｎウェル、２２…Ｐ型ＭＯＳ、２４…Ｎウェルコンタクト層、３０…Ｐウェル、３２…Ｎ型ＭＯＳ、３４…Ｐウェルコンタクト層、４０…Ｎウェル、４２…Ｐ型ＭＯＳ、４４…Ｎウェルコンタクト層、５０…Ｐウェル、５２…Ｎ型ＭＯＳ、５４…Ｐウェルコンタクト層、６０…Ｎウェル、６４…Ｎウェルコンタクト層、１００…降圧レギュレータ、１１０…チャージポンプ DESCRIPTION OF SYMBOLS 10 ... Substrate, 20 ... N well, 22 ... P type MOS, 24 ... N well contact layer, 30 ... P well, 32 ... N type MOS, 34 ... P well contact layer, 40 ... N well, 42 ... P type MOS 44 ... N well contact layer, 50 ... P well, 52 ... N type MOS, 54 ... P well contact layer, 60 ... N well, 64 ... N well contact layer, 100 ... step-down regulator, 110 ... charge pump

Claims

A semiconductor in which a first region and a second region are formed on a semiconductor substrate of the first conductivity type when one of P-type and N-type conductivity is a first conductivity type and the other is a second conductivity type. A device,
A first semiconductor element formed in the first region;
A first well of the first conductivity type formed in the second region;
A second well of the second conductivity type formed in the second region for electrically separating the first well and the semiconductor substrate;
A second semiconductor element formed in the first well;
A first circuit formed of the first semiconductor element;
The first semiconductor element and the second semiconductor element, or a second circuit formed of the second semiconductor element,
A potential of the semiconductor substrate and a potential of the second well are set so that the second well and the semiconductor substrate are reverse-biased;
The power supply voltage of the first circuit is composed of a first power supply potential and a second power supply potential,
The power supply voltage of the second circuit is composed of a third power supply potential and a fourth power supply potential,
Supplying the second power supply potential to the semiconductor substrate;
Supplying the third power supply potential to the second well;
The power supply voltage of the first circuit and the power supply voltage of the second circuit overlap in a range from the third power supply potential to the second power supply potential,
A level of a signal transmitted between the first circuit and the second circuit is set to be in a range from the third power supply potential to the second power supply potential;
A semiconductor device.

The first semiconductor element includes a first transistor of the first conductivity type and a second transistor of the second conductivity type,
The second semiconductor element includes a second transistor of the second conductivity type,
The transistors included in the first circuit are the first transistor and the second transistor,
The transistors included in the second circuit are the first transistor and the third transistor.
The semiconductor device according to claim 1 .