JP5199463B2 - ターボｌｄｐｃ復号 - Google Patents

Description

発明の技術分野

ここに記載された実施例は、低密度パリティチェック符号化および復号に関係する。

関連技術の解説

低密度パリティチェック（Ｌｏｗ−ｄｅｎｓｉｔｙ ｐａｒｉｔｙ−ｃｈｅｃｋ：ＬＤＰＣ）コードは、希薄な（つまり低密度）パリティチェックマトリックスを使用する線形のブロックコードである。パリティチェックマトリックスは、１と０の要素値を備え、もし、各行と列に少ししか１が存在しないならば、希薄であると考えられる。例えば、希薄なｎ×ｍパリティチェックマトリックスにおいて、ｗ_ｃ＜＜ｎおよびｗ_ｒ＜＜ｍである、ここで、ｗ_ｃが各列の１の数で、ｗ_ｒが各行の中の１の数である。

タナー（Ｔａｎｎｅｒ）グラフは、それらは２部構成のグラフであり、ＬＤＰＣコードを表わすために一般に使用される。タナーグラフはｎ変数ノードおよびｍチェックノードを含む。また、変数ノードとチェックノードとの間の結合（すなわち、エッジ）は、ｎ×ｍパリティチェックマトリックスにおける１の値に相当する。例えば、マトリックス要素ｈ_ｉｊ＝１は、ｊ番目のチェックノードがｉ番目の変数ノードに結合されることを示す。

ＬＤＰＣコードのために構成された復号アルゴリズムは、典型的に、メッセージパッシング（ｍｅｓｓａｇｅ−ｐａｓｓｉｎｇ）アルゴリズムのような反復する手順を使用する。最初のステップは、受信データビット値に一時的に変数データビットをセットし、チェックノードにそれらの値を送ることを含む。各チェックノードが、各変数ノードに返送されるために、多数の変数ノードから受信される変数データビット値を使用して、応答メッセージを計算する第２のステップがこれに続く。

第２のステップの間、ｉ番目のチェックノードは、それが接続され、ｊ番目の変数ノードのデータビット値は何であるべきであるかを決めるためにパリティチェック方程式においてそれらの値を使用している他の変数ノードからの受信データビット値だけの使用により、ｊ番目の変数ノード用の応答メッセージを計算する。ｉ番目のチェックノードは、同様にその他の記録変数ノードのための特有の応答メッセージを計算する。ｉ番目のチェックノードはその関係する変数ノードの各々に応答メッセージを送信する。

第３のステップの初めに、ｊ番目の変数ノードはｉ番目のチェックノードから応答メッセージを受け取り、別のチェックノードから少なくとも１つの追加のチェックノードの応答メッセージを受け取る。そして、その評価されるデータビット値を更新するために、それは決定プロセスにおいてこれらの応答メッセージ（すなわち、提案）およびそのオリジナルの受信データビット値を使用する。変数ノードがそれぞれのチェックノードにそれらの更新データビット値を送るときに、後の反復が始まる。

復号は、典型的に、非常に、計算上複雑なプロセスである。計算量を軽減するための技術は、増加したメモリ必要量および相互接続の複雑さを含む他の重要な障害という結果になる。

ここに開示された実施例は、ＩＥＥＥ８０２．１５．３ｃプロトコルによって定義されたような６０ＧＨｚのミリメートル波システムにおいて使用されるシングルキャリアおよびＯＦＤＭ信号を使用するシステムに有利であり得る。しかしながら、他の応用が同様の利点から利益を得るように、この発明はそのようなシステムに限定されることは意図されない。

反復する低密度パリティチェック（ＬＤＰＣ）復号化システムは、ビット評価値を記憶するために構成される第１のシフトレジスタ手段と、メッセージを生成するためにビット評価値を処理するために構成されるパリティチェック処理手段と、更新ビット評価値を生成するためにビット評価値とメッセージを組み合わせるために構成される結合手段、およびビット評価値の記憶とアクセスを容易にするために更新ビット評価値を置換するために構成される固定置換（ｆｉｘｅｄ ｐｅｒｍｕｔａｔｉｏｎ）手段とを備える。第２のシフトレジスタ手段はメッセージを記憶し、また、減算手段は、更新ビット評価値から以前のサイクルの予め決定された数で生成されたメッセージを減算する。

第１のシフトレジスタ手段は、例という意図で、しかし限定しないで、複数のシフト段を含むシフトレジスタのような、記憶されるデータビットのシフトを実行するよう構築されたコンピュータのハードウェア要素を含み得る。

パリティチェック処理手段は、例という意図で、しかし限定しないで、複数のパリティチェックノードプロセッサ（ｐａｒｉｔｙ−ｃｈｅｃｋ ｎｏｄｅ ｐｒｏｃｅｓｓｏｒ：ＰＣＮＰ）を含むＰＣＮＰの１つまたはそれより多いバンクを含み得る。パリティチェック処理手段は、パリティチェックサブマトリクスに対応するスーパーコードの復号のために構成され得る。パリティチェック処理手段は、単一のｓビットおよび第１と第２の最小値の単一の組を生成する複数のＰＣＮＰ出力で演算するために構成されたコンバータ手段を含み得る。そのようなコンバータ手段はマルチレートＬＤＰＣ復号をサポートするのに有用である。

固定置換手段は、例という意図で、しかし限定しないで、複数の入力と、複数の出力と、複数のシフトされるベースマトリックス演算子とを備え、複数の出力の１つと結合されるパーミュータ（ｐｅｒｍｕｔｅｒ）と、および複数のシフトされたベースマトリックスの演算子に複数の入力を結合する複数の固定コネクタクタとを含み得る。

第２のシフトレジスタ手段は第１のシフトレジスタ手段において使用されたものとして同様の構造を含み得る。

この発明のいくつかの実施例では、パリティチェック処理手段は圧縮された出力信号を生成するために構成され得る。例えば、パリティチェック処理手段は、ｓビットを生成する複数の符号ビットでＸＯＲ演算を実行し、各入力信号に対応する複数の信頼性値から第１と第２の最小値を計算し、複数の指標ビットを生成するために構成され得て、その複数の指標ビットの各々は、その複数の信頼性値の対応する一つが第１のまたは第２の最小値であるかどうかを示す。

この発明の別の実施例において、与えられたパリティチェックマトリックスについてのパリティチェックベクトルを計算する方法は、パリティチェックマトリックスを第１のマトリックスおよび第２のマトリックスに分割することを含む。第１のマトリックスは、データベクトルについて演算するために構成され、また、第２のマトリックスはパリティチェックベクトルについて演算するために構成される。第２のマトリックスは、処理を単純化する正方形マトリックスの三角形配列を使用する。データベクトルについての第１のマトリックス演算の結果である中間のベクトルは計算され、それはパリティチェックベクトルの計算を可能にする。第２のマトリックスの三角形配列は方程式のシーケンスを生成するために使用され、それらは容易に解かれる。

特有の実施例がここに記載されるが、これらの実施例の変更や置換は、発明の範囲および精神の中に入る。いくつかの利益および好ましい実施例の有利な点は言及されるが、発明の範囲は特別の利点、用途あるいは目的に限定されるようには意図されない。むしろ、発明の実施例は、異なるワイヤレス技術、システム構成、ネットワークおよび伝送プロトコルに広く適用可能になるように意図され、それらのうちのいくらかは、例という意図で、図および好ましい実施例の次の記載において例示される。詳細な記述および図面は、添付された請求項とそれの等価なものによって定義される発明の範囲を限定するよりむしろ単に発明の実例である。

本発明に従う実施例は以下の図を参照して理解される。
図１Ａは、発明の実施例に従うＬＤＰＣ復号器のブロック図である。 図１Ｂは、パリティチェックマトリックスプロセッサのコンポーネントを表す。 図２は、発明の実施例に従って動作するように構成されたシフトレジスタのブロック図である。 図３は、発明の実施例に従うＬＤＰＣ復号方法のブロック図である。 図４は、発明の実施例に従う効率的なＬＤＰＣ符号化方法のブロック図である。 図５は、発明の実施例に従うレート１／２の復号アーキテクチャを示す。 図６は、発明の実施例においてインプリメントされ得るＬＤＰＣ復号器のブロック図である。 図７Ａは、発明の実施例に従う高速ターボ−ＬＤＰＣ復号器のブロック図である。 図７Ｂは、発明の実施例に従うパリティチェックノードプロセッサのバンクのブロック図である。 図８Ａは、発明の実施例に従う第１の反復中のＬＤＰＣ復号器の状態を例示する。 図８Ｂは、発明の実施例に従う第２の反復中のＬＤＰＣ復号器の状態を例示する。 図８Ｃは、発明の実施例に従う第３の反復中のＬＤＰＣ復号器の状態を例示する。 図８Ｄは、発明の実施例に従う第４の反復中のＬＤＰＣ復号器の状態を例示する。 図９Ａは、シフトレジスタ７４１の第１段におけるベクトルが１つの反復中にどのように処理されるか例示する。 図９Bは、シフトレジスタ７４１の第１段におけるベクトルが１つの反復中にどのように処理されるか例示する。 図９Ｃは、シフトレジスタ７４１の第１段におけるベクトルが１つの反復中にどのように処理されるか例示する。 図１０は、発明の実施例に従う圧縮したＰＣＮＰ信号出力のためのフレームフォーマットを示す。 図１１は、発明の実施例に従う第１と第２の最小値を計算する方法を示す。 図１２は、発明の実施例に従う第１と第２最小値を計算するための代わりの方法を示す。 図１３Ａは、発明の実施例に従う固定結合を有するパーミュータのブロック図である。 図１３Bは、発明の実施例に従う固定結合を有するパーミュータのブロック図である。 図１３Ｃは、発明の実施例に従う固定結合を有するパーミュータのブロック図である。 図１４は、高速処理のためのパイプライン化された構成を使用する復号器のブロック図である。 図１５は、発明の実施例に従うＬＤＰＣ復号方法のフロー図である。 図１６は、発明の別の実施例に従うＬＤＰＣ復号方法のフロー図である。

好適な実施例の説明

発明がさまざまな修正および代替の形式に影響を受けやすい一方、それの特有の実施例は図面において例によって示され、ここに詳細に記載された。しかしながら、それが発明を開示された特有の形式に限定するようには意図されないことは理解されるべきである。しかし、むしろ、発明は、請求項によって定義されるような発明の精神および範囲に入る修正、等価のもの、および代替をすべてカバーするためのものである。

発明の１つの実施例に従って、ＬＤＰＣ符号器は、ＫデータビットとＭ＝Ｎ−Ｋパリティチェックビットを含むビットＮの合計数を有するコードワードＣ_Ｎｘ１を生成するためにデータベクトルｄ_Ｋｘ１上で動作する生成マトリックスＧ_ＮｘＫを使用する。

与えられたメッセージベクトルｄ_Ｋｘ１については、符号器はパリティチェックベクトルｐ_Ｍｘ１を生成し、コードワードｃ_Ｎｘ１を生成する。Ｈｃ＝０となるような

ここでＨはパリティチェックマトリックスを表す。ＬＤＰＣ復号器は、Ｈ_ＫｘＮｃ_Ｎｘ１＝０によって定義されたパリティチェックマトリックスＨ_ＫｘＮを使用する。パリティチェックマトリックスＨ_ＫｘＮの行はそれぞれタナーグラフの特有のパリティチェックノードに相当する。

図１Ａは、発明の実施例に従うＬＤＰＣ復号器１００のブロック図である。ＬＤＰＣ復号器１００は、複数Ｋ個の変数ノードプロセッサ１０１．１−１０１．Ｋおよび複数Ｍ個のパリティチェックプロセッサ１０２．１−１０２．Ｍを含む。発明の１つの実施例では、特有のパリティチェックノードのパリティチェックはパリティチェックプロセッサ１０２．１の１０２．Ｍのうちの１つによって行なわれ得る。したがって、各パリティチェックノードは、それぞれのそれ自身のパリティチェックプロセッサ１０２．１の１０２．Ｍを有し得る。同様に、各変数ノードでの演算は専用の変数ノードプロセッサ１０１．１−１０１．Ｋによって行なわれ得る。したがって、各変数ノードはそれぞれそれ自身の変数ノードプロセッサ１０１．１−１０１．Ｋを有し得る。

異なる実施例は、ハードウェアとソフトウェアのさまざまな組合せを含んでいる異なる処理構成を使用し得る。例えば、単一のハードウェアコンポーネントは、全てのパリティチェックノードについてパリティチェック処理を行なうように構成され得る。そのようなハードウェアコンポーネントは、特有のパリティチェックノードのためのパリティチェック処理を行なうために各々構成され、コンピュータ読み取り可能な媒体上に存在する複数のプログラム可能なソフトウェアモジュールあるいはコンピュータプログラムを含み得る。

ソフトウェアモジュールは、ここに使用されるように、コンピュータプログラムの一部を指す。この場合、特有のソフトウェアモジュールおよび／またはそれが存在するデジタル計算機システムと結合するコンピュータプログラムは、パリティチェックプロセッサと呼ばれる。同様に、複数のソフトウェアモジュールおよび／またはコンピュータプログラムを有する単一のハードウェアコンポーネントは、複数の変数ノードで処理を行なうために構成され得る。したがって、特有のソフトウェアモジュールおよび／またはそれが存在するデジタル計算機システムと結合するコンピュータプログラムは、変数ノードプロセッサと呼ぶことができる。

発明の１つの実施例に従って、パリティチェックプロセッサ１０２．１−１０２．Ｍは、図１で示されるように、パリティチェックマトリックスプロセッサ１１０を備える。パリティチェックマトリックスプロセッサ１１０は、その要素がサブマトリクスであるＫ_ｂａｓｅ×Ｎ_ｂａｓｅマトリックスとしてＫ×ＮパリティチェックマトリックスＨ_ＫｘＮを構築するように構成されており、そこでは、各サブマトリックスはＮ_ｐｅｒｍ×Ｎ_ｐｅｒｍ正方形マトリックスである。したがって、

である。Ｎ_ｐｅｒｍ×Ｎ_ｐｅｒｍ正方形マトリックスはそれぞれ、ベースマトリックスジェネレータ１１１によって構築された零マトリックスあるいは循環的にシフトされたＮ_ｐｅｒｍ×Ｎ_ｐｅｒｍ恒等マトリックス（ｉｄｅｎｔｉｔｙ ｍａｔｒｉｘ）のいずれかである。

発明の１つの実施例では、Ｋ_ｂａｓｅ×Ｎ_ｂａｓｅマトリックスは、正方形サブマトリックスのマトリックス配置を含む。正方形サブマトリックスはそれぞれ、ベースマトリックスジェネレータ１１１によって生成される１つまたはそれより多いサイクリックシフトされたベースマトリックスを使用するサブマトリクスジェネレータ１１２によって生成される。例えば、正方形サブマトリクスエレメントはそれぞれ、Ｎ_ｐｅｒｍ×Ｎ_ｐｅｒｍの零マトリックス、あるいは循環的にシフトされるＮ_ｐｅｒｍ×Ｎ_ｐｅｒｍの恒等マトリックスかもしれない。発明の代わりの実施例では、サイクリックシフトされるＮ_ｐｅｒｍ×Ｎ_ｐｅｒｍＤマトリックスあるいはＱマトリックスは、サイクリックシフトされる恒等マトリックスの代わりに使用され得る。サブマトリックスの各行とサブマトリックスの各列はそれぞれたった１つの非零のＮ_ｐｅｒｍ×Ｎ_ｐｅｒｍマトリックスのみを含む。したがって、サブマトリックスの異なる行に対応するパリティチェック方程式は、直交的である。

サブマトリックスは、ここで参照により組み込まれる２００６年８月３日に出願された米国特許出願１１／４６２，２４１に記載されたように、一つの組のパターンの少なくとも一つの組の入口ポイントを利用することにより、コンパニオンマトリックスおよびシフトレジスタを使用して、構成され得る。図２は、４つの段２０１−２０４、入口ポイント２１０、および段２０１−２０４をリンクする遷移２１１−２１４のパターンを有するシフトレジスタのブロック図である。いくつかの実施例において、シフトレジスタは、入口ポイント２１０および／または遷移２１１−２１４のパターンを変更するのに適合され得る。サブマトリックスジェネレータは、そのようなシフトレジスタあるいは発明の実施例に関して適したシフトレジスタの動作をシミュレートするように構成されたハードウェアおよびソフトウェアの任意の組合せも含み得る。

コンパニオンマトリックス（ｃｏｍｐａｎｉｏｎ ｍａｔｒｉｘ）におけるマトリックス要素の値は、パリティチェックマトリックスにおいて使用された各Ｎ_ｐｅｒｍ×Ｎ_ｐｅｒｍ恒等マトリックスに適合されたサイクリックシフトの数に相当する。発明の１つの実施例において、パリティチェックマトリックスＮ_ｂ×Ｎ_ｂの正方形のサブマトリクスは、前もって決定されたシフトパターンおよび前もって決定された入口ポイントを有するＮ_ｂ段のシフトレジスタに長さＮ_ｂベクトルを提供することにより構築される。各ベクトル要素の値は恒等マトリックスのサイクリックシフトの数字に相当する。一旦シフトレジスタがベクトルによって十分に占められると、各ベクトル要素の値は、Ｎ_ｂ×Ｎ_ｂの正方形コンパニオンサブマトリックスおける特有の列に割り当てられる。その値は、同じ列に常に割り当てられるが、それがその列において占める行は、その値がどのシフトレジスタの段（したがってパターン）にあるかに依存する。

各値はそれぞれ、コンパニオンサブマトリクスの固有の行と列に置かれる。したがって、対応するパリティチェックサブマトリクスは、各列および各行に対して単一の非零の値（例えばサイクリックシフトされる恒等マトリックス）を持っている。発明のいくつかの実施例では、シフトレジスタの十分な個数に追従する１つまたはそれより多いサイクルが使用され得る。そのような場合、特有のベクトル値が割り当てられるマトリックス行は異なるサイクルのために変化するだろう。

データのレートはＫｂ_ａｓｅ／Ｎ_{ｂａｓｅで}ある。異なるデータのレートを達成するために、Ｋ_ｂａｓｅおよびＮ_ｂａｓｅの一方または両方は変更され得る。ＬＤＰＣ復号器は多数のデータのレートを処理するよう構成され得る。例えば、レート１／２、レート３／４、およびレート７／８が使用され得る。

図３は、発明の実施例に従うＬＤＰＣ復号方法のブロック図である。初期化ステップ３００は、受信されるコードワードの値ｒ_０、・・・ｒ_Ｎ−１に対して変数データビットｖ_０、・・・ｖ_Ｎ−１をセットし、それらは、１つまたはそれより多いパリティチェックプロセッサ（図１Ａにおいて示されるパリティチェックプロセッサ１０２．１−１０２．Ｍのような）へ送られ得る。パリティチェックステップ３０１は、受信される変数データビットからのメッセージを計算し、それらは、１またはそれより多い可変ノードプロセッサ（図１Ａにおいて示される変数ノードプロセッサ１０１．１−１０１．Ｋのような）へ送られ得る。一つの例において、パリティチェックノード０は、それが、そこからメッセージ

を計算する方程式ｃ_０＋ｃ_２＋ｃ_４＝０に対応する変数データビットｖ_０, ｖ_２, ｖ_４を受け取り、そこでは、Ｅ^ｋ（０→ｂ）は、パリティチェックノード０から変数ノードｂまで送信されるメッセージを表す。

変数−更新ステップ３０２は、メッセージＥ^ｋを処理し、また硬および軟判定の任意の組合せによって変数データビットを更新する。例えば、変数ノード０はパリティチェックノード０および２からメッセージを受け取り、以前の変数データビット評価値

を更新する。

更新変数データビット評価値は、予め決定された反復回数に対して、あるいは予め決定された基準に遭遇するまで、パリティチェックステップ３０１にフィードバックされ得る（３０３）。典型的には、最終の変数の更新３０２は硬判定を含むだろう。

図４は、発明の実施例で用いる効率的なＬＤＰＣ符号化方法のブロック図である。パリティチェックマトリックスＨは２つの正方形マトリックスＨ_ｄおよびＨ_ｐに分割される（４０１）。

パリティチェックマトリックスの定義Ｈｃ＝０は

を要求する。Ｈｃ＝０の必要性は、

として表され、ここでｖは、パリティチェックベクトルｐを計算するのに使用された中間ベクトルである。パリティチェックベクトルｐは、ｖ＝Ｈ_ｄｄによって定義されるベクトルｖを最初に計算する（４０２）によって解かれ、ここで、ｄとＨ_ｄは知られている。そして、Ｈ_ｐｐ＝ｖはｐを解くために使用されるだろう。

１つの実施例において、Ｈ_ｐは、以下の示されたように０でない値を有する正方形サブマトリックスＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｑ、Ｒ、Ｓ、およびＴの配列を備える三角形のマトリックスを含む。

この場合、ｖとｐはサブベクトル

で表わされる。そして、そこでは関係Ｈ_ｐｐ＝ｖは

によって表現され得る。パリティチェックベクトルｐは、容易に解かれる方程式の単純なシーケンスを生成するためにパリティチェックマトリックスＨｐの三角形の構造を利用することにより計算され得る（４０３）。

発明の実施例では、符号器と符号化手法は、パリティチェックマトリックスＨを対応するＭ×ＫのマトリックスＨ_ｄとＭ×ＭのマトリックスＨ_ｐに分割することによってレート１／２、３／４および７／８のようなさまざまな符号化レートのうちのどれでも提供するように構成され得る。発明のさまざまな実施例は、発明の方法を実行するようにプログラムされたデジタルコンピュータシステム、および／または発明の任意の方法をインプリメントするコンピュータプログラムを記憶するコンピュータ読み取り可能な媒体を含み得る。

図５は、発明の実施例に従うレート１／２の復号アーキテクチャを示す。受信データシーケンスｒからのデータビットは、複数のＬＤＰＣ復号器５２１−５２４の各々に結合され、それらはサブマトリックス

に相当する。最初のサイクル中に、受信されるデータストリームおける第１のスーパーコードｃ_１（

に対応する）に属するすべてのビットに対する外部情報は、第１のＬＤＰＣ復号器５２１によって計算される。同様に、対応するマトリックス

の第２、第３、第４のスーパーコード（ｃ_２、ｃ_３、及びｃ_４）に対する外部情報は、ＬＤＰＣ復号器５２２、５２３および５２４によってそれぞれ計算される。

第１のＬＤＰＣ復号器５２１によって生成された外部情報は、ディインタリーバ５３１によってディインタリーブされ、第２、第３ 第４のシグナルコンバイナ５０２−５０４によって結合され、一連のサイクルにおいて複数個のインタリーバ５１２、５１３および５１４によってインターリーブされるためにアプリオリ（ａ ｐｒｉｏｒ）情報として提供される。従って、第１のシグナルコンバイナ５０１は他のＬＤＰＣ復号器５２２−５２４からのアプリオリ情報を組み合わせるように構成され、また、結合される信号は第１のＬＤＰＣ復号器５２１によって処理される前にインタリーバ５１１によってインターリーブされる。第１のＬＤＰＣ復号器５２１はその外部情報を更新する。

ＬＤＰＣ復号器の各々は他のＬＤＰＣ復号器によって生成されたアプリオリ情報が提供される。例えば、第２のＬＤＰＣ復号器５２２は復号器５２１、５２３および５２４からアプリオリ情報を受け取り、その関連する外部の信頼性の値を更新する。第３のＬＤＰＣ復号器５２３は復号器５２１、５２２および５２４からアプリオリ情報を得て、その関連する外部の信頼性の値を更新する。同様に、第４のＬＤＰＣ復号器５２４は復号器５２１−５２３からアプリオリ情報を得て、その外部の信頼性の値を更新する。第１のサイクルにおいて生成される更新外部情報は、連続するサイクルにおいて予め決定された回数、あるいは１つまたはそれより多い測定基準が満足されるまで繰り返されることができる。最後のサイクルが完了するときに、すべての復号器５２１−５２４からの外部情報はコンバイナ５０５に組み合わせられ、復号されるビットを生成するためにシンボルエスティメイタ（ｓｙｍｂｏｌ ｅｓｔｉｍａｔｏｒ）５１５によって処理される。

図６は、発明の実施例中でインプリメントされ得るＬＤＰＣ復号器のブロック図である。単一のＬＤＰＣ復号器６０３は複数の復号動作を行なうのに使用され、また、外部情報はすべてメモリ（例えばメモリバンク６０１．１−６０１．Ｂ）に記憶される。プログラマブルリードネットワーク６０２は、メモリバンク６０１．１−６０１．ＢとＬＤＰＣ復号器６０３の間で結合される。プログラマブルライトネットワーク６０４はメモリバンク６０１．１−６０１．ＢにＬＤＰＣ復号器６０３を結合する。この復号器アーキテクチャのバリエーションは、Ｍ．マンスール（Ｍａｎｓｏｕｒ）らの「高処理能力のＬＤＰＣ復号器（Ｈｉｇｈ−Ｔｈｒｏｕｇｈｐｕｔ ＬＤＰＣ Ｄｅｃｏｄｅｒｓ）」、超ＬＳＩシステム（ｖｅｒｙ ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｉｏｎ ｓｙｓｔｅｍ）についてのＩＥＥＥのトランザクション１１巻、２００３年１２月６日）に示されたものように使用され得る、
図７Ａは、発明の実施例に従う高速ターボ−ＬＤＰＣ復号器のブロック図である。ターボ−ＬＤＰＣ復号器は、パリティチェックサブマトリックス

に対応するスーパーコードｃ_１、ｃ_２、ｃ３およびｃ_４に属するビットを反復して復号する。

送信されるコードワードｃ_Ｎｘ１に対応する受信される信号ｒ_Ｎｘ１は、各々のサイズＮ_ｐｅｒｍ×１であるＮ_ｂａｓｅのベクトル

へ分割され、また、複数のシフトレジスタ７４１−７４８へ結合される。パリティチェックノードプロセッサ（ＰＣＮＰ）７２１の第１のバンクは、各シフトレジスタ７４１−７４８（例えばｒ_２（６）、ｒ_４（２３）…、ｒ_２９（２４））の第１段を含む入力を処理するように構成された複数Ｎ_ｐｅｒｍ個のＰＣＮＰ（図７Ｂにおいて示されたＰＣＮＰ７５１−７６０によって表された）を含んでいる。この場合、第１のＰＣＮＰバンク７２１の第１のＰＣＮＰ７５１は、ブロックｒ_２（６）、ｒ_４（２３）…、ｒ_２９（２４）において第１の要素を処理する。第１のＰＣＮＰバンク７２１の第２のＰＣＮＰ７５２は、ブロックｒ_２（６）、ｒ_４（２３）・・・およびｒ_２９（２４）において第２の要素を処理する。第１のＰＣＮＰバンク７２１の第Ｎ_ｐｅｒｍのＰＣＮＰ７６０は、ブロックｒ_２（６）、ｒ_４（２３）・・・およびｒ_２９（２４）において第Ｎ_ｐｅｒｍの要素を処理する。これは、再整理なしで、結合の１対１のインデキシングを可能にする。

図７Ｂにおいて、第１のＰＣＮＰバンク７２１のＰＣＮＰ７５１−７６０の各々は、８つの入力を含み、それは８つのブロックシフトレジスタ７４１−７４８に相当する。最初に、ブロックシフトレジスタは、図７に示されるような、受信信号ｒがロードされる。そのローディングが１つのクロックサイクルに生じ得る。代わりの実施例において、ローディングが、そのまま参照により組み込まれる２００６年８月３日に出願された米国特許出願第１１／４６２，２４１号の図１０−１５に示されるシフトレジスタパターンのような１つまたはそれより多い関係するシフトレジスタパターンに関して多数の（例えば４）クロックサイクルにおいて生じ得る。この位置のシフトレジスタ７４１−７４８はパリティチェックサブマトリックス

に相当する。それは、４つの構成する復号器のうちの１つに関係する。

第１の反復（それは、図８Ａにおいて例示される）において、ＬＤＰＣ復号器は、パリティチェックサブマトリックス

に対応する第１のスーパーコードｃ１に関する受信されるデータビットを復号する。この実施例において、サブマトリックス

はＮ_ｂ＝４によって特徴づけられる。したがって、ＬＤＰＣ復号器は４つのパリティチェックノードプロセッサバンク７２１−７２４を含み、また、バンク７２１−７２４はそれぞれＮ_ｐｅｒｍ＝３６のＰＣＮＰを含む。第１のバンク７２１は、

の第１のＮ_ｐｅｒｍ行に相当し、第２のバンク７２２は、

の第２のＮ_ｐｅｒｍ行に相当し、第３のバンク７２３は、

の第３のＮ_ｐｅｒｍ行に相当し、第４のバンク７２４は、

の第４のＮ_ｐｅｒｍ行に相当する。

ＰＣＮＰは、メッセージを生成するために入力ベクトルを処理する。例えば、第１のＰＣＮＰバンク７２１は、メッセージ

を生成するためにｒ_２（６）、ｒ_４（２３）・・・ｒ_２９（２４）を処理し、それは第１のブロックシフトレジスタ７１１の第１段に記憶される。メッセージの要素はエキスパンダ７０１によって拡張され、次に、ブロックシフトレジスタ７４１に示されるオリジナルのソフトビットに加算される。第２のＰＣＮＰバンク７２２は、メッセージ

を生成するためにｒ_３（３５）、ｒ_６（１５）・・・ｒ_２８（１１）を処理し、それは第２のブロックシフトレジスタ７１２の第１段に記憶される。第３のＰＣＮＰバンク７２３は、メッセージ

を生成するためにｒ_１（６）、ｒ_７（３１）・・・ｒ_３１（１）を処理し、それは第３のブロックシフトレジスタ７１３の第１段に記憶される。第４のＰＣＮＰバンク７２４は、メッセージ

を生成するためにｒ_０（３）、ｒ_５（１０）・・・ｒ_３０（３０）を処理し、それは第４のブロックシフトレジスタ７１４の第１段に記憶される。

第１の反復中にＰＣＮＰバンク７２１−７２４によって生成されたメッセージは拡張され、次に、更新ビット評価値を生成するために対応する第１のビット評価値で合計される。例えば、第１のビット評価値ｒ_２（６）は、ｒ_２（６）＋Ｅ_０［ｒ_２（６）］になるように更新される。第１のビット評価値は、固定パーミュータ（ｆｉｘｅｄ ｐｅｒｍｕｔｅｒ）７３１−７３８によって置換され、また、その結果の置換されたメッセージは、ブロックシフトレジスタ７４１−７４８へ結合される。

図９Ａ−９Ｃは、シフトレジスタ７４１の第１段におけるベクトルが１つの反復（例えば、１つのクロックサイクル）においてどのように処理されるか例示する。図９Ａにおいて、受信される構成要素は、ブロックシフトレジスタ７４１からＰＣＮＰバンク７２１に結合される。図９Ｂでは、ＰＣＮＰバンク７２１はメッセージを生成し、それは更新評価値＋（その後、それは固定パーミュータ７３１によって置換される）を生成するために加算される。図９Ｃで、パーミュータ７３１はｒ_２（６）＋Ｅ_０［ｒ_２（６）］について演算Ｊ^０｛｝を実行し、それはｒ_２（６）＋Ｅ_０［ｒ_２（６）］との結果になる。そして、この値はブロックシフトレジスタ７４１の第３段に結合される。

図９Ａ−９Ｃで例示されたプロセスは、さらに、他のシフトレジスタコンテンツに当てはまる。第１の反復の終わりに、シフトレジスタ７４１−７４８のコンテンツはパリティチェックマトリックス

に相当する。したがって、発明の実施例に従う単一のＬＤＰＣ復号器は、複数の構成するＬＤＰＣ復号器に代わり得る。

図８Ｂにおいて示される第２の反復において、ＬＤＰＣ復号器は、パリティチェックサブマトリックス

に対応する第２のスーパーコードｃ_２に関して受信されたデータビットを復号する。第１のバンク７２１は、

の第１のＮ_ｐｅｒｍ行に相当し、第２のバンク７２２は、

の第２のＮ_ｐｅｒｍ行に相当し、第３のバンク７２３は

の第３のＮ_ｐｅｒｍ行に相当し、第４のバンク７２４は、

の第４のＮ_ｐｅｒｍ行に相当する。

第１のＰＣＮＰバンク７２１は、メッセージ

を生成するためにｒ_２（６）＋Ｅ_０［ｒ_２（６）］、ｒ_４（２３）＋Ｅ_０［ｒ^４（２３）］、・・・ｒ_２９（２４）＋Ｅ_０［ｒ_２９（２４）］を処理し、それは最初のブロックシフトレジスタ７１１の第１段に記憶される。第１段に前もって存在するメッセージ

は、レジスタ７１１の第２段へシフトされる。第２のＰＣＮＰバンク７２２は、メッセージ

を生成するためにｒ_３（３５）＋Ｅ_０［ｒ_３（３５）］、ｒ_６（１５）＋Ｅ_０［ｒ_６（１５）］、・・・ｒ_２８（１１）＋Ｅ_０［ｒ_２８（１１）］を処理し、それは第２のブロックシフトレジスタ７２１の第１段に記憶される。メッセージ

は、レジスタ７１２の第１段から第２段へシフトされる。

第３のＰＣＮＰバンク７２３は、メッセージ

を生成するためにｒ_１（６）＋Ｅ_０［ｒ１（６）］、ｒ_７（３１）＋Ｅ_０［ｒ_７（３１）］、…ｒ_３１（１）＋Ｅ_０［ｒ_３１（１）］を処理し、それは第３のブロックシフトレジスタ７１３の第１段に格納され、メッセージ

は第１段から第２段へシフトされる。第４のＰＣＮＰバンク７２４は、メッセージ

を生成するために、ｒ_０（３）＋Ｅ_０［ｒ_０（３）］、ｒ_５（１０）＋Ｅ_０［ｒ_５（１０）］、・・・ｒ_３０（３０）＋Ｅ_０［ｒ_３０（３０）］を処理し、それは第１段に記憶され、メッセージ

は、第４のブロックシフトレジスタ７１４の第１段から第２段へシフトされる。

第２の反復中の間にＰＣＮＰバンク７２１−７２４によって生成されたメッセージは、拡張され、次に、更新ビット評価値を生成する第１の反復からの対応するビット評価値で合計された。例えば、第１の反復の間に生成された評価値ｒ_２（６）＋Ｅ_０［ｒ_２（６）］からの更新ビット評価値は、ｒ_２（６）＋Ｅ_０［ｒ_２（６）］＋Ｅ_１［ｒ_２（６）］である。更新ビット評価値は、固定パーミュータ７３１−７３８によって置換され、また、その結果置換されたメッセージは、ブロックシフトレジスタ７４１−７４８へ結合される。

図８Ｃは第３の反復中にＬＤＰＣ復号器の状態を例示する。ＬＤＰＣ復号器はスーパーコードｃ_３に関して受信されるビットを復号し、それはパリティチェックサブマトリックス

に相当する。第１のバンク７２１は、

の第１のＮ_ｐｅｒｍ行に相当し、第２のバンク７２２は、

の第２のＮ_ｐｅｒｍ行に相当し、第３のバンク７２３は、

び第３のＮ_ｐｅｒｍ行に相当し、第４のバンク７２４は、

の第４のＮ_ｐｅｒｍ行に相当する。

第１のＰＣＮＰバンク７２１は、メッセージ

を生成するためにｒ_２（６）＋Ｅ_０［ｒ_２（６）］＋Ｅ_１［ｒ_２（６）］、ｒ_４（２３）＋Ｅ_０［ｒ_４（２３）］＋Ｅ_１［ｒ_４（２３）］、・・・、ｒ_２９（２４）＋Ｅ_０［ｒ_２９（２４）］＋Ｅ_１［ｒ_２９（２４）］を処理し、それは、第１のブロックシフトレジスタ７１１の第１段に記憶される。第１段に前もって存在するメッセージ

は、第２の段へシフトされ、また、第２段に前もって存在するメッセージ

は、レジスタ７１１の第３段へシフトされる。

第２のＰＣＮＰバンク７２２は、メッセージ

を生成するためにｒ_３（３５）＋Ｅ_０［ｒ３（３５）］＋Ｅ_１［ｒ_３（３５）］、ｒ_６（１５）＋Ｅ_０［ｒ_６（１５）］＋Ｅ_１［ｒ_６（１５）］、・・・、ｒ_２８（１１）＋Ｅ_０［ｒ_２８（１１）］＋Ｅ_１［ｒ_２８（１１）］を処理し、それは第２のブロックシフトレジスタ７２１の第１段に記憶される。メッセージ

は第１段から第２段へシフトされ、また、メッセージ

は、第２段からレジスタ７１２の第３段へ移される。

第３のＰＣＮＰバンク７２３は、メッセージ

を生成するためにｒ_１（６）＋Ｅ_０［ｒ_１（６）］＋Ｅ_１［ｒ_１（６）］、ｒ_７（３１）＋Ｅ_０［ｒ_７（３１）］＋Ｅ_１［ｒ_７（３１）］、・・・、ｒ_３１（１）＋Ｅ_０［ｒ_３１（１）］＋Ｅ_１［ｒ３１（１）］を処理し、それは、第３のブロックシフトレジスタ７１３の第１段に記憶される。メッセージ

は第１段から第２段へシフトされ、また、メッセージ

は、シフトレジスタ７１３の第１段から第３段へシフトされる。

第４のＰＣＮＰバンク７２４は、メッセージ

を生成するためにｒ_０（３）＋Ｅ_０［ｒ_０（３）］＋Ｅ_１［ｒ_０（３）］、ｒ_５（１０）＋Ｅ_０［ｒ_５（１０）］＋Ｅ_１［ｒ_５（１０）］、・・・、ｒ_３０（３０）＋Ｅ_０［ｒ_３０（３０）］＋Ｅ_１［ｒ_３０（３０）］を処理し、それは、第４のブロックシフトレジスタ７１４の第１段に記憶される。メッセージ

は第１段から第２段へシフトされ、また、メッセージ

は、第４のブロックシフトレジスタ７１４の第２段から第３段へシフトされる。

第３の反復中の間にＰＣＮＰバンク７２１−７２４によって生成されたメッセージは拡張され、次に、更新ビット評価値を生成する第２の反復からの対応するビット評価値で合計された。例えば、以前の評価値ｒ_２（６）＋Ｅ_０［ｒ_２（６）＋Ｅ_１［ｒ_２（６）］に対する更新評価値は、ｒ_２（６）＋Ｅ_０［ｒ_２（６）］＋Ｅ_１［ｒ_２（６）］＋Ｅ_２［ｒ_２（６）］である。更新ビット評価値は、固定パーミュータ７３１−７３８によって置換され、また、その結果の置換されたメッセージは、ブロックシフトレジスタ７４１−７４８へ結合される。

図８Ｄは第４の反復の間のＬＤＰＣ復号器の状態を例示する。ＬＤＰＣ復号器は、パリティチェックサブマトリクス

に対応するスーパーコードｃ_４に関して受信ビットを復号する。第１のバンク７２１は、

の第１のＮ_ｐｅｒｍ行に相当し、第２のバンク７２２は、

の第２のＮ_ｐｅｒｍ行に相当し、第３のバンク７２３は、

の第３のＮ_ｐｅｒｍ行に相当し、第４のバンク７２４は、

の４番目のＮ_ｐｅｒｍ行に相当する。

第１のＰＣＮＰバンク７２１は、メッセージ

を生成するためにｒ_２（６）＋Ｅ_０［ｒ_２（６）］＋Ｅ_１［ｒ２（６）］＋Ｅ_２［ｒ_２（６）］、ｒ_４（２３）＋Ｅ_０［ｒ_４（２３）］＋Ｅ_１［ｒ_４（２３）］＋Ｅ_２［ｒ_４（２３）］、・・・、ｒ_２９（２４）＋Ｅ_０［ｒ_２９（２４）］＋Ｅ_１［ｒ_２９（２４）］＋Ｅ_２［ｒ_２９（２４）］を処理し、それは、第１のブロックシフトレジスタ７１１の第１段に記憶される。 第１段に前もって存在するメッセージ

は、第２段へシフトされ、第２段に前もって存在するメッセージ

は、第３段へシフトされる。

第３段に前もって存在するメッセージ

は、レジスタ７１１の外で結合され、エキスパンダ７０２によって拡張され、次に、第４の反復において生成された置換される更新ビット評価値から減算される。例えば、前の評価値ｒ_２（６）＋Ｅ_０［ｒ_２（６）］＋Ｅ_１［ｒ_２（６）］＋Ｅ_２［ｒ_２（６）］のための最初の更新評価値は、ｒ_２（６）＋Ｅ_０［ｒ_２（６）］＋Ｅ_１［ｒ_２（６）］＋Ｅ_２［ｒ_２（６）］＋Ｅ_３［ｒ_２（６）］である。最初の更新ビット評価値は、固定パーミュータ７３１−７３８によって置換され、また、メッセージＥ_０［ｒ_２（６）］は、最終の更新ビット評価値を生成する、その結果置換されたビット評価値から減算され、それはブロックシフトレジスタ７４１−７４８に記憶される。記憶された値は、第５の反復において、ＬＤＰＣ復号器によって使用され、また、これらのステップは続いて起こる反復のために繰り返される。したがって、この実施例中で表されるＬＤＰＣ復号器は、ＰＣＮＰバンク７２１−７２４の以前の３サイクルによって生成された外部情報（すなわち、メッセージ）を取り除く。

第２のＰＣＮＰバンク７２２は、メッセージ

を生成するためにｒ_３（３５）＋Ｅ_０［ｒ_３（３５）］＋Ｅ_１［ｒ_３（３５）］＋Ｅ_２［ｒ_３（３５）］、ｒ_６（１５）＋Ｅ_０［ｒ_６（１５）］＋Ｅ_１［ｒ_６（１５）］＋Ｅ_２［ｒ_６（１５）］、・・・、ｒ_２８（１１）＋Ｅ_０［ｒ_２８（１１）］＋Ｅ_１［ｒ_２８（１１）］＋Ｅ_２［ｒ_２８（１１）］を処理し、それは第２のブロックシフトレジスタ７２１の第１段に記憶される。メッセージ

は、第１段から第２段へシフトされ、また、メッセージ

は、レジスタ７１２の第２段から第３段へシフトされる。メッセージ

はエキスパンダ７０１によって拡張され、レジスタ７１２の外で結合され、更新ビット評価値の生成のために置換されたビット評価値が減算される。

第３のＰＣＮＰバンク７２３は、メッセージ

を生成するためにｒ_１（６）＋Ｅ_０［ｒ_１（６）］＋Ｅ_１［ｒ_１（６）］＋Ｅ_２［ｒ_１（６）］、ｒ_７（３１）＋Ｅ_０［ｒ_７（３１）］＋Ｅ_１［ｒ_７（３１）］＋Ｅ_２［ｒ_７（３１）］、・・・、ｒ_３１（１）＋Ｅ_０［ｒ_３１（１）］＋Ｅ_１［ｒ_３１（１）］＋Ｅ_２［ｒ_３１（１）］を処理し、それは、第３のブロックシフトレジスタ７１３の第１段に記憶される。メッセージ

は第１段から第２段へシフトされ、また、メッセージ

は、ブロックシフトレジスタ７１３の第２段から第３段へシフトされる。メッセージ

はエキスパンダ７０１によって拡張して、レジスタ７１３の外で結合され、更新ビット評価値を生成するために置換されたビット評価値から減算される。

第４のＰＣＮＰバンク７２４は、メッセージ

を生成するためにｒ_０（３）＋Ｅ_０［ｒ_０（３）］＋Ｅ_１［ｒ_０（３）］＋Ｅ_２［ｒ_０（３）］、ｒ_５（１０）＋Ｅ_０［ｒ_５（１０）］＋Ｅ_１［ｒ_５（１０）］＋Ｅ_２［ｒ_５（１０）］、・・・、ｒ_３０（３０）＋Ｅ_０［ｒ_３０（３０）］＋Ｅ_１［ｒ_３０（３０）］＋Ｅ_２［ｒ_３０（３０）］を処理し、それは、第４のブロックシフトレジスタ７１４の第１段に記憶される。メッセージ

は第１段から第２の段へシフトされ、また、メッセージ

は、第４のブロックシフトレジスタ７１４の第２段から第３段へシフトされる。メッセージ

はエキスパンダ７０１によって拡張され、レジスタ７１４の外で結合され、更新ビット評価値の生成のために置換されたビット評価値から減算される。

図面中で表され、ここに記載された復号器のアーキテクチャのいくつかの有利な特徴は、単純で低コストのメモリアーキテクチャおよび単純な固定結合を含む。更に、発明の実施例は複雑な読み／書きネットワークあるいは複雑なプログラム可能なパーミュータの必要を回避するように構成され得る。発明の実施例の追加の特徴および利点は当業者によって評価されるだろう。

発明の１つの実施例では、各ＰＣＮＰは以下のように機能するように構成される。ＰＣＮＰへの信号入力はｉ_１、ｉ_２、・・・、ｉ_８として表示され、ここでは、各入力符号付き大きさ表現ｉｋ＝［ｓ_ｋａ_ｋ］を有し、ここでは、ｓｋが符号ビット（例えば、肯定な場合０、そして、否定の場合１）であり、ａ_ｋは、入力の信頼性を表わす。各大きさａ_ｋは、ａ_ｋ（１：ｍ）として書かれたｍビットの２進法の表現として表現され得、ここで、ａ_ｋ（１）が最上位ビット（ｍｓｂ）を表わし、ａ_ｋ（ｍ）が最下位ビット（ｌｓｂ）を表わす。

ＰＣＮＰは８個の入力ｉ_１、ｉ_２、・・・、ｉ_８を取り、８個の出力ｏ_１、ｏ_２、・・・、ｏ_８を生成する。

先行技術のＬＤＰＣのインプリメンテーションにおいて、８個の出力ｏ_１、ｏ_２、・・・、ｏ_８、は記憶され、また、含まれる計算は複雑である。

図１０は、発明の実施例に従って圧縮されるＰＣＮＰ信号出力のためのフレームフォーマットを示す。フレームフォーマットは、入力符号ビットｓ１…、ｓ８ １００１のＸＯＲであるｓビット１０００を含んでおり、

と表記される。フレームフォーマット、さらに、Ｍ_１１００４およびＭ_２１００５の記号を含んでおり、それらは、それぞれ、ａ_１、・・・、ａ_８の記憶されたリストの第１と第２の最小値であり、また、

として表現される。

発明の１つの実施例において、Ｍ_１は、図１１に示されるように、標準の登録されたまたは登録されていない最小値ツリーを使用して計算されることができる。同様に、Ｍ_２は図１１に示されるプロセスを複製することにより計算され得るが、Ｍ_１に対応するａ_ｋ入力を除外する。

図１２は、必要メモリを縮小するためにＭ_１およびＭ_２（Ｋ＝８）の効率的な計算に備える発明の他の実施例を示す。この実施例はハードウェアとソフトウェアのどんな組合せも使用してインプリメントされてもよい。第１のＡＮＤゲート１２０１は、

で表現される、第１の最低値Ｍ_１（１）を生成するために入力ａ_１（１）、ａ_２（１）・・・ａ_Ｋ（１）に関する論理ＡＮＤ機能を提供し、ここで、

が論理ＡＮＤ機能を示す。

ＸＯＲゲート１２１１−１２１８の第１の組は、ＡＮＤゲート１２０１の出力と入力ａ_ｋ（１）、ｋ＝１、・・・、Ｋに結合される。例えば、ＸＯＲゲート１２１１は、ｔ_１（１）を生成するためにＭ_１（１）およびａ_１（１）についての論理ＸＯＲ演算を提供し、ＸＯＲゲート１２１２は、ｔ_２（１）を生成するためにＭ_１（１）およびａ_２（１）についての論理ＸＯＲ演算を提供し、ＸＯＲゲート１２１８は、ｔ_Ｋ（１）を生成するためにＭ_１（１）およびａ_Ｋ（１）についての論理ＸＯＲ演算を提供する。

ｔ_ｋ（１）の値のすべてのＫは、指標ビットｊ_１を生成するために加算器１２４１において合計される。

最小値Ｍ_１（２）は、合計により生成される、複数Ｋ個の合計される値を生成するために各ｋについての加算器１２５１−１２５８においてｔ_ｋ（１）およびａ_ｋ（２）の値を合計することにより生成され、合計された値［ｔ_ｋ（１）＋ａ_ｋ（２）］を第２のＡＮＤゲート１２０２へ入力することが後に続き、それは、合計された値についての論理ＡＮＤ機能を提供し、

と表示される。

第２の組のＸＯＲゲート１２２１−１２２８は、ＡＮＤゲート１２０２の出力と入力ａ_ｋ（２）、ｋ＝１、・・・、Ｋの出力に結合される。ＸＯＲゲート１２２１は、ｔ_１（２）を生成するためにＭ_１（２）およびａ_１（２）についての論理ＸＯＲ演算を行なうように構成され、ＸＯＲゲート１２２２は、ｔ_２（２）を生成するためにＭ_１（２）およびａ_２（２）についての論理ＸＯＲ演算を行ない、また、ＸＯＲゲート１２２８は、ｔ_Ｋ（２）を生成するためにＭ_１（２）およびａ_Ｋ（２）についての論理ＸＯＲ演算を行なう。ＸＯＲの第２の組のＸＯＲゲート１２２１−１２２８の出力は、

である。ｔ_ｋ（２）の値の全てＫは、第２の指標ビットｊ_２を生成するために加算器１２４２において合計される。

複数Ｋ個の加算器１２６１−１２６８は、ＸＯＲゲート１２２１−１２２８の第２の組と、ＸＯＲゲート１２２１−１２２８の第１の組と、入力ａ_ｋ（２）、ｋ＝１、・・・、Ｋとに結合される。加算器１２６１−１２６８（［ｔ_ｋ（１）＋ｔ_ｋ（２）＋ａ_ｋ（３）］によって表現された）の出力は、論理ＡＮＤ演算を行なうために構成された第３のＡＮＤゲート１２０３によって処理される。ＡＮＤゲート１２０３の出力は、最小値のＭ_１（３）であり、それは

と表示される。

ＸＯＲゲート１２３１−１２３８の第３の組はＡＮＤゲート１２０３の出力と入力ａ_ｋ（３）、ｋ＝１、・・・、Ｋとに結合される。ＸＯＲゲート１２３１は、ｔ_１（２）を生成するためにＭ_１（３）およびａ_１（３）についての論理ＸＯＲ演算を行なうように構成され、ＸＯＲゲート１２３２は、ｔ_２（２）を生成するためにＭ_１（３）およびａ_２（３）について論理ＸＯＲ演算を行ない、また、ＸＯＲゲート１２３８は、ｔ_Ｋ（２）を生成するためにＭ_１（３）およびａ_Ｋ（３）についての論理ＸＯＲ演算を行なう。したがって、ＸＯＲゲート１２３１−１２３８の第３の組の出力は、ｋ＝１、・・・、Ｋについて

である。ｔ_ｋ（３）の値のすべてのＫは、第３の指標ビットｊ_３を生成するために加算器１２４３において合計される。

指標ビットｊ_１、・・・、ｊ_Ｋ１００２の各々は、

を使用して計算されるので、図１０で示される指標ビットｊ_ｋ１００２の組は１組の信頼性値ａ_ｋのどれがＭ_１に相当するか（ｊ_ｋ＝１）、あるいは、しないか（ｊ_ｋ＝０）を示すように構成される。

この圧縮はメモリ必要量を大幅に縮小することができる。

Ｍ_２の計算については、関数ｆ（．）は

として定義される、ここで、ΣがＯＲゲートの関数を示す。ここで、

・・・
であり、ここで、

であり、また、

である。

エキスパンダ（エキスパンダ７０１および７０２のどちらかのような）は、出力信号ｏ_１、ｏ_２、…、ｏ_８を計算するために圧縮されるＰＣＮＰ出力信号を処理する。

例えば、エキスパンダは

の演算を行なうように構成され得る。

図１３Ａは、発明の実施例に従って固定連結を有する、図８Ａにおいて示されるパーミュータ７３１のような第１のパーミュータを例示する。第１のパーミュータは、シフトされた恒等マトリックスＪ^３３、Ｊ^０、Ｊ^３２およびＪ^７のそれぞれに対応する複数個のマトリックス演算子１３０１、１３０２、１３０３および１３０４に対して固定結合を持っている複数のベクトル入力（最初の列ベクトル）を含む。第１のパーミュータの関数はマトリックスＡ０によって表わされ得る。ここで、

マトリックスＡ_０の関数は、

によって表現され、それは最終の列ベクトルを生成するために最初の列ベクトルについて演算する。

マトリックスＡ_０は、メッセージと評価値が追加される前にビットｒ_０、・・・、ｒ_３の軟判定の評価によりＰＣＮＰからのメッセージを整列させるために使用される固定結合（すなわち置換）を表わす。具体的には、ｒ_３（３５）はｒ_３（０６）を生成するためにＪ^７によってシフトされ、最初の列ベクトルの第２列から最終の列ベクトルの第１列までシフトされる。第４の行要素ｒ_０（０３）は、ｒ_０（３５）を生成するためにＪ３２によってシフトされ、それは最終の列ベクトルの第２行に置かれる。第１の行要素ｒ_２（０６）は変更を経験しないが、最初の列ベクトルの第１行から最終列ベクトルの第３行まで再配置される。３番目の行エレメントｒ_１（０６）はｒ_１（０３）を生産するためにＪ^３３によって変えられる。それは最終列ベクトルの４番目の行として格納される。

図１３Ｂは、発明の実施例に従って固定結合を有し、図８Ａにおいて示されるパーミュータ７３２のような第２のパーミュータを例示する。第２のパーミュータは、シフトされた恒等マトリックスＪ^３１、Ｊ^８、Ｊ^２０およびＪ^１３に対応する複数のマトリックス演算子１３１１、１３１２、１３１３および１３１４に対する固定結合を持っている複数のベクトル入力（最初の列ベクトル）をそれぞれ含む。第２のパーミュータの関数はマトリックスＡ_１によって表わされ得る。ここで、

マトリックスＡ_１の関数は、

で表現され、それは最終の列ベクトルを生成するために最初の列ベクトルについて演算する。

マトリックスＡ_１は、メッセージと評価値が追加される前にビットｒ_４、・・・、ｒ_７の軟判定の評価によりＰＣＮＰからのメッセージを整列させるために使用される固定連結（すなわち、置換）を表わす。具体的には、ｒ_５（１０）は、ｒ_５（２３）を生成するためにＪ^１３によってシフトされ、最初の列ベクトルの第４行から最終の列ベクトルの第１行まで移動される。第３の行要素ｒ_７（３１）はｒ_７（１５）を生成するためにＪ^２０によって変えられる。それは最終の列ベクトルの第２列に置かれる。第１の行要素ｒ_４（２３）は、ｒ_４（３１）を生成するためにＪ^８によってシフトされ、最終の列ベクトルの第３行に再配置される。第２の列要素ｒ_６（１５）は、ｒ_６（１０）を生成するためにＪ^３１によってシフトされ、それは最終の列ベクトルの第４行として記憶される。

図１３Ｃは、発明の実施例に従って固定結合を有し、図８Ａにおいて示されるパーミュータ７３８のような第８のパーミュータを例示する。第８のパーミュータは、シフトされた恒等マトリックスＪ^２９、Ｊ^２６、Ｊ^２３およびＪ^３０に対応する複数のマトリックス演算子１３８１、１３８２、１３８３および１３８４に対する固定連結を有する複数のベクトル入力（最初の列ベクトル）をそれぞれ含む。第８のパーミュータの関数はマトリックスＡ_７によって表わされ得る。ここで

マトリックスＡ_７の関数は、

で表現され、それは、最終の列ベクトルを生成するために最初の列ベクトルについて演算する。

マトリックスＡ_７は、メッセージと評価値が追加される前に、ビットｒ_２８、・・・、ｒ_３１の軟判定の評価によりＰＣＮＰからのメッセージを整列させるために使用される固定結合（つまり置換）を表わす。具体的には、ｒ_３０（３０）は、ｒ_３０（２４）を生成するためにＪ^３０によってシフトされ、最初の列ベクトルの第４行から最終の列ベクトルの第１行まで移動される。第１の列要素ｒ_２９（２４）は、ｒ_２９（１１）を生成するためにＪ^２３によってシフトされ、それは最終の列ベクトルの第２行に置かれる。第２の列要素ｒ_２８（１１）は、ｒ_２８（０１）を生成するためにＪ^２６によってシフトされ、最終の列ベクトルの第３行に再配置される。第３の行要素ｒ_３１（３０）は、ｒ_３１（３０）を生成するためにＪ^２９によってシフトされ、それは最終の列ベクトルの第４行として記憶される。

置換マトリックス（ｐｅｒｍｕｔａｔｉｏｎ ｍａｔｒｉｘ）Ａ_０、Ａ_１、・・・、Ａ_７はある反復から別の反復まで変化せず、したがって、ビットｒ_０、・・・、ｒ_３１の軟判定の評価によりＰＣＮＰ７２１−７２４からのメッセージを整列させる固定結合を表わす。

これらの固定結合は、ＬＤＰＣにおける相互接続を単純化し、減少された復号器の複雑さをイネーブルし、より速い復号化速度を可能にする。

図１４は、高速処理のためのパイプライン化された構成を使用する復号器のブロック図である。１組の遅延素子７６１−７６４は、各ＰＣＮＰ７２１−７２４の出力に対するパイプライン遅れＤ^ｄを提供し、そこではパイプライン遅れｄは任意の値を有し得る整数である。パーミュータ７７１および７８１は置換マトリックス（Ａ_０）^ｄを使用し、パーミュータ７７２および７８２は置換マトリックス（Ａ_１）^ｄを使用し、また、パーミュータ７７８および７８８は置換マトリックス（Ａ_７）^ｄを使用する。

図１４において示される復号器は、さらに、マルチレート復号（例えば、レート１／２、レート３／４、およびレート７／８、・・・）をサポートする。例えば、レート３／４用のサブマトリックス

（あるいは指数マトリックス

）は、

からの各ペアのブロック行を１つのブロック行に組み合わせることによりサブマトリックス

から構築することができる。これは、２つの異なる組のビットをチェックする

において２つの行が全てのビットをオリジナルの２つの組に結合する一つの組をチェックする

において単一の行に結合されることを意味する。したがって、発明の実施例は、復号器のサイズおよび複雑さを軽減するするマルチレート処理用の共通の復号アーキテクチャを含み得る。

図１５は、発明の実施例に従うＬＤＰＣ復号方法のフロー図である。ＰＣＮＰバンクの第１のレート１／２のＰＣＮＰ１５０１は、入力

の第１の組を処理するために構成され、またＰＣＮＰバンクの第２のレート１／２のＰＣＮＰ１５０２は入力

の第２の組を処理するために構成される。第１のＰＣＮＰ１５０１はレート１／２のパリティチェックマトリックス

の第１行に相当するし、また、第２のＰＣＮＰ１５０２はパリティチェックマトリックス

の第２行に相当する。コンバータ１５０３は、同じレート１／２のＬＤＰＣがレート３／４の入力を処理するために使用されるように出力１５１１および１５１２を修正するよう構成される。具体的には、出力１５１１および１５１２は、コンバータ１５０３によって以下のように修正される。

図１６は、発明の別の実施例に従うＬＤＰＣ復号方法のフロー図である。ＰＣＮＰバンクの第１のレート１／２のＰＣＮＰ１６０１は、入力

の第１の組を処理するために構成され、ＰＣＮＰバンクの第２のレート１／２のＰＣＮＰ１６０２は、入力

の第２の組を処理するために構成され、ＰＣＮＰバンクの第３のレート１／２のＰＣＮＰ１６０３は、入力

の第３の組を処理するために構成され、ＰＣＮＰバンクの第４のレート１／２のＰＣＮＰ１６０４は、入力

の第４の組を処理するために構成される。

第１のコンバータ１６１１は、レート３／４に相当する第１の出力

と第２の出力

を生成するために、フレームフォーマット

を有する第１のＰＣＮ１６０１からの出力と、フレームフォーマット

を有する第２のＰＣＮＰ１６０２からの出力とを処理する。第２のコンバータ１６１２は、レート３／４に対応する、第３の出力

と第４の出力

を生成するために、フレームフォーマット

を有する第３のＰＣＮＰ１６０３からの出力と、フレームフォーマット

を有する第４のＰＣＮＰ１６０４からの出力を処理する。

第３のコンバータ１６１３は、レート７／８に対応する出力

と

を生成するために、第１と第３のレート３／４の出力を処理する。第４のコンバータ１６１４は、レート７／８に相当する出力

と

を生成するために第２と第４のレート３／４の出力を処理する。

発明の装置と方法の実施例がさまざまなハードウェアおよびソフトウェアを使用してインプリメントされ得ることが認識されるべきである。例えば、ここに記載された機能的なステップの１つ以上は、特定用途向け集積回路（ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ：ＡＳＩＣ）のような特定用途のハードウェア、およびゲートアレーのようなプログラマブルロジックデバイス、および／または、ソフトウェアあるいはマイクロプロセッサ、マイクロコントローラあるいはデジタル信号プロセッサ（ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ：ＤＳＰ）のようなコンピューティング装置上でランするソフトウェアまたはファームウェアを使用してインプリメントされ得る。ＬＤＰＣ復号化機能は単一のＡＳＩＣのような単一の装置に統合されてもよいが、さらに、それらがいくつかの装置に分配されてもよいことはさらに認識されるだろう。

その発明は、好ましい実施例に限定されることは意図されない。更に、当業者は、ここに記載された方法と装置の実施例がそれのハードウェア、ソフトウェア、ファームウェアあるいはそれらの様々な組合せにおけるインプリメンテーションを含むさまざまな方法でインプリメントされてもよいことを認識するべきである。そのようなハードウェアの例はＡＳＩＣ、フィールド・プログラマブル・ゲート・アレイ、汎用プロセッサ、ＤＳＰおよび／または他の回路類を含み得る。発明のソフトウェアおよび／またはファームウェアのインプリメンテーションは、Ｊａｖａ（登録商標）、Ｃ、Ｃ＋＋、マットラブＴＭ（ＭａｔｌａｂＴＭ）、ベリログ（Ｖｅｒｉｌｏｇ）、ＶＨＤＬおよび／またはプロセッサに特有のマシン言語およびアセンブリ言語を含むプログラミング言語の任意の組合せによってインプリメントされ得る。

本発明の方法を実現するコンピュータプログラム（つまりソフトウェアおよび（または）ファームウェア）は、ＳＩＭカード、ＵＳＢメモリインターフェースあるいは他のコンピュータ読み取り可能なメモリのような配布媒体上で存在してもよい。同様に、コンピュータプログラムはワイヤードネットワークインターフェースまたはワイヤレスネットワークインターフェースによってユーザに配布され得る。そこから、それらは、ハードディスクあるいは同様の中間の記憶媒体にしばしばコピーされるだろう。プログラムがランされる時に、それらは、この発明の方法に従って動作するために、それらの配布媒体あるいはそれらの中間記憶媒体のいずれかから、デジタルコンピュータ（例えばマイクロプロセッサ）に搭載されている実行メモリにロードされ得る。これらの演算はすべてコンピュータシステムの当業者によく知られている。

用語「コンピュータ読み取り可能媒体」は、デジタルコンピュータシステムによって本発明の方法をインプリメントするコンピュータプログラムを記憶し、後で読むことができる、分配媒体、中間記憶媒体、コンピュータの実行メモリ、および、他の媒体または装置を包含する。

さまざまなデジタルコンピュータシステム構成は、本発明の方法の実施例を実行するのも利用されることができ、また、特有のシステム構成が本発明の方法の実施例を実行することができる程度まで、それは、ここで開示された発明の代表的な実施例と等価であり、本発明の範囲および精神の範囲内にある。

一旦デジタルコンピュータシステムが、発明の方法の実施例をインプリメントするプログラムソフトウェアからの命令に準ずる特定機能を実行するようにプログラムされれば、そのようなデジタルコンピュータシステムは、有効に本発明の方法の実施例に特有の特定用途コンピュータになる。このプログラミングに必要な技術はコンピュータシステムの当業者によく知られている。

発明のさまざまな実施例は、システム構成における変動、および方法が提供されるステップの順序を含み得る。多くの場合では、多数のステップおよび／または多数のコンポーネントは統合され得る。

ここに単に記載された方法とシステムの実施例は、本発明の特有の実施例を例示する。当業者が、さまざまな仕組みを工夫することができ、それらは、明示的にここに記載されまたは示されなかいが、それは、発明の原理を具体化し、その精神と範囲の内に含まれることが認識されるべきである。更に、ここに列挙された例および条件付きの言語はすべて、読者が発明の法則を理解するのを援助する教育的目的向けのみであるように意図される。この開示およびその関連する参照は、そのような特に列挙された例および条件への制限がないこととして解釈されるべきである。さらに、それの特有の例と同様にここに列挙される、発明の原理、態様および実施例におけるすべてのステートメントは、それの構造的なおよび機能的な等価物を包含するように意図される。さらに、そのような等価物が現在よく知られている等価のものだけでなく、将来開発される等価のもの、すなわち、構造にかかわらず、同じ機能を実行する開発されるいかなる要素も含むことが意図される。

ここのブロック図が、発明の原理を具体化する実例の、回路類、アルゴリズム、および機能的なステップについての概念的な視点を表わすことは当業者によって評価されるべきである。同様に、そのようなコンピュータあるいはプロセッサが明示的に示されても示されなくても、任意のフローチャート、フロー図、信号ブロック図、システム図、コード、およびその類似のものは、コンピュータ読み取り可能媒体において本質的に表現され、したがって、コンピュータまたはプロセッサによって実行され得る様々なプロセスを表現することは認識されるべきである。

「プロセッサ」あるいは「システム」と呼ばれる機能的ブロックを含む図面中で示されるさまざまな要素の機能は、専用のハードウェアと同様に、適切なソフトウェアに関係するソフトウェアを実行することができるハードウェアの使用を通じて提供されてもよい。機能は、プロセッサによって提供された時、単一の専用プロセッサによって、共用プロセッサ、あるいは複数の個々のプロセッサによって提供されてもよく、それらのうちのいくらかが共有されてもよい。さらに、用語「プロセッサ」の明示的な使用は、ソフトウェアを実行することができるハードウェアを排他的に参照するようには解釈されず、限定なしで、デジタル信号プロセッサ（ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ：ＤＳＰ）ハードウェア、ソフトウェアを格納するための読み取り専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）および非揮発性の記憶装置を暗に含み得る。他のハードウェア、従来のまたは特注のものも含まれていてもよい。同様に、ここに記載された任意の構成要素あるいは装置の機能は、プログラムロジック、専用ロジック、プログラム制御と専用ロジックの相互作用を通じて、あるいは手動でさえ、実行されることができ、その特有の技術は、コンテキストからより明確に理解されるようにインプリメンタによって選択可能である。

特有の機能を実行する手段の任意の要素も、例えば、機能を実行する回路要素、または任意の形式で、したがって、機能を実行するそのソフトウェアを実行する回路類と結合したファームエア、マイクロコードまたはそれの類似のものを含むソフトウェアを含むその機能を実行する任意を含むよう意図されている。ここに記載されるような発明の実施例は、さまざまな列挙された手段によって提供される機能性が動作上の記載が要求する方法とともに組み合わせられ、もたらされるという事実に存在する。出願人は、それらの機能性を提供することができるあらゆる手段をここに示されたものと等価なものとみなす。
以下に、本願出願当初の特許請求の範囲に記載された発明を付記する。
［１］反復する低密度パリティチェック復号器であって、ビット推定の成分ベクトルを記憶するように構成される第１の複数のシフトレジスタと、前記第１の複数のシフトレジストに結合されるパリティチェックノードプロセッサ（ＰＣＮＰ）の複数のバンクと、複数のメッセージを生成するために成分ベクトルを処理するよう構成される前記パリティＰＣＮＰの複数バンクのそれぞれと、ＰＣＮＰの前記複数のバンクに結合され、前記複数のメッセージを記憶するように構成される第２の複数のシフトレジスタと、前記更新ビット評価値を生成するための以前の反復の間に生成された複数のビット評価値により複数のメッセージを結合する複数のコンバイナと、第１の複数のシフトレジスタに記憶される更新ビット評価値を生成するために前記更新ビット評価値を置換するよう構成される複数の固定パーミュータとを含むＬＤＣ復号器。
［２］ＰＣＮＰの前記複数のバンクの各々は、パリティチェックサブマトリックスに対応するスーパーコードを復号するように構成される、［１］に記載されたＬＤＰＣ復号器。"
［３］前記第１の複数のシフトレジスタは、ＬＤＰＣ復号動作の初期化についてのビット評価値の成分ベクトルとして受信される信号を記憶するよう構成される、［１］に記載されたＬＤＰＣ復号器。
［４］ＰＣＮＰの前記複数のバンクは、受信信号が複数のＮ _ｂａｓｅ 個の、サイズがＮ _ｐｅｒｍ ×１であるベクトルに分割され、前記複数のベクトル第１の反復の初期に前記第１のシフトレジスタ記憶されるビット評価値の成分ベクトルであるＮ _ｐｅｒｍ 個のＰＣＮＰを備える、［１］に記載されたＬＤＰＣ復号器。
［５］複数のＮ _ｂ 回の反復のそれぞれについてのｎ番目のパリティチェックサブマトリックスに対応するｎ番目のスーパーコードに対応するビットを復号するよう構成される、［１］に記載されたＬＤＰＣ復号器。
［６］さらに、複数のコンバイナと複数の固定パーミュータの間で結合され、更新ビット評価値からの前もって決定された以前の反復において生成されたメッセージを減算するよう構成された減算モジュールを含む［１］に記載されたＬＤＰＣ復号器。
［７］パイプライン化された構成を使用するように構成される［１］に記載されたＬＤＰＣ復号器。
［８］さらに、単一の組のＰＣＮＰの前記使用をイネーブルするとともに複数のレートの処理を促進するためのコンバータであって、単一のＳビットと単一の第１及び第２の最小値を生成するために複数のＰＣＮＰについて演算するよう構成されるコンバータを含む［１］に記載されたＬＤＰＣ復号器。
［９］複数の固定パーミュータは、複数の入力と、複数の出力と、置換マトリックスの非零要素に対応するシフトされる複数のベースマトリックス演算子であって、各々が前記複数の出力の１つに結合される前記複数のシフトされるベースマトリックス演算子と、前記複数の入力を前記複数のシフトされるベースマトリックス演算子に結合する複数の固定コネクタとを含み、前記複数の固定コネクタが、前記置換マトリックスにおける非零要素の位置に対応する、［１］に記載されたＬＤＰＣ復号器。
［１０］反復する低密度パリティチェック（ＬＤＰＣ）復号方法であって、前記方法の各反復は、ビット評価の成分ベクトルを記憶することと、複数のメッセージを生成するために前記成分ベクトルのパリティチェック処理を実行することと、更新ビット評価値を生成し更新ビット評価値を変更するために前記ビット評価で前記複数のメッセージを組み合わせることと、前記更新ビット評価値を置換するための固定パーミュータアーキテクチャを使用することとを含む方法。
［１１］パリティチェック処理を行なうことは、パリティチェックサブマトリックスに対応するスーパーコードを復号することを含む、［１０］に記載された方法。
［１２］さらに、ビット評価の成分ベクトルとして受信信号を記憶する最初のステップを含む［１０］に記載された方法。
［１３］さらに、前記受信信号を各々のサイズがＮ _ｐｅｒｍ ×１である複数のＮ _ｂａｓｅ 個のベクトルに分割することを含み、パリティチェック処理を実行することが、パリティチェックノードプロセッサ（ＰＣＮＰ）の複数のバンクを使用することを含み、各バンクがＮ _ｐｅｒｍ 個のＰＣＮＰを含む、請求項［１２］に記載された方法。
［１４］複数の反復の各々についてのｎ番目のパリティチェックサブマトリックスに対応するｎ番目のスーパーコードに対応するビットを復号するよう構成された、［１０］に記載された方法。
［１５］さらに、前記更新ビット評価値からの前もって決定された以前の反復の間に生成されるメッセージを減算することを含む［１０］に記載された方法。
［１６］パイプライン化される構成を使用するように構成される［１０］に記載された方法。
［１７］パリティチェック処理を行なうことは、単一のｓビットおよび単一の組の第１と第２の最小値を生成するために前記複数のメッセージについて演算を行うことをさらに含む、［１０］に記載された方法。
［１８］［１０］に記載された前記方法を実行するようにプログラムされるデジタルコンピュータシステム。
［１９］［１０］に記載された前記方法をインプリメントするコンピュータプログラムを記憶するコンピュータ読み取り可能な媒体。
［２０］低密度パリティチェック（ＬＤＰＣ）復号器において使用するパーミュータであって、複数の入力と、複数の出力と、置換マトリックスの非零要素に対応する複数のシフトされるベースマトリックス演算子であって、各々が前記複数の出力の１つに結合される複数のシフトされるベースマトリックスの演算子と、前記複数の入力を前記複数のシフトされるベースマトリックス演算子に結合する複数の固定コネクタであって、置換マトリックスにおいて非零要素の配置に対応する複数の固定コネクタとを備えるパーミュータ。
［２１］圧縮したパリティチェックノードプロセッサＰＣＮＰ出力信号を生成する方法であって、ｓビットを生成するための複数の入力についてＸＯＲ演算を行なうことと、各入力信号に対応する複数の信頼値から第１と第２最小値Ｍ１とＭ２を計算すること、複数の指標ビットを生成すること
を含み、前記複数の指標ビットの各々は、前記複数の信頼値の対応する１つが第１および第２の最小値であるかどうか示す複数の指標ビットである方法。
［２２］さらに、符号を計算するための関数

と大きさを計算するための関数

、ここで

、とを使用することによって前記圧縮されたＰＣＮＰ出力信号から圧縮されていない出力信号を計算することを含む［２１］に記載された方法。
［２３］前記第１および第２の最小値を計算することは、加算器とＡＮＤゲートのネットワークを使用する、［２１］に記載された方法。
［２４］パリティチェックマトリックスを与えられたパリティチェックベクトルを計算する方法であって、前記パリティチェックマトリックスを第１のマトリックスと第２のマトリックスに分割することであって、前記第１のマトリックスは、データベクトルを演算するように構成されており、第２のマトリックスは、パリティチェックベクトルについて演算するように構成されており、第２のマトリックスは、複数の正方形マトリックスの三角形配列を備える、分割することと、データベクトルについての前記第１のマトリックス演算の結果である中間ベクトルを計算することと、一連の方程式を生成するために第２のマトリックスの三角形配列を活用し、一連の方程式のそれぞれを解くことによりパリティチェックマトリックスを計算することとを含む方法。
［２５］前記第１のマトリックスはＭ×Ｋの次元を持ち、前記第２のマトリックスはＭ×Ｋの次元を持ち、ここで、Ｍがパリティチェックビットの数で、Ｋがデータビットの数である、［２４］に記載された方法。

Claims (18)

1. 反復する低密度パリティチェック（ＬＤＰＣ）復号器であって、
   ビット推定の成分ベクトルを記憶するように構成される第１の複数のシフトレジスタと、
   前記第１の複数のシフトレジストに結合されるパリティチェックノードプロセッサ（ＰＣＮＰ）の複数のバンクでであって、前記パリティＰＣＮＰの複数バンクのそれぞれが、複数のメッセージを生成するために成分ベクトルを処理するよう構成される、パリティチェックノードプロセッサ（ＰＣＮＰ）の複数のバンクと、
   ＰＣＮＰの前記複数のバンクに結合され、前記複数のメッセージを記憶するように構成される第２の複数のシフトレジスタと、
   前記更新ビット評価値を生成するための以前の反復の間に生成された複数のビット評価値により複数のメッセージを結合する複数のコンバイナと、
   第１の複数のシフトレジスタに記憶される更新ビット評価値を生成するために前記更新ビット評価値を置換するよう構成される複数の固定パーミュータと、
   複数のコンバイナと複数の固定パーミュータの間で結合され、更新ビット評価値から前もって決定された以前の反復において生成されたメッセージを減算するよう構成された減算モジュールと
   を含むＬＤＰＣ復号器。
2. ＰＣＮＰの前記複数のバンクの各々は、パリティチェックサブマトリックスに対応するスーパーコードを復号するように構成される、請求項１に記載されたＬＤＰＣ復号器。
3. 前記第１の複数のシフトレジスタは、ＬＤＰＣ復号動作の初期化についてのビット評価値の成分ベクトルとして受信される信号を記憶するよう構成される、請求項１に記載されたＬＤＰＣ復号器。
4. ＰＣＮＰの前記複数のバンクは、
   受信信号が複数のＮ_ｂａｓｅ個の、サイズがＮ_ｐｅｒｍ×１であるベクトルに分割され、
   前記複数のベクトル第１の反復の初期に前記第１のシフトレジスタ記憶されるビット評価値の成分ベクトルであるＮ_ｐｅｒｍ個のＰＣＮＰを備える、請求項１に記載されたＬＤＰＣ復号器。
5. 複数のＮ_ｂ回の反復のそれぞれについてのｎ番目のパリティチェックサブマトリックスに対応するｎ番目のスーパーコードに対応するビットを復号するよう構成される、請求項１に記載されたＬＤＰＣ復号器。
6. パイプライン化された構成を使用するように構成される請求項１に記載されたＬＤＰＣ復号器。
7. さらに、単一の組のＰＣＮＰの前記使用をイネーブルするとともに複数のレートの処理を促進するためのコンバータであって、単一のＳビットと単一の第１及び第２の最小値を生成するために複数のＰＣＮＰについて演算するよう構成されるコンバータを含む請求項１に記載されたＬＤＰＣ復号器。
8. 複数の固定パーミュータの各々は、
   複数の入力と、
   複数の出力と、
   置換マトリックスの非零要素に対応するシフトされる複数のベースマトリックス演算子であって、各々が前記複数の出力の１つに結合される前記複数のシフトされるベースマトリックス演算子と、
   前記複数の入力を前記複数のシフトされるベースマトリックス演算子に結合する複数の固定コネクタと
   を含み、
   前記複数の固定コネクタが、前記置換マトリックスにおける非零要素の位置に対応する、請求項１に記載されたＬＤＰＣ復号器。
9. 反復する低密度パリティチェック（ＬＤＰＣ）復号方法であって、
   前記方法の各反復は、
   ビット評価の成分ベクトルを記憶することと、
   複数のメッセージを生成するために前記成分ベクトルのパリティチェック処理を実行することと、
   更新ビット評価値を生成し更新ビット評価値を変更するために前記ビット評価で前記複数のメッセージを組み合わせることと、
   前記更新ビット評価値を置換するための固定パーミュータアーキテクチャを使用することと、
   さらに、前記更新ビット評価値から前もって決定された以前の反復の間に生成されるメッセージを減算することと
   を含む方法。
10. パリティチェック処理を行なうことは、パリティチェックサブマトリックスに対応するスーパーコードを復号することを含む、請求項９に記載された方法。
11. さらに、ビット評価の成分ベクトルとして受信信号を記憶する最初のステップを含む請求項９に記載された方法。
12. さらに、前記受信信号を各々のサイズがＮ_ｐｅｒｍ×１である複数のＮ_ｂａｓｅ個のベクトルに分割することを含み、パリティチェック処理を実行することが、パリティチェックノードプロセッサ（ＰＣＮＰ）の複数のバンクを使用することを含み、各バンクがＮ_ｐｅｒｍ個のＰＣＮＰを含む、請求項１１に記載された方法。
13. 複数の反復の各々についてのｎ番目のパリティチェックサブマトリックスに対応するｎ番目のスーパーコードに対応するビットを復号するよう構成された、請求項９に記載された方法。
14. パイプライン化される構成を使用するように構成される請求項９に記載された方法。
15. パリティチェック処理を行なうことは、単一のｓビットおよび単一の組の第１と第２の最小値を生成するために前記複数のメッセージについて演算を行うことをさらに含む、請求項９に記載された方法。
16. 請求項９に記載された前記方法を実行するようにプログラムされるデジタルコンピュータシステム。
17. 請求項９に記載された前記方法をインプリメントするコンピュータプログラムを記憶するコンピュータ読み取り可能な記憶媒体。
18. 複数の入力と、
    複数の出力と、
    置換マトリックスの非零要素に対応する複数のシフトされるベースマトリックス演算子であって、各々が前記複数の出力の１つに結合される複数のシフトされるベースマトリックスの演算子と、
    前記複数の入力を前記複数のシフトされるベースマトリックス演算子に結合する複数の固定コネクタであって、置換マトリックスにおいて非零要素の配置に対応する複数の固定コネクタと
    を備え、
    さらに、シフトされるベースマトリックス演算子は、循環的にシフトされるＤ−マトリックスまたはＱ−マトリックスに基づく、請求項１に記載されたＬＤＰＣ復号器。

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