JP5177887B2 - Liquid crystal display - Google Patents

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Description

この発明は、液晶表示装置に係り、特に、液晶表示装置を構成する一方の基板に一対の電極を備えた構造の液晶表示装置に関する。   The present invention relates to a liquid crystal display device, and more particularly to a liquid crystal display device having a structure in which a pair of electrodes is provided on one substrate constituting the liquid crystal display device.

近年、平面表示装置が盛んに開発されており、中でも液晶表示装置は、軽量、薄型、低消費電力などの特徴を生かして、各種分野に適用されている。このような液晶表示装置は、一対の基板間に液晶層を保持した構成であり、画素電極とコモン電極との間の電界によって液晶層を通過する光に対する変調率を制御し、画像を表示するものである。   In recent years, flat display devices have been actively developed, and among them, liquid crystal display devices have been applied to various fields by taking advantage of features such as light weight, thinness, and low power consumption. Such a liquid crystal display device has a configuration in which a liquid crystal layer is held between a pair of substrates, and displays an image by controlling a modulation rate for light passing through the liquid crystal layer by an electric field between a pixel electrode and a common electrode. Is.

このような液晶表示装置において、広視野角化の観点から、横電界(フリンジ電界も含む)を利用した構造が特に注目されている。In−Plane Switching(IPS)モードや、Fringe Field Switching(FFS)モードなどの横電界モードの液晶表示装置は、アレイ基板に形成された画素電極とコモン電極とを備え、アレイ基板の主面に対してほぼ平行な横電界で液晶分子をスイッチングする。   In such a liquid crystal display device, a structure using a lateral electric field (including a fringe electric field) is particularly attracting attention from the viewpoint of wide viewing angle. 2. Description of the Related Art A lateral electric field mode liquid crystal display device such as an In-Plane Switching (IPS) mode or a Ringe Field Switching (FFS) mode includes a pixel electrode and a common electrode formed on an array substrate. The liquid crystal molecules are switched by a horizontal electric field that is almost parallel.

例えば、特許文献1によれば、窒化シリコンで構成されたFFS絶縁膜を介して画素電極と共通電極とを形成し、電極間に電圧を印加して基板面に対して主に平行な横電界を発生させて液晶分子を駆動する技術が開示されている。
特開2008−116484号公報
For example, according to Patent Document 1, a pixel electrode and a common electrode are formed through an FFS insulating film made of silicon nitride, and a horizontal electric field that is mainly parallel to the substrate surface is applied by applying a voltage between the electrodes. A technique for generating liquid crystal molecules to drive liquid crystal molecules is disclosed.
JP 2008-116484 A

上述したような横電界方式において、異なる電位の導電層の間に絶縁膜の界面が位置している場合、この界面に電荷が蓄積しやすい。たとえば、特許文献1のような構成の場合、ゲート配線と画素電極あるいは共通電極との間に2種類の絶縁膜(層間絶縁膜及び平坦化膜)が介在しており、これらの絶縁膜の間の界面が帯電しやすい。   In the lateral electric field method as described above, when an interface of an insulating film is located between conductive layers having different potentials, charges are likely to accumulate at this interface. For example, in the case of the configuration as in Patent Document 1, two types of insulating films (interlayer insulating film and planarizing film) are interposed between the gate wiring and the pixel electrode or the common electrode, and between these insulating films. The interface is easily charged.

このような不所望な帯電は、焼き付きなどの表示不良の原因となる。   Such undesired charging causes display defects such as burn-in.

この発明の目的は、表示品位を改善することが可能な液晶表示装置を提供することにある。   An object of the present invention is to provide a liquid crystal display device capable of improving display quality.

この発明の一態様によれば、
第1基板と第2基板との間に液晶層を保持した構成の液晶表示装置であって、
前記第1基板は、
絶縁基板と、
前記絶縁基板の上に配置されたゲート線と、
前記絶縁基板及び前記ゲート線を覆うように配置された第1絶縁膜と、
前記第1絶縁膜の上に配置された第1電極と、
前記第1絶縁膜の上において前記ゲート線と直交するように配置されたソース線と、
前記第1絶縁膜の上において前記ソース線から離間し、前記ゲート線と対向するように配置されたシールド電極と、
前記第1絶縁膜、前記第1電極、前記ソース線、及び、前記シールド電極を覆うように配置された第2絶縁膜と、
前記第2絶縁膜の上において、前記第1電極と対向するように配置され、且つ、前記シールド電極と電気的に接続され、前記第1電極と対向するスリットが形成された第2電極と、
を備えたことを特徴とする液晶表示装置が提供される。
According to one aspect of the invention,
A liquid crystal display device having a configuration in which a liquid crystal layer is held between a first substrate and a second substrate,
The first substrate is
An insulating substrate;
A gate line disposed on the insulating substrate;
A first insulating film disposed to cover the insulating substrate and the gate line;
A first electrode disposed on the first insulating film;
A source line disposed on the first insulating film so as to be orthogonal to the gate line;
A shield electrode disposed on the first insulating film so as to be separated from the source line and to face the gate line;
A second insulating film disposed to cover the first insulating film, the first electrode, the source line, and the shield electrode;
A second electrode disposed on the second insulating film so as to face the first electrode, electrically connected to the shield electrode, and formed with a slit facing the first electrode;
A liquid crystal display device is provided.

この発明によれば、表示品位を改善することが可能な液晶表示装置を提供することができる。   According to the present invention, a liquid crystal display device capable of improving display quality can be provided.

以下、この発明の一実施の形態に係る液晶表示装置について図面を参照して説明する。ここでは、一方の基板に第1電極及び第2電極を備え、これらの間に形成される横電界(基板の主面にほぼ平行な電界)を主に利用して液晶分子をスイッチングする液晶モードとして、FFSモードの液晶表示装置を例に説明する。   A liquid crystal display device according to an embodiment of the present invention will be described below with reference to the drawings. Here, a liquid crystal mode in which a first electrode and a second electrode are provided on one substrate, and liquid crystal molecules are switched mainly using a lateral electric field (an electric field substantially parallel to the main surface of the substrate) formed therebetween. As an example, an FFS mode liquid crystal display device will be described.

図1に示すように、液晶表示装置は、アクティブマトリクスタイプの液晶表示装置であって、液晶表示パネルLPNを備えている。この液晶表示パネルLPNは、アレイ基板(第1基板)ARと、アレイ基板ARに対向して配置された対向基板(第2基板)CTと、これらのアレイ基板ARと対向基板CTとの間に保持された液晶層LQと、を備えて構成されている。このような液晶表示パネルLPNは、画像を表示する表示エリア(アクティブエリア)DSPを備えている。この表示エリアDSPは、m×n個のマトリクス状に配置された複数の画素PXによって構成されている(但し、m及びnは正の整数)。   As shown in FIG. 1, the liquid crystal display device is an active matrix type liquid crystal display device and includes a liquid crystal display panel LPN. The liquid crystal display panel LPN includes an array substrate (first substrate) AR, a counter substrate (second substrate) CT arranged to face the array substrate AR, and between the array substrate AR and the counter substrate CT. And a held liquid crystal layer LQ. Such a liquid crystal display panel LPN includes a display area (active area) DSP for displaying an image. This display area DSP is composed of a plurality of pixels PX arranged in an m × n matrix (where m and n are positive integers).

アレイ基板ARは、表示エリアDSPにおいて、各画素PXに配置されたm×n個の第1電極(画素電極)E1、各画素PXの行方向Hに沿ってそれぞれ延出したn本のゲート線Y(Y1〜Yn)、各ゲート線Yと交差するように各画素PXの列方向Vに沿ってそれぞれ延出したm本のソース線X(X1〜Xm)、各画素PXにおいてゲート線Yとソース線Xとの交差部を含む領域に配置されたm×n個のスイッチング素子W、第1電極E1と絶縁膜を介して対向するように配置された第2電極(コモン電極)E2などを備えている。   In the display area DSP, the array substrate AR includes m × n first electrodes (pixel electrodes) E1 arranged in each pixel PX, and n gate lines extending along the row direction H of each pixel PX. Y (Y1 to Yn), m source lines X (X1 to Xm) extending along the column direction V of each pixel PX so as to intersect with each gate line Y, and the gate line Y in each pixel PX M × n switching elements W arranged in a region including an intersection with the source line X, a second electrode (common electrode) E2 arranged so as to face the first electrode E1 through an insulating film, and the like. I have.

各ゲート線Yは、表示エリア外に引き出され、コントローラCNTによって制御されるゲートドライバYDに接続されている。各ソース線Xは、表示エリア外に引き出され、コントローラCNTによって制御されるソースドライバXDに接続されている。第2電極E2は、コントローラCNTなどから供給されたコモン電位のコモン配線COMに接続されている。   Each gate line Y is drawn out of the display area and connected to a gate driver YD controlled by the controller CNT. Each source line X is drawn out of the display area and connected to a source driver XD controlled by the controller CNT. The second electrode E2 is connected to a common wiring COM having a common potential supplied from a controller CNT or the like.

ゲートドライバYDは、コントローラCNTによる制御に基づいてn本のゲート線Yに順次走査信号(駆動信号)を供給する。また、ソースドライバXDは、コントローラCNTによる制御に基づいて各行のスイッチング素子Wが走査信号によってオンするタイミングでm本のソース線Xにそれぞれ映像信号(駆動信号)を供給する。各行の第1電極E1は、第2電極E2の電位に対して、対応するスイッチング素子Wを介して供給される映像信号に応じた画素電位にそれぞれ設定される。   The gate driver YD sequentially supplies scanning signals (drive signals) to the n gate lines Y based on control by the controller CNT. Further, the source driver XD supplies video signals (drive signals) to the m source lines X at the timing when the switching elements W in each row are turned on by the scanning signal based on the control by the controller CNT. The first electrode E1 in each row is set to a pixel potential corresponding to the video signal supplied via the corresponding switching element W with respect to the potential of the second electrode E2.

液晶表示パネルLPNの構造について、以下により詳細に説明する。   The structure of the liquid crystal display panel LPN will be described in detail below.

図2及び図3に示すように、アレイ基板ARは、ガラス板などの光透過性を有する絶縁基板20を用いて形成されている。このアレイ基板ARにおいて、ゲート線Yは、絶縁基板20の上に配置されている。また、コモン配線COMも同様に、絶縁基板20の上に配置されている。このコモン配線COMは、ゲート線Yと同様に、行方向Hに沿って延出している。このようなゲート線Y及びコモン配線COMは、例えば同一材料を用いて同一工程で形成可能であり、モリブデン、アルミニウム、タングステン、チタンなどの導電材料によって形成されている。   As shown in FIGS. 2 and 3, the array substrate AR is formed by using an insulating substrate 20 having optical transparency such as a glass plate. In the array substrate AR, the gate line Y is disposed on the insulating substrate 20. Similarly, the common wiring COM is also disposed on the insulating substrate 20. Similar to the gate line Y, the common wiring line COM extends along the row direction H. Such a gate line Y and a common wiring COM can be formed in the same process using the same material, for example, and are formed of a conductive material such as molybdenum, aluminum, tungsten, or titanium.

このような絶縁基板20、ゲート線Y及びコモン配線COMは、第1絶縁膜であるゲート絶縁膜22によって覆われている。このゲート絶縁膜22は、例えば窒化シリコン(SiN)などの無機系材料によって形成されている。   The insulating substrate 20, the gate line Y, and the common wiring COM are covered with a gate insulating film 22 that is a first insulating film. The gate insulating film 22 is formed of an inorganic material such as silicon nitride (SiN).

ソース線Xは、ゲート絶縁膜22の上に配置されている。このソース線Xは、ゲート絶縁膜22を介してゲート線Y及びコモン配線COMと略直交している。このようなソース線Xは、例えばチタン/アルミニウム/チタンの積層体によって形成されている。   The source line X is disposed on the gate insulating film 22. The source line X is substantially orthogonal to the gate line Y and the common wiring line COM through the gate insulating film 22. Such a source line X is formed of, for example, a titanium / aluminum / titanium laminate.

第1電極E1は、ゲート絶縁膜22の上に配置されている。つまり、この第1電極E1は、ソース線Xと同一層に配置されている。各ソース線Xは、隣接する第1電極E1の間に配置されている。すなわち、第1電極E1は、各画素においてソース線Xから離間するように2本のソース線Xの間に配置されている。   The first electrode E1 is disposed on the gate insulating film 22. That is, the first electrode E1 is arranged in the same layer as the source line X. Each source line X is disposed between adjacent first electrodes E1. That is, the first electrode E1 is disposed between the two source lines X so as to be separated from the source line X in each pixel.

第1電極E1は、ソース線Xなどとは異なる材料によって形成され、例えば、インジウム・ティン・オキサイド(ITO)やインジウム・ジンク・オキサイド(IZO)などの光透過性を有する導電材料によって形成されている。また、この第1電極E1は、各画素PXにおいて画素形状に対応した島状、例えば、略四角形に形成されている。   The first electrode E1 is formed of a material different from the source line X and the like, and is formed of a light-transmitting conductive material such as indium tin oxide (ITO) and indium zinc oxide (IZO). Yes. In addition, the first electrode E1 is formed in an island shape corresponding to the pixel shape in each pixel PX, for example, a substantially square shape.

これらのゲート絶縁膜22、ソース線X及び第1電極E1は、第2絶縁膜であるパッシベーション膜24によって覆われている。このパッシベーション膜24は、例えば窒化シリコン(SiN)などの無機系材料によって形成されている。   The gate insulating film 22, the source line X, and the first electrode E1 are covered with a passivation film 24 that is a second insulating film. The passivation film 24 is formed of an inorganic material such as silicon nitride (SiN).

第2電極E2は、パッシベーション膜24の上に配置されている。この第2電極E2は、パッシベーション膜24を介して各画素PXの第1電極E1と対向する。つまり、パッシベーション膜24は、第1電極E1と第2電極E2との間に介在する層間絶縁膜として機能する。   The second electrode E <b> 2 is disposed on the passivation film 24. The second electrode E2 is opposed to the first electrode E1 of each pixel PX via the passivation film 24. That is, the passivation film 24 functions as an interlayer insulating film interposed between the first electrode E1 and the second electrode E2.

このような第2電極E2は、表示エリアDSPの全体にわたって一面に配置されている。すなわち、この第2電極E2は、各画素PXに対応して配置されるとともに画素間にも配置された概ねベタ状である。つまり、第2電極E2は、図3に示したようにゲート線Y及びコモン配線COMに対向するとともに、図4に示したようにソース線Xともに対向するように配置されている。なお、図4では、アレイ基板ARの主要部のみを図示している。第2電極E2は、第1電極E1と同様に、例えばITOやIZOなどの光透過性を有する導電材料によって形成されている。   Such a second electrode E2 is disposed over the entire display area DSP. That is, the second electrode E2 has a substantially solid shape that is arranged corresponding to each pixel PX and also arranged between the pixels. That is, the second electrode E2 is arranged so as to face the gate line Y and the common wiring COM as shown in FIG. 3 and also face the source line X as shown in FIG. In FIG. 4, only the main part of the array substrate AR is shown. Similar to the first electrode E1, the second electrode E2 is formed of a light-transmitting conductive material such as ITO or IZO.

第2電極E2には、第1電極E1と対向するスリットSLが形成されている。ここでは、第2電極E2のスリットSLは、例えば、略長方形状あるいは略長円形状に形成されている。図2に示した例では、このスリットSLは、その長軸Lが行方向H及び列方向Vと非平行となるように形成されている。このような複数のスリットSLは、列方向Vに並んでいるが、この形状に限らない。例えば、列方向Vに縦長の画素の上側半分と下側半分とでスリットSLの向きが異なっていても良い。   The second electrode E2 is formed with a slit SL facing the first electrode E1. Here, the slit SL of the second electrode E2 is formed in, for example, a substantially rectangular shape or a substantially oval shape. In the example shown in FIG. 2, the slit SL is formed such that its long axis L is not parallel to the row direction H and the column direction V. Such a plurality of slits SL are arranged in the column direction V, but are not limited to this shape. For example, the direction of the slit SL may be different between the upper half and the lower half of the vertically long pixels in the column direction V.

この第2電極E2は、コモン配線COMに電気的に接続されている。コモン配線COMと第2電極E2との間には、ゲート絶縁膜22及びパッシベーション膜24が介在している。第2電極E2は、これらのゲート絶縁膜22及びパッシベーション膜24を貫通するコンタクトホールCHを介してコモン配線COMに電気的に接続されている。   The second electrode E2 is electrically connected to the common wiring COM. A gate insulating film 22 and a passivation film 24 are interposed between the common wiring COM and the second electrode E2. The second electrode E2 is electrically connected to the common wiring line COM through a contact hole CH that penetrates the gate insulating film 22 and the passivation film 24.

スイッチング素子Wは、例えば、薄膜トランジスタ(TFT)によって構成されている。スイッチング素子Wの半導体層SCは、例えば、ポリシリコンやアモルファスシリコンなどによって形成可能であり、ここではアモルファスシリコンによって形成され、ボトムゲート型のトランジスタを構成している。   The switching element W is configured by, for example, a thin film transistor (TFT). The semiconductor layer SC of the switching element W can be formed of, for example, polysilicon, amorphous silicon, or the like. Here, the semiconductor layer SC is formed of amorphous silicon and constitutes a bottom gate type transistor.

スイッチング素子Wのゲート電極WGは、ゲート線Yに電気的に接続されている。このゲート電極WGは、ゲート線Yと同一材料を用いて同一工程で形成可能であり、ここでは、絶縁基板20の上においてゲート線Yと一体的に形成されている。このゲート電極WGは、ゲート絶縁膜22によって覆われている。   The gate electrode WG of the switching element W is electrically connected to the gate line Y. The gate electrode WG can be formed in the same process using the same material as the gate line Y. Here, the gate electrode WG is formed integrally with the gate line Y on the insulating substrate 20. The gate electrode WG is covered with a gate insulating film 22.

スイッチング素子Wの半導体層SCは、ゲート絶縁膜22の上においてゲート電極WGと対向するように島状に配置されている。   The semiconductor layer SC of the switching element W is arranged in an island shape on the gate insulating film 22 so as to face the gate electrode WG.

スイッチング素子Wのソース電極WS及びドレイン電極WDは、ゲート絶縁膜22の上に配置されている。ソース電極WSは、ソース線Xに電気的に接続される(あるいはソース線Xと一体的に形成される)とともに、半導体層SCにコンタクトしている。ドレイン電極WDは、第1電極E1に電気的に接続されるとともに、ソース電極WSから離れて半導体層SCにコンタクトしている。つまり、第1電極E1とスイッチング素子Wのドレイン電極WDとは、スルーホールを介することなく直接接続されている。   The source electrode WS and the drain electrode WD of the switching element W are disposed on the gate insulating film 22. The source electrode WS is electrically connected to the source line X (or formed integrally with the source line X) and is in contact with the semiconductor layer SC. The drain electrode WD is electrically connected to the first electrode E1, and is in contact with the semiconductor layer SC away from the source electrode WS. That is, the first electrode E1 and the drain electrode WD of the switching element W are directly connected without going through a through hole.

これらのソース電極WS及びドレイン電極WDは、ソース線Xと同一材料を用いて同一工程で形成可能である。このような半導体層SC、ソース電極WS及びドレイン電極WDは、パッシベーション膜24によって覆われている。   The source electrode WS and the drain electrode WD can be formed in the same process using the same material as the source line X. Such semiconductor layer SC, source electrode WS, and drain electrode WD are covered with a passivation film 24.

このような構成のアレイ基板ARの液晶層LQに接する面は、配向膜AL1によって覆われている。   The surface in contact with the liquid crystal layer LQ of the array substrate AR having such a configuration is covered with the alignment film AL1.

一方、対向基板CTは、ガラス板などの光透過性を有する絶縁基板30を用いて形成されている。図3に示したように、対向基板CTは、絶縁基板30の内面(すなわち液晶層LQに対向する面)に、各画素PXを区画するブラックマトリクスBMを備えている。   On the other hand, the counter substrate CT is formed using an insulating substrate 30 having optical transparency such as a glass plate. As shown in FIG. 3, the counter substrate CT includes a black matrix BM that partitions each pixel PX on the inner surface of the insulating substrate 30 (that is, the surface facing the liquid crystal layer LQ).

ブラックマトリクスBMは、絶縁基板30上において、アレイ基板ARに設けられたゲート線Yやソース線X、さらにはスイッチング素子Wなどの配線部に対向するように格子状に配置されている。このブラックマトリクスBMは、例えば黒色に着色された樹脂材料やクロム(Cr)などの遮光性の金属材料によって形成されている。   The black matrix BM is arranged in a lattice pattern on the insulating substrate 30 so as to face the gate lines Y and the source lines X provided on the array substrate AR, and further the wiring portions such as the switching elements W. The black matrix BM is formed of a light shielding metal material such as a resin material colored black or chromium (Cr), for example.

特に、カラー表示タイプの液晶表示装置においては、対向基板CTは、ブラックマトリクスBMによって囲まれた領域にカラーフィルタ層CFを備えている。カラーフィルタ層CFは、絶縁基板30上に配置され、互いに異なる複数の色、例えば赤色、青色、緑色といった3原色にそれぞれ着色された樹脂によって形成されている。赤色着色樹脂、青色着色樹脂、及び緑色着色樹脂は、それぞれ赤色画素、青色画素、及び緑色画素に対応して配置されている。   In particular, in a color display type liquid crystal display device, the counter substrate CT includes a color filter layer CF in a region surrounded by the black matrix BM. The color filter layer CF is disposed on the insulating substrate 30 and is formed of resins colored in a plurality of different colors, for example, three primary colors such as red, blue, and green. The red colored resin, the blue colored resin, and the green colored resin are disposed corresponding to the red pixel, the blue pixel, and the green pixel, respectively.

上述したような横電界を利用した液晶モードにおいては、対向基板CTの液晶層LQに接する面が平坦であることが望ましく、対向基板CTは、さらに、カラーフィルタ層CFの表面の凹凸を平坦化するように比較的厚い膜厚で配置されたオーバーコート層などを備えていることが望ましい。   In the liquid crystal mode using the lateral electric field as described above, it is desirable that the surface of the counter substrate CT in contact with the liquid crystal layer LQ is flat, and the counter substrate CT further flattens the unevenness of the surface of the color filter layer CF. Thus, it is desirable to have an overcoat layer or the like disposed with a relatively thick film thickness.

対向基板CTの液晶層LQに接する面は、配向膜AL2によって覆われている。配向膜AL1及びAL2は、例えばポリイミドによって形成されている。   The surface in contact with the liquid crystal layer LQ of the counter substrate CT is covered with the alignment film AL2. The alignment films AL1 and AL2 are made of polyimide, for example.

上述したようなアレイ基板ARと対向基板CTとは、それぞれの配向膜AL1及び配向膜AL2が対向するように配置されている。このとき、アレイ基板ARと対向基板CTとの間には、図示しないスペーサ(例えば、樹脂材料によって一方の基板と一体的に形成された柱状スペーサ)が配置され、これにより、所定のギャップが形成される。アレイ基板ARと対向基板CTとは、所定のギャップが形成された状態でシール材によって貼り合わせられている。   The array substrate AR and the counter substrate CT as described above are arranged so that the alignment films AL1 and AL2 face each other. At this time, a spacer (not shown) (for example, a columnar spacer formed integrally with one substrate by a resin material) is disposed between the array substrate AR and the counter substrate CT, thereby forming a predetermined gap. Is done. The array substrate AR and the counter substrate CT are bonded together with a sealing material in a state where a predetermined gap is formed.

液晶層LQは、これらのアレイ基板ARの配向膜AL1と対向基板CTの配向膜AL2との間に形成されたギャップに封入された液晶分子LMを含む液晶組成物によって構成されている。   The liquid crystal layer LQ is composed of a liquid crystal composition including liquid crystal molecules LM sealed in a gap formed between the alignment film AL1 of the array substrate AR and the alignment film AL2 of the counter substrate CT.

配向膜AL1及び配向膜AL2は、液晶層LQに含まれる液晶分子LMの配向を規制するようにラビング処理されている。液晶層LQに含まれる液晶分子LMは、配向膜AL1及び配向膜AL2による規制力によって配向されている。配向膜AL1及び配向膜AL2のラビング方向は、第2電極E2に形成されたスリットSLの長軸と非平行且つ非直角である。   The alignment film AL1 and the alignment film AL2 are rubbed so as to regulate the alignment of the liquid crystal molecules LM contained in the liquid crystal layer LQ. The liquid crystal molecules LM contained in the liquid crystal layer LQ are aligned by the regulating force by the alignment film AL1 and the alignment film AL2. The rubbing directions of the alignment film AL1 and the alignment film AL2 are nonparallel and non-perpendicular to the major axis of the slit SL formed in the second electrode E2.

透過型の液晶表示パネルLPNを備えた液晶表示装置は、さらに、液晶表示パネルLPNに対してアレイ基板AR側に配置された照明ユニットすなわちバックライトユニットBLを備えている。このバックライトユニットBLは、アレイ基板AR側から液晶表示パネルLPNを照明する。このようなバックライトとしては、種々の形態が適用可能であり、また、光源として発光ダイオード(LED)を利用したものや冷陰極管(CCFL)を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。   The liquid crystal display device including the transmissive liquid crystal display panel LPN further includes an illumination unit, that is, a backlight unit BL disposed on the array substrate AR side with respect to the liquid crystal display panel LPN. The backlight unit BL illuminates the liquid crystal display panel LPN from the array substrate AR side. As such a backlight, various forms are applicable, and any of those using a light emitting diode (LED) or a cold cathode tube (CCFL) as a light source can be applied. A description of the detailed structure is omitted.

この液晶表示装置は、液晶表示パネルLPNの一方の外面(すなわちアレイ基板ARの液晶層LQと接触する面とは反対の面)に設けられた光学素子OD1を備え、また、液晶表示パネルLPNの他方の外面(すなわち対向基板CTの液晶層LQと接触する面と反対の面)に設けられた光学素子OD2を備えている。   The liquid crystal display device includes an optical element OD1 provided on one outer surface of the liquid crystal display panel LPN (that is, the surface opposite to the surface in contact with the liquid crystal layer LQ of the array substrate AR). The optical element OD2 provided on the other outer surface (that is, the surface opposite to the surface in contact with the liquid crystal layer LQ of the counter substrate CT) is provided.

これらの光学素子OD1及びOD2は、それぞれ偏光板を含み、例えば、第1電極E1と第2電極E2との間に電位差が形成されていない(つまり、第1電極E1と第2電極E2との間に電界が形成されていない)無電界時において、液晶表示パネルLPNの透過率が最低となる(つまり、黒色画面を表示する)ノーマリーブラックモードを実現している。   Each of these optical elements OD1 and OD2 includes a polarizing plate, for example, no potential difference is formed between the first electrode E1 and the second electrode E2 (that is, the first electrode E1 and the second electrode E2 A normally black mode is realized in which the transmittance of the liquid crystal display panel LPN is lowest (that is, a black screen is displayed) when there is no electric field between which no electric field is formed.

すなわち、このような液晶表示装置においては、無電界時には、液晶分子LMは、その長軸Dが配向膜AL1及び配向膜AL2のラビング方向Sと平行な方位を向くように配向されている。このような状態では、バックライトユニットBLからのバックライト光は、光学素子OD1を透過した後、液晶表示パネルLPNを透過し、光学素子OD2に吸収される(黒色画面表示)。   That is, in such a liquid crystal display device, when there is no electric field, the liquid crystal molecules LM are aligned such that the major axis D is oriented in a direction parallel to the rubbing direction S of the alignment films AL1 and AL2. In such a state, the backlight light from the backlight unit BL passes through the optical element OD1, passes through the liquid crystal display panel LPN, and is absorbed by the optical element OD2 (black screen display).

第1電極E1と第2電極E2との間に電位差が形成された場合(つまり、第1電極E1にコモン電位とは異なる電位の電圧が印加された電圧印加時)には、第1電極E1と第2電極E2との間に横電界(フリンジ電界)が形成される。この横電界は、スリットSLを介してその長軸Lに対して直交する方位に形成される。   When a potential difference is formed between the first electrode E1 and the second electrode E2 (that is, when a voltage having a potential different from the common potential is applied to the first electrode E1), the first electrode E1 A lateral electric field (fringe electric field) is formed between the first electrode E2 and the second electrode E2. This transverse electric field is formed in the direction orthogonal to the major axis L through the slit SL.

このとき、液晶分子LMの配向状態は、例えば液晶分子LMの長軸Dがラビング方向Sから横電界に平行な方向を向くように変化する。このように、液晶分子LMの長軸Dの方位がラビング方向Sから変化すると、液晶層LQを透過する光に対する変調率が変化する。このため、バックライトユニットBLから出射され液晶表示パネルLPNを透過したバックライト光の一部は、第2光学素子OD2を透過する(白色画面表示)。つまり、液晶表示パネルLPNの透過率は、電界の大きさに依存して変化する。横電界を利用した液晶モードでは、このようにして選択的にバックライト光を透過し、画像を表示する。   At this time, the alignment state of the liquid crystal molecules LM changes, for example, such that the major axis D of the liquid crystal molecules LM is directed from the rubbing direction S in a direction parallel to the lateral electric field. As described above, when the orientation of the major axis D of the liquid crystal molecule LM changes from the rubbing direction S, the modulation factor for the light transmitted through the liquid crystal layer LQ changes. Therefore, part of the backlight light emitted from the backlight unit BL and transmitted through the liquid crystal display panel LPN is transmitted through the second optical element OD2 (white screen display). That is, the transmittance of the liquid crystal display panel LPN changes depending on the magnitude of the electric field. In the liquid crystal mode using the horizontal electric field, the backlight is selectively transmitted in this way, and an image is displayed.

ところで、この実施の形態においては、液晶表示装置は、ゲート線Yと第2電極E2との間を電気的にシールドするシールド電極SEを備えている。すなわち、図2及び図5に示すように、シールド電極SEは、ゲート絶縁膜22の上においてソース線Xから離間し、ゲート線Yと対向するように配置されている。なお、図5では、アレイ基板ARの主要部のみを図示している。このようなシールド電極SEは、パッシベーション膜24によって覆われている。   By the way, in this embodiment, the liquid crystal display device includes a shield electrode SE that electrically shields between the gate line Y and the second electrode E2. That is, as shown in FIGS. 2 and 5, the shield electrode SE is disposed on the gate insulating film 22 so as to be separated from the source line X and to face the gate line Y. In FIG. 5, only the main part of the array substrate AR is shown. Such a shield electrode SE is covered with a passivation film 24.

第2電極E2は、パッシベーション膜24を介してシールド電極SEと対向し、パッシベーション膜24を貫通するスルーホールTHを介してシールド電極SEと電気的に接続されている。つまり、シールド電極SEは、第2電極E2と同様に、コモン電位に設定されている。   The second electrode E2 faces the shield electrode SE through the passivation film 24, and is electrically connected to the shield electrode SE through a through hole TH penetrating the passivation film 24. That is, the shield electrode SE is set to a common potential similarly to the second electrode E2.

このような構成によれば、異なる電位の導電層の間に絶縁膜の界面が位置しなくなる。すなわち、この実施の形態によれば、ゲート絶縁膜22とパッシベーション膜24とが直接重なる部分において絶縁膜の界面が形成される。このような界面では、膜質の差などに起因してチャージしやすい。   According to such a configuration, the interface of the insulating film is not located between the conductive layers having different potentials. That is, according to this embodiment, the interface of the insulating film is formed at the portion where the gate insulating film 22 and the passivation film 24 directly overlap. Such an interface is likely to be charged due to a difference in film quality.

本実施形態では、絶縁基板20上において同一層に配置されたゲート線Y及びコモン配線COMと、パッシベーション膜24上において同一層に配置された第2電極E2との間に、ゲート絶縁膜22及びパッシベーション膜24が介在する。ここで、コモン配線COMと第2電極E2とは実質的に同電位であり、たとえこれらの間に絶縁膜の界面が介在しても、チャージアップすることはない。一方で、ゲート線Yと第2電極E2とは異なる電位であり、これらの間に絶縁膜の界面が存在する場合、チャージアップするおそれがある。   In the present embodiment, the gate insulating film 22 and the common wiring COM disposed in the same layer on the insulating substrate 20 and the second electrode E2 disposed in the same layer on the passivation film 24 A passivation film 24 is interposed. Here, the common wiring COM and the second electrode E2 are substantially at the same potential, and even if the interface of the insulating film is interposed between them, the common wiring COM and the second electrode E2 are not charged up. On the other hand, when the gate line Y and the second electrode E2 are at different potentials, and there is an interface of the insulating film between them, there is a possibility of charging up.

そこで、ゲート線Yと第2電極E2との間に位置するゲート絶縁膜22上にシールド電極SEを配置したことにより、ゲート絶縁膜22とパッシベーション膜24とが直接重なることがなく、チャージアップの原因となる界面が形成されない。このため、チャージアップに起因した焼き付などの不良の発生を抑制することができ、表示品位を改善することが可能となる。   Therefore, by arranging the shield electrode SE on the gate insulating film 22 located between the gate line Y and the second electrode E2, the gate insulating film 22 and the passivation film 24 do not directly overlap, and charge-up is performed. The causal interface is not formed. For this reason, generation | occurrence | production of defects, such as image sticking resulting from charge-up, can be suppressed, and it becomes possible to improve display quality.

なお、このシールド電極SEは、コモン電位となることから、同一層に配置されるソース線X及び第1電極E1とは電気的に絶縁されている。つまり、シールド電極SEとソース線X及び第1電極E1とは互いに離間している。   Since the shield electrode SE has a common potential, it is electrically insulated from the source line X and the first electrode E1 arranged in the same layer. That is, the shield electrode SE, the source line X, and the first electrode E1 are separated from each other.

このようなシールド電極SEは、ゲート絶縁膜22の上に配置される他の導電層、例えば第1電極E1あるいはソース線Xと同一材料によって形成可能である。これによれば、シールド電極SEは、第1電極E1あるいはソース線Xと同一工程で形成可能である。このため、シールド電極SEを形成するための別個の工程を追加する必要がなく、材料の利用効率の改善、さらには、製造コストの増大を抑制できる。   Such a shield electrode SE can be formed of the same material as another conductive layer disposed on the gate insulating film 22, for example, the first electrode E1 or the source line X. According to this, the shield electrode SE can be formed in the same process as the first electrode E1 or the source line X. For this reason, it is not necessary to add a separate process for forming the shield electrode SE, and it is possible to improve the material utilization efficiency and further suppress an increase in manufacturing cost.

なお、製造プロセス上の制約がある場合、シールド電極SEは、ソース線Xと同一材料によって形成することがより望ましい。具体的には、第2電極E2とコモン配線COMとを接続するコンタクトホールCH及び第2電極E2とシールド電極SEとを接続するスルーホールTHを同時に形成する場合、このエッチング工程においては、コンタクトホールCHがゲート絶縁膜22及びパッシベーション膜24を確実に貫通する一方で、スルーホールTHがパッシベーション膜24を貫通してシールド電極SEで留まるような選択比に設定される。   If there are restrictions on the manufacturing process, the shield electrode SE is more preferably formed of the same material as the source line X. Specifically, when simultaneously forming the contact hole CH connecting the second electrode E2 and the common wiring COM and the through hole TH connecting the second electrode E2 and the shield electrode SE, in this etching step, the contact hole The selection ratio is set such that CH penetrates the gate insulating film 22 and the passivation film 24 reliably while the through hole TH penetrates the passivation film 24 and remains at the shield electrode SE.

このとき、第1電極E1を形成するようなITOなどの導電材料は、スルーホールTHを形成するエッチングによって削られやすく、接続抵抗の上昇を招いたり、最悪の場合には除去されて導通を確保できなくなったりする場合もある。   At this time, the conductive material such as ITO that forms the first electrode E1 is easily scraped by the etching that forms the through hole TH, which causes an increase in connection resistance or is removed in the worst case to ensure conduction. It may not be possible.

一方で、ソース線Xを形成する金属材料は、エッチングの際の選択比によって確実に残留させる制御が容易である。したがって、導通の信頼性を確保しやすい。   On the other hand, the metal material forming the source line X can be easily controlled to remain reliably by the selection ratio during etching. Therefore, it is easy to ensure the reliability of conduction.

図5に示した例では、シールド電極SEは、第1電極E1あるいはソース線Xと同一材料によって単一の導電層として形成したが、複数の導電層を組み合わせて形成しても良い。   In the example shown in FIG. 5, the shield electrode SE is formed as a single conductive layer using the same material as the first electrode E1 or the source line X, but may be formed by combining a plurality of conductive layers.

例えば、図6に示した例では、シールド電極SEは、スルーホールTHを介して第2電極E2とコンタクトするコンタクト部SE1と、主としてゲート線Yと第2電極E2との間に介在するシールド部SE2とによって構成されている。なお、図6では、アレイ基板ARの主要部のみを図示している。   For example, in the example shown in FIG. 6, the shield electrode SE includes a contact part SE1 that contacts the second electrode E2 through the through hole TH, and a shield part that is mainly interposed between the gate line Y and the second electrode E2. And SE2. In FIG. 6, only the main part of the array substrate AR is shown.

コンタクト部SE1については、上述した通り、導通の信頼性を確保する上で、ソース線Xを形成する金属材料によって形成することが望ましい。シールド部SE2は、第1電極E1と同一材料によって形成されている。   As described above, the contact part SE1 is preferably formed of a metal material for forming the source line X in order to ensure the reliability of conduction. The shield part SE2 is formed of the same material as the first electrode E1.

このような構成であっても、先に示した例と同様の効果が得られる。   Even with such a configuration, the same effect as the example described above can be obtained.

以上説明したように、この実施の形態によれば、良好な表示品位を実現することが可能な液晶表示装置を提供することができる。   As described above, according to this embodiment, it is possible to provide a liquid crystal display device capable of realizing a good display quality.

なお、この発明は、上記実施形態そのものに限定されるものではなく、その実施の段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。   In addition, this invention is not limited to the said embodiment itself, In the stage of implementation, it can change and implement a component within the range which does not deviate from the summary. Further, various inventions can be formed by appropriately combining a plurality of constituent elements disclosed in the embodiment. For example, some components may be deleted from all the components shown in the embodiment. Furthermore, you may combine suitably the component covering different embodiment.

図1は、この発明の一実施の形態に係る横電界を利用した液晶モードの液晶表示装置の構成を概略的に示す図である。FIG. 1 is a diagram schematically showing a configuration of a liquid crystal mode liquid crystal display device using a lateral electric field according to an embodiment of the present invention. 図2は、図1に示した液晶表示装置に適用される画素の構成例を概略的に示す平面図である。FIG. 2 is a plan view schematically showing a configuration example of a pixel applied to the liquid crystal display device shown in FIG. 図3は、図2に示した画素をA−A線で切断したスイッチング素子を含む構造を概略的に示す断面図である。FIG. 3 is a cross-sectional view schematically showing a structure including a switching element obtained by cutting the pixel shown in FIG. 2 along the line AA. 図4は、図2に示した画素をB−B線で切断したソース線を含む構造を概略的に示す断面図である。FIG. 4 is a cross-sectional view schematically showing a structure including a source line obtained by cutting the pixel shown in FIG. 2 along the line BB. 図5は、図2に示した画素をC−C線で切断したシールド電極を含む構造を概略的に示す断面図である。FIG. 5 is a cross-sectional view schematically showing a structure including a shield electrode obtained by cutting the pixel shown in FIG. 2 along the line CC. 図6は、図2に示した画素をC−C線で切断したシールド電極を含む他の構造を概略的に示す断面図である。FIG. 6 is a cross-sectional view schematically showing another structure including a shield electrode obtained by cutting the pixel shown in FIG. 2 along the line CC.

符号の説明Explanation of symbols

LPN…液晶表示パネル
AR…アレイ基板 CT…対向基板 LQ…液晶層
DSP…表示エリア PX…画素
Y…ゲート線 X…ソース線 COM…コモン配線 W…スイッチング素子
E1…第1電極(画素電極) E2…第2電極(コモン電極) SL…スリット
22…ゲート絶縁膜(第1絶縁膜) 24…パッシベーション膜(第2絶縁膜)
30…絶縁基板 BM…ブラックマトリクス CF…カラーフィルタ層
SE…シールド電極 SE1…コンタクト部 SE2…シールド部
LPN ... Liquid crystal display panel AR ... Array substrate CT ... Counter substrate LQ ... Liquid crystal layer DSP ... Display area PX ... Pixel Y ... Gate line X ... Source line COM ... Common wiring W ... Switching element E1 ... First electrode (pixel electrode) E2 ... Second electrode (common electrode) SL ... Slit 22 ... Gate insulating film (first insulating film) 24 ... Passivation film (second insulating film)
30 ... Insulating substrate BM ... Black matrix CF ... Color filter layer SE ... Shield electrode SE1 ... Contact part SE2 ... Shield part

Claims (6)

第1基板と第2基板との間に液晶層を保持した構成の液晶表示装置であって、
前記第1基板は、
絶縁基板と、
前記絶縁基板の上に配置されたゲート線と、
前記絶縁基板及び前記ゲート線を覆うように配置された第1絶縁膜と、
前記第1絶縁膜の上に配置された第1電極と、
前記第1絶縁膜の上において前記ゲート線と交差するように配置されたソース線と、
前記第1絶縁膜の上において前記ソース線から離間し、前記ゲート線と対向するように配置されたシールド電極と、
前記第1絶縁膜、前記第1電極、前記ソース線、及び、前記シールド電極を覆うように配置された第2絶縁膜と、
前記第2絶縁膜の上において、前記第1電極と対向するように配置され、且つ、前記シールド電極と電気的に接続され、前記第1電極と対向するスリットが形成された第2電極と、
を備えたことを特徴とする液晶表示装置。
A liquid crystal display device having a configuration in which a liquid crystal layer is held between a first substrate and a second substrate,
The first substrate is
An insulating substrate;
A gate line disposed on the insulating substrate;
A first insulating film disposed to cover the insulating substrate and the gate line;
A first electrode disposed on the first insulating film;
A source line disposed on the first insulating film so as to intersect the gate line;
A shield electrode disposed on the first insulating film so as to be separated from the source line and to face the gate line;
A second insulating film disposed to cover the first insulating film, the first electrode, the source line, and the shield electrode;
A second electrode disposed on the second insulating film so as to face the first electrode, electrically connected to the shield electrode, and formed with a slit facing the first electrode;
A liquid crystal display device comprising:
前記シールド電極は、前記第1電極と同一材料であることを特徴とする請求項1に記載の液晶表示装置。   The liquid crystal display device according to claim 1, wherein the shield electrode is made of the same material as the first electrode. 前記シールド電極は、前記ソース線と同一材料であることを特徴とする請求項1に記載の液晶表示装置。   The liquid crystal display device according to claim 1, wherein the shield electrode is made of the same material as the source line. 前記絶縁基板の上に配置されたコモン電位のコモン配線を備え、
前記第2電極は、前記第1絶縁膜及び前記第2絶縁膜を貫通するコンタクトホールを介して前記コモン配線に電気的に接続されたことを特徴とする請求項1に記載の液晶表示装置。
A common wiring having a common potential disposed on the insulating substrate;
The liquid crystal display device according to claim 1, wherein the second electrode is electrically connected to the common wiring through a contact hole penetrating the first insulating film and the second insulating film.
前記第2電極は、画素がマトリクス状に配置された表示エリアの全域にわたって一面に形成されたことを特徴とする請求項4に記載の液晶表示装置。   The liquid crystal display device according to claim 4, wherein the second electrode is formed over the entire display area in which pixels are arranged in a matrix. 前記第1絶縁膜の上に配置され前記第1電極に接続されたドレイン電極を含むスイッチング素子を備えたことを特徴とする請求項1に記載の液晶表示装置。   The liquid crystal display device according to claim 1, further comprising a switching element that is disposed on the first insulating film and includes a drain electrode connected to the first electrode.
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