JPH10221705A - Liquid crystal display element - Google Patents

Liquid crystal display element

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JPH10221705A
JPH10221705A JP2530697A JP2530697A JPH10221705A JP H10221705 A JPH10221705 A JP H10221705A JP 2530697 A JP2530697 A JP 2530697A JP 2530697 A JP2530697 A JP 2530697A JP H10221705 A JPH10221705 A JP H10221705A
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JP
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formed
electrode
gate
bus
insulating film
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Application number
JP2530697A
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Japanese (ja)
Inventor
Toshiya Inada
Yasuhiro Ukai
利弥 稲田
育弘 鵜飼
Original Assignee
Hoshiden Philips Display Kk
ホシデン・フィリップス・ディスプレイ株式会社
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Abstract

PROBLEM TO BE SOLVED: To prevent display unevenness due to deviation in a relative position between a pixel electrode and a common electrode and to prevent burning of a screen due to a change of an electric field due to stored charges on an insulation film.
SOLUTION: In an IPS(in-plane switching) mode/top gate type/TFT matrix type LCD, a source electrode 11a, a source bus 11, a drain electrode 12a, the pixel electrode 12 and the common electrode 8 are formed as the same layer. A gate insulation film 9 is formed on a glass substrate 6a formed with various electrodes, etc., while excepting display area of respective pixels. A gate bus 7 and a storage capacity bus 20 are formed on the gate insulation film 9. The storage capacity bus 20 is formed so as to be overlapped a part of the pixel electrode 12, and capacity Cs is formed between both. The adjacent gate bus may be used instead of the storage capacity bus.
COPYRIGHT: (C)1998,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】横電界モード(IPS;インプレイン・スイッチングモード、とも言う)のTFT TFT of; (in-plane switching mode, also referred IPS) transverse electric field mode BACKGROUND OF THE INVENTION
(薄膜トランジスタ)マトリクス型の液晶表示素子に関し、特に画素電極と共通電極との相対的位置ずれの防止と、ゲート絶縁膜中に電荷が蓄積されることによる画面の焼付の防止に関する。 It relates to a liquid crystal display device (TFT) matrix, in particular the pixel electrode and the prevention of the relative positional deviation between the common electrode, on the prevention of the screen of the baking due to the charges in the gate insulating film are accumulated.

【0002】 [0002]

【従来の技術】従来のTFTマトリクス型の液晶表示素子(LCDと言う)は、ガラス基板の内面に画素電極及びスイッチング素子としてのTFTの形成されたTFT Conventional TFT-LCD of (say LCD) is, TFT formed of a TFT as a pixel electrode and a switching element on the inner surface of the glass substrate
アレイ基板と、ガラス基板の内面にほぼ一面に共通電極の形成された対向基板とを近接対向させ、それらの間にTN(ツイスト・ネマチック)形液晶などを封入して、 An array substrate and a counter substrate formed of the common electrode to substantially one surface on the inner surface of the glass substrate is closely opposed, by enclosing the like TN (twisted nematic) type liquid crystal therebetween,
画素電極と共通電極との間に信号電圧を印加し、これにより液晶に基板とほぼ直角な電界を印加して液晶分子を動かし、光の透過を制御するのが最も一般的であった。 The signal voltage is applied between the pixel electrode and the common electrode, thereby moving the liquid crystal molecules by applying a substantially perpendicular field to the substrate in the liquid crystal, to control the transmission of light is the most common.

【0003】これに対して、図7に示すようにTFTアレイ基板1に画素電極12と共通電極8を噛み合うように配置し、対向基板2には電極を形成しないで、両基板間に液晶3を封入して、電極12と8の間に信号電圧を印加し、基板にほぼ平行な電界により液晶分子を動かし、光の透過を制御するIPS(in−plane−s [0003] In contrast, arranged so as to mesh with the common electrode 8 and the pixel electrode 12 on the TFT array substrate 1, as shown in FIG. 7, the counter substrate 2 without forming the electrodes, the liquid crystal 3 between the substrates by sealing, a signal voltage is applied between the electrodes 12 and 8, move liquid crystal molecules by electric field substantially parallel to the substrate, IPS to control the transmission of light (in-plane-s
witching)モードが、視角特性に優れていることから最近注目されている。 witching) mode has been recently attention because of its excellent viewing angle characteristics.

【0004】図7に示す従来例では、ガラス基板6の内面に第1層として金属より成るゲートバス7と、共通電極8とが形成され、それらの上及び間に第2層としてゲート絶縁膜9がほぼ一面に形成される。 [0004] In the conventional example shown in FIG. 7, the gate bus 7 made of a metal as a first layer on the inner surface of the glass substrate 6, and the common electrode 8 is formed, the gate insulating film as a second layer between on them and 9 is formed substantially in one surface. なおゲートバス7、共通電極8はガラス基板6の周辺に延長され、外部接続用端子(図示せず)が形成されるが、それら端子上のゲート絶縁膜9はエッチングにより除去される。 Incidentally gate bus 7, the common electrode 8 is extended to the periphery of the glass substrate 6, but the external connection terminal (not shown) is formed, the gate insulating film 9 on which the terminal is removed by etching. ゲート絶縁膜9上にTFTの半導体層(a−Si)10が形成された後、第3層としてソース電極11a、ソースバス11、ドレイン電極12a、画素電極12が形成される。 After the semiconductor layer of TFT on the gate insulating film 9 (a-Si) 10 is formed, the source electrode 11a as a third layer, the source bus 11, the drain electrode 12a, the pixel electrode 12 is formed. 画素電極12は共通電極8の一部と重なるように形成され、両者の間にゲート絶縁膜を誘電体とする蓄積容量が形成される。 Pixel electrode 12 is formed so as to overlap with a portion of the common electrode 8, the storage capacity for the gate insulating film as a dielectric between them is formed. それらソースバス11、画素電極12 They source bus 11, the pixel electrode 12
等の形成されたガラス基板6の内面に第4層として絶縁膜13が一面に形成される。 Insulating film 13 as a fourth layer is formed on one surface on the inner surface of the glass substrate 6 formed of equal.

【0005】対向基板2では、ガラス基板14の内面にブラックマトリクス15とカラーフィルタ16が形成され、それらの上に一面に絶縁膜17が形成される。 [0005] In the opposing substrate 2, a black matrix 15 and the color filter 16 is formed on the inner surface of the glass substrate 14, an insulating film 17 is formed on one surface on them. なお図7では、ゲート電極7a、ゲートバス7がソース電極11a、ドレイン電極12a、半導体層10の下側に配されているので、ボトムゲート型のTFTまたはLCD In FIG. 7, the gate electrode 7a, the gate bus 7 a source electrode 11a, the drain electrode 12a, so are arranged on the lower side of the semiconductor layer 10, the bottom gate type TFT or LCD
と呼ばれる。 It called the. 更に図7AのTFT19はチャネルエッチ型で、図10Aに示すように半導体層10の幅がソース電極11a、ドレイン電極12aの縁まで広がっている場合もある。 Furthermore TFT19 in FIG. 7A is a channel-etched, there is a case where the width of the semiconductor layer 10 as shown in FIG. 10A is spread to the edges of the source electrode 11a, the drain electrode 12a. チャネルエッチ型の名はソース電極11a Name of the channel etch type source electrode 11a
とドレイン電極12aの間の半導体層10の導電性をもつ表面層(n + a−Siより成るオーミックコンタクト層)をエッチングして除去することから来ている。 It comes from removing by etching the surface layer having conductivity of the semiconductor layer 10 between the drain electrode 12a of the (n + a-Si formed of the ohmic contact layer). ボトムゲート型にはこの他に図10Bに示すチャネル保護膜型があり、広く用いられている。 The bottom-gate type has channel protective film type shown in Figure 10B In addition, widely used. この場合は、半導体層10の表面層の上にSiO 2 ,SiNxなどのチャネル保護膜24が形成される。 In this case, the channel protective film 24 such as SiO 2, SiNx is formed on the surface layer of the semiconductor layer 10.

【0006】 [0006]

【発明が解決しようとする課題】図7の従来例では、第1層に共通電極8が、第3層に画素電極12がそれぞれ形成されている。 In the conventional example of FIG. 7 [SUMMARY OF THE INVENTION], the common electrode 8 in the first layer, the pixel electrode 12 are formed on the third layer. 即ち電極8と12は別々の層で形成されている。 That electrode 8 and 12 are formed in separate layers. 電極8及び12それぞれの製造工程で使用するマスクパターン間で相対的な位置ずれが無ければ、図8Aに示すように両電極間の距離a,bは相等しいようにされている(a=b)。 Without relative positional deviation between the mask pattern used in electrodes 8 and 12 respectively of the manufacturing process, the distance a between the electrodes as shown in FIG. 8A, b is adapted phase equal (a = b ). しかしながら、実際にはマスクパターン間の位置ずれが存在し、例えば画素電極12 In practice, however, there is positional deviation between the mask pattern, for example, the pixel electrode 12
が図において右側にずれるか、或いは共通電極8が左側にずれて形成されると、上記電極間の距離がa′,b′ There either shifted to the right in the figure, or the common electrode 8 is formed deviated to the left, the distance between the electrodes is a ', b'
に変化し、a′<a,b′>bとなる。 Changes in, and a '<a, b'> b. そうすると、 Then,
a,bに対応する領域で両電極間に印加される電界強度Ea=Ebは、Ea′>Eb′となり、この液晶パネルの輝度対印加電圧特性は、a′またはb′区間では、それぞれ理想的な特性(a=b)を図において左側または右側にシフトしたようなまたはの特性となり、L a, the electric field intensity Ea = Eb being applied between the electrodes in a region corresponding to b is Ea '> Eb', and the brightness versus applied voltage characteristics of the liquid crystal panel is in a 'or b' segment, respectively ideal become such or characteristics as shifted to the left or right in FIG characteristics of (a = b), L
CDの光学特性が変化する。 Optical properties of the CD will change. そのため画面全体に表示むらが発生する。 Therefore uneven display on the entire screen is generated.

【0007】また、図7の従来例では画素領域のゲート絶縁膜9及び絶縁膜13中及び各膜との界面の蓄積電荷によって液晶側の電気力線18(電界に対応する)が影響を受け、そのため画面の焼付け現象が発生する問題がある。 [0007] (corresponding to the electric field) electric power line 18 of the liquid crystal side of the interface charges accumulated in the gate insulating film 9 and the insulating film 13 and in each layer of the pixel area in the conventional example of FIG. 7 is influenced , baking phenomenon of the order screen there is a problem that occurs. また、絶縁膜中に蓄積電荷がない場合でも画素電極12と共通電極8との間の電界が絶縁膜により分極される。 Further, the electric field between the common electrode 8 and the pixel electrode 12 even if there is no accumulated charge in the insulating film is polarized by an insulating film. つまり、液晶層をスイッチングさせるために、高い駆動電圧が必要となり、消費電力の増加になる。 That is, in order to switch the liquid crystal layer, a high driving voltage is required, the increase in power consumption.

【0008】この発明は、画素電極12と共通電極8との相対的な位置ずれのために生ずる表示むらと、絶縁膜中の蓄積電荷による画面の焼付を防止することを目的としている。 [0008] The invention aims a display unevenness caused due to the relative positional deviation between the pixel electrode 12 and the common electrode 8, to prevent the seizure of the screen by the accumulated charge in the insulating film.

【0009】 [0009]

【課題を解決するための手段】 In order to solve the problems]

(1)請求項1の発明は、ガラス基板の内面にトップゲート型TFT(薄膜トランジスタ)、画素電極、共通電極の形成されたTFTアレイ基板と、対向基板とが液晶層を挟んで近接対向され、それら基板とほぼ平行な電界により液晶分子を動かして光の透過を制御するIPS (1) The invention of claim 1, the top gate on the inner surface of the glass substrate type TFT (thin film transistor), a pixel electrode, a TFT array substrate having the common electrode, and a counter substrate are closely facing each other across the liquid crystal layer, to move liquid crystal molecules by electric field substantially parallel and their substrate IPS to control the transmission of light
(イン・プレイン・スイッチング)モード・トップゲート型・TFTマトリクス型の液晶表示素子に関する。 It relates to a liquid crystal display element of the (in-plane switching) mode, a top gate type · TFT matrix type. 請求項1では、TFTのソース電極及びドレイン電極と、 According to claim 1, a source electrode and a drain electrode of the TFT,
それらソース電極及びドレイン電極にそれぞれ接続されたソースバス及び画素電極と、共通電極とが、ガラス基板の内面に同じ層として形成される。 And the source bus and the pixel electrodes to which a source electrode and a drain electrode connected respectively, and the common electrode is formed as the same layer on the inner surface of the glass substrate. ソース電極とドレイン電極の間及びその近傍に半導体層が形成され、各種の電極、バス及び半導体層の形成されたガラス基板の内面に、ゲート絶縁膜が、各画素の表示領域を除いて形成され、そのゲート絶縁膜上に、ゲートバスが半導体層と重なるように形成される。 Semiconductor layer between and in the vicinity thereof of a source electrode and a drain electrode are formed, various electrodes, on the inner surface of the glass substrate formed with the bus and the semiconductor layer, a gate insulating film is formed except for a display region of each pixel , to the gate insulating film, a gate bus is formed so as to overlap with the semiconductor layer. ゲート絶縁膜上に、蓄積容量用バスが画素電極の一部と重なるように形成される。 On the gate insulating film, the storage capacitor bus is formed so as to overlap with part of the pixel electrode. (2)請求項2の発明は、前記(1)における蓄積容量用バスの代りに、隣接画素のゲートバスを利用したものであり、画素電極と隣接のゲートバスとの間にゲート絶縁膜を誘電体とする蓄積容量が形成される。 (2) The invention of claim 2, wherein instead of the storage capacitor bus in (1) is obtained by utilizing the gate bus of an adjacent pixel, a gate insulating film between the gate bus of an adjacent pixel electrode storage capacitor to a dielectric is formed. (3)請求項3の発明もIPSモード・トップゲート型・TFTマトリクス型の液晶表示素子に関する。 (3) a liquid crystal display device of the invention also IPS-mode top gate type, TFT matrix claim 3. 請求項3では、TFTのソース電極及びドレイン電極と、そのソース電極に接続されたソースバスとがガラス基板の内面に同じ層として形成され、それらソース電極とドレイン電極との間及びその近傍に半導体層が形成され、それら各種電極、バス及び半導体層の形成されたガラス基板の内面にゲート絶縁膜が一面に形成される。 According to claim 3, a source electrode and a drain electrode of the TFT, and a source bus connected to the source electrode is formed as the same layer on the inner surface of the glass substrate, a semiconductor between and in the vicinity of those source and drain electrodes layers are formed, those various electrodes, buses and the semiconductor layer a gate insulating film formed the inner surface of the glass substrate is formed on one surface. そのゲート絶縁膜上に、ゲートバスと、画素電極及び共通電極とが同じ層として形成され、画素電極は、ゲート絶縁膜に形成されたコンタクトホールを通じてドレイン電極に接続される。 As the gate insulating film, a gate bus, a pixel electrode and a common electrode are formed as the same layer, the pixel electrode is connected to the drain electrode through a contact hole formed in the gate insulating film. 共通電極は、ドレイン電極の一部と重なるように形成され、それら両電極の間に、ゲート絶縁膜を誘電体とする蓄積容量が形成される。 The common electrode is formed to overlap with part of the drain electrode, between which the electrodes, the storage capacity for the gate insulating film as a dielectric is formed. (4)請求項4の発明は、IPSモード・ボトムゲート型・TFTマトリクス型の液晶表示素子に関する。 (4) The invention according to claim 4 relates to an IPS mode, bottom-gate-TFT-LCD for. 請求項4では、TFTのゲートバスと、蓄積容量用バスとが、ガラス基板の内面に同じ層として形成され、それらゲートバス及び蓄積容量用バスの形成されたガラス基板の内面に、ゲート絶縁膜が一面に形成される。 According to claim 4, the gate bus TFT, the storage capacitor bus is formed as the same layer on the inner surface of the glass substrate, on their gate bus and the inner surface of a glass substrate formed with the storage capacitor bus, a gate insulating film There are formed on one surface. そのゲート絶縁膜上に、TFTの半導体層または半導体層とその上のチャネル保護膜とがゲートバスと重なるように形成され、その半導体層または半導体層とチャネル保護膜の形成されたゲート絶縁膜上に、TFTのソース電極及びドレイン電極と、それらソース電極及びドレイン電極にそれぞれ接続されたソースバス及び画素電極と、共通電極とが同じ層として形成される。 As the gate insulating film, a semiconductor layer or a semiconductor layer of the TFT and the channel protection film thereon is formed so as to overlap with the gate bus, the semiconductor layer or the semiconductor layer and the channel protective film of a gate insulating film formed on , the source and drain electrodes of the TFT, and the source bus and the pixel electrodes respectively connected to their source electrode and the drain electrode, and the common electrode are formed as the same layer. 画素電極の一部が蓄積容量用バスと重なるように形成される。 Part of the pixel electrode is formed so as to overlap with the storage capacitor bus. (5)請求項5の発明は、前記(1)における蓄積容量用バスの代りに、隣接画素のゲートバスを使用したものであり、画素電極と隣接ゲートバスとの間にゲート絶縁膜を誘電体とする蓄積容量が形成される。 (5) The invention of claim 5, wherein instead of the storage capacitor bus in (1) is obtained by using the gate bus of an adjacent pixel, dielectric gate insulating film between the pixel electrode and an adjacent gate bus storage capacitor to the body is formed. (6)請求項6の発明も、IPSモード・ボトムゲート型・TFTマトリクス型の液晶表示素子に関する。 (6) The invention of claim 6 relates to IPS mode bottom gate-TFT-LCD for. 請求項6では、TFTのゲートバスと、画素電極及び共通電極とが、ガラス基板の内面に同じ層として形成される。 According to claim 6, and the gate bus TFT, and the pixel electrode and the common electrode, it is formed as the same layer on the inner surface of the glass substrate.
それら各種電極、バスの形成されたガラス基板の内面にゲート絶縁膜が、各画素の表示領域を除いて形成され、 Those various electrodes, a gate insulating film on the inner surface of the glass substrate formed of the bus is formed except for a display region of each pixel,
そのゲート絶縁膜上に、TFTの半導体層または半導体層とその上のチャネル保護膜とが形成され、その半導体層または半導体層とチャネル保護膜の形成されたゲート絶縁膜上に、TFTのソース電極及びドレイン電極と、 A gate insulating film, it is formed a semiconductor layer or a semiconductor layer of the TFT and the channel protection film thereon, in that the semiconductor layer or the semiconductor layer and the channel protective film of a gate insulating film formed on the source electrode of the TFT and a drain electrode,
そのソース電極に接続されたソースバスとが同じ層として形成される。 A source bus connected to the source electrode is formed as the same layer. ドレイン電極は、ゲート絶縁膜に形成されたコンタクトホールを通じて画素電極に接続される。 The drain electrode is connected to the pixel electrode through a contact hole formed in the gate insulating film.
ドレイン電極の一部が共通電極と重なるよう形成され、 Is formed as a portion of the drain electrode overlaps the common electrode,
それら両電極の間にゲート絶縁膜を誘電体とする蓄積容量が形成される。 A storage capacitor for the gate insulating film as a dielectric between them two electrodes are formed.

【0010】 [0010]

【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION

(実施例1)請求項1の発明の実施例を図1に、図7と対応する部分に同じ符号を付けて示す。 Examples of the invention (Example 1) according to claim 1 in FIG. 1, shown with the same reference numerals to portions corresponding to FIG. 7. 図1ではトップゲート型のTFT19のソース電極11a及びドレイン電極12aと、それらソース電極11a及びドレイン電極12aにそれぞれ接続されたソースバス11及び画素電極12と、共通電極8とが、ガラス基板6の内面に同じ層として(この例では第1層として)形成される。 A source electrode 11a and drain electrode 12a of the TFT19 a top gate type in FIG. 1, the source bus 11 and the pixel electrodes 12 respectively connected to their source electrode 11a and drain electrode 12a, and the common electrode 8, the glass substrate 6 as the same layer on the inner surface (in this example as the first layer) is formed. ソース電極11aとドレイン電極12aの間及びその近傍にa−Siなどの半導体層10が形成される。 The semiconductor layer 10 of a-Si or the like is formed between and around the source electrode 11a and the drain electrode 12a. 前記各種の電極、バス及び半導体層10の形成されたガラス基板6の内面に、ゲート絶縁膜9が、各画素の表示領域を除いて形成される。 The various electrodes, the inner surface of the glass substrate 6 formed of a bus and the semiconductor layer 10, the gate insulating film 9 is formed except for a display region of each pixel.

【0011】ゲート絶縁膜9上に、ゲートバス7が半導体層10と重なるように形成される。 [0011] On the gate insulating film 9, a gate bus 7 is formed so as to overlap with the semiconductor layer 10. また、ゲート絶縁膜9上に、蓄積容量用バス20が画素電極12の一部と重なるように形成され、両者の間にゲート絶縁膜9を誘電体とする蓄積容量Csが形成される。 Further, on the gate insulating film 9, the storage capacitor bus 20 is formed so as to overlap with part of the pixel electrode 12, storage capacitor Cs to the gate insulating film 9 and a dielectric therebetween is formed. ソースバス1 Source bus 1
1、共通電極8よりガラス基板6の周辺に延長された端末部に外部接続用の端子が形成され、その端子上のゲート絶縁膜9をエッチングにより除去する必要があるが、 1, common from electrode 8 to the terminal portion extended around the glass substrate 6 is the terminal for external connection are formed, it is necessary to remove the gate insulating film 9 on its terminals by etching,
その時同時に、各画素の表示領域のゲート絶縁膜9も除去される。 As the same time, the gate insulating film 9 in the display region of each pixel are also removed. 従って、工程数は増加しない。 Therefore, the number of steps is not increased.

【0012】請求項1の発明では、画素電極12と共通電極8とを同じ層に形成するので同じ工程で同一のマスクパターンを使用して同時に形成できる。 [0012] In the present invention of claim 1 can be formed simultaneously using the same mask pattern in the same step because it forms the pixel electrode 12 and the common electrode 8 in the same layer. 従って、両電極間の相対的な位置ずれは生じない。 Accordingly, relative displacement between the electrodes does not occur. 従って、従来例で述べたような表示むらは発生しない。 Accordingly, display unevenness as described in the conventional example does not occur. また各画素の表示領域ではゲート絶縁膜9は除去されているので、画素電極12と共通電極8との間の電界に対応する電気力線1 Since the display area of ​​each pixel is the gate insulating film 9 is removed, the electric flux lines corresponding to the electric field between the common electrode 8 and the pixel electrode 12 1
8が従来例のようにゲート絶縁膜9等の蓄積電荷によるDC成分が液晶層に印加されるのを抑制できるため、画面の焼付き現象は起きない。 Since 8 can be prevented from DC component due to stored charge such as a gate insulating film 9 as in the prior art is applied to the liquid crystal layer, burn-in phenomenon of the screen does not occur. (実施例2)実施例1の蓄積容量バス20を設けないで、図2に示すように隣接する一方の画素の画素電極1 (Example 2) without providing the storage capacitor bus 20 of the first embodiment, pixel electrodes 1 of one of adjacent pixels as shown in FIG. 2
2と他方の画素のゲートバス7とを一部重なるように配置し、両者の間にゲート絶縁膜9を誘電体とする蓄積容量Csを形成したのが請求項2の発明であり、実施例1 And 2 and the other gate bus 7 pixels arranged so as to partially overlap, the gate insulating film 9 therebetween to form a storage capacitor Cs to the dielectric is the invention of claim 2, Example 1
と同じ効果が得られる。 The same effect as is obtained. (実施例3)請求項3の発明では、図3に示すようにトップゲート型TFTのソース電極11a及びドレイン電極12aと、そのソース電極12aに接続されたソースバス11とがガラス基板6の内面に同じ層として形成される。 (Example 3) In the invention of claim 3, the source electrode 11a and drain electrode 12a of the top gate type TFT as shown in FIG. 3, the inner surface of the source bus 11 and the glass substrate 6, which is connected to the source electrode 12a It is formed as the same layer to. ソース電極11aとドレイン電極12aとの間及びその近傍にa−Siなどの半導体層10が形成される。 The semiconductor layer 10 of a-Si or the like is formed between and around the the source electrode 11a and the drain electrode 12a. それら各種電極、バス及び半導体層の形成されたガラス基板6の内面にゲート絶縁膜9が一面に形成される。 Those various electrodes, the gate insulating film 9 on the inner surface of the glass substrate 6 formed of a bus and a semiconductor layer is formed on one surface. ゲート絶縁膜9上に、ゲートバス7及びゲート電極7aと、画素電極12及び共通電極8とが同じ層として形成される。 On the gate insulating film 9, a gate bus 7 and the gate electrode 7a, and the pixel electrode 12 and the common electrode 8 is formed as the same layer.

【0013】画素電極12はゲート絶縁膜9に形成されたコンタクトホール22を通じてドレイン電極12aに接続される。 [0013] The pixel electrode 12 is connected to the drain electrode 12a through a contact hole 22 formed in the gate insulating film 9. 共通電極8はドレイン電極12aの一部と重なるように形成され、両電極間にゲート絶縁膜9を誘電体とする蓄積容量Csが形成される。 The common electrode 8 is formed so as to overlap with part of the drain electrode 12a, a storage capacitor Cs to the gate insulating film 9 and the dielectric between the electrodes is formed. 図3においても、画素電極12と共通電極8とは同じ層に形成されるので相対位置のずれはない。 Also in FIG. 3, there is no relative positional deviation because it is formed in the same layer as the pixel electrode 12 and the common electrode 8. また、画素電極12と共通電極8との間及び上方にはゲート絶縁膜9はないので、 Further, since there is no gate insulating film 9 is between and above the pixel electrode 12 and the common electrode 8,
両電極の間の液晶側の電気力線18(電界と対応する) Liquid crystal side of the electric field lines 18 between the two electrodes (corresponding to the electric field)
は、従来例のように絶縁膜13やゲート絶縁膜9中の蓄積電荷による影響を受けることはない。 Will not be affected by the accumulated charge in the insulating film 13 and the gate insulating film 9 as in the prior art. 従って図3の場合も、従来例のような画面の焼付は起らない。 Thus in the case of FIG. 3, the screen of the baking, such as in the conventional example does not occur. (実施例4)請求項4の発明は、図4に示すようにIP Invention (Example 4) according to claim 4, IP as shown in FIG. 4
Sモード・ボトムゲート型・TFTマトリクス型の液晶表示素子に関する。 It relates to a liquid crystal display element of the S mode, bottom-gate type · TFT matrix type. 図4では、TFT19のゲートバス7と、蓄積容量用バス20が、ガラス基板6の内面に同じ層として形成される。 In Figure 4, the gate bus 7 of the TFT 19, the storage capacitor bus 20 is formed as the same layer on the inner surface of the glass substrate 6. ゲートバス7及び蓄積容量用バス20の形成されたガラス基板6の内面に、ゲート絶縁膜9が一面に形成される。 On the inner surface of the glass substrate 6 formed of the gate bus 7 and the storage capacitor bus 20, the gate insulating film 9 is formed on one surface. ゲート絶縁膜9上に、TFT On the gate insulating film 9, TFT
の半導体層10がゲートバス7と重なるように形成され、その半導体層10の形成されたゲート絶縁膜9上に、TFTのソース電極11a及びドレイン電極12a Semiconductor layer 10 is formed so as to overlap with the gate bus 7, on the gate insulating film 9 formed of the semiconductor layer 10, source electrode 11a and drain electrode 12a of the TFT
と、それらソース電極11a及びドレイン電極12aにそれぞれ接続されたソースバス11及び画素電極12 When, source bus 11 and the pixel electrodes 12 respectively connected to their source electrode 11a and drain electrode 12a
と、共通電極8とが同じ層として形成される。 When a common electrode 8 is formed as the same layer.

【0014】また、画素電極12の一部が蓄積容量用バス20と重なるように形成され、両者の間にゲート絶縁膜9を誘電体とする蓄積容量Csが形成される。 Further, part of the pixel electrode 12 is formed so as to overlap with the storage capacitor bus 20, the storage capacitor Cs to the gate insulating film 9 and a dielectric therebetween is formed. 図4の場合もこれまでの例と同様の効果が得られる。 The same effect as example of even this case of FIG. 4 is obtained. 図4ではTFT19としてチャネルエッチ型を示したが、チャネル保護型(図10B)を用いてもよい。 Showed channel etch type as TFT19 in FIG. 4, it may be used a channel protective type (Fig. 10B). (実施例5)請求項5の発明は、図5に示すように図4 Invention (Example 5) according to claim 5, FIG. As shown in FIG. 5 4
の蓄積容量(Cs)用バス20の代りに隣接のゲートバス7を用いた場合であり、同じ効果が得られる。 Instead of the storage capacitor (Cs) bus 20 is a case where a gate bus 7 adjacent the same effect. なお、 It should be noted that,
図5のTFT19をチャネル保護型(図10B)に代えてもよい。 The TFT19 in FIG. 5 may be replaced by channel-protective (Figure 10B). (実施例6)請求項6の発明も、図6に示すように、I Also the invention (Example 6) according to claim 6, as shown in FIG. 6, I
PSモード・ボトムゲート型・TFTマトリクス型の液晶表示素子に関する。 PS mode, bottom-gate type · TFT matrix type liquid crystal display element of. 図6では、TFT19のゲートバス7と、画素電極12及び共通電極8とが、ガラス基板6の内面に同じ層として形成される。 In Figure 6, the gate bus 7 of the TFT 19, the pixel electrode 12 and the common electrode 8 is formed as the same layer on the inner surface of the glass substrate 6. それら各種電極、 Those various electrode,
バスの形成されたガラス基板6の内面に、ゲート絶縁膜9が、各画素の表示領域を除いて形成される。 On the inner surface of the glass substrate 6 formed of a bus, a gate insulating film 9 is formed except for a display region of each pixel.

【0015】ゲート絶縁膜9上に、TFTの半導体層1 [0015] On the gate insulating film 9, TFT semiconductor layer 1
0が形成され、半導体層10の形成されたゲート絶縁膜9上に、TFTのソース電極11a及びドレイン電極1 0 is formed on the gate insulating film 9 formed of the semiconductor layer 10, source electrode 11a and the drain electrode 1 of the TFT
2aと、そのソース電極11aに接続されたソースバス11とが、同じ層として形成される。 And 2a, and the source bus 11 connected to the source electrode 11a is formed as the same layer. ドレイン電極12 Drain electrode 12
aは、ゲート絶縁膜9に形成されたコンタクトホール2 a, a contact hole 2 formed on the gate insulating film 9
2を通じて画素電極12に接続される。 It is connected to the pixel electrode 12 through 2. ドレイン電極1 Drain electrode 1
2aの一部が共通電極8と重なるよう形成され、それら両電極の間にゲート絶縁膜9を誘電体とする蓄積容量C Some of 2a is formed so as to overlap with the common electrode 8, the storage capacitor C to the gate insulating film 9 and a dielectric therebetween the electrodes
sが形成される。 s is formed. 図6の場合も図1〜図5の場合と同じ効果が得られることは明らかである。 It is clear that also the same effect as in FIGS. 1-5 obtained in the case of FIG 6. また、図6のTF In addition, TF shown in FIG. 6
T19をチャネル保護型(図10B)に代えてもよい。 T19 may be replaced with a channel protective type (FIG. 10B) a. (その他)これまでの説明では、IPSモード・TFT (Other) In the description so far, IPS mode · TFT
マトリクス型LCDの場合を述べたが、この発明はTF Mentioned in the case of matrix LCD, but the invention TF
Tを用いない従来の単純マトリクス型(XYマトリクス型)のようなパッシブ型のIPSモード・LCDにも応用できる。 T can be applied to a passive-type IPS mode · LCD, such as a conventional simple matrix type (XY matrix) using no. その場合、ソースバス11に相当するバスを例えば信号電極とし、共通電極8に相当するバスを走査電極とすればよい。 In that case, a bus, for example, signal electrode corresponding to the source bus 11, the bus corresponding to the common electrode 8 may be set to scan electrodes.

【0016】 [0016]

【発明の効果】 この発明では、画素電極12と共通電極8は同じ層として形成されるので、同一工程で、同じマスクを用いて同時に作製できる。 EFFECTS OF THE INVENTION The present invention, since the common electrode 8 and the pixel electrode 12 are formed as the same layer, the same process can be fabricated simultaneously using the same mask. よって、両者の間の相対的な位置ずれは生じないので、従来のような位置ずれによる表示むらは生じない。 Therefore, since no both relative positional deviation between the display unevenness does not occur due to positional deviation as in the prior art. 各画素の表示領域において、画素電極12及び共通電極8の上方(液晶側)にはゲート絶縁膜9などの絶縁膜は存在しないので、従来のように絶縁膜内の蓄積電荷により、液晶側の電気力線18が影響を受けることがなく、よって画面の焼付現象は起らない。 In the display region of each pixel, since there is an insulating film such as a gate insulating film 9 above (liquid crystal side) of the pixel electrode 12 and the common electrode 8, the conventional charge accumulated in the insulating film so that, in the liquid crystal side without electrical power line 18 is affected, thus burning phenomenon of the screen does not occur. この発明は、従来技術に比べて製造工程数を増やすことなく行える。 This invention is performed without increasing the number of manufacturing steps compared with the conventional art. この発明はTFTを用いないパッシブ型のIPSモードLCDにも応用できる。 The invention can be applied to the IPS mode LCD passive type without a TFT.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】請求項1の実施例を示す図で、AはBのa− [1] a diagram showing an embodiment of claim 1, A is the B a-
a′断面図、Bは平面図。 a 'cross-sectional view, B is a plan view.

【図2】請求項2の実施例を示す図で、AはBのa− [2] a diagram showing an embodiment of claim 2, A is the B a-
a′断面図、Bは平面図。 a 'cross-sectional view, B is a plan view.

【図3】請求項3の実施例を示す図で、AはBのa− [Figure 3] a diagram showing an embodiment of claim 3, A is the B a-
a′断面図、Bは平面図。 a 'cross-sectional view, B is a plan view.

【図4】請求項4の実施例を示す図で、AはBのa− [Figure 4] a view showing an embodiment of claim 4, A is the B a-
a′断面図、Bは平面図。 a 'cross-sectional view, B is a plan view.

【図5】請求項5の実施例を示す図で、AはBのa− [5] a diagram showing an embodiment of claim 5, A is the B a-
a′断面図、Bは平面図。 a 'cross-sectional view, B is a plan view.

【図6】請求項6の実施例を示す図で、AはBのa− [6] a diagram showing an embodiment of claim 6, A is the B a-
a′断面図、Bは平面図。 a 'cross-sectional view, B is a plan view.

【図7】従来のIPSモード・ボトムゲート型・TFT [7] conventional IPS mode, bottom-gate type · TFT
マトリクスLCDを示す図で、AはBのa−a′断面図、Bは平面図。 A diagram showing a matrix LCD, A is a-a 'cross-sectional view of B, B is a plan view.

【図8】図7の画素電極12と共通電極8との相対位置を示す原理的な平面図。 [8] The principle plan view showing the relative position of the pixel electrode 12 in FIG. 7 and the common electrode 8.

【図9】図8の各表示領域におけるパネルの輝度対印加電圧特性を示す図。 9 is a diagram showing the luminance versus applied voltage characteristic of the panel in the display area of ​​FIG.

【図10】ボトムゲート型TFTの断面図で、Aはチャネルエッチ型、Bはチャネル保護膜型を示す。 [10] a sectional view of a bottom gate type TFT, A is a channel-etched type, B denotes a channel protective film type.

Claims (6)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 ガラス基板の内面にトップゲート型TF 1. A top gate type on the inner surface of the glass substrate TF
    T(薄膜トランジスタ)、画素電極、共通電極の形成されたTFTアレイ基板と、対向基板とが液晶層を挟んで近接対向され、それら基板とほぼ平行な電界により液晶分子を動かして光の透過を制御するIPS(イン・プレイン・スイッチング)モード・トップゲート型・TFT T (TFT), a TFT array substrate having the pixel electrode, the common electrode, and the counter substrate are closely opposed across the liquid crystal layer, control the transmission of light to move liquid crystal molecules by electric field substantially parallel and their substrate the IPS (in-plane switching) mode, a top gate type · TFT
    マトリクス型の液晶表示素子において、 前記TFTのソース電極及びドレイン電極と、それらソース電極及びドレイン電極にそれぞれ接続されたソースバス及び前記画素電極と、前記共通電極とが、前記ガラス基板の内面に同じ層として形成され、 前記ソース電極とドレイン電極の間及びその近傍に半導体層が形成され、 前記各種の電極、バス及び半導体層の形成された前記ガラス基板の内面に、ゲート絶縁膜が、各画素の表示領域を除いて形成され、 そのゲート絶縁膜上に、ゲートバスが前記半導体層と重なるように形成され、 前記ゲート絶縁膜上に、蓄積容量用バスが前記画素電極の一部と重なるように形成されていることを特徴とする液晶表示素子。 In the matrix type liquid crystal display element, a source electrode and a drain electrode of the TFT, respectively in their source and drain electrodes connected to a source bus and the pixel electrode, the common electrode is the same on the inner surface of the glass substrate is formed as a layer, a semiconductor layer is formed between and around the said source and drain electrodes, the various electrodes, the inner surface of the glass substrate formed with the bus and the semiconductor layer, a gate insulating film, each pixel is the form with the exception of the display area, the gate insulating film, is formed so that the gate bus is overlapped with the semiconductor layer, on the gate insulating film, so that the storage capacitor bus overlaps a portion of the pixel electrode the liquid crystal display element characterized by being formed.
  2. 【請求項2】 ガラス基板の内面にトップゲート型TF 2. A top gate type on the inner surface of the glass substrate TF
    T、画素電極、共通電極の形成されたTFTアレイ基板と、対向基板とが液晶層を挟んで近接対向され、それら基板とほぼ平行な電界により液晶分子を動かして光の透過を制御するIPSモード・トップゲート型・TFTマトリクス型の液晶表示素子において、 前記TFTのソース電極及びドレイン電極と、それらソース電極及びドレイン電極にそれぞれ接続されたソースバス及び前記画素電極と、前記共通電極とが、前記ガラス基板の内面の同じ層に形成され、 前記ソース電極とドレイン電極の間及びその近傍に半導体層が形成され、 前記各種の電極、バス及び半導体層の形成された前記ガラス基板の内面に、ゲート絶縁膜が、各画素の表示領域を除いて形成され、 そのゲート絶縁膜上に、ゲートバスが前記半導体層及び隣接画素の画素 T, IPS mode pixel electrode, a TFT array substrate having the common electrode, and a counter substrate are closely facing each other across the liquid crystal layer, to move liquid crystal molecules by electric field substantially parallel to their substrate to control the transmission of light - in the top gate-type-TFT-LCD, and a source electrode and a drain electrode of the TFT, respectively in their source and drain electrodes connected to a source bus and the pixel electrode, and the said common electrode, said is formed in the same layer of the inner surface of the glass substrate, the semiconductor layer is formed between and around the said source and drain electrodes, the various electrodes, the inner surface of the glass substrate formed with the bus and the semiconductor layer, a gate an insulating film is formed except for a display region of each pixel, a gate insulating film, the pixel gate bus said semiconductor layer and adjacent pixels 電極の一部と重なるように形成され、 隣接する一方の画素の画素電極と他方の画素のゲートバスとの間に前記ゲート絶縁膜を誘電体とする蓄積容量が形成されていることを特徴とする液晶表示素子。 It is formed so as to overlap with part of the electrode, and wherein the storage capacitance of the gate insulating film as a dielectric between the gate bus of the pixel electrode and the other pixel of one of the adjacent pixels are formed A liquid crystal display device.
  3. 【請求項3】 ガラス基板の内面にトップゲート型TF 3. A top gate type on the inner surface of the glass substrate TF
    T、画素電極、共通電極の形成されたTFTアレイ基板と、対向基板とが液晶層を挟んで近傍対向され、それら基板とほぼ平行な電界により液晶分子を動かして光の透過を制御するIPSモード・トップゲート型・TFTマトリクス型の液晶表示素子において、 前記TFTのソース電極及びドレイン電極と、そのソース電極に接続されたソースバスとが前記ガラス基板の内面に同じ層として形成され、 それらソース電極とドレイン電極との間及びその近傍に半導体層が形成され、 それら各種電極、バス及び半導体層の形成された前記ガラス基板の内面にゲート絶縁膜が一面に形成され、 そのゲート絶縁膜上に、ゲートバスと、前記画素電極及び共通電極とが同じ層として形成され、 前記画素電極は、前記ゲート絶縁膜に形成されたコンタ T, IPS mode for controlling the TFT array substrate formed of a pixel electrode, the common electrode, and the counter substrate are near opposite sides of the liquid crystal layer, the electric field substantially parallel and their substrate the transmittance of light to move liquid crystal molecules - in the top gate-type-TFT-LCD, and a source electrode and a drain electrode of the TFT, and a source bus connected to the source electrode is formed as the same layer on the inner surface of the glass substrate, they source electrode the semiconductor layer is formed between and around the the drain electrode, those various electrodes, a gate insulating film on an inner surface of the glass substrate formed with the bus and the semiconductor layer is formed on one side, on the gate insulating film, a gate bus, and the pixel electrode and the common electrode are formed as the same layer, the pixel electrode is formed on the gate insulating film Conta トホールを通じて前記ドレイン電極に接続され、 前記共通電極は、前記ドレイン電極の一部と重なるように形成され、それら両電極の間に、前記ゲート絶縁膜を誘電体とする蓄積容量が形成されていることを特徴とする液晶表示素子。 Is connected to the drain electrode through Tohoru, the common electrode is formed so as to overlap with part of the drain electrode, between which the electrodes, the storage capacity for the gate insulating film as a dielectric is formed the liquid crystal display element characterized by.
  4. 【請求項4】 ガラス基板の内面にボトムゲート型TF 4. A bottom-gate-type TF in the inner surface of the glass substrate
    T、画素電極、共通電極の形成されたTFTアレイ基板と、対向基板とが液晶層を挟んで近接対向され、それら基板とほぼ平行な電界により液晶分子を動かして光の透過を制御するIPSモード・ボトムゲート型・TFTマトリクス型の液晶表示素子において、 前記TFTのゲートバスと、蓄積容量用バスとが、前記ガラス基板の内面に同じ層として形成され、 それらゲートバス及び蓄積容量用バスの形成された前記ガラス基板の内面に、ゲート絶縁膜が一面に形成され、 そのゲート絶縁膜上に、前記TFTの半導体層または半導体層とその上のチャネル保護膜とが前記ゲートバスと重なるように形成され、 その半導体層または半導体層とチャネル保護膜の形成されたゲート絶縁膜上に、前記TFTのソース電極及びドレイン電極と、それ T, IPS mode pixel electrode, a TFT array substrate having the common electrode, and a counter substrate are closely facing each other across the liquid crystal layer, to move liquid crystal molecules by electric field substantially parallel to their substrate to control the transmission of light · in the bottom gate type, TFT-LCD, the gate bus of the TFT, a storage capacitor bus is formed as the same layer on the inner surface of the glass substrate, forming their gate bus and a storage capacitor bus the inner surface of the glass substrate which is formed on the gate insulating film is one side, that on the gate insulating film, formed as a semiconductor layer or a semiconductor layer of the TFT and the channel protection film thereon overlaps with the gate bus is, in its semiconductor layer or the semiconductor layer and the channel protective film of a gate insulating film formed on a source electrode and a drain electrode of the TFT, it らソース電極及びドレイン電極にそれぞれ接続されたソースバス及び前記画素電極と、前記共通電極とが同じ層として形成され、 前記画素電極の一部が前記蓄積容量用バスと重なるように形成されていることを特徴とする液晶表示素子。 And Luo source electrode and each connected to a source bus and the pixel electrode to the drain electrode, and the common electrode is formed as the same layer, a portion of the pixel electrode is formed so as to overlap with the storage capacitor bus the liquid crystal display element characterized by.
  5. 【請求項5】 ガラス基板の内面にボトムゲート型TF 5. The bottom-gate-type TF in the inner surface of the glass substrate
    T、画素電極、共通電極の形成されたTFTアレイ基板と、対向基板とが液晶層を挟んで近接対向され、それら基板とほぼ平行な電界により液晶分子を動かして光の透過を制御するIPSモード・ボトムゲート型・TFTマトリクス型の液晶表示素子において、 前記TFTのゲートバスが前記ガラス基板の内面に形成され、 そのゲートバスの形成された前記ガラス基板の内面にゲート絶縁膜が一面に形成され、 そのゲート絶縁膜上に、前記TFTの半導体層または半導体層とその上のチャネル保護膜とが前記ゲートバスと重なるように形成され、 その半導体層または半導体層とチャネル保護膜の形成されたゲート絶縁膜上に、前記TFTのソース電極及びドレイン電極と、それらソース電極及びドレイン電極にそれぞれ接続されたソースバ T, IPS mode pixel electrode, a TFT array substrate having the common electrode, and a counter substrate are closely facing each other across the liquid crystal layer, to move liquid crystal molecules by electric field substantially parallel to their substrate to control the transmission of light · in the bottom gate type, TFT-LCD, the gate bus of the TFT is formed on the inner surface of the glass substrate, a gate insulating film is formed on one surface to the inner surface of the glass substrate formed of the gate bus , to the gate insulating film, a semiconductor layer or a semiconductor layer of the TFT and the channel protection film thereon is formed so as to overlap with the gate bus, formed of the semiconductor layer or the semiconductor layer and the channel protective film gate on the insulating film, a source electrode and a drain electrode of the TFT, are connected to their source electrode and a drain electrode source bus ス及び画素電極と、前記共通電極とが同じ層として形成され、 前記画素電極の一部が隣接画素のゲートバスと重なるように形成され、両者の間にゲート絶縁膜を誘電体とする蓄積容量が形成されていることを特徴とする液晶表示素子。 And scan and the pixel electrode, the common electrode is formed as the same layer, the portion of the pixel electrode is formed so as to overlap with the gate bus of an adjacent pixel, a storage capacitor for the gate insulating film as a dielectric therebetween the liquid crystal display element characterized by There are formed.
  6. 【請求項6】 ガラス基板の内面にボトムゲート型TF 6. The bottom-gate-type TF in the inner surface of the glass substrate
    T、画素電極、共通電極の形成されたTFTアレイ基板と、対向基板とが液晶層を挟んで近接対向され、それら基板とほぼ平行な電界により液晶分子を動かして光の透過を制御するIPSモード・ボトムゲート型・TFTマトリクス型の液晶表示素子において、 前記TFTのゲートバスと、前記画素電極及び共通電極とが、前記ガラス基板の内面に同じ層として形成され、 それら各種電極、バスの形成されたガラス基板の内面にゲート絶縁膜が、各画素の表示領域を除いて形成され、 そのゲート絶縁膜上に、前記TFTの半導体層または半導体層とその上のチャネル保護膜とが形成され、 その半導体層または半導体層とチャネル保護膜の形成されたゲート絶縁膜上に、前記TFTのソース電極及びドレイン電極と、そのソース電極に接続さ T, IPS mode pixel electrode, a TFT array substrate having the common electrode, and a counter substrate are closely facing each other across the liquid crystal layer, to move liquid crystal molecules by electric field substantially parallel to their substrate to control the transmission of light · in the bottom gate type, TFT-LCD, the gate bus of the TFT, and the pixel electrode and the common electrode is formed as the same layer on the inner surface of the glass substrate, those various electrodes are formed in the bus a gate insulating film on the inner surface of the glass substrate is formed except for a display region of each pixel, the gate insulating film, a semiconductor layer or a semiconductor layer of the TFT and the channel protection film thereon are formed, the It is connected to the semiconductor layer or the semiconductor layer and the channel protective film of a gate insulating film formed on a source electrode and a drain electrode of the TFT, its source electrode れたソースバスとが同じ層として形成され、 前記ドレイン電極は、前記ゲート絶縁膜に形成されたコンタクトホールを通じて前記画素電極に接続され、 前記ドレイン電極の一部が前記共通電極と重なるよう形成され、それら両電極の間に前記ゲート絶縁膜を誘電体とする蓄積容量が形成されていることを特徴とする液晶表示素子。 A source buses is formed as the same layer, the drain electrode, which is connected to the pixel electrode through a contact hole formed in the gate insulating film, a portion of the drain electrode is formed so as to overlap with the common electrode a liquid crystal display device characterized by the storage capacitor to the gate insulating film as a dielectric between them two electrodes are formed.
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Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6266118B1 (en) 1998-05-29 2001-07-24 Hyundai Electronics Industries Co., Ltd. Liquid crystal display of high aperture ratio and high transmittance having multi-domain having transparent conductive pixel and counter electrodes on the same substrate
US6469764B1 (en) 1998-05-29 2002-10-22 Hyundai Display Technology Inc. Liquid crystal display and method for manufacturing the same
US6583841B2 (en) * 1999-12-09 2003-06-24 Lg.Philips Lcd Co., Ltd. In-Plane switching LCD panel wherein pixel electrodes and common electrodes having plurality of first tips and second tips respectively
US6661492B2 (en) 2000-05-23 2003-12-09 Lg.Philips Lcd Co., Ltd. In-plane switching LCD device
US6784965B2 (en) 2000-11-14 2004-08-31 Lg.Philips Lcd Co., Ltd. In-plane switching mode liquid crystal display device and manufacturing method thereof
US6831318B2 (en) 1999-07-07 2004-12-14 Matsushita Electric Industrial Co., Ltd. Thin film transistor array
KR100719917B1 (en) 2000-12-30 2007-05-18 비오이 하이디스 테크놀로지 주식회사 Method for manufacturing in liquid crystal display device
JP2008009371A (en) * 2006-06-29 2008-01-17 Lg Philips Lcd Co Ltd Liquid crystal display device and method of fabricating the liquid crystal display device
KR100798540B1 (en) 2001-12-31 2008-01-28 비오이 하이디스 테크놀로지 주식회사 Method for manufacturing fringe field switching liquid crystal display
US7365819B2 (en) 2002-12-10 2008-04-29 Lg.Philips Lcd Co., Ltd. In-plane switching mode liquid crystal display device and method of fabricating the same
JP2010145862A (en) * 2008-12-19 2010-07-01 Toshiba Mobile Display Co Ltd Liquid crystal display device
US7847775B2 (en) 2005-02-28 2010-12-07 Epson Imaging Devices Corporation Electro-optical device, method of driving electro-optical device, and electronic apparatus
CN102569188A (en) * 2012-02-06 2012-07-11 深圳市华星光电技术有限公司 Thin film transistor array substrate and production method thereof
JP2013187536A (en) * 2012-03-05 2013-09-19 Lg Display Co Ltd Array substrate and method of fabricating the same
KR101369758B1 (en) * 2007-12-08 2014-03-05 엘지디스플레이 주식회사 Method of fabricating the array substrate for in-plane switching mode liquid crystal display device
JP2015028666A (en) * 1999-09-07 2015-02-12 株式会社ジャパンディスプレイ Liquid crystal display device

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6266118B1 (en) 1998-05-29 2001-07-24 Hyundai Electronics Industries Co., Ltd. Liquid crystal display of high aperture ratio and high transmittance having multi-domain having transparent conductive pixel and counter electrodes on the same substrate
US6469764B1 (en) 1998-05-29 2002-10-22 Hyundai Display Technology Inc. Liquid crystal display and method for manufacturing the same
US6831318B2 (en) 1999-07-07 2004-12-14 Matsushita Electric Industrial Co., Ltd. Thin film transistor array
US9632370B2 (en) 1999-09-07 2017-04-25 Japan Display Inc. Liquid crystal display device
US9488883B2 (en) 1999-09-07 2016-11-08 Japan Display Inc. Liquid crystal display device
JP2015028666A (en) * 1999-09-07 2015-02-12 株式会社ジャパンディスプレイ Liquid crystal display device
US9857643B2 (en) 1999-09-07 2018-01-02 Japan Display Inc. Liquid crystal display device
US6583841B2 (en) * 1999-12-09 2003-06-24 Lg.Philips Lcd Co., Ltd. In-Plane switching LCD panel wherein pixel electrodes and common electrodes having plurality of first tips and second tips respectively
US7259821B2 (en) 2000-05-23 2007-08-21 Lg. Philips Lcd Co., Ltd. In-plane switching LCD device
US6661492B2 (en) 2000-05-23 2003-12-09 Lg.Philips Lcd Co., Ltd. In-plane switching LCD device
US6784965B2 (en) 2000-11-14 2004-08-31 Lg.Philips Lcd Co., Ltd. In-plane switching mode liquid crystal display device and manufacturing method thereof
US7006189B2 (en) 2000-11-14 2006-02-28 Lg.Philips Lcd Co., Ltd. In-plane switching mode liquid crystal display device and manufacturing method thereof
KR100719917B1 (en) 2000-12-30 2007-05-18 비오이 하이디스 테크놀로지 주식회사 Method for manufacturing in liquid crystal display device
KR100798540B1 (en) 2001-12-31 2008-01-28 비오이 하이디스 테크놀로지 주식회사 Method for manufacturing fringe field switching liquid crystal display
US7365819B2 (en) 2002-12-10 2008-04-29 Lg.Philips Lcd Co., Ltd. In-plane switching mode liquid crystal display device and method of fabricating the same
US7847775B2 (en) 2005-02-28 2010-12-07 Epson Imaging Devices Corporation Electro-optical device, method of driving electro-optical device, and electronic apparatus
JP4578464B2 (en) * 2006-06-29 2010-11-10 エルジー ディスプレイ カンパニー リミテッド Method of manufacturing a liquid crystal display device and a liquid crystal display device
JP2008009371A (en) * 2006-06-29 2008-01-17 Lg Philips Lcd Co Ltd Liquid crystal display device and method of fabricating the liquid crystal display device
KR101369758B1 (en) * 2007-12-08 2014-03-05 엘지디스플레이 주식회사 Method of fabricating the array substrate for in-plane switching mode liquid crystal display device
JP2010145862A (en) * 2008-12-19 2010-07-01 Toshiba Mobile Display Co Ltd Liquid crystal display device
CN102569188A (en) * 2012-02-06 2012-07-11 深圳市华星光电技术有限公司 Thin film transistor array substrate and production method thereof
US8759823B2 (en) 2012-03-05 2014-06-24 Lg Display Co., Ltd. Array substrate and method of fabricating the same
JP2013187536A (en) * 2012-03-05 2013-09-19 Lg Display Co Ltd Array substrate and method of fabricating the same

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