JP5170134B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Abstract
Description
本発明は半導体装置及びその製造方法に関し、特に、複数の半導体チップを高密度に積層してなる半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly, to a semiconductor device formed by stacking a plurality of semiconductor chips at a high density and a manufacturing method thereof.
半導体パッケージおよび半導体チップの実装に関しては、実装面積、容積の小型化、高密度化、また、コストの低減が重要な要素の一つとなっている。この目的のために、半導体チップは微細化が進められ、これらを実装する手法として、複数の半導体チップをセラミック配線基板や、シリコン配線基板またはプリント配線基板上にワイヤボンディングもしくはフリップチップ実装するというマルチチップモジュール(以下、MCM)手法が用いられている。 Regarding the mounting of semiconductor packages and semiconductor chips, mounting area, size reduction, density increase, and cost reduction are one of the important factors. For this purpose, semiconductor chips have been miniaturized, and as a technique for mounting them, a plurality of semiconductor chips are bonded by wire bonding or flip chip mounting on a ceramic wiring board, silicon wiring board or printed wiring board. A chip module (hereinafter referred to as MCM) technique is used.
このMCM手法について図7を参照して説明する。まず、図7に示すように、従来のMCMは、シリコン基板15上にハンダバンプ17によってLSIチップ等の半導体チップ16が平面的に固定、接続され、シリコン基板15は更に実装基板14に接着剤20によって固定されている。また、シリコン基板15上には所定の配線パターンが形成されており、シリコン基板15の外部接続端子18と実装基板14のボンディングパッドとがボンディングワイヤ19で接続され、半導体チップ16の信号はハンダバンプ17、シリコン基板15上の配線パターン及びボンディングワイヤ19を介して外部に伝達される。
This MCM method will be described with reference to FIG. First, as shown in FIG. 7, in a conventional MCM, a
また、従来のMCMの他の形態として、図8に示す構造のものもある。このMCMは、基板21上にハンダバンプ17を介して半導体チップ16が平面的に固定、接続され、バンプ接合面は信頼性を向上させるために封止樹脂22によって封止されている。そして、この基板21には半導体チップ16の実装面と反対側の面に外部接続端子18が形成され、基板21の内部に立体的に形成された内部配線23によって半導体チップ16と外部接続端子18とを接続している。
As another form of the conventional MCM, there is a structure shown in FIG. In this MCM, the
また、複数の半導体チップを実装する他の方法として、マルチチップパッケージ(以下MCP)手法と呼ばれるものがあり、この手法は寸法の異なる複数のチップを立体的に積層し、ワイヤボンディングによって電気的に接続するものである。この従来のMCPについて、図9を参照して説明すると、基板21上にサイズの大きい半導体チップ16aが絶縁ペーストにより固定されており、半導体チップ16aの上には、更にサイズの小さい半導体チップ16bが同様に絶縁ペーストにより固定されている。そして、各々の半導体チップ16a、16bの電極端子と基板上の端子とはボンディングワイヤ19により接続されており、電気信号は基板の他面に設けた外部接続端子18を介して外部に伝達される。また、立体的に結線したボンディングワイヤ19の切断を防止し、信頼性を向上させるために半導体チップ16a、16bはモールド樹脂24により固定されている。 In addition, as another method for mounting a plurality of semiconductor chips, there is a so-called multi-chip package (hereinafter referred to as MCP) technique, in which a plurality of chips having different dimensions are stacked three-dimensionally and electrically connected by wire bonding. To connect. The conventional MCP will be described with reference to FIG. 9. A large-sized semiconductor chip 16a is fixed on the substrate 21 with an insulating paste, and a smaller-sized semiconductor chip 16b is formed on the semiconductor chip 16a. Similarly, it is fixed with an insulating paste. The electrode terminals of the semiconductor chips 16a and 16b and the terminals on the substrate are connected by bonding wires 19, and an electric signal is transmitted to the outside through the external connection terminals 18 provided on the other surface of the substrate. . Further, the semiconductor chips 16a and 16b are fixed by a mold resin 24 in order to prevent the bonding wires 19 connected in a three-dimensional manner from being cut and to improve the reliability.
この従来のMCPの製造方法について、図10を参照して説明すると、まず、ウェハ1及びウェハ2にそれぞれ半導体チップ16a、16b作り込んだ後、ウェハ1、2を所望の厚さとなるように各々裏面研磨し(S301、S303)、ダイシングによってウェハを分割して半導体チップを得る(S302、S304)。その後、半導体チップ16a及び半導体チップ16bを絶縁ペーストにより基板21にマウントし(S305)、各々の半導体チップ16a、16bの端子と基板21の端子とをボンディングワイヤ19により接続し(S306)、モールド樹脂24で封止した後(S307)、外部接続端子18を形成することにより(S308)、MCPが完成する。
This conventional MCP manufacturing method will be described with reference to FIG. 10. First, after the semiconductor chips 16a and 16b are formed on the
MCMやMCPのような、異なる機能デバイスを複合化し、システム化できるパッケージは、機能デバイスの製造プロセスが異なるため1つの半導体チップに集積化することがコストや技術的課題によって困難な半導体素子に用いられるものであるが、これらには以下に示す問題点がある。 Packages such as MCM and MCP that can be combined and systematized with different functional devices are used for semiconductor elements that are difficult to integrate on a single semiconductor chip due to different manufacturing processes of functional devices due to cost and technical issues. However, these have the following problems.
まず、従来のMCMに関しては、半導体チップ16を固定する基板として低コストのプリント配線板を使用した場合には、高精度な加工を実施することが困難であり、微細ピッチの半導体チップ16を搭載する基板を低コストで製造することができない。また、シリコン基板15を使用した場合には、貫通のビアホールを形成することができないため、外部接続端子18をボールグリットアレイ(BGA)タイプにすることができず、ワイヤボンディングにより外部との接続を行なわなければならない。従って、小型化という点で問題があり、また、シリコン基板15自体の製造コストが高くなってしまう。
First, with respect to the conventional MCM, when a low-cost printed wiring board is used as a substrate for fixing the
また、これらのMCMパッケージは、半導体チップ16を平面的に配置し、配線基板上で互いに接続するため、実装面積としては少なくとも搭載する半導体チップ16の面積の和とそれらを接続する配線エリアとが必要であり、必ずしも小型化、高密度化に適してはおらず、更に、配線長が長くなるために信号の遅延が生じ、所望の高速動作特性を得ることが難しいという問題がある。
In addition, these MCM packages have the
一方、半導体チップを立体的に積層するMCPの場合には、MCMに比べて実装面積を小さくすることができるが、半導体チップ16a、16bを立体的に積層してワイヤボンディングにより結線するため、パッケージ全体として厚みが増し、実装容積が増加してしまい、必ずしも高密度化には適していない。また、各々の半導体チップ16a、16bをボンディングワイヤ19で接続するため、ワイヤが長くなってしまい、寄生容量や配線抵抗により動作速度遅延が発生してしまうという問題が発生する。 On the other hand, in the case of an MCP in which semiconductor chips are three-dimensionally stacked, the mounting area can be reduced as compared with the MCM. However, since the semiconductor chips 16a and 16b are three-dimensionally stacked and connected by wire bonding, the package As a whole, the thickness increases and the mounting volume increases, which is not necessarily suitable for high density. Further, since the semiconductor chips 16a and 16b are connected by the bonding wires 19, the wires become long, and there arises a problem that an operation speed delay occurs due to parasitic capacitance and wiring resistance.
更に、MCPの製造方法においては、小型、高密度化するために半導体チップ16a、16bを薄く加工し、絶縁ペーストなどで基板21に実装し、ワイヤボンディングしているが、半導体チップ16a、16bを薄く加工するため、ダイシングした後の工程で半導体チップ16a、16bのハンドリングが困難であり、更に、薄く加工した半導体チップ16a、16bは剛性が低く、反りやうねりがペーストによる実装後に現れるため、その後のワイヤボンディング時に積層した半導体チップ16a、16bが破壊されてしまうという問題もある。 Further, in the MCP manufacturing method, the semiconductor chips 16a and 16b are thinly processed for miniaturization and high density, mounted on the substrate 21 with insulating paste or the like, and wire bonded. Since it is processed thinly, it is difficult to handle the semiconductor chips 16a and 16b in the process after dicing. Further, since the thinly processed semiconductor chips 16a and 16b have low rigidity and warping and waviness appear after mounting by paste, There is also a problem that the stacked semiconductor chips 16a and 16b are destroyed at the time of wire bonding.
本発明は、上記問題点に鑑みてなされたものであって、その目的の一つは、複数の半導体チップを小型でかつ高密度に実装し、電気的に最短な配線長で結線することができる半導体装置及びその製造方法を提供することにある。 The present invention has been made in view of the above problems, and one of its purposes is to mount a plurality of semiconductor chips in a small and high density and connect them with the shortest wiring length electrically. An object of the present invention is to provide a semiconductor device and a manufacturing method thereof.
また、本発明の第2の目的は、資材コスト、製造コストの上昇を抑制し、微細化された半導体チップの実装を確実に行うことができる半導体装置及びその製造方法を提供することにある。 A second object of the present invention is to provide a semiconductor device and a method for manufacturing the same that can suppress an increase in material cost and manufacturing cost and can reliably mount a miniaturized semiconductor chip.
上記目的を達成するため、本発明は、外部と接続するBGAからなる接続端子を有する第1のチップの前記接続端子形成面と同一面に、第2のチップがバンプを介して実装されてなる半導体装置において、前記第1のチップの実装面に対して、前記第2のチップの高さが前記接続端子よりも低く設定され、前記第2のチップの実装面と反対側の面に、前記バンプと同じ材質の、所定の高さの複数の突起を備え、前記第1のチップの実装面に対して、前記接続端子と前記第2のチップ上の前記突起とが略等しい高さとなるように前記突起の高さが設定されるものである。
To achieve the above object, according to the present invention, a second chip is mounted via bumps on the same surface as the connection terminal forming surface of a first chip having a connection terminal made of BGA connected to the outside. In the semiconductor device, the height of the second chip is set lower than the connection terminal with respect to the mounting surface of the first chip, and the surface opposite to the mounting surface of the second chip is A plurality of protrusions of the same material as the bump and having a predetermined height are provided so that the connection terminals and the protrusions on the second chip have substantially the same height with respect to the mounting surface of the first chip. The height of the protrusion is set to the above.
本発明によれば、下記記載の効果を奏する。 According to the present invention, the following effects can be obtained.
本発明の第1の効果は、複数の半導体チップの実装において、実装面積および実装容積を小さくすることができ、各々の半導体チップの接続にかかる配線長を最短とすることができるということである。 The first effect of the present invention is that in mounting a plurality of semiconductor chips, the mounting area and the mounting volume can be reduced, and the wiring length required to connect each semiconductor chip can be minimized. .
その理由は、実装基板を使用することなく、一方の半導体チップ1a上に再配線を設け、外部接続端子であるBGA端子の高さより十分低くなるように薄く加工した他方の半導体チップ1bと外部接続端子とを同一の面に設け、再配線により、半導体チップ1aと半導体チップ1bと外部接続端子との相互接続を行っているからである。 The reason is that, without using a mounting substrate, a rewiring is provided on one semiconductor chip 1a, and the other semiconductor chip 1b processed to be thinner than the height of the BGA terminal which is an external connection terminal is externally connected. This is because the terminals are provided on the same surface, and the semiconductor chip 1a, the semiconductor chip 1b, and the external connection terminals are interconnected by rewiring.
また、本発明の第2の効果は、半導体チップ1aに接続される半導体チップ1bの裏面に金属突起を複数配置することにより、マザーボードへの実装時に、半導体チップ2が発生する熱量の放熱する効果、グランド電位を強化する効果及び半導体装置をマザーボードに実装する際の接続補強の効果を高めることができるということである。 The second effect of the present invention is that a plurality of metal protrusions are arranged on the back surface of the semiconductor chip 1b connected to the semiconductor chip 1a, so that the amount of heat generated by the semiconductor chip 2 is radiated when mounted on the mother board. The effect of strengthening the ground potential and the effect of reinforcing the connection when the semiconductor device is mounted on the mother board can be enhanced.
また、本発明の第3の効果は、実装基板を使用することなく、再配線をウェハ上のプロセスで形成することができるため、寸法精度が高く、微細化に適し、又、資材コストを削減することができるということである。 In addition, the third effect of the present invention is that rewiring can be formed by a process on a wafer without using a mounting substrate, so that dimensional accuracy is high, suitable for miniaturization, and material cost is reduced. Is that you can.
また、本発明の第4の効果は、半導体チップ1bを半導体チップ1aに実装した後、裏面研削して薄く加工するため、薄い半導体チップ1bをハンドリングする必要がなく、作業性を向上させることができ、また、従来の方法に比べて工程数を削減することができるため、コストを低くすることができるということである。 The fourth effect of the present invention is that, after the semiconductor chip 1b is mounted on the semiconductor chip 1a, the back surface is ground and thinned, so that it is not necessary to handle the thin semiconductor chip 1b, and the workability can be improved. In addition, since the number of steps can be reduced as compared with the conventional method, the cost can be reduced.
本発明に係る半導体装置は、その好ましい一実施の形態において、半導体チップ1a上に、半導体チップ1aと半導体チップ1bと外部接続端子4とを相互に配線する再配線3が形成され、再配線3上には、半導体チップ1a周囲の外部接続端子4形成領域及び半導体チップ1a中央の半導体チップ1b実装領域に開口を有する絶縁樹脂6が設けられ、外部接続端子4形成領域の開口にはランド5を介してBGAからなる外部接続端子4が形成され、半導体チップ1bの実装領域の開口には電極11及びバンプ8を介して半導体チップ1bがフリップチップ接続され、バンプ8接合面は封止樹脂7により封止されるものであり、半導体チップ1bは、外部接続端子4と同一面に実装され、かつ、外部接続端子4よりも低くなるように裏面が研削され、高密度に実装される。
In a preferred embodiment of the semiconductor device according to the present invention, a rewiring 3 for wiring the semiconductor chip 1a, the semiconductor chip 1b, and the external connection terminal 4 to each other is formed on the semiconductor chip 1a. On the upper side, an insulating resin 6 having an opening is provided in the external connection terminal 4 formation region around the semiconductor chip 1a and the semiconductor chip 1b mounting region in the center of the semiconductor chip 1a, and a
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について、図面を参照して以下に説明する。 In order to describe the above-described embodiment of the present invention in more detail, examples of the present invention will be described below with reference to the drawings.
まず、本発明の第1の実施例に係る半導体装置について、図1及び図2を参照して説明する。図1及び図2は、本実施例の半導体装置の構造を模式的に示す断面図である。 First, a semiconductor device according to a first embodiment of the present invention will be described with reference to FIGS. 1 and 2 are cross-sectional views schematically showing the structure of the semiconductor device of this example.
図1に示すように、本実施例の半導体装置を構成する半導体チップ1aには、半導体チップ1aと外部接続端子4との接続、半導体チップ1aと半導体チップ1bとの接続、半導体チップ1bと外部接続端子4との接続、および半導体チップ1aと半導体チップ1bと外部接続端子4との相互接続がなされる再配線3が形成され、この再配線3は所定の開口を有する絶縁樹脂6により絶縁され、半導体チップ1a周囲の開口部にはランド5を介してBGAからなる外部接続端子4が形成され、また、中央部には電極11を介してバンプ8によって半導体チップ1bが実装されている。そしてランド5にはBGAからなる外部接続端子4が形成されている。また、半導体チップ1bは、外部接続端子4の高さより十分低くなるように薄く加工され、バンプ8の接合面は封止樹脂7により封止されている。
As shown in FIG. 1, the semiconductor chip 1a constituting the semiconductor device of the present embodiment includes a connection between the semiconductor chip 1a and the external connection terminal 4, a connection between the semiconductor chip 1a and the semiconductor chip 1b, and a semiconductor chip 1b and the outside. A rewiring 3 is formed to connect to the connection terminal 4 and to interconnect the semiconductor chip 1a, the semiconductor chip 1b, and the external connection terminal 4. The rewiring 3 is insulated by an insulating resin 6 having a predetermined opening. The external connection terminal 4 made of BGA is formed in the opening around the semiconductor chip 1a through the
ここで、本実施例では、半導体チップ1aとして、通常の未研削ウェハとして用いられている厚さ625μm程度のウェハを使用し、半導体チップ1bは100μm程度の厚さとしている。この半導体チップ1bの厚さは、温度サイクルによって発生する半導体チップ1aの反りに対してバンプ接続部や封止樹脂層の応力を緩和するように反りが倣うため、薄ければ薄いほど好ましく、半導体チップ1aに貼り合わせた状態で外部接続端子4よりも低くなる範囲で50μm、30μm等の任意の厚さに設定することができる。また、研削が可能で半導体チップ1bの特性を損なわなければ10μm程度の厚さにしてもよい。また、半導体チップ1aの厚さについても625μmに限らず、半導体チップ1aのハンドリング、強度等を勘案して任意の厚さに設定することができ、例えば、研削を施した500μm、400μm等の厚さであっても良い。 Here, in this embodiment, a wafer having a thickness of about 625 μm used as a normal unground wafer is used as the semiconductor chip 1a, and the semiconductor chip 1b has a thickness of about 100 μm. The thickness of the semiconductor chip 1b is preferably as thin as possible because the warp mimics the warp of the bump connection part and the sealing resin layer with respect to the warp of the semiconductor chip 1a generated by the temperature cycle. The thickness can be set to an arbitrary thickness of 50 μm, 30 μm, etc. within a range lower than that of the external connection terminal 4 in a state of being bonded to the chip 1a. The thickness may be about 10 μm as long as grinding is possible and the characteristics of the semiconductor chip 1b are not impaired. Further, the thickness of the semiconductor chip 1a is not limited to 625 μm, and can be set to any thickness in consideration of the handling, strength, etc. of the semiconductor chip 1a. For example, the thickness of 500 μm, 400 μm, etc. after grinding. It may be.
また、半導体チップ1a、1bを貼り合わせた半導体装置とマザーボードとの接続強度、放熱効果等を更に高めるためには、図2に示すように、薄く加工した半導体チップ1bの裏面に突起12を複数配置する構造とすることもできる。この突起12は、外部接続端子4と同じ高さとなるように調整されて、マザーボードへの実装時には外部接続端子4と同様にマザーボードに接触する。
Further, in order to further enhance the connection strength between the semiconductor device bonded with the semiconductor chips 1a and 1b and the mother board, the heat radiation effect, etc., as shown in FIG. 2, a plurality of
この突起12によって、図1の構造の半導体装置よりも、半導体チップ1bが発生する熱量を放熱する効果を高め、グランド電位を強化すると共に半導体装置をマザーボードに実装する際の接続補強の効果を発揮することができる。ここでは、突起12として外部接続端子4と同じ材質であるハンダを使用しているが、ハンダに代えて他の金属材料や導電性の樹脂材料を用いることもできる。また、絶縁性の樹脂を用いることもでき、この場合には、グランド電位の強化という効果は無いが、放熱効果と接続補強の効果は十分に得ることができる。これらは突起である必要はなく、用途に応じた形状、もしくは全面で接続しても効果を得ることができる。
The
上述した図1及び図2に示す半導体装置では、再配線3はアルミニウムもしくは銅を使用したウェハの配線プロセスを利用して形成することにより工程の複雑化を回避している。また、絶縁樹脂6はポリイミドもしくは低弾性率のエポキシ樹脂を使用し、電気的に絶縁し、かつ耐熱性と耐湿性を付与している。また、封止樹脂7としては、半導体チップ1bのバンプ8接合部を保護するため、膨張係数がバンプ8や半導体チップと整合するエポキシ樹脂を使用することが好ましいが、接合部の強度が充分に保てる場合には絶縁樹脂6と同じ材料を用いることも可能である。
In the semiconductor device shown in FIG. 1 and FIG. 2 described above, the rewiring 3 is formed using a wafer wiring process using aluminum or copper, thereby avoiding complication of the process. Further, the insulating resin 6 uses polyimide or a low elastic modulus epoxy resin, is electrically insulated, and imparts heat resistance and moisture resistance. In addition, as the sealing resin 7, it is preferable to use an epoxy resin whose expansion coefficient matches the
本実施例では、再配線3を覆う絶縁樹脂6は基板全面に均一に形成しているが、外部接続端子4の配置されるエリアと、半導体チップ1bを搭載するエリアとで材料特性の異なる絶縁樹脂を使用することもできる。例えば、外部接続端子4が配置されるエリアに、半導体チップ1bが実装されるエリアより弾性率の低い絶縁樹脂を用いることもでき、この構成によりバンプ8や半導体チップ1bに加わる応力をより緩和することができる。
In this embodiment, the insulating resin 6 covering the rewiring 3 is uniformly formed on the entire surface of the substrate. However, the insulating material having different material characteristics is different between the area where the external connection terminals 4 are arranged and the area where the semiconductor chip 1b is mounted. Resin can also be used. For example, an insulating resin having a lower elastic modulus than the area where the semiconductor chip 1b is mounted can be used in the area where the external connection terminals 4 are arranged, and this configuration further reduces the stress applied to the
また、本実施例では、半導体チップ1bが実装される半導体チップ1aの所定位置にバンプ8接続のための電極11が形成されるが、この電極11は、外部接続端子4のランド5と同時に形成され、共に同じ材料であるニッケルに金メッキが被覆された電極を使用している。しかしながら、よりバンプ8との接合強度を高めたい場合や、この電極11上にハンダの被覆を施す場合には、電極11とランド5とは、異なる材料を用いても形成しても良い。
In this embodiment, an electrode 11 for connecting the
なお、本実施例では、半導体チップ1aに対して半導体チップ1bが中央に実装される場合について記載したが、本発明は上記実施例に限定されるものではなく、半導体チップと同等の機能を持つ2つ以上のチップ、もしくは異なる機能の2つ以上のチップを実装することもでき、実装する位置は任意に設定することができる。 In this embodiment, the case where the semiconductor chip 1b is mounted in the center with respect to the semiconductor chip 1a has been described. However, the present invention is not limited to the above-described embodiment, and has the same function as the semiconductor chip. Two or more chips or two or more chips having different functions can be mounted, and the mounting positions can be arbitrarily set.
次に、本発明の第2の実施例に係る半導体装置について、図3及び図4を参照して説明する。図3及び図4は、第2の実施例に係る半導体装置の一部の構造を模式的に示す拡大断面図である。なお、本実施例は、前記した第1の実施例に係る半導体装置のランド5及び電極11の構造を改良したものであり、他の部分の構造に関しては第1の実施例と同様である。
Next, a semiconductor device according to a second embodiment of the present invention will be described with reference to FIGS. 3 and 4 are enlarged cross-sectional views schematically showing a partial structure of the semiconductor device according to the second embodiment. In this embodiment, the structure of the
まず、図3に示す構造について説明すると、第2の実施例の半導体装置は、半導体チップ1aに再配線3を形成し、その上を絶縁樹脂6で覆い、絶縁樹脂6には外部接続端子4を形成する位置と、半導体チップ1bを実装するためのバンプ8に対応した位置に開口を設け、再配線3と外部接続端子4であるハンダバンプの双方と密着性が良好な材料によって、ランド5および電極11を一括して形成している。そして、電極11上には更に接合層9が形成され、半導体チップ1b上に形成されたバンプ8との密着性を高めて半導体チップ1bを実装し、バンプ接合面は封止樹脂7により封止されている。
First, the structure shown in FIG. 3 will be described. In the semiconductor device of the second embodiment, the rewiring 3 is formed on the semiconductor chip 1a, and the insulating resin 6 covers the rewiring 3, and the external connection terminal 4 is provided on the insulating resin 6. Are formed at positions corresponding to the
この接合層9とバンプ8の材料の組み合わせとしては、接合層9が金メッキでバンプ8が金メッキバンプ又は金スタッドバンプの組み合わせや、接合層9が錫または錫合金のハンダでバンプ8が金メッキバンプ、金スタッドバンプ、銅メッキバンプ又は銅メッキバンプに錫または錫合金を被覆したバンプなどの組み合わせが可能である。
As a combination of the material of the bonding layer 9 and the
また、電極11上には接合層9が形成されているが、ランド5を形成する材料がバンプ8との接合性にも優れている材料である場合には、接合層9は形成する必要がなく、その場合はさらにコストを低減することができる。また、接合層9を形成する場合は、半導体チップ1bとしては通常のワイヤボンディングによる組立を実施する配線および電極構成のチップを使用することができるため、専用設計とする必要がなく、低コストでパッケージを設計製造することができるという利点もある。
Further, although the bonding layer 9 is formed on the electrode 11, when the material for forming the
また、半導体装置に生じる応力を緩和するために、図4に示すような構造を採用することもできる。この構造について説明すると、図3に示した半導体装置と同様に、半導体チップ1a上に再配線3を形成し、再配線3を絶縁樹脂6で覆い、所定の位置に設けた開口部にランド5を形成する。そして、図4に示す構造では、更にランド5領域に絶縁樹脂13を所定の厚さで形成し、ランド5まで貫通するビアホールを設け、その内部を導体で埋設してビア10を形成する。このビア10は、その直径がランド5の直径の2分の1以下に細くすることでできるため、応力を緩和する効果があり、半導体装置の寿命を延ばすことができる。また、半導体チップ1bを薄くすることが困難な場合にも、ビア10により高さを調整することができるという効果もある。
In order to relieve stress generated in the semiconductor device, a structure as shown in FIG. 4 can be employed. Explaining this structure, similarly to the semiconductor device shown in FIG. 3, the rewiring 3 is formed on the semiconductor chip 1a, the rewiring 3 is covered with the insulating resin 6, and the
例えば、本願発明者の実験によれば、外部接続端子4のピッチが200μm程度の場合、ランド5の直径は120μmから100μm程度となり、ビア10の直径を50μm程度とすることによって寿命が2倍以上に延びることをシミュレーションにより確認している。この場合、ビア10の絶縁を弾性率の低い絶縁樹脂13で行い保護することにより、その効果を得ることができる。
For example, according to the experiment by the present inventor, when the pitch of the external connection terminals 4 is about 200 μm, the diameter of the
上記説明では、ビア10の直径は50μm程度とし、ランド5の直径より細いものとしたが、ビア10の直径はランド5の直径に略等しいものを使用しても構わない。この場合には、ビア10と再配線3の接合強度が高くなければならず、さらに絶縁樹脂13の弾性率を半導体チップ1aの弾性率とほぼ同等にすることによって信頼性を維持することができる。
In the above description, the via 10 has a diameter of about 50 μm and is thinner than the
次に、本発明の第3の実施例に係る半導体装置の製造方法について、図5及び図6を参照して説明する。図5及び図6は、第3の実施例に係る半導体装置の製造方法を示すフロー図である。なお、本実施例は、前記した第1及び第2の実施例に係る半導体装置の製造方法について記載するものである。 Next, a method for fabricating a semiconductor device according to the third embodiment of the present invention will be described with reference to FIGS. 5 and 6 are flowcharts showing a method for manufacturing a semiconductor device according to the third embodiment. This embodiment describes a method for manufacturing a semiconductor device according to the first and second embodiments described above.
まず、図5を参照して、本実施例の半導体装置の製造方法について説明すると、ウェハ1、2に各々半導体チップ1a、1bを作り込んだ後、半導体チップ1aと半導体チップ1bと外部接続端子4との相互接続を行うための再配線3をウェハ1に形成し(S101)、絶縁樹脂6を塗布した後所定の開口を設けてランド5及び電極11を形成し、必要に応じて第2の実施例で記載した接合層9を形成する(S102)。一方、ウェハ2には、半導体チップ1aと接続するためのバンプ8形成した後(S103)、ダイシングを実施してウェハ2を分割して半導体チップ1bを得る(S104)。
First, a method for manufacturing a semiconductor device according to the present embodiment will be described with reference to FIG. 5. After the semiconductor chips 1a and 1b are formed on the
次に、バンプ8を形成した半導体チップ1bをウェハ1の所定位置に、所要の数量を順次に位置決めしてフリップチップ接合する(S105)。この後、封止樹脂7をバンプ8接合面に注入し、樹脂を硬化させた後(S106)、搭載した半導体チップ1bの裏面を所定の厚さとなるように研削加工する(S107)。そして、研削工程終了後にランド5上に外部接続端子4を形成し(S108)、半導体装置の外形となるように個片に切断して半導体装置が形成される(S109)。ここではバンプ形成はウェハ状態で行っているが、ダイシングした後にバンプ形成を行っても良い。ウェハ状態でバンプ形成を行う場合はメッキ法、もしくはスタッドバンプ法により行い、ダイシングした後にバンプを形成する場合はスタッドバンプ法を用いる。
Next, the semiconductor chip 1b on which the
また、半導体装置を製造する他の方法について、図6を参照して説明する。まず、上述した方法と同様に、ウェハ1、2に各々半導体チップ1a、1bを作り込んだ後、半導体チップ1aと半導体チップ1bと外部接続端子4との相互接続を行うための再配線3をウェハ1に形成し(S201)、絶縁樹脂6を塗布した後所定の開口を設けてランド5及び電極11を形成し、必要に応じて接合層9を形成する(S202)。一方、ウェハ2は、半導体チップ1aと接続するためのバンプ8を形成した後(S203)、図6の方法では、ダイシングの前に裏面研磨を行い、ウェハ2を所望の厚さにした後(S204)、ダイシングを実施して所定の大きさに切断する(S205)。
Another method for manufacturing a semiconductor device will be described with reference to FIG. First, in the same manner as described above, after the semiconductor chips 1a and 1b are formed on the
次に、バンプ8が形成され、薄く加工された半導体チップ1bをウェハ1の所定位置に、所要の数量を順次に位置決めしてフリップチップ接合する(S206)。この後、封止樹脂7をバンプ8接合面に注入し、樹脂を硬化させた後(S207)、ランド5上に外部接続端子4を形成し(S208)、半導体装置の外形となるように個片に切断して半導体装置が形成される(S209)。
Next, the semiconductor chip 1b, on which the
上記図5及び図6に示す2つの方法にはそれぞれ長所と短所がある。例えば、図5に示す方法では、ダイシングによって分割された半導体チップ1bを薄く加工する前にハンドリングしてウェハ1に実装するため、作業性が良好となるという長所があるが、半導体チップ1bを実装後に一括して研削するために、ウェハ1のそりやバンプ8による接合状態、また研削装置の加工精度等の影響により、半導体チップ1bの厚さにばらつきが生じてしまうという短所がある。一方、図6に示す方法では、半導体チップ1bをウェハ状態のままで研削するために厚さのばらつきを低減することができるが、薄く研削された状態でハンドリングしなければならず、作業性が低下するという欠点がある。上記どちらの方法を採用するかは、製造条件、製造装置の性能、歩留まり等を勘案して適宜選択すればよい。
Each of the two methods shown in FIGS. 5 and 6 has advantages and disadvantages. For example, the method shown in FIG. 5 has the advantage that the workability is improved because the semiconductor chip 1b divided by dicing is handled and mounted on the
なお、上述した方法では、S103でウェハ2にバンプ8を形成した後に、S104でダイシングを実施したが、これらのステップを逆にしてダイシングを実施した後にバンプ8を形成しても良い。また、前記した第2の実施例に記載したように、ランド5形成後に応力緩和効果を高めるためにビア10を形成する場合は、S107で半導体チップ1bを研磨した後、又は、S207では半導体チップ1bを樹脂封止した後、S108(S208)で外部接続端子4を形成する前にビア10の形成を行えばよい。このビア10は、通常、メッキにより形成されるが、シート状の絶縁樹脂12に固定されたビア10集合体を熱圧着などの方法によって貼付けて形成することもできる。
In the above-described method, the
また、本実施例では半導体装置を製造する2つの方法を記載したが、本発明は上記実施例に限定されるものではなく、前記した第1及び第2の実施例に記載した半導体装置の構造を実現できる方法であればよいことは明らかであり、例えば、研削に代えて、ウェットエッチング、ドライエッチング、研磨等の手法を用いることもでき、また、ウェハ2を薄く研削する代わりに、外部接続端子4を高く形成してもよい。 In this embodiment, two methods for manufacturing a semiconductor device have been described. However, the present invention is not limited to the above embodiment, and the structure of the semiconductor device described in the first and second embodiments described above. Obviously, any method can be used as long as the method can be realized. For example, a technique such as wet etching, dry etching, or polishing can be used instead of grinding, and an external connection can be used instead of grinding the wafer 2 thinly. The terminal 4 may be formed high.
本発明は、半導体装置及びその製造方法に利用可能である。 The present invention can be used for a semiconductor device and a manufacturing method thereof.
1a 半導体チップ
1b 半導体チップ
2a、2b 電極パッド
3 再配線
4 外部接続端子
5 ランド
6 絶縁樹脂
7 封止樹脂
8 バンプ
9 接合層
10 ビア
11 電極
12 突起
13 絶縁樹脂
14 実装基板
15 シリコン基板
16、16a、16b 半導体チップ
17 ハンダバンプ
18 外部接続端子
19 ボンディングワイヤ
20 接着剤
21 基板
22 封止樹脂
23 内部配線
24 モールド樹脂
DESCRIPTION OF SYMBOLS 1a Semiconductor chip 1b Semiconductor chip 2a, 2b Electrode pad 3 Rewiring 4
Claims (5)
前記第1のチップの実装面に対して、前記第2のチップの高さが前記接続端子よりも低く設定され、
前記第2のチップの実装面と反対側の面に、前記バンプと同じ材質の、所定の高さの複数の突起を備え、前記第1のチップの実装面に対して、前記接続端子と前記第2のチップ上の前記突起とが略等しい高さとなるように前記突起の高さが設定されることを特徴とする半導体装置。 In a semiconductor device in which a second chip is mounted via bumps on the same surface as the connection terminal forming surface of a first chip having a connection terminal made of BGA connected to the outside.
The height of the second chip is set lower than the connection terminal with respect to the mounting surface of the first chip,
A surface opposite to the mounting surface of the second chip is provided with a plurality of protrusions of the same material as the bump and having a predetermined height, and the connection terminal and the A height of the protrusion is set so that the protrusion on the second chip is substantially equal.
前記第1のチップの実装面に、前記第1のチップと前記第2のチップと前記接続端子とを相互に配線する再配線層が配設され、前記再配線層には、前記接続端子と、バンプを介して実装される前記第2のチップとが同一面内に配設され、
前記第1のチップの実装面に対して、前記第2のチップの高さが前記接続端子よりも低くなるように、前記第2のチップが薄く加工され、
前記第2のチップの実装面と反対側の面に、前記バンプと同じ材質の、所定の高さの複数の突起を備え、前記第1のチップの実装面に対して、前記接続端子と前記第2のチップ上の前記突起とが略等しい高さとなるように前記突起の高さが設定されることを特徴とする半導体装置。 In a semiconductor device in which a second chip is mounted on a first chip having a connection terminal made of BGA connected to the outside,
A rewiring layer that interconnects the first chip, the second chip, and the connection terminals is disposed on the mounting surface of the first chip, and the rewiring layer includes the connection terminals and The second chip mounted via the bumps is disposed in the same plane,
The second chip is thinly processed so that the height of the second chip is lower than the connection terminal with respect to the mounting surface of the first chip,
A surface opposite to the mounting surface of the second chip is provided with a plurality of protrusions of the same material as the bump and having a predetermined height, and the connection terminal and the A height of the protrusion is set so that the protrusion on the second chip is substantially equal.
前記第1のチップの実装面に、前記第1のチップと前記第2のチップと前記接続端子とを相互に配線する再配線層と、前記再配線を覆い、前記接続端子形成領域及び前記第2のチップ実装領域に所定の開口を有する絶縁層と、前記開口に設けた下地電極とを有し、前記接続端子形成領域の前記下地電極にはBGAからなる接続端子が形成され、前記第2のチップ実装領域の前記下地電極にはバンプを介して前記第2のチップがフリップチップ接続され、
前記第1のチップの実装面に対して、前記第2のチップの高さが前記接続端子よりも低くなるように、前記第2のチップが薄く加工され、
前記第2のチップの実装面と反対側の面に、前記バンプと同じ材質の、所定の高さの複数の突起を備え、前記第1のチップの実装面に対して、前記接続端子と前記第2のチップ上の前記突起とが略等しい高さとなるように前記突起の高さが設定されることを特徴とする半導体装置。 In a semiconductor device in which a second chip is mounted on a first chip having a connection terminal connected to the outside,
A rewiring layer that interconnects the first chip, the second chip, and the connection terminals to each other on the mounting surface of the first chip, covers the rewiring, and includes the connection terminal formation region and the first chip 2 having an insulating layer having a predetermined opening in the chip mounting region and a base electrode provided in the opening, wherein the base electrode in the connection terminal forming region is formed with a connection terminal made of BGA, The second chip is flip-chip connected to the base electrode in the chip mounting area via a bump,
The second chip is thinly processed so that the height of the second chip is lower than the connection terminal with respect to the mounting surface of the first chip,
A surface opposite to the mounting surface of the second chip is provided with a plurality of protrusions of the same material as the bump and having a predetermined height, and the connection terminal and the A height of the protrusion is set so that the protrusion on the second chip is substantially equal.
前記第2のチップの裏面を薄く加工する工程後に、前記第2のチップの裏面に前記バンプと同じ材質の、所定の高さの複数の突起を形成する工程を備え、該突起は、前記第1のチップの実装面に対して、前記接続端子と前記突起とが略等しい高さとなるように形成されることを特徴とする半導体装置の製造方法。 The first chip and the second chip are formed on a first wafer on which a plurality of first chips each having a region for forming a connection terminal connected to the outside and a region for mounting a second chip are formed. Forming a redistribution layer for interconnecting the chip and the connection terminal; and depositing an insulating layer on the redistribution and opening the connection terminal formation region and the second chip mounting region at predetermined positions Forming a base electrode in the opening, forming a bump on each second chip, and dicing the second wafer with respect to the second wafer A process of dividing the second chip into a second chip in an arbitrary order; and a process of sequentially positioning the second chip on each of the first chips on the first wafer and performing flip-chip bonding. And bump bonding of the second chip And the back surface of the second chip is processed thinly so that the height of the second chip is lower than the connection terminal with respect to the mounting surface of the first chip. And at least a step of forming connection terminals made of BGA on each of the first chips on the first wafer, and a step of dicing and dividing the first wafer into pieces. ,
After the step of thinly processing the back surface of the second chip, the method includes a step of forming a plurality of protrusions of the same material as the bumps on the back surface of the second chip and having a predetermined height. A method of manufacturing a semiconductor device, wherein the connection terminals and the protrusions are formed so as to have substantially the same height with respect to a mounting surface of one chip.
前記第2のチップを樹脂封止する工程後に、前記第2のチップの裏面に前記バンプと同じ材質の、所定の高さの複数の突起を形成する工程を備え、該突起は、前記第1のチップの実装面に対して、前記接続端子と前記突起とが略等しい高さとなるように形成されることを特徴とする半導体装置の製造方法。 The first chip and the second chip are formed on a first wafer on which a plurality of first chips each having a region for forming a connection terminal connected to the outside and a region for mounting a second chip are formed. Forming a redistribution layer for interconnecting the chip and the connection terminal; and depositing an insulating layer on the redistribution and opening the connection terminal formation region and the second chip mounting region at predetermined positions Forming a base electrode in the opening, forming a bump on each second chip for the second wafer, and after mounting, the first chip A process of thinning the back surface of the second wafer so that the height of the second chip is lower than the connection terminal with respect to the mounting surface, and dicing the second wafer Arbitrary order of processing to divide into second chips A step of sequentially positioning the second chip on each of the first chips on the first wafer and performing flip chip bonding; and a bump bonding surface of the second chip is sealed with resin. At least a step of forming a connection terminal made of BGA on each of the first chips on the first wafer, and a step of dicing and dividing the first wafer into pieces. Have
After the step of resin-sealing the second chip, the method includes a step of forming a plurality of protrusions having a predetermined height and made of the same material as the bumps on the back surface of the second chip. A method of manufacturing a semiconductor device, wherein the connection terminals and the protrusions are formed to have substantially the same height with respect to the chip mounting surface.
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