JP5164160B2 - Semiconductor device and manufacturing method thereof - Google Patents
Semiconductor device and manufacturing method thereof Download PDFInfo
- Publication number
- JP5164160B2 JP5164160B2 JP2008246842A JP2008246842A JP5164160B2 JP 5164160 B2 JP5164160 B2 JP 5164160B2 JP 2008246842 A JP2008246842 A JP 2008246842A JP 2008246842 A JP2008246842 A JP 2008246842A JP 5164160 B2 JP5164160 B2 JP 5164160B2
- Authority
- JP
- Japan
- Prior art keywords
- external electrode
- layer
- flange portion
- resist
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 111
- 238000004519 manufacturing process Methods 0.000 title claims description 39
- 229920005989 resin Polymers 0.000 claims description 94
- 239000011347 resin Substances 0.000 claims description 94
- 230000002093 peripheral effect Effects 0.000 claims description 69
- 239000000758 substrate Substances 0.000 claims description 57
- 238000000034 method Methods 0.000 claims description 55
- 230000015572 biosynthetic process Effects 0.000 claims description 28
- 230000008569 process Effects 0.000 claims description 21
- 239000012778 molding material Substances 0.000 claims description 17
- 238000010030 laminating Methods 0.000 claims description 16
- 229910052751 metal Inorganic materials 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 10
- 238000000465 moulding Methods 0.000 claims description 9
- 230000006872 improvement Effects 0.000 claims description 3
- 238000007789 sealing Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 191
- 239000010949 copper Substances 0.000 description 65
- 239000002344 surface layer Substances 0.000 description 50
- 239000010931 gold Substances 0.000 description 16
- 229920002120 photoresistant polymer Polymers 0.000 description 13
- 238000005530 etching Methods 0.000 description 11
- 238000007747 plating Methods 0.000 description 9
- 230000001678 irradiating effect Effects 0.000 description 8
- 238000003475 lamination Methods 0.000 description 7
- 239000000126 substance Substances 0.000 description 7
- 238000006073 displacement reaction Methods 0.000 description 6
- 230000000669 biting effect Effects 0.000 description 5
- 238000001035 drying Methods 0.000 description 5
- 239000011521 glass Substances 0.000 description 5
- 238000001994 activation Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 230000004913 activation Effects 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000003486 chemical etching Methods 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 238000005323 electroforming Methods 0.000 description 3
- 239000003822 epoxy resin Substances 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 229920000647 polyepoxide Polymers 0.000 description 3
- 229910001220 stainless steel Inorganic materials 0.000 description 3
- 239000010935 stainless steel Substances 0.000 description 3
- 238000005266 casting Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 229920001187 thermosetting polymer Polymers 0.000 description 2
- 238000003287 bathing Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
- H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
本発明は、半導体素子と、該半導体素子と電気的に接続されている外部電極とを有し、これら半導体素子および外部電極が樹脂により封止されている半導体装置と、その製造方法に関する。 The present invention relates to a semiconductor device having a semiconductor element and an external electrode electrically connected to the semiconductor element, the semiconductor element and the external electrode being sealed with a resin, and a method for manufacturing the same.
本発明に係る半導体装置は、外部電極の外表面に、樹脂体の成形材の進入を許して、外部電極と樹脂体との結合強度の向上を図る凹部を備えるが、この種の凹部を備える半導体装置自体は、例えば特許文献1に記載されており公知である。
The semiconductor device according to the present invention includes a recess on the outer surface of the external electrode that allows the molding material of the resin body to enter and improves the bonding strength between the external electrode and the resin body. The semiconductor device itself is described in
この特許文献1では、外部電極が、外形寸法が上下方向に亘って均一なストレート部と、該ストレート部の上端から水平外方向に張り出し形成されたフランジ部とを備えるものとなっており、ストレート部とフランジ部との間に凹部が形成されている。換言すれば、ストレート部の張り出し基端部に凹部が形成されている。これによれば、樹脂体の成形材である溶融樹脂を凹部に流入させ、そこで固化させることができるので、凹部の周面に樹脂が食付くとともに、フランジ部を樹脂体内に食い込ませることができる。従って、樹脂体に対する外部電極の結合強度の向上を図ることができる。
In this
上記特許文献1に記載の半導体装置の問題は、半導体装置の小型化・薄型化の要求に応じて、外部電極のフランジ部の張り出し寸法が小さくなると、フランジ部の樹脂体に対する食い込み効果、および凹部の周面に対する食付き効果が良好に発揮されず、樹脂体に対する外部電極の結合強度が低下することが避けられず、結果として、外部電極が不用意に脱落したり、位置ずれし易くなることにある。また、フランジ部の厚み寸法が小さくなると、折れ曲がり易くなり、フランジ部の樹脂体に対する結合強度の向上効果が完全に損なわれるおそれもある。
The problem of the semiconductor device described in
本発明は、以上のような問題を解決するためになされたものであり、外部電極の小型化や薄型化を図った場合でも、外部電極に対する樹脂の良好な食付き効果が得られ、従って、外部電極が不用意に脱落したり、位置ずれするおそれの無い、半導体装置およびその製造方法を得ることにある。 The present invention was made to solve the above problems, and even when the external electrode is downsized or thinned, a good biting effect of the resin on the external electrode can be obtained. An object of the present invention is to obtain a semiconductor device and a method for manufacturing the same, in which there is no possibility that the external electrode may be inadvertently dropped or displaced.
本発明は、半導体素子2と、該半導体素子2と電気的に接続される外部電極3とを有し、これら半導体素子2および外部電極3が樹脂体7により封止されている半導体装置であって、外部電極3の外表面に、樹脂体7を構成する成形材の流入を許して、該外部電極3と樹脂体7との結合強度の向上を図る凹部15が、二以上形成されていることを特徴とする。
凹部15は、外部電極3の外周面のほか、底面に設けることができる。上面に凹部15を設けてもよい。
The present invention is a semiconductor device having a
The
具体的には、外部電極3の外周面に二以上のフランジ部16が形成されており、各フランジ部16の張り出し基端部に凹部15が形成されている形態を採ることができる。ここで言うフランジ部16とは、例えば図1に示すごとく、段付き状に張り出し形成されたストレート部分(第1のフランジ部16a)、および該ストレート部分(第1のフランジ部16a)に対して段付き状に張り出し形成された部分(第2のフランジ部16b)を意味する。このように、フランジ部16は、第1のフランジ部16aと第2のフランジ部16bとを有し、第2のフランジ部16bは、第1のフランジ部16aに対して段付き状に張り出し形成されている形態を採ることができる。そして、外部電極の底面に、両端部が外部電極3の外周面に連通する溝状の凹部15が凹み形成されている形態を採ることができる。また、第1のフランジ部16aの外形寸法が第2のフランジ部16aの外形寸法よりも小さく設定され、且つ、第1のフランジ部16a高さ位置が第2のフランジ部16aの高さ位置よりも低い位置に設定されている形態を採ることができる。
Specifically, it is possible to adopt a form in which two or
本発明は、半導体素子2と、該半導体素子2と電気的に接続される外部電極3とを有し、これら半導体素子2および外部電極3が樹脂体7により封止され、外部電極3の外表面に、樹脂体7を構成する成形材の流入を許して、該外部電極3と樹脂体7との結合強度の向上を図る凹部15が、二以上形成され、外部電極3の外周面に二以上のフランジ部16が形成され、各フランジ部16の張り出し基端部に凹部15が形成され、フランジ部16は、第1のフランジ部16aと第2のフランジ部16bとを有し、第2のフランジ部16bは、第1のフランジ部16aに対して段付き状に張り出し形成され、外部電極3の底面に、両端部が外部電極3の外周面に連通する溝状の凹部15が凹み形成されている半導体装置の製造方法である。この製造方法は、基板20の表面に、外部電極3の形成箇所を除く部分に対応するレジスト体25a、および溝状の凹部15の形成箇所に対応するレジスト体25dを有するパターンレジスト25を形成する工程と、レジスト体25a・25dを用いて、基板20上に外部電極3となる複数の層を順に形成する積層工程と、レジスト体25a・25dを除去したのち、上記複数の層のうちの一又は二以上の層の外周面のみを選択的に除去する除去工程と、半導体素子2および外部電極3を樹脂体7で封止するモールド工程とを含む。そして、前記積層工程においては、一つの層を構成する金属をレジスト体25aの高さ位置を越えて積層させることで、外部電極3の外周面に第2のフランジ部16bが形成されるようになっており、前記除去工程において選択的に除去された層の外周面、第2のフランジ部16bの張り出し基端部、および外部電極3の底面に、モールド工程において成形材の流入を許して、外部電極3と樹脂体7との結合強度の向上を図る凹部15が形成されることを特徴とする。
The present invention includes a
また本発明は、半導体素子2と、該半導体素子2と電気的に接続される外部電極3とを有し、これら半導体素子2および外部電極3が樹脂体7により封止され、外部電極3の外表面に、樹脂体7を構成する成形材の流入を許して、該外部電極3と樹脂体7との結合強度の向上を図る凹部15が、二以上形成され、外部電極3の外周面に二以上のフランジ部16が形成され、各フランジ部16の張り出し基端部に凹部15が形成され、フランジ部16は、第1のフランジ部16aと第2のフランジ部16bとを有し、第2のフランジ部16bは、第1のフランジ部16aに対して段付き状に張り出し形成され、外部電極3の底面に、両端部が外部電極3の外周面に連通する溝状の凹部15が凹み形成されている半導体装置の製造方法である。この製造方法は、基板20の表面に、外部電極3の形成箇所を除く部分に対応するレジスト体25a、および溝状の凹部15の形成箇所に対応するレジスト体25dを有する一次パターンレジスト25を形成する工程と、レジスト体25a上に、外部電極3の形成箇所を除く部分に対応するレジスト体30aを有する二次パターンレジスト30を形成する工程と、レジスト体25a・25d・30aを用いて、基板20上に外部電極3となる複数の層を順に形成する積層工程と、レジスト体25a・25d・30aを除去したのち、半導体素子2および外部電極3を樹脂体7で封止するモールド工程とを含む。そして、前記積層工程においては、一つの層を構成する金属をレジスト体25a・30aの高さ位置を越えて積層させることで、外部電極3の外周面に第1・第2のフランジ部16a・16bが形成されるようになっており、第1・第2のフランジ部16a・16bの張り出し基端部、および前記外部電極3の底面に、モールド工程において成形材の流入を許して、外部電極3と樹脂体7との結合強度の向上を図る凹部15が形成されることを特徴とする。
The present invention also includes a
本発明においては、外部電極3の外表面に、樹脂体7を構成する成形材の進入を許して、該外部電極3と樹脂体7との結合強度の向上を図る凹部15を二以上形成した。これによれば、二以上の各凹部15に成形材である溶融樹脂が進入し、固化するため、一つの凹部15のみを備える従来形態の外部電極に比べて、外部電極3の各凹部15に対する樹脂の食付き効果の増加を図り、樹脂体7と外部電極3との結合強度の向上を図ることができる。したがって、外部電極3の小型化・薄型化に伴って、凹部15の寸法が小さくなった場合でも、結合強度の低下を抑えることができ、外部電極3が不用意に脱落したり、位置ずれしたりすることを確実に防止することができる。
In the present invention, two or
具体的には、外部電極3の外周面に、二以上のフランジ部16が形成されており、各フランジ部16の張り出し基端部に凹部15が形成されている形態を採ることができる。これによれば、二つの凹部15の周面に樹脂が食付き、また、二以上のフランジ部16が樹脂体7内に食い込むため、樹脂体7と外部電極3との結合強度を確実に向上させることができる。
Specifically, it is possible to adopt a form in which two or
外部電極3の底面に形成されて、両端部が外部電極3の外周面に連通する溝状の凹部15が凹み形成された形態を採ることができる。これによれば、凹部15内に成形材である溶融樹脂が流入し、固化することにより、外部電極3の底面を跨ぐように橋絡部35が形成される。この橋絡部35は、外部電極3の底部を囲む樹脂体7と一体化して、外部電極3の底面内部を貫通するので、外部電極3の位置ずれを確実に防止することができる。凹部15に周面に対する樹脂の食付き効果も期待でき、これによっても外部電極3の位置ずれを防止することができる。また、この橋絡部35により、外部電極3の底部を下支えすることができるので、外部電極3の脱落も確実に防止することができる。
It is possible to take a form in which a groove-
外部電極3の外表面を除去することで、該外表面に凹部15を形成する製造方法を採ることができる。これによれば、例えば外部電極3を多層構造とした場合において、上方側の層の積層に先立って下方側の層に対してエッチング等を行って凹部15を形成したのちに、上方側の層を積層する形態に比べて、より少ない手間で凹部15を備える外部電極3を形成することができる。つまり、エッチング等を行った後に上方側の層を形成する場合には、当該上方側の層を積層するためのレジスト体の形成などの工程が別途必要となるため、製造工程が複雑化することが避けられず、半導体装置の製造コストの上昇を招く。これに対して、本願発明のように、外部電極3の外表面を除去することで、該外表面に凹部15を形成するようにしていると、外部電極3を多層構造とした場合でも、該外部電極3を形成する工程を一つのレジスト体25aで行うことができるので、製造工程の簡素化を図って、より低コストに凹部15を備える外部電極3を得ることができる。
By removing the outer surface of the
積層工程において、一つの層を構成する金属をレジスト体25aの高さ寸法を超えて積層させることで、外部電極3の外周面にフランジ部16が形成され、加えて、複数の層を積層したのちに、一又は二以上の層の外周面のみを選択的に除去することで、外部電極3の外周面に凹部15が形成されるようにすることができる。これによれば、複数の層を積層したのちに、エッチング等を行って凹部15を形成するため、積層工程を一つのレジスト体25aで行うことができる。従って、製造工程の簡素化を図って、より低コストに凹部15を備える外部電極3を得ることができる。また、レジスト体25aの高さ寸法を超えて金属をメッキするだけで、フランジ部16の張り出し基端部に凹部15が形成されるため、この点でも製造工程の簡素化を図って、より低コストに二以上の凹部15を備える外部電極を得ることができる。
In the laminating process, the
レジスト体25dを除去した後の外部電極3の底面に凹部15が形成されるようにすることができる。これによれば、レジスト体25dを除去するだけで、外部電極3の底面に凹部15を形成することができるので、エッチング等により凹部15を形成する形態に比べて、製造工程の簡素化を図ることができる。
The
(第1実施形態) 図1乃至図6に本発明の第1実施形態に係る半導体装置を示す。図1は、本発明に係る半導体装置の縦断側面図、図2は、半導体装置の裏面を示す斜視図である。
図1および図2に示すように、この半導体装置1は、一つの半導体素子2と、この半導体素子2を囲むように配された複数個(6個)の外部電極3と、半導体素子2が載置される搭載パッド4と、半導体素子2の上面に形成された電極5と外部電極3とを電気的に接続するワイヤ6とを有し、これら半導体素子2、外部電極3、搭載パッド4およびワイヤ6をエポキシ樹脂等からなる樹脂体7により封止してなるものである。
図2に示すように、半導体装置1は、全体として四角ブロック形状に形成されており、その底面側には、搭載パッド4と外部電極3とが露出している。
First Embodiment FIGS. 1 to 6 show a semiconductor device according to a first embodiment of the present invention. FIG. 1 is a longitudinal side view of a semiconductor device according to the present invention, and FIG. 2 is a perspective view showing a back surface of the semiconductor device.
As shown in FIGS. 1 and 2, the
As shown in FIG. 2, the
図1に示すように、外部電極3および搭載パッド4は、Ni層10、Cu層11、Ni層12からなる三層の積層体をベースとして、両Ni層10・12の表面に表面層13・14を積層してなるものである。
具体的には、上側のNi層12は、周縁(四周縁)が上下方向に真っ直ぐに伸びるストレート部16a(16)と、該ストレート部16aの上方から水平外方向に張り出し形成されたフランジ部16b(16)とで構成されている。フランジ部16bの上面の盤面中央はフラットとされており、フランジ部16bの周縁は、水平外方向に行くに従って漸次厚み寸法が小さくなるように形成されており、フランジ部16bは、全体としてフラット部分の厚み寸法が大きなドーム状とされている。下側のNi層10は、周縁(四周縁)が上下方向に真っ直ぐに伸びるストレート状に形成されており、その周縁の外形寸法は、上側のNi層12のストレート部16aの外形寸法と一致している。Cu層11の周縁の外形寸法は、両Ni層10・12の周縁の外形寸法よりも小さく設定されており、従って、Ni層12のストレート部16aは、Cu層11の外周面から張り出し形成されたフランジ状に形成されている。なお、表面層13・14は、Au、Pd或いはAgからなり、本実施形態では、Auにより表面層13・14を形成した。
As shown in FIG. 1, the
Specifically, the
以上構成より、外部電極3および搭載パッド4の外周面には、第1および第2の二つの凹部15a・15b(15)が形成される。すなわち、Cu層11とNi層12のストレート部16aとの間には、換言すればストレート部16aの張り出し基端部には、第1凹部15aが形成され、Ni層12のフランジ部16bとストレート部16aとの間、換言すればフランジ部16bの張り出し基端部には、第2凹部15bが形成される。
With the above configuration, the first and
Cu層11およびNi層12の厚み寸法は、Ni層10の厚み寸法よりも大きく設定されている(図4(c)参照)。Ni層10の厚み寸法(t1)は、10μm以上、20μm以下の範囲にあることが好ましく、ここでは10μmに設定した。Cu層11の厚み寸法(t2)は、20μm以上、40μm以下の範囲にあることが好ましく、ここでは30μmに設定した。Ni層12の厚み寸法(t3)は、20μm以上、40μm以下の範囲にあることが好ましく、ここでは30μmに設定した。また、フランジ部16bのストレート部16aからの張り出し寸法は5μm以上、50μm以下の範囲にあることが好ましく、ここでは30μmに設定した。
The thickness dimension of the
図3乃至図6に、この半導体装置1の製造方法を示す。まず、図3(a)に示すごとく、ステンレスやアルミ、銅等の導電性の金属板からなる基板20の表面に、アルカリタイプの感光性フィルムレジストをラミネートして、フォトレジスト層21を形成する。次に、フォトレジスト層21の上面に、搭載パッド4および外部電極3の形成箇所を除く部分に対応する透光孔22を有するパターンフィルム23(ガラスマスク)を密着させたのち、紫外光ランプ24で紫外線光を照射して露光を行う。ここでは、紫外光ランプ24から上下方向に指向性を有する紫外線光を照射することにより、フォトレジスト層21に対してストレート状に露光を行う。次いで、現像、乾燥の各処理を行って、未露光部分を溶解除去することにより、図3(b)に示すように、搭載パッド4および外部電極3の形成箇所を除く部分に対応するレジスト体25aを有し、搭載パッド4および外部電極3の形成箇所に対応する、平面視で四角状の通孔25b・25cを有するパターンレジスト25を基板20上に形成する。通孔25b・25cの内周縁(対向辺の間隔寸法)は、上下方向に亘って均一なストレート状となるようにした。
3 to 6 show a method for manufacturing the
続いて、図3(c)に示すように、表面層13、Ni層10、Cu層11、Ni層12、表面層14を順にメッキ法により積層して、搭載パッド4および外部電極3を形成する(積層工程)。そこではまず、必要に応じて化学エッチングによる表面酸化皮膜除去や薬品による周知の化学処理等の表面活性化処理を基板20に対して行ったのち、基板20を所定の条件に建浴した電鋳槽に入れ、先のレジスト体25aで覆われていない基板20の表面(通孔25b・25c)に、Auを電鋳して表面層13を形成する。次に、先と同様の手順で、表面層13上に、NiをメッキしてNi層10を形成してから、Ni層10上にCuを電鋳してCu層11を形成し、さらにCu層11上にNiをメッキしてNi層12を形成する。
Subsequently, as shown in FIG. 3C, the
かかるNi層12の形成に際しては、Niをレジスト体25aの高さ位置を越えて電着させることで、レジスト体25aの高さ位置を越えない箇所には、周縁が上下方向に真っ直ぐに伸びるストレート部16aが形成され、レジスト体25aの高さ位置を越える箇所には、該ストレート部16aの上端から水平方向に張り出し形成されたフランジ部16bとが形成されるようにする。
When the
次に、Ni層12の上面の全体にAuをメッキして表面層14を形成する。これにて、基板20上に、表面層13、Ni層10、Cu層11、Ni層12、および表面層14で構成される搭載パッド4および外部電極3を形成することができる。
Next, Au is plated on the entire upper surface of the
次に、図4(a)に示すごとく、パターンレジスト25(レジスト体25a)を溶解除去することにより、基板20上に搭載パッド4と外部電極3とが搭載された中間成形品を得る。この状態では、Ni層12のストレート部16aとフランジ部16bとの間に、第2凹部15bのみが形成されている。
Next, as shown in FIG. 4A, by dissolving and removing the pattern resist 25 (resist
次に、図4(b)に示すように、中間成形品に対して、Cu層11の外周面のみを選択的にエッチングする(除去工程)。つまり、Cu層11の外周面のみを選択的に腐食・除去して、Cu層11の水平方向の外形寸法を小さくする。これにより、Ni層12のストレート部16aの外周面およびNi層10の外周面と、Cu層11の外周面との間に第1凹部15aを形成することができる。なお、エッチングに替えて電解研磨により、Cu層11の外周面のみを選択的に除去してもよい。
Next, as shown in FIG.4 (b), only the outer peripheral surface of the
図5(a)に示すごとく、半導体素子2を公知の手法により搭載パッド4上に接着して搭載したのち、図5(b)に示すごとく、半導体素子2上の電極5とこれに対応する外部電極3との間を、金線等のワイヤ6を用いて超音波ボンディング装置等により結線する。ここで、ワイヤ6を結線するにあたり、外部電極3等にボンディング装置からの引き離し力が作用し、外部電極3等は基板20から浮き上がろうとするが、上述のように、メッキ工程に先立って、基板20に対して表面活性化処理を行うことにより、基板20からの外部電極3等の脱落や浮き上がりを効果的に防止でき、製造工程時の不良品形成率を低減できる。
As shown in FIG. 5 (a), after the
次に、基板20上の半導体素子2の搭載部分を、図5(c)に示すごとく熱硬化性エポキシ樹脂等の樹脂でモールドし、基板20上に樹脂体7を形成する。具体的には、基板20の上面側をモールド金型(上型)に装着するとともに、モールド金型内に溶融樹脂をキャビティにより圧入した。これにより基板20上に並列して形成した複数個の半導体素子搭載部が樹脂体7により連続して封止された形態となった。なお、このとき基板20が樹脂モールドの下型の役割を果たす。
Next, the mounting portion of the
次いで図5(d)に示すごとく、樹脂体7を含む半導体装置1から基板20を除去する。基板20の除去方法としては、強制的に基板20を剥離除去する方法の他、例えば基板20を構成する材質に拠っては、樹脂体7側への影響の無い溶剤や薬品等により基板20を溶解除去する方法や研磨除去する方法を採ることができる。なお、かかる基板20の除去に際しては、フランジ部16b等の存在により、外部電極3や搭載パッド4の脱落を効果的に防ぐことができる。すなわち、Cu層11に対するNi層12のストレート部16aの張り出し部分、およびストレート部16aに対するフランジ部16bの張り出し部分が樹脂体7に食い込むため、基板20の剥離作業時に外部電極3等が基板20とともに剥がれることを確実に防ぐことができる。また、樹脂体7に対して外部電極3等が位置ズレしたり、外部電極3等の一部が欠けることも防ぐことができる。
Next, as shown in FIG. 5D, the
最後に、図6および図5(d)に示すごとく、切断線−に沿ってダイシングを行うことにより、図1に示すように、一つの半導体素子2と、この半導体体素子2を囲むように配された複数個(6個)の外部電極3と、半導体素子2が載置される搭載パッド4とを備え、これらが樹脂体7により封止された半導体装置1を得た。
Finally, as shown in FIG. 6 and FIG. 5D, by dicing along the cutting line −, as shown in FIG. 1, one
以上のように、本実施形態に係る半導体装置1においては、外部電極3および搭載パッド4に第1凹部15aと第2凹部15bの二つの凹部15を形成し、その外周面を段付き状とした。このように、二つの凹部15a・15bを形成していると、これら凹部15a・15bに樹脂体7を構成する樹脂材(溶融樹脂)が進入し、凹部15a・15bの周面に食付くため、外部電極3および搭載パッド4と樹脂体7との結合強度の向上を図ることができる。また、本実施形態では、Cu層11の外周面に対してNi層12のストレート部16aを水平外方向に張り出すことにより、第1凹部15aを形成するとともに、当該ストレート部16aの外周面に対してフランジ部16bを水平外方向に張り出すことにより、第2凹部15bを形成した。従って、これらストレート部16aおよびフランジ部16bの張り出し部分が、樹脂体7に食い込むことによっても、外部電極3および搭載パッド4と樹脂体7との結合強度の向上を図ることができる。
このように、外部電極3および搭載パッド4と樹脂体7の結合強度を向上させていると、外部電極3等が樹脂体7から不用意に脱落すること、或いは外部電極3等が不用意に位置ずれすることを確実に防ぐことができるので、信頼性に優れた半導体装置1を得ることができる。
As described above, in the
As described above, when the bonding strength between the
また、本実施形態においては、外部電極3および搭載パッド4を構成する各層10〜14を基板20上に積層したのちに、Cu層11に対して選択的にエッチング処理を行って、Cu層11に第1凹部15aを形成するようにしたので、例えばCu層11に対するエッチング処理後に、Ni層12を積層する場合に比べて、格段に作業効率良く第1凹部15aを備えた外部電極3等を形成することができる。つまり、Cu層11のエッチング後にNi層12を積層する場合には、当該Ni層12を積層するためのレジスト体の形成など工程が別途必要となるため、製造工程が複雑化することが避けられず、半導体装置1の製造コストが増加することが避けられない。これに対して、本実施形態のように、全ての層10〜14を基板20上に積層したのちに、Cu層11に対して選択的なエッチングを行い第1凹部15aを形成するようにしていると、各層10〜14の積層工程を一つのレジスト体25aで行うことができるので、製造工程の簡素化を図って、より低コストに第1凹部15aを備える外部電極3および搭載パッド4を得ることができる。
In the present embodiment, after the
また、本実施形態では、レジスト体25の高さ寸法を超えてNiをメッキすることで、Ni層12に第2凹部15bが形成されるようにした。従って、この点でも製造工程の簡素化を図って、より低コストに第2凹部15bを備える外部電極3および搭載パッド4を得ることができる。
In the present embodiment, the
(第2実施形態) 図7乃至図9に、本発明の第2実施形態に係る半導体装置1を示す。図7に示すように、この半導体装置1では、Cu層11、Ni層12からなる二層の積層体をベースとして、該ベースの上下表面にAuからなる表面層13・14を積層して、外部電極3および搭載パッド4を形成した点が先の第1実施形態と相違する。つまり、先の第1実施形態では、三層構造のベースとしていたものを、この第2実施形態では二層構造のベースとしている。また、最下層である表面層13が、樹脂体7の底面よりも突出状に形成されている点が、先の第1実施形態と相違する。
Second Embodiment FIGS. 7 to 9 show a
図8および図9に、第2実施形態に係る半導体装置1の製造方法を示す。そこでは、まず、先の図3(a)・(b)と同様の手順で、搭載パッド4および外部電極3の形成箇所を除く部分に対応するレジスト体25aを有し、搭載パッド4および外部電極3の形成箇所に対応する、平面視で四角状の通孔25b・25cを有するパターンレジスト25を基板20上に形成する。通孔25b・25cの内周縁(対向辺の間隔寸法)は、上下方向に亘って均一なストレート状となるようにする。
8 and 9 show a method for manufacturing the
次に、図8(a)に示すように、Cu層11、Ni層12、表面層14を順にメッキ法により積層する(積層工程)。Ni層12の形成に際しては、Niをレジスト体25aの高さ位置を越せて電着させることで、レジスト体25aの高さ位置を越えない箇所には、周縁が上下方向に真っ直ぐに伸びるストレート部16aが形成され、レジスト体25aの高さ位置を越える箇所には、該ストレート部16aの上端から水平方向に張り出し形成されたフランジ部16bとが形成されるようにする。
Next, as shown in FIG. 8A, the
次に、図8(b)に示すごとく、パターンレジスト25(レジスト体25a)を溶解除去することにより、基板20上に搭載パッド4と外部電極3とが搭載された中間成形品を得る。この状態では、Ni層12のストレート部16aとフランジ部16bとの間に、第2凹部15bのみが形成されている。
Next, as shown in FIG. 8B, by dissolving and removing the pattern resist 25 (resist
次に、図8(c)に示すように、中間成形品に対して、Cu層11の外周面のみを選択的にエッチングする(除去工程)。つまり、Cu層11の外周面のみを選択的に腐食・除去して、Cu層11の水平方向の外形寸法を小さくする。これにより、Ni層12のストレート部16aの外周面およびNi層10の外周面と、Cu層11の外周面との間に第1凹部15aを形成することができる。なお、エッチングに替えて電解研磨により、Cu層11の外周面のみを選択的に除去してもよい。
Next, as shown in FIG.8 (c), only the outer peripheral surface of the
次に半導体素子2を公知の手法により搭載パッド4上に接着して搭載したのち、半導体素子2上の電極5とこれに対応する外部電極3との間を、金線等のワイヤ6を用いて超音波ボンディング装置等により結線する。次いで、基板20上の半導体素子2の搭載部分を、熱硬化性エポキシ樹脂等の樹脂でモールドし、基板20上に樹脂体7を形成する(図9(a)参照)。
Next, after the
次いで図9(b)に示すごとく、樹脂体7を含む半導体装置1から基板20を除去したのち、図9(c)に示すごとく、樹脂体7の底面から露出するCu層11に対してメッキ法によりAuを積層させて、表面層13を形成する。これにて、樹脂体7の底面から、外部電極3および搭載パッド4の表面層13が突出状に形成された半導体装置1を得ることができた。なお、上記積層工程において、表面層13を形成した上でCu層11、Ni層12、表面層14を順に形成し、上記除去工程において、Cu層11と同様に表面層13の外周面も選択的にエッチングすれば、外部電極3および搭載パッド4の表面層13が樹脂体7の底面から、突出していない半導体装置1を得ることができる。
かかる半導体装置1の作用効果は、第1実施形態のそれと同様であるので、省略する。
Next, as shown in FIG. 9B, after removing the
Since the operational effect of the
(第3実施形態) 図10に、本発明の第3実施形態に係る半導体装置1を示す。この半導体装置1では、Ni層10とCu層11との周縁を同一寸法とした点のみが、先の第1実施形態と相違する。それ以外の点は、先の第1実施形態と同様であるので、同一部材には同一符号を付して、その説明を省略する。
Third Embodiment FIG. 10 shows a
図11および図12に、第3実施形態に係る半導体装置1の製造方法を示す。まず、図11(a)に示すごとく、ステンレスやアルミ、銅等の導電性の金属板からなる基板20の表面に、アルカリタイプの感光性フィルムレジストをラミネートして、フォトレジスト層21を形成する。次に、フォトレジスト層21の上面に、搭載パッド4および外部電極3の形成箇所を除く部分に対応する透光孔22を有するパターンフィルム23(ガラスマスク)を密着させたのち、紫外光ランプ24で紫外線光を照射して露光を行う。ここでは紫外光ランプ24から上下方向に指向性を有する紫外線光を照射することにより、フォトレジスト層21に対してストレート状に露光を行う。次いで、乾燥の各処理を行って、未露光部分を溶解除去することにより、図11(b)に示すように、搭載パッド4および外部電極3の形成箇所を除く部分に対応するレジスト体25aを有し、搭載パッド4および外部電極3の形成箇所(より具体的には、表面層13、Ni層10、Cu層11)に対応する、平面視で四角状の通孔25b・25cを有する一次パターンレジスト25を基板20上に形成する。通孔25b・25cの内周縁(対向辺の間隔寸法)は、上下方向に亘って均一なストレート状となるようにする。
11 and 12 show a method for manufacturing the
次に、図11(c)に示すごとく、通孔25b・25cを埋めて、レジスト体25aの高さ寸法を超えるように、基板20の表面の全体にフォトレジスト層27を形成したうえで、当該フォトレジスト層27の表面に、搭載パッド4および外部電極3のNi層12のストレート部16aの形成箇所を除く部分に対応する透光孔28を有するパターンフィルム29(ガラスマスク)を密着させたのち、紫外光ランプ24で紫外線光を照射して露光を行う。次いで、現像、乾燥の各処理を行って、未露光部分を溶解除去することにより、図11(d)に示すように、ストレート部16aの形成箇所を除く部分に対応するレジスト体30aを有し、該ストレート部16aの形成箇所に対応する、平面視で四角状の通孔30b・30cを有する二次パターンレジスト30を一次パターンレジスト25上に形成する。通孔30b・30cの内周縁(対向辺の間隔寸法)は、上下方向に亘って均一なストレート状となるようにした。
Next, as shown in FIG. 11C, after the
続いて、図12(a)に示すように、表面層13、Ni層10、Cu層11、Ni層12、および表面層14を順にメッキ法により積層して、搭載パッド4および外部電極3を形成する(メッキ工程)。そこでは、まず、必要に応じて化学エッチングによる表面酸化皮膜除去や薬品による周知の化学処理等の表面活性化処理を基板20に対して行ったのち、基板20を所定の条件に建浴した電鋳槽に入れ、先のレジスト体25aで覆われていない基板20の表面(通孔25b・25c)に、Auを電鋳して表面層13を形成する。次に、先と同様の手順で、表面層13上に、NiをメッキしてNi層10を形成してから、Ni層10上にCuを電鋳してCu層11を形成し、さらにCu層11上にNiをメッキしてNi層12を形成する。表面層13、Ni層10およびCu層11の形成に際しては、これらの合計厚み寸法がレジスト体25aの高さ位置を超えないようにする。また、Ni層12の形成に際しては、Niをレジスト体30aの高さ位置を超えて電着させることで、レジスト体30aの高さ位置を越えない箇所には、周縁が上下方向に真っ直ぐに伸びるストレート部16aが形成され、レジスト体30aの高さ位置を越える箇所には、該ストレート部16aの上端から水平方向に張り出し形成されたフランジ部16bが形成されるようにする。次にNi層12の上面の全体にAuをメッキして表面層14を形成する。これにて、基板20上に、表面層13、Ni層10、Cu層11、Ni層12、および表面層14で構成される搭載パッド4および外部電極3を形成することができる。
Subsequently, as shown in FIG. 12A, the
次に、図12(b)に示すごとく、一次および二次パターンレジスト25・30(レジスト体25a・30a)を溶解除去することにより、基板20上に搭載パッド4と外部電極3とが搭載された中間成形品を得る。かかる中間成形品では、Cu層11とNi層12のストレート部16aとの間に、第1凹部15aが形成され、Ni層12のストレート部16aとフランジ部16bとの間に、第2凹部15bが形成されている。以後の半導体素子2の搭載方法、および樹脂によるモールド方法、基板20の除去方法などは、先の第1実施形態の図5(a)〜(d)に示す方法と同様であるので、その説明を省略する。
Next, as shown in FIG. 12B, the mounting
この第3実施形態に係る半導体装置1においても、先の第1実施形態と同様の作用効果を得ることができる。すなわち、外部電極3および搭載パッド4に第1凹部15aと第2凹部15bの二つの凹部15を形成したので、これら凹部15a・15bに樹脂体7を構成する成形材(溶融樹脂)が進入し、凹部15a・15bの周面に食付くため、外部電極3および搭載パッド4と樹脂体7との結合強度の向上を図ることができる。また、Cu層11の外周面に対してNi層12のストレート部16aを水平外方向に張り出すことにより、第1凹部15aを形成するとともに、当該ストレート部16の外周面に対してフランジ部16bを水平外方向に張り出すことにより、第2凹部15bを形成したので、これらストレート部16aおよびフランジ部16bの張り出し部分が、樹脂体7に食い込むことによっても、外部電極3および搭載パッド4と樹脂体7との結合強度の向上を図ることができる。
このように、外部電極3および搭載パッド4と樹脂体7の結合強度を向上させていると、外部電極3等が樹脂体7から不用意に脱落すること、或いは外部電極3等が不用意に位置ずれすることを確実に防ぐことができるので、信頼性に優れた半導体装置1を得ることができる。
Also in the
As described above, when the bonding strength between the
なお、本第3実施形態に係る製造方法では、二つのレジスト体25a・30aの形成後に積層工程を行ったが、本発明はこれに限られず、レジスト体25aを用いた表面層13、Ni層10、Cu層11の積層後に、レジスト体30aを形成し、その後にNi層12および表面層14の積層を行うようにしてもよい。またこの場合には、Cu層11の積層後にレジスト体25aおよびCu層11の高さ位置を揃えることを目的として研磨処理を行うことができる。
In the manufacturing method according to the third embodiment, the lamination process is performed after the formation of the two resist
図13に、第3実施形態の変形例に係る半導体装置の外部電極3を示す。そこでは、Ni層12のみでベースを形成して、その上下の表面にAu等からなる表面層13・14を形成した点が、先の第3実施形態(図10)と相違する。それ以外の点は、先の第3実施形態と同様である。なお、搭載パッド4も外部電極3と同様の構成である。
FIG. 13 shows an
図13に示すような外部電極3は、図12(a)に示す積層工程において、表面層13を構成するAu、Ni層を構成するNi、表面層14を構成するAuを順に積層すればよい。
なお、Ni層12に替えて、Cu層11のみでベースを形成することもできる。
The
Note that the base can be formed only of the
(第4実施形態) 図14乃至図17に、本発明の第4実施形態に係る半導体装置1を示す。図14および図15に示すように、この半導体装置1では、外部電極3の底面に、両端部が外部電極3の外周面に連通する溝状の凹部15c(15)が凹み形成されており、この凹部15c内に溶融樹脂が流入し、固化することにより、外部電極3の底面を跨ぐように橋絡部35が形成されている点が先の第2実施形態と相違する。本実施形態に係る半導体装置1では、表面層13、Ni層10、Cu層11の中央部に凹部15cを凹み形成し、これら三層13・10・11の合計厚み寸法と同じ寸法の橋絡部35を形成した。
Fourth Embodiment FIGS. 14 to 17 show a
図16および図17に、この半導体装置1の製造方法を示す。まず、図16(a)に示すごとく、ステンレスやアルミ、銅等の導電性の金属板からなる基板20の表面に、アルカリタイプの感光性フィルムレジストをラミネートして、フォトレジスト層21を形成する。次に、フォトレジスト層21の上面に、搭載パッド4および外部電極3の形成箇所を除く部分に対応する透光孔22a、および凹部15cの形成箇所に対応する透光孔22bを有するパターンフィルム23(ガラスマスク)を密着させたのち、紫外光ランプ24で紫外線光を照射して露光を行う。ここでは、紫外光ランプ24から上下方向に指向性を有する紫外線光を照射することにより、フォトレジスト層21に対してストレート状に露光を行う。次いで、現像、乾燥の各処理を行って、未露光部分を溶解除去することにより、図16(b)に示すように、搭載パッド4および外部電極3の形成箇所を除く部分に対応するレジスト体25aと、凹部15cの形成箇所に対応するレジスト体25dとを有し、搭載パッド4および外部電極3の形成箇所に対応する、平面視で四角状の通孔25b・25cを有するパターンレジスト25を基板20上に形成する。通孔25b・25cの内周縁(対向辺の間隔寸法)は、上下方向に亘って均一なストレート状となるようにした。
16 and 17 show a method for manufacturing the
続いて、図16(c)に示すように、通孔25b・25cを埋めて、レジスト体25a・25dの高さ寸法を超えるように、基板20の表面の全体にフォトレジスト層27を形成したうえで、当該フォトレジスト層27の表面に搭載パッド4および外部電極のNi層12のストレート部16aの形成箇所を除く部分に対応する透光孔28を有するパターンフィルム29(ガラスマスク)を密着させたのち、紫外光ランプ24で紫外線光を照射して露光を行う。次いで、現像、乾燥の各処理を行い、未露光部分を溶解除去することにより、図16(d)に示すように、ストレート部16aの形成箇所を除く部分に対応するレジスト体30aを有し、該ストレート部16aの形成箇所に対応する、平面視で四角状の通孔30b・30cを有する二次パターンレジスト30を一次パターンレジスト25上に形成する。通孔30b・30cの内周縁(対向辺の間隔寸法)は、上下方向に亘って均一なストレート状となるようにする。なお、パターンレジストの形成方法はこれに限らず、例えば、レジスト体25dを有するパターンレジストを形成後、レジスト体25aとレジスト体30aとを重ねた形状のレジスト体を有するパターンレジストを形成しても良い。もちろん、レジスト体25aとレジスト体30aとを重ねた形状のレジスト体を有するパターンレジストを形成後に、レジスト体25dを有するパターンレジストを形成する方法でも良い。
Subsequently, as shown in FIG. 16C, a
続いて、図17(a)に示すように、表面層13、Ni層10、Cu層11、Ni層12、および表面層14を順にメッキ法により積層して、搭載パッド4および外部電極3を形成する(メッキ工程)。そこでは、まず、必要に応じて化学エッチングによる表面酸化皮膜除去や薬品による周知の化学処理等の表面活性化処理を基板20に対して行ったのち、基板20を所定の条件に建浴した電鋳槽に入れ、先のレジスト体25a・25dで覆われていない基板20の表面(通孔25b・25c)に、Auを電鋳して表面層13を形成する。次に、先と同様の手順で、表面層13上に、NiをメッキしてNi層10を形成してから、Ni層10上にCuを電鋳してCu層11を形成し、さらにCu層11上にNiをメッキしてNi層12を形成する。表面層13、Ni層10およびCu層11の形成に際しては、これらの合計厚み寸法がレジスト体25a・25dの高さ位置を超えないようにする。また、Ni層12の形成に際しては、Niをレジスト体30aの高さ位置を超えて電着させることで、レジスト体30aの高さ位置を越えない箇所には、周縁が上下方向に真っ直ぐに伸びるストレート部16aが形成され、レジスト体30aの高さ位置を越える箇所には、該ストレート部16aの上端から水平方向に張り出し形成されたフランジ部16bが形成されるようにする。最後にNi層12の上面の全体にAuをメッキして表面層14を形成する。これにて、基板20上に、表面層13、Ni層10、Cu層11、Ni層12、および表面層14で構成される搭載パッド4および外部電極3を形成することができる。
Subsequently, as shown in FIG. 17A, the
次に、図17(b)に示すごとく、一次および二次パターンレジスト25・30(レジスト体25a・25d・30a)を溶解除去することにより、基板20上に搭載パッド4と外部電極3とが搭載された中間成形品を得る。かかる中間成形品では、レジスト体25dの除去により、外部電極3の下方側に位置する表面層13、Ni層10、およびCu層11に溝状の凹部15cが形成され、Ni層12のストレート部16aとフランジ部16bとの間に、第2凹部15bが形成される。以後の半導体素子2の搭載方法、および樹脂によるモールド方法、基板20の除去方法などは、先の第1実施形態の図5(a)〜(d)に示す方法と同様であるので、その説明を省略する。なお、樹脂によるモールドの際に、樹脂体7の成形材である溶融樹脂が凹部15c内に流入し、固化することにより、外部電極3の底面を跨ぐように橋絡部35が形成される。
Next, as shown in FIG. 17B, the primary and secondary pattern resists 25 and 30 (resist
以上のように、本実施形態に係る半導体装置1では、外部電極3の底面に溝状の凹部15cを凹み形成して、凹部15c内に溶融樹脂が流入・固化することにより、外部電極3の底面を跨ぐように橋絡部35が形成されるようにした。この橋絡部35は、外部電極3の底部を囲む樹脂体7と一体化して、外部電極3の底面内部を貫通するので、外部電極3の位置ずれを確実に防止することができる。凹部15cに周面に対する樹脂の食付き効果も期待でき、これによっても外部電極3の位置ずれを防止することができる。また、この橋絡部35により、外部電極3の底部を下支えすることができるので、外部電極3の脱落も確実に防ぐことができる。
なお、本実施形態に係る製造方法では、レジスト体25a・25d・30aの形成後に積層工程を行ったが、本発明はこれに限られず、レジスト体25a・25dを用いた表面層13、Ni層10、Cu層11の積層後に、レジスト体30aを形成し、その後にNi層12および表面層14の積層を行うようにしてもよい。またこの場合には、Cu層11の積層後にレジスト体25a・25dおよびCu層11の高さ位置を揃えることを目的として研磨処理を行うことができる。
As described above, in the
In the manufacturing method according to the present embodiment, the lamination process is performed after the formation of the resist
図18に、第4実施形態の変形例に係る半導体装置の外部電極3を示す。そこでは、Ni層12のみでベースを形成して、その上下の表面にAu等からなる表面層13・14を形成した点が、先の第4実施形態(図17)と相違する。それ以外の点は、先の第4実施形態と同様である。なお、搭載パッド4も外部電極3と同様の構成である。
FIG. 18 shows an
図18に示すような外部電極3は、図17(a)に示す積層工程において、表面層13を構成するAu、Ni層を構成するNi、表面層14を構成するAuを順に積層すればよい。
なお、Ni層12に替えて、Cu層11のみでベースを形成することもできる。
The
Note that the base can be formed only of the
外部電極3を構成する各層の金属種は、上記実施形態に挙げたものに限られない。具体的には、例えば、Ni層10、Cu層11、Ni層12の順に積層する形態に限られず、Cu層でNi層を挟むような形にすることもできる。
また、除去工程において、選択的に除去される層はCu層に限られず、Ni層であってもよく、その場合には、Niのみを選択的に腐食するエッチング液を使用すればよい。要は、凹部15の形成箇所を選択的に腐食できるエッチング液を使用すれば、任意の層に対して凹部15を形成することができる。
凹部15の個数は、二つに限られず、それ以上とすることができる。すなわち、フランジを3個形成すれば、3つの凹部15を外部電極3等の外周面に形成することができる。
The metal species of each layer constituting the
In the removing step, the layer that is selectively removed is not limited to the Cu layer, but may be a Ni layer. In that case, an etching solution that selectively corrodes only Ni may be used. In short, if an etching solution that can selectively corrode the formation portion of the
The number of the
1 半導体装置
2 半導体素子
3 外部電極
4 搭載パッド
7 樹脂体
10 層(Ni層)
11 層(Cu層)
12 層(Ni層)
15 凹部
15a 凹部
15b 凹部
15c 凹部
16 フランジ部
16a ストレート部(フランジ部)
16b フランジ部
20 基板
25 パターンレジスト
25a レジスト体
30 パターンレジスト
30a レジスト体
DESCRIPTION OF
11 layers (Cu layer)
12 layers (Ni layer)
15 recessed
Claims (4)
前記外部電極(3)の外表面に、前記樹脂体(7)を構成する成形材の流入を許して、前記外部電極(3)と前記樹脂体(7)との結合強度の向上を図る凹部(15)が、二以上形成されており、
前記外部電極(3)の外周面に二以上のフランジ部(16)が形成され、前記各フランジ部(16)の張り出し基端部に前記凹部(15)が形成されており、
前記フランジ部(16)は、第1のフランジ部(16a)と第2のフランジ部(16b)とを有し、前記第2のフランジ部(16b)は、前記第1のフランジ部(16a)に対して段付き状に張り出し形成されており、
前記外部電極(3)の底面に、両端部が前記外部電極(3)の外周面に連通する溝状の前記凹部(15)が凹み形成されていることを特徴とする半導体装置。 A semiconductor element (2), wherein a semiconductor element (2) and external electrodes (3) electrically connected, the semiconductor element (2) and the outer electrode (3) is a resin member (7) A sealed semiconductor device comprising:
The outer surface of the outer electrode (3), allowing the inflow of molding material forming the resin body (7), the recess to improve the bond strength between the external electrode (3) and the resin member (7) (15) is formed two or more,
Wherein the two or more flanges on the outer peripheral surface of the outer electrode (3) (16) is formed, wherein the recess (15) is formed on the projecting base end of each flange portion (16),
The flange portion (16) has a first flange portion and (16a) and a second flange portion (16b), said second flange portion (16b), said first flange portion (16a) It is formed in a stepped shape against the
A semiconductor device characterized in that a groove-like recess (15) whose both end portions communicate with the outer peripheral surface of the external electrode (3) is formed in the bottom surface of the external electrode (3) .
基板(20)の表面に、前記外部電極(3)の形成箇所を除く部分に対応するレジスト体(25a)、および溝状の前記凹部(15)の形成箇所に対応するレジスト体(25d)を有するパターンレジスト(25)を形成する工程と、On the surface of the substrate (20), a resist body (25a) corresponding to a portion excluding the formation position of the external electrode (3) and a resist body (25d) corresponding to a formation position of the groove-shaped recess (15) are provided. Forming a pattern resist (25) having,
前記レジスト体(25a・25d)を用いて、前記基板(20)上に前記外部電極(3)となる複数の層を順に形成する積層工程と、A stacking step of sequentially forming a plurality of layers to be the external electrodes (3) on the substrate (20) using the resist bodies (25a, 25d);
前記レジスト体(25a・25d)を除去したのち、前記複数の層のうちの一又は二以上の層の外周面を選択的に除去する除去工程と、A removal step of selectively removing the outer peripheral surface of one or more of the plurality of layers after removing the resist bodies (25a, 25d);
前記半導体素子(2)および前記外部電極(3)を前記樹脂体(7)で封止するモールド工程とを含み、A molding step of sealing the semiconductor element (2) and the external electrode (3) with the resin body (7),
前記積層工程においては、一つの層を構成する金属を前記レジスト体(25a)の高さ位置を越えて積層させることで、前記外部電極(3)の外周面に前記第2のフランジ部(16b)が形成されるようになっており、In the laminating step, the second flange portion (16b) is formed on the outer peripheral surface of the external electrode (3) by laminating the metal constituting one layer beyond the height position of the resist body (25a). ) Is formed,
前記除去工程において選択的に除去された層の外周面、前記第2のフランジ部(16b)の張り出し基端部、および前記外部電極(3)の底面に、モールド工程において成形材の流入を許して、前記外部電極(3)と前記樹脂体(7)との結合強度の向上を図る前記凹部(15)が形成されることを特徴とする半導体装置の製造方法。The molding material is allowed to flow into the outer peripheral surface of the layer selectively removed in the removing step, the protruding proximal end portion of the second flange portion (16b), and the bottom surface of the external electrode (3). The method for manufacturing a semiconductor device is characterized in that the recess (15) is formed to improve the bonding strength between the external electrode (3) and the resin body (7).
基板(20)の表面に、前記外部電極(3)の形成箇所を除く部分に対応するレジスト体(25a)、および溝状の前記凹部(15)の形成箇所に対応するレジスト体(25d)を有するパターンレジスト(25)を形成する工程と、On the surface of the substrate (20), a resist body (25a) corresponding to a portion excluding the formation position of the external electrode (3) and a resist body (25d) corresponding to a formation position of the groove-shaped recess (15) are provided. Forming a pattern resist (25) having,
前記レジスト体(25a)上に、前記外部電極(3)の形成箇所を除く部分に対応するレジスト体(30a)を有する二次パターンレジスト(30)を形成する工程と、Forming a secondary pattern resist (30) having a resist body (30a) on the resist body (25a) corresponding to a portion excluding the formation position of the external electrode (3);
前記レジスト体(25a・25d・30a)を用いて、前記基板(20)上に前記外部電極(3)となる複数の層を順に形成する積層工程と、A stacking step of sequentially forming a plurality of layers to be the external electrodes (3) on the substrate (20) using the resist bodies (25a, 25d, 30a);
レジスト体(25a・25d・30a)を除去したのち、前記半導体素子(2)および前記外部電極(3)を前記樹脂体(7)で封止するモールド工程とを含み、A mold step of sealing the semiconductor element (2) and the external electrode (3) with the resin body (7) after removing the resist bodies (25a, 25d, 30a),
前記積層工程においては、一つの層を構成する金属を前記レジスト体(25a・30a)の高さ位置を越えて積層させることで、前記外部電極(3)の外周面に前記第1・第2のフランジ部(16a・16b)が形成されるようになっており、In the laminating step, the metal constituting one layer is laminated beyond the height position of the resist body (25a, 30a), so that the first and second are formed on the outer peripheral surface of the external electrode (3). Flange parts (16a, 16b) are formed,
前記第1・第2のフランジ部(16a・16b)の張り出し基端部、および前記外部電極(3)の底面に、モールド工程において成形材の流入を許して、前記外部電極(3)と前記樹脂体(7)との結合強度の向上を図る前記凹部(15)が形成されることを特徴とする半導体装置の製造方法。Allow the molding material to flow into the projecting base ends of the first and second flange portions (16a, 16b) and the bottom surface of the external electrode (3) in the molding process, and the external electrode (3) and the A method of manufacturing a semiconductor device, wherein the concave portion (15) for improving the bonding strength with the resin body (7) is formed.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008246842A JP5164160B2 (en) | 2008-09-25 | 2008-09-25 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008246842A JP5164160B2 (en) | 2008-09-25 | 2008-09-25 | Semiconductor device and manufacturing method thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010080656A JP2010080656A (en) | 2010-04-08 |
JP5164160B2 true JP5164160B2 (en) | 2013-03-13 |
Family
ID=42210772
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008246842A Active JP5164160B2 (en) | 2008-09-25 | 2008-09-25 | Semiconductor device and manufacturing method thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5164160B2 (en) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2012036281A1 (en) * | 2010-09-17 | 2014-02-03 | ローム株式会社 | Semiconductor light emitting device, manufacturing method thereof, and display device |
JP6030370B2 (en) * | 2012-07-27 | 2016-11-24 | 京セラ株式会社 | Wiring board and electronic device |
JP5959395B2 (en) * | 2012-09-29 | 2016-08-02 | 京セラ株式会社 | Wiring board |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3502800B2 (en) * | 1999-12-15 | 2004-03-02 | 新光電気工業株式会社 | Method for manufacturing semiconductor device |
JP2004214265A (en) * | 2002-12-27 | 2004-07-29 | Kyushu Hitachi Maxell Ltd | Semiconductor device and its manufacturing method |
JP4489791B2 (en) * | 2007-05-14 | 2010-06-23 | 株式会社ルネサステクノロジ | QFN package |
JP2009135417A (en) * | 2007-11-07 | 2009-06-18 | Sumitomo Metal Mining Co Ltd | Method for manufacturing substrate for mounting semiconductor element |
-
2008
- 2008-09-25 JP JP2008246842A patent/JP5164160B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2010080656A (en) | 2010-04-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4526823B2 (en) | Carrier, method of manufacturing carrier, and electronic apparatus | |
CN106169458B (en) | Semiconductor element mounting lead frame and semiconductor device and its manufacturing method | |
TWI595813B (en) | Wiring substrate and method of manufacturing the same | |
US8610268B2 (en) | Semiconductor element, semiconductor element mounted board, and method of manufacturing semiconductor element | |
JP4344350B2 (en) | Manufacturing method of packaging substrate and packaging method using the same | |
JP5930843B2 (en) | Lead frame and manufacturing method thereof | |
TW201732959A (en) | Lead frame, electronic component device, and methods of manufacturing them | |
JP5164160B2 (en) | Semiconductor device and manufacturing method thereof | |
KR101691762B1 (en) | Substrate for mounting semiconductor element and method for manufacturing said substrate | |
JP5580522B2 (en) | Semiconductor device and manufacturing method thereof | |
JP2005286057A (en) | Circuit device and its manufacturing method | |
US7064001B2 (en) | Method of production of semiconductor module with external connection terminal | |
JP2006303305A (en) | Semiconductor device | |
JP2006278914A (en) | Semiconductor device, manufacturing method therefor, and plastic molding body | |
JP2007142407A (en) | Method of forming metal layer on diode or wafer by electroless plating | |
JP6138496B2 (en) | Semiconductor device mounting substrate and semiconductor device | |
JP3972211B2 (en) | Semiconductor device and manufacturing method thereof | |
US10229871B2 (en) | Lead frame | |
JP6780903B2 (en) | Lead frame | |
JP5315447B2 (en) | Wiring board and manufacturing method thereof | |
JP2006303028A (en) | Semiconductor device and its fabrication process | |
JP2010067888A (en) | Wiring board and method of manufacturing the same | |
JP2008501858A (en) | Improved etching method | |
JP5866719B2 (en) | Intermediate molded product for semiconductor device and semiconductor device | |
JP6606333B2 (en) | Semiconductor device and manufacturing method of semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110908 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20120507 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120627 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120704 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120903 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120926 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121122 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121212 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121213 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151228 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5164160 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151228 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |