JP5126676B2

JP5126676B2 - amplifier

Info

Publication number: JP5126676B2
Application number: JP2008174313A
Authority: JP
Inventors: 雄太杉山; 隆松本
Original assignee: Hitachi Metals Ltd
Current assignee: Hitachi Metals Ltd
Priority date: 2008-07-03
Filing date: 2008-07-03
Publication date: 2013-01-23
Anticipated expiration: 2028-07-03
Also published as: JP2010016590A

Description

本発明は、無線機器等において受信した高周波微弱信号を増幅する低雑音増幅器等を構成する増幅器に関するものである。 The present invention relates to an amplifier that constitutes a low-noise amplifier that amplifies a high-frequency weak signal received by a wireless device or the like.

携帯電話、無線LAN端末などの高周波無線通信等においては、受信する信号は通常微弱であるため、信号を復調する前に増幅しておく必要がある。この時雑音が混入すると信号のS/N比が劣化し、復調した信号にエラーや雑音が含まれたりする。これを避けるため、受信信号の最初の増幅には低雑音増幅器が用いられる。 In high-frequency wireless communication such as a cellular phone and a wireless LAN terminal, a received signal is usually weak, so it is necessary to amplify the signal before demodulating it. If noise is mixed at this time, the S / N ratio of the signal deteriorates, and the demodulated signal includes errors and noise. To avoid this, a low noise amplifier is used for the initial amplification of the received signal.

低雑音増幅器として、従来よりエンハンスメント型電界効果トランジスタ（以下単にＥ型ＦＥＴともいう）をカスコード接続した増幅回路が用いられてきた。従来より用いられてきたカスコード接続された増幅器の回路図を図６に示す。カスコード接続することにより、入力端子５から信号が入力される第１のトランジスタ１の負荷が低インピーダンスに抑えられるため、いわゆるミラー効果が減少し、高周波特性が向上する。また静電流も第１のトランジスタとカスコード接続した第2トランジスタ２とで共通に利用するため、通常の２段増幅器と比較して少ない。この構成の増幅器を同一の基板上に構成する際、二つのトランジスタは同一の閾値電圧を持っていた。 As a low-noise amplifier, an amplifier circuit in which an enhancement type field effect transistor (hereinafter also simply referred to as an E-type FET) is cascode-connected has been used. FIG. 6 shows a circuit diagram of a conventional cascode-connected amplifier that has been used. By cascode connection, the load of the first transistor 1 to which a signal is input from the input terminal 5 is suppressed to a low impedance, so that the so-called mirror effect is reduced and the high frequency characteristics are improved. In addition, since the static current is shared by the first transistor and the second transistor 2 connected in cascode, the static current is less than that of a normal two-stage amplifier. When the amplifier having this configuration is configured on the same substrate, the two transistors have the same threshold voltage.

特許文献１には、カスコード接続された電界効果トランジスタを用いて構成された高周波電力増幅回路が開示されている。特許文献１に開示された構成は、回路構成の簡略化を目的として、デプレッション型電界効果トランジスタ（以下単にＤ型ＦＥＴともいう）のドレイン電極とエンハンスメント型電界効果トランジスタのソース電極とをカスコード接続した高周波増幅回路である。このとき信号はD型FETのゲート電極に入力され、E型FETのドレイン電極に接続された端子から出力される。E型FETのゲート電極は正電圧にバイアスする必要があり、且つ入力される信号の周波数帯域では接地される必要があるため、キャパシタを介して接地される。なお、D型FETではその閾値電圧は負であり、E型FETの閾値電圧は正となる。 Patent Document 1 discloses a high-frequency power amplifier circuit configured using cascode-connected field effect transistors. The configuration disclosed in Patent Document 1 has a cascode connection between a drain electrode of a depletion type field effect transistor (hereinafter also simply referred to as a D-type FET) and a source electrode of an enhancement type field effect transistor for the purpose of simplifying the circuit configuration. This is a high-frequency amplifier circuit. At this time, a signal is input to the gate electrode of the D-type FET and output from a terminal connected to the drain electrode of the E-type FET. Since the gate electrode of the E-type FET needs to be biased to a positive voltage and needs to be grounded in the frequency band of the input signal, it is grounded via a capacitor. Note that the threshold voltage of the D-type FET is negative, and the threshold voltage of the E-type FET is positive.

特開２０００−１０１３５６号公報JP 2000-101356 A

しかしながら図６に示す従来の構成では、カスコード接続された第２の電界効果トランジスタのゲート電極のバイアス電圧は、第１の電界効果トランジスタトランジスタのソース電極よりも高く設定する必要がある。このため第１の電界効果トランジスタトランジスタのゲート電極のバイアス電圧と、第２の電界効果トランジスタのゲート電極のバイアス電圧とが異なるため、バイアス回路６ａ、６ｂによって２種類のバイアス電圧を発生させる必要が生じる。このため回路規模が大きくなり、高周波低雑音増幅器の小型化を困難にし、コスト増大に繋がるという問題があった。かかる点は、特許文献１に開示された構成においても同様である。すなわち、Ｄ型ＦＥＴのソース電極電位が０であるため、pHEMTプロセストランジスタでの最適なゲート電極のバイアス電位は通常負になる。しかしながら負電位の発生は困難であるため、バイアス回路を複雑化させ、チップ面積が増大してしまう。また、Ｅ型ＦＥＴとＤ型ＦＥＴのゲート電極のバイアス電位の最適値は異なるため、発生させる必要のある電位が2種となる。したがってこの場合もやはりバイアス回路が複雑になる。 However, in the conventional configuration shown in FIG. 6, the bias voltage of the gate electrode of the second cascode-connected second field effect transistor needs to be set higher than that of the source electrode of the first field effect transistor transistor. For this reason, since the bias voltage of the gate electrode of the first field effect transistor transistor is different from the bias voltage of the gate electrode of the second field effect transistor, it is necessary to generate two types of bias voltages by the bias circuits 6a and 6b. Arise. This increases the circuit scale, making it difficult to reduce the size of the high-frequency low-noise amplifier and increasing the cost. This also applies to the configuration disclosed in Patent Document 1. That is, since the source electrode potential of the D-type FET is 0, the optimum gate electrode bias potential in the pHEMT process transistor is usually negative. However, since it is difficult to generate a negative potential, the bias circuit becomes complicated and the chip area increases. Further, since the optimum values of the bias potentials of the gate electrodes of the E-type FET and the D-type FET are different, there are two types of potentials that need to be generated. Therefore, the bias circuit is complicated again in this case.

また、図６に示す構成において、第２のトランジスタのゲート電極は、増幅する受信信号の周波数帯において高周波的に接地されている必要がある。このため第２のトランジスタのゲート電極は通常、容量を介してアースに接続される。ゲート電極が接地とみなされるにはこの容量は十分に小さなインピーダンスとなる必要があるため、大面積を必要とする。このことも高周波低雑音増幅器の小型化を困難にし、コスト増大に繋がる。さらに、第２のトランジスタのゲート電極を容量を介して接地する場合、容量のインピーダンスが十分に小さい条件、すなわち十分に高い周波数でしかカスコード接続の性能を発揮できないため、特性が安定しないという問題がある。かかる点は、特許文献１に開示された構成においても同様である。すなわち、Ｅ型ＦＥＴのゲート電極は高周波的に接地しておく必要があるが、バイアス電位が０Ｖでないためキャパシタ等を介して接地する必要があり、広帯域に渡って安定的に接地状態を保つことが困難である。 In the configuration shown in FIG. 6, the gate electrode of the second transistor needs to be grounded at a high frequency in the frequency band of the received signal to be amplified. For this reason, the gate electrode of the second transistor is usually connected to the ground via a capacitor. In order for the gate electrode to be regarded as ground, this capacitance needs to have a sufficiently small impedance, so that a large area is required. This also makes it difficult to reduce the size of the high-frequency low-noise amplifier and leads to an increase in cost. Furthermore, when the gate electrode of the second transistor is grounded via a capacitor, the characteristic of the cascode connection can be exhibited only under conditions where the impedance of the capacitor is sufficiently small, that is, at a sufficiently high frequency, so that the characteristics are not stable. is there. This also applies to the configuration disclosed in Patent Document 1. In other words, the gate electrode of the E-type FET needs to be grounded at a high frequency, but since the bias potential is not 0 V, it needs to be grounded via a capacitor or the like, so that the ground state can be stably maintained over a wide band. Is difficult.

そこで本発明は上述の問題点に鑑み、バイアス回路を簡略化し、小型で広い帯域に渡って安定なカスコード接続型の増幅器を実現することを目的とする。 In view of the above-described problems, an object of the present invention is to realize a cascode-connected amplifier that is simple in size and stable over a wide band.

本発明の増幅器は、第１及び第２の電界効果トランジスタを有し、前記第１の電界効果トランジスタのゲート電極に接続された入力端子に高周波信号が入力され、前記第１の電界効果トランジスタのドレイン電極には、前記第２の電界効果トランジスタのソース電極が接続され、前記第２の電界効果トランジスタのドレイン電極に接続された出力端子から増幅された高周波信号が出力するカスコード接続型の増幅器であって、前記第１の電界効果トランジスタはエンハンスメント型電界効果トランジスタであり、前記第２の電界効果トランジスタはデプレッション型電界効果トランジスタであり、前記第２の電界効果トランジスタのゲート電極は容量を介さずに接地されていることを特徴とする。かかる構成によって増幅器のバイアス回路を簡略化するとともに、第２の電界効果トランジスタのゲート電極の接地状態を安定化することができる。 The amplifier of the present invention includes first and second field effect transistors, a high frequency signal is input to an input terminal connected to the gate electrode of the first field effect transistor, and the first field effect transistor includes: The drain electrode is connected to the source electrode of the second field effect transistor, and is a cascode connection type amplifier that outputs an amplified high frequency signal from an output terminal connected to the drain electrode of the second field effect transistor. The first field effect transistor is an enhancement type field effect transistor, the second field effect transistor is a depletion type field effect transistor, and the gate electrode of the second field effect transistor does not pass through a capacitor. It is characterized by being grounded. With this configuration, the amplifier bias circuit can be simplified and the ground state of the gate electrode of the second field effect transistor can be stabilized.

また前記増幅器において、前記第１及び第２の電界効果トランジスタは、同一の半導体基板の、一方の主面側に形成され、前記第２の電界効果トランジスタのゲート電極は前記半導体基板を貫通するスルーホールを介して前記半導体基板の他の主面側で接地されていることが好ましい。かかる構成によって、高い周波数帯域においても、前記第２のゲート電極を安定的に接地することが可能となる。さらに、前記第２の電界効果トランジスタのゲート電極と前記スルーホール間の距離は第１の電界効果トランジスタまたは第２の電界効果トランジスタの遮断周波数のいずれか低い方の周波数における波長の１０分の１よりも小さいことが好ましい。 In the amplifier, the first and second field effect transistors are formed on one main surface side of the same semiconductor substrate, and a gate electrode of the second field effect transistor is a through-hole penetrating the semiconductor substrate. It is preferable that the other main surface of the semiconductor substrate is grounded through a hole. With this configuration, the second gate electrode can be stably grounded even in a high frequency band. Further, the distance between the gate electrode of the second field effect transistor and the through hole is one tenth of the wavelength at the lower frequency of the cutoff frequency of the first field effect transistor or the second field effect transistor. Is preferably smaller.

また前記増幅器において、前記第１の電界効果トランジスタのドレイン-ソース間飽和電圧が、前記第２の電界効果トランジスタの閾値電圧の絶対値未満であることが好ましい。かかる構成によって高い増幅率を確保することができる。 In the amplifier, it is preferable that a drain-source saturation voltage of the first field effect transistor is less than an absolute value of a threshold voltage of the second field effect transistor. With this configuration, a high amplification factor can be ensured.

また前記増幅器において、前記第１の電界効果トランジスタのゲート電極にバイアス電圧を供給するバイアス電圧発生回路が、前記増幅器とともに同一の基板に集積されていることが好ましい。かかる構成によって、前記バイアス回路に用いられるトランジスタの特性が前記第１の電界効果トランジスタの特性に極めて近くなるため、前記第１の電界効果トランジスタのプロセス変動による特性変動を相殺するようにバイアス電圧を発生させることが出来る。さらに、前記バイアス電圧発生回路を構成するエンハンスメント型電界効果トランジスタは、前記第１の電界効果トランジスタと同じ閾値電圧を有することが好ましい。さらに、前記スルーホールによって、前記バイアス電圧発生回路を構成する前記エンハンスメント型電界効果トランジスタのソース電極も接地されていることが好ましい。 In the amplifier, a bias voltage generating circuit for supplying a bias voltage to the gate electrode of the first field effect transistor is preferably integrated with the amplifier on the same substrate. With this configuration, since the characteristics of the transistor used in the bias circuit are very close to the characteristics of the first field effect transistor, the bias voltage is set so as to cancel the characteristic fluctuation caused by the process fluctuation of the first field effect transistor. Can be generated. Furthermore, it is preferable that the enhancement type field effect transistor constituting the bias voltage generating circuit has the same threshold voltage as that of the first field effect transistor. Furthermore, it is preferable that the source electrode of the enhancement type field effect transistor constituting the bias voltage generating circuit is also grounded by the through hole.

また前記増幅器において、前記第１の電界効果トランジスタのソース電極は、ボンディングワイヤを介して接地されていることが好ましい。かかる構成によって、前記増幅器の入力整合を、チップインダクタ等の外付け部品を用いることなく良好にすることが出来る。 In the amplifier, the source electrode of the first field effect transistor is preferably grounded via a bonding wire. With this configuration, the input matching of the amplifier can be improved without using an external component such as a chip inductor.

また前記増幅器において、前記第１の電界効果トランジスタ及び第２の電界効果型トランジスタが擬似格子整合高電子移動度トランジスタであることが好ましい。かかる構成によって、例えば閾値電圧の絶対値が１Vを超える特性の優れたD型FETとE型FETを同一の基板上に構成することが容易となる。 In the amplifier, it is preferable that the first field effect transistor and the second field effect transistor are pseudo lattice matched high electron mobility transistors. With this configuration, for example, it becomes easy to configure a D-type FET and an E-type FET having excellent characteristics in which the absolute value of the threshold voltage exceeds 1 V on the same substrate.

本発明よれば、小型で、広い帯域に渡って安定なカスコード接続型の増幅器が実現可能となる。 According to the present invention, a cascode-connected amplifier that is small and stable over a wide band can be realized.

本発明の技術思想について、具体的な実施形態に基づき説明する。図１は該実施形態の増幅器の回路図である。かかる増幅器は第１の電界効果トランジスタ１及び第２の電界効果トランジスタ２を有し、第１の電界効果トランジスタ１のドレイン電極に、第２の電界効果トランジスタ２のソース電極が接続されたカスコード接続型の低雑音増幅器である。高周波信号は第１の電界効果トランジスタ１のゲート電極に接続された入力端子５から入力され、増幅された高周波信号が第２の電界効果トランジスタのドレイン電極に接続された出力端子８から出力される。第１の電界効果トランジスタ１のゲート電極と入力端子５とに間にＤＣカットのためにキャパシタ１６を接続しているが、他の方法で第１の電界効果トランジスタ1のゲート電極のバイアス電圧が保たれるなら、キャパシタ１６は省略してもよい。入力端子５には、さらに整合のための入力整合回路が接続されても良い。電源からのＤＣ電圧がインダクタ３を介して第２の電界効果トランジスタ2のドレイン電極に供給される。出力端子８にはさらに出力整合回路が接続されても良い。インダクタ３は本実施例に必須ではなく、他の構成を用いて第２の電界効果トランジスタ2のドレイン電極にＤＣ電圧を供給してもよい。 The technical idea of the present invention will be described based on specific embodiments. FIG. 1 is a circuit diagram of the amplifier according to this embodiment. Such an amplifier has a first field effect transistor 1 and a second field effect transistor 2, and a cascode connection in which the drain electrode of the first field effect transistor 1 is connected to the source electrode of the second field effect transistor 2. Type low noise amplifier. The high frequency signal is input from the input terminal 5 connected to the gate electrode of the first field effect transistor 1, and the amplified high frequency signal is output from the output terminal 8 connected to the drain electrode of the second field effect transistor. . A capacitor 16 is connected between the gate electrode of the first field effect transistor 1 and the input terminal 5 for DC cut. However, the bias voltage of the gate electrode of the first field effect transistor 1 can be reduced by another method. Capacitor 16 may be omitted if maintained. An input matching circuit for further matching may be connected to the input terminal 5. A DC voltage from the power source is supplied to the drain electrode of the second field effect transistor 2 via the inductor 3. An output matching circuit may be further connected to the output terminal 8. The inductor 3 is not essential to this embodiment, and a DC voltage may be supplied to the drain electrode of the second field effect transistor 2 using another configuration.

第１の電界効果トランジスタ１はエンハンスメント型電界効果トランジスタ（Ｅ型ＦＥＴ）であり、第２の電界効果トランジスタ２はデプレッション型電界効果トランジスタ（Ｄ型ＦＥＴ）である。第１の電界効果トランジスタ１と第２の電界効果トランジスタ２は、小型化、製造プロセスの簡略化のために、同一の半導体基板の、同じ一方の主面側に形成されているが、その形成方法は特に限定するものではない。第１の電界効果トランジスタ１と第２の電界効果トランジスタ２を別々の半導体基板に形成することも可能である。Ｅ型ＦＥＴである第１の電界効果トランジスタ１の閾値電圧Vt１は０.２Ｖである。第１の電界効果トランジスタ１のゲート−ソース間の電圧Vgs1がVt１を超えるとドレイン−ソース間に電流が流れる。ソース電極はインダクタ９を介して接地されている。インダクタを介して接地する理由は、外部との入力整合を容易にするためである。第１の電界効果トランジスタ１のゲート電極は約０.４Ｖにバイアスされており、この時ドレイン−ソース間の飽和電圧は約０.５Ｖである。また、ディプレション型電界効果トランジスタである第２の電界効果トランジスタ２は閾値電圧Vt2として−１Ｖを持つようにしてある。この場合、第１の電界効果トランジスタ１のドレイン-ソース間飽和電圧は、第２の電界効果トランジスタ２の閾値電圧の絶対値の１／２以下の十分小さい値に調整されている。 The first field effect transistor 1 is an enhancement type field effect transistor (E type FET), and the second field effect transistor 2 is a depletion type field effect transistor (D type FET). The first field effect transistor 1 and the second field effect transistor 2 are formed on the same main surface side of the same semiconductor substrate in order to reduce the size and simplify the manufacturing process. The method is not particularly limited. It is also possible to form the first field effect transistor 1 and the second field effect transistor 2 on different semiconductor substrates. The threshold voltage Vt1 of the first field effect transistor 1 which is an E-type FET is 0.2V. When the gate-source voltage Vgs1 of the first field effect transistor 1 exceeds Vt1, a current flows between the drain-source. The source electrode is grounded via the inductor 9. The reason for grounding through the inductor is to facilitate input matching with the outside. The gate electrode of the first field effect transistor 1 is biased to about 0.4V, and at this time, the saturation voltage between the drain and the source is about 0.5V. The second field effect transistor 2 which is a depletion type field effect transistor has a threshold voltage Vt2 of -1V. In this case, the drain-source saturation voltage of the first field effect transistor 1 is adjusted to a sufficiently small value that is 1/2 or less of the absolute value of the threshold voltage of the second field effect transistor 2.

第２の電界効果トランジスタ２のゲート電極は半導体基板を貫通するスルーホール４を介して半導体基板の他の主面側で接地されている。スルーホール４は半導体基板の一方の主面側とそれに対向する他方の主面側（裏面）を接続しており、半導体基板の裏面が接地電位となっている。すなわち、第２の電界効果トランジスタのゲート電極は容量を介さずに接地されている。かかる構成によって、広い周波数帯域において安定な接地状態を実現することができる。なお、第２の電界効果トランジスタ２のゲート電極を容量を介さずに接地する構成は図１に示す実施形態に限らない。フリップチップ実装を適用する場合など、スルーホールを介さずに接地してもよい。いずれにしても、第２の電界効果トランジスタのゲート電極を容量を介さずに接地することによって、特に低周波側の接地状態が安定する。また、第２の電界効果トランジスタ２のゲート電極を広帯域に渡って安定して接地しておくために、第２の電界効果トランジスタ２のゲート電極とスルーホール４間の距離（図３において図示した距離ｄ）は第１の電界効果トランジスタ１または第２の電界効果トランジスタ２の遮断周波数のいずれか低い方の周波数における波長の１０分の１よりも小さいことが望ましい。かかる構成によって特に高周波側の接地状態が安定化する。 The gate electrode of the second field effect transistor 2 is grounded on the other main surface side of the semiconductor substrate through a through hole 4 penetrating the semiconductor substrate. The through-hole 4 connects one main surface side of the semiconductor substrate to the other main surface side (back surface) opposite to the semiconductor substrate, and the back surface of the semiconductor substrate is at ground potential. That is, the gate electrode of the second field effect transistor is grounded without passing through a capacitor. With this configuration, a stable ground state can be realized in a wide frequency band. The configuration in which the gate electrode of the second field effect transistor 2 is grounded without using a capacitor is not limited to the embodiment shown in FIG. For example, when flip chip mounting is applied, grounding may be performed without passing through the through hole. In any case, by grounding the gate electrode of the second field effect transistor without passing through the capacitor, the ground state on the low frequency side is particularly stabilized. Further, in order to stably ground the gate electrode of the second field effect transistor 2 over a wide band, the distance between the gate electrode of the second field effect transistor 2 and the through hole 4 (shown in FIG. 3). The distance d) is preferably smaller than one tenth of the wavelength at the lower frequency of the cutoff frequency of the first field effect transistor 1 or the second field effect transistor 2. Such a configuration stabilizes the grounding state particularly on the high frequency side.

上述のように、本実施形態においては、Ｅ型ＦＥＴである第１の電界効果トランジスタ１のドレーン−ソース間の飽和電圧がＤ型ＦＥＴである第２の電界効果トランジスタ２の閾値電圧の絶対値より十分小さくなるようにバイアス電圧、電界効果トランジスタのゲート幅、プロセスを調整した。Ｄ型ＦＥＴである第２の電界効果トランジスタ２に電流が流れる場合、そのソース電極の電位は、Vt2の絶対値より小さくなる。もしこの電位がドレイン−ソース間の飽和電圧より小さい場合、Ｅ型ＦＥＴである第１の電界効果トランジスタ１による信号の増幅率が小さくなってしまう。このような状態を避けるためには第１の電界効果トランジスタ１のドレーン−ソース間の飽和電圧が第２の電界効果トランジスタ２の閾値電圧の絶対値未満にすることがより望ましい。 As described above, in this embodiment, the saturation voltage between the drain and the source of the first field effect transistor 1 that is an E-type FET is the absolute value of the threshold voltage of the second field effect transistor 2 that is a D-type FET. The bias voltage, the gate width of the field effect transistor, and the process were adjusted so as to be sufficiently smaller. When a current flows through the second field effect transistor 2 that is a D-type FET, the potential of the source electrode becomes smaller than the absolute value of Vt2. If this potential is smaller than the drain-source saturation voltage, the signal amplification factor by the first field effect transistor 1 which is an E-type FET becomes small. In order to avoid such a state, it is more preferable that the saturation voltage between the drain and the source of the first field effect transistor 1 is less than the absolute value of the threshold voltage of the second field effect transistor 2.

第１の電界効果トランジスタ１のドレイン電極に、第２の電界効果トランジスタ２のソース電極が接続された、上述のカスコード接続型の増幅器を用いることによって、バイアス回路が発生する必要がある電位を一種としてバイアス回路を簡略化し、増幅器の小型化が図られている。図１に示す実施形態では、バイアス回路６ａから、バイアス出力端子７ａを介して第１の電界効果トランジスタ１のゲート電極に電圧が供給される。一方、第２の電界効果トランジスタ２のゲート電極にはバイアス回路が接続されていない。図１のバイアス回路６ａの具体的構成を図２に示す。図２中のエンハンスメント型の電界効果トランジスタ１０は、第１の電界効果トランジスタ１と同じ閾値電圧を有する。電圧供給端子Vbに外部から電圧が供給されると、抵抗１１を介して電流が流れ、その電流値に応じた電圧が電界効果トランジスタ１０のゲート電極に発生する。この電圧を、抵抗１２を介して第１の電界効果トランジスタ１のゲート電極に供給する。なお、抵抗１２は、高周波信号がバイアス回路に流れ込むのを防ぐためと、バイアス回路で発生したノイズが高周波低雑音増幅器へ流出するのを防ぐため十分大きい抵抗値を持つ必要がある。本実施形態では２ｋΩとした。 By using the above-described cascode-connected amplifier in which the source electrode of the second field-effect transistor 2 is connected to the drain electrode of the first field-effect transistor 1, a kind of potential that the bias circuit needs to generate is used. As a result, the bias circuit is simplified to reduce the size of the amplifier. In the embodiment shown in FIG. 1, a voltage is supplied from the bias circuit 6a to the gate electrode of the first field effect transistor 1 via the bias output terminal 7a. On the other hand, a bias circuit is not connected to the gate electrode of the second field effect transistor 2. A specific configuration of the bias circuit 6a of FIG. 1 is shown in FIG. The enhancement type field effect transistor 10 in FIG. 2 has the same threshold voltage as that of the first field effect transistor 1. When a voltage is supplied from the outside to the voltage supply terminal Vb, a current flows through the resistor 11, and a voltage corresponding to the current value is generated at the gate electrode of the field effect transistor 10. This voltage is supplied to the gate electrode of the first field effect transistor 1 through the resistor 12. The resistor 12 needs to have a sufficiently large resistance value in order to prevent a high frequency signal from flowing into the bias circuit and to prevent noise generated in the bias circuit from flowing out to the high frequency low noise amplifier. In this embodiment, it is 2 kΩ.

図３に、本実施形態に係る半導体基板主面側に形成された、Ｅ型ＦＥＴである第１の電界効果トランジスタ１、Ｄ型ＦＥＴである第２の電界効果トランジスタ２、スルーホール４、バイアス回路６ａ中の電界効果トランジスタ１０、抵抗１１及び１２、ソース電極が接続されたソース接続用パッド１３、入力端子となる入力パッド１４、出力端子となる出力パッド１５並びに電圧供給端子Vbのレイアウトを示す。第１の電界効果型トランジスタ１のソース電極は、ボンディングワイヤを介して接地されている。図１に示したインダクタ９は、ソース接続用パッド１３に接続される前記ボンディングワイヤによって実現している。これは、本実施形態における高周波信号の周波数が５GHｚと高いため、ボンディングワイヤのインダクタンスが利用できる程度に十分大きいためである。なお、スルーホール４は、第2の電界効果トランジスタのゲート電極を接地すると同時に、バイアス回路中の電界効果トランジスタ１０のソース電極も接地している。 FIG. 3 shows a first field effect transistor 1 that is an E-type FET, a second field effect transistor 2 that is a D-type FET, a through hole 4, a bias formed on the main surface side of the semiconductor substrate according to the present embodiment. The layout of the field effect transistor 10, resistors 11 and 12, source connection pad 13 connected to the source electrode, input pad 14 serving as an input terminal, output pad 15 serving as an output terminal, and voltage supply terminal Vb in the circuit 6a is shown. . The source electrode of the first field effect transistor 1 is grounded via a bonding wire. The inductor 9 shown in FIG. 1 is realized by the bonding wire connected to the source connection pad 13. This is because the frequency of the high-frequency signal in this embodiment is as high as 5 GHz, and is sufficiently large so that the inductance of the bonding wire can be used. The through hole 4 grounds the gate electrode of the second field effect transistor, and also grounds the source electrode of the field effect transistor 10 in the bias circuit.

第１の電界効果トランジスタ及び第２の電界効果トランジスタには、シリコン基板に集積されたMOS（Metal Oxide Silicon)FETや、GaAs基板上に集積された擬似格子整合高電子移動度トランジスタ（p-HEMT FET)等の電界効果トランジスタを用いることができる。特に擬似格子整合高電子移動度トランジスタを用いることで高周波特性、雑音特性に優れた高周波低雑音増幅器が実現できる。 The first field effect transistor and the second field effect transistor include a MOS (Metal Oxide Silicon) FET integrated on a silicon substrate and a pseudo lattice matched high electron mobility transistor (p-HEMT integrated on a GaAs substrate). Field effect transistors such as FET) can be used. In particular, a high frequency low noise amplifier having excellent high frequency characteristics and noise characteristics can be realized by using a pseudo lattice matched high electron mobility transistor.

図４に本実施例の高周波低雑音増幅器の、ゲイン及びＮＦを示す。ＤＣ電源電圧３Ｖの時、バイアス電流１１ｍＡと低消費電力であるにもかかわらず、５〜６ＧＨｚにおいて１０ｄＢ以上の高いゲインが得られている。また、５ＧＨｚにおいては１５ｄＢ以上の高いゲインとノイズフィギュア約１.２５ｄＢの良好なノイズ特性が確保できた。 FIG. 4 shows the gain and NF of the high frequency low noise amplifier of this embodiment. When the DC power supply voltage is 3 V, a high gain of 10 dB or more is obtained at 5 to 6 GHz, although the bias current is 11 mA and the power consumption is low. Further, at 5 GHz, a high gain of 15 dB or more and a good noise characteristic of about 1.25 dB of noise figure were secured.

次に本発明に係る他の実施形態を、図５に示す。かかる実施形態においては第１の電界効果トランジスタ１のソース電極はインダクタを介さずに接地されている。その代わりに第１の電界効果トランジスタ1のゲート電極には整合回路１７が接続されている。ソース電極をインダクタを介して接続した場合には、インダクタで発生する電圧が負帰還となるため、ゲインが小さくなってしまう。ゲインを大きくする必要がある場合には、インダクタを介さず直接接地することが有効である。ただし、このような構成では、ゲート電極の入力インピーダンスの整合状況を悪化させるため、入力整合回路を設けることが好ましい。 Next, another embodiment according to the present invention is shown in FIG. In such an embodiment, the source electrode of the first field effect transistor 1 is grounded without passing through an inductor. Instead, a matching circuit 17 is connected to the gate electrode of the first field effect transistor 1. When the source electrode is connected via an inductor, the voltage generated in the inductor becomes negative feedback, and the gain is reduced. When it is necessary to increase the gain, it is effective to ground directly without using an inductor. However, in such a configuration, it is preferable to provide an input matching circuit in order to deteriorate the matching state of the input impedance of the gate electrode.

本発明の実施形態に係る増幅器の回路図である。1 is a circuit diagram of an amplifier according to an embodiment of the present invention. 本発明の実施形態に係る増幅器に用いたバイアス回路の回路図である。It is a circuit diagram of the bias circuit used for the amplifier which concerns on embodiment of this invention. 本発明の実施形態に係る増幅器のレイアウト図である。FIG. 3 is a layout diagram of an amplifier according to an embodiment of the present invention. 本発明の実施形態に係る増幅器のゲイン及びノイズファクターの周波数特性を示した図である。It is the figure which showed the frequency characteristic of the gain and noise factor of the amplifier which concerns on embodiment of this invention. 本発明の他の実施形態に係る増幅器の回路図である。It is a circuit diagram of the amplifier which concerns on other embodiment of this invention. 従来の高周波低雑音増幅器の回路図である。It is a circuit diagram of the conventional high frequency low noise amplifier.

Explanation of symbols

１：第１の電界効果トランジスタ
２：第２の電界効果型トランジスタ
３、９：インダクタ
４、４ａ：スルーホール
５：入力端子
６ａ、６ｂ：バイアス回路
７ａ、７ｂ：バイアス出力端子
８：出力端子
１０：電界効果トランジスタ
１１、１２：抵抗
１３：ソース接続用パッド１３
１４：入力パッド
１５：出力パッド 1: First field effect transistor 2: Second field effect transistor 3, 9: Inductor 4, 4a: Through hole
5: Input terminal 6a, 6b: Bias circuit 7a, 7b: Bias output terminal 8: Output terminal 10: Field effect transistor 11, 12: Resistor 13: Source connection pad 13
14: Input pad 15: Output pad

Claims

A first field effect transistor, a high frequency signal is input to an input terminal connected to the gate electrode of the first field effect transistor, and the drain electrode of the first field effect transistor A cascode-connected amplifier to which a source electrode of a second field effect transistor is connected and an amplified high frequency signal is output from an output terminal connected to a drain electrode of the second field effect transistor;
The first field effect transistor is an enhancement type field effect transistor, and the second field effect transistor is a depletion type field effect transistor;
The gate electrode of the second field effect transistor is grounded without passing through a capacitor ,
The first and second field effect transistors are formed on one main surface side of the same semiconductor substrate,
A gate electrode of the second field effect transistor is grounded on the other main surface side of the semiconductor substrate through a through hole penetrating the semiconductor substrate;
The distance between the gate electrode of the second field effect transistor and the through hole is less than one tenth of the wavelength at the lower frequency of the cutoff frequency of the first field effect transistor or the second field effect transistor. An amplifier characterized by being small .

A first field effect transistor, a high frequency signal is input to an input terminal connected to the gate electrode of the first field effect transistor, and the drain electrode of the first field effect transistor A cascode-connected amplifier to which a source electrode of a second field effect transistor is connected and an amplified high frequency signal is output from an output terminal connected to a drain electrode of the second field effect transistor;
The first field effect transistor is an enhancement type field effect transistor, and the second field effect transistor is a depletion type field effect transistor;
The gate electrode of the second field effect transistor is grounded without passing through a capacitor,
The first and second field effect transistors are formed on one main surface side of the same semiconductor substrate,
A gate electrode of the second field effect transistor is grounded on the other main surface side of the semiconductor substrate through a through hole penetrating the semiconductor substrate;
A bias voltage generation circuit for supplying a bias voltage to the gate electrode of the first field effect transistor is integrated with the amplifier on the same substrate.
The enhancement type field effect transistor constituting the bias voltage generation circuit has the same threshold voltage as that of the first field effect transistor.

3. The amplifier according to claim 2, wherein the source electrode of the enhancement type field effect transistor constituting the bias voltage generation circuit is also grounded by the through hole.

4. The amplifier according to claim 1, wherein a drain-source saturation voltage of the first field effect transistor is less than an absolute value of a threshold voltage of the second field effect transistor. 5. A characteristic amplifier.

5. The amplifier according to claim 1, wherein a source electrode of the first field effect transistor is grounded via a bonding wire.

6. The amplifier according to claim 1, wherein the first field effect transistor and the second field effect transistor are pseudo lattice matched high electron mobility transistors.