JP5113503B2 - Video output circuit - Google Patents
Video output circuit Download PDFInfo
- Publication number
- JP5113503B2 JP5113503B2 JP2007315429A JP2007315429A JP5113503B2 JP 5113503 B2 JP5113503 B2 JP 5113503B2 JP 2007315429 A JP2007315429 A JP 2007315429A JP 2007315429 A JP2007315429 A JP 2007315429A JP 5113503 B2 JP5113503 B2 JP 5113503B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- low
- pass filter
- video signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Picture Signal Circuits (AREA)
Description
本発明は、出力映像信号のサグを補正する機能を併せ持つ持つ映像出力回路に関するものである。 The present invention relates to a video output circuit having a function of correcting a sag of an output video signal.
従来の映像出力回路の構成を図4に示す(例えば、特許文献1の図3参照)。図4において、1は入力端子、2は出力回路、3は出力端子である。C3は映像信号のAC成分のみを抽出するために出力回路2の出力側に外付け接続された容量であり、この容量C3と負荷抵抗R9(後段回路の入力インピーダンス)とによりハイパスフィルタが構成される。このため、出力映像信号から容量C3によりDC成分が除去されるために、入力端子1に図5(a)に示す映像信号を入力させると、図5(b)に示すように、出力端子3に現れる映像信号が微分波形となり、頂部が傾斜したいわゆるサグが発生する。なお、図5(a)において、11は映像信号期間(256H期間)、12は帰線期間、13は水平同期信号部を、それぞれ示す。
The configuration of a conventional video output circuit is shown in FIG. 4 (see, for example, FIG. 3 of Patent Document 1). In FIG. 4, 1 is an input terminal, 2 is an output circuit, and 3 is an output terminal. C3 is a capacitor externally connected to the output side of the
そこで、このサグの発生を防止するために、通常では、映像出力回路にサグ補正回路が組み込まれる。図6はそのサグ補正回路を組み込んだ映像出力回路の構成を示す回路図である(例えば、非特許文献1参照)。サグ補正回路は、出力回路2の反転入力端子と外付け容量C3の負荷抵抗R9の側との間に外付け容量C4を接続し、さらに出力回路2の出力端子と反転入力端子との間に出力回路2の出力インピーダンスZoよりも抵抗値の十分大きな抵抗R10を接続して構成されている。
In order to prevent the occurrence of this sag, a sag correction circuit is usually incorporated in the video output circuit. FIG. 6 is a circuit diagram showing a configuration of a video output circuit incorporating the sag correction circuit (see, for example, Non-Patent Document 1). The sag correction circuit connects an external capacitor C4 between the inverting input terminal of the
このサグ補正回路では、容量C3と負荷抵抗R9により構成されるハイパスフィルタを通過した信号を、容量C4を通過して出力回路2の反転入力端子に帰還させることにより、サグが補正される。
In this sag correction circuit, a signal that has passed through a high-pass filter composed of a capacitor C3 and a load resistor R9 passes through the capacitor C4 and is fed back to the inverting input terminal of the
しかしながら、上記図6に示したサグ補正回路では、輝度信号およびクロマ信号の周波数帯域では抵抗R10、容量C3、C4で構成されたループのインピーダンスを十分小さくしなければならないが、抵抗R10はゲイン確保の関係から前記したように出力回路2の出力インピーダンスZoよりも十分大きな抵抗値に設定しなければならないので、外付けの容量C3,C4の値を小さくできず、その容量C3,C4が大型化するという問題があった。
However, in the sag correction circuit shown in FIG. 6, the impedance of the loop composed of the resistor R10 and the capacitors C3 and C4 must be made sufficiently small in the frequency band of the luminance signal and the chroma signal, but the resistor R10 ensures the gain. As described above, since the resistance value must be set sufficiently larger than the output impedance Zo of the
さらに、輝度レベルが変動する際の出力波形は図7に示すような波形となり、出力回路2のダイナミックレンジが十分でない場合には、信号が欠けてしまうことがある。容量C3,C4の値とダイナミックレンジとはトレードオフの関係にあるため、この点からも、その容量C3,C4を小さくできないという問題があった。
Furthermore, the output waveform when the luminance level fluctuates becomes a waveform as shown in FIG. 7, and the signal may be lost if the dynamic range of the
本発明の目的は、サグ補正が行われ且つAC成分抽出用およびサグ補正用の外付け容量を小さくできるようにした映像出力回路を提供することである。 An object of the present invention is to provide a video output circuit in which sag correction is performed and an external capacity for AC component extraction and sag correction can be reduced.
請求項1にかかる発明の映像出力回路は、入力映像信号を非反転入力端子に入力して増幅する演算増幅器および該演算増幅器の出力映像信号から低域成分を取り出す第1のローパスフィルタを有し、該第1のローパスフィルタから出力する低域成分を前記演算増幅器の非反転入力端子に入力する前記入力映像信号に加算して、前記演算増幅器の前記出力映像信号を積分映像信号とする積分回路と、該積分回路の前記出力映像信号が入力する出力回路と、該出力回路の出力側に接続されるハイパスフィルタと、前記演算増幅器の前記出力映像信号のAPL中心電圧を取り出して前記演算増幅器の反転入力端子に制御電圧として与える第2のローパスフィルタからなるリファレンス回路と、を備えることを特徴とする。
請求項2にかかる発明は、請求項1に記載の映像出力回路において、前記リファレンス回路から出力されたAPL中心電圧が、前記第1のローパスフィルタの出力電圧に対して第1の所定値を上回ったときは前記第1のローパスフィルタの出力電圧を上限値にクリップし、前記第1のローパスフィルタの出力電圧に対して第2の所定値を下回ったときは前記第1のローパスフィルタの出力電圧の下限値にクリップするクリップ回路を備えることを特徴とする。
A video output circuit according to a first aspect of the present invention includes an operational amplifier that inputs and amplifies an input video signal to a non-inverting input terminal, and a first low-pass filter that extracts a low-frequency component from the output video signal of the operational amplifier. , by adding the low-frequency component output from the first low-pass filter to the input video signal to be input to the non-inverting input terminal of the operational amplifier, an integrating circuit the output video signal of said operational amplifier and integrated video signal When an output circuit for the output video signal of the integrating circuit is input, a high-pass filter connected to the output side of the output circuit, the operational amplifier is taken out APL center voltage of the output video signal of said operational amplifier And a reference circuit including a second low-pass filter that is applied as a control voltage to the inverting input terminal .
According to a second aspect of the present invention, above the video output circuit according to
請求項1にかかる発明によれば、出力回路の出力側のハイパスフィルタにより映像信号の頂部に生じるサグの傾斜と反対の傾斜を、積分回路により予め映像信号に与えるので、そのサグを補正することができる。このとき、ハイパスフィルタの容量はAC抽出としての機能を満足すればよいので、小さな値に設定できる。
また、積分回路の増幅器は、リファレンス回路で取り出したAPL中心電圧によって制御されるので、輝度レベルに応じて増幅器が制御され、出力回路はより少ないダイナミックレンジで動作可能となる。
また、請求項2にかかる発明によれば、クリップ回路によって、輝度レベルに応じて出力波形のレベル変動を制限できるため、この点でも、出力回路はより少ないダイナミックレンジで動作可能となる。
According to the first aspect of the present invention, since the integration circuit previously gives the video signal a slope opposite to the slope of the sag generated at the top of the video signal by the high-pass filter on the output side of the output circuit, the sag is corrected. Can do. At this time, the capacity of the high-pass filter only needs to satisfy the function of AC extraction, and can be set to a small value.
Further, since the amplifier of the integrating circuit is controlled by the APL center voltage extracted by the reference circuit, the amplifier is controlled according to the luminance level, and the output circuit can operate with a smaller dynamic range.
According to the second aspect of the present invention, since the clip circuit can limit the level fluctuation of the output waveform in accordance with the luminance level, the output circuit can operate with a smaller dynamic range in this respect.
図1は本発明の1つの実施例の映像出力回路の構成を示すブロック図である。図4におけるものと同じものには同じ符号を付けた。4は入力端子1と出力回路2の入力側との間に接続されたサグ補正回路である。このサグ補正回路4は、前記した図5(b)に示す微分波形と逆の積分波形を形成するための積分回路5と、映像信号の振幅を補正するためのリファレンス電圧を生成するリファレンス回路6と、作成する積分波形の変動範囲を制限するクリップ回路7とを備える。
FIG. 1 is a block diagram showing a configuration of a video output circuit according to one embodiment of the present invention. It has the same reference numerals to the same components as those in FIG.
図2は映像出力回路の構成を示す具体的な回路図である。積分回路5は、加算器を構成する抵抗R1,R2、演算増幅器51、その演算増幅器51のゲインを設定する抵抗R3,R4、演算増幅器51の出力信号から低域成分(積分波形)を取り出す第1のローパスフィルタを構成する抵抗R5と容量C1、およびバッファ回路52からなる。
FIG. 2 is a specific circuit diagram showing the configuration of the video output circuit. The
リファレンス回路6は、演算増幅器51の出力信号からAPL(平均映像レベル)中心電圧を取り出す第2のローパスフィルタを構成する抵抗R6と容量C2、およびバッファ回路61からなる。
The
クリップ回路7は、電流源71に直列接続された抵抗R7,R8、抵抗R7の片端にベースが接続されたNPNトランジスタQ1、抵抗R8と電流源71の共通接続点にベースが接続されたPNPトランジスタQ2からなり、トランジスタQ1,Q2のエミッタが共通接続されて出力側となり、抵抗R5と容量C1からなる第1のローパスフィルタの出力電圧によってトランジスタQ1又はトランジスタQ2が導通する。V1はクリップする上限値を決める電圧、V2はクリップする下限値を決める電圧である。
The
この映像出力回路では、入力端子1に入力された映像信号は、抵抗R1を経由して演算増幅器51で増幅され、出力回路2に入力すると共に、抵抗R5と容量C1からなる第1のローパスフィルタに入力する。抵抗R5と容量C1からなる第1のローパスフィルタの出力信号は、バッファ回路52を経由して、抵抗R1,R2からなる加算回路において、入力信号と加算される。
In this video output circuit, the video signal input to the
入力端子1(ノードa)の映像信号を図3(a)に、ノードbの映像信号を図3(b)に、抵抗R5と容量C1からなる第1のローパスフィルタの出力側のノードcの映像信号を図3(c)に示す。このようにノードcの映像信号は、演算増幅器51の出力映像信号から低域(DC)成分が抽出された波形となる。
The video signal of the input terminal 1 (node a) is shown in FIG. 3 (a), the video signal of node b is shown in FIG. 3 (b), and the output of the node c on the output side of the first low-pass filter comprising the resistor R5 and the capacitor C1. The video signal is shown in FIG. Thus, the video signal of the node c has a waveform obtained by extracting a low frequency (DC) component from the output video signal of the
よって、このノードcの信号をノードaの入力映像信号に、抵抗R1,R2からなる加算回路で加算することにより、演算増幅器51の入力側のノードbの映像信号は、図3(b)に示すように、前記した図5(b)に示した波形と反対方向に頂部が傾斜した積分波形の信号となる。
Therefore, by adding the signal of the node c to the input video signal of the node a by an adding circuit composed of resistors R1 and R2, the video signal of the node b on the input side of the
従って、この信号を演算増幅器51で増幅して、出力回路2から出力端子3の方向に出力させれば、容量C3と負荷抵抗R9によるハイパスフィルタ(図5(b)に示すようにサグを生じる)により、その頂部の傾斜が逆方向の傾きに修正されて、出力端子3(ノードd)には、図3(d)に示すように、サグが補正された映像信号が出力する。
Therefore, if this signal is amplified by the
ここで、容量C3と負荷抵抗R9で構成されたハイパスフィルタのカットオフ周波数と容量C1と抵抗R5で構成された第1のローパスフィルタのカットオフ周波数が同一となるように、それらの定数を設定すれば、サグを精度高く補正することができる。 Here, the constants are set so that the cut-off frequency of the high-pass filter composed of the capacitor C3 and the load resistor R9 is the same as the cut-off frequency of the first low-pass filter composed of the capacitor C1 and the resistor R5. Then, the sag can be corrected with high accuracy.
このとき、容量C3はAC抽出としての機能を満足すればよいので、小さな値に設定できる。また、容量C1と抵抗R5からなる第1のローパスフィルタのカットオフ周波数は、容量C3と負荷抵抗R9からなるハイパスフィルタのカットオフ周波数と同じに設定すればよいので、抵抗R5を大きな値に設定することで、容量C1の値を小さく設定できる。よって、容量C1,C3のいずれも小さな値に設定でき、小型化が可能となり、外付けの場合に好適となる。 At this time, the capacitor C3 only needs to satisfy the function of AC extraction, and can be set to a small value. Further, since the cut-off frequency of the first low-pass filter composed of the capacitor C1 and the resistor R5 may be set to be the same as the cut-off frequency of the high-pass filter composed of the capacitor C3 and the load resistor R9, the resistor R5 is set to a large value. By doing so, the value of the capacitance C1 can be set small. Therefore, both of the capacitors C1 and C3 can be set to a small value, and the size can be reduced.
一方、前記した演算増幅器51の出力信号は、リファレンス回路6の抵抗R6と容量C2からなる第2のローパスフィルタにも入力しており、ここで映像信号のAPL中心電圧が取り出されて、バッファ回路61を経由して、抵抗R4から演算増幅器51の反転入力端子にリファレンス電圧として入力している。入力端子1の入力映像信号は、抵抗R1,R2によってその振幅が減衰されるので、演算増幅器51によってその振幅が元の値に戻されるが、このとき、演算増幅器51にAPL中心電圧が帰還されているので、入力映像信号の輝度レベルに応じた適切な動作点が設定され、出力回路2はより少ないダイナミックレンジで動作可能となる。
On the other hand, the output signal of the
ここで、前記第1のローパスフィルタの抵抗R5を大きな値にしたときに、第2のローパスフィルタの抵抗R6を、これと同じ値にすれば、容量C2を小さな値に設定でき、小型化が可能となり外付けの場合に好適となる。 Here, when the resistance R5 of the first low-pass filter is set to a large value, if the resistance R6 of the second low-pass filter is set to the same value as this, the capacitance C2 can be set to a small value, thereby reducing the size. This is possible and suitable for external mounting.
さらに、このリファレンス回路6のバッファ回路61から出力するAPL中心電圧は、クリップ回路7にも入力している。これにより、APL中心電圧が、前記第1のローパスフィルタの出力電圧に対して第1の所定値を上回っていれば、抵抗R7とR8の共通接続点の電圧により、トランジスタQ1が導通して、抵抗R5と容量C1からなる第1のローパスフィルタの出力電圧(図3(c))の高い側が、上限値V1にクリップされる。また、APL中心電圧が、前記第1のローパスフィルタの出力電圧に対して第2の所定値を下回っていれば、抵抗R7とR8の共通接続点の電圧により、トランジスタQ2が導通して、抵抗R5と容量C1からなる第1のローパスフィルタの出力電圧(図3(c))の低い側が、下限値V2にクリップされる。
Further, the APL center voltage output from the
このように、ノードcに現れる図3(c)の積分波形が、APL中心電圧に対して、高すぎる場合や低すぎる場合にクリップされるので、輝度レベル変動時に、積分波形の変動範囲を所望の範囲内に抑えることができるので、出力回路2はより少ないダイナミックレンジで動作できる。
As described above, the integrated waveform shown in FIG. 3C appearing at the node c is clipped when it is too high or too low with respect to the APL center voltage. Therefore, the
1:入力端子、2:出力回路、3:出力端子、4:サグ補正回路、5:積分回路、6:リファレンス回路、7:クリップ回路。 1: input terminal, 2: output circuit, 3: output terminal, 4: sag correction circuit, 5: integration circuit, 6: reference circuit, 7: clip circuit.
Claims (2)
該積分回路の前記出力映像信号が入力する出力回路と、
該出力回路の出力側に接続されるハイパスフィルタと、
前記演算増幅器の前記出力映像信号のAPL中心電圧を取り出して前記演算増幅器の反転入力端子に制御電圧として与える第2のローパスフィルタからなるリファレンス回路と、
を備えることを特徴とする映像出力回路。 An operational amplifier that inputs and amplifies an input video signal to a non-inverting input terminal, and a first low-pass filter that extracts a low-frequency component from the output video signal of the operational amplifier, and outputs from the first low-pass filter and added to the input video signal for inputting the component to the non-inverting input terminal of the operational amplifier, an integrating circuit for the integrated video signal the output video signal of said operational amplifier,
An output circuit the output video signal of the integrating circuit is inputted,
A high-pass filter connected to the output side of the output circuit;
A reference circuit comprising a second low-pass filter to provide a control voltage to the inverting input terminal of the operational amplifier is taken out APL center voltage of the output video signal of said operational amplifier,
A video output circuit comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007315429A JP5113503B2 (en) | 2007-12-06 | 2007-12-06 | Video output circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007315429A JP5113503B2 (en) | 2007-12-06 | 2007-12-06 | Video output circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009141638A JP2009141638A (en) | 2009-06-25 |
JP5113503B2 true JP5113503B2 (en) | 2013-01-09 |
Family
ID=40871816
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007315429A Active JP5113503B2 (en) | 2007-12-06 | 2007-12-06 | Video output circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5113503B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5198308B2 (en) * | 2009-02-10 | 2013-05-15 | 新日本無線株式会社 | Video signal output circuit |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60186765U (en) * | 1984-05-21 | 1985-12-11 | ソニー株式会社 | Video sync signal expander |
JPH04265075A (en) * | 1991-02-20 | 1992-09-21 | Hitachi Ltd | Black level correcting circuit |
JPH0678175A (en) * | 1992-08-27 | 1994-03-18 | Sanyo Electric Co Ltd | Peak limiter circuit |
JP3720884B2 (en) * | 1995-10-20 | 2005-11-30 | 株式会社東芝 | DC transmission rate correction circuit |
JP2004274434A (en) * | 2003-03-10 | 2004-09-30 | Nippon Precision Circuits Inc | Video signal correction circuit |
JP4370156B2 (en) * | 2003-12-16 | 2009-11-25 | 新日本無線株式会社 | Video signal output circuit |
-
2007
- 2007-12-06 JP JP2007315429A patent/JP5113503B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2009141638A (en) | 2009-06-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7528659B2 (en) | Fully differential amplification device | |
JP5113503B2 (en) | Video output circuit | |
JP4370156B2 (en) | Video signal output circuit | |
JP4573602B2 (en) | Amplifier | |
JP5578048B2 (en) | Video signal output circuit | |
KR101678025B1 (en) | Semiconductor integrated circuit and video signal output circuit | |
JP6698045B2 (en) | amplifier | |
JP5810935B2 (en) | Switching amplifier | |
JP4351857B2 (en) | External output video signal processor | |
JP2004274434A (en) | Video signal correction circuit | |
JP6666230B2 (en) | Automatic gain control amplifier | |
JP5198308B2 (en) | Video signal output circuit | |
JPH0421385B2 (en) | ||
RU164172U1 (en) | INTEGRAL AMPLIFIER WITH ADVANCED DYNAMIC RANGE | |
JP2007019850A (en) | Dc offset canceling circuit and display device using this | |
JP4798970B2 (en) | Amplification equipment | |
CN107959911B (en) | Amplifier device | |
JP4221131B2 (en) | Variable gain amplifier circuit | |
JP2008236568A (en) | Power detection circuit and amplitude limiting circuit | |
JP2848390B2 (en) | Output circuit | |
JP4826966B2 (en) | Video signal clamp circuit | |
JPH0145173Y2 (en) | ||
JP4483424B2 (en) | Filter circuit and amplifier circuit | |
JPH06245100A (en) | Video signal processor | |
JPH0440109A (en) | Variable gain amplifier |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20101012 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111228 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120131 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120329 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121002 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121012 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151019 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5113503 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |