JP5110068B2

JP5110068B2 - Multilayer electronic components

Info

Publication number: JP5110068B2
Application number: JP2009246602A
Authority: JP
Inventors: 真吉野; 章彦生出; 守川内; 斉工藤; 正純荒田
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 2009-10-27
Filing date: 2009-10-27
Publication date: 2012-12-26
Anticipated expiration: 2026-09-19
Also published as: JP2010021591A

Description

本発明は、積層型インダクタ等の積層型電子部品に関する。 The present invention relates to a multilayer electronic component such as a multilayer inductor.

従来の積層型電子部品としては、例えば特許文献１に記載されているような積層型インダクタが知られている。この文献に記載の積層型インダクタは、コイル形状の内部導体と、この内部導体の両端にそれぞれ接続された引き出し導体と、各引き出し導体にそれぞれ接続された外部電極とを備えている。また、積層型インダクタの外面には、各引き出し導体の位置を示すためのマークが形成されている。 As a conventional multilayer electronic component, for example, a multilayer inductor as described in Patent Document 1 is known. The multilayer inductor described in this document includes a coil-shaped inner conductor, lead conductors connected to both ends of the inner conductor, and external electrodes respectively connected to the lead conductors. A mark for indicating the position of each lead conductor is formed on the outer surface of the multilayer inductor.

特許第３３５９８０２号公報Japanese Patent No. 3359802

積層型インダクタは、例えば被実装面に対する引き出し導体の位置によってインダクタンス特性が変化するといった方向性を持っている。そのため、このような積層型インダクタは、マークを基準にして実装面における方向を定めて実装装置により被実装面に載置して、リフローはんだなどにより被実装面に実装している。 The multilayer inductor has a directionality in which the inductance characteristics change depending on the position of the lead conductor with respect to the mounting surface, for example. Therefore, such a multilayer inductor is mounted on the mounting surface by reflow soldering or the like after the direction on the mounting surface is determined with reference to the mark and is mounted on the mounting surface by a mounting apparatus.

ところで、近年、積層型インダクタは、搭載される電子機器の小型化に伴い、小型化が進んでいる。例えば長さ０．４ｍｍ×幅０．２ｍｍ×厚さ０．２ｍｍのサイズのものが存在する。本発明者らは、上記特許文献１記載の積層型インダクタについて基板実装に関する検討を行ったところ、小型化された積層型インダクタは、実装装置による基板実装時に位置がずれるなど原因で歩留まりが悪くなることがあることを見出した。 By the way, in recent years, the downsizing of multilayer inductors has progressed along with the downsizing of electronic devices to be mounted. For example, a size of length 0.4 mm × width 0.2 mm × thickness 0.2 mm exists. The present inventors have examined the substrate mounting of the multilayer inductor described in Patent Document 1, and as a result, the yield of the downsized multilayer inductor is deteriorated due to misalignment when mounted on the substrate by the mounting apparatus. I found out that there was something.

そこで、本発明は、基板等への実装時の歩留まりを向上させることができる積層型電子部品を提供することを目的とする。 Therefore, an object of the present invention is to provide a multilayer electronic component that can improve the yield when mounted on a substrate or the like.

絶縁体層と導体パターンとが積層され内部にコイルが形成された略直方体の積層体と、当該積層体のコイルの軸方向に交わる方向の両端面に形成された端部電極と、を備える積層型電子部品であって、軸方向に交わる積層体の一面に、端部電極の一方から他方に延びる方向に沿って設けられるマークを備え、マークは、軸方向から見たときに導体パターンが形成される領域における、導体パターンの積層方向に重なる層数の少ない部分を覆うように設けられることを特徴とする。 A laminate comprising: a substantially rectangular parallelepiped laminate in which an insulator layer and a conductor pattern are laminated and a coil is formed therein; and end electrodes formed on both end faces in a direction intersecting with the axial direction of the coil of the laminate. A type electronic component comprising a mark provided along a direction extending from one end electrode to the other of the end electrodes on one surface of the laminated body intersecting in the axial direction, and the mark forms a conductor pattern when viewed from the axial direction. It is provided so as to cover a portion having a small number of layers overlapping in the conductor pattern lamination direction in the region to be formed.

この積層型電子部品では、コイルの軸方向に交わる積層体の一面に設けられるマークが、端部電極の一方から他方に延びる方向に沿って形成されている。このため、端部電極の形成範囲のばらつきなどによって、マークの識別力に与える影響が少なくなり、小型化された積層型電子部品であっても確実に積層型電子部品の方向性を認識することができる。さらに、マークは、軸方向から見たときに導体パターンが形成される領域における、導体パターンの積層方向に重なる層数の少ない部分を覆うように形成されている。このため、マークの形成層が導体パターンの層数の少ない部分における層数を補うために、マークが導体パターンの層数の多い部分を覆うように設けられる場合に比べて、積層体の表面の凹凸が少なくなる。したがって、実装装置による部品の吸着不良などが無くなり、実装時の歩留まりが向上する。 In this multilayer electronic component, a mark provided on one surface of the multilayer body that intersects the axial direction of the coil is formed along a direction extending from one end electrode to the other. For this reason, the influence on the discriminating power of the mark is reduced due to variations in the formation range of the end electrodes, and the directionality of the multilayer electronic component can be reliably recognized even for a miniaturized multilayer electronic component. Can do. Furthermore, the mark is formed so as to cover a portion with a small number of layers overlapping in the conductor pattern stacking direction in a region where the conductor pattern is formed when viewed from the axial direction. For this reason, in order to compensate for the number of layers in the portion where the number of layers of the conductor pattern is small, the mark forming layer is formed on the surface of the laminate as compared with the case where the mark is provided so as to cover the portion where the number of layers of the conductor pattern is large. Unevenness is reduced. Therefore, there is no component adsorption failure by the mounting device, and the yield in mounting is improved.

また、本発明の積層型電子部品は、マークが、積層体の一面の端部電極の一方から他方に延びる方向に沿って半分に分割された一方の領域に設けられることが好ましい。この積層型電子部品では、マークが、積層体の一面の中心線から片寄った位置に形成されているので、より確実に方向性を認識することができる。 In the multilayer electronic component of the present invention, it is preferable that the mark is provided in one region divided in half along a direction extending from one of the end electrodes on one surface of the multilayer body to the other. In this multilayer electronic component, since the mark is formed at a position offset from the center line of one surface of the multilayer body, the directionality can be recognized more reliably.

また、本発明の積層型電子部品は、マークが、積層体の一面に隣接する一方の側面に達するように設けられることが好ましい。この積層型電子部品では、マークの形成範囲が積層体の一面に隣接する一方の側面にまで達しているので、方向性の識別力を損なうことなくマークの面積を広くすることができ、より確実に方向性を識別することができる。 In the multilayer electronic component of the present invention, the mark is preferably provided so as to reach one side surface adjacent to one surface of the multilayer body. In this multilayer electronic component, the mark formation range reaches to one side surface adjacent to one surface of the multilayer body, so that the area of the mark can be widened without impairing the directionality discriminating power. The directionality can be identified.

また、本発明の積層型電子部品は、マークが、一面及び当該一面に対向する他面に設けられることが好ましい。この積層型電子部品では、マークが対向する２面に設けられているので、多数の積層型電子部品を方向をそろえてキャリアテープに配置するテーピング工程において、方向をそろえるための効率が格段に向上する。 In the multilayer electronic component of the present invention, it is preferable that the mark is provided on one surface and the other surface facing the one surface. In this multilayer electronic component, the marks are provided on the two opposing surfaces, so the efficiency for aligning the direction is greatly improved in the taping process in which a large number of multilayer electronic components are aligned on the carrier tape. To do.

また、本発明の積層型電子部品は、マークが形成された積層体に、マークと積層体との段差を吸収するため段差吸収層が設けられことが好ましい。この積層型電子部品では、マークと積層体との段差を吸収する段差吸収層が設けられているので、マークと積層体との境界付近で生じる僅かな段差も吸収することができる。したがって、さらに積層体の表面に凹凸のない積層型電子部品を形成することができる。 In the multilayer electronic component of the present invention, it is preferable that a step-absorbing layer is provided in the multilayer body on which the mark is formed in order to absorb a step between the mark and the multilayer body. In this multilayer electronic component, since the step absorption layer that absorbs the step between the mark and the multilayer body is provided, even a slight level difference generated near the boundary between the mark and the multilayer body can be absorbed. Accordingly, it is possible to form a multilayer electronic component having no irregularities on the surface of the multilayer body.

本発明によれば、基板等への実装時の歩留まりを向上させることができる積層型電子部品を提供することができる。加えて、方向性を容易に識別することができる積層型電子部品を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the multilayer electronic component which can improve the yield at the time of mounting to a board | substrate etc. can be provided. In addition, it is possible to provide a multilayer electronic component that can easily identify the directionality.

本発明に係る積層型電子部品として積層型インダクタの第１実施形態を示す外観斜視図である。1 is an external perspective view showing a first embodiment of a multilayer inductor as a multilayer electronic component according to the present invention. 図１に示す積層型インダクタの分解斜視図である。FIG. 2 is an exploded perspective view of the multilayer inductor shown in FIG. 1. 図１に示す積層型インダクタの正面図である。FIG. 2 is a front view of the multilayer inductor shown in FIG. 1. 図１に示す積層型インダクタの断面図である。It is sectional drawing of the multilayer inductor shown in FIG. 本発明に係る積層型電子部品として積層型インダクタの第２実施形態を示す外観斜視図である。It is an external appearance perspective view which shows 2nd Embodiment of a multilayer inductor as a multilayer electronic component which concerns on this invention. 図５に示す積層型インダクタの分解斜視図である。FIG. 6 is an exploded perspective view of the multilayer inductor shown in FIG. 5. 図５に示す積層型インダクタの断面図である。FIG. 6 is a cross-sectional view of the multilayer inductor shown in FIG. 5. 本発明に係る積層型電子部品として積層型インダクタの第３実施形態を示す外観斜視図である。It is an external appearance perspective view which shows 3rd Embodiment of a multilayer inductor as a multilayer electronic component which concerns on this invention. 図８に示す積層型インダクタの分解斜視図である。FIG. 9 is an exploded perspective view of the multilayer inductor shown in FIG. 8. 図８に示す積層型インダクタの断面図である。It is sectional drawing of the multilayer inductor shown in FIG. シフティングを説明するための図である。It is a figure for demonstrating shifting. チップ立ちを説明するための図である。It is a figure for demonstrating chip | tip standing. 実施例及び比較例のピックアップ、シフティング及びチップ立ちに関する試験の評価結果を示す図である。It is a figure which shows the evaluation result of the test regarding the pick-up of an Example and a comparative example, shifting, and chip | tip standing.

以下、本発明に係る積層型電子部品の好適な実施形態として積層型インダクタについて、図面を参照して詳細に説明する。 Hereinafter, a multilayer inductor as a preferred embodiment of a multilayer electronic component according to the present invention will be described in detail with reference to the drawings.

（第１実施形態）
図１は、本発明に係る積層型電子部品として積層型インダクタの第１実施形態を示す外観斜視図である。図２は、図１に示す積層型インダクタの分解斜視図である。 (First embodiment)
FIG. 1 is an external perspective view showing a first embodiment of a multilayer inductor as a multilayer electronic component according to the present invention. FIG. 2 is an exploded perspective view of the multilayer inductor shown in FIG.

積層型インダクタ１は、図１に示されるように、略直方体形状の積層体２と、積層体２の内部に形成されたコイル３と、コイル３の軸方向に交わる方向の積層体２の両端面、すなわち積層体２の長手方向の両端面にそれぞれ形成された一対の端部電極４，５と、積層体２の上面に長手方向に沿って形成されたマーク６とを備える。なお、積層体２の底面は、積層型インダクタ１が外部基板（図示せず）に実装されたときに、当該外部基板に対向する面である。 As shown in FIG. 1, the multilayer inductor 1 includes a substantially rectangular parallelepiped multilayer body 2, a coil 3 formed inside the multilayer body 2, and both ends of the multilayer body 2 in a direction intersecting with the axial direction of the coil 3. A pair of end electrodes 4 and 5 respectively formed on the surface, that is, both end surfaces of the laminate 2 in the longitudinal direction, and a mark 6 formed on the upper surface of the laminate 2 along the longitudinal direction. The bottom surface of the multilayer body 2 is a surface facing the external substrate when the multilayer inductor 1 is mounted on the external substrate (not shown).

積層体２は、図２に示されるように、焼成後に絶縁体となる複数の絶縁体グリーンシート（絶縁体層）Ａ１〜Ａ１０と、絶縁体グリーンシートＡ３〜Ａ８上に形成された導体パターンＢ１〜Ｂ６と、導体パターンＢ１〜Ｂ６をそれぞれ電気的に接続するスルーホール電極Ｃ１〜Ｃ５とにより構成される。なお焼成された実際の積層型インダクタ１は、絶縁体グリーンシートＡ１〜Ａ８の境界が視認できない程度に一体化されている。また、絶縁体グリーンシートＡ１０上には、パターン６が形成されている。 As shown in FIG. 2, the laminated body 2 includes a plurality of insulator green sheets (insulator layers) A1 to A10 that become insulators after firing, and a conductor pattern B1 formed on the insulator green sheets A3 to A8. To B6 and through-hole electrodes C1 to C5 that electrically connect the conductor patterns B1 to B6, respectively. The fired actual multilayer inductor 1 is integrated to such an extent that the boundaries of the insulator green sheets A1 to A8 cannot be visually recognized. A pattern 6 is formed on the insulator green sheet A10.

絶縁体は、非磁性体または磁性体からなる。非磁性体には、例えば、ストロンチウム、カルシウム、アルミナ及び酸化珪素からなるガラスと、アルミナとからなるガラス系セラミックスを用いることができる。また、磁性体には、例えば、Ｎｉ−Ｃｕ−Ｚｎ系フェライト、Ｎｉ−Ｃｕ−Ｚｎ−Ｍｇ系フェライト、Ｃｕ−Ｚｎ系フェライト、又はＮｉ−Ｃｕ系フェライト等のフェライトを用いることができる。 The insulator is made of a nonmagnetic material or a magnetic material. As the non-magnetic material, for example, glass-based ceramics composed of glass composed of strontium, calcium, alumina, and silicon oxide, and alumina can be used. In addition, for example, ferrite such as Ni—Cu—Zn ferrite, Ni—Cu—Zn—Mg ferrite, Cu—Zn ferrite, or Ni—Cu ferrite can be used as the magnetic body.

コイル３は、積層体２の内部に形成され、導体パターンＢ１〜Ｂ６とスルーホール電極Ｃ１〜Ｃ５とで略３．５ターンに巻回されている。 The coil 3 is formed inside the multilayer body 2, and is wound approximately 3.5 turns by the conductor patterns B1 to B6 and the through-hole electrodes C1 to C5.

具体的には、導体パターンＢ１は、コイル３の略５／８ターンに相当し、絶縁体グリーンシートＡ３上で略Ｃ字状に形成されている。導体パターンＢ１の一端には、導出部Ｂ１ａが一体的に形成されている。導体パターンＢ１の導出部Ｂ１ａは、絶縁体グリーンシートＡ３の縁に引き出され、その端部が絶縁体グリーンシートＡ３の端面に露出している。このため、導出部Ｂ１ａは、端部電極４に電気的に接続されることとなる。導体パターンＢ１の他端は、絶縁体グリーンシートＡ４を厚み方向に貫通して形成されたスルーホール電極Ｃ１と電気的に接続されている。このため、導体パターンＢ１は、積層された状態で、スルーホール電極Ｃ１を介して、対応する導体パターンＢ２の一端と電気的に接続される。 Specifically, the conductor pattern B1 corresponds to approximately 5/8 turn of the coil 3, and is formed in a substantially C shape on the insulator green sheet A3. A lead-out portion B1a is integrally formed at one end of the conductor pattern B1. The lead-out part B1a of the conductor pattern B1 is drawn out to the edge of the insulator green sheet A3, and its end is exposed on the end surface of the insulator green sheet A3. For this reason, the lead-out portion B1a is electrically connected to the end electrode 4. The other end of the conductor pattern B1 is electrically connected to a through-hole electrode C1 formed through the insulator green sheet A4 in the thickness direction. For this reason, the conductor pattern B1 is electrically connected to one end of the corresponding conductor pattern B2 through the through-hole electrode C1 in a stacked state.

各導体パターンＢ２，Ｂ４は、それぞれコイル３の略１／２ターンに相当し、各絶縁体グリーンシートＡ４，Ａ６上で略Ｌ字状に形成されている。各導体パターンＢ２，Ｂ４の一端には、積層された状態で各スルーホール電極Ｃ１，Ｃ３と電気的に接続される領域がそれぞれ含まれている。各導体パターンＢ２，Ｂ４の他端は、各絶縁体グリーンシートＡ５，Ａ７を厚み方向に貫通して形成された各スルーホール電極Ｃ２，Ｃ４とそれぞれ電気的に接続されている。このため、各導体パターンＢ２，Ｂ４は、積層された状態で、各スルーホール電極Ｃ２，Ｃ４を介して、対応する各導体パターンＢ３，Ｂ５とそれぞれ電気的に接続される。 Each of the conductor patterns B2 and B4 corresponds to approximately ½ turn of the coil 3, and is formed in an approximately L shape on each of the insulator green sheets A4 and A6. One end of each conductor pattern B2, B4 includes a region electrically connected to each through-hole electrode C1, C3 in a stacked state. The other ends of the conductor patterns B2 and B4 are electrically connected to the through-hole electrodes C2 and C4 formed through the insulator green sheets A5 and A7 in the thickness direction, respectively. Therefore, the conductor patterns B2 and B4 are electrically connected to the corresponding conductor patterns B3 and B5 via the through-hole electrodes C2 and C4 in a stacked state.

各導体パターンＢ３，Ｂ５は、それぞれコイル３の略１／２ターンに相当し、各絶縁体グリーンシートＡ５，Ａ７上で略Ｌ字状に形成されている。各導体パターンＢ３，Ｂ５の一端には、積層された状態で各スルーホール電極Ｃ２，Ｃ４と電気的に接続される領域がそれぞれ含まれている。各導体パターンＢ３，Ｂ５の他端は、各絶縁体グリーンシートＡ６，Ａ８を厚み方向に貫通して形成された各スルーホール電極Ｃ３，Ｃ５とそれぞれ電気的に接続されている。このため、各導体パターンＢ３，Ｂ５は、積層された状態で、各スルーホール電極Ｃ３，Ｃ５を介して、対応する各導体パターンＢ４，Ｂ６とそれぞれ電気的に接続される。 Each of the conductor patterns B3 and B5 corresponds to approximately a half turn of the coil 3, and is formed in a substantially L shape on each of the insulator green sheets A5 and A7. One end of each conductor pattern B3, B5 includes a region electrically connected to each through-hole electrode C2, C4 in a stacked state. The other end of each conductor pattern B3, B5 is electrically connected to each through-hole electrode C3, C5 formed through each insulator green sheet A6, A8 in the thickness direction. Therefore, the conductor patterns B3 and B5 are electrically connected to the corresponding conductor patterns B4 and B6 via the through-hole electrodes C3 and C5 in a stacked state.

導体パターンＢ６は、絶縁体グリーンシートＡ８上でコイル３の略７／８ターンに相当し、絶縁体グリーンシートＡ８上でスパイラル状に形成されている。導体パターンＢ６の一端には、積層された状態で、スルーホール電極Ｃ５と電気的に接続される領域が含まれている。導体パターンＢ６の他端には、導出部Ｂ６ａが一体的に形成されている。導体パターンＢ６の導出部Ｂ６ａは、絶縁体グリーンシートＡ８の縁に引き出され、絶縁体グリーンシートＡ８の端面に露出している。このため、導出部Ｂ６ａは、端部電極５と電気的に接続されることとなる。 The conductor pattern B6 corresponds to approximately 7/8 turns of the coil 3 on the insulator green sheet A8, and is formed in a spiral shape on the insulator green sheet A8. One end of the conductor pattern B6 includes a region electrically connected to the through-hole electrode C5 in a stacked state. A lead-out portion B6a is integrally formed at the other end of the conductor pattern B6. The lead-out part B6a of the conductor pattern B6 is drawn out to the edge of the insulator green sheet A8 and exposed at the end face of the insulator green sheet A8. For this reason, the lead-out portion B6a is electrically connected to the end electrode 5.

なお、コイル３を構成する材料は、銀、銅又はニッケル等の導電性の高い材料を用いることができる。 In addition, the material which comprises the coil 3 can use material with high electroconductivity, such as silver, copper, or nickel.

また、図１に示されるように、各端部電極４，５は、積層体２の端面２ａ，２ｂに対向するように形成されている。各端部電極４，５は、積層体２の端面２ａ，２ｂ全体を覆うように形成されていると共に、一部を積層体２の上面２ｃ、下面２ｄ及び各側面２ｅ，２ｆに回り込ませている。また、各端部電極４，５は、例えば銀、銅及びニッケルのいずれかを主成分とした導体ペーストをスクリーン印刷するか、あるいは印刷とディップ方式を
用いて形成する。 Further, as shown in FIG. 1, the end electrodes 4 and 5 are formed so as to face the end faces 2 a and 2 b of the multilayer body 2. Each end electrode 4, 5 is formed so as to cover the entire end surface 2 a, 2 b of the multilayer body 2, and part of the end electrode 4, 5 wraps around the upper surface 2 c, the lower surface 2 d and the side surfaces 2 e, 2 f of the multilayer body 2. Yes. Further, each of the end electrodes 4 and 5 is formed by screen-printing, for example, a conductor paste mainly composed of any one of silver, copper, and nickel, or by using a printing and dipping method.

続いて、図３及び図４を参照して、本発明に係る積層型積層部品の方向性を示すマークについて説明する。図３は、図１に示す積層型インダクタの正面図である。図４は、図１に示す積層型インダクタの断面図である。 Subsequently, with reference to FIG. 3 and FIG. 4, a mark indicating the directionality of the multilayer laminated component according to the present invention will be described. FIG. 3 is a front view of the multilayer inductor shown in FIG. 4 is a cross-sectional view of the multilayer inductor shown in FIG.

図３及び図４に示されるように、コイル３は、略３．５ターンに巻回されている。そのため、積層型電子部品をコイル３の軸方向からみると、コイル３の形成領域は、各導体パターンＢ１，Ｂ３，Ｂ５，Ｂ６の４層が重なり合うように積層されたコイル形成部分３ａと、各導体パターンＢ２，Ｂ４，Ｂ６の３層が重なり合うように積層されたコイル形成部分３ｂとが存在する。そして、マーク６は、積層体２の上面２ｃに導体パターンの積層数の少ないコイル形成部分２ｂを覆うと共に、積層体２の側面２ｆ側に片寄って形成されている。 As shown in FIGS. 3 and 4, the coil 3 is wound approximately 3.5 turns. Therefore, when the laminated electronic component is viewed from the axial direction of the coil 3, the formation region of the coil 3 includes coil formation portions 3 a that are laminated so that four layers of the conductor patterns B 1, B 3, B 5, and B 6 overlap each other, There is a coil forming portion 3b that is laminated so that three layers of conductor patterns B2, B4, and B6 overlap. The mark 6 is formed on the upper surface 2c of the multilayer body 2 so as to cover the coil forming portion 2b having a small number of conductor patterns and is offset toward the side surface 2f of the multilayer body 2.

マーク６の厚みは、５μｍ〜８μｍ程度が好ましい。この厚みが薄すぎると、色が薄くなりマークとして識別し難くなる。一方でこの厚みが厚すぎると、積層体との段差が大きくなりやすい。 The thickness of the mark 6 is preferably about 5 μm to 8 μm. If this thickness is too thin, the color becomes thin and it is difficult to identify the mark. On the other hand, when this thickness is too thick, the level | step difference with a laminated body tends to become large.

また、マーク６は、積層体２の上面２ｃの長手方向にわたって設けられている。すなわち、マーク６の長手方向の両端部は、端部電極４，５に覆われている。なお、マーク６は積層体２の上面２ｃの長手方向にわたって設けられる必要はなく、端部電極４，５の間の領域に設けられていてもよい。 Further, the mark 6 is provided over the longitudinal direction of the upper surface 2 c of the stacked body 2. That is, both end portions of the mark 6 in the longitudinal direction are covered with the end electrodes 4 and 5. The mark 6 does not need to be provided over the longitudinal direction of the upper surface 2c of the multilayer body 2, and may be provided in a region between the end electrodes 4 and 5.

また、マーク６は、積層体２の上面２ｃ上であって、長手方向の中心線Ｌ１に対して一方の側（側面２ｆ）に片寄るように形成されている。このように、本実施形態では、マーク６が、積層体２の上面の中心線Ｌ１から片寄った位置に形成されているので、より確実に方向性を認識することができる。また、導体パターンの積層数が多い領域を覆うように形成されることを確実に防止するので、さらに表面が凹凸になるのを防ぐことができる。 Further, the mark 6 is formed on the upper surface 2c of the multilayer body 2 so as to be shifted to one side (side surface 2f) with respect to the center line L1 in the longitudinal direction. Thus, in this embodiment, since the mark 6 is formed at a position offset from the center line L1 on the upper surface of the multilayer body 2, the directionality can be recognized more reliably. Moreover, since it can prevent reliably forming so that the area | region with many lamination | stacking numbers of conductor patterns may be covered, it can prevent that the surface becomes uneven | corrugated further.

また、マーク６は、積層体３の上面２ｃ上であって、側面２ｆ側に達する範囲まで形成されている。すなわち、側面２ｆ側からみたとき、側面２ｆにマーク６の断面が露出することになる。このように、本実施形態では、マーク６の形成範囲が積層体２の上面２ｃに隣接する側面２ｆにまで達しているので、方向性の識別力を損なうことなくマークの面積を広くすることができ、より確実に方向性を識別することができる。 Further, the mark 6 is formed on the upper surface 2c of the stacked body 3 up to a range reaching the side surface 2f. That is, when viewed from the side surface 2f, the cross section of the mark 6 is exposed on the side surface 2f. Thus, in this embodiment, since the formation range of the mark 6 reaches the side surface 2f adjacent to the upper surface 2c of the multilayer body 2, the area of the mark can be increased without impairing the directionality discrimination power. The directionality can be identified more reliably.

次に、図２を参照して、上述した構成の積層型電子部品の製造方法について説明する。 Next, a manufacturing method of the multilayer electronic component having the above-described configuration will be described with reference to FIG.

まず、ドクターブレード法などによりシート成型し、絶縁体グリーンシートＡ１〜Ａ１０を用意する。なお、絶縁体グリーンシートＡ１〜Ａ１０は、シート形成の際に酸性化合物等の添加又は脱イオン処理等により、密度が例えば２．６２ｇ／ｃｍ^３程度に調整される。 First, a sheet is formed by a doctor blade method or the like to prepare insulator green sheets A1 to A10. Insulator green sheets A1 to A10 are adjusted to have a density of, for example, about 2.62 g / cm ³ by adding an acidic compound or the like or deionizing treatment when forming the sheet.

続いて、各絶縁体グリーンシートＡ４〜Ａ８の所定の位置、すなわちスルーホール電極Ｃ１〜Ｃ５が形成される予定の位置に、レーザー加工等によってスルーホールをそれぞれ形成する。次に、各絶縁体グリーンシートＡ３〜Ａ８の上に、各導体パターンＢ１〜Ｂ６をそれぞれ形成する。ここで、各導体パターンＢ１〜Ｂ６及び各スルーホール電極Ｃ１〜Ｃ５は、銀又はニッケルなどを含んだ導電性ペーストを用いてスクリーン印刷法により形成される。 Subsequently, through holes are formed by laser processing or the like at predetermined positions of the insulator green sheets A4 to A8, that is, positions where the through hole electrodes C1 to C5 are to be formed. Next, the conductor patterns B1 to B6 are formed on the insulator green sheets A3 to A8, respectively. Here, each of the conductor patterns B1 to B6 and each of the through hole electrodes C1 to C5 is formed by a screen printing method using a conductive paste containing silver or nickel.

また、最外層となる絶縁体グリーンシートＡ１０の上の所定の位置にマークパターン６ａを形成する。マークパターン６ａは、予めマークパターン６ａが形成されたフィルムを準備し、マークパターン６ａが形成された面を絶縁体グリーンシートＡ１０の上面に対向するように圧着し、フィルムを剥がすことにより、マークパターン６ａのみが絶縁体グリーンシートＡ１０上に転写されて得られるものである。マークパターン６ａを構成する材料としては、例えば絶縁体が非磁性体の場合は、同じ組成の非磁性体に、微量のクロムとコバルトとを混合したものが用いられる。また、絶縁体が磁性体の場合は、チタンとガラスとの混合物が用いられる。 Further, the mark pattern 6a is formed at a predetermined position on the insulator green sheet A10 which is the outermost layer. The mark pattern 6a is prepared by preparing a film on which the mark pattern 6a is formed in advance, pressing the surface on which the mark pattern 6a is formed so as to face the upper surface of the insulator green sheet A10, and peeling off the film. Only 6a is obtained by being transferred onto the insulator green sheet A10. As a material constituting the mark pattern 6a, for example, when the insulator is a non-magnetic material, a non-magnetic material having the same composition mixed with a trace amount of chromium and cobalt is used. When the insulator is a magnetic material, a mixture of titanium and glass is used.

なお、絶縁体グリーンシートＡ１０上に転写されたときのマークパターン６ａの厚みは、１０μｍ〜１５μｍ程度が好ましい。この厚みが薄すぎると、焼成前のグリーン状態の積層体をバレル研磨する生バレル工程において、マーク６ａが必要以上に研磨されてマークとしての機能を発揮することできない。一方で、この厚みが厚すぎると、焼成後に表面の凹凸が大きくなる。 Note that the thickness of the mark pattern 6a when transferred onto the insulator green sheet A10 is preferably about 10 μm to 15 μm. If the thickness is too thin, the mark 6a is unnecessarily polished and cannot function as a mark in the raw barrel process of barrel-polishing the green laminate before firing. On the other hand, when this thickness is too thick, the unevenness | corrugation of the surface will become large after baking.

また、絶縁体グリーンシートＡ１０の上に形成されるマークパターン６ａとしては、上述のような転写工法の他に、スクリーン印刷法により直接グリーンシートに形成しても良い。 The mark pattern 6a formed on the insulator green sheet A10 may be directly formed on the green sheet by a screen printing method in addition to the transfer method as described above.

続いて、各絶縁体グリーンシートＡ１〜Ａ１０を図２に示される順序にて積層し、積層方向に圧力を加えて各絶縁体グリーンシートＡ１〜Ａ１０を圧着する。この際、絶縁体グリーンシートＡ１〜Ａ１０の密度（２．６２ｇ／ｃｍ^３程度）は、従来のグリーンシートの密度（３．０ｇ／ｃｍ^３程度）と比較して低密度であるため、導体パターンＢ１〜Ｂ６を挟む位置にある各グリーンシートＡ１〜Ａ１０が大きく凹んで変形し、導体パターンＢ１〜Ｂ６の厚みを吸収することができることとなる。 Then, each insulator green sheet A1-A10 is laminated | stacked in the order shown by FIG. 2, and pressure is applied to the lamination direction, and each insulator green sheet A1-A10 is crimped | bonded. For this case, the density (2.62 g / cm ³ or so) of the insulating green sheet A1~A10 is a low density compared to the density of conventional green sheet (3.0 g / cm ³ or so), the conductor pattern Each of the green sheets A1 to A10 at the positions sandwiching B1 to B6 is greatly recessed and deformed, and the thickness of the conductor patterns B1 to B6 can be absorbed.

続いて、この積層された絶縁体グリーンシートＡ１〜Ａ１０を、所定温度（例えば、８４０〜９００℃程度）にて焼成を行い、積層体２を形成する。積層体２は、例えば、焼成後における長手方向の長さが０．４ｍｍ、幅が０．２ｍｍ、高さが０．２ｍｍとなるようにする。また、各導体パターンＢ１〜Ｂ６は、例えば、焼成後における幅が３０μｍ、厚みが５μｍとなるようにする。 Subsequently, the laminated insulator green sheets A1 to A10 are fired at a predetermined temperature (for example, about 840 to 900 ° C.) to form the laminate 2. For example, the laminate 2 has a length in the longitudinal direction after firing of 0.4 mm, a width of 0.2 mm, and a height of 0.2 mm. Each of the conductor patterns B1 to B6 has a width of 30 μm and a thickness of 5 μm after firing, for example.

続いて、この積層体２に端部電極４，５を形成する。これにより、積層型インダクタ１が形成されることとなる。端部電極４，５は、積層体２の長手方向の両端面にそれぞれ銀、ニッケル又は銅を主成分とする電極ペーストを塗布して、所定温度（例えば、６８０〜７４０℃程度）で焼付けを行い、さらに電気めっきを施すことにより形成される。この電気めっきとしては、Ｃｕ、Ｎｉ及びＳｎ等を用いることができる。 Subsequently, end electrodes 4 and 5 are formed on the laminate 2. Thereby, the multilayer inductor 1 is formed. The end electrodes 4 and 5 are each baked at a predetermined temperature (for example, about 680 to 740 ° C.) by applying an electrode paste mainly composed of silver, nickel or copper to both end faces in the longitudinal direction of the laminate 2. It is formed by performing electroplating. For this electroplating, Cu, Ni, Sn, or the like can be used.

以上のように、この積層型インダクタ１では、コイル３の軸方向に交わる積層体２の一面に設けられるマーク６が、端部電極の一方から他方に延びる方向に沿って形成されている。このため、端部電極の形成範囲のばらつきなどによって、マーク６の識別力に与える影響が少なくなり、小型化された積層型インダクタ１であっても確実に積層型インダクタ１の方向性を認識することができる。さらに、マーク６は、軸方向から見たときに導体パターンが形成される領域における、導体パターンの積層方向に重なる層数の少ない部分３ｂを覆うように形成されている。このため、マーク６の形成層が導体パターンの層数の少ない部分３ｂにおける層数を補うために、マークが導体パターンの層数の多い部分３ａを覆うように設けられる場合に比べて、積層体２の表面２ｃの凹凸が少なくなる。したがって、実装装置による部品の吸着不良などが無くなり、実装時の歩留まりが向上する。 As described above, in this multilayer inductor 1, the mark 6 provided on one surface of the multilayer body 2 that intersects the axial direction of the coil 3 is formed along the direction extending from one end electrode to the other. For this reason, the influence on the discriminating power of the mark 6 is reduced due to variations in the formation range of the end electrodes and the direction of the multilayer inductor 1 is surely recognized even with the miniaturized multilayer inductor 1. be able to. Furthermore, the mark 6 is formed so as to cover the portion 3b having a small number of layers overlapping in the conductor pattern lamination direction in the region where the conductor pattern is formed when viewed from the axial direction. For this reason, in order to make up the number of layers in the portion 3b where the number of layers of the conductor pattern is small in the mark 6 formation layer, the laminated body is compared with the case where the mark is provided to cover the portion 3a where the number of layers of the conductor pattern is large The unevenness of the surface 2c of 2 is reduced. Therefore, there is no component adsorption failure by the mounting device, and the yield in mounting is improved.

（第２実施形態）
図５は、本発明に係る積層型電子部品として積層型インダクタの第２実施形態を示す外観斜視図である。図６は、図５に示す積層型インダクタの分解斜視図である。図７は、図５に示す積層型インダクタの断面図である。本実施形態の積層型インダクタ１０は、積層体２の上面２ｃだけではなく下面２ｄにもマーク７が形成されている点で第１実施形態に係る積層型インダクタ１と異なる。 (Second Embodiment)
FIG. 5 is an external perspective view showing a second embodiment of the multilayer inductor as the multilayer electronic component according to the present invention. 6 is an exploded perspective view of the multilayer inductor shown in FIG. 7 is a cross-sectional view of the multilayer inductor shown in FIG. The multilayer inductor 10 of this embodiment is different from the multilayer inductor 1 according to the first embodiment in that the mark 7 is formed not only on the upper surface 2c of the multilayer body 2 but also on the lower surface 2d.

すなわち、図５〜図７に示されるように、本実施形態は、マーク６が、積層体２の上面に、軸方向から見たときに導体パターンＢ１〜Ｂ６が形成される領域における、重なり合う導体パターンの層数の少ない部分を覆うように形成されている。そして、積層体２の上面２ｃに対向する下面２ｄ（絶縁体グリーンシートＡ１の下面）であって、マーク６の形成位置に対向する位置にマーク７が形成されている。 That is, as shown in FIGS. 5 to 7, in this embodiment, the mark 6 is an overlapping conductor in a region where the conductor patterns B <b> 1 to B <b> 6 are formed on the upper surface of the multilayer body 2 when viewed from the axial direction. The pattern is formed so as to cover a portion having a small number of layers. And the mark 7 is formed in the lower surface 2d (lower surface of the insulator green sheet A1) which opposes the upper surface 2c of the laminated body 2, and the position which opposes the formation position of the mark 6. FIG.

以上のように、本実施形態の積層型インダクタ１０は、各マーク６，７が積層体２の対向する２面に設けられているので、多数の積層型インダクタを方向をそろえてキャリアテープに配置するテーピング工程において、方向をそろえるための効率が格段に向上する。 As described above, in the multilayer inductor 10 of the present embodiment, since the marks 6 and 7 are provided on the two opposing surfaces of the multilayer body 2, a large number of multilayer inductors are aligned on the carrier tape. In the taping process, the efficiency for aligning the direction is greatly improved.

（第３実施形態）
図８は、本発明に係る積層型電子部品として積層型インダクタの第３実施形態を示す外観斜視図である。図９は、図８に示す積層型インダクタの分解斜視図である。図１０は、図８に示す積層型インダクタの断面図である。本実施形態に係る積層型インダクタ２０は、積層体２に設けられたマーク６と、マーク６が形成されていない積層体２の上面２ｃと、を覆うように段差吸収層８が形成されている点で第１実施形態に係る積層型インダクタ１と異なる。 (Third embodiment)
FIG. 8 is an external perspective view showing a third embodiment of a multilayer inductor as the multilayer electronic component according to the present invention. FIG. 9 is an exploded perspective view of the multilayer inductor shown in FIG. 10 is a cross-sectional view of the multilayer inductor shown in FIG. In the multilayer inductor 20 according to the present embodiment, the step absorption layer 8 is formed so as to cover the mark 6 provided in the multilayer body 2 and the upper surface 2c of the multilayer body 2 where the mark 6 is not formed. This is different from the multilayer inductor 1 according to the first embodiment.

段差吸収層８は、その下層に設けられたマーク６を目視やカメラなどで識別できる程度に光透過性を有している。段差吸収層８は、ストロンチウム、カルシウム、アルミナ及び酸化珪素からなるガラスと、アルミナとからなるガラス系セラミックスなどを用いることができる。特に、絶縁体として非磁性体を用いる場合、段差吸収層８は製造上の観点から絶縁体と同じ材質を用いることが好ましい。また、段差吸収層８は、ドクターブレード工法、印刷工法、薄膜工法などにより形成される。この段差吸収層８の厚みは、１０μｍ〜４０μｍであることが好ましい。この厚みが薄すぎると、マーク６と積層体２の段差を吸収する機能が発揮できない。一方で、この厚みが厚すぎるとマークとしての認識が困難となる。 The step absorption layer 8 is light transmissive to such an extent that the mark 6 provided in the lower layer can be identified visually or with a camera. The step absorption layer 8 can be made of glass made of strontium, calcium, alumina and silicon oxide, glass-based ceramics made of alumina, or the like. In particular, when a nonmagnetic material is used as the insulator, the step absorption layer 8 is preferably made of the same material as the insulator from the viewpoint of manufacturing. The step absorption layer 8 is formed by a doctor blade method, a printing method, a thin film method, or the like. The thickness of the step absorption layer 8 is preferably 10 μm to 40 μm. If this thickness is too thin, the function of absorbing the step between the mark 6 and the laminate 2 cannot be exhibited. On the other hand, if this thickness is too thick, recognition as a mark becomes difficult.

以上のように、本実施形態の積層型インダクタ３０では、マーク６と積層体２との段差を吸収する段差吸収層８が設けられているので、マーク６と積層体２との境界付近で生じる僅かな段差も吸収することができる。したがって、さらに積層体２の表面に凹凸のない積層型インダクタを形成することができる。 As described above, in the multilayer inductor 30 of the present embodiment, the step absorption layer 8 that absorbs the step between the mark 6 and the multilayer body 2 is provided, so that the multilayer inductor 30 is generated near the boundary between the mark 6 and the multilayer body 2. Even a slight level difference can be absorbed. Accordingly, it is possible to further form a multilayer inductor without irregularities on the surface of the multilayer body 2.

本発明に係る積層型電子部品において、基板への実装時の歩留まりが向上することを確認するために、実施例に係る積層型電子部品と比較例に係る積層型電子部品とで試験を行った。以下、実施例によって本発明を更に詳細に説明するが、本発明はこれらの実施例に限定されるものではない。 In the multilayer electronic component according to the present invention, in order to confirm that the yield at the time of mounting on the substrate is improved, a test was performed with the multilayer electronic component according to the example and the multilayer electronic component according to the comparative example. . EXAMPLES Hereinafter, although an Example demonstrates this invention further in detail, this invention is not limited to these Examples.

（実施例１）
積層型電子部品として図１〜図４に示されるような、略３．５ターンのコイル（導体パターンの積層数は、４層の部分と３層の部分が存在する）を内蔵し、積層体２の上面２ｃ上であって、積層体２の側面２ｆ側に片寄ってマークを形成した構造の積層型インダクタを作製した。したがって、マーク直下の導体パターンの積層数は３層である。ここで、積層型インダクタの形状は、０６０３形状（長さ０．６ｍｍ×幅０．３ｍｍ×厚さ０．３ｍｍ）である。 Example 1
As shown in FIG. 1 to FIG. 4 as a laminated electronic component, a coil having approximately 3.5 turns (the number of laminated conductive patterns includes a 4-layer part and a 3-layer part) A multilayer inductor having a structure in which a mark was formed on the upper surface 2c of 2 and shifted toward the side surface 2f of the multilayer body 2 was manufactured. Therefore, the number of conductor patterns stacked immediately below the mark is three. Here, the shape of the multilayer inductor is 0603 (length 0.6 mm × width 0.3 mm × thickness 0.3 mm).

（実施例２）
積層型インダクタの形状を０４０２（長さ０．４ｍｍ×幅０．２ｍｍ×厚さ０．２ｍｍ）とした以外は、実施例１と同様とした。 (Example 2)
Example 1 was the same as Example 1 except that the shape of the multilayer inductor was 0402 (length 0.4 mm × width 0.2 mm × thickness 0.2 mm).

（比較例１）
マークの形成位置を、図１で示されるところの積層体２の上面２ｃ上であって、積層体２の側面２ｅ側に片寄って形成した以外は実施例１と同様とした。したがって、マーク直下の導体パターンの積層数は４層である。 (Comparative Example 1)
The mark was formed in the same manner as in Example 1 except that the mark was formed on the upper surface 2c of the laminated body 2 shown in FIG. Therefore, the number of laminated conductor patterns immediately below the mark is four.

（比較例２）
積層型インダクタの形状を０４０２（長さ０．４ｍｍ×幅０．２ｍｍ×厚さ０．２ｍｍ）とした以外は、比較例２と同様とした。 (Comparative Example 2)
The multilayer inductor was the same as Comparative Example 2 except that the shape of the multilayer inductor was 0402 (length 0.4 mm × width 0.2 mm × thickness 0.2 mm).

（試験）
試験は、ピックアップ試験と、シフティング／チップ立ち試験とを行った。ピックアップ試験は、以下の手順で行った。まず、実施例１、実施例２、比較例１及び比較例２に係る積層型インダクタ（以下、各サンプルとする）をそれぞれ複数個ずつ準備した。各サンプル毎に用意したキャリアテープに、マークの向きを揃えて配置した。次に、実装装置を用いて、各キャリアテープから供給された各サンプルをはんだ電極パッド（はんだは、Ｓｎ−Ａｇ−Ｃｕ系のＰｂフリーはんだを使用）が印刷された基板に連続的にマウントした。そして、実装装置の吸着ノズルが、各キャリアテープからピックアップできた各サンプル数をカウントしてピックアップ率を算出した。なお、基板は各サンプルにつき２０枚ずつ準備し、各サンプルは基板１枚に対して１２００個ずつマウントした。したがって、各サンプルは、それぞれについて合計２４０００個のサンプルをマウントしたことになる。 (test)
In the test, a pickup test and a shifting / chip standing test were performed. The pickup test was performed according to the following procedure. First, a plurality of multilayer inductors (hereinafter referred to as each sample) according to Example 1, Example 2, Comparative Example 1 and Comparative Example 2 were prepared. The marks were aligned on the carrier tape prepared for each sample. Next, using a mounting device, each sample supplied from each carrier tape was continuously mounted on a substrate on which a solder electrode pad (Sn—Ag—Cu Pb-free solder was used) was printed. . Then, the suction nozzle of the mounting apparatus counted the number of each sample that could be picked up from each carrier tape, and calculated the pickup rate. In addition, 20 substrates were prepared for each sample, and 1200 samples were mounted on each substrate. Therefore, each sample is mounted with a total of 24,000 samples.

シフティング／チップ立ち試験は、以下の手順で行った。まず、各サンプルをそれぞれ複数個ずつ準備した。各サンプル毎に用意したキャリアテープに、マークの向きを揃えてキャリアテープに配置した。次に、実装装置を用いて、各キャリアテープから供給された各サンプルをはんだ電極パッドが印刷された基板に連続的にマウントした。さらに、ピーク温度２５０℃、１０秒、Ｎ_２ガス雰囲気の条件でリフロー処理を施して各サンプルを基板に実装した。そして、外観検査によりシフティング、チップ立ちの有無をカウントした。なお、各サンプルは、実装不良が起こりやすいように、はんだ電極パッドの形成位置に対して意図的に若干ズラした位置にマウントしてリフロー処理を行い実装した。また、各サンプルの実装数は、ピックアップ試験と同様に、各サンプルにつき基板を２０枚ずつ準備し、基板１枚に対して１２００個ずつマウントした。したがって、各サンプルは、それぞれについて合計２４０００個のサンプルをマウントしたことになる。 The shifting / chip standing test was performed according to the following procedure. First, a plurality of each sample was prepared. The carrier tape prepared for each sample was arranged on the carrier tape with the orientation of the marks aligned. Next, using the mounting device, each sample supplied from each carrier tape was continuously mounted on a substrate on which solder electrode pads were printed. Furthermore, a reflow process was performed under conditions of a peak temperature of 250 ° C. for 10 seconds and an N ₂ gas atmosphere, and each sample was mounted on a substrate. The presence or absence of shifting and chip standing was counted by appearance inspection. Each sample was mounted by performing a reflow process by mounting it at a position that was intentionally slightly deviated from the position where the solder electrode pad was formed so that mounting failure would easily occur. As for the number of mounted samples, as in the pickup test, 20 substrates were prepared for each sample, and 1200 substrates were mounted on each substrate. Therefore, each sample is mounted with a total of 24,000 samples.

ここで、図１１及び図１２を参照して、シフティング及びチップ立ちについて説明する。図１１は、シフティングを説明するための図である。図１２は、チップ立ちを説明するための図である。シフティングとは、図１１に示されるように、基板１１上のはんだ電極パッド１２に対して、積層型インダクタの各端部電極４，５がずれた位置に実装された状態を示す。シフティングには、図１１に示されるような一方の端部電極の位置がずれた状態に加えて、双方の端部電極の位置がずれた状態も含まれる。チップ立ちとは、図１２に示されるように、一方の端部電極５がはんだ電極パッド１２から完全に離れて、他方の端部電極４のみにより基板１１に固定されている状態を示す。 Here, shifting and chip standing will be described with reference to FIGS. FIG. 11 is a diagram for explaining the shifting. FIG. 12 is a diagram for explaining chip standing. As shown in FIG. 11, the shifting indicates a state in which the end electrodes 4 and 5 of the multilayer inductor are mounted at positions shifted from the solder electrode pads 12 on the substrate 11. In addition to the state where the position of one end electrode is shifted as shown in FIG. 11, the shifting includes a state where the positions of both end electrodes are shifted. As shown in FIG. 12, the chip standing means a state in which one end electrode 5 is completely separated from the solder electrode pad 12 and is fixed to the substrate 11 only by the other end electrode 4.

試験結果を図１３に示す。図１３に示されるように、各実施例１、２に係る積層型インダクタのピックアップ率は、それぞれ、製品生産上において問題の無いレベルとされる９９．９８％，９９．９５％であるのに対して、各比較例１，２に係る積層型インダクタのピックアップ率は、それぞれ９９．８２％，９９．７９％であった。また、各実施例１、２に係る積層型インダクタのシフティング及びチップ立ちは、各比較例１，２に係る積層型インダクタに比べて良好な結果となった。したがって、実施例に係る積層型インダクタは、比較例に係る積層型インダクタに比べて、基板実装時の歩留まりが高いことが確認された。 The test results are shown in FIG. As shown in FIG. 13, the pickup rates of the multilayer inductors according to the first and second embodiments are 99.98% and 99.95%, respectively, which are considered to have no problem in product production. On the other hand, the pickup rates of the multilayer inductors according to Comparative Examples 1 and 2 were 99.82% and 99.79%, respectively. Further, the shifting and chip standing of the multilayer inductors according to Examples 1 and 2 were better than those of the multilayer inductors according to Comparative Examples 1 and 2. Therefore, it was confirmed that the multilayer inductor according to the example had a higher yield when mounted on the substrate than the multilayer inductor according to the comparative example.

１，１０，２０…積層型インダクタ、２…積層体、３…コイル、４，５…端部電極、６，７…マーク、８…段差吸収層、Ａ１〜Ａ１０…絶縁体グリーンシート、Ｂ１〜Ｂ６…導体パターン、Ｃ１〜Ｃ５…スルーホール電極。 DESCRIPTION OF SYMBOLS 1,10,20 ... Multilayer type inductor, 2 ... Laminated body, 3 ... Coil, 4,5 ... End electrode, 6,7 ... Mark, 8 ... Step absorption layer, A1-A10 ... Insulator green sheet, B1- B6: Conductor pattern, C1-C5: Through-hole electrode.

Claims

A substantially rectangular parallelepiped laminate in which an insulator layer and a conductor pattern are laminated and a coil is formed inside;
An end electrode formed on both end faces in the longitudinal direction intersecting with the axial direction of the coil of the laminate, and a multilayer electronic component comprising:
Provided on one surface of the laminate that intersects the axial direction in one region divided in half along the direction extending from one of the end electrodes to the other, and having a single layer with an exposed surface ,
In the region where the mark is provided in the region where the conductor pattern is formed when viewed from the axial direction, the number of layers overlapping in the stacking direction of the conductor pattern is the side where the mark is not provided. Less than the number of layers overlapping in the stacking direction of the conductor pattern in the region ,
Both end portions of the mark in the longitudinal direction of the laminate are covered with the end electrodes, respectively.

The multilayer electronic component according to claim 1 , wherein the mark is provided so as to reach one side surface adjacent to the one surface.