JP5104975B2 - 撮像装置 - Google Patents

Description

本発明は、固体撮像素子の撮像部により撮像されたアナログ画像信号に第１のホワイトバランス処理を行い、アナログ画像信号からＡＤ変換されたデジタル画像信号に第２のホワイトバランス処理を行う撮像装置に関する。

従来、ビデオカメラやデジタルカメラでは、光源の種類に応じてＲＧＢの３原色の光の比率が変化するため、固体撮像素子により撮像されたＲＧＢの画像信号のレベルを一致させるホワイトバランス処理が行われる。
ホワイトバランス処理は、アナログ信号処理で行う場合とデジタル信号処理で行う場合があるが、これらの双方で行う特許文献１のデジタルカメラが開示されている。
特許文献１に開示されるビデオカメラでは、前段ゲインブロックによりアナログ信号の粗い調整のホワイトバランス処理を行い、後段ゲインブロックによりデジタル信号の微調整のホワイトバランス処理を行うことにより、ＡＥ（自動露出）により画質の劣化を低減し、短時間にホワイトバランス処理を行うようにしている。

しかし、特許文献１に開示されるデジタルカメラでは、固体撮像素子（ＣＣＤ）とアナログ信号処理回路とが異なるＩＣ（Integrated Circuit）チップに設けられているため、ＩＣチップ間で送受される信号にノイズが混入しやすくなり、画質が低下するといった問題があった。

一方、固体撮像素子としてＣＭＯＳイメージセンサを採用し、ＣＭＯＳイメージセンサ、アナログ信号処理部、ＡＤ変換部およびデジタル信号処理部を１つのＩＣチップに形成した特許文献２の固体撮像素子が開示されている。

特開平１０−２２４６９６号公報

特許文献２に開示される固体撮像素子では、エリアセンサ部の垂直信号線が接続されたアナログ信号処理部によりエリアセンサ部から垂直信号線を通して読み出された信号のノイズ低減処理、増幅、ガンマ処理、クランプ処理が行われる。信号の増幅は、カラム型の増幅回路により行われるが、このような従来のカラム型の増幅回路では、ホワイトバランス処理を行うことができない。

本発明は、このような事情に鑑みなされたものであり、その目的は、ＣＭＯＳイメージセンサ、アナログ信号処理回路およびＡＤ変換回路を１つのＩＣチップに形成し、ＣＭＯＳイメージセンサにより出力されて信号処理が行われる画像信号に混入するノイズを低減するとともに、アナログ信号処理回路の増幅回路とデジタル信号処理の増幅回路とでそれぞれホワイトバランス処理を行うことで高精度かつ高速にホワイトバランス処理を行うことができる撮像装置を提供することにある。

上記目的を達成するため、本発明の撮像装置は、光電変換を行う複数の画素と、複数の画素のアナログ画像信号の蓄積および読み出し動作を制御する制御回路を有し、Ｒ信号、Ｇ信号、およびＢ信号からなるアナログ画像信号を出力する撮像部と、撮像部により出力されたアナログ画像信号の全部または一部を増幅して第１のホワイトバランス処理を行うアナログ増幅回路と、アナログ増幅回路により増幅されたアナログ画像信号をデジタル画像信号に変換するＡＤ（AnalogtoDigital）変換回路と、ＡＤ変換回路により出力されたデジタル画像信号の全部または一部を増幅して第２のホワイトバランス処理を行うデジタル増幅回路と、撮像部により出力されたアナログ画像信号に基づいて、アナログ増幅回路のゲインを制御するアナログ制御信号又はデジタル増幅回路のゲインを制御するデジタル制御信号を積算する場合に、アナログ及びデジタルのＲ信号の積分値ＩＲ、Ｇ信号の積分値ＩＧ、及びＢ信号の積分値ＩＢを求め、積分値ＩＲ、積分値ＩＧの比であるＩＲ／ＩＧ、及び積分値ＩＢ、積分値ＩＧの比であるＩＢ／ＩＧを求め、ＩＲ／ＩＧ及びＩＢ／ＩＧが等しくなるようにアナログ増幅回路が行う第１のホワイトバランス処理と、デジタル増幅回路が行う第２のホワイトバランス処理を制御する積算回路と、を備え、前記撮像部、前記アナログ増幅回路および前記ＡＤ変換回路は、行列状に配列された前記複数の画素からなるＣＭＯＳ型の半導体集積回路から構成されるＩＣ（Integrated Circuit）チップに設けられる。そして、制御回路は、ある時刻において、積算回路によりアナログ制御信号を積算するためのアナログ画像信号を複数の画素の一部に蓄積させて読み出し、ある時刻から所定時間経過後に、積算回路からのアナログ制御信号に基づいて増幅されるアナログ画像信号を複数の画素の全部に蓄積させて読み出し、アナログ増幅回路に読み出したアナログ画像信号を出力するものである。

本発明によれば、光電変換を行う複数の画素と、複数の画素のアナログ画像信号の蓄積および読み出し動作を制御する制御回路は、ある時刻において、積算回路によりアナログ制御信号を積算するためのアナログ画像信号を複数の画素の一部に蓄積させて読み出し、ある時刻から所定時間経過後に、積算回路からのアナログ制御信号に基づいて増幅されるアナログ画像信号を複数の画素の全部に蓄積させて読み出し、アナログ増幅回路に読み出したアナログ画像信号を出力する。このため、ある時刻において積算回路により一部の画素の画像信号を参照すれば、より短時間に積算回路により制御信号を積算することができる。

実施例１の撮像装置の構成を示す図である。 図１に示されるアナログ増幅回路の一例を示す図である。 アナログ増幅回路の変形例を示す図である。 アナログ増幅回路の変形例を示す図である。 実施例１の撮像装置の変形例を示す図である。 実施例１の撮像装置の変形例を示す図である。 実施例２の撮像装置の構成を示す図である。 実施例２の撮像装置の変形例を示す図である。 実施例２の撮像装置の変形例を示す図である。 実施例３の撮像装置の構成を示す図である。 実施例３の撮像装置の変形例を示す図である。 実施例４の撮像装置の撮像部の構成を示す図である。 実施例４の撮像装置の動作の一例を示す図である。 実施例４の撮像装置の動作の他の例を示す図である。 実施例５の撮像装置の撮像部の構成を示す図である。 図１４に示される増幅回路の構成を示す図である。

固体撮像素子としてＣＭＯＳイメージセンサを用い、ＣＭＯＳイメージセンサ、アナログ信号処理部およびＡＤ変換回路を１つのＣＭＯＳ型の半導体集積回路に集積して構成する。アナログ信号処理部には、ＣＭＯＳイメージセンサの画素から読み出された信号を増幅するアナログ増幅回路を設け、積算ブロックにより積算された制御信号に基づいて第１のホワイトバランス処理を行う。また、ＡＤ（Analog to Digital）変換回路の後段のデジタル信号処理部には、デジタル増幅回路を設け、積算ブロックにより積算された制御信号に基づいて第２のホワイトバランス処理を行う。

以下、本発明の実施例１の撮像装置について図面を参照して説明する。
図１は、実施例１の撮像装置の構成を示す図である。
図１に示すように、実施例１の撮像装置は、固体撮像チップ１０、デジタル信号処理チップ２０および積算ブロック３を備える。

固体撮像チップ１０は、１チップのＣＭＯＳ型のシステムＬＳＩから構成され、撮像部１１、アナログ増幅回路（ＡＧＣ）１２およびＡＤ変換回路（ＡＤＣ）１３を有する。
撮像部１１は、図示しないＲＧＢ（red ,green and blue）のいずれかの色の色フィルタが形成された複数の画素を有するＣＭＯＳイメージセンサから構成される。撮像部１１からは、ＲＧＢの３原色のアナログ画像信号（以下、それぞれアナログのＲ信号、Ｇ信号、およびＢ信号ともいう）が出力される。アナログ増幅回路１２は、撮像部１１により出力されたＲＧＢのアナログ画像信号をそれぞれ増幅し、第１のホワイトバランス処理を行う。ＡＤ変換回路１３は、アナログ増幅回路１２により増幅されたＲＧＢのアナログ画像信号をデジタル画像信号に変換する。

デジタル信号処理チップ２０は、１チップのＬＳＩから構成され、ＡＤ変換回路１３により出力されたデジタル画像信号に種々のデジタル信号処理を行うものである。デジタル信号処理チップ２０は、デジタル増幅回路（ＤＧＣ）２１を有する。
デジタル増幅回路２１は、ＡＤ変換回路１３により出力され、デジタル信号処理チップ２０の図示しない色分離回路により分離されたＲＧＢのデジタル画像信号（以下、それぞれデジタルのＲ信号、Ｇ信号、Ｂ信号ともいう）をそれぞれ増幅し、第２ホワイトバランス処理を行う。

積算ブロック３は、アナログ増幅回路１２およびデジタル増幅回路２１のゲインを制御してアナログ増幅回路１２に第１のホワイトバランス処理を行わせ、デジタル増幅回路２１に第２のホワイトバランス処理を行わせる。積算ブロック３は、撮像部１１により出力されたＲＧＢのアナログ画像信号またはＡＤ変換回路１３により出力されたＲＧＢのデジタル画像信号に基づいてアナログ増幅回路１２およびデジタル増幅回路２１のそれぞれの制御信号（ＲＧＢのアナログ制御信号およびデジタル制御信号）を同時に積算する。積算ブロック３は、例えば面積型のホワイトバランス回路からなり、Ｒ信号の積分値ＩＲ、Ｇ信号の積分値ＩＧおよびＢ信号の積分値ＩＢを求め、次に、積分値ＩＲと積分値ＩＧとの比ＩＲ／ＩＧおよび積分値ＩＢと積分値ＩＧとの比ＩＢ／ＩＧを求め、これらの比が等しくなるように制御信号を積算する。

図２は、図１に示されるアナログ増幅回路１２の一例を示す図である。
図２に示すように、アナログ増幅回路１２は、ＲＧＢのアナログ画像信号のそれぞれを増幅する増幅回路１２Ｒ、１２Ｇおよび１２Ｂを有する。増幅回路１２Ｒ、１２Ｇおよび１２Ｂは、積算ブロック３からのそれぞれの色のアナログ制御信号に基づいてそれぞれの色のアナログ画像信号を増幅して第１のホワイトバランス処理を行う。

図３は、アナログ増幅回路１２の変形例を示す図である。
図３に示すように、この変形例のアナログ増幅回路１２は、ＲおよびＢのアナログ画像信号のそれぞれを増幅する増幅回路１２Ｒおよび１２Ｂを有する。増幅回路１２Ｒおよび１２Ｂは、積算ブロック３からのそれぞれの色のアナログ制御信号に基づいてそれぞれの色のアナログ画像信号を増幅して第１のホワイトバランス処理を行う。この場合、第１のホワイトバランス処理は、Ｇ信号を基準にＲおよびＢの制御信号が調整される。

図４は、アナログ増幅回路１２の他の変形例を示す図である。
図４に示すように、この変形例のアナログ増幅回路１２は、Ｂのアナログ画像信号を増幅する増幅回路１２Ｂを有する。増幅回路１２Ｂは、Ｂのアナログ画像信号を固定ゲインで増幅する。撮像部１１から出力されるアナログ画像信号は、一般にＢ信号がＲ信号およびＧ信号より値が低い。したがって、Ｂ信号のみを固定ゲインで増幅し、粗いホワイトバランス処理を行うことができる。この場合、アナログ増幅回路１２の構成を簡単にすることができる。

図５および図６は、実施例１の撮像装置の変形例を示す図である。
図５に示すように、固体撮像チップ１０に積算ブロック３を設けて撮像装置を構成することができる。積算ブロック３は、撮像部１１により出力されたＲＧＢのアナログ画像信号に基づいて制御信号を積算する。
図６に示すように、固体撮像チップ１０に積算ブロック３およびデジタル増幅回路２１を設けて撮像装置を構成することができる。積算ブロック３は、撮像部１１により出力されたＲＧＢのアナログ画像信号に基づいて制御信号を積算する。

ここで、図５に示される撮像装置の動作を説明する。
撮像部１１により入射光量に応じたＲＧＢのアナログ画像信号が出力され、アナログ増幅回路１２および積算ブロック３に入力される。積算ブロック３では、入力されたＲＧＢのアナログ画像信号に基づいて積分値ＩＲ、ＩＧおよびＩＢが演算され、比ＩＲ／ＩＧおよびＩＢ／ＩＧが演算され、これらの比が等しくなるようにＲＧＢのアナログ制御信号およびデジタル制御信号が演算される。演算されたＲＧＢのアナログ制御信号は、アナログ増幅回路１２に入力され、演算されたＲＧＢのデジタル制御信号は、デジタル増幅回路２１に入力される。

アナログ増幅回路１２では、積算ブロック３からのＲＧＢのアナログ制御信号に基づいて増幅回路１２Ｒ、１２Ｇおよび１２ＢによりＲＧＢのそれぞれの色のアナログ画像信号が増幅され、第１のホワイトバランス処理が行われる。第１のホワイトバランス処理が行われたＲＧＢのアナログ画像信号は、ＡＤ変換回路１３によりデジタル画像信号に変換され、デジタル信号処理チップ２０の図示しない色分離回路によりデジタルのＲ、ＧおよびＢ信号に分離され、デジタル増幅回路２１に入力される。デジタル増幅回路２１では、積算ブロック３からのＲＧＢのデジタル制御信号に基づいてＲＧＢのデジタル画像信号が増幅され、第２のホワイトバランス処理が行われる。

このように実施例１によれば、積算ブロック３により演算されたＲＧＢのアナログ制御信号に基づいてアナログ増幅回路１２により第１のホワイトバランス処理を行い、積算ブロック３により演算されたＲＧＢのデジタル制御信号に基づいてデジタル増幅回路２１により第２のホワイトバランス処理を行う。
したがって、ホワイトバランス処理を高精度かつ高速に行うことができる。
また、撮像部１１、アナログ増幅回路１２およびＡＤ変換回路１３を固体撮像チップ１０に設けたので、アナログ画像信号に混入するノイズを低減し、高画質な画像信号を生成することができる。

図７は、実施例２の撮像装置の構成を示す図である。
図７に示すように、実施例２の撮像装置は、図１に示される実施例１の撮像装置の積算ブロック３をデジタル信号処理チップ２０に設けたものである。
積算ブロック３は、ＡＤ変換回路１３により出力され、色分離回路により分離されたＲＧＢのデジタル画像信号に基づいてアナログ増幅回路１２およびデジタル増幅回路２１のそれぞれの制御信号を積算する。
なお、図７に示される実施例２の撮像装置の他の部分は、図１〜図５に示される実施例１の撮像装置の構成要素と同一であり、同一符号を付しその説明を省略する。

実施例２では、ＡＤ変換回路１３により出力され、色分離回路により分離されたＲＧＢのデジタル画像信号が積算ブロック３に入力され、積算ブロック３によりＲＧＢのアナログ制御信号およびデジタル制御信号が演算される。演算されたＲＧＢのアナログ制御信号は、アナログ増幅回路１２に入力され、第１のホワイトバランス処理が行われ、演算されたＲＧＢのデジタル制御信号は、デジタル増幅回路２１に入力され、第２のホワイトバランス処理が行われる。

図８は、実施例２の撮像装置の変形例を示す図である。
図８に示すように、図７に示されるデジタル増幅回路２１および色分離回路を固体撮像チップ１０に設けて撮像装置を構成することができる。

図９は、実施例２の撮像装置の変形例を示す図である。
図９に示すように、この変形例の撮像装置は、図７に示されるデジタル信号処理チップ２０の積算ブロック３とデジタル増幅回路２１との間に遅延回路２２を設けたものである。
図７に示される実施例２の撮像装置では、積算ブロック３からのアナログ制御信号は、デジタル信号処理チップ２０から外部に出力され、固体撮像チップ１０に入力されてアナログ増幅回路１２に伝送される。積算ブロック３からのデジタル制御信号は、デジタル信号処理チップ２０内のデジタル増幅回路２１に伝送される。このため、アナログ制御信号およびデジタル制御信号の伝達速度の違いによりアナログ増幅回路１２およびデジタル増幅回路２１の反映タイミングが大きく異なる場合がある。

遅延回路２２は、例えばラッチ回路から構成され、積算ブロック３により演算されたアナログ制御信号およびデジタル制御信号がそれぞれ同じ画像信号に対し第１および第２のホワイトバランス処理を行うように、言い換えれば、アナログ制御信号に基づいて制御されるアナログ画像信号に対応するデジタル画像信号がアナログ制御信号と同時に演算されたデジタル制御信号により制御されるように積算ブロック３により出力されたデジタル制御信号を遅延させる。

積算ブロック３からのアナログ制御信号に基づいてアナログ増幅回路１２により増幅され、第１のホワイトバランス処理が行われたアナログ画像信号は、ＡＤ変換回路１３によりデジタル信号に変換され、デジタル増幅回路２１に入力される。このとき、積算ブロック３によりアナログ制御信号と同時に演算されたデジタル制御信号は、遅延回路２２により遅延されてデジタル増幅回路２１に入力される。これにより、積算ブロック３によりアナログ制御信号と同時に演算されたデジタル制御信号によりタイミング良くデジタル画像信号を増幅し、第２のホワイトバランス処理を行うことができる。

このように実施例２によれば、積算ブロック３をデジタル信号処理チップ２０に設けることができる。この場合、図９に示されるように、積算ブロック３からのアナログ制御信号およびデジタル制御信号が同じ画像信号に反映されるように積算ブロック３からのデジタル制御信号を遅延させる遅延回路２２を設けるとよい。遅延回路２２は、ラッチ回路等の簡単な回路により構成することができる。

図１０は、実施例３の撮像装置の構成を示す図である。
図１０に示すように、実施例３の撮像装置は、図１に示される実施例１の撮像装置の積算ブロック３の代わりに固体撮像チップ１０に積算ブロック３１を設け、デジタル信号処理チップ２０に積算ブロック３２を設けたものである。
積算ブロック３１は、撮像部１１により出力されたＲＧＢのアナログ画像信号に基づいてアナログ増幅回路１２に第１のホワイトバランス処理を行わせるアナログ制御信号を積算する。積算ブロック３２は、ＡＤ変換回路１３により出力され、色分離回路により分離されたＲＧＢのデジタル画像信号に基づいてデジタル増幅回路２１に第２のホワイトバランス処理を行わせるデジタル制御信号を積算する。
なお、図９に示される実施例３の撮像装置の他の部分は、図１〜図５に示される実施例１の撮像装置の構成要素と同一であり、同一符号を付し、その説明を省略する。

実施例３の撮像装置では、積算ブロック３１からのアナログ制御信号に基づいてアナログ増幅回路１２のゲインが制御されて第１のホワイトバランス処理が行われ、積算ブロック３２からのデジタル制御信号に基づいてアナログ増幅回路１２のゲインが制御されて第２のホワイトバランス処理が行われる。

図１１は、実施例３の撮像装置の変形例を示す図である。
図１１に示すように、固体撮像チップ１０とデジタル信号処理チップ２０とを１つのＬＳＩチップにより構成することができる。

このように実施例３によれば、積算ブロック３１によりアナログ画像信号を増幅し、第１のホワイトバランス処理を行い、積算ブロック３２によりデジタル画像信号を増幅し、第２のホワイトバランス処理を行う。したがって、それぞれに好適なホワイトバランス処理を行うことができる。

図１２は、実施例４の撮像装置の撮像部１１の構成を示す図である。また、図１３は、実施例４の撮像装置の動作の一例を示す図である。図１４は、実施例４の撮像装置の動作の他の例を示す図である。
図１２に示すように、撮像部１１は、行列状に配列された複数の画素４１と、複数の画素４１の信号電荷の蓄積および読み出し動作を制御する制御回路４２とを有する。
制御回路４２は、図１３に示すように、時刻０において、積算ブロック３により制御信号を積算するための信号電荷（画像信号）を全画素４１に蓄積させて読み出した後、時刻１において、アナログ増幅回路１２により積算ブロック３からの制御信号に基づいて増幅される全画素４１に画像信号を蓄積させて読み出す。

また、制御回路４２は、図１４に示すように、時刻０において、積算ブロック３により制御信号を積算するための信号電荷（画像信号）を、図１４中、斜線で示される一部の画素４１に蓄積させて読み出した後、時刻１において、アナログ増幅回路１２により積算ブロック３からの制御信号に基づいて増幅される全画素４１の画像信号を蓄積させて読み出す。なお、全画素４１と一部の画素４１との選択の切り替えは、制御回路４２のモード切り替えにより行う。

実施例４の撮像装置では、時刻０において、撮像部１１により出力された画像信号が積算ブロック３に入力され、時刻１において、積算ブロック３からの制御信号がアナログ増幅回路１２に入力される。これにより、使用される時刻１以降の画像信号に先立って時刻０の画像信号に基づいてアナログ増幅回路１２のゲインを制御することができる。

このように実施例４によれば、時刻０において撮像部１１により出力された画像信号に基づいて積算ブロック３により制御信号を積算し、積算された制御信号に基づいてアナログ増幅回路１２のゲインを制御した後、時刻１において撮像部１１により出力された画像信号をアナログ増幅回路１２により増幅することができる。
また、図１４に示すように、時刻０において積算ブロック３により一部の画素４１の画像信号を参照するようにすれば、より短時間に積算ブロック３により制御信号を積算することができる。

図１５は、実施例５の撮像装置の撮像部１１の構成を示す図である。
図１５に示すように、実施例５の撮像装置の撮像部１１は、行列状に配列された複数の画素５１からなるアレイ部５０を備える。複数の画素５１は、各行毎に行選択信号線５２に共通に接続され、各列毎に垂直信号線５３に共通に接続されている。各行の行選択信号線５２は、垂直走査回路６１に接続される。垂直走査回路６１は、行選択信号線５２を介して複数の画素５１の行単位に選択し、複数の画素５１の信号蓄積動作を制御する。

各列の垂直信号線５３は、各列に対応して設けられたそれぞれの増幅回路７０および列選択トランジスタ回路８０を介して水平走査回路６２に接続される。これらの増幅回路７０は、図１に示されるアナログ増幅回路１２を構成し、それぞれの列から読み出された画像信号を増幅する。すなわち、実施例５のアナログ増幅回路１２は、カラム型の増幅回路を構成する。
水平走査回路６２は、画素４１から読み出され、増幅回路７０により読み出された画像信号を列選択トランジスタ回路８０により列毎に選択し、ＡＤ変換回路１３に出力する。

図１６は、図１５に示される増幅回路７０の構成を示す図である。
図１５に示すように、増幅回路７０は、ＱＶアンプから構成され、増幅回路７１と、増幅回路７１に直列接続されたキャパシタ７２と、増幅回路７１に並列接続されたキャパシタ７３およびスイッチ７６、キャパシタ７４およびスイッチ７７、キャパシタ７５およびスイッチ７８を有する。キャパシタ７２の一端は、垂直信号線５３に接続され、他端は、増幅回路７１の入力端に接続されている。増幅回路７１の出力端は、列選択トランジスタ回路８０に接続されている。

増幅回路７０のゲインは、スイッチ７６〜７８のオンオフにより可変に制御される。ここで、キャパシタ７２〜７６の容量をＱ１〜Ｑ４とすると、増幅回路７０のゲインは、Ｑ１／（Ｑ２〜Ｑ４の合成容量）となる。例えば、スイッチ７６のみがオンのときには、増幅回路７０のゲインは、Ｑ１／Ｑ２となり、スイッチ７７のみがオンのときには、増幅回路７０のゲインは、Ｑ１／Ｑ３となり、スイッチ７８のみがオンのときには、増幅回路７０のゲインは、Ｑ１／Ｑ４となる。スイッチ７６〜７８は、積算ブロック３からのＲＧＢの制御信号に基づいて制御される。

実施例５の撮像装置では、垂直走査回路６１により行毎に順次に画素４１が選択され、選択された画素４１に信号電荷（画像信号）が蓄積されて読み出される。画素４１から読み出された各列の画像信号は、それぞれの増幅回路７０により増幅される。このとき、各列の増幅回路７０では、ＲＧＢの対応する色の制御信号に基づいてスイッチ７６〜７８がオンオフされ、ゲインが制御される。これにより、ＲＧＢのそれぞれの色の画像信号が増幅され、第１のホワイトバランス処理が行われる。増幅されたＲＧＢの画像信号は、水平走査回路６２により列選択トランジスタ回路８０が列毎に選択されてＡＤ変換回路１３に出力される。

このように、実施例５によれば、アレイ部５０の各列に応じて設けられた複数の増幅回路７０により数段階にゲインを変化させて第１のホワイトバランス処理を行う。したがって、カラム型のアナログ増幅回路１２によりホワイトバランスの粗調整を行うことができる。また、低帯域でゲインを制御するので、いっそうノイズを低減し、高いＳ／Ｎ比を実現することができる。

３……積算ブロック、１０……固体撮像チップ、１１……撮像部、１２……アナログ増幅回路、１３……ＡＤ変換回路、２０……デジタル信号処理回路、２１……デジタル増幅回路

Claims (6)

1. 光電変換を行う複数の画素と、前記複数の画素のアナログ画像信号の蓄積および読み出し動作を制御する制御回路を有し、Ｒ信号、Ｇ信号、およびＢ信号からなるアナログ画像信号を出力する撮像部と、
   前記撮像部により出力された前記アナログ画像信号の全部または一部を増幅して第１のホワイトバランス処理を行うアナログ増幅回路と、
   前記アナログ増幅回路により増幅された前記アナログ画像信号をデジタル画像信号に変換するＡＤ（Analog to Digital）変換回路と、
   前記ＡＤ変換回路により出力された前記デジタル画像信号の全部または一部を増幅して第２のホワイトバランス処理を行うデジタル増幅回路と、
   前記撮像部により出力された前記アナログ画像信号に基づいて、前記アナログ増幅回路のゲインを制御するアナログ制御信号又は前記デジタル増幅回路のゲインを制御するデジタル制御信号を積算する場合に、アナログ及びデジタルのＲ信号の積分値ＩＲ、Ｇ信号の積分値ＩＧ、及びＢ信号の積分値ＩＢを求め、前記積分値ＩＲ、前記積分値ＩＧの比であるＩＲ／ＩＧ、及び前記積分値ＩＢ、前記積分値ＩＧの比であるＩＢ／ＩＧを求め、ＩＲ／ＩＧ及びＩＢ／ＩＧが等しくなるように前記アナログ増幅回路が行う前記第１のホワイトバランス処理と、前記デジタル増幅回路が行う前記第２のホワイトバランス処理を制御する積算回路と、を備え、
   前記撮像部、前記アナログ増幅回路および前記ＡＤ変換回路は、行列状に配列された前記複数の画素からなるＣＭＯＳ型の半導体集積回路から構成されるＩＣ（Integrated Circuit）チップに設けられ、
   前記制御回路は、ある時刻において、前記積算回路により前記アナログ制御信号を積算するための前記アナログ画像信号を前記複数の画素の一部に蓄積させて読み出し、前記ある時刻から所定時間経過後に、前記積算回路からの前記アナログ制御信号に基づいて増幅される前記アナログ画像信号を前記複数の画素の全部に蓄積させて読み出し、前記アナログ増幅回路に読み出した前記アナログ画像信号を出力する
   撮像装置。
2. 前記制御回路は、前記ある時刻において、前記アナログ画像信号を前記複数の画素の一部に蓄積させて読み出す処理と、前記ある時刻において、前記アナログ画像信号を前記複数の画素の全部に蓄積させて読み出す処理とを切替えて行う請求項１記載の撮像装置。
3. 前記制御回路は、前記アナログ画像信号を前記複数の画素の一部に蓄積させて読み出す処理を行う場合に、前記アナログ画像信号を蓄積させない行を挟んで隣り合う行の画素に前記アナログ画像信号を蓄積させる請求項１又は２記載の撮像装置。
4. 前記デジタル増幅回路と前記積算回路との間には、前記アナログ制御信号に基づいて制御される前記アナログ画像信号に対応する前記デジタル画像信号が前記アナログ制御信号と同時に演算された前記デジタル制御信号により制御されるように前記積算回路により出力された前記デジタル制御信号を遅延させる遅延回路を備える請求項１〜３のいずれか１項に記載の撮像装置。
5. 前記アナログ増幅回路は、前記アナログ画像信号の一部を増幅する場合に、前記積算回路がＧ信号に基づいて積算したＲおよびＢの制御信号に基づいてそれぞれの色のアナログ画像信号を増幅する処理、又は、アナログのＢ信号を固定されたゲインで増幅する処理のうち、いずれかの処理を行う請求項１〜４のいずれか１項に記載の撮像装置。
6. 前記アナログ増幅回路は、前記複数の画素が配列される前記行列の列数に応じて設けられ、前記複数の画素に蓄積された前記アナログ画像信号が読み出される各列の垂直信号線のそれぞれに接続された複数のＱＶ増幅回路から構成される請求項１〜４のいずれか１項に記載の撮像装置。