JP5103861B2 - SEMICONDUCTOR DEVICE, SEMICONDUCTOR DEVICE MANUFACTURING METHOD, CIRCUIT BOARD AND ELECTRONIC DEVICE - Google Patents

SEMICONDUCTOR DEVICE, SEMICONDUCTOR DEVICE MANUFACTURING METHOD, CIRCUIT BOARD AND ELECTRONIC DEVICE Download PDF

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Description

本発明は、半導体装置、半導体装置の製造方法、回路基板および電子機器に関するものである。   The present invention relates to a semiconductor device, a semiconductor device manufacturing method, a circuit board, and an electronic apparatus.

携帯電話機、ノート型パーソナルコンピュータ、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄａｔａ Ａｓｓｉｓｔａｎｃｅ）などの携帯型の電子機器には、小型化および軽量化が要求されている。これに伴って、上述した電子機器における半導体チップの実装スペースも極めて制限されるため、半導体チップを高密度実装可能な三次元実装技術が用いられている（例えば、特許文献１参照）。   Portable electronic devices such as mobile phones, notebook personal computers, and PDAs (Personal Data Assistance) are required to be smaller and lighter. Along with this, the mounting space of the semiconductor chip in the electronic device described above is extremely limited, and therefore, a three-dimensional mounting technique capable of mounting the semiconductor chip at a high density is used (for example, see Patent Document 1).

三次元実装技術とは、半導体チップ同士を積層し、各半導体チップ間を配線接続することで、半導体チップの高密度実装を図る技術であり、このような三次元実装に用いられる半導体チップは、例えばチップ基板に貫通孔を設け、貫通孔内に埋め込まれた貫通電極によって、チップ基板の両面側が導通可能となっている。
特開２００３−１１００５４号公報 Three-dimensional mounting technology is a technology for stacking semiconductor chips and interconnecting each semiconductor chip to achieve high-density mounting of the semiconductor chips. The semiconductor chip used for such three-dimensional mounting is For example, a through hole is provided in the chip substrate, and both sides of the chip substrate can be conducted by a through electrode embedded in the through hole.
Japanese Patent Laid-Open No. 2003-110054

また、近年は、チップ基板の裏面側にランドが形成された半導体チップの提供が望まれている。そこで、従来と異なり、チップ基板の裏面側から貫通孔を形成し、この貫通孔に導電材料からなる貫通電極を埋め込むことで、貫通電極と裏面側のランドとを同時に形成する方法が考えられる。この方法では、チップ基板の能動面側に絶縁膜を介して電極パッドを形成し、この電極パッドの形成位置に対応するチップ基板の裏面側から電極パッドに向けて貫通孔を形成する。このとき、チップ基板の能動面上には絶縁膜を介して電極パッドが形成されていることから、この電極パッドと貫通孔に埋め込まれる導電材料とを導通させるために絶縁膜を除去する必要がある。   In recent years, it has been desired to provide a semiconductor chip in which lands are formed on the back side of the chip substrate. Therefore, unlike the prior art, a method is conceivable in which a through hole is formed from the back side of the chip substrate, and a through electrode made of a conductive material is embedded in the through hole, thereby simultaneously forming the through electrode and the land on the back side. In this method, an electrode pad is formed on the active surface side of the chip substrate via an insulating film, and a through hole is formed from the back surface side of the chip substrate corresponding to the electrode pad formation position toward the electrode pad. At this time, since an electrode pad is formed on the active surface of the chip substrate via an insulating film, it is necessary to remove the insulating film in order to connect the electrode pad and the conductive material embedded in the through hole. is there.

ところで、絶縁膜および電極パッドは共に薄膜で形成されているため、絶縁膜のエッチング時に電極パッドの膜破れが発生する虞があり、実装信頼性が低下するという問題があった。   By the way, since both the insulating film and the electrode pad are formed of a thin film, there is a possibility that the electrode pad may be broken during etching of the insulating film, resulting in a problem that the mounting reliability is lowered.

そこで、本発明は、上述の事情を鑑みてなされたものであり、実装信頼性を向上することができる半導体装置、半導体装置の製造方法、回路基板および電子機器を提供することを目的とする。   Therefore, the present invention has been made in view of the above-described circumstances, and an object thereof is to provide a semiconductor device, a method for manufacturing the semiconductor device, a circuit board, and an electronic device that can improve mounting reliability.

上記の課題を解決するために、本発明の半導体装置は、 基板の能動面側に設けられた第一絶縁膜と、該第一絶縁膜上に設けられた電極パッドとを有する半導体装置であって、前記基板の能動面側の前記第一絶縁膜上であって、前記電極パッドが形成されていない領域に形成した応力緩和層と、該電極パッドの表面から延設された配線層が前記電極パッドの表面から前記応力緩和層の表面にかけて延設されていることと、前記基板の能動面側の反対側の面である基板の裏面側から前記電極パッドに達し、前記基板と前記第一絶縁膜とを貫通する貫通する貫通孔と、前記電極パッドの裏面を除き前記貫通孔の少なくとも側面に設けられた第二絶縁膜と、該第二絶縁膜の内側で、前記貫通孔に埋め込まれた導電材料からなる貫通電極と、前記基板の裏面側に形成され、前記基板の裏面から突出した前記貫通電極の端面が、前記貫通孔の径よりも大きく形成されていることと、を特徴とする。
In order to solve the above problems, a semiconductor device of the present invention is a semiconductor device having a first insulating film provided on the active surface side of a substrate and an electrode pad provided on the first insulating film. A stress relieving layer formed on a region where the electrode pad is not formed on the first insulating film on the active surface side of the substrate, and a wiring layer extending from the surface of the electrode pad. It extends from the surface of the electrode pad to the surface of the stress relaxation layer, and reaches the electrode pad from the back surface side of the substrate, which is the surface opposite to the active surface side of the substrate, and the substrate and the first A through hole penetrating through the insulating film, a second insulating film provided on at least a side surface of the through hole excluding the back surface of the electrode pad, and embedded in the through hole inside the second insulating film. A through electrode made of a conductive material and the substrate Is formed on the side end face of the through electrode protruding from a back surface of said substrate, characterized in, and that is formed larger than the diameter of the through hole.

このように構成することで、電極パッドの表面に形成された配線層により、電極パッドが補強される。そのため、基板の裏面側から貫通孔を形成する際に、第一絶縁膜の除去にともなう電極パッドの膜破れを防止することが可能になる。また、第二絶縁膜の除去にともなう電極パッドの膜破れを防止することも可能になる。加えて、基板の裏面側に貫通電極の貫通孔よりも大きな導電膜が形成されるため、当該半導体装置を積層する際に、隣接する半導体装置との導通を確実に確保することができ、実装信頼性を向上することができる効果がある。   With this configuration, the electrode pad is reinforced by the wiring layer formed on the surface of the electrode pad. Therefore, when the through hole is formed from the back side of the substrate, it is possible to prevent the electrode pad from being broken due to the removal of the first insulating film. In addition, it is possible to prevent the electrode pad from being broken due to the removal of the second insulating film. In addition, since a conductive film larger than the through hole of the through electrode is formed on the back surface side of the substrate, conduction with an adjacent semiconductor device can be reliably ensured when the semiconductor device is stacked. There is an effect that the reliability can be improved.

また、本発明の半導体装置は、前記第一絶縁膜上で前記電極パッドが形成されていない領域に形成された応力緩和層を備え、前記配線層は、前記電極パッドの表面から前記応力緩和層の表面にかけて延設されていることを特徴とする。   The semiconductor device of the present invention further includes a stress relaxation layer formed in a region where the electrode pad is not formed on the first insulating film, and the wiring layer extends from the surface of the electrode pad to the stress relaxation layer. It is characterized by extending over the surface.

このように構成することで、半導体装置を回路基板に実装する際に、基板と回路基板との熱膨張係数の差により両者間に熱応力が発生するが、その熱応力を応力緩和層により緩和することができ、実装信頼性を向上することができる効果がある。   With this configuration, when a semiconductor device is mounted on a circuit board, thermal stress is generated between the board and the circuit board due to the difference in thermal expansion coefficient between the two, but the thermal stress is relaxed by the stress relaxation layer. Thus, the mounting reliability can be improved.

また、本発明の半導体装置は、前記電極パッド上に設けられた前記配線層は、前記電極パッドより大きく形成されていることを特徴とする。
このように構成することで、貫通電極が電極パッドから外れて形成されても膜破れを防止することができ、確実に導通を確保することができる効果がある。 The semiconductor device of the present invention is characterized in that the wiring layer provided on the electrode pad is formed larger than the electrode pad.
With this configuration, even if the through electrode is formed away from the electrode pad, the film can be prevented from being broken, and there is an effect that conduction can be reliably ensured.

次に、本発明の半導体装置の製造方法は、基板の能動面側に設けられた第一絶縁膜と、該第一絶縁膜上に設けられた電極パッドと、を有する半導体装置に、前記基板の能動面側の前記第一絶縁膜上であって、前記電極パッドが形成されていない領域に応力緩和層を形成し、前記電極パッドの表面から延設された配線層を、前記電極パッドの表面から前記応力緩和層の表面にかけて延設した後、 前記基板の能動面側の反対側の面である基板の裏面側から前記電極パッドに達し、前記基板と前記第一絶縁膜とを貫通する貫通する貫通孔形成し、前記電極パッドの裏面を除き前記貫通孔の少なくとも側面に設けられた第二絶縁膜と、該第二絶縁膜の内側に、前記貫通孔に埋め込まれた導電材料からなる貫通電極を形成し、前記貫通電極は、前記基板の裏面から突出し前記貫通電極の端面が、前記貫通孔の径よりも大きく形成することを特徴とする。
Next, a method for manufacturing a semiconductor device according to the present invention includes: a semiconductor device having a first insulating film provided on an active surface side of the substrate; and an electrode pad provided on the first insulating film; A stress relaxation layer is formed on the first insulating film on the active surface side of the electrode pad, in a region where the electrode pad is not formed, and a wiring layer extending from the surface of the electrode pad is formed on the electrode pad. After extending from the surface to the surface of the stress relaxation layer, the electrode pad is reached from the back side of the substrate, which is the surface opposite to the active surface side of the substrate, and penetrates the substrate and the first insulating film A through-hole is formed, and includes a second insulating film provided on at least a side surface of the through-hole except for the back surface of the electrode pad, and a conductive material embedded in the through-hole inside the second insulating film. A through electrode is formed, and the through electrode is formed on the substrate. The end surface of the through electrode protrudes from the back surface of the through hole and is larger than the diameter of the through hole.

このように構成することで、基板の裏面側から貫通孔を形成する工程の際に、その前工程で電極パッドの表面に形成された配線層により、電極パッドが補強されている。つまり、導電膜が厚みをもって形成された状態で貫通孔の形成を行うことができるため、第一絶縁膜および第二絶縁膜の除去にともなう電極パッドの膜破れを防止することができる。したがって、その後形成される貫通電極と確実に導通を確保することができる。加えて、基板の裏面側に貫通電極の貫通孔よりも大きな導電膜を形成することができるため、当該半導体装置を積層する際に、隣接する半導体装置との導通を確実に確保することができ、実装信頼性を向上することができる効果がある。   With this configuration, the electrode pad is reinforced by the wiring layer formed on the surface of the electrode pad in the previous step when the through hole is formed from the back side of the substrate. That is, since the through hole can be formed in a state where the conductive film is formed with a thickness, it is possible to prevent the electrode pad from being broken due to the removal of the first insulating film and the second insulating film. Therefore, it is possible to ensure electrical continuity with the through electrode formed thereafter. In addition, since a conductive film larger than the through hole of the through electrode can be formed on the back surface side of the substrate, conduction with an adjacent semiconductor device can be reliably ensured when the semiconductor device is stacked. There is an effect that the mounting reliability can be improved.

また、本発明の半導体装置の製造方法は、前記配線層は、メッキ処理によって形成することを特徴とする。
このように構成することで、メッキ処理により電極パッド上に配線層を厚肉に形成することができるため、電極パッドを補強することができる効果がある。 In the semiconductor device manufacturing method of the present invention, the wiring layer is formed by a plating process.
With such a configuration, the wiring layer can be formed thickly on the electrode pad by plating, so that the electrode pad can be reinforced.

本発明の回路基板は、上述の半導体装置が実装されていることを特徴とする。
更に、本発明の電子機器は、上述の半導体装置を備えたことを特徴とする。
このように構成することで、実装信頼性が向上した回路基板および電子機器を提供することができる効果がある。 A circuit board according to the present invention is mounted with the above-described semiconductor device.
Furthermore, an electronic apparatus according to the present invention includes the above-described semiconductor device.
With such a configuration, there is an effect that it is possible to provide a circuit board and an electronic device with improved mounting reliability.

［半導体装置の構成］
次に、本発明の実施形態における半導体装置の全体構成を図１〜図３に基づいて説明する。
なお、シリコンからなる半導体基板１０の一方の面上に図示しないトランジスタやメモリ素子、その他の電子素子からなる集積回路などを公知の方法によって形成することとなる。本実施形態において、これら集積回路などを形成する面を半導体基板１０における能動面１０ａとし、能動面１０ａの反対側の面を裏面１０ｂとする。 [Configuration of semiconductor device]
Next, the overall configuration of the semiconductor device according to the embodiment of the present invention will be described with reference to FIGS.
Note that a transistor, a memory element, an integrated circuit made of other electronic elements, etc. (not shown) are formed on one surface of the semiconductor substrate 10 made of silicon by a known method. In the present embodiment, a surface on which these integrated circuits and the like are formed is an active surface 10a in the semiconductor substrate 10, and a surface opposite to the active surface 10a is a back surface 10b.

図１に示すように、半導体装置１００は、厚みが１００μｍ程度のシリコンからなる半導体基板１０に形成された貫通孔Ｈ３内に、第二絶縁膜２３および第二下地膜２４を介して埋め込まれた導電材料からなる貫通電極３０と、半導体基板１０の能動面１０ａ側に設けられ、貫通電極３０に導通する電極パッド１２とを備えたものである。   As shown in FIG. 1, the semiconductor device 100 is embedded in a through hole H3 formed in a semiconductor substrate 10 made of silicon having a thickness of about 100 μm via a second insulating film 23 and a second base film 24. A through electrode 30 made of a conductive material and an electrode pad 12 provided on the active surface 10 a side of the semiconductor substrate 10 and conducting to the through electrode 30 are provided.

ここで、電極パッド１２は、８００ｎｍ程度の厚みで形成され、例えばＡｌからなるものを用いているが、電極パッド１２は複数の層が積層されてなるものであってもよく、電極パッド１２に必要とされる電気的特性、物理的特性および化学的特性に応じて適宜変更が可能である。そして、電極パッド１２は上述した集積回路に接続されるように構成されている。   Here, the electrode pad 12 is formed with a thickness of about 800 nm and is made of, for example, Al, but the electrode pad 12 may be formed by laminating a plurality of layers. Changes can be made as appropriate according to required electrical characteristics, physical characteristics, and chemical characteristics. The electrode pad 12 is configured to be connected to the integrated circuit described above.

図３に示すように、電極パッド１２は、平面視において半導体装置１の周辺部に並んで形成されている。なお、電極パッド１２は、半導体装置１の周辺部に並んで形成される場合と、中央部に並んで形成される場合とがある。周辺部に形成される場合には、半導体装置１の少なくとも一辺（多くの場合、二辺または四辺）に沿って並んで形成される。各電極パッド１２は、上述した集積回路と電気的に接続される。   As shown in FIG. 3, the electrode pads 12 are formed side by side in the periphery of the semiconductor device 1 in plan view. The electrode pad 12 may be formed side by side in the periphery of the semiconductor device 1 or may be formed side by side in the center. When formed in the peripheral portion, the semiconductor device 1 is formed side by side along at least one side (in many cases, two sides or four sides). Each electrode pad 12 is electrically connected to the integrated circuit described above.

図１に戻り、貫通孔Ｈ３の内面には、第二絶縁膜２３が形成されている。この第二絶縁膜２３は、電流リークの発生や、酸素または水分などによる浸食などを防止するものであり、ＳｉＯ２やＳｉＮなどの電気絶縁性材料によって、１μｍ程度の厚さに形成されている。また、第二絶縁膜２３は半導体基板１０の裏面１０ｂにも延設されている。なお、半導体基板１０の裏面１０ｂにおける貫通孔Ｈ３の周辺のみに選択的に第二絶縁膜２３を形成してもよい。   Returning to FIG. 1, a second insulating film 23 is formed on the inner surface of the through hole H3. The second insulating film 23 prevents current leakage and erosion due to oxygen or moisture, and is formed to a thickness of about 1 μm by an electrically insulating material such as SiO 2 or SiN. The second insulating film 23 is also extended on the back surface 10 b of the semiconductor substrate 10. Note that the second insulating film 23 may be selectively formed only around the through hole H3 on the back surface 10b of the semiconductor substrate 10.

また、第二絶縁膜２３と電極パッド１２の裏面とを覆うように形成されている第二下地膜２４は、バリア層２４ａとシード層２４ｂとで構成されている。バリア層２４ａおよびシード層２４ｂは、貫通孔Ｈ３内においては第二絶縁膜２３と電極パッド１２の裏面とを覆うように形成され、半導体基板１０の裏面１０ｂ側にも延設されている。また、バリア層２４ａおよびシード層２４ｂは、略均等の厚さでそれぞれの層が形成されている。   The second base film 24 formed so as to cover the second insulating film 23 and the back surface of the electrode pad 12 is composed of a barrier layer 24a and a seed layer 24b. The barrier layer 24a and the seed layer 24b are formed so as to cover the second insulating film 23 and the back surface of the electrode pad 12 in the through hole H3, and are also extended to the back surface 10b side of the semiconductor substrate 10. Further, the barrier layer 24a and the seed layer 24b are formed with substantially equal thicknesses.

ここで、バリア層２４ａは、後述する貫通電極３０の構成材料が半導体基板１０に拡散するのを防止するものであり、ＴｉＷ（チタンタングステン）やＴｉＮ（チタンナイトライド）、ＴａＮ（タンタルナイトライド）などからなる。一方、シード層２４ｂは、貫通電極３０をメッキ処理によって形成する際の電極になるものであり、Ｃｕ、Ａｕ、Ａｇなどからなる。   Here, the barrier layer 24a prevents the constituent material of the through electrode 30 described later from diffusing into the semiconductor substrate 10, and includes TiW (titanium tungsten), TiN (titanium nitride), and TaN (tantalum nitride). Etc. On the other hand, the seed layer 24b serves as an electrode when the through electrode 30 is formed by plating, and is made of Cu, Au, Ag, or the like.

そして、電極パッド１２と半導体基板１０との間には第一絶縁膜２２が介在しているが、貫通孔Ｈ３が形成されている領域の第一絶縁膜２２は除去され、電極パッド１２と貫通電極３０とは、第二下地膜２４を介して導通可能に構成されている。この第一絶縁膜２２は、ＳｉＯ２などからなるもので、１μｍ程度の厚みで形成され、貫通電極３０と半導体基板１０との間の電流リークの発生、および酸素や水分などによる浸食などを防止するためのものである。 The first insulating film 22 is interposed between the electrode pad 12 and the semiconductor substrate 10, but the first insulating film 22 in the region where the through hole H3 is formed is removed, and the electrode pad 12 and the semiconductor substrate 10 are penetrated. The electrode 30 is configured to be conductive through the second base film 24. The first insulating film 22 is made of SiO 2 or the like and is formed with a thickness of about 1 μm to prevent current leakage between the through electrode 30 and the semiconductor substrate 10 and erosion due to oxygen or moisture. Is to do.

そして、この第二下地膜２４の内側に、貫通電極３０が形成されている。貫通電極３０と電極パッド１２とは、第二下地膜２４を介して電気的に接続される。この貫通電極３０は、ＣｕやＷなどの電気抵抗の低い導電材料からなる。なお、ｐｏｌｙ−Ｓｉ（ポリシリコン）にＢやＰなどの不純物をドープした導電材料により貫通電極３０を形成すれば、半導体基板１０への拡散を防止する必要がなくなるので、上述したバリア層２４ａが不要となる。そして、貫通孔Ｈ３に貫通電極３０を形成し、半導体基板１０の裏面１０ｂ側にも貫通電極３０を延設することにより、貫通電極３０のランド部３０ａが形成される。このランド部３０ａは、平面視円形に限られず、平面視矩形に形成してもよい。   A through electrode 30 is formed inside the second base film 24. The through electrode 30 and the electrode pad 12 are electrically connected via the second base film 24. The through electrode 30 is made of a conductive material having a low electrical resistance such as Cu or W. Note that if the through electrode 30 is formed of a conductive material in which impurities such as B and P are doped in poly-Si (polysilicon), it is not necessary to prevent diffusion into the semiconductor substrate 10, so that the barrier layer 24 a described above is formed. It becomes unnecessary. Then, the through electrode 30 is formed in the through hole H3, and the through electrode 30 is extended also on the back surface 10b side of the semiconductor substrate 10, whereby the land portion 30a of the through electrode 30 is formed. The land portion 30a is not limited to a circular shape in plan view, and may be formed in a rectangular shape in plan view.

また、半導体基板１０の裏面１０ｂにおける貫通電極３０のランド部３０ａの先端面は、第二絶縁膜２３の表面から突出形成されている。ランド部３０ａの突出高さは、例えば１０μｍ〜２０μｍ程度で形成されている。
更に、ランド部３０ａ上にははんだ４３が形成されている。はんだ４３の厚さは、例えば５μｍ〜２０μｍ程度で形成されている。そして、ランド部３０ａから露出しているバリア層２４ａ、シード層２４ｂが除去される。 Further, the tip end surface of the land portion 30 a of the through electrode 30 on the back surface 10 b of the semiconductor substrate 10 is formed so as to protrude from the surface of the second insulating film 23. The protruding height of the land portion 30a is, for example, about 10 μm to 20 μm.
Further, a solder 43 is formed on the land portion 30a. The thickness of the solder 43 is, for example, about 5 μm to 20 μm. Then, the barrier layer 24a and the seed layer 24b exposed from the land portion 30a are removed.

図２に示すように、ランド部３０ａを形成することで複数の半導体装置１をはんだ４３を介して積層する際に、半導体装置１相互の間隔を確保できるので、各半導体装置１の隙間にアンダーフィルなどを容易に充填することができる。なお、ランド部３０ａの突出高さを調整することにより、積層された半導体装置１相互の間隔を調整することができる。また、積層後にアンダーフィルなどを充填する代わりに、積層前に半導体基板１０の裏面１０ｂに熱硬化性樹脂などを塗布する場合でも、突出したランド部３０ａを避けて熱硬化性樹脂などを塗布することができるので、半導体装置１の配線接続を確実に行うことができる。
更に、ランド部３０ａを貫通孔Ｈ３の径より大きく形成することで、隣接する半導体装置１同士の導通を確保しやすくすることができる。 As shown in FIG. 2, when the plurality of semiconductor devices 1 are stacked via the solder 43 by forming the land portions 30 a, it is possible to secure a space between the semiconductor devices 1. Fills can be easily filled. In addition, the space | interval between the laminated | stacked semiconductor devices 1 can be adjusted by adjusting the protrusion height of the land part 30a. Further, instead of filling underfill or the like after the lamination, even when a thermosetting resin or the like is applied to the back surface 10b of the semiconductor substrate 10 before the lamination, the thermosetting resin or the like is applied while avoiding the protruding land portion 30a. Therefore, the wiring connection of the semiconductor device 1 can be reliably performed.
Furthermore, by forming the land portion 30a larger than the diameter of the through hole H3, it is possible to easily ensure conduction between adjacent semiconductor devices 1.

本実施形態によれば、貫通電極３０を形成する際に、半導体基板１０の裏面１０ｂにランド部３０ａを同時に形成した。このように構成することで、半導体装置１を積層して使用する際に、隣接する半導体装置１同士の導通を確保しやすくできる。また、隣接する半導体装置１同士の隙間を確保することができるため、アンダーフィルを容易に充填することができる。結果として、実装信頼性の高い半導体装置を提供することができる。   According to the present embodiment, when the through electrode 30 is formed, the land portion 30 a is simultaneously formed on the back surface 10 b of the semiconductor substrate 10. With such a configuration, when the semiconductor devices 1 are stacked and used, it is possible to easily ensure conduction between adjacent semiconductor devices 1. Further, since a gap between adjacent semiconductor devices 1 can be secured, the underfill can be easily filled. As a result, a semiconductor device with high mounting reliability can be provided.

［再配置配線］
次に、本発明の実施形態における再配置配線の構成を図４、図５に基づいて説明する。
図４は、再配線を行った半導体基板の平面図である。
図４に示すように、半導体基板１０の能動面１０ａには、その対辺に沿って複数の電極パッド１２が形成されているため、隣接する電極パッド１２相互の間隔が狭くなっている。このような半導体装置１を回路基板に実装すると、隣接する電極パッド１２相互が短絡するおそれがある。そこで、電極パッド１２相互のピッチを広げるため、半導体基板１０の対辺に沿って形成された複数の電極パッド１２を中央部に引き出す再配線が行われている。 [Relocation wiring]
Next, the configuration of the rearrangement wiring in the embodiment of the present invention will be described with reference to FIGS.
FIG. 4 is a plan view of the semiconductor substrate on which rewiring has been performed.
As shown in FIG. 4, since the plurality of electrode pads 12 are formed on the active surface 10a of the semiconductor substrate 10 along the opposite side, the interval between the adjacent electrode pads 12 is narrowed. When such a semiconductor device 1 is mounted on a circuit board, adjacent electrode pads 12 may be short-circuited. Therefore, in order to widen the pitch between the electrode pads 12, rewiring is performed to draw out the plurality of electrode pads 12 formed along the opposite sides of the semiconductor substrate 10 to the center.

図５に示すように、はんだ４３を介して積層された複数の半導体装置１のうち、電極パッド１２が露出している面上に再配線が施されている。ところで、半導体装置１を回路基板に実装すると、半導体基板１０と回路基板との熱膨張係数の差により、両者間に熱応力が発生する。この熱応力を緩和するために、電極パッド１２が形成されていない領域には、樹脂材料などからなる応力緩和層３１が設けられている。また、電極パッド１２の表面から応力緩和層３１の表面にかけて第一下地膜３４が設けられている。第一下地膜３４は、１００ｎｍ程度の厚みで形成されたバリア層３４ａと、３００ｎｍ程度の厚みで形成されたシード層３４ｂとで構成されている。また、第一下地膜３４は、電極パッド１２の側面を覆い更に第一絶縁膜２２上に延設されて形成されている。   As shown in FIG. 5, among the plurality of semiconductor devices 1 stacked via the solder 43, rewiring is performed on the surface where the electrode pad 12 is exposed. By the way, when the semiconductor device 1 is mounted on the circuit board, thermal stress is generated between the two due to the difference in thermal expansion coefficient between the semiconductor substrate 10 and the circuit board. In order to relieve the thermal stress, a stress relieving layer 31 made of a resin material or the like is provided in a region where the electrode pad 12 is not formed. A first base film 34 is provided from the surface of the electrode pad 12 to the surface of the stress relaxation layer 31. The first base film 34 includes a barrier layer 34a formed with a thickness of about 100 nm and a seed layer 34b formed with a thickness of about 300 nm. The first base film 34 is formed so as to cover the side surface of the electrode pad 12 and further extend on the first insulating film 22.

また、第一下地膜３４を覆うように再配置配線層３５が設けられている。再配置配線層３５は、Ａｕ、Ｃｕなどからなり、数μｍの厚みで形成されている。応力緩和層３１の表面に延設された再配置配線層３５の端部上には、はんだバンプ３７が表面略球形状に設けられている。そして、はんだバンプ３７の表面を露出させるように、かつ半導体基板１０の能動面１０ａを覆うように、ソルダーレジスト３９が設けられている。更に、ソルダーレジスト３９上には、根元補強樹脂４１が塗布されている。   A rearrangement wiring layer 35 is provided so as to cover the first base film 34. The rearrangement wiring layer 35 is made of Au, Cu or the like and is formed with a thickness of several μm. On the end portion of the rearrangement wiring layer 35 extending on the surface of the stress relaxation layer 31, solder bumps 37 are provided in a substantially spherical shape on the surface. A solder resist 39 is provided so as to expose the surface of the solder bump 37 and cover the active surface 10 a of the semiconductor substrate 10. Further, a base reinforcing resin 41 is applied on the solder resist 39.

図４に戻り、半導体基板１０の能動面１０ａの略中央部には、略円形状の複数のはんだバンプ３７がマトリクス状に配列形成されている。各はんだバンプ３７は、再配置配線層３５により１個または複数個の電極パッド１２に接続されている。これにより、狭ピッチの電極パッド１２が中央部に引き出されて、広ピッチ化されることとなる。   Returning to FIG. 4, a plurality of substantially circular solder bumps 37 are arranged in a matrix at a substantially central portion of the active surface 10 a of the semiconductor substrate 10. Each solder bump 37 is connected to one or a plurality of electrode pads 12 by a rearrangement wiring layer 35. As a result, the electrode pads 12 with a narrow pitch are drawn out to the center and the pitch is increased.

本実施形態によれば、上述した半導体装置１の電極パッド１２に再配置配線を施したことにより、実装信頼性の高い半導体装置を提供することができる。また、第一下地膜３４および再配置配線層３５が電極パッド１２の側面を覆い更に第一絶縁膜２２上に延設されているため、貫通電極３０を形成する際に多少電極パッド１２からずれて形成されても第一下地膜３４および再配置配線層３５により補強されている領域が大きいため膜破れを防止することができる。   According to the present embodiment, a semiconductor device with high mounting reliability can be provided by performing the rearrangement wiring on the electrode pad 12 of the semiconductor device 1 described above. Further, since the first base film 34 and the rearrangement wiring layer 35 cover the side surface of the electrode pad 12 and further extend on the first insulating film 22, the first base film 34 and the rearrangement wiring layer 35 are slightly displaced from the electrode pad 12 when forming the through electrode 30. Even if formed, since the region reinforced by the first base film 34 and the rearrangement wiring layer 35 is large, film breakage can be prevented.

［半導体装置の製造方法］
次に、本実施形態における半導体装置の製造方法について図６〜図１１を用いて説明する。
図６〜図１１は、本実施形態に係る半導体装置の製造方法の工程図である。なお、半導体装置の製造には、Ｗ−ＣＳＰ技術を利用する。すなわち、半導体基板に対し一括して以下の各工程を行い、最後に個々の半導体装置に分離する。
なお、本実施形態においては、説明を簡単にするため、単純化して一つの半導体装置を形成する工程のみを示している。 [Method for Manufacturing Semiconductor Device]
Next, a method for manufacturing the semiconductor device according to the present embodiment will be described with reference to FIGS.
6 to 11 are process diagrams of the semiconductor device manufacturing method according to the present embodiment. Note that W-CSP technology is used for manufacturing the semiconductor device. That is, the following steps are collectively performed on the semiconductor substrate and finally separated into individual semiconductor devices.
In the present embodiment, only the process of forming a single semiconductor device in a simplified manner is shown for simplicity of explanation.

まず図６（ａ）では、半導体基板１０の能動面１０ａ上に略ベタ状に第一絶縁膜２２を形成する。この第一絶縁膜２２は、ＳｉＯ２などからなるもので、貫通電極３０と半導体基板１０との間の電流リークの発生、および酸素や水分などによる浸食などを防止するためのものである。 First, in FIG. 6A, the first insulating film 22 is formed in a substantially solid shape on the active surface 10 a of the semiconductor substrate 10. The first insulating film 22 is made of SiO 2 or the like, and is for preventing the occurrence of current leakage between the through electrode 30 and the semiconductor substrate 10 and the erosion due to oxygen or moisture.

図６（ｂ）では、第一絶縁膜２２上の所定位置に電極パッド１２を形成する。電極パッド１２は、例えばＡｌからなるものを用いており、厚さ８００ｎｍ程度に形成されている。   In FIG. 6B, the electrode pad 12 is formed at a predetermined position on the first insulating film 22. The electrode pad 12 is made of, for example, Al and has a thickness of about 800 nm.

次に図６（ｃ）に示すように、半導体基板１０の能動面１０ａに応力緩和層３１を形成する。ここで、電極パッド１２の表面が露出するように、応力緩和層３１を形成する。この応力緩和層３１の形成は、印刷法やフォトリソグラフィなどを用いて行うことが可能である。特に、応力緩和層３１の構成材料として感光性を有する樹脂材料を採用すれば、フォトリソグラフィを用いて簡単かつ正確に応力緩和層３１をパターニングすることができる。   Next, as shown in FIG. 6C, a stress relaxation layer 31 is formed on the active surface 10 a of the semiconductor substrate 10. Here, the stress relaxation layer 31 is formed so that the surface of the electrode pad 12 is exposed. The stress relaxation layer 31 can be formed using a printing method, photolithography, or the like. In particular, if a resin material having photosensitivity is employed as the constituent material of the stress relaxation layer 31, the stress relaxation layer 31 can be patterned easily and accurately using photolithography.

図６（ｄ）では、電極パッド１２および応力緩和層３１の表面を覆い、所定のパターンに配されるように、第一下地膜３４を形成する。また、第一下地膜３４は、電極パッド１２の側面を覆い、更に第一絶縁膜２２上にも延設されている。第一下地膜３４は、下層のバリア層３４ａと上層のシード層３４ｂとで構成されている。バリア層３４ａは、電極パッド１２を構成する材料の拡散を防止するためのものであり、ＴｉＷやＴｉＮ、ＴａＮなどにより厚さ１００ｎｍ程度に形成する。シード層３４ｂは、電極として機能するものであり、Ｃｕなどにより厚さ３００ｎｍ程度に形成する。これらは、スパッタ法、ＣＶＤ法、無電解メッキ法などで形成されることが多い。   In FIG. 6D, the first base film 34 is formed so as to cover the surfaces of the electrode pad 12 and the stress relaxation layer 31 and be arranged in a predetermined pattern. The first base film 34 covers the side surface of the electrode pad 12, and further extends on the first insulating film 22. The first base film 34 includes a lower barrier layer 34a and an upper seed layer 34b. The barrier layer 34a is for preventing diffusion of the material composing the electrode pad 12, and is formed with a thickness of about 100 nm by TiW, TiN, TaN or the like. The seed layer 34b functions as an electrode and is formed of Cu or the like to a thickness of about 300 nm. These are often formed by sputtering, CVD, electroless plating, or the like.

図６（ｅ）では、第一下地膜３４を覆うように、再配置配線層３５をメッキ処理により形成する。再配置配線層３５をメッキ処理により形成する際には、シード層３４ｂが電極となる。
図７（ｆ）では、半導体基板１０の能動面１０ａ全体にソルダーレジスト３９を設ける。また、再配置配線層３５の上方で、かつ応力緩和層３１上に、ソルダーレジスト３９の開口部４０を形成する。 In FIG. 6E, the rearrangement wiring layer 35 is formed by plating so as to cover the first base film 34. When the rearrangement wiring layer 35 is formed by plating, the seed layer 34b becomes an electrode.
In FIG. 7 (f), a solder resist 39 is provided on the entire active surface 10 a of the semiconductor substrate 10. Further, the opening 40 of the solder resist 39 is formed above the rearrangement wiring layer 35 and on the stress relaxation layer 31.

図７（ｇ）では、その開口部４０の内側における再配置配線層３５の表面にはんだバンプ３７を設ける。はんだバンプ３７は、ソルダーレジスト３９の表面から突出して設けられており、はんだバンプ３７の表面は略球形状に形成されている。また、はんだバンプ３７は、印刷法などによって形成されている。   In FIG. 7G, solder bumps 37 are provided on the surface of the rearrangement wiring layer 35 inside the opening 40. The solder bumps 37 are provided so as to protrude from the surface of the solder resist 39, and the surface of the solder bumps 37 is formed in a substantially spherical shape. The solder bumps 37 are formed by a printing method or the like.

図７（ｈ）では、ソルダーレジスト３９を覆い、はんだバンプ３７の表面が一部突出するように、根元補強樹脂４１を設ける。
図８（ｉ）では、根元補強樹脂４１まで形成された半導体装置１を上下逆さまにしてセットし、半導体基板１０の能動面１０ａ側に図示しない接着剤を介して支持部材を装着する。そして、半導体基板１０の裏面１０ｂ側から、例えばＣＭＰ（化学的機械的研磨）を行うことにより、半導体基板１０を１００μｍ程度の厚みまで研磨する。なお、半導体基板１０の研磨は図６（ａ）の工程の前後に実施してもよい。 In FIG. 7H, the base reinforcing resin 41 is provided so as to cover the solder resist 39 and to partially protrude the surface of the solder bump 37.
In FIG. 8I, the semiconductor device 1 formed up to the base reinforcing resin 41 is set upside down, and a support member is attached to the active surface 10a side of the semiconductor substrate 10 via an adhesive (not shown). Then, the semiconductor substrate 10 is polished to a thickness of about 100 μm by performing, for example, CMP (chemical mechanical polishing) from the back surface 10 b side of the semiconductor substrate 10. Note that the semiconductor substrate 10 may be polished before and after the step of FIG.

図８（ｊ）では、半導体基板１０を所定の厚みに形成した後、裏面１０ｂ側の半導体基板１０と第一絶縁膜２２との界面まで貫通孔Ｈ３を形成する。
その具体的な手順は、半導体基板１０の裏面１０ｂの全面にレジストなどを塗布して、貫通孔Ｈ３の形状をパターニングする。次に、パターニングされたレジストをマスクとして、半導体基板１０にドライエッチングを行う。なお、このようなドライエッチングとしては、ＲＩＥ（反応性イオンエッチング）などを採用することができる。その後、レジストを剥離すれば、半導体基板１０の裏面１０ｂ側に貫通孔Ｈ３を形成できる。 In FIG. 8J, after the semiconductor substrate 10 is formed to a predetermined thickness, the through hole H3 is formed up to the interface between the semiconductor substrate 10 on the back surface 10b side and the first insulating film 22.
Specifically, a resist or the like is applied to the entire back surface 10b of the semiconductor substrate 10 to pattern the shape of the through hole H3. Next, dry etching is performed on the semiconductor substrate 10 using the patterned resist as a mask. As such dry etching, RIE (reactive ion etching) or the like can be employed. Then, if the resist is peeled off, the through hole H3 can be formed on the back surface 10b side of the semiconductor substrate 10.

次に、図８（ｋ）では、貫通孔Ｈ３の底部に露出し、電極パッド１２上を覆っている第一絶縁膜２２を同じくドライエッチングにより除去する。
本実施形態では、第一絶縁膜２２を除去する際に、電極パッド１２の反対側（ドライエッチング方向下流側）には、第一下地膜３４および再配置配線層３５が既に形成されている。これにより、電極パッド１２が反対側から補強されている。つまり、導電膜が厚みをもって形成された状態で、薄膜の第一絶縁膜２２をエッチングすることができる。そのため、エッチングによる電極パッド１２の撓みを防止することが可能になり、電極パッド１２の膜破れを防止することができる。 Next, in FIG. 8K, the first insulating film 22 exposed at the bottom of the through hole H3 and covering the electrode pad 12 is similarly removed by dry etching.
In the present embodiment, when the first insulating film 22 is removed, the first base film 34 and the rearrangement wiring layer 35 are already formed on the opposite side of the electrode pad 12 (downstream in the dry etching direction). Thereby, the electrode pad 12 is reinforced from the opposite side. That is, the thin first insulating film 22 can be etched in a state where the conductive film is formed with a thickness. Therefore, it is possible to prevent bending of the electrode pad 12 due to etching, and it is possible to prevent film breakage of the electrode pad 12.

図９（ｌ）では、半導体基板１０の裏面１０ｂ上および貫通孔Ｈ３の側面および底面に第二絶縁膜２３を形成する。この第二絶縁膜２３を形成する方法としては、例えばＣＶＤ法などが採用できる。また、ＣＶＤ法に代えて、ゾルゲル法を用いてもよい。   In FIG. 9L, the second insulating film 23 is formed on the back surface 10b of the semiconductor substrate 10 and on the side surface and the bottom surface of the through hole H3. As a method for forming the second insulating film 23, for example, a CVD method or the like can be employed. Further, a sol-gel method may be used instead of the CVD method.

次に、図９（ｍ）では、貫通孔Ｈ３を覆うようにして半導体基板１０の裏面１０ｂ側にスピンコート法によりレジスト層３２を設け、そのレジスト層３２を加熱処理する。本実施形態で採用するレジスト材料は高粘度のものであるため、貫通孔Ｈ３を跨ぐようにレジスト層３２を形成することができる。   Next, in FIG. 9M, a resist layer 32 is provided by spin coating on the back surface 10b side of the semiconductor substrate 10 so as to cover the through hole H3, and the resist layer 32 is heat-treated. Since the resist material employed in this embodiment has a high viscosity, the resist layer 32 can be formed so as to straddle the through hole H3.

レジスト層３２の加熱処理方法としては、例えばホットプレートまたは温風循環式オーブンなどを用いて行うことができる。ホットプレートを使用した場合の条件は、例えば、１００℃で３〜５分程度の加熱処理を行っている。また、温風循環式オーブンの場合は、９０℃で３０分程度の加熱処理を行っている。   As a heat treatment method for the resist layer 32, for example, a hot plate or a hot-air circulating oven can be used. The conditions for using a hot plate are, for example, heat treatment at 100 ° C. for about 3 to 5 minutes. In the case of a warm air circulation oven, a heat treatment is performed at 90 ° C. for about 30 minutes.

図９（ｎ）では、レジスト層３２に対し加熱処理を行うと、貫通孔Ｈ３を覆うようにしてレジスト層３２が設けられているので、貫通孔Ｈ３内の気体が膨張し、貫通孔Ｈ３を覆うレジスト層３２は中央部が盛り上がったドーム形状となる。   In FIG. 9 (n), when the heat treatment is performed on the resist layer 32, the resist layer 32 is provided so as to cover the through hole H3. Therefore, the gas in the through hole H3 expands, and the through hole H3 is The covering resist layer 32 has a dome shape with a raised central portion.

図１０（ｏ）に示すように、貫通孔Ｈ３を覆うドーム形状のレジスト層３２に対してフォトリソグラフィにより開口部ＳＨのパターニングを行う。本実施形態において、開口部ＳＨの径は、貫通孔Ｈ３の開口径の８０％程度とする。なお、貫通孔Ｈ３上を覆うドーム形状のレジスト層３２に対し、エッチングすることにより開口部ＳＨを形成してもよい。   As shown in FIG. 10 (o), the opening SH is patterned by photolithography on the dome-shaped resist layer 32 covering the through hole H3. In the present embodiment, the diameter of the opening SH is about 80% of the opening diameter of the through hole H3. The opening SH may be formed by etching the dome-shaped resist layer 32 covering the through hole H3.

ここで、上述したようにレジスト層３２に形成されている開口部ＳＨは貫通孔Ｈ３の開口径よりも小さくなっているので、レジスト層３２は平面視した状態で貫通孔Ｈ３の側面を庇状に遮った状態となる。
レジスト層３２に開口部ＳＨを形成した後、開口部ＳＨが形成されたレジスト層３２をマスクとして用いて、貫通孔Ｈ３の底面に露出し、電極パッド１２上を覆っている第二絶縁膜２３をドライエッチングにより除去する。 Here, since the opening SH formed in the resist layer 32 is smaller than the opening diameter of the through hole H3 as described above, the side surface of the through hole H3 has a bowl shape in a state in which the resist layer 32 is seen in a plan view. It will be in a state where it is blocked.
After the opening SH is formed in the resist layer 32, the second insulating film 23 exposed on the bottom surface of the through hole H3 and covering the electrode pad 12 is used using the resist layer 32 in which the opening SH is formed as a mask. Are removed by dry etching.

図１０（ｐ）に示すように、第二絶縁膜２３をエッチングにより除去した後、レジスト層３２を剥離する。
第二絶縁膜２３をドライエッチングにより除去する際に、レジスト層３２により貫通孔Ｈ３の側面の第二絶縁膜２３がエッチングされるのを確実に防止することができる。このようにして、貫通孔Ｈ３の底面に形成されていた第二絶縁膜２３のみを選択的に除去すると、電極パッド１２の表面が貫通孔Ｈ３に露出する。 As shown in FIG. 10 (p), after the second insulating film 23 is removed by etching, the resist layer 32 is peeled off.
When the second insulating film 23 is removed by dry etching, the resist layer 32 can reliably prevent the second insulating film 23 on the side surface of the through hole H3 from being etched. In this way, when only the second insulating film 23 formed on the bottom surface of the through hole H3 is selectively removed, the surface of the electrode pad 12 is exposed to the through hole H3.

本実施形態では、第二絶縁膜２３を除去する際に、電極パッド１２の反対側（ドライエッチング方向下流側）には、第一下地膜３４および再配置配線層３５が既に形成されている。これにより、電極パッド１２が反対側から補強されている。つまり、導電膜が厚みをもって形成された状態で、薄膜の第二絶縁膜２３をエッチングすることができる。そのため、エッチングによる電極パッド１２の撓みを防止することが可能になり、電極パッド１２の膜破れを防止することができる。   In the present embodiment, when the second insulating film 23 is removed, the first base film 34 and the rearrangement wiring layer 35 are already formed on the opposite side (downstream in the dry etching direction) of the electrode pad 12. Thereby, the electrode pad 12 is reinforced from the opposite side. That is, the thin second insulating film 23 can be etched in a state where the conductive film is formed with a thickness. Therefore, it is possible to prevent bending of the electrode pad 12 due to etching, and it is possible to prevent film breakage of the electrode pad 12.

図１０（ｑ）では、露出した電極パッド１２の表面と、残された第二絶縁膜２３の表面に、第二下地膜２４を形成する。この第二下地膜２４は、第二絶縁膜２３および電極パッド１２の表面に形成されたバリア層２４ａと、バリア層２４ａの表面に形成されたシード層２４ｂとによって構成されている。第二下地膜２４はスパッタにより形成される。バリア層２４ａは、貫通電極３０の構成材料が半導体基板１０に拡散するのを防止するものであり、ＴｉＷやＴｉＮ、ＴａＮなどからなる。一方、シード層２４ｂは、貫通電極３０をメッキ処理によって形成する際の電極になるものであり、Ｃｕ、Ａｕ、Ａｇなどからなる。   In FIG. 10 (q), the second base film 24 is formed on the exposed surface of the electrode pad 12 and the remaining surface of the second insulating film 23. The second base film 24 includes a barrier layer 24a formed on the surface of the second insulating film 23 and the electrode pad 12, and a seed layer 24b formed on the surface of the barrier layer 24a. The second base film 24 is formed by sputtering. The barrier layer 24a prevents the constituent material of the through electrode 30 from diffusing into the semiconductor substrate 10, and is made of TiW, TiN, TaN, or the like. On the other hand, the seed layer 24b serves as an electrode when the through electrode 30 is formed by plating, and is made of Cu, Au, Ag, or the like.

図１１（ｒ）では、貫通孔Ｈ３内にメッキ処理により導電材料を埋め込むことで貫通電極３０を形成する。このとき、半導体装置１を積層して用いる際に、隣接する半導体装置１の電極パッド１２との接続部として用いられるランド部３０ａを形成する。ランド部３０ａは、貫通孔Ｈ３の径より大きく形成されており、高さも２０μｍ程度確保されている。また、貫通電極３０を構成する導電材料としては、例えばＣｕ（銅）やＷ（タングステン）などの電気抵抗の低いものを好適に採用できる。
更に、ランド部３０ａ上にははんだ４３を形成する。はんだ４３の厚さは、２０μｍ程度で形成されている。そして、ランド部３０ａから露出しているバリア層２４ａ、シード層２４ｂを除去する。 In FIG. 11 (r), the through electrode 30 is formed by embedding a conductive material in the through hole H3 by plating. At this time, when the semiconductor device 1 is stacked and used, a land portion 30a used as a connection portion with the electrode pad 12 of the adjacent semiconductor device 1 is formed. The land portion 30a is formed to be larger than the diameter of the through hole H3, and a height of about 20 μm is secured. Moreover, as a conductive material which comprises the penetration electrode 30, what has low electrical resistance, such as Cu (copper) and W (tungsten), for example can be employ | adopted suitably.
Further, solder 43 is formed on the land portion 30a. The thickness of the solder 43 is about 20 μm. Then, the barrier layer 24a and the seed layer 24b exposed from the land portion 30a are removed.

このようにして半導体基板１０に貫通電極３０を形成した後、ダイシング装置によってシリコンウエハを半導体装置１ごとにダイシング（切断）し、個片化した後、各半導体装置１として使用する。   After the through electrode 30 is formed on the semiconductor substrate 10 in this way, the silicon wafer is diced (cut) for each semiconductor device 1 by a dicing device and separated into individual pieces, and then used as each semiconductor device 1.

したがって、本実施形態によれば、第一絶縁膜２２および第二絶縁膜２３をエッチングにより除去する際に、電極パッド１２のエッチング方向下流側には、第一下地膜３４および再配置配線層３５が既に形成されているため、導電膜が電極パッド１２だけでなく、第一下地膜３４および再配置配線層３５により形成され、導電膜の厚みを増すことができる。結果として、エッチングで第一絶縁膜２２および第二絶縁膜２３を除去する際に、導電膜を誤って全て除去することがなくなる。   Therefore, according to the present embodiment, when the first insulating film 22 and the second insulating film 23 are removed by etching, the first base film 34 and the rearrangement wiring layer 35 are disposed downstream of the electrode pad 12 in the etching direction. Is already formed, the conductive film is formed not only by the electrode pad 12 but also by the first base film 34 and the rearrangement wiring layer 35, and the thickness of the conductive film can be increased. As a result, when the first insulating film 22 and the second insulating film 23 are removed by etching, the conductive film is not removed by mistake.

つまり、仮に電極パッド１２に貫通孔が形成された場合でも、厚肉の再配置配線層３５を貫通する可能性は極めて少ない。この場合、その貫通孔に埋め込まれた貫通電極は、再配置配線層３５を介して電極パッド１２の残部と導通することができる。
また、第一下地膜３４を電極パッド１２の側面を覆い、更に第一絶縁膜２２上に延設するように形成したため、貫通電極を形成する際に多少電極パッド１２からずれでも第一下地膜３４および再配置配線層３５により補強されている領域が大きいため、膜破れを防止することができる。
したがって、電極パッド１２と貫通電極３０とは確実に導電接続され、半導体装置１の実装信頼性を向上することができる。
また、本実施形態によれば、貫通電極３０を形成する際に、半導体基板１０の裏面１０ｂに電極を同時に形成することができ、裏面にも配線をすることが可能になるという効果もある。 That is, even if a through hole is formed in the electrode pad 12, the possibility of penetrating the thick rearrangement wiring layer 35 is very low. In this case, the through electrode embedded in the through hole can be electrically connected to the rest of the electrode pad 12 through the rearrangement wiring layer 35.
Further, since the first base film 34 is formed so as to cover the side surface of the electrode pad 12 and further extend on the first insulating film 22, the first base film may be slightly displaced from the electrode pad 12 when forming the through electrode. Since the area reinforced by the redistribution wiring layer 35 and the relocation wiring layer 35 is large, film breakage can be prevented.
Therefore, the electrode pad 12 and the through electrode 30 are reliably conductively connected, and the mounting reliability of the semiconductor device 1 can be improved.
Further, according to the present embodiment, when the through electrode 30 is formed, it is possible to simultaneously form the electrode on the back surface 10b of the semiconductor substrate 10, and there is also an effect that wiring can be performed on the back surface.

［回路基板］
図１２は、回路基板の斜視図である。
図１２に示すように、半導体基板１０を図示しないはんだを介して積層形成された半導体装置１が、回路基板１０００に実装されている。具体的には、半導体装置１における最下層の半導体基板１０に形成された図示しないはんだバンプが、回路基板１０００の表面に形成された電極パッドに対して、リフローやＦＣＢ（Ｆｌｉｐ Ｃｈｉｐ Ｂｏｎｄｉｎｇ）などを行うことにより実装されている。なお、回路基板１０００との間に異方性導電性フィルムなどを挟み込んで、半導体装置１を実装してもよい。
本実施形態によれば、実装信頼性の高い回路基板を提供することができる。 [Circuit board]
FIG. 12 is a perspective view of the circuit board.
As shown in FIG. 12, the semiconductor device 1 in which the semiconductor substrate 10 is laminated and formed via solder (not shown) is mounted on the circuit board 1000. Specifically, solder bumps (not shown) formed on the lowermost semiconductor substrate 10 in the semiconductor device 1 perform reflow, FCB (Flip Chip Bonding), etc. on the electrode pads formed on the surface of the circuit board 1000. Implemented by doing. Note that the semiconductor device 1 may be mounted with an anisotropic conductive film or the like sandwiched between the circuit board 1000.
According to this embodiment, a circuit board with high mounting reliability can be provided.

［電子機器］
次に、上述した半導体装置１を備えた電子機器の例について、図１３を用いて説明する。図１３は、携帯電話の斜視図である。上述した半導体装置１は、携帯電話３００の筐体内部に配置されている。
本実施形態によれば、導通性能が向上した実装信頼性の高い電子機器を提供することができる。 [Electronics]
Next, an example of an electronic device including the semiconductor device 1 described above will be described with reference to FIG. FIG. 13 is a perspective view of a mobile phone. The semiconductor device 1 described above is disposed inside the housing of the mobile phone 300.
According to this embodiment, it is possible to provide an electronic device with improved mounting performance and high mounting reliability.

なお、上述した半導体装置１は、携帯電話以外にも種々の電子機器に適用することができる。例えば、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータおよびエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置などの電子機器に適用することが可能である。   Note that the semiconductor device 1 described above can be applied to various electronic devices other than a mobile phone. For example, liquid crystal projectors, multimedia-compatible personal computers and engineering workstations (EWS), pagers, word processors, televisions, viewfinder type or monitor direct view type video tape recorders, electronic notebooks, electronic desk calculators, car navigation systems, POS The present invention can be applied to electronic devices such as terminals and devices provided with touch panels.

尚、本発明の技術範囲は上述した実施形態に限られるものではなく、本発明の趣旨を逸脱しない範囲において、上述した実施形態に種々の変更を加えたものを含む。すなわち、実施形態で挙げた具体的な材料や層構成などはほんの一例に過ぎず、適宜変更が可能である。   The technical scope of the present invention is not limited to the above-described embodiment, and includes various modifications made to the above-described embodiment without departing from the spirit of the present invention. In other words, the specific materials and layer configurations described in the embodiments are merely examples, and can be changed as appropriate.

本発明の実施形態における半導体装置の概略構成を示す図である。It is a figure which shows schematic structure of the semiconductor device in embodiment of this invention. 同実施形態における半導体装置を積層した場合の概略構成を示す図である。It is a figure which shows schematic structure at the time of laminating | stacking the semiconductor device in the same embodiment. 同実施形態における半導体基板と電極パッドとの位置関係を示す図である。It is a figure which shows the positional relationship of the semiconductor substrate and electrode pad in the embodiment. 同実施形態における半導体装置に再配線をした場合の構成を示す図である。It is a figure which shows the structure at the time of rewiring to the semiconductor device in the embodiment. 同実施形態における再配線をした場合の半導体基板の構成を示す図である。It is a figure which shows the structure of the semiconductor substrate at the time of rewiring in the same embodiment. 本発明の実施形態における半導体装置の製造工程を説明する図である。It is a figure explaining the manufacturing process of the semiconductor device in embodiment of this invention. 図６の半導体装置の製造工程の続きを説明する図である。FIG. 7 is a diagram illustrating a continuation of the manufacturing process of the semiconductor device of FIG. 6. 図７の半導体装置の製造工程の続きを説明する図である。FIG. 8 is a diagram illustrating a continuation of the manufacturing process of the semiconductor device of FIG. 7. 図８の半導体装置の製造工程の続きを説明する図である。FIG. 9 is a diagram illustrating a continuation of the manufacturing process of the semiconductor device of FIG. 8. 図９の半導体装置の製造工程の続きを説明する図である。FIG. 10 is a diagram illustrating a continuation of the manufacturing process of the semiconductor device of FIG. 9. 図１０の半導体装置の製造工程の続きを説明する図である。FIG. 11 is a diagram illustrating a continuation of the manufacturing process of the semiconductor device of FIG. 10. 本発明の実施形態における回路基板の斜視図である。It is a perspective view of a circuit board in an embodiment of the present invention. 同実施形態における電子機器の一例である携帯電話機の斜視図である。It is a perspective view of the mobile telephone which is an example of the electronic device in the embodiment.

符号の説明Explanation of symbols

１…半導体装置 １０…半導体基板（基板） １０ａ…能動面 １０ｂ…裏面 １２…電極パッド ２２…第一絶縁膜 ３０…貫通電極 ３１…応力緩和層 ３５…再配置配線層（配線層） ３７…バンプ ３００…携帯電話機（電子機器） １０００…回路基板 Ｈ３…貫通孔   DESCRIPTION OF SYMBOLS 1 ... Semiconductor device 10 ... Semiconductor substrate (board | substrate) 10a ... Active surface 10b ... Back surface 12 ... Electrode pad 22 ... First insulating film 30 ... Through electrode 31 ... Stress relaxation layer 35 ... Rearrangement wiring layer (wiring layer) 37 ... Bump 300 ... Mobile phone (electronic device) 1000 ... Circuit board H3 ... Through hole

Claims (5)

基板の能動面上に設けられた第一絶縁膜と、
該第一絶縁膜上に設けられた電極パッドと、
前記第一絶縁膜上であって、前記電極パッドが設けられていない領域に設けられた応力緩和層と、
前記電極パッド上から前記応力緩和層上にかけて延設されている配線層と、
前記基板の能動面側に対して反対側である前記基板の裏面側から前記電極パッドに達し、前記基板と前記第一絶縁膜とを貫通する貫通孔と、
前記貫通孔を塞がないように前記貫通孔の側面と前記基板の裏面上とに設けられた第二絶縁膜と、
該第二絶縁膜で囲まれた前記貫通孔の内部に導電材料を埋め込んだ貫通電極と、を備え、
前記基板の裏面から突出した前記貫通電極の端面が、前記貫通孔の開口面を含んでより大きく設けられ、
前記電極パッドに接している前記配線層の接触面が、前記電極パッド上面を含んでより大きく設けられている、ことを特徴とする半導体装置。 A first insulating film provided on the active surface of the substrate;
An electrode pad provided on the first insulating film;
A previous SL on the first insulating film, a stress relaxation layer in which the electrode pads are provided in a region not provided,
A wiring layer that is extended toward said stress relieving layer from the previous SL on the electrode pads,
A through hole penetrations and said reach the electrode pad, said substrate and said first insulating film from the back side of the substrate which is opposite to the active surface side of the substrate,
A second insulating film provided on the on the back surface of the substrate and a side surface of the through hole of the through hole so as not to block,
A through electrode embedded with a conductive material inside the through hole surrounded by the second insulating film ,
The end face of the through electrode protruding from the rear surface of the front Stories substrate is provided larger comprise open surface of the through hole,
The semiconductor device according to claim 1, wherein a contact surface of the wiring layer in contact with the electrode pad is provided larger including an upper surface of the electrode pad. 基板の能動面上に設けられた第一絶縁膜と、該第一絶縁膜上に設けられた電極パッドとを有する半導体装置に、
前記第一絶縁膜上であって、前記電極パッドが設けられていない領域に応力緩和層を形成し、
前記電極パッド上から前記応力緩和層上にかけて配線層を延設した後、
前記基板の能動面側に対して反対側である前記基板の裏面側から前記電極パッドに達し、前記基板と前記第一絶縁膜とを貫通する貫通孔を形成し、
前記貫通孔を塞がないように前記貫通孔の側面と前記基板の裏面上とに第二絶縁膜を形成し、
該第二絶縁膜で囲まれた前記貫通孔の内部に導電材料を埋め込んだ貫通電極を形成し、
前記貫通電極は、前記基板の裏面から突出し前記貫通電極の端面が、前記貫通孔の開口面を含んでより大きく形成することを特徴とする半導体装置の製造方法。 In a semiconductor device having a first insulating film provided on an active surface of a substrate and an electrode pad provided on the first insulating film,
A previous SL on the first insulating film, forming a stress relaxation layer in the region where the electrode pad is not provided,
After extending a wiring layer toward said stress relieving layer from the previous SL on the electrode pads,
Reaching from the back surface side of the substrate which is opposite to the electrode pad with respect to the active surface of the substrate, a through hole is formed to penetrations and said substrate and said first insulating film,
Wherein the second insulating film is formed on the side surface of the through-hole so as not to block the through-hole and a on the back surface of the substrate,
Forming a through electrode embedded with a conductive material in the through hole surrounded by the second insulating film;
The through electrode, a method of manufacturing a semiconductor device in which the end face of the projecting the through electrode from the backside of the substrate, and forming listen Redirecting a I include open surface of the through hole. 前記配線層は、メッキ処理によって形成することを特徴とする請求項２に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 2 , wherein the wiring layer is formed by plating. 請求項１に記載の半導体装置が実装されていることを特徴とする回路基板。   A circuit board on which the semiconductor device according to claim 1 is mounted. 請求項１に記載の半導体装置を備えたことを特徴とする電子機器。 An electronic apparatus comprising the semiconductor device according to claim 1.
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