JP5103717B2 - Electro-optical device and electronic apparatus including the same - Google Patents

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Description

本発明は、例えば液晶装置等の電気光学装置、及び該電気光学装置を備えた、例えば液晶プロジェクタ等の電子機器の技術分野に関する。   The present invention relates to a technical field of an electro-optical device such as a liquid crystal device, and an electronic apparatus such as a liquid crystal projector including the electro-optical device.

この種の電気光学装置は、一般に、外部回路から外部回路接続端子を介して供給される画像信号に基づいて駆動される。例えば、液晶装置において、画像信号は、基板上の画像表示領域に配線された複数のデータ線にサンプリングスイッチを介して供給される。これにより、複数のデータ線は、順次駆動される。より具体的には、画像信号線は、外部回路接続端子からサンプリングスイッチを含む画像信号供給部に至るまで、基板上で配線され、更に画像信号供給部内において画像表示領域の左右方向に沿って配線される。画像信号線は、画像表示領域の左右方向に並んだサンプリングスイッチに接続されており、画像信号は、このようなサンプリングスイッチを介して、例えば左から右へ順次にデータ線に供給される。   This type of electro-optical device is generally driven based on an image signal supplied from an external circuit via an external circuit connection terminal. For example, in a liquid crystal device, an image signal is supplied via a sampling switch to a plurality of data lines wired in an image display area on a substrate. As a result, the plurality of data lines are sequentially driven. More specifically, the image signal line is wired on the substrate from the external circuit connection terminal to the image signal supply unit including the sampling switch, and further wired along the left and right direction of the image display area in the image signal supply unit. Is done. The image signal lines are connected to sampling switches arranged in the left-right direction of the image display area, and the image signals are sequentially supplied to the data lines, for example, from left to right through such sampling switches.

このような画像信号線については、例えば特許文献1では、画像信号が複数系列に相展開された場合における、複数の画像信号線間の時定数をほぼ均一にすることにより、画像表示むらを抑制する技術が、本願出願人により開示されている。   For such image signal lines, for example, in Patent Document 1, when the image signals are phase-expanded into a plurality of series, the time constant between the plurality of image signal lines is made substantially uniform, thereby suppressing image display unevenness. Techniques to do this are disclosed by the present applicant.

特許第3402112号公報Japanese Patent No. 3402112

しかしながら、上述の如く、画像信号が、画像表示領域の左右方向に沿って配線された画像信号線を介してデータ線に供給される場合には、画像信号線の有する抵抗によって画面表示領域の左右での表示性能に差が生じてしまうという技術的問題点がある。   However, as described above, when the image signal is supplied to the data line via the image signal line wired along the left-right direction of the image display area, the left and right sides of the screen display area are caused by the resistance of the image signal line. There is a technical problem in that there is a difference in display performance.

本発明は、例えば上述した問題点に鑑みなされたものであり、画像信号線を低抵抗化して、高品位な画像表示を行うことが可能な電気光学装置を提供することを課題とする。   SUMMARY An advantage of some aspects of the invention is that it provides an electro-optical device capable of displaying an image with high quality by reducing the resistance of an image signal line.

本発明の電気光学装置は、上記課題を解決するために、データ線と、前記データ線に電気的に接続されたトランジスタと、前記トランジスタに対応して設けられた画素電極と、一方の電極が容量線に電気的に接続されるとともに他方の電極が画素電極に電気的に接続された蓄積容量と、前記データ線に画像信号を供給するための画像信号線と、前記画像信号線に電気的に接続された外部回路接続端子と、を備え、前記容量線は、前記データ線が設けられた層と、前記画素電極が設けられた層の間に設けられており、前記画像信号線は、前記データ線を構成する導電膜と同一膜から形成される第1部分配線と、前記容量線を構成する導電膜と同一膜から形成される第2部分配線を有するとともに、前記第1部分配線と前記第2部分配線との間の絶縁膜に設けられた第1コンタクトホールを介して接続されており、前記第2部分配線は、前記外部回路接続端子から延設される。 In order to solve the above problems, an electro-optical device of the present invention includes a data line, a transistor electrically connected to the data line, a pixel electrode provided corresponding to the transistor, and one electrode A storage capacitor electrically connected to the capacitor line and the other electrode electrically connected to the pixel electrode, an image signal line for supplying an image signal to the data line, and an electric signal to the image signal line The capacitor line is provided between the layer provided with the data line and the layer provided with the pixel electrode, and the image signal line comprises: A first partial wiring formed from the same film as the conductive film constituting the data line; a second partial wiring formed from the same film as the conductive film constituting the capacitor line; and the first partial wiring; Between the second partial wiring Via a first contact hole formed in the edge layer are connected, the second partial wiring is extended from the external circuit connection terminals.

本発明の電気光学装置によれば、その駆動時には、外部回路から画像信号が、例えば外部回路接続端子を介して画像信号線に供給され、更に、例えばデータ線に対応して配列された分岐配線から、例えばサンプリング回路へと供給される。尚、画像信号は、例えば、駆動周波数の上昇を抑えつつ高精細な画像表示を実現すべく、外部回路によって、シリアルな画像信号が、3相、6相、12相、24相、・・・など、複数のパラレルな画像信号に変換されることによって生成されてもよい。この場合には、3本、6本、12本、24本、・・・など、複数の画像信号線が、例えば並んで配線されてもよい。   According to the electro-optical device of the present invention, at the time of driving, an image signal is supplied from an external circuit to an image signal line via, for example, an external circuit connection terminal, and further, for example, branch wiring arranged corresponding to the data line Is supplied to, for example, a sampling circuit. For example, in order to realize high-definition image display while suppressing an increase in drive frequency, the image signal is converted into a serial image signal by an external circuit such as 3-phase, 6-phase, 12-phase, 24-phase,. Or may be generated by being converted into a plurality of parallel image signals. In this case, a plurality of image signal lines such as 3, 6, 12, 24,... May be wired side by side, for example.

このような画像信号の供給と並行して、例えばデータ線駆動回路によって、データ線に対応するサンプリングスイッチ毎に、サンプリング信号が順次供給される。すると、例えばサンプリング回路によって、複数のデータ線には、サンプリング信号に応じてデータ線毎に画像信号が順次供給される。尚、サンプリングスイッチは、例えば、片チャネル型のTFTにより夫々構成され、ソースが分岐配線に電気的に接続され、ドレインがデータ線に接続され、ゲートにサンプリング信号が供給されることでオン状態とされる。   In parallel with the supply of the image signal, the sampling signal is sequentially supplied to each sampling switch corresponding to the data line, for example, by the data line driving circuit. Then, for example, an image signal is sequentially supplied to the plurality of data lines for each data line according to the sampling signal by the sampling circuit. The sampling switch is configured by, for example, a single-channel TFT, and the source is electrically connected to the branch wiring, the drain is connected to the data line, and the sampling signal is supplied to the gate so that the sampling switch is turned on. Is done.

このようにデータ線が駆動されると、画素アレイ領域に設けられた各画素部では、例えば、走査線駆動回路から走査線を介して供給される走査信号に応じて、スイッチング動作を行う画素スイッチング素子を介して、データ線より画像信号が表示素子に供給される。   When the data line is driven in this manner, each pixel unit provided in the pixel array region performs pixel switching, for example, according to a scanning signal supplied from the scanning line driving circuit via the scanning line. An image signal is supplied to the display element from the data line through the element.

以上の結果、例えば表示素子である液晶素子は、画像信号に基づいて、アクティブマトリクス駆動方式による画像表示を行うことが可能となる。   As a result, for example, a liquid crystal element as a display element can perform image display by an active matrix driving method based on an image signal.

本発明では特に、画像信号線は、層間絶縁膜を介して相異なる層に位置する複数の導電膜から夫々形成されており、互いに電気的に接続された複数の部分配線を有する。よって、画像信号線を一の導電膜から形成する場合と比較して、抵抗(即ち、配線の電気抵抗或いは配線抵抗)が低い。従って、本発明に如く画像信号線が、画素アレイ領域の一辺に沿った方向、例えば画素アレイ領域における左右方向に沿って配線されている部分を含んでも、画像表示性能の左右差を殆ど或いは実践上完全に無くすことができる。言い換えれば、画像信号線における画素アレイ領域の左側に対応するに位置と右側に対応する位置とでは時定数が異なることに起因して画像信号のなまる程度或いは画像信号の供給されるタイミングが相異するために画像表示の濃淡が左右によって異なる等の左右差が発生することを、本発明に係る複数の部分配線を有する等の構成によって低減或いは防止することができる。尚、このような効果は、外部回路端子の配列や他の配線からの制約によって、画像信号線を左右の一方の側からしか引き回すことができない場合に特に有効である。   In the present invention, in particular, the image signal line is formed from a plurality of conductive films located in different layers via an interlayer insulating film, and has a plurality of partial wirings electrically connected to each other. Therefore, the resistance (that is, the electrical resistance of the wiring or the wiring resistance) is lower than that in the case where the image signal line is formed from one conductive film. Therefore, even if the image signal line includes a portion in which the image signal line is wired along one side of the pixel array region, for example, the left-right direction in the pixel array region as in the present invention, the left-right difference in image display performance is almost or practically practiced. The top can be completely eliminated. In other words, the degree to which the image signal is rounded or the timing at which the image signal is supplied depends on the difference in time constant between the position corresponding to the left side of the pixel array area in the image signal line and the position corresponding to the right side. It is possible to reduce or prevent the occurrence of a difference in right and left, such as the difference in density of image display depending on the left and right, due to the difference, by the configuration having a plurality of partial wirings according to the present invention. Such an effect is particularly effective when the image signal lines can be routed only from one of the left and right sides due to the arrangement of the external circuit terminals and restrictions from other wirings.

更に、複数の部分配線は相異なる層に位置する複数の導電膜から夫々形成されるので、基板上で平面的に見て互いに重なるように配線することができる。よって、複数の部分配線を配線する設計自由度が高い。従って、例えば、複数の部分配線を、基板上で平面的に見て、互いに殆ど或いは完全に重なるように配線することにより、画像信号線の配線に必要な基板上の面積を殆ど或いは全く増加させることなく、言い換えれば、基板サイズを大きくすることなく、画像信号線の低抵抗化を図ることができる。   Further, since the plurality of partial wirings are respectively formed from a plurality of conductive films located in different layers, they can be wired so as to overlap each other when viewed in plan on the substrate. Therefore, the degree of freedom in design for wiring a plurality of partial wirings is high. Therefore, for example, by arranging a plurality of partial wirings so as to overlap each other almost or completely when viewed in plan on the substrate, the area on the substrate necessary for wiring of the image signal lines is increased almost or not at all. In other words, in other words, the resistance of the image signal line can be reduced without increasing the substrate size.

以上説明したように、本発明の電気光学装置によれば、画像信号線の配線に必要な基板上の面積を増加させることなく、画像信号線の低抵抗化を図ることができ、最終的には、高品位な画像表示が可能となる。
本発明の電気光学装置の一態様では、前記画像信号線から分岐する分岐配線と、前記分岐配線と前記データ線との間に接続されたサンプリングスイッチと、データ線駆動回路からサンプリング回路駆動信号を前記サンプリングスイッチのゲートに供給するサンプリング回路駆動信号線と、をさらに備え、前記分岐配線は、前記第1部分配線及び前記第2部分配線の下層側に位置する導電膜で形成される。
本発明の電気光学装置の他の態様では、前記一方の電極は、前記データ線が設けられた層の下層側に位置する導電膜で形成され、前記分岐配線は、前記一方の電極と同一膜で形成される。
As described above, according to the electro-optical device of the present invention, the resistance of the image signal line can be reduced without increasing the area on the substrate necessary for the wiring of the image signal line. Enables high-quality image display.
In one aspect of the electro-optical device of the present invention, a branch wiring branching from the image signal line, a sampling switch connected between the branch wiring and the data line, and a sampling circuit drive signal from the data line drive circuit A sampling circuit drive signal line to be supplied to the gate of the sampling switch, and the branch wiring is formed of a conductive film located on a lower layer side of the first partial wiring and the second partial wiring.
In another aspect of the electro-optical device of the present invention, the one electrode is formed of a conductive film located on a lower layer side of the layer provided with the data line, and the branch wiring is the same film as the one electrode Formed with.

本発明の電気光学装置の他の態様では、前記第1部分配線は、前記基板上で平面的に見て、前記外部回路接続端子の位置する領域において開孔されたコンタクトホールを介して前記外部回路接続端子と夫々電気的に接続される。
In another aspect of the electro-optical device according to the aspect of the invention, the first partial wiring may be formed through the contact hole that is opened in a region where the external circuit connection terminal is located when viewed in plan on the substrate. Each is electrically connected to a circuit connection terminal .

この場合には、基板上で平面的に見て、外部回路接続端子の位置する領域においても、外部回路接続端子とは異なる導電膜から形成された部分配線を形成することができる。よって、外部回路接続端子の位置する領域を有効に利用することにより、部分配線の抵抗を低くすることができる。従って、画像信号線の抵抗を低くすることができ、高品位な画像表示が可能となる。   In this case, it is possible to form a partial wiring formed of a conductive film different from the external circuit connection terminal even in a region where the external circuit connection terminal is located in plan view on the substrate. Therefore, the resistance of the partial wiring can be lowered by effectively using the region where the external circuit connection terminal is located. Therefore, the resistance of the image signal line can be lowered, and high-quality image display can be performed.

本発明の電気光学装置の他の態様では、前記第1部分配線と前記第2部分配線は、基板上で平面的に見て少なくとも部分的に互いに重なる部分を含み、前記互いに重なる部分において少なくとも一つのコンタクトホールを介して互いに電気的に接続される。
In another aspect of the electro-optical device according to the aspect of the invention, the first partial wiring and the second partial wiring include a portion at least partially overlapping each other when viewed in plan on the substrate, and at least one of the overlapping portions is at least one. They are electrically connected to each other through two contact holes.

この態様によれば、複数の部分配線が、互いに重なる部分において少なくとも一つのコンタクトホールを介して互いに電気的に接続される。よって、例えば、複数の部分配線を複数のコンタクトホールを介して互いに電気的に接続することにより、複数の部分配線の相互間の電気的な接続を確実にし、画像信号線の低抵抗化を一層確実に図ることができる。   According to this aspect, the plurality of partial wirings are electrically connected to each other via at least one contact hole in the overlapping portion. Therefore, for example, by electrically connecting a plurality of partial wirings to each other through a plurality of contact holes, electrical connection between the plurality of partial wirings can be ensured, and the resistance of the image signal lines can be further reduced. It can be done reliably.

本発明の電気光学装置の他の態様では、前記第1部分配線と前記第2部分配線は、基板上で平面的に見て、各々の配線幅が互いに揃うように、且つ、互いに重なるように形成される。 In another aspect of the electro-optical device according to the aspect of the invention, the first partial wiring and the second partial wiring may be arranged so that the respective wiring widths are aligned with each other and overlap each other when viewed in plan on the substrate. It is formed.

この態様によれば、複数の部分配線は、基板上で平面的に見て、各々の配線幅が互いに揃うように形成される。即ち、複数の部分配線の配線幅は、殆ど又は実践的な意味で完全に一致することになる。更に、複数の部分配線は、互いに重なるように形成される。即ち、複数の部分配線は、基板上で平面的に見て、互いに殆ど又は実践的な意味で完全に重なることになる。よって、複数の部分配線を、一の部分配線を配線するのに必要な基板上の面積と殆ど同じ面積の基板上の領域に配線することができる。従って、配線に必要な基板上の面積を増加させることなく、言い換えれば、基板サイズを大きくすることなく、更に、設計における平面レイアウトについても殆ど変更を加えることなく、画像信号線の抵抗を低くすることができる。   According to this aspect, the plurality of partial wirings are formed so that the respective wiring widths are aligned with each other when viewed in plan on the substrate. That is, the wiring widths of the plurality of partial wirings are almost the same in a practical or practical sense. Further, the plurality of partial wirings are formed so as to overlap each other. That is, the plurality of partial wirings overlap with each other almost or in a practical sense when viewed in plan on the substrate. Therefore, a plurality of partial wirings can be wired to a region on the substrate having almost the same area as the area necessary for wiring one partial wiring. Accordingly, the resistance of the image signal line is reduced without increasing the area on the substrate necessary for wiring, in other words, without increasing the substrate size, and with little change in the planar layout in the design. be able to.

本発明の電気光学装置の他の態様では、前記複数の画素部は夫々、前記基板上に、下側電極、誘電体膜及び上側電極が順に積層された蓄積容量を備え、前記複数の部分配線は、前記データ線と同一膜から形成された第1部分配線と、前記下側電極及び前記上側電極のいずれか一方に電気的に接続された容量線と同一膜から形成された第2部分配線とからなる。   In another aspect of the electro-optical device according to the aspect of the invention, each of the plurality of pixel units includes a storage capacitor in which a lower electrode, a dielectric film, and an upper electrode are sequentially stacked on the substrate. The first partial wiring formed from the same film as the data line, and the second partial wiring formed from the same film as the capacitor line electrically connected to one of the lower electrode and the upper electrode It consists of.

この態様によれば、複数の部分配線は、第1及び第2部分配線からなる。第1部分配線は、データ線と同一膜から形成され、第2部分配線は、容量配線と同一膜から形成される。ここで、「同一膜」とは、製造工程における同一機会に成膜される膜を意味し、同一種類の膜である。尚、「同一膜である」とは、一枚の膜として連続していることまでも要求する趣旨ではなく、基本的に、同一膜のうち相互に分断されている膜部分であれば足りる趣旨である。よって、第1及び第2部分配線は夫々、データ線及び容量配線と同一機会に形成することができる。即ち、製造工程の複雑化を招くことなく、画像信号線を複数の導電膜から形成することができる。   According to this aspect, the plurality of partial wirings are composed of the first and second partial wirings. The first partial wiring is formed from the same film as the data line, and the second partial wiring is formed from the same film as the capacitor wiring. Here, the “same film” means films formed on the same occasion in the manufacturing process and are the same type of film. Note that the phrase “same film” does not mean that the film is continuous as a single film, but basically a film part of the same film that is separated from each other is sufficient. It is. Therefore, the first and second partial wirings can be formed on the same occasion as the data line and the capacitor wiring, respectively. That is, the image signal line can be formed from a plurality of conductive films without complicating the manufacturing process.

尚、蓄積容量によって、例えば画素部を構成する画素電極における電位保持特性が向上し、表示の高コントラスト化が可能となる。   Note that the storage capacitor improves, for example, the potential holding characteristic of the pixel electrode constituting the pixel portion, and the display can have high contrast.

上述した第1及び第2部分配線を備えた態様では、前記画像信号は、シリアル−パラレル展開された複数系統の画像信号であり、前記画像信号線は、各前記系統の画像信号を夫々供給するための複数の画像信号線であり、前記第1及び第2部分配線の上層側及び下層側のいずれか一方に位置する導電膜から形成されると共に前記複数のデータ線の配列に対応して複数配列されており、前記第1及び第2部分配線の少なくとも一方に一端が夫々電気的に接続される複数の分岐配線と、該複数の分岐配線の他端から夫々供給される前記画像信号を、サンプリング信号に応じて前記データ線に夫々供給する複数のサンプリングスイッチを含むサンプリング回路と、前記データ線に対応する前記サンプリングスイッチ毎に、前記サンプリング信号を順次供給するデータ線駆動回路とを更に備えてもよい。   In the aspect provided with the first and second partial wirings described above, the image signal is a plurality of systems of image signals developed serially and in parallel, and the image signal line supplies the image signals of each system. A plurality of image signal lines for forming a plurality of image signal lines corresponding to an arrangement of the plurality of data lines and formed from a conductive film located on either the upper layer side or the lower layer side of the first and second partial wirings. A plurality of branch wirings, one end of which is electrically connected to at least one of the first and second partial wirings, and the image signal supplied from the other end of the plurality of branch wirings, A sampling circuit including a plurality of sampling switches respectively supplied to the data line according to the sampling signal, and the sampling signal for each sampling switch corresponding to the data line. It may further include a data line driving circuit for supplying.

この場合には、その動作時には、シリアル−パラレル展開或いはシリアル−パラレル変換された、即ち相展開された複数系統の画像信号が、複数の画像信号線を介して同時に供給される。本態様では特に、複数の分岐配線は、第1及び第2部分配線の上層側及び下層側のいずれか一方に位置する導電膜から形成される。仮に、複数の分岐配線が第1及び第2部分配線の間に位置する導電膜から形成された場合には、複数の分岐配線は夫々、層間絶縁膜を介して第1及び第2部分配線の各々と容量を構成してしまう。しかるに本態様によれば、複数の分岐配線は、第1及び第2部分配線の上層側及び下層側のいずれか一方としか容量を形成しない、或いは、複数の分岐配線を第1及び第2部分配線の上層側及び下層側のいずれか一方に、このような容量が小さくなる或いは殆ど無くなる程度に離れた位置の導電膜で形成することもできる。よって、複数の分岐配線の画像信号が、第1及び第2部分配線の画像信号の影響によって変動する或いは揺らぐことを防止できる。   In this case, during the operation, a plurality of system image signals that have undergone serial-parallel expansion or serial-parallel conversion, that is, phase expansion, are simultaneously supplied via a plurality of image signal lines. Particularly in this aspect, the plurality of branch wirings are formed from a conductive film located on either the upper layer side or the lower layer side of the first and second partial wirings. If a plurality of branch wirings are formed from a conductive film located between the first and second partial wirings, the plurality of branch wirings are connected to the first and second partial wirings via an interlayer insulating film, respectively. Each will form a capacity. However, according to this aspect, the plurality of branch lines form a capacitance with only one of the upper layer side and the lower layer side of the first and second partial lines, or the plurality of branch lines are connected to the first and second parts. It is also possible to form the conductive film at a position separated to such an extent that the capacitance is reduced or almost eliminated on either the upper layer side or the lower layer side of the wiring. Therefore, it is possible to prevent the image signals of the plurality of branch wirings from fluctuating or fluctuating due to the influence of the image signals of the first and second partial wirings.

本発明の電子機器は、上記課題を解決するために上述した本発明の電気光学装置を具備してなる。   An electronic apparatus of the present invention comprises the above-described electro-optical device of the present invention in order to solve the above problems.

本発明の電子機器によれば、上述した本発明の電気光学装置を具備してなるので、高品位の表示が可能な、投射型表示装置、携帯電話、電子手帳、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、ワークステーション、テレビ電話、POS端末、タッチパネルなどの各種電子機器を実現できる。また、本発明の電子機器として、例えば電子ペーパなどの電気泳動装置等も実現することが可能である。   According to the electronic apparatus of the present invention, since it includes the electro-optical device of the present invention described above, a projection display device, a mobile phone, an electronic notebook, a word processor, a viewfinder type, or a monitor capable of high-quality display. Various electronic devices such as a direct-view video tape recorder, a workstation, a videophone, a POS terminal, and a touch panel can be realized. Further, as the electronic apparatus of the present invention, for example, an electrophoretic device such as electronic paper can be realized.

本発明の作用及び他の利得は次に説明する実施するための最良の形態から明らかにされよう。   The operation and other advantages of the present invention will become apparent from the best mode for carrying out the invention described below.

以下では、本発明の実施形態について図を参照しつつ説明する。以下の実施形態では、本発明の電気光学装置の一例である駆動回路内蔵型のTFTアクティブマトリクス駆動方式の液晶装置を例にとる。
<第1実施形態>
第1実施形態に係る液晶装置について、図1から図11を参照して説明する。
Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, a driving circuit built-in type TFT active matrix driving type liquid crystal device, which is an example of the electro-optical device of the present invention, is taken as an example.
<First Embodiment>
The liquid crystal device according to the first embodiment will be described with reference to FIGS.

先ず、図1及び図2を参照して、本実施形態に係る液晶装置の全体構成について、説明する。ここに図1は、本実施形態に係る液晶装置の構成を示す平面図であり、図2は、図1のH−H´線での断面図である。   First, the overall configuration of the liquid crystal device according to the present embodiment will be described with reference to FIGS. 1 and 2. FIG. 1 is a plan view showing the configuration of the liquid crystal device according to this embodiment, and FIG. 2 is a cross-sectional view taken along the line H-H 'in FIG.

図1及び図2において、本実施形態に係る液晶装置では、TFTアレイ基板10と対向基板20とが対向配置されている。TFTアレイ基板10と対向基板20との間に液晶層50が封入されており、TFTアレイ基板10と対向基板20とは、本発明に係る「画素アレイ領域」の一例としての画像表示領域10aの周囲に位置するシール領域に設けられたシール材52により相互に接着されている。   1 and 2, in the liquid crystal device according to the present embodiment, a TFT array substrate 10 and a counter substrate 20 are arranged to face each other. A liquid crystal layer 50 is sealed between the TFT array substrate 10 and the counter substrate 20, and the TFT array substrate 10 and the counter substrate 20 are included in an image display region 10a as an example of the “pixel array region” according to the present invention. They are bonded to each other by a sealing material 52 provided in a surrounding sealing region.

図1において、シール材52が配置されたシール領域の内側に並行して、画像表示領域10aの額縁領域を規定する遮光性の額縁遮光膜53が、対向基板20側に設けられている。周辺領域のうち、シール材52が配置されたシール領域の外側に位置する領域には、データ線駆動回路101及び外部回路接続端子102がTFTアレイ基板10の一辺に沿って設けられている。この一辺に沿ったシール領域よりも内側に、サンプリング回路7が額縁遮光膜53に覆われるようにして設けられている。また、走査線駆動回路104は、この一辺に隣接する2辺に沿ったシール領域の内側に、額縁遮光膜53に覆われるようにして設けられている。また、TFTアレイ基板10上には、対向基板20の4つのコーナー部に対向する領域に、両基板間を上下導通材107で接続するための上下導通端子106が配置されている。これらにより、TFTアレイ基板10と対向基板20との間で電気的な導通をとることができる。   In FIG. 1, a light-shielding frame light-shielding film 53 that defines the frame area of the image display region 10a is provided on the counter substrate 20 side in parallel with the inside of the seal region where the sealing material 52 is disposed. A data line driving circuit 101 and an external circuit connection terminal 102 are provided along one side of the TFT array substrate 10 in a region located outside the sealing region in which the sealing material 52 is disposed in the peripheral region. The sampling circuit 7 is provided so as to be covered with the frame light shielding film 53 on the inner side of the seal region along the one side. Further, the scanning line driving circuit 104 is provided so as to be covered with the frame light-shielding film 53 inside the seal region along two sides adjacent to the one side. On the TFT array substrate 10, vertical conduction terminals 106 for connecting the two substrates with the vertical conduction material 107 are arranged in regions facing the four corner portions of the counter substrate 20. Thus, electrical conduction can be established between the TFT array substrate 10 and the counter substrate 20.

TFTアレイ基板10上には、外部回接続端子102と、データ線駆動回路101、走査線駆動回路104、上下導通端子106等とを電気的に接続するための引回配線90が形成されている。   On the TFT array substrate 10, a lead wiring 90 is formed for electrically connecting the external circuit connection terminal 102 to the data line driving circuit 101, the scanning line driving circuit 104, the vertical conduction terminal 106, and the like. .

図2において、TFTアレイ基板10上には、駆動素子である画素スイッチング用のTFT(Thin Film Transistor)や走査線、データ線等の配線が作り込まれた積層構造が形成される。画像表示領域10aには、画素スイッチング用TFTや走査線、データ線等の配線の上層に画素電極9aが設けられている。他方、対向基板20におけるTFTアレイ基板10との対向面上に、遮光膜23が形成されている。そして、遮光膜23上に、ITO等の透明材料からなる対向電極21が複数の画素電極9aと対向して形成される。また、液晶層50は、例えば一種又は数種類のネマティック液晶を混合した液晶からなり、これら一対の配向膜間で、所定の配向状態をとる。   In FIG. 2, on the TFT array substrate 10, a laminated structure in which wiring such as a pixel switching TFT (Thin Film Transistor) as a driving element, a scanning line, and a data line is formed. In the image display area 10a, a pixel electrode 9a is provided in an upper layer of wiring such as a pixel switching TFT, a scanning line, and a data line. On the other hand, a light shielding film 23 is formed on the surface of the counter substrate 20 facing the TFT array substrate 10. A counter electrode 21 made of a transparent material such as ITO is formed on the light shielding film 23 so as to face the plurality of pixel electrodes 9a. Further, the liquid crystal layer 50 is made of, for example, a liquid crystal in which one or several types of nematic liquid crystals are mixed, and takes a predetermined alignment state between the pair of alignment films.

尚、ここでは図示しないが、TFTアレイ基板10上には、データ線駆動回路101、走査線駆動回路104の他に、製造途中や出荷時の当該液晶装置の品質、欠陥等を検査するための検査回路、検査用パターン等が形成されていてもよい。   Although not shown here, in addition to the data line driving circuit 101 and the scanning line driving circuit 104, the TFT array substrate 10 is used for inspecting the quality, defects, and the like of the liquid crystal device during manufacturing or at the time of shipment. An inspection circuit, an inspection pattern, or the like may be formed.

次に、図3から図6を参照して、本実施形態に係る液晶装置の画素部における構成について説明する。ここに図3は、複数の画素部における各種素子、配線等の等価回路であり、図4及び図5は、相隣接する複数の画素部の平面図である。尚、図4及び図5は夫々、後述する積層構造のうち下層部分(図4)と上層部分(図5)とを分かって図示している。   Next, the configuration of the pixel portion of the liquid crystal device according to the present embodiment will be described with reference to FIGS. FIG. 3 is an equivalent circuit of various elements and wirings in a plurality of pixel portions, and FIGS. 4 and 5 are plan views of a plurality of adjacent pixel portions. 4 and 5 respectively show the lower layer portion (FIG. 4) and the upper layer portion (FIG. 5) in the laminated structure described later.

また、図6は、図4及び図5を重ね合わせた場合のA−A´断面図である。尚、図6においては、各層・各部材を図面上で認識可能な程度の大きさとするため、該各層・各部材ごとに縮尺を異ならしめてある。   FIG. 6 is a cross-sectional view taken along line AA ′ when FIGS. 4 and 5 are overlapped. In FIG. 6, the scale of each layer / member is different for each layer / member so that each layer / member can be recognized on the drawing.

図3において、本実施形態に係る液晶装置の画像表示領域にマトリクス状に形成された複数の画素部には、それぞれ、画素電極9aと当該画素電極9aをスイッチング制御するためのTFT30とが形成されており、画像信号が供給されるデータ線6aが当該TFT30のソースに電気的に接続されている。データ線6aに書き込む画像信号VS1、VS2、…、VSnは、この順に線順次に供給してもよいし、相隣接する複数のデータ線6a同士に対して、グループ毎に供給するようにしてもよい。   In FIG. 3, a pixel electrode 9a and a TFT 30 for controlling the switching of the pixel electrode 9a are formed in a plurality of pixel portions formed in a matrix in the image display region of the liquid crystal device according to the present embodiment. The data line 6 a to which the image signal is supplied is electrically connected to the source of the TFT 30. The image signals VS1, VS2,..., VSn to be written to the data lines 6a may be supplied line-sequentially in this order, or may be supplied for each group of a plurality of adjacent data lines 6a. Good.

また、TFT30のゲートにゲート電極3aが電気的に接続されており、所定のタイミングで、走査線11a及びゲート電極3aにパルス的に走査信号G1、G2、…、Gmを、この順に線順次で印加するように構成されている。画素電極9aは、TFT30のドレインに電気的に接続されており、スイッチング素子であるTFT30を一定期間だけそのスイッチを閉じることにより、データ線6aから供給される画像信号VS1、VS2、…、VSnを所定のタイミングで書き込む。   Further, the gate electrode 3a is electrically connected to the gate of the TFT 30, and the scanning signals G1, G2,..., Gm are pulse-sequentially applied in this order to the scanning line 11a and the gate electrode 3a at a predetermined timing. It is comprised so that it may apply. The pixel electrode 9a is electrically connected to the drain of the TFT 30, and the image signal VS1, VS2,..., VSn supplied from the data line 6a is obtained by closing the switch of the TFT 30 as a switching element for a certain period. Write at a predetermined timing.

画素電極9aを介して液晶に書き込まれた所定レベルの画像信号VS1、VS2、…、VSnは、対向基板に形成された対向電極との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能とする。ノーマリーホワイトモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が減少し、ノーマリーブラックモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が増加され、全体として電気光学装置からは画像信号に応じたコントラストをもつ光が出射する。   Image signals VS1, VS2,..., VSn written to the liquid crystal through the pixel electrode 9a are held for a certain period with the counter electrode formed on the counter substrate. The liquid crystal modulates light and enables gradation display by changing the orientation and order of the molecular assembly depending on the applied voltage level. In the normally white mode, the transmittance for incident light is reduced according to the voltage applied in units of each pixel, and in the normally black mode, the light is incident according to the voltage applied in units of each pixel. The light transmittance is increased, and light having a contrast corresponding to the image signal is emitted from the electro-optical device as a whole.

更に、保持された画像信号がリークするのを防ぐために、画素電極9aと対向電極との間に形成される液晶容量と並列に蓄積容量70が付加されている。蓄積容量70は、走査線11aに並んで設けられ、固定電位側容量電極を含むとともに定電位に固定された容量電極300を含んでいる。   Further, in order to prevent the held image signal from leaking, a storage capacitor 70 is added in parallel with the liquid crystal capacitor formed between the pixel electrode 9a and the counter electrode. The storage capacitor 70 is provided side by side with the scanning line 11a, and includes a fixed potential side capacitor electrode and a capacitor electrode 300 fixed to a constant potential.

以下では、図4から図6を参照して、上記データ線6a、走査線11a及びゲート電極3a、TFT30等による、上述のような回路動作が実現される電気光学装置の、具体的な構成について説明する。   Hereinafter, with reference to FIGS. 4 to 6, a specific configuration of the electro-optical device that realizes the above-described circuit operation by the data line 6a, the scanning line 11a, the gate electrode 3a, the TFT 30, and the like will be described. explain.

先ず、図5において、画素電極9aは、TFTアレイ基板10上に、マトリクス状に複数設けられており(点線部により輪郭が示されている)、また、図4及び図5に示すように、画素電極9aの縦横の境界に各々沿ってデータ線6a及び走査線11aが設けられている。データ線6aは、例えばアルミニウム膜等を含む積層構造からなり、走査線11aは、例えば導電性のポリシリコン膜等からなる。また、走査線11aは、半導体層1aのうち図4中右上がりの斜線領域で示したチャネル領域1a´に対向するゲート電極3aにコンタクトホール12cvを介して電気的に接続されており、該ゲート電極3aは該走査線11aに含まれる形となっている。即ち、ゲート電極3aとデータ線6aとの交差する箇所にはそれぞれ、チャネル領域1a´に、走査線11aに含まれるゲート電極3aが対向配置された画素スイッチング用のTFT30が設けられている。これによりTFT30(ゲート電極を除く。)は、ゲート電極3aと走査線11aとの間に存在するような形態となっている。   First, in FIG. 5, a plurality of pixel electrodes 9 a are provided in a matrix on the TFT array substrate 10 (the outline is indicated by a dotted line portion), and as shown in FIGS. 4 and 5, Data lines 6a and scanning lines 11a are provided along the vertical and horizontal boundaries of the pixel electrode 9a. The data line 6a has a laminated structure including, for example, an aluminum film, and the scanning line 11a has, for example, a conductive polysilicon film. Further, the scanning line 11a is electrically connected to the gate electrode 3a facing the channel region 1a ′ shown by the hatched region rising to the right in FIG. 4 in the semiconductor layer 1a through the contact hole 12cv. The electrode 3a is included in the scanning line 11a. That is, each of the intersections between the gate electrode 3a and the data line 6a is provided with a pixel switching TFT 30 in which the gate electrode 3a included in the scanning line 11a is opposed to the channel region 1a ′. As a result, the TFT 30 (excluding the gate electrode) is configured to exist between the gate electrode 3a and the scanning line 11a.

次に、図6に示すように、例えば、石英基板、ガラス基板、シリコン基板からなるTFTアレイ基板10と、これに対向配置される、例えばガラス基板や石英基板からなる対向基板20とを備えている。   Next, as shown in FIG. 6, for example, a TFT array substrate 10 made of, for example, a quartz substrate, a glass substrate, or a silicon substrate, and a counter substrate 20 made of, for example, a glass substrate or a quartz substrate are provided to face the TFT array substrate 10. Yes.

TFTアレイ基板10の側には、前記の画素電極9aが設けられており、その上側には、ラビング処理等の所定の配向処理が施された配向膜16が設けられている。画素電極9aは、例えばITO膜等の透明導電性膜からなる。他方、対向基板20の側には、その全面に渡って対向電極21が設けられており、その下側には、ラビング処理等の所定の配向処理が施された配向膜22が設けられている。対向電極21は、上述の画素電極9aと同様に、例えばITO膜等の透明導電性膜からなる。   The pixel electrode 9a is provided on the TFT array substrate 10 side, and an alignment film 16 subjected to a predetermined alignment process such as a rubbing process is provided above the pixel electrode 9a. The pixel electrode 9a is made of a transparent conductive film such as an ITO film. On the other hand, a counter electrode 21 is provided on the entire surface of the counter substrate 20, and an alignment film 22 subjected to a predetermined alignment process such as a rubbing process is provided below the counter electrode 21. . The counter electrode 21 is made of a transparent conductive film such as an ITO film, for example, like the pixel electrode 9a described above.

このように対向配置されたTFTアレイ基板10及び対向基板20間には、前述のシール材52(図1及び図2参照)により囲まれた空間に液晶等の電気光学物質が封入され、液晶層50が形成される。液晶層50は、画素電極9aからの電界が印加されていない状態で配向膜16及び22により所定の配向状態をとる。   Between the TFT array substrate 10 and the counter substrate 20 arranged so as to face each other, an electro-optical material such as liquid crystal is sealed in a space surrounded by the above-described sealing material 52 (see FIGS. 1 and 2). 50 is formed. The liquid crystal layer 50 takes a predetermined alignment state by the alignment films 16 and 22 in a state where an electric field from the pixel electrode 9a is not applied.

一方、TFTアレイ基板10上には、前記の画素電極9a及び配向膜16の他、これらを含む各種の構成が積層構造をなして備えられている。この積層構造は、図6に示すように、下から順に、走査線11aを含む第1層、ゲート電極3aを含むTFT30等を含む第2層、蓄積容量70を含む第3層、データ線6a等を含む第4層、容量配線400等を含む第5層、前記の画素電極9a及び配向膜16等を含む第6層(最上層)からなる。また、第1層及び第2層間には下地絶縁膜12が、第2層及び第3層間には第1層間絶縁膜41が、第3層及び第4層間には第2層間絶縁膜42が、第4層及び第5層間には第3層間絶縁膜43が、第5層及び第6層間には第4層間絶縁膜44が、それぞれ設けられており、前述の各要素間が短絡することを防止している。また、これら各種の絶縁膜12、41、42、43及び44には、例えば、TFT30の半導体層1a中の高濃度ソース領域1dとデータ線6aとを電気的に接続するコンタクトホール等も設けられている。以下では、これらの各要素について、下から順に説明を行う。尚、前述のうち第1層から第3層までが、下層部分として図4に図示されており、第4層から第6層までが上層部分として図5に図示されている。   On the other hand, on the TFT array substrate 10, in addition to the pixel electrode 9a and the alignment film 16, various configurations including these are provided in a laminated structure. As shown in FIG. 6, this stacked structure includes a first layer including a scanning line 11a, a second layer including a TFT 30 including a gate electrode 3a, a third layer including a storage capacitor 70, and a data line 6a in order from the bottom. And the like, a fifth layer including the capacitor wiring 400 and the like, and a sixth layer (uppermost layer) including the pixel electrode 9a and the alignment film 16 and the like. Further, the base insulating film 12 is provided between the first layer and the second layer, the first interlayer insulating film 41 is provided between the second layer and the third layer, and the second interlayer insulating film 42 is provided between the third layer and the fourth layer. A third interlayer insulating film 43 is provided between the fourth layer and the fifth layer, and a fourth interlayer insulating film 44 is provided between the fifth layer and the sixth layer, so that the above-described elements are short-circuited. Is preventing. These various insulating films 12, 41, 42, 43, and 44 are also provided with contact holes for electrically connecting the high concentration source region 1d in the semiconductor layer 1a of the TFT 30 and the data line 6a, for example. ing. Hereinafter, each of these elements will be described in order from the bottom. Of the foregoing, the first to third layers are shown in FIG. 4 as the lower layer portion, and the fourth to sixth layers are shown in FIG. 5 as the upper layer portion.

(積層構造・第1層の構成―走査線等―)
先ず、第1層には、例えば、Ti、Cr、W、Ta、Mo等の高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの、或いは導電性ポリシリコン等からなる走査線11aが設けられている。この走査線11aは、平面的にみて、図4のX方向に沿うように、ストライプ状にパターニングされている。
(Laminated structure / Structure of first layer-Scanning line, etc.)
First, for example, the first layer includes at least one of refractory metals such as Ti, Cr, W, Ta, and Mo, a metal simple substance, an alloy, a metal silicide, a polysilicide, and a laminate of these, Alternatively, a scanning line 11a made of conductive polysilicon or the like is provided. The scanning lines 11a are patterned in stripes along the X direction in FIG.

(積層構造・第2層の構成―TFT等―)
次に、第2層として、ゲート電極3aを含むTFT30が設けられている。TFT30は、図6に示すように、LDD(Lightly Doped Drain)構造を有しており、その構成要素としては、上述したゲート電極3a、例えばポリシリコン膜からなりゲート電極3aからの電界によりチャネルが形成される半導体層1aのチャネル領域1a´、ゲート電極3aと半導体層1aとを絶縁するゲート絶縁膜を含む絶縁膜2、半導体層1aにおける低濃度ソース領域1b及び低濃度ドレイン領域1c並びに高濃度ソース領域1d及び高濃度ドレイン領域1eを備えている。
(Laminated structure / Second layer structure-TFT, etc.)
Next, the TFT 30 including the gate electrode 3a is provided as the second layer. As shown in FIG. 6, the TFT 30 has an LDD (Lightly Doped Drain) structure, and includes the above-described gate electrode 3a, for example, a polysilicon film, and a channel formed by an electric field from the gate electrode 3a. The channel region 1a ′ of the semiconductor layer 1a to be formed, the insulating film 2 including a gate insulating film that insulates the gate electrode 3a from the semiconductor layer 1a, the low concentration source region 1b and the low concentration drain region 1c in the semiconductor layer 1a, and the high concentration A source region 1d and a high concentration drain region 1e are provided.

また、この第2層に、上述のゲート電極3aと同一膜として中継電極719が形成されている。この中継電極719は、平面的に見て、図4に示すように、各画素電極9aのX方向に延びる一辺の略中央に位置するように、島状に形成されている。中継電極719とゲート電極3aとは同一膜として形成されているので、後者が例えば導電性ポリシリコン膜等からなる場合においては、前者もまた、導電性ポリシリコン膜等からなる。   In addition, a relay electrode 719 is formed on the second layer as the same film as the gate electrode 3a described above. As shown in FIG. 4, the relay electrode 719 is formed in an island shape so as to be positioned approximately at the center of one side extending in the X direction of each pixel electrode 9 a as viewed in a plan view. Since the relay electrode 719 and the gate electrode 3a are formed as the same film, when the latter is made of a conductive polysilicon film or the like, the former is also made of a conductive polysilicon film or the like.

尚、上述のTFT30は、好ましくは図6に示したようにLDD構造をもつが、低濃度ソース領域1b及び低濃度ドレイン領域1cに不純物の打ち込みを行わないオフセット構造をもってよいし、ゲート電極3aをマスクとして高濃度で不純物を打ち込み、自己整合的に高濃度ソース領域及び高濃度ドレイン領域を形成するセルフアライン型のTFTであってもよい。   The TFT 30 described above preferably has an LDD structure as shown in FIG. 6, but may have an offset structure in which no impurity is implanted into the low concentration source region 1b and the low concentration drain region 1c. A self-aligned TFT that implants impurities at a high concentration as a mask and forms a high concentration source region and a high concentration drain region in a self-aligning manner may be used.

(積層構造・第1層及び第2層間の構成―下地絶縁膜―)
以上説明した走査線11aの上、かつ、TFT30の下には、例えばシリコン酸化膜等からなる下地絶縁膜12が設けられている。下地絶縁膜12は、走査線11aからTFT30を層間絶縁する機能等を有する。
(Laminated structure / Structure between first layer and second layer-Underlying insulating film-)
A base insulating film 12 made of, for example, a silicon oxide film is provided on the scanning line 11a described above and below the TFT 30. The base insulating film 12 has a function of insulating the TFT 30 from the scanning line 11a.

この下地絶縁膜12には、平面的にみて半導体層1aの両脇に、後述するデータ線6aに沿って延びる半導体層1aのチャネル長の方向に沿った溝状のコンタクトホール12cvが掘られており、このコンタクトホール12cvに対応して、その上方に積層されるゲート電極3aは下側に凹状に形成された部分を含んでいる。また、このコンタクトホール12cv全体を埋めるようにして、ゲート電極3aが形成されていることにより、該ゲート電極3aには、これと一体的に形成された側壁部3bが延設されるようになっている。   Groove-shaped contact holes 12cv along the channel length direction of the semiconductor layer 1a extending along the data line 6a described later are dug in the base insulating film 12 on both sides of the semiconductor layer 1a in plan view. In correspondence with the contact hole 12cv, the gate electrode 3a stacked above the contact hole 12cv includes a concave portion formed on the lower side. Further, since the gate electrode 3a is formed so as to fill the entire contact hole 12cv, a side wall portion 3b formed integrally with the gate electrode 3a is extended. ing.

(積層構造・第3層の構成―蓄積容量等―)
前述の第2層に続けて第3層には、蓄積容量70が設けられている。蓄積容量70は、TFT30の高濃度ドレイン領域1e及び画素電極9aに接続された画素電位側容量電極としての下部電極71と、固定電位側容量電極としての容量電極300とが、誘電体膜75を介して対向配置されることにより形成されている。この蓄積容量70によれば、画素電極9aにおける電位保持特性を顕著に高めることが可能となる。
(Laminated structure / 3rd layer configuration-storage capacity, etc.)
A storage capacitor 70 is provided in the third layer following the second layer. The storage capacitor 70 includes a lower electrode 71 as a pixel potential side capacitor electrode connected to the high concentration drain region 1e of the TFT 30 and the pixel electrode 9a, and a capacitor electrode 300 as a fixed potential side capacitor electrode. It is formed by arrange | positioning through. According to the storage capacitor 70, it is possible to remarkably improve the potential holding characteristic in the pixel electrode 9a.

より詳細には、下部電極71は、例えば導電性のポリシリコン膜からなり画素電位側容量電極として機能する。但し、下部電極71は、金属又は合金を含む単一層膜又は多層膜から構成してもよい。また、この下部電極71は、画素電位側容量電極としての機能のほか、画素電極9aとTFT30の高濃度ドレイン領域1eとを中継接続する機能をもつ。尚、ここにいう中継接続は、前記の中継電極719を介して行われている。   More specifically, the lower electrode 71 is made of, for example, a conductive polysilicon film and functions as a pixel potential side capacitor electrode. However, the lower electrode 71 may be composed of a single layer film or a multilayer film containing a metal or an alloy. In addition to the function as a pixel potential side capacitor electrode, the lower electrode 71 has a function of relay-connecting the pixel electrode 9a and the high concentration drain region 1e of the TFT 30. The relay connection here is performed through the relay electrode 719.

容量電極300は、蓄積容量70の固定電位側容量電極として機能する。容量電極300は、後述する固定電位とされた容量配線400と電気的に接続されている。また、容量電極300は、Ti、Cr、W、Ta、Mo等の高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの、或いは好ましくはタングステンシリサイドからなる。   The capacitor electrode 300 functions as a fixed potential side capacitor electrode of the storage capacitor 70. The capacitor electrode 300 is electrically connected to a capacitor wiring 400 having a fixed potential described later. Further, the capacitor electrode 300 includes at least one of refractory metals such as Ti, Cr, W, Ta, and Mo, a simple metal, an alloy, a metal silicide, a polysilicide, a laminate of these, or preferably It consists of tungsten silicide.

誘電体膜75は、図6に示すように、例えば膜厚5〜200nm程度の比較的薄いHTO(High Temperature Oxide)膜、LTO(Low Temperature Oxide)膜等の酸化シリコン膜、或いは窒化シリコン膜等から構成される。より詳細には、誘電体膜75は、下層に酸化シリコン膜75a、上層に窒化シリコン膜75bというように二層構造を有するものとなっている。尚、誘電体膜75は、例えば酸化シリコン膜、窒化シリコン膜及び酸化シリコン膜等というような三層構造や、或いはそれ以上の積層構造を有するように構成してもよい。むろん単層構造としてもよい。   As shown in FIG. 6, the dielectric film 75 is, for example, a relatively thin HTO (High Temperature Oxide) film having a film thickness of about 5 to 200 nm, a silicon oxide film such as an LTO (Low Temperature Oxide) film, or a silicon nitride film. Consists of More specifically, the dielectric film 75 has a two-layer structure such that the lower layer is a silicon oxide film 75a and the upper layer is a silicon nitride film 75b. The dielectric film 75 may be configured to have a three-layer structure such as a silicon oxide film, a silicon nitride film, and a silicon oxide film, or a laminated structure of more than that. Of course, a single layer structure may be used.

(積層構造、第2層及び第3層間の構成―第1層間絶縁膜―)
以上説明したTFT30ないしゲート電極3a及び中継電極719の上、かつ、蓄積容量70の下には、例えば、NSG(ノンシリケートガラス)、PSG(リンシリケートガラス)、BSG(ボロンシリケートガラス)、BPSG(ボロンリンシリケートガラス)等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等、或いは好ましくはNSGからなる第1層間絶縁膜41が形成されている。
(Laminated structure, configuration between second layer and third layer—first interlayer insulating film)
On the TFT 30 to the gate electrode 3a and the relay electrode 719 described above and below the storage capacitor 70, for example, NSG (non-silicate glass), PSG (phosphorus silicate glass), BSG (boron silicate glass), BPSG ( A silicate glass film such as boron phosphorus silicate glass), a silicon nitride film, a silicon oxide film, or the like, or a first interlayer insulating film 41 preferably made of NSG is formed.

第1層間絶縁膜41には、TFT30の高濃度ソース領域1dと後述するデータ線6aとを電気的に接続するコンタクトホール81が、後記第2層間絶縁膜42を貫通しつつ開孔されている。また、第1層間絶縁膜41には、TFT30の高濃度ドレイン領域1eと蓄積容量70を構成する下部電極71とを電気的に接続するコンタクトホール83が開孔されている。更に、第1層間絶縁膜41には、蓄積容量70を構成する画素電位側容量電極としての下部電極71と中継電極719とを電気的に接続するためのコンタクトホール881が開孔されている。更に加えて、第1層間絶縁膜41には、中継電極719と後述する第2中継電極6a2とを電気的に接続するためのコンタクトホール882が、後記第2層間絶縁膜42を貫通しつつ開孔されている。   A contact hole 81 that electrically connects a high-concentration source region 1 d of the TFT 30 and a data line 6 a described later is opened in the first interlayer insulating film 41 while penetrating the second interlayer insulating film 42 described later. . The first interlayer insulating film 41 is provided with a contact hole 83 that electrically connects the high-concentration drain region 1 e of the TFT 30 and the lower electrode 71 constituting the storage capacitor 70. Further, the first interlayer insulating film 41 is provided with a contact hole 881 for electrically connecting the lower electrode 71 as a pixel potential side capacitor electrode constituting the storage capacitor 70 and the relay electrode 719. In addition, a contact hole 882 for electrically connecting the relay electrode 719 and a later-described second relay electrode 6a2 is opened in the first interlayer insulating film 41 while penetrating the second interlayer insulating film 42 described later. It is holed.

(積層構造・第4層の構成―データ線等―)
前述の第3層に続けて第4層には、データ線6aが設けられている。データ線6aは、図6に示すように、下層より順に、アルミニウムからなる層(図6における符号41A参照)、窒化チタンからなる層(図6における符号41TN参照)、窒化シリコン膜からなる層(図6における符号401参照)の三層構造を有する膜として形成されている。
(Laminated structure / 4th layer configuration-data lines, etc.)
A data line 6a is provided in the fourth layer following the third layer. As shown in FIG. 6, the data line 6a includes, in order from the lower layer, a layer made of aluminum (see reference numeral 41A in FIG. 6), a layer made of titanium nitride (see reference numeral 41TN in FIG. 6), and a layer made of a silicon nitride film ( 6) (see reference numeral 401 in FIG. 6).

更に、第4層には、データ線6aと同一膜として、容量配線用中継層6a1及び第2中継電極6a2が形成されている。これらは、図5に示すように、平面的に見ると、データ線6aと連続した平面形状を有するように形成されているのではなく、各者間はパターニング上分断されるように形成されている。   Further, the fourth layer is formed with the capacitor wiring relay layer 6a1 and the second relay electrode 6a2 as the same film as the data line 6a. As shown in FIG. 5, these are not formed so as to have a planar shape continuous with the data line 6 a when viewed in a plan view, but are formed so as to be separated from each other by patterning. Yes.

(積層構造・第3層及び第4層間の構成―第2層間絶縁膜―)
以上説明した蓄積容量70の上、かつ、データ線6aの下には、例えばNSG、PSG,BSG、BPSG等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等、或いは好ましくはTEOSガスを用いたプラズマCVD法によって形成された第2層間絶縁膜42が形成されている。第2層間絶縁膜42には、TFT30の高濃度ソース領域1dとデータ線6aとを電気的に接続する、前記のコンタクトホール81が開孔されているとともに、前記容量配線用中継層6a1と蓄積容量70の上部電極たる容量電極300とを電気的に接続するコンタクトホール801が開孔されている。更に、第2層間絶縁膜42には、第2中継電極6a2と中継電極719とを電気的に接続するための、前記のコンタクトホール882が形成されている。
(Laminated structure / Structure between third and fourth layers-second interlayer insulating film)
Above the storage capacitor 70 described above and below the data line 6a, for example, a silicate glass film such as NSG, PSG, BSG, or BPSG, a silicon nitride film or a silicon oxide film, or preferably TEOS gas is used. A second interlayer insulating film 42 formed by plasma CVD is formed. The second interlayer insulating film 42 is provided with the contact hole 81 for electrically connecting the high-concentration source region 1d of the TFT 30 and the data line 6a, and the storage layer 6a1 for accumulation with the capacitor wiring. A contact hole 801 is formed to electrically connect the capacitor electrode 300 which is the upper electrode of the capacitor 70. Furthermore, the contact hole 882 is formed in the second interlayer insulating film 42 to electrically connect the second relay electrode 6a2 and the relay electrode 719.

(積層構造・第5層の構成―容量配線等―)
前述の第4層に続けて第5層には、容量配線400が形成されている。容量配線400は、平面的にみると、図5に示すように、図中X方向及びY方向それぞれに延在するように、格子状に形成されている。該容量配線400のうち図中Y方向に延在する部分については特に、データ線6aを覆うように、且つ、該データ線6aよりも幅広に形成されている。また、図中X方向に延在する部分については、後述の第3中継電極402を形成する領域を確保するために、各画素電極9aの一辺の中央付近に切り欠き部を有している。
(Laminated structure / Fifth layer structure-capacitor wiring, etc.)
A capacitor wiring 400 is formed in the fifth layer following the fourth layer. When viewed in plan, the capacitor wiring 400 is formed in a lattice shape so as to extend in the X direction and the Y direction in the drawing, as shown in FIG. The portion extending in the Y direction in the figure in the capacitor wiring 400 is formed so as to cover the data line 6a and wider than the data line 6a. In addition, the portion extending in the X direction in the drawing has a notch in the vicinity of the center of one side of each pixel electrode 9a in order to secure a region for forming a third relay electrode 402 described later.

容量配線400は、画素電極9aが配置された画像表示領域10aからその周囲に延設され、定電位源と電気的に接続されることで、固定電位とされている。   The capacitor wiring 400 is extended from the image display region 10a where the pixel electrode 9a is disposed to the periphery thereof, and is electrically connected to a constant potential source to have a fixed potential.

更に、第5層には、容量配線400と同一膜として、第3中継電極402が形成されている。この第3中継電極402は、後述のコンタクトホール804及び89を介して、第2中継電極6a2及び画素電極9a間の電気的接続を中継する機能を有する。尚、図5に示すように、容量配線400及び第3中継電極402間は、平面形状的に連続して形成されているのではなく、両者間はパターニング上分断されるように形成されている。   Furthermore, a third relay electrode 402 is formed on the fifth layer as the same film as the capacitor wiring 400. The third relay electrode 402 has a function of relaying an electrical connection between the second relay electrode 6a2 and the pixel electrode 9a through contact holes 804 and 89 described later. As shown in FIG. 5, the space between the capacitor wiring 400 and the third relay electrode 402 is not continuously formed in a planar shape, but is formed so as to be divided for patterning. .

他方、上述の容量配線400及び第3中継電極402は、下層にアルミニウムからなる層、上層に窒化チタンからなる層の二層構造を有している。   On the other hand, the capacitor wiring 400 and the third relay electrode 402 described above have a two-layer structure in which a lower layer is made of aluminum and an upper layer is made of titanium nitride.

(積層構造・第4層及び第5層間の構成―第3層間絶縁膜―)
以上説明した前述のデータ線6aの上、かつ、容量配線400の下には、NSG、PSG、BSG、BPSG等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等、あるいは好ましくはTEOSガスを用いたプラズマCVD法によって形成された第3層間絶縁膜43が形成されている。この第3層間絶縁膜43には、前記の容量配線400と容量配線用中継層6a1とを電気的に接続するためのコンタクトホール803、及び、第3中継電極402と第2中継電極6a2とを電気的に接続するためのコンタクトホール804がそれぞれ開孔されている。
(Laminated structure / Structure between the 4th and 5th layers-3rd interlayer insulation film)
A silicate glass film such as NSG, PSG, BSG, or BPSG, a silicon nitride film, a silicon oxide film, or preferably TEOS gas is used on the above-described data line 6a and below the capacitor wiring 400. A third interlayer insulating film 43 formed by the plasma CVD method is formed. The third interlayer insulating film 43 includes a contact hole 803 for electrically connecting the capacitor wiring 400 and the capacitor wiring relay layer 6a1, and the third relay electrode 402 and the second relay electrode 6a2. Contact holes 804 for electrical connection are respectively opened.

(積層構造・第6層並びに第5層及び第6層間の構成―画素電極等―)
最後に、第6層には、上述したように画素電極9aがマトリクス状に形成され、該画素電極9a上に配向膜16が形成されている。画素電極9a下には、NSG、PSG、BSG、BPSG等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等、或いは好ましくはNSGからなる第4層間絶縁膜44が形成されている。第4層間絶縁膜44には、画素電極9a及び前記の第3中継電極402間を電気的に接続するためのコンタクトホール89が開孔されている。画素電極9aとTFT30との間は、コンタクトホール89及び第3中継層402並びに前述したコンタクトホール804、第2中継層6a2、コンタクトホール882、中継電極719、コンタクトホール881、下部電極71及びコンタクトホール83を介して、電気的に接続されることとなる。
(Laminated structure, 6th layer, 5th layer and 6th layer configuration-pixel electrode, etc.)
Finally, on the sixth layer, the pixel electrodes 9a are formed in a matrix as described above, and the alignment film 16 is formed on the pixel electrodes 9a. Under the pixel electrode 9a, a silicate glass film such as NSG, PSG, BSG, or BPSG, a silicon nitride film, a silicon oxide film, or the like, or a fourth interlayer insulating film 44 preferably made of NSG is formed. In the fourth interlayer insulating film 44, a contact hole 89 for electrically connecting the pixel electrode 9a and the third relay electrode 402 is opened. Between the pixel electrode 9a and the TFT 30, the contact hole 89, the third relay layer 402 and the contact hole 804, the second relay layer 6a2, the contact hole 882, the relay electrode 719, the contact hole 881, the lower electrode 71, and the contact hole described above. It is electrically connected through 83.

以上説明したような画素部における構成は、図4及び図5に示すように、各画素部において共通である。図1及び図2を参照して説明した画像表示領域10aには、かかる画素部における構成が周期的に形成されている。   The configuration in the pixel portion as described above is common to each pixel portion as shown in FIGS. In the image display area 10a described with reference to FIGS. 1 and 2, the configuration of the pixel portion is periodically formed.

次に、図7を参照して、データ線駆動回路、サンプリング回路、画像信号線及びデータ線の電気的な接続について説明する。ここに図7は、データ線駆動回路、サンプリング回路、画像信号線及びデータ線の電気的な接続関係を示す説明図である。   Next, the electrical connection of the data line driving circuit, the sampling circuit, the image signal line, and the data line will be described with reference to FIG. FIG. 7 is an explanatory diagram showing an electrical connection relationship among the data line driving circuit, the sampling circuit, the image signal line, and the data line.

図7において、画像信号線91からの分岐配線116は、サンプリング回路7を構成するTFT等からなるサンプリングスイッチ7sのソースに接続されており、データ線駆動回路101からのサンプリング回路駆動信号線117は、サンプリングスイッチ7sのゲートに接続されている。液晶装置の動作時には、外部回路から画像信号VID1〜VID6用の外部回路接続端子102に印加される画像信号は、画像信号線91からの分岐配線116を経てサンプリング回路7へ供給され、ここで、データ線駆動回路101からサンプリング回路駆動信号線117を経て供給されるサンプリング回路駆動信号Siに応じたタイミングで、サンプリングされる。そして、サンプリングされた画像信号は、各データ線6aに供給されることになる。尚、データ線駆動回路101には、所定周期のX側クロック信号CLX(及びその反転信号CLX´)、シフトレジスタスタート信号DX等が入力され、これらに基づいて、データ線駆動回路を構成するシフトレジスタの各段から転送信号Pi(i=1、・・・、n)が順次出力される。これら転送信号Piは、データ線駆動回路を構成する例えば論理回路によって整形されて、サンプリング回路駆動信号Siとして出力される。   In FIG. 7, the branch wiring 116 from the image signal line 91 is connected to the source of a sampling switch 7 s composed of a TFT or the like constituting the sampling circuit 7, and the sampling circuit drive signal line 117 from the data line drive circuit 101 is , Connected to the gate of the sampling switch 7s. During the operation of the liquid crystal device, the image signal applied from the external circuit to the external circuit connection terminal 102 for the image signals VID1 to VID6 is supplied to the sampling circuit 7 via the branch wiring 116 from the image signal line 91, where Sampling is performed at a timing according to the sampling circuit driving signal Si supplied from the data line driving circuit 101 via the sampling circuit driving signal line 117. The sampled image signal is supplied to each data line 6a. The data line driving circuit 101 is supplied with an X-side clock signal CLX (and its inverted signal CLX ′) having a predetermined period, a shift register start signal DX, and the like, and based on these, a shift that constitutes the data line driving circuit is provided. Transfer signals Pi (i = 1,..., N) are sequentially output from each stage of the register. These transfer signals Pi are shaped by, for example, a logic circuit constituting the data line driving circuit, and output as a sampling circuit driving signal Si.

画像信号線91からの分岐配線116を経てサンプリング回路7へ供給される画像信号は、線順次に供給されても構わないが、本実施形態においては、画像信号は、6相にシリアル−パラレル展開された画像信号の夫々に対応して、6本のデータ線6aの組に対してグループ毎に供給されるよう構成されている。尚、画像信号の相展開数(即ち、シリアル−パラレル展開される画像信号の系列数)に関しては、6相に限られるものでなく、例えば、9相、12相、24相など、複数相に展開された画像信号が、その展開数に対応した数を一組としたデータ線6aの組に対して供給されるよう構成してもよい。   The image signal supplied to the sampling circuit 7 from the image signal line 91 via the branch wiring 116 may be supplied line-sequentially. However, in this embodiment, the image signal is serially / parallel-developed in six phases. Corresponding to each of the received image signals, it is configured to be supplied for each group to a set of six data lines 6a. Note that the number of phase development of the image signal (that is, the number of series of image signals that are serial-parallel-developed) is not limited to six phases, and may be, for example, a plurality of phases such as nine phases, twelve phases, and twenty-four phases. The developed image signal may be supplied to a set of data lines 6a in which the number corresponding to the number of development is set as one set.

次に、図7から図9を参照して、画像信号線の具体的な構成について詳細に説明する。ここに図8は、画像信号線の平面レイアウトを示す平面図である。図9は、図8におけるB−B´線での断面図である。   Next, a specific configuration of the image signal line will be described in detail with reference to FIGS. FIG. 8 is a plan view showing a planar layout of image signal lines. 9 is a cross-sectional view taken along line BB ′ in FIG.

図7において、画像信号線91は、TFTアレイ基板10上で外部回路接続端子102からサンプリング回路7に至るまで引き回されている。ここで特に、画像信号配線91は、画像表示領域10aの一辺に沿って配列されたデータ線6aに画像信号を供給するために、サンプリングスイッチ7sが配列された方向(図7中、左右方向)、言い換えれば画像表示領域10aの一辺に沿った方向に配線された部分を含むように構成されている。   In FIG. 7, the image signal line 91 is routed from the external circuit connection terminal 102 to the sampling circuit 7 on the TFT array substrate 10. Here, in particular, the image signal wiring 91 is provided in the direction in which the sampling switches 7s are arranged in order to supply the image signal to the data lines 6a arranged along one side of the image display area 10a (in the horizontal direction in FIG. 7). In other words, the image display area 10a is configured to include a portion wired in a direction along one side.

図8及び図9に示すように、本実施形態では特に、画像信号線91は、第1部分配線91a及び第2部分配線91b(図9参照)を有している。第1部分配線91aは、図6を参照して上述したデータ線6aを構成する導電膜と同一膜から形成されており、第2部分配線91bは、図6を参照して上述した容量配線400を構成する導電膜と同一膜から形成されている。即ち、画像信号線91は、第3層間絶縁膜43を介して相異なる層に位置する2つの導電膜から夫々形成されている。更に、第1部分配線91a及び第2部分配線91bは、第3層間絶縁膜43に開孔された複数のコンタクトホール195を介して、互いに電気的に接続されている。よって、画像信号線91を一の導電膜から形成する場合と比較して、配線の電気抵抗或いは配線抵抗が低い。従って、本実施形態のように画像信号線91が、画像表示領域10aの一辺に沿った方向、即ち画素表示領域10aにおける左右方向(図7参照)に沿って配線されている部分を含んでいても、画像表示性能の左右差を殆ど或いは実践上完全に無くすことができる。言い換えれば、画像信号線91における画像表示領域10aの左側に対応するに位置と右側に対応する位置とでは時定数が異なることに起因して画像信号VID1〜VID6のなまる程度或いは画像信号VID1〜VID6の供給されるタイミングが相異するために画像表示の濃淡が左右によって異なる等の左右差が発生することを、本実施形態のような第1部分配線91a及び第2部分配線91bを有する等の構成によって低減或いは防止することができる。尚、このような効果は、外部回路端子102の配列や他の配線からの制約によって、画像信号線91を左右の一方の側からしか引き回すことができない場合に特に有効である。   As shown in FIGS. 8 and 9, in the present embodiment, the image signal line 91 particularly includes a first partial wiring 91a and a second partial wiring 91b (see FIG. 9). The first partial wiring 91a is formed of the same film as the conductive film constituting the data line 6a described above with reference to FIG. 6, and the second partial wiring 91b is the capacitive wiring 400 described above with reference to FIG. Is formed from the same film as the conductive film constituting the film. That is, the image signal line 91 is formed from two conductive films located in different layers with the third interlayer insulating film 43 interposed therebetween. Further, the first partial wiring 91 a and the second partial wiring 91 b are electrically connected to each other through a plurality of contact holes 195 opened in the third interlayer insulating film 43. Therefore, compared to the case where the image signal line 91 is formed from one conductive film, the electrical resistance or wiring resistance of the wiring is low. Accordingly, as in the present embodiment, the image signal line 91 includes a portion wired along the direction along one side of the image display area 10a, that is, the left-right direction (see FIG. 7) in the pixel display area 10a. However, the left-right difference in image display performance can be eliminated almost or completely in practice. In other words, due to the difference in time constant between the position corresponding to the left side of the image display area 10a in the image signal line 91 and the position corresponding to the right side, the degree of the round of the image signals VID1 to VID6 or the image signals VID1 to VID1. Since the timing at which the VID 6 is supplied is different, there is a difference in right and left such that the density of the image display varies depending on the left and right, the first partial wiring 91a and the second partial wiring 91b as in this embodiment, etc. This can be reduced or prevented. Such an effect is particularly effective when the image signal line 91 can be routed only from one of the left and right sides due to the arrangement of the external circuit terminals 102 and restrictions from other wirings.

更に、図9において、上述したように、第1部分配線91及び第2部分配線92は相異なる層に位置する2つの導電膜から夫々形成されているので、TFTアレイ基板10上で平面的に見て互いに重なるように配線することができる。よって、第1部分配線91及び第2部分配線92を配線する設計自由度が高い。従って、図8及び図9に示すように、第1部分配線91及び第2部分配線92を、TFTアレイ基板10上で平面的に見て、互いに殆ど或いは好ましくは完全に重なるように配線することができる。即ち、画像信号線91の配線に必要な基板上の面積を殆ど或いは全く増加させることなく、言い換えれば、基板サイズを大きくすることなく、画像信号線91の低抵抗化を図ることができる。   Further, in FIG. 9, as described above, the first partial wiring 91 and the second partial wiring 92 are each formed from two conductive films located in different layers, so that they are planar on the TFT array substrate 10. It can be wired so as to overlap each other. Therefore, the degree of freedom in designing the first partial wiring 91 and the second partial wiring 92 is high. Therefore, as shown in FIGS. 8 and 9, the first partial wiring 91 and the second partial wiring 92 are wired so that they almost or preferably completely overlap each other when viewed in plan on the TFT array substrate 10. Can do. That is, the resistance of the image signal line 91 can be reduced with little or no increase in the area on the substrate necessary for the wiring of the image signal line 91, in other words, without increasing the substrate size.

加えて、図9において、本実施形態では特に、第2部分配線91bは、外部回路接続端子102から延設されている。よって、第2部分配線91bは、コンタクトホールを介することなく、外部回路接続端子102と電気的に接続されている。従って、コンタクト抵抗等がないため、外部回路接続端子102から第2部分配線91bに至るまでの抵抗を低くすることができる。   In addition, in FIG. 9, particularly in the present embodiment, the second partial wiring 91 b extends from the external circuit connection terminal 102. Therefore, the second partial wiring 91b is electrically connected to the external circuit connection terminal 102 without passing through the contact hole. Accordingly, since there is no contact resistance or the like, the resistance from the external circuit connection terminal 102 to the second partial wiring 91b can be reduced.

一方、図8及び図9において、本実施形態では特に、第1部分配線91aは、TFTアレイ基板10上で平面的に見て、外部回路接続端子102の位置する領域において開孔された複数のコンタクトホール191を介して外部回路接続端子102と電気的に接続されている。よって、TFTアレイ基板10上で平面的に見て、外部回路接続端子102の位置する領域においても、外部回路接続端子102とは異なる導電膜から形成された第1部分配線91aを形成することができる。従って、外部回路接続端子102の位置する領域を有効に利用することにより、第1部分配線91aの抵抗を低くすることができる。   On the other hand, in FIG. 8 and FIG. 9, particularly in the present embodiment, the first partial wiring 91 a has a plurality of holes opened in a region where the external circuit connection terminal 102 is located in a plan view on the TFT array substrate 10. It is electrically connected to the external circuit connection terminal 102 through the contact hole 191. Therefore, the first partial wiring 91 a formed of a conductive film different from that of the external circuit connection terminal 102 can be formed even in the region where the external circuit connection terminal 102 is located when viewed in plan on the TFT array substrate 10. it can. Therefore, the resistance of the first partial wiring 91a can be lowered by effectively using the region where the external circuit connection terminal 102 is located.

図8及び図9において、本実施形態では特に、第1部分配線91a及び第2部分配線91bは、TFTアレイ基板10上で平面的に見て、互いに重なる部分において複数のコンタクトホール195を介して互いに電気的に接続されている。よって、第1部分配線91a及び第2部分配線91bの相互間の電気的な接続を確実にし、画像信号線91の低抵抗化を一層確実に図ることができる。   8 and 9, in the present embodiment, in particular, the first partial wiring 91a and the second partial wiring 91b are arranged via a plurality of contact holes 195 at portions overlapping each other when viewed in plan on the TFT array substrate 10. They are electrically connected to each other. Therefore, the electrical connection between the first partial wiring 91a and the second partial wiring 91b can be ensured, and the resistance of the image signal line 91 can be further reduced.

図8及び図9において、本実施形態では特に、第1部分配線91a及び第2部分配線91bは、TFTアレイ基板10上で平面的に見て、各々の配線幅が互いに揃うように形成されている。即ち、第1部分配線91a及び第2部分配線91bの配線幅は、殆ど又は好ましくは完全に一致している。更に、第1部分配線91a及び第2部分配線91bは、互いに重なるように形成されている。即ち、第1部分配線91a及び第2部分配線91bは、互いに殆ど又は好ましくは完全に重なっている。よって、第1部分配線91a及び第2部分配線91bを、一の部分配線を配線するのに必要なTFTアレイ基板10上の面積と殆ど同じ面積のTFTアレイ基板10上の領域に配線することができる。従って、設計における平面レイアウトについて殆ど変更を加えることなく、画像信号線91の抵抗を低くすることができる。   8 and 9, in the present embodiment, in particular, the first partial wiring 91a and the second partial wiring 91b are formed so that their wiring widths are aligned with each other when viewed in plan on the TFT array substrate 10. Yes. That is, the wiring widths of the first partial wiring 91a and the second partial wiring 91b are almost or preferably completely matched. Further, the first partial wiring 91a and the second partial wiring 91b are formed so as to overlap each other. That is, the first partial wiring 91a and the second partial wiring 91b are almost or preferably completely overlapped with each other. Therefore, the first partial wiring 91a and the second partial wiring 91b can be wired in a region on the TFT array substrate 10 having almost the same area as the area on the TFT array substrate 10 necessary for wiring one partial wiring. it can. Therefore, the resistance of the image signal line 91 can be lowered with little change in the planar layout in the design.

図8及び図9において、本実施形態では特に、上述したように、第1部分配線91aは、図6を参照して上述したデータ線6aを構成する導電膜と同一膜、即ち製造工程における同一機会に成膜される同一種類の膜から形成されており、第2部分配線91bは、図6を参照して上述した容量配線400を構成する導電膜と同一膜から形成されている。よって、第1部分配線91a及び第2部分配線91bは夫々、データ線6a及び容量配線400と同一機会に形成することができる。即ち、製造工程の複雑化を招くことなく、画像信号線91を2つの導電膜から形成することができる。   8 and 9, particularly in the present embodiment, as described above, the first partial wiring 91a is the same film as the conductive film constituting the data line 6a described above with reference to FIG. 6, that is, the same in the manufacturing process. The second partial wiring 91b is formed from the same film as the conductive film constituting the capacitor wiring 400 described above with reference to FIG. Therefore, the first partial wiring 91a and the second partial wiring 91b can be formed on the same occasion as the data line 6a and the capacitor wiring 400, respectively. That is, the image signal line 91 can be formed from two conductive films without complicating the manufacturing process.

次に、図10及び図11を参照して、画像信号線とサンプリング回路との電気的な接続に関する具体的な構成について説明する。ここに図10は、画像信号線及び分岐配線のレイアウト図である。図11は、図10におけるC−C´線での断面図である。   Next, with reference to FIG. 10 and FIG. 11, a specific configuration regarding electrical connection between the image signal line and the sampling circuit will be described. FIG. 10 is a layout diagram of image signal lines and branch wirings. 11 is a cross-sectional view taken along the line CC ′ in FIG.

図10に示すように、TFTアレイ基板10上において、サンプリング回路駆動信号線117は、データ線駆動回路101から画像信号線91と交差する方向に配線され、更にサンプリングスイッチ7s毎に分岐してデータ線6aの延びる方向に配線されている。また、分岐配線116は、対応する画像信号線91に、第3層間絶縁膜43に開孔されたコンタクトホール181を介して電気的に接続される一端側よりデータ線6aの延びる方向に配線されている。そして、分岐配線116の一部はサンプリングスイッチ7sのソース電極を形成し、データ線6aの一部はサンプリングスイッチ7sのドレイン電極を形成し、サンプリング回路駆動信号線117の一部はサンプリングスイッチ7sのゲート電極を形成する。尚、図10及び図11に示すように、分岐配線116は、第1層間絶縁膜41に開孔されたコンタクトホール183を介してサンプリングスイッチ7sにおける半導体層1aと電気的に接続されている。   As shown in FIG. 10, on the TFT array substrate 10, the sampling circuit drive signal line 117 is wired in a direction intersecting with the image signal line 91 from the data line drive circuit 101, and further branched for each sampling switch 7s. It is wired in the direction in which the line 6a extends. The branch wiring 116 is wired in the direction in which the data line 6 a extends from one end side electrically connected to the corresponding image signal line 91 via the contact hole 181 opened in the third interlayer insulating film 43. ing. A part of the branch wiring 116 forms a source electrode of the sampling switch 7s, a part of the data line 6a forms a drain electrode of the sampling switch 7s, and a part of the sampling circuit drive signal line 117 forms the sampling switch 7s. A gate electrode is formed. As shown in FIGS. 10 and 11, the branch wiring 116 is electrically connected to the semiconductor layer 1 a in the sampling switch 7 s through the contact hole 183 opened in the first interlayer insulating film 41.

図11に示すように、本実施形態では特に、分岐配線116は、第1部分配線91a及び第2部分配線91bの下層側に位置する導電膜、即ち図6を参照して上述した容量電極300を構成する導電膜と同一膜から形成されている。仮に、分岐配線116が第1部分配線91a及び第2部分配線91bの間に位置する導電膜から形成された場合には、分岐配線116は、層間絶縁膜を介して第1部分配線91a及び第2部分配線91bの各々と容量を構成してしまう。しかるに本実施形態によれば、分岐配線116は、第1部分配線91aとしか容量を形成しない。即ち、分岐配線116と第2部分配線91bとの層間距離D2は、分岐配線116と第1部分配線91bとの層間距離D1に比べて長いので、分岐配線116及び第2部分配線91b間には、分岐配線116及び第1部分配線91a間に比べて、殆ど容量が発生しない。言い換えれば、分岐配線116は、第1部分配線91a及び第2部分配線91bの下層側に、このような容量が小さくなる或いは殆ど無くなる程度に離れた位置の導電膜で形成されている。よって、分岐配線116の画像信号VID1〜VID6が、第1部分配線91a及び第2部分配線91bの画像信号の影響によって変動する或いは揺らぐことを低減できる。   As shown in FIG. 11, in this embodiment, in particular, the branch wiring 116 is a conductive film located on the lower layer side of the first partial wiring 91a and the second partial wiring 91b, that is, the capacitor electrode 300 described above with reference to FIG. Is formed from the same film as the conductive film constituting the film. If the branch wiring 116 is formed of a conductive film positioned between the first partial wiring 91a and the second partial wiring 91b, the branch wiring 116 is connected to the first partial wiring 91a and the second partial wiring 91 through the interlayer insulating film. A capacitance is formed with each of the two partial wirings 91b. However, according to the present embodiment, the branch wiring 116 forms a capacitance only with the first partial wiring 91a. That is, since the interlayer distance D2 between the branch wiring 116 and the second partial wiring 91b is longer than the interlayer distance D1 between the branch wiring 116 and the first partial wiring 91b, there is no gap between the branch wiring 116 and the second partial wiring 91b. As compared with the branch wiring 116 and the first partial wiring 91a, almost no capacitance is generated. In other words, the branch wiring 116 is formed of a conductive film at a position far enough to reduce or almost eliminate such capacitance on the lower layer side of the first partial wiring 91a and the second partial wiring 91b. Therefore, the fluctuation or fluctuation of the image signals VID1 to VID6 of the branch wiring 116 due to the influence of the image signals of the first partial wiring 91a and the second partial wiring 91b can be reduced.

以上説明したように、本実施形態の液晶装置によれば、画像信号線91の配線に必要なTFTアレイ基板10上の面積を増加させることなく、画像信号線91の低抵抗化を図ることができ、最終的には、高品位な画像表示が可能となる。   As described above, according to the liquid crystal device of the present embodiment, the resistance of the image signal line 91 can be reduced without increasing the area on the TFT array substrate 10 necessary for the wiring of the image signal line 91. Finally, high-quality image display is possible.

(電子機器)
次に、上述した電気光学装置である液晶装置を各種の電子機器に適用する場合について説明する。
(Electronics)
Next, the case where the liquid crystal device which is the above-described electro-optical device is applied to various electronic devices will be described.

まず、この液晶装置をライトバルブとして用いたプロジェクタについて説明する。図12は、プロジェクタの構成例を示す平面図である。この図12に示されるように、プロジェクタ1100内部には、ハロゲンランプ等の白色光源からなるランプユニット1102が設けられている。このランプユニット1102から射出された投射光は、ライトガイド1104内に配置された4枚のミラー1106および2枚のダイクロイックミラー1108によってRGBの3原色に分離され、各原色に対応するライトバルブとしての液晶パネル1110R、1110Bおよび1110Gに入射される。   First, a projector using this liquid crystal device as a light valve will be described. FIG. 12 is a plan view showing a configuration example of the projector. As shown in FIG. 12, a projector 1100 is provided with a lamp unit 1102 composed of a white light source such as a halogen lamp. The projection light emitted from the lamp unit 1102 is separated into three primary colors of RGB by four mirrors 1106 and two dichroic mirrors 1108 arranged in the light guide 1104, and serves as a light valve corresponding to each primary color. The light enters the liquid crystal panels 1110R, 1110B, and 1110G.

液晶パネル1110R、1110Bおよび1110Gの構成は、上述した液晶装置と同等であり、画像信号処理回路から供給されるR、G、Bの原色信号でそれぞれ駆動されるものである。そして、これらの液晶パネルによって変調された光は、ダイクロイックプリズム1112に3方向から入射される。このダイクロイックプリズム1112においては、RおよびBの光が90度に屈折する一方、Gの光が直進する。したがって、各色の画像が合成される結果、投射レンズ1114を介して、スクリーン等にカラー画像が投写されることとなる。   The configurations of the liquid crystal panels 1110R, 1110B, and 1110G are the same as those of the liquid crystal device described above, and are driven by R, G, and B primary color signals supplied from the image signal processing circuit. The light modulated by these liquid crystal panels enters the dichroic prism 1112 from three directions. In this dichroic prism 1112, R and B light is refracted at 90 degrees, while G light travels straight. Accordingly, as a result of the synthesis of the images of the respective colors, a color image is projected onto the screen or the like via the projection lens 1114.

ここで、各液晶パネル1110R、1110Bおよび1110Gによる表示像について着目すると、液晶パネル1110Gによる表示像は、液晶パネル1110R、1110Bによる表示像に対して左右反転することが必要となる。   Here, paying attention to the display images by the liquid crystal panels 1110R, 1110B, and 1110G, the display image by the liquid crystal panel 1110G needs to be horizontally reversed with respect to the display images by the liquid crystal panels 1110R, 1110B.

なお、液晶パネル1110R、1110Bおよび1110Gには、ダイクロイックミラー1108によって、R、G、Bの各原色に対応する光が入射するので、カラーフィルタを設ける必要はない。   Note that since light corresponding to the primary colors R, G, and B is incident on the liquid crystal panels 1110R, 1110B, and 1110G by the dichroic mirror 1108, it is not necessary to provide a color filter.

次に、液晶装置を、モバイル型のパーソナルコンピュータに適用した例について説明する。図13は、このパーソナルコンピュータの構成を示す斜視図である。図13において、コンピュータ1200は、キーボード1202を備えた本体部1204と、液晶表示ユニット1206とから構成されている。この液晶表示ユニット1206は、先に述べた液晶装置1005の背面にバックライトを付加することにより構成されている。   Next, an example in which the liquid crystal device is applied to a mobile personal computer will be described. FIG. 13 is a perspective view showing the configuration of the personal computer. In FIG. 13, the computer 1200 includes a main body 1204 provided with a keyboard 1202 and a liquid crystal display unit 1206. The liquid crystal display unit 1206 is configured by adding a backlight to the back surface of the liquid crystal device 1005 described above.

さらに、液晶装置を、携帯電話に適用した例について説明する。図14は、この携帯電話の構成を示す斜視図である。図14において、携帯電話1300は、複数の操作ボタン1302とともに、反射型の液晶装置1005を備えるものである。この反射型の液晶装置1005にあっては、必要に応じてその前面にフロントライトが設けられる。   Further, an example in which the liquid crystal device is applied to a mobile phone will be described. FIG. 14 is a perspective view showing the configuration of this mobile phone. In FIG. 14, a mobile phone 1300 includes a reflective liquid crystal device 1005 together with a plurality of operation buttons 1302. In the reflective liquid crystal device 1005, a front light is provided on the front surface thereof as necessary.

尚、図12から図14を参照して説明した電子機器の他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、POS端末、タッチパネルを備えた装置等などが挙げられる。そして、これらの各種電子機器に適用可能なのは言うまでもない。   In addition to the electronic devices described with reference to FIGS. 12 to 14, a liquid crystal television, a viewfinder type, a monitor direct-view type video tape recorder, a car navigation device, a pager, an electronic notebook, a calculator, a word processor, a work Examples include a station, a videophone, a POS terminal, a device equipped with a touch panel and the like. Needless to say, the present invention can be applied to these various electronic devices.

また本発明は、上述の実施形態で説明した液晶装置以外にも、シリコン基板上に素子を形成する反射型液晶装置(LCOS)、プラズマディスプレイ(PDP)、電界放出型ディスプレイ(FED、SED)、有機ELディスプレイ等にも適用可能である。   In addition to the liquid crystal device described in the above embodiment, the present invention also includes a reflective liquid crystal device (LCOS) in which elements are formed on a silicon substrate, a plasma display (PDP), a field emission display (FED, SED), It can also be applied to an organic EL display or the like.

本発明は、上述した実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う電気光学装置及び該電気光学装置を備えてなる電子機器もまた本発明の技術的範囲に含まれるものである。   The present invention is not limited to the above-described embodiments, and can be appropriately changed without departing from the spirit or concept of the invention that can be read from the claims and the entire specification. An electronic apparatus including the electro-optical device is also included in the technical scope of the present invention.

第1実施形態に係る液晶装置の全体構成を示す平面図である。It is a top view which shows the whole structure of the liquid crystal device which concerns on 1st Embodiment. 図1におけるH−H´線での断面図である。It is sectional drawing in the HH 'line in FIG. 複数の画素部における各種素子、配線等の等価回路である。It is an equivalent circuit of various elements and wirings in a plurality of pixel portions. 相隣接する複数の画素部の平面図であって、下層部分(図6における符号70(蓄積容量)までの下層の部分)に係る構成のみを示すものである。FIG. 9 is a plan view of a plurality of adjacent pixel portions, and shows only a configuration relating to a lower layer portion (a lower layer portion up to reference numeral 70 (storage capacitor) in FIG. 6). 相隣接する複数の画素部の平面図であって、上層部分(図6における符号70(蓄積容量)を超えて上層の部分)に係る構成のみを示すものである。FIG. 9 is a plan view of a plurality of adjacent pixel portions, and shows only the configuration relating to the upper layer portion (the upper layer portion beyond reference numeral 70 (storage capacity) in FIG. 6). 図4及び図5を重ね合わせた場合のA−A´線での断面図である。It is sectional drawing in the AA 'line at the time of superimposing FIG.4 and FIG.5. データ線駆動回路、サンプリング回路、画像信号線及びデータ線の電気的な接続関係を示す説明図である。It is explanatory drawing which shows the electrical connection relation of a data line drive circuit, a sampling circuit, an image signal line, and a data line. 画像信号線の平面レイアウトを示す平面図である。It is a top view which shows the planar layout of an image signal line. 図8におけるB−B´線での断面図である。It is sectional drawing in the BB 'line in FIG. 画像信号線及び分岐配線のレイアウト図である。It is a layout diagram of an image signal line and branch wiring. 図10におけるC−C´線での断面図である。It is sectional drawing in the CC 'line in FIG. 電気光学装置を適用した電子機器の一例たるプロジェクタの構成を示す平面図である。It is a top view which shows the structure of the projector which is an example of the electronic device to which the electro-optical apparatus is applied. 電気光学装置を適用した電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。1 is a perspective view showing a configuration of a personal computer as an example of an electronic apparatus to which an electro-optical device is applied. 電気光学装置を適用した電子機器の一例たる携帯電話の構成を示す斜視図である。It is a perspective view which shows the structure of the mobile telephone which is an example of the electronic device to which the electro-optical apparatus is applied.

符号の説明Explanation of symbols

9a…画素電極、6a…データ線、7…サンプリング回路、7s…サンプリングスイッチ、10…TFTアレイ基板、10a…画像表示領域、11a…走査線、20…対向基板、21…対向電極、30…画素スイッチング用TFT、41、42、43、44…層間絶縁膜、50…液晶層、91…画像信号線、91a、91b…部分配線、101…データ線駆動回路、102…外部回路接続端子、104…走査線駆動回路   DESCRIPTION OF SYMBOLS 9a ... Pixel electrode, 6a ... Data line, 7 ... Sampling circuit, 7s ... Sampling switch, 10 ... TFT array substrate, 10a ... Image display area, 11a ... Scanning line, 20 ... Counter substrate, 21 ... Counter electrode, 30 ... Pixel Switching TFT, 41, 42, 43, 44 ... interlayer insulating film, 50 ... liquid crystal layer, 91 ... image signal line, 91a, 91b ... partial wiring, 101 ... data line driving circuit, 102 ... external circuit connection terminal, 104 ... Scan line drive circuit

Claims (7)

データ線と、前記データ線に電気的に接続されたトランジスタと、前記トランジスタに対応して設けられた画素電極と、一方の電極が容量線に電気的に接続されるとともに他方の電極が画素電極に電気的に接続された蓄積容量と、前記データ線に画像信号を供給するための画像信号線と、前記画像信号線に電気的に接続された外部回路接続端子と、を備え、
前記容量線は、前記データ線が設けられた層と、前記画素電極が設けられた層の間に設けられており、
前記画像信号線は、前記データ線を構成する導電膜と同一膜から形成される第1部分配線と、前記容量線を構成する導電膜と同一膜から形成される第2部分配線を有するとともに、前記第1部分配線と前記第2部分配線との間の絶縁膜に設けられた第1コンタクトホールを介して接続されており、
前記第2部分配線は、前記外部回路接続端子から延設される、ことを特徴とする電気光学装置。
A data line; a transistor electrically connected to the data line; a pixel electrode provided corresponding to the transistor; one electrode electrically connected to the capacitor line; and the other electrode being a pixel electrode A storage capacitor electrically connected to the data line; an image signal line for supplying an image signal to the data line; and an external circuit connection terminal electrically connected to the image signal line.
The capacitor line is provided between a layer in which the data line is provided and a layer in which the pixel electrode is provided,
The image signal line includes a first partial wiring formed from the same film as the conductive film forming the data line, and a second partial wiring formed from the same film as the conductive film forming the capacitor line. Connected through a first contact hole provided in an insulating film between the first partial wiring and the second partial wiring;
The electro-optical device, wherein the second partial wiring extends from the external circuit connection terminal.
前記画像信号線から分岐する分岐配線と、前記分岐配線と前記データ線との間に接続されたサンプリングスイッチと、データ線駆動回路からサンプリング回路駆動信号を前記サンプリングスイッチのゲートに供給するサンプリング回路駆動信号線と、をさらに備え、
前記分岐配線は、前記第1部分配線及び前記第2部分配線の下層側に位置する導電膜で形成される、ことを特徴とする請求項1に記載の電気光学装置。
A branch wiring branching from the image signal line, a sampling switch connected between the branch wiring and the data line, and a sampling circuit driving for supplying a sampling circuit driving signal from a data line driving circuit to the gate of the sampling switch A signal line;
The electro-optical device according to claim 1, wherein the branch wiring is formed of a conductive film located on a lower layer side of the first partial wiring and the second partial wiring.
前記一方の電極は、前記データ線が設けられた層の下層側に位置する導電膜で形成され、
前記分岐配線は、前記一方の電極と同一膜で形成される、ことを特徴とする請求項2に記載の電気光学装置。
The one electrode is formed of a conductive film located on a lower layer side of the layer provided with the data line,
The electro-optical device according to claim 2, wherein the branch wiring is formed of the same film as the one electrode.
前記第1部分配線は、前記基板上で平面的に見て、前記外部回路接続端子の位置する領域において開孔されたコンタクトホールを介して前記外部回路接続端子と夫々電気的に接続されることを特徴とする請求項1から3のいずれか一項に記載の電気光学装置。   The first partial wiring is electrically connected to each of the external circuit connection terminals through a contact hole opened in a region where the external circuit connection terminal is located in a plan view on the substrate. The electro-optical device according to any one of claims 1 to 3. 前記第1部分配線と前記第2部分配線は、基板上で平面的に見て少なくとも部分的に互いに重なる部分を含み、前記互いに重なる部分において少なくとも一つのコンタクトホールを介して互いに電気的に接続されることを特徴とする請求項1から4のいずれか一項に記載の電気光学装置。   The first partial wiring and the second partial wiring include a portion that overlaps at least partially when viewed in plan on the substrate, and is electrically connected to each other through at least one contact hole in the overlapping portion. 5. The electro-optical device according to claim 1, wherein the electro-optical device is provided. 前記第1部分配線と前記第2部分配線は、基板上で平面的に見て、各々の配線幅が互いに揃うように、且つ、互いに重なるように形成されることを特徴とする請求項1から5のいずれか一項に記載の電気光学装置。   2. The first partial wiring and the second partial wiring are formed so that each wiring width is aligned with each other and overlaps each other when viewed in plan on the substrate. The electro-optical device according to claim 5. 請求項1から6のいずれか一項に記載の電気光学装置を具備してなることを特徴とする電子機器。   An electronic apparatus comprising the electro-optical device according to claim 1.
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