JP5103155B2 - Semiconductor device and manufacturing method thereof - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a technique for increasing the number of terminals of a semiconductor device and downsizing the semiconductor device. <P>SOLUTION: An electrode 15 of a semiconductor chip 5 mounted on a wiring board 2 and connection terminals 25a, 25b and 25c of a wiring board 2 are connected by bonding wires 7a and 7b and sealed with a resin to form the semiconductor device. On a top surface of the wiring board 2, the connection terminals 25a, 25b and 25c are disposed in three columns along a side 5b of the semiconductor chip 5. The bonding wire 7a having a low loop height is connected to the connection terminal 25a in the first column closest to the side 5b of the semiconductor chip 5 among the three columns, the bonding wire 7b having a high loop height is connected to the connection terminal 25c in the third column farthest from the side 5b of the semiconductor chip 5, and the bonding wire 7a or 7b is connected to the connection terminal 25b in the second column. <P>COPYRIGHT: (C)2009,JPO&amp;INPIT

Description

本発明は、半導体装置およびその製造方法に関し、特に、配線基板に半導体チップを搭載してワイヤボンディングした半導体装置およびその製造方法に適用して有効な技術に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly, to a technique effectively applied to a semiconductor device in which a semiconductor chip is mounted on a wiring board and wire-bonded, and a manufacturing method thereof.

配線基板上に単数または複数の半導体チップを搭載し、半導体チップの電極と配線基板の接続端子をボンディングワイヤで電気的に接続し、半導体チップおよびボンディングワイヤを樹脂封止することで、半導体パッケージ形態の半導体装置が製造される。   One or more semiconductor chips are mounted on a wiring board, the electrodes of the semiconductor chip and the connection terminals of the wiring board are electrically connected by bonding wires, and the semiconductor chip and bonding wires are sealed with a resin. The semiconductor device is manufactured.

特開２００７−１０３４２３号公報（特許文献１）には、半導体チップの辺と配線基板の辺との間に、その半導体チップの辺に沿って複数の電極パッドを３列で配置した半導体装置に関する技術が記載されている。
特開２００７−１０３４２３号公報 Japanese Patent Laying-Open No. 2007-103423 (Patent Document 1) relates to a semiconductor device in which a plurality of electrode pads are arranged in three rows along a side of the semiconductor chip between the side of the semiconductor chip and the side of the wiring board. The technology is described.
JP 2007-103423 A

本発明者の検討によれば、次のことが分かった。   According to the study of the present inventor, the following has been found.

半導体パッケージ形態の半導体装置は、多端子化や小型化（小面積化および薄型化）の要求がある。   A semiconductor device in the form of a semiconductor package is required to be multi-terminal and miniaturized (smaller and thinner).

半導体パッケージ形態の半導体装置を製造するには、配線基板上に半導体チップを搭載して半導体チップの電極パッドと配線基板の接続端子との間をボンディングワイヤで接続する。配線基板に半導体チップを搭載した状態では、その半導体チップの電極パッドと接続する配線基板の接続端子は、半導体チップの辺に沿って配列される。   To manufacture a semiconductor device in the form of a semiconductor package, a semiconductor chip is mounted on a wiring board, and the electrode pads of the semiconductor chip and the connection terminals of the wiring board are connected by bonding wires. In a state where the semiconductor chip is mounted on the wiring board, the connection terminals of the wiring board connected to the electrode pads of the semiconductor chip are arranged along the sides of the semiconductor chip.

半導体チップの電極パッドと接続する配線基板の接続端子を、その半導体チップの辺に沿って一列に配列させた場合には、半導体チップの電極パッド数の増加に伴いそれと接続する接続端子数が増加すると、接続端子を配列させるのに要する長さが増加することから、配線基板の寸法（平面寸法）が大きくなり、半導体装置の大型化（大面積化）を招いてしまう。これを防止するために、接続端子の配列ピッチ（間隔）を短くすることも考えられるが、これはボンディングワイヤ同士の干渉を生じやすくする。従って、接続端子の配列ピッチ（間隔）を広げることと、半導体装置の小型化を両立させることが望まれる。   When the connection terminals of the wiring board connected to the electrode pads of the semiconductor chip are arranged in a line along the side of the semiconductor chip, the number of connection terminals connected to it increases as the number of electrode pads of the semiconductor chip increases. Then, since the length required to arrange the connection terminals increases, the dimension (planar dimension) of the wiring board increases, leading to an increase in size (area increase) of the semiconductor device. In order to prevent this, it is conceivable to shorten the arrangement pitch (interval) of the connection terminals, but this easily causes interference between bonding wires. Therefore, it is desired to increase both the arrangement pitch (interval) of the connection terminals and to reduce the size of the semiconductor device.

このため、配線基板の接続端子を半導体チップの辺に沿って２列に配列させて、半導体チップの電極パッドとボンディングワイヤで接続することが考えられる。半導体チップの電極パッドと接続する配線基板の接続端子を、その半導体チップの辺に沿って２列に配列させれば、１列に配列させた場合に比べて、接続端子の配列ピッチ（間隔）を広げることができ、半導体装置の小型化（小面積化）が可能であり、また、ボンディングワイヤのループ高さを変えることで、ボンディングワイヤ同士の干渉を生じにくくすることができる。   For this reason, it is conceivable that the connection terminals of the wiring board are arranged in two rows along the side of the semiconductor chip and connected to the electrode pads of the semiconductor chip with bonding wires. If the connection terminals of the wiring board connected to the electrode pads of the semiconductor chip are arranged in two rows along the side of the semiconductor chip, the arrangement pitch (interval) of the connection terminals is larger than that in the case where the connection terminals are arranged in one row. The semiconductor device can be reduced in size (reduced area), and the bonding wire can be made less susceptible to interference by changing the loop height of the bonding wire.

しかしながら、近年では、前記特許文献１の図１に示すように、１つの半導体装置でシステムを構築するＳＩＰ（System In Package）構造が提案されている。ＳＩＰ構造は、複数の半導体装置が１つの配線基板上に搭載されるため、電極パッドの総数が多く、それに接続する配線基板の接続端子の数が極めて多くなっている。このため、半導体チップの電極パッドと接続する配線基板の接続端子を、その半導体チップの辺に沿って２列に配列させる方法だけでは、半導体装置の小型化を実現しながら、多端子化に対応するのが困難である。例えば、単にボンディングワイヤ同士の干渉のみを考慮すれば、配線基板の接続端子を半導体チップの辺に沿って、より多列（例えば４列以上）に配列させればよいが、配列数があまり多くなると、半導体チップの辺（端部）から配線基板の辺（端部）までの距離（間隔）を広くする必要があるので、かえって半導体装置の大型化（大面積化）を招いてしまうおそれがある。   However, in recent years, as shown in FIG. 1 of Patent Document 1, a SIP (System In Package) structure in which a system is constructed with one semiconductor device has been proposed. In the SIP structure, since a plurality of semiconductor devices are mounted on one wiring board, the total number of electrode pads is large, and the number of connection terminals of the wiring board connected thereto is extremely large. For this reason, it is possible to reduce the size of the semiconductor device and to increase the number of terminals only by arranging the connection terminals of the wiring board connected to the electrode pads of the semiconductor chip in two rows along the side of the semiconductor chip. Difficult to do. For example, if only the interference between bonding wires is considered, the connection terminals of the wiring board may be arranged in more rows (for example, 4 rows or more) along the side of the semiconductor chip. Then, since it is necessary to increase the distance (interval) from the side (end part) of the semiconductor chip to the side (end part) of the wiring board, there is a possibility that the semiconductor device may be increased in size (increase in area). is there.

そこで、前記特許文献１の図９に示すように、配線基板の接続端子を半導体チップの辺に沿って３列に配列させることが考えられる。ここで、配線基板の接続端子を半導体チップの辺に沿って複数列に配列させた場合、ボンディングワイヤのループ高さが全て同じであると、ボンディングワイヤ同士の接触や干渉が生じる可能性があり、半導体装置の信頼性を低下させる恐れがある。   Therefore, as shown in FIG. 9 of Patent Document 1, it is conceivable to arrange the connection terminals of the wiring board in three rows along the side of the semiconductor chip. Here, when the connection terminals of the wiring board are arranged in a plurality of rows along the side of the semiconductor chip, if the loop heights of the bonding wires are all the same, contact or interference between the bonding wires may occur. There is a risk of reducing the reliability of the semiconductor device.

そこで、前記特許文献１の図１１乃至図１３に示すように、配線基板の接続端子を３列に配列させたのに合わせて、ループ高さが異なる３種類のボンディングワイヤを用いることも考えられる。   Therefore, as shown in FIGS. 11 to 13 of Patent Document 1, it is conceivable to use three types of bonding wires having different loop heights in accordance with the arrangement of the connection terminals of the wiring board in three rows. .

このような前記特許文献１の構成であれば、接続端子の配列ピッチ（間隔）を広げてボンディングワイヤ同士の干渉を防止することと、半導体装置の小型化との両立に有効と考えられる。   Such a configuration of Patent Document 1 is considered to be effective for coexistence of preventing the interference between bonding wires by widening the arrangement pitch (interval) of the connection terminals and reducing the size of the semiconductor device.

しかしながら、本発明者は、半導体装置の小型化として、小面積化だけでなく、薄型化も実現できるＳＩＰ構造について検討している。   However, the present inventor is examining a SIP structure that can realize not only a reduction in area but also a reduction in thickness as a reduction in size of a semiconductor device.

すなわち、本発明者は、半導体装置の小面積化を実現するために、複数の半導体チップを全て積層する構造について検討している。   That is, the present inventor is examining a structure in which a plurality of semiconductor chips are all stacked in order to reduce the area of the semiconductor device.

１つの半導体装置でシステムを構築することにのみ着目すれば、前記特許文献１の図１に示すように、配線基板上に複数の半導体チップを並べて搭載してもよいが、全ての半導体チップを積層する構造に比べると、半導体装置の外形寸法を低減できない。   If attention is paid only to constructing a system with one semiconductor device, a plurality of semiconductor chips may be mounted side by side on a wiring board as shown in FIG. Compared with the stacked structure, the external dimensions of the semiconductor device cannot be reduced.

また、前記特許文献１の図１１乃至図１３に示すように、３列に配置された接続端子に合わせて、ボンディングワイヤのループ高さも３種類（３段）にした場合、最もループ高さが高いボンディングワイヤ（最上段のボンディングワイヤ）が封止樹脂から露出しないように、接続端子を２列に配置する構造に比べて、封止樹脂の厚みを厚くする必要が生じる。特に、配線基板上に複数の半導体チップを積み重ねて構成した半導体装置では、積み重ねた半導体チップの分だけ半導体装置の厚みが厚くなるため、ループ高さが異なる３種類のボンディングワイヤを用いたことによる封止樹脂の厚膜化の影響は大きい。そのため、複数の半導体チップを積層させるＳＩＰ構造では、半導体装置の薄型化についても検討する必要がある。   Further, as shown in FIG. 11 to FIG. 13 of Patent Document 1, when the loop height of the bonding wire is set to three types (three stages) according to the connection terminals arranged in three rows, the loop height is the highest. It is necessary to increase the thickness of the sealing resin as compared with the structure in which the connection terminals are arranged in two rows so that the high bonding wire (uppermost bonding wire) is not exposed from the sealing resin. In particular, in a semiconductor device configured by stacking a plurality of semiconductor chips on a wiring board, the thickness of the semiconductor device is increased by the amount of the stacked semiconductor chips, so that three types of bonding wires having different loop heights are used. The effect of increasing the thickness of the sealing resin is significant. Therefore, in the SIP structure in which a plurality of semiconductor chips are stacked, it is necessary to consider the reduction in the thickness of the semiconductor device.

本発明の目的は、半導体装置を小型化できる技術を提供することにある。   An object of the present invention is to provide a technique capable of downsizing a semiconductor device.

また、本発明の目的は、半導体装置の信頼性を向上させることができる技術を提供することにある。   Another object of the present invention is to provide a technique capable of improving the reliability of a semiconductor device.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。   Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

代表的な実施の形態による半導体装置およびその製造方法は、配線基板の主面に設けた複数の端子を、前記配線基板に搭載した半導体チップの第１の辺に沿って３列に配列させている。そして、前記３列のうち最も前記半導体チップに近い１列目の前記端子には、第１のループ高さを有する第１ボンディングワイヤを接続し、前記３列のうち最も前記半導体チップから遠い３列目の前記端子には、前記第１のループ高さよりも高い第２のループ高さを有する第２ボンディングワイヤを接続し、前記３列のうち真ん中の２列目の前記端子には、前記第１ボンディングワイヤまたは前記第２ボンディングワイヤを接続している。   In a semiconductor device and a manufacturing method thereof according to a typical embodiment, a plurality of terminals provided on a main surface of a wiring board are arranged in three rows along a first side of a semiconductor chip mounted on the wiring board. Yes. A first bonding wire having a first loop height is connected to the terminal in the first row that is closest to the semiconductor chip in the three rows, and 3 terminals farthest from the semiconductor chip in the three rows. A second bonding wire having a second loop height higher than the first loop height is connected to the terminal in the row, and the terminal in the second row in the middle of the three rows The first bonding wire or the second bonding wire is connected.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。   Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

代表的な実施の形態によれば、半導体装置を小型化することができる。   According to the representative embodiment, the semiconductor device can be reduced in size.

また、半導体装置の信頼性を向上させることができる。   In addition, the reliability of the semiconductor device can be improved.

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。   In the following embodiments, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments. However, unless otherwise specified, they are not irrelevant to each other. There are some or all of the modifications, details, supplementary explanations, and the like. Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), especially when clearly indicated and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and may be more or less than the specific number. Further, in the following embodiments, the constituent elements (including element steps and the like) are not necessarily indispensable unless otherwise specified and apparently essential in principle. Needless to say. Similarly, in the following embodiments, when referring to the shapes, positional relationships, etc. of the components, etc., the shapes are substantially the same unless otherwise specified, or otherwise apparent in principle. And the like are included. The same applies to the above numerical values and ranges.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted. In the following embodiments, the description of the same or similar parts will not be repeated in principle unless particularly necessary.

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。   In the drawings used in the embodiments, hatching may be omitted even in a cross-sectional view so as to make the drawings easy to see. Further, even a plan view may be hatched to make the drawing easy to see.

（実施の形態１）
本発明の一実施の形態の半導体装置およびその製造方法（製造工程）を図面を参照して説明する。 (Embodiment 1)
A semiconductor device and a manufacturing method (manufacturing process) of an embodiment of the present invention will be described with reference to the drawings.

図１および図２は、本発明の一実施の形態である半導体装置１の断面図（全体断面図、側面断面図）、図３〜図６は半導体装置１の要部断面図である。図３〜図６は、図１の半導体装置１の端部近傍の部分拡大図に対応する。但し、図３は、ボンディングワイヤ７のうち、半導体チップ５の電極１５と配線基板２の接続端子２５ａとを接続するボンディングワイヤ７ａが示された要部断面図であり、図４は、ボンディングワイヤ７のうち、半導体チップ５の電極１５と配線基板２の接続端子２５ｂとを接続するボンディングワイヤ７ｂが示された要部断面図である。また、図５は、ボンディングワイヤ７のうち、半導体チップ５の電極１５と配線基板２の接続端子２５ｂとを接続するボンディングワイヤ７ａが示された要部断面図であり、図６は、ボンディングワイヤ７のうち、半導体チップ５の電極１５と配線基板２の接続端子２５ｃとを接続するボンディングワイヤ７ｂが示された要部断面図である。   1 and 2 are cross-sectional views (overall cross-sectional views and side cross-sectional views) of a semiconductor device 1 according to an embodiment of the present invention, and FIGS. 3 to 6 are main-portion cross-sectional views of the semiconductor device 1. FIG. 3 to 6 correspond to partial enlarged views of the vicinity of the end of the semiconductor device 1 of FIG. However, FIG. 3 is a cross-sectional view of the main part showing the bonding wire 7a for connecting the electrode 15 of the semiconductor chip 5 and the connection terminal 25a of the wiring board 2 among the bonding wires 7, and FIG. 7 is a cross-sectional view of a main part showing a bonding wire 7b for connecting the electrode 15 of the semiconductor chip 5 and the connection terminal 25b of the wiring board 2 among the bonding wires 7b. FIG. 5 is a cross-sectional view of the main part showing the bonding wire 7a for connecting the electrode 15 of the semiconductor chip 5 and the connection terminal 25b of the wiring board 2 in the bonding wire 7. FIG. 7 is a cross-sectional view of a main part showing a bonding wire 7b for connecting the electrode 15 of the semiconductor chip 5 and the connection terminal 25c of the wiring substrate 2 among the semiconductor chip 5.

また、図７〜９は、封止樹脂８を透視したときの半導体装置１の上面図（平面図）である。但し、図７は、ボンディングワイヤ６，７の図示を省略してある。また、図８は、図７に、半導体チップ３，４の電極１３，１４と配線基板２の接続端子２３，２４との間を接続するボンディングワイヤ６を追加した図である。また、図９は、図７から半導体チップ３，４の図示を省略し、かつ半導体チップ５の電極１５と配線基板２の接続端子２５との間を接続するボンディングワイヤ７を追加した図である。また、図７のＡ−Ａ線における半導体装置１の断面が、図１にほぼ対応し、図７のＢ−Ｂ線における半導体装置１の断面が、図２にほぼ対応する。   7 to 9 are top views (plan views) of the semiconductor device 1 when the sealing resin 8 is seen through. However, in FIG. 7, the bonding wires 6 and 7 are not shown. 8 is a diagram in which bonding wires 6 for connecting the electrodes 13 and 14 of the semiconductor chips 3 and 4 and the connection terminals 23 and 24 of the wiring board 2 are added to FIG. FIG. 9 is a view in which the semiconductor chips 3 and 4 are omitted from FIG. 7 and a bonding wire 7 for connecting the electrode 15 of the semiconductor chip 5 and the connection terminal 25 of the wiring board 2 is added. . Further, the cross section of the semiconductor device 1 taken along the line AA in FIG. 7 substantially corresponds to FIG. 1, and the cross section of the semiconductor device 1 taken along the line BB in FIG.

図１〜図９に示される本実施の形態の半導体装置１は、半導体パッケージ形態の半導体装置である。   The semiconductor device 1 of the present embodiment shown in FIGS. 1 to 9 is a semiconductor device in the form of a semiconductor package.

本実施の形態の半導体装置１は、配線基板２と、配線基板２の上面２ａ上に搭載された複数の半導体チップ３，４，５と、各半導体チップ３，４，５の表面の複数の電極１３，１４，１５とこれに対応する配線基板２の複数の接続端子２３,２４，２５とを電気的に接続する複数のボンディングワイヤ６，７と、半導体チップ３，４，５およびボンディングワイヤ６，７を含む配線基板２の上面２ａを覆う封止樹脂８とを有している。半導体装置１の下面に相当する配線基板２の下面２ｂには、外部端子（外部接続用端子）として複数の半田ボール９が設けられている。   The semiconductor device 1 according to the present embodiment includes a wiring board 2, a plurality of semiconductor chips 3, 4, 5 mounted on the upper surface 2a of the wiring board 2, and a plurality of surfaces on the surfaces of the semiconductor chips 3, 4, 5. A plurality of bonding wires 6, 7 that electrically connect the electrodes 13, 14, 15 and a plurality of connection terminals 23, 24, 25 of the wiring board 2 corresponding thereto, semiconductor chips 3, 4, 5, and bonding wires 6 and 7 and a sealing resin 8 covering the upper surface 2a of the wiring board 2. A plurality of solder balls 9 are provided as external terminals (external connection terminals) on the lower surface 2 b of the wiring board 2 corresponding to the lower surface of the semiconductor device 1.

各半導体チップ３，４，５は、その厚さと交差する平面形状が矩形（四角形）であり、例えば、単結晶シリコンなどからなる半導体基板（半導体ウエハ）の主面に種々の半導体素子または半導体集積回路を形成した後、必要に応じて半導体基板の裏面研削を行ってから、ダイシングなどにより半導体基板を各半導体チップに分離して製造したものである。例えば、半導体チップ３は、ＤＲＡＭのような揮発性メモリが形成されたメモリチップであり、半導体チップ４は、不揮発性メモリが形成されたメモリチップ（フラッシュメモリチップ）であり、半導体チップ５は、半導体チップ３，４（のメモリ）を制御するための制御回路が形成された制御用チップ（マイコン）である。このため、半導体装置１は、機能が異なる集積回路がそれぞれ形成された複数の半導体チップ３，４，５を配線基板２に搭載して１つのシステムを構成したＳＩＰ（System In Package）型の半導体装置とみなすことができる。   Each semiconductor chip 3, 4, 5 has a rectangular shape (square) intersecting with its thickness, and various semiconductor elements or semiconductor integrations are formed on the main surface of a semiconductor substrate (semiconductor wafer) made of, for example, single crystal silicon. After the circuit is formed, the back surface of the semiconductor substrate is ground as necessary, and then the semiconductor substrate is separated into each semiconductor chip by dicing or the like. For example, the semiconductor chip 3 is a memory chip in which a volatile memory such as a DRAM is formed, the semiconductor chip 4 is a memory chip (flash memory chip) in which a nonvolatile memory is formed, and the semiconductor chip 5 is This is a control chip (microcomputer) in which a control circuit for controlling the semiconductor chips 3 and 4 (memory thereof) is formed. Therefore, the semiconductor device 1 is a SIP (System In Package) type semiconductor in which a plurality of semiconductor chips 3, 4, and 5, each having an integrated circuit having a different function, are mounted on a wiring board 2 to constitute one system. It can be regarded as a device.

なお、半導体チップ３，４，５において、電極１３，１４，１５が形成された側の主面を半導体チップ３，４，５の表面と呼び、電極１３，１４，１５が形成された側の主面（すなわち表面）とは反対側の主面を半導体チップ３，４，５の裏面と呼ぶものとする。   In the semiconductor chips 3, 4, 5, the main surface on the side where the electrodes 13, 14, 15 are formed is called the surface of the semiconductor chips 3, 4, 5, and the side on which the electrodes 13, 14, 15 are formed. The main surface opposite to the main surface (that is, the front surface) is referred to as the back surface of the semiconductor chips 3, 4, and 5.

半導体チップ（第２半導体チップ）３は、配線基板２上面２ａ上に接着材（接合材、接着材層）１０を介して搭載（配置）され、半導体チップ３の裏面が配線基板２の上面２ａに接着材１０によって接着され固定されている。すなわち、半導体チップ３の裏面が配線基板２の上面２aと対向するように、接着材１０を介して半導体チップ３が配線基板２の上面２a上に搭載されている。接着材１０は、ペースト型の接着材（例えば銀ペーストなど）を用いることができるが、ダイアタッチフィルム（ダイボンディングフィルム、接着用フィルム）のようなフィルム型の接着材を用いることもできる。   The semiconductor chip (second semiconductor chip) 3 is mounted (arranged) on the upper surface 2 a of the wiring substrate 2 via an adhesive (bonding material, adhesive layer) 10, and the back surface of the semiconductor chip 3 is the upper surface 2 a of the wiring substrate 2. Are bonded and fixed to each other by an adhesive 10. That is, the semiconductor chip 3 is mounted on the upper surface 2 a of the wiring board 2 via the adhesive 10 so that the back surface of the semiconductor chip 3 faces the upper surface 2 a of the wiring board 2. As the adhesive 10, a paste-type adhesive (for example, silver paste) can be used, but a film-type adhesive such as a die attach film (die bonding film, adhesive film) can also be used.

半導体チップ（第３半導体チップ）４は、半導体チップ３の表面上に接着材（接合材、接着材層）１１を介して搭載（配置）され、半導体チップ４の裏面が半導体チップ３の表面に接着材１１によって接着され固定されている。すなわち、半導体チップ４の裏面が半導体チップ３の主面と対向するように、接着材１１を介して半導体チップ４が半導体チップ３の主面上に搭載されている。接着材１１は、ダイアタッチフィルム（ダイボンディングフィルム、接着用フィルム）のようなフィルム型の接着材であれば、より好ましく、これにより、半導体チップ４のダイボンディング時に半導体チップ３の電極１３に接着材が付着するのを防止できる。   The semiconductor chip (third semiconductor chip) 4 is mounted (arranged) on the surface of the semiconductor chip 3 via an adhesive (bonding material, adhesive layer) 11, and the back surface of the semiconductor chip 4 is placed on the surface of the semiconductor chip 3. It is bonded and fixed by an adhesive 11. That is, the semiconductor chip 4 is mounted on the main surface of the semiconductor chip 3 via the adhesive 11 so that the back surface of the semiconductor chip 4 faces the main surface of the semiconductor chip 3. The adhesive material 11 is more preferably a film-type adhesive material such as a die attach film (die bonding film, adhesive film), whereby it adheres to the electrode 13 of the semiconductor chip 3 during die bonding of the semiconductor chip 4. The material can be prevented from adhering.

半導体チップ（第１半導体チップ）５は、半導体チップ４の表面上に接着材（接合材、接着材層）１２を介して搭載（配置）され、半導体チップ５の裏面（表面５ａとは反対側の主面）が半導体チップ４の表面に接着材１２によって接着され固定されている。すなわち、半導体チップ５の裏面が半導体チップ４の主面と対向するように、接着材１２を介して半導体チップ５が半導体チップ４の主面上に搭載されている。接着材１２は、ダイアタッチフィルム（ダイボンディングフィルム、接着用フィルム）のようなフィルム型の接着材であれば、より好ましく、これにより、半導体チップ５のダイボンディング時に半導体チップ４の電極１４に接着材が付着するのを防止できる。従って、半導体チップ５は、配線基板２の上面２ａ上に、下から接着材１０、半導体チップ３、接着材１１、半導体チップ４および接着材１２を介して搭載されている。   The semiconductor chip (first semiconductor chip) 5 is mounted (arranged) on the surface of the semiconductor chip 4 via an adhesive (bonding material, adhesive layer) 12, and the back surface of the semiconductor chip 5 (opposite to the front surface 5a). Is adhered and fixed to the surface of the semiconductor chip 4 with an adhesive 12. That is, the semiconductor chip 5 is mounted on the main surface of the semiconductor chip 4 via the adhesive 12 so that the back surface of the semiconductor chip 5 faces the main surface of the semiconductor chip 4. The adhesive material 12 is more preferably a film-type adhesive material such as a die attach film (die bonding film, adhesive film), whereby it adheres to the electrode 14 of the semiconductor chip 4 when the semiconductor chip 5 is die bonded. The material can be prevented from adhering. Therefore, the semiconductor chip 5 is mounted on the upper surface 2 a of the wiring board 2 from below through the adhesive 10, the semiconductor chip 3, the adhesive 11, the semiconductor chip 4, and the adhesive 12.

半導体チップ３は、平面形状が四角形から成り、詳細には互いに対向する２つの長辺と、この長辺と交差し、互いに対向する２つの短辺を含む長方形から成る表面を有しており、その表面において、夫々の短辺に沿って形成された複数の電極（ボンディングパッド、パッド電極、電極パッド、端子、第３電極）１３を有している。この電極１３は、ボンディングワイヤ接続用の電極であり、半導体チップ３の内部または表層部分に形成された半導体素子または半導体集積回路（メモリ回路など）に電気的に接続されている。   The semiconductor chip 3 has a quadrangular planar shape, specifically, two long sides that face each other, and a surface that includes a rectangle that intersects the long sides and includes two short sides that face each other. On its surface, it has a plurality of electrodes (bonding pads, pad electrodes, electrode pads, terminals, third electrodes) 13 formed along the respective short sides. The electrode 13 is an electrode for bonding wire connection, and is electrically connected to a semiconductor element or a semiconductor integrated circuit (memory circuit or the like) formed inside or on the surface layer of the semiconductor chip 3.

半導体チップ４は、平面形状が四角形から成り、詳細には互いに対向する２つの長辺と、この長辺と交差し、互いに対向する２つの短辺を含む長方形から成る表面を有しており、その表面において、夫々の短辺に沿って形成された複数の電極（ボンディングパッド、パッド電極、電極パッド、端子）１４を有している。この電極１４は、ボンディングワイヤ接続用の電極であり、半導体チップ４の内部または表層部分に形成された半導体素子または半導体集積回路（メモリ回路など）に電気的に接続されている。   The semiconductor chip 4 has a quadrangular planar shape, specifically, two long sides facing each other, and a surface made of a rectangle that intersects the long sides and includes two short sides facing each other. On its surface, it has a plurality of electrodes (bonding pads, pad electrodes, electrode pads, terminals) 14 formed along the respective short sides. The electrode 14 is an electrode for bonding wire connection, and is electrically connected to a semiconductor element or a semiconductor integrated circuit (memory circuit or the like) formed inside or on the surface layer of the semiconductor chip 4.

半導体チップ５は、平面形状が四角形から成り、詳細には４つの辺（ここでは辺５ｂ，５ｃ，５ｄ，５ｅ）を含む正方形から成る表面を有しており、その表面（上面、第２主面）５ａにおいて、夫々の辺に沿って形成された複数の電極（ボンディングパッド、パッド電極、電極パッド、端子、第４電極）１５を有している。詳細に説明すると、図７および後述の図１８〜図２０に示すように、各辺に沿って複数の電極１５が２列に亘って配置されている。さらに、この複数の電極１５は、各辺に沿って１列目の電極（第１電極）１５ａと２列目の電極（第２電極）１５ｂが交互に配置される、所謂、千鳥配列で配置されており、複数の第２電極は、それぞれ複数の第１電極の配列の間に配置されている。この電極１５は、ボンディングワイヤ接続用の電極であり、半導体チップ５の内部または表層部分に形成された半導体素子または半導体集積回路（制御回路など）に電気的に接続されている。また、この複数の電極１５は、メモリチップである半導体チップ３，４とこのマイコンチップである半導体チップ５により構成されるシステムの外部との外部インタフェース用パッドと、このシステムの内部に設けられたメモリチップである半導体チップ３，４との内部インタフェース用パッドとを有している。そのため、マイコンチップである半導体チップ５の複数の電極１５の数は、メモリチップである半導体チップ３，４の複数の電極１３，１４の数よりも多い。なお、半導体チップ５の表面５ａは、半導体チップ５の電極１５が形成された側の主面である。   The semiconductor chip 5 has a square shape including a square shape including four sides (here, sides 5b, 5c, 5d, 5e), and the surface (upper surface, second main main surface). The surface 5a has a plurality of electrodes (bonding pads, pad electrodes, electrode pads, terminals, fourth electrodes) 15 formed along the respective sides. More specifically, as shown in FIG. 7 and FIGS. 18 to 20 described later, a plurality of electrodes 15 are arranged in two rows along each side. Further, the plurality of electrodes 15 are arranged in a so-called staggered arrangement in which the first row of electrodes (first electrode) 15a and the second row of electrodes (second electrode) 15b are alternately arranged along each side. Each of the plurality of second electrodes is disposed between the plurality of first electrodes. The electrode 15 is an electrode for bonding wire connection, and is electrically connected to a semiconductor element or a semiconductor integrated circuit (control circuit or the like) formed inside or on the surface layer of the semiconductor chip 5. The plurality of electrodes 15 are provided inside the system, and pads for external interface with the outside of the system constituted by the semiconductor chips 3 and 4 which are memory chips and the semiconductor chip 5 which is the microcomputer chip. It has internal interface pads with semiconductor chips 3 and 4 which are memory chips. Therefore, the number of the plurality of electrodes 15 of the semiconductor chip 5 which is a microcomputer chip is larger than the number of the plurality of electrodes 13 and 14 of the semiconductor chips 3 and 4 which are memory chips. The surface 5a of the semiconductor chip 5 is the main surface on the side where the electrodes 15 of the semiconductor chip 5 are formed.

配線基板２は、一方の主面である上面（表面、第１主面）２ａと、上面２ａとは反対側の主面である下面（裏面）２ｂとを有している。配線基板２は、例えば、複数の絶縁体層（誘電体層）２１と、複数の導体層または配線層とを積層して一体化した多層基板（多層配線基板）である。図３〜図６では、５つの絶縁体層２１が積層されて配線基板２が形成されているが、積層される絶縁体層２１の数はこれに限定されるものではなく種々変更可能である。配線基板２の絶縁体層２１を形成する材料としては、例えばアルミナ（酸化アルミニウム、Ａｌ２Ｏ３）などのようなセラミック材料や、例えばガラスエポキシ樹脂などの樹脂材料などを用いることができる。また、配線基板２として、絶縁性の基材層（絶縁基板、例えばガラスエポキシ系樹脂基板）と、その基材層の上面および下面に形成された導体層（導体パターン、配線層）と、その導体層を覆うように基材層の上面および下面上に形成されたソルダレジスト層とからなる単層基板を用いることもできる。 The wiring board 2 has an upper surface (front surface, first main surface) 2a which is one main surface, and a lower surface (back surface) 2b which is a main surface opposite to the upper surface 2a. The wiring substrate 2 is, for example, a multilayer substrate (multilayer wiring substrate) in which a plurality of insulator layers (dielectric layers) 21 and a plurality of conductor layers or wiring layers are stacked and integrated. 3 to 6, the five insulating layers 21 are laminated to form the wiring board 2. However, the number of the insulating layers 21 to be laminated is not limited to this and can be variously changed. . As a material for forming the insulating layer 21 of the wiring substrate 2, for example, a ceramic material such as alumina (aluminum oxide, Al 2 O 3 ), a resin material such as glass epoxy resin, or the like can be used. In addition, as the wiring substrate 2, an insulating base layer (insulating substrate, for example, a glass epoxy resin substrate), a conductor layer (conductor pattern, wiring layer) formed on the upper and lower surfaces of the base layer, A single layer substrate composed of a solder resist layer formed on the upper surface and the lower surface of the base material layer so as to cover the conductor layer can also be used.

配線基板２おいて、配線基板２の上面２ａ上と、下面２ｂ上と、絶縁体層２１間とには、配線形成用の導体層（配線層、配線パターン、導体パターン）が所定のパターンで形成されている。配線基板２の最上層の導体層によって、配線基板２の上面２ａに導電体からなる導体パターン２２（接続端子２３，２４，２５を含む）が形成され、配線基板２の最下層の導体層によって、配線基板２の下面２ｂに導電体からなる複数の端子（外部接続用端子、電極、導電性ランド部）２６が形成されている。   In the wiring board 2, a conductor layer (wiring layer, wiring pattern, conductor pattern) for wiring formation is a predetermined pattern on the upper surface 2 a, the lower surface 2 b of the wiring board 2, and between the insulator layers 21. Is formed. A conductor pattern 22 (including connection terminals 23, 24, and 25) made of a conductor is formed on the upper surface 2 a of the wiring board 2 by the uppermost conductor layer of the wiring board 2, and the lowermost conductor layer of the wiring board 2 A plurality of terminals (external connection terminals, electrodes, conductive land portions) 26 made of a conductor are formed on the lower surface 2 b of the wiring board 2.

配線基板２の下面２ｂにおいて、複数の端子２６は例えばアレイ状に配置されており、各端子２６には半田ボール（ボール電極、突起電極、電極、外部端子、外部接続用端子）９が接続（形成）されている。このため、配線基板２の下面２ｂに複数の半田ボール９が例えばアレイ状に配置されている。半田ボール９は、半導体装置１の外部端子（外部接続用端子）として機能することができる。   On the lower surface 2 b of the wiring board 2, a plurality of terminals 26 are arranged, for example, in an array, and solder balls (ball electrodes, protruding electrodes, electrodes, external terminals, external connection terminals) 9 are connected to the terminals 26 ( Formed). For this reason, a plurality of solder balls 9 are arranged on the lower surface 2b of the wiring board 2, for example, in an array. The solder ball 9 can function as an external terminal (external connection terminal) of the semiconductor device 1.

配線基板２の上面２ａにおいて、導体パターン２２の一部により、接続端子（端子、電極、ボンディングパッド、パッド電極、ボンディングリード）２３，２４，２５がそれぞれ複数形成されている。接続端子２３，２４，２５は、ボンディングワイヤ接続用の端子である。このため、配線基板２の上面２ａの導体パターン２２のうち、半導体チップ３，４，５の電極１３，１４，１５とボンディングワイヤ６，７を介して電気的に接続される部分、すなわちボンディングワイヤ６，７が接続される部分が、接続端子２３，２４，２５に対応する。   On the upper surface 2 a of the wiring substrate 2, a plurality of connection terminals (terminals, electrodes, bonding pads, pad electrodes, bonding leads) 23, 24, 25 are formed by a part of the conductor pattern 22. The connection terminals 23, 24, and 25 are bonding wire connection terminals. Therefore, a portion of the conductor pattern 22 on the upper surface 2a of the wiring board 2 that is electrically connected to the electrodes 13, 14, 15 of the semiconductor chips 3, 4, 5 via the bonding wires 6, 7, that is, bonding wires. The portions to which 6 and 7 are connected correspond to the connection terminals 23, 24 and 25.

接続端子２３，２４，２５のうち、接続端子２３は、ボンディングワイヤ６を介して半導体チップ３の電極１３に電気的に接続される接続端子であり、接続端子２４は、ボンディングワイヤ６を介して半導体チップ４の電極１４に電気的に接続される接続端子であり、接続端子２５は、ボンディングワイヤ７を介して半導体チップ５の電極１５に電気的に接続される接続端子である。配線基板２の上面２ａには、接続端子２３，２４，２５以外の導体パターン２２を覆うように、絶縁層からなるソルダレジスト層２７が形成されているが、接続端子２３，２４，２５はソルダレジスト層２７の開口部から露出されている。ソルダレジスト層２７を設けることで、接続端子２３，２４，２５以外の導体パターン２２が露出して短絡するのを防止することができる。   Of the connection terminals 23, 24, and 25, the connection terminal 23 is a connection terminal that is electrically connected to the electrode 13 of the semiconductor chip 3 through the bonding wire 6, and the connection terminal 24 is connected through the bonding wire 6. The connection terminal is electrically connected to the electrode 14 of the semiconductor chip 4, and the connection terminal 25 is a connection terminal electrically connected to the electrode 15 of the semiconductor chip 5 through the bonding wire 7. A solder resist layer 27 made of an insulating layer is formed on the upper surface 2a of the wiring board 2 so as to cover the conductor pattern 22 other than the connection terminals 23, 24, 25. The connection terminals 23, 24, 25 are soldered. The resist layer 27 is exposed from the opening. By providing the solder resist layer 27, it is possible to prevent the conductor pattern 22 other than the connection terminals 23, 24, 25 from being exposed and short-circuiting.

また、配線基板２の内部、すなわち絶縁体層２１の間にも、導体層（配線層、配線パターン、導体パターン）２８が所定のパターンで形成されている。配線基板３を構成する各導体層（配線層）は、必要に応じて絶縁体層２１に形成されたビアホール内の導体または導体膜を通じて電気的に接続されている。なお、前記ビアホールは、図３〜図６では図示していないが、例えば後述の図２１や図２８に示されたビアホール２９などがこれに対応する。   A conductor layer (wiring layer, wiring pattern, conductor pattern) 28 is also formed in a predetermined pattern inside the wiring board 2, that is, between the insulator layers 21. Each conductor layer (wiring layer) constituting the wiring board 3 is electrically connected through a conductor or a conductor film in a via hole formed in the insulator layer 21 as necessary. Although the via hole is not shown in FIGS. 3 to 6, for example, a via hole 29 shown in FIGS. 21 and 28 described later corresponds to this.

従って、配線基板２の上面２ａの複数の接続端子２３，２４，２５は、配線基板２の上面２ａの導体パターン２２、配線基板２内部の配線層（絶縁体層２１間の導体層２８）およびビアホール内の導体膜などを介して、配線基板２の下面２ｂの複数の端子２６および複数の端子２６に接続された複数の半田ボール９に電気的に接続されている。また、配線基板２の上面２ａの複数の接続端子２３，２４，２５には、必要に応じて、配線基板２の上面２ａの導体パターン２２、配線基板２内部の配線層（絶縁体層２１間の導体層２８）およびビアホール内の導体膜などを介して、互いに電気的に接続されたものである。   Accordingly, the plurality of connection terminals 23, 24, 25 on the upper surface 2 a of the wiring board 2 are composed of the conductor pattern 22 on the upper surface 2 a of the wiring board 2, the wiring layer inside the wiring board 2 (the conductor layer 28 between the insulator layers 21), and A plurality of terminals 26 on the lower surface 2b of the wiring board 2 and a plurality of solder balls 9 connected to the plurality of terminals 26 are electrically connected via a conductor film or the like in the via hole. In addition, the plurality of connection terminals 23, 24, 25 on the upper surface 2a of the wiring board 2 may include a conductor pattern 22 on the upper surface 2a of the wiring board 2, a wiring layer inside the wiring board 2 (between the insulating layers 21), if necessary. Are electrically connected to each other through a conductor layer 28) and a conductor film in a via hole.

半導体チップ３，４の各電極１３，１４は、ボンディングワイヤ６を介して配線基板２の上面２ａの各接続端子２３，２４に電気的に接続され、半導体チップ５の各電極１５は、ボンディングワイヤ７を介して配線基板２の上面２ａの各接続端子２５に電気的に接続されている。ボンディングワイヤ６，７は、いずれも導体線からなり、例えば金線などの金属細線からなる。従って、半導体チップ３，４，５の各電極１３，１４，１５は、ボンディングワイヤ６，７および配線基板２の導体層などを介して、配線基板２の下面２ｂの端子２６および端子２６に接続された半田ボール９に電気的に接続されている。また、半導体チップ３，４，５の複数の電極１３，１４，１５には、必要に応じて、ボンディングワイヤ６，７、配線基板２の上面２ａの導体パターン２２、配線基板２内部の配線層（絶縁体層２１間の導体層２８）およびビアホール内の導体膜などを介して、互いに電気的に接続されたものである。   The electrodes 13 and 14 of the semiconductor chips 3 and 4 are electrically connected to the connection terminals 23 and 24 on the upper surface 2a of the wiring board 2 via the bonding wires 6, and the electrodes 15 of the semiconductor chip 5 are connected to the bonding wires. 7 is electrically connected to each connection terminal 25 on the upper surface 2 a of the wiring board 2. Each of the bonding wires 6 and 7 is made of a conductor wire, for example, a fine metal wire such as a gold wire. Accordingly, the electrodes 13, 14, 15 of the semiconductor chips 3, 4, 5 are connected to the terminals 26 and 26 on the lower surface 2 b of the wiring board 2 through the bonding wires 6, 7 and the conductor layer of the wiring board 2. The solder balls 9 are electrically connected. Further, the plurality of electrodes 13, 14, 15 of the semiconductor chips 3, 4, 5 may include bonding wires 6, 7, a conductor pattern 22 on the upper surface 2 a of the wiring board 2, and a wiring layer inside the wiring board 2 as necessary. They are electrically connected to each other via a conductor layer 28 between the insulator layers 21 and a conductor film in a via hole.

封止樹脂（封止樹脂部、モールド樹脂、封止部、封止体）８は、樹脂材料（例えば熱硬化性樹脂材料）からなり、フィラー（例えば酸化シリコンの粒子）を含有することもできる。例えば、フィラーを含むエポキシ樹脂またはシリコーン樹脂などを用いて封止樹脂８を形成することができる。   The sealing resin (sealing resin portion, mold resin, sealing portion, sealing body) 8 is made of a resin material (for example, a thermosetting resin material) and can also contain a filler (for example, silicon oxide particles). . For example, the sealing resin 8 can be formed using an epoxy resin or a silicone resin containing a filler.

封止樹脂８は、配線基板２の上面２ａ上に半導体チップ３，４，５およびボンディングワイヤ６，７を覆うように形成されている。すなわち、封止樹脂８は、配線基板２の上面２ａ上に形成され、半導体チップ３，４，５およびボンディングワイヤ６，７を封止する。封止樹脂８により、半導体チップ３，４，５およびボンディングワイヤ６，７が封止され、保護される。   The sealing resin 8 is formed on the upper surface 2 a of the wiring substrate 2 so as to cover the semiconductor chips 3, 4, 5 and the bonding wires 6, 7. That is, the sealing resin 8 is formed on the upper surface 2 a of the wiring substrate 2 and seals the semiconductor chips 3, 4, 5 and the bonding wires 6, 7. The semiconductor chips 3, 4, 5 and the bonding wires 6, 7 are sealed and protected by the sealing resin 8.

次に、本実施の形態の半導体装置の製造方法（製造工程）について説明する。   Next, a manufacturing method (manufacturing process) of the semiconductor device according to the present embodiment will be described.

図１０は、本実施の形態の半導体装置の製造工程を示す製造プロセスフロー図である。図１１〜図１７は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図１に対応する断面が示されている。   FIG. 10 is a manufacturing process flow chart showing the manufacturing process of the semiconductor device of the present embodiment. 11 to 17 are main part cross-sectional views in the manufacturing process of the semiconductor device of the present embodiment, and a cross section corresponding to FIG. 1 is shown.

なお、本実施の形態では、複数の配線基板２（半導体装置領域３２）がアレイ状に繋がって形成された多数個取りの配線基板（配線基板母体）３１を用いて個々の半導体装置１を製造する。この配線基板３１は、上記配線基板２の母体であり、配線基板３１を後述する切断工程で切断し、各半導体装置領域（基板領域、単位基板領域、デバイス領域）３２に分離したものが半導体装置１の配線基板２に対応する。配線基板３１は、そこから１つの半導体装置１が形成される領域である半導体装置領域３２がマトリクス（行列）状に複数配列した構成を有しているが、図１１〜図１７には、そのうちの一つの半導体装置領域３２にほぼ相当する領域の断面が示されている。   In the present embodiment, individual semiconductor devices 1 are manufactured using a multi-piece wiring substrate (wiring substrate base) 31 formed by connecting a plurality of wiring substrates 2 (semiconductor device regions 32) in an array. To do. The wiring board 31 is a base body of the wiring board 2, and the wiring board 31 is cut in a cutting process to be described later and separated into each semiconductor device region (substrate region, unit substrate region, device region) 32. This corresponds to one wiring board 2. The wiring board 31 has a configuration in which a plurality of semiconductor device regions 32, from which one semiconductor device 1 is formed, are arranged in a matrix (matrix). FIGS. A cross section of a region substantially corresponding to one semiconductor device region 32 is shown.

まず、配線基板２１と半導体チップ３，４，５を準備する（ステップＳ１）。図１１に示されるように、ステップＳ１では、そこからそれぞれ半導体装置１が製造される単位基板領域である半導体装置領域（単位基板領域）３２を複数の有する配線基板３１であって、上面３１ａと、上面３１ａの反対側の下面３１ｂとを有し、各半導体装置領域３２の上面３１ａに複数の接続端子２３，２４，２５を、各半導体装置領域３２の下面３１ｂに複数の端子２６を有する配線基板３１が準備される。なお、図１１では、簡略化のため、端子２６の図示を省略している。また、断面位置の関係で、図１１には、配線基板２１の接続端子２４は図示されない。   First, the wiring board 21 and the semiconductor chips 3, 4, 5 are prepared (step S1). As shown in FIG. 11, in step S1, a wiring substrate 31 having a plurality of semiconductor device regions (unit substrate regions) 32, each of which is a unit substrate region from which the semiconductor device 1 is manufactured, includes an upper surface 31a and And a lower surface 31b opposite to the upper surface 31a, a plurality of connection terminals 23, 24, 25 on the upper surface 31a of each semiconductor device region 32, and a plurality of terminals 26 on the lower surface 31b of each semiconductor device region 32. A substrate 31 is prepared. In FIG. 11, the terminal 26 is not shown for simplification. Further, the connection terminals 24 of the wiring board 21 are not shown in FIG.

配線基板３１は、例えば、印刷法、シート積層法、ビルドアップ法、セミアディティブ法、またはアディティブ法などを用いて製造することができる。また、半導体チップ３、半導体チップ４および半導体チップ５は、それぞれ、単結晶シリコンなどからなる半導体基板（半導体ウエハ）に半導体集積回路を形成した後、ダイシングなどにより半導体基板を各半導体チップに分離することなどにより、形成することができる。   The wiring substrate 31 can be manufactured using, for example, a printing method, a sheet lamination method, a build-up method, a semi-additive method, or an additive method. The semiconductor chip 3, the semiconductor chip 4, and the semiconductor chip 5 are each formed by forming a semiconductor integrated circuit on a semiconductor substrate (semiconductor wafer) made of single crystal silicon or the like, and then separating the semiconductor substrate into each semiconductor chip by dicing or the like. It can be formed by such as.

次に、ダイボンディング工程を行って、図１２に示されるように、配線基板３１の上面３１ａの各半導体装置領域３２上に、半導体チップ３を接着材１０を介して搭載する（ステップＳ２）。なお、図１２では、簡略化のため、接着材１０の図示を省略している。   Next, a die bonding process is performed, and as shown in FIG. 12, the semiconductor chip 3 is mounted on each semiconductor device region 32 on the upper surface 31a of the wiring substrate 31 via the adhesive 10 (step S2). In FIG. 12, the illustration of the adhesive 10 is omitted for simplification.

ステップＳ２の半導体チップ３のダイボンディング工程では、半導体チップ３は、裏面側（電極１３が形成されている側の主面とは反対側の主面）が下方（配線基板３１側）を向き、表面側（電極１３が形成されている側の主面）が上方を向くように（フェイスアップボンディング）、配線基板３１の上面３１ａの各半導体装置領域３２上に搭載される。加熱などにより接着材１０を硬化することで、半導体チップ３は、その裏面が配線基板２の上面２ａに接着材１０によって接着され固定される。   In the die bonding step of the semiconductor chip 3 in step S2, the semiconductor chip 3 has the back side (the main surface opposite to the main surface on which the electrode 13 is formed) facing downward (wiring substrate 31 side), It is mounted on each semiconductor device region 32 on the upper surface 31a of the wiring board 31 so that the surface side (the main surface on which the electrode 13 is formed) faces upward (face-up bonding). By curing the adhesive 10 by heating or the like, the back surface of the semiconductor chip 3 is bonded and fixed to the upper surface 2 a of the wiring substrate 2 by the adhesive 10.

次に、ダイボンディング工程を行って、配線基板３１の上面３１ａの各半導体装置領域３２の半導体チップ３上に、半導体チップ４を接着材１１を介して搭載する（ステップＳ３）。なお、図１２では、簡略化のため、接着材１１の図示を省略している。また、断面位置の関係で、図１２には、半導体チップ４の電極１４は図示されない。   Next, a die bonding process is performed, and the semiconductor chip 4 is mounted on the semiconductor chip 3 in each semiconductor device region 32 on the upper surface 31a of the wiring substrate 31 via the adhesive 11 (step S3). In FIG. 12, the illustration of the adhesive material 11 is omitted for simplification. Further, the electrode 14 of the semiconductor chip 4 is not shown in FIG.

ステップＳ３の半導体チップ４のダイボンディング工程では、半導体チップ４は、裏面側（電極１４が形成されている側の主面とは反対側の主面）が下方（半導体チップ３側）を向き、表面側（電極１４が形成されている側の主面）が上方を向くように（フェイスアップボンディング）、配線基板３１の上面３１ａの各半導体装置領域３２の半導体チップ３上に搭載される。接着材１１にダイアタッチフィルムのようなフィルム型の接着材を用いる場合には、ステップＳ３のダイボンディング工程を、配線基板３１を加熱しながら（例えば配線基板３１を加熱用ステージ上に配置して加熱しながら）行い、半導体チップ４を半導体チップ３にフィルム型接着材を介して圧着する。半導体チップ４は、その裏面が半導体チップ３の表面に接着材１１によって接着され固定される。   In the die bonding process of the semiconductor chip 4 in step S3, the semiconductor chip 4 has the back surface (the main surface opposite to the main surface on which the electrode 14 is formed) facing downward (the semiconductor chip 3 side), It is mounted on the semiconductor chip 3 in each semiconductor device region 32 of the upper surface 31a of the wiring substrate 31 so that the front side (the main surface on which the electrode 14 is formed) faces upward (face-up bonding). When a film-type adhesive such as a die attach film is used as the adhesive 11, the die bonding process in step S3 is performed while heating the wiring board 31 (for example, placing the wiring board 31 on the heating stage). The semiconductor chip 4 is pressure-bonded to the semiconductor chip 3 via a film-type adhesive. The back surface of the semiconductor chip 4 is bonded and fixed to the front surface of the semiconductor chip 3 with an adhesive 11.

また、ステップＳ３で半導体チップ３上に半導体チップ４を搭載する際には、半導体チップ３の表面の電極１３が覆われないように、半導体チップ３の表面のうち、電極１３が配列していない領域だけが、半導体チップ４の裏面に接着されるようにする。これにより、半導体チップ３，４を積み重ねても、半導体チップ３，４の表面の電極１３，１４が露出された状態となるので、半導体チップ３，４に対する後述するワイヤボンディング工程を的確に行えるようになる。   Further, when mounting the semiconductor chip 4 on the semiconductor chip 3 in step S3, the electrodes 13 are not arranged on the surface of the semiconductor chip 3 so that the electrodes 13 on the surface of the semiconductor chip 3 are not covered. Only the region is adhered to the back surface of the semiconductor chip 4. As a result, even if the semiconductor chips 3 and 4 are stacked, the electrodes 13 and 14 on the surface of the semiconductor chips 3 and 4 are exposed, so that the wire bonding process described later for the semiconductor chips 3 and 4 can be performed accurately. become.

次に、ワイヤボンディング工程を行って、配線基板３１の各半導体装置領域３２に搭載された半導体チップ３，４の電極１３，１４と、その半導体チップ３，４が搭載された半導体装置領域３２の接続端子２３，２４とを、ボンディングワイヤ６を介して電気的に接続する（ステップＳ４）。ワイヤボンディング工程は、配線基板３１を加熱用ステージ（図示せず）上に配置して、配線基板３１を加熱しながら行うことができる。なお、図１２は、ステップＳ４のワイヤボンディング行った段階の断面図に対応するが、断面位置の関係で、図１２には、半導体チップ３の電極１３と配線基板３１の接続端子２３とを接続するボンディングワイヤ６は図示されるが、半導体チップ４の電極１４と配線基板３１の接続端子２４とを接続するボンディングワイヤ６は図示されない。   Next, a wire bonding process is performed, and the electrodes 13 and 14 of the semiconductor chips 3 and 4 mounted on the respective semiconductor device regions 32 of the wiring board 31 and the semiconductor device regions 32 on which the semiconductor chips 3 and 4 are mounted. The connection terminals 23 and 24 are electrically connected via the bonding wire 6 (step S4). The wire bonding step can be performed while the wiring substrate 31 is placed on a heating stage (not shown) and the wiring substrate 31 is heated. 12 corresponds to the cross-sectional view at the stage where the wire bonding is performed in step S4. However, due to the cross-sectional position, FIG. 12 shows the connection between the electrode 13 of the semiconductor chip 3 and the connection terminal 23 of the wiring board 31. The bonding wire 6 to be connected is illustrated, but the bonding wire 6 that connects the electrode 14 of the semiconductor chip 4 and the connection terminal 24 of the wiring substrate 31 is not illustrated.

ステップＳ４のワイヤボンディング工程では、配線基板３１の各半導体装置領域３２において、半導体チップ３の複数の電極１３と、それに対応する配線基板３１の複数の接続端子２３とを複数のボンディングワイヤ（第３ボンディングワイヤ）６を介して接続し、半導体チップ４の複数の電極１４と、それに対応する配線基板３１の複数の接続端子２４とを複数のボンディングワイヤ（第３ボンディングワイヤ）６を介して接続する。このステップＳ４のワイヤボンディング工程は、具体的には次のように行うことができる。   In the wire bonding step of step S4, in each semiconductor device region 32 of the wiring board 31, a plurality of electrodes 13 of the semiconductor chip 3 and a plurality of connection terminals 23 of the wiring board 31 corresponding thereto are connected to a plurality of bonding wires (third The plurality of electrodes 14 of the semiconductor chip 4 and the corresponding plurality of connection terminals 24 of the wiring substrate 31 are connected via the plurality of bonding wires (third bonding wires) 6. . Specifically, the wire bonding process of step S4 can be performed as follows.

すなわち、配線基板３１の上面３１ａのある半導体装置領域３２において半導体チップ３，４の電極１３，１４と配線基板３１の接続端子２３，２４との間をボンディングワイヤ６で接続し、それから次の半導体装置領域３２において半導体チップ３，４の電極１３，１４と配線基板３１の接続端子２３，２４との間をボンディングワイヤ６で接続し、これを順次繰り返す。これにより、全ての半導体装置領域３２において、半導体チップ３，４の電極１３，１４と配線基板３１の接続端子２３，２４との間をボンディングワイヤ６で接続することもできる。   That is, in the semiconductor device region 32 having the upper surface 31a of the wiring substrate 31, the electrodes 13 and 14 of the semiconductor chips 3 and 4 and the connection terminals 23 and 24 of the wiring substrate 31 are connected by the bonding wire 6, and then the next semiconductor In the device region 32, the electrodes 13 and 14 of the semiconductor chips 3 and 4 and the connection terminals 23 and 24 of the wiring board 31 are connected by the bonding wires 6, and this is repeated sequentially. Thereby, in all the semiconductor device regions 32, the electrodes 13 and 14 of the semiconductor chips 3 and 4 and the connection terminals 23 and 24 of the wiring substrate 31 can be connected by the bonding wires 6.

他の形態として、配線基板３１の上面３１ａのある半導体装置領域３２において半導体チップ３の電極１３と配線基板３１の接続端子２３との間をボンディングワイヤ６で接続し、それから次の半導体装置領域３２において半導体チップ３の電極１３と配線基板３１の接続端子２３との間をボンディングワイヤ６で接続し、これを順次繰り返す。これにより、配線基板３１の全ての半導体装置領域３２において、半導体チップ３の電極１３と配線基板３１の接続端子２３との間をボンディングワイヤ６で接続する。次に、配線基板３１の上面３１ａのある半導体装置領域３２において半導体チップ４の電極１４と配線基板３１の接続端子２４との間をボンディングワイヤ６で接続し、それから次の半導体装置領域３２において半導体チップ４の電極１４と配線基板３１の接続端子２４との間をボンディングワイヤ６で接続し、これを順次繰り返す。これにより、配線基板３１の全ての半導体装置領域３２において、半導体チップ４の電極１４と配線基板３１の接続端子２４との間をボンディングワイヤ６で接続する。このようにして、配線基板３１の全ての半導体装置領域３２において、半導体チップ３，４の電極１３，１４と配線基板３１の接続端子２３，２４との間をボンディングワイヤ６で接続することもできる。   As another form, in the semiconductor device region 32 having the upper surface 31 a of the wiring substrate 31, the electrode 13 of the semiconductor chip 3 and the connection terminal 23 of the wiring substrate 31 are connected by the bonding wire 6, and then the next semiconductor device region 32. In FIG. 5, the electrodes 13 of the semiconductor chip 3 and the connection terminals 23 of the wiring board 31 are connected by the bonding wires 6, and this is repeated in sequence. Accordingly, the bonding wires 6 connect the electrodes 13 of the semiconductor chip 3 and the connection terminals 23 of the wiring substrate 31 in all the semiconductor device regions 32 of the wiring substrate 31. Next, in the semiconductor device region 32 having the upper surface 31 a of the wiring substrate 31, the electrode 14 of the semiconductor chip 4 and the connection terminal 24 of the wiring substrate 31 are connected by the bonding wire 6, and then the semiconductor in the next semiconductor device region 32. The electrodes 14 of the chip 4 and the connection terminals 24 of the wiring board 31 are connected by the bonding wires 6 and this is repeated sequentially. Thereby, the bonding wires 6 connect the electrodes 14 of the semiconductor chip 4 and the connection terminals 24 of the wiring substrate 31 in all the semiconductor device regions 32 of the wiring substrate 31. In this manner, the bonding wires 6 can connect the electrodes 13 and 14 of the semiconductor chips 3 and 4 and the connection terminals 23 and 24 of the wiring substrate 31 in all the semiconductor device regions 32 of the wiring substrate 31. .

また、積層された半導体チップ３，４においては、半導体チップ３を先にワイヤボンディングすることが好ましい。これにより、下側の半導体チップに対して形成したボンディングワイヤ６が邪魔になることなく、上側の半導体チップに対してワイヤボンディングを行うことができる。   In the stacked semiconductor chips 3 and 4, it is preferable to wire bond the semiconductor chip 3 first. Thereby, wire bonding can be performed on the upper semiconductor chip without the bonding wire 6 formed on the lower semiconductor chip getting in the way.

また、ステップＳ２の後でステップＳ３の前に半導体チップ３に対するワイヤボンディングを行うこともできるが、半導体チップ３に対するワイヤボンディングをステップＳ３の前ではなくステップＳ３の後に行えば、ステップＳ４のワイヤボンディング工程で半導体チップ３に対するワイヤボンディングと半導体チップ４に対するワイヤボンディングの両方を行うことができるので、製造工程数を低減することができる。   Further, although wire bonding to the semiconductor chip 3 can be performed after step S2 and before step S3, if the wire bonding to the semiconductor chip 3 is performed after step S3 instead of before step S3, the wire bonding of step S4 is performed. Since both wire bonding to the semiconductor chip 3 and wire bonding to the semiconductor chip 4 can be performed in the process, the number of manufacturing steps can be reduced.

ステップＳ４のワイヤボンディング工程の後、ダイボンディング工程を行って、図１３に示されるように、配線基板３１の上面３１ａの各半導体装置領域３２の半導体チップ４上に、半導体チップ５を接着材１２を介して搭載する（ステップＳ５）。なお、図１３では、簡略化のため、接着材１２の図示を省略している。   After the wire bonding process in step S4, a die bonding process is performed to attach the semiconductor chip 5 on the semiconductor chip 4 in each semiconductor device region 32 on the upper surface 31a of the wiring board 31 as shown in FIG. (Step S5). In FIG. 13, illustration of the adhesive 12 is omitted for simplification.

ステップＳ５の半導体チップ５のダイボンディング工程では、半導体チップ５は、裏面側（電極１５が形成されている側の主面とは反対側の主面）が下方（半導体チップ４側）を向き、表面５ａ側（電極１５が形成されている側の主面）が上方を向くように（フェイスアップボンディング）、配線基板３１の上面３１ａの各半導体装置領域３２の半導体チップ４上に搭載される。接着材１２にダイアタッチフィルムのようなフィルム型の接着材を用いる場合には、ステップＳ５のダイボンディング工程を、配線基板３１を加熱しながら（例えば配線基板３１を加熱用ステージ上に配置して加熱しながら）行い、半導体チップ５を半導体チップ５にフィルム型接着材を介して圧着する。半導体チップ５は、その裏面が半導体チップ４の表面に接着材１２によって接着され固定される。   In the die bonding process of the semiconductor chip 5 in step S5, the semiconductor chip 5 has the back surface (the main surface opposite to the main surface on which the electrode 15 is formed) facing downward (the semiconductor chip 4 side), It is mounted on the semiconductor chip 4 in each semiconductor device region 32 on the upper surface 31a of the wiring board 31 so that the surface 5a side (the main surface on which the electrode 15 is formed) faces upward (face-up bonding). When a film-type adhesive such as a die attach film is used as the adhesive 12, the die bonding process in step S5 is performed while heating the wiring board 31 (for example, placing the wiring board 31 on the heating stage). The semiconductor chip 5 is pressure-bonded to the semiconductor chip 5 via a film-type adhesive. The back surface of the semiconductor chip 5 is bonded and fixed to the front surface of the semiconductor chip 4 with an adhesive 12.

また、ステップＳ５で半導体チップ４上に半導体チップ５を搭載する際には、半導体チップ４の表面の電極１４が覆われないように、半導体チップ４の表面のうち、電極１４が配列していない領域だけが、半導体チップ５の裏面に接着されるようにする。これにより、半導体チップ４上に半導体チップ５を積み重ねても、半導体チップ３，４の表面の電極１３，１４およびそれに接続されたボンディングワイヤ６が半導体チップ５で覆われずに露出された状態となるので、半導体チップ３，４の電極１３，１４と配線基板３１の接続端子２３，２４とのボンディングワイヤ６を介した接続を的確に維持することができる。   Further, when mounting the semiconductor chip 5 on the semiconductor chip 4 in step S5, the electrodes 14 are not arranged on the surface of the semiconductor chip 4 so that the electrodes 14 on the surface of the semiconductor chip 4 are not covered. Only the region is adhered to the back surface of the semiconductor chip 5. Thus, even when the semiconductor chip 5 is stacked on the semiconductor chip 4, the electrodes 13 and 14 on the surface of the semiconductor chips 3 and 4 and the bonding wires 6 connected thereto are exposed without being covered with the semiconductor chip 5. Therefore, the connection between the electrodes 13 and 14 of the semiconductor chips 3 and 4 and the connection terminals 23 and 24 of the wiring substrate 31 via the bonding wires 6 can be accurately maintained.

ステップＳ５の半導体チップ５のダイボンディング工程の後、ワイヤボンディング工程を行って、図１４および図１５に示されるように、配線基板３１の各半導体装置領域３２に搭載された半導体チップ５の電極１５と、その半導体チップ５が搭載された半導体装置領域３２の接続端子２５とを、ボンディングワイヤ７を介して電気的に接続する（ステップＳ６）。ワイヤボンディング工程は、配線基板３１を加熱用ステージ（図示せず）上に配置して、配線基板３１を加熱しながら行うことができる。   After the die bonding process of the semiconductor chip 5 in step S5, a wire bonding process is performed, and the electrodes 15 of the semiconductor chip 5 mounted in the respective semiconductor device regions 32 of the wiring board 31 are shown in FIG. 14 and FIG. The connection terminal 25 of the semiconductor device region 32 on which the semiconductor chip 5 is mounted is electrically connected via the bonding wire 7 (step S6). The wire bonding step can be performed while the wiring substrate 31 is placed on a heating stage (not shown) and the wiring substrate 31 is heated.

ステップＳ６のワイヤボンディング工程では、配線基板３１の各半導体装置領域３２において、半導体チップ５の複数の電極１５と、それに対応する配線基板３１の複数の接続端子２５とをボンディングワイヤ７を介して接続する。このステップＳ６のワイヤボンディング工程は、具体的には次のように行うことができる。   In the wire bonding step of step S6, in each semiconductor device region 32 of the wiring board 31, the plurality of electrodes 15 of the semiconductor chip 5 and the corresponding plurality of connection terminals 25 of the wiring board 31 are connected via the bonding wires 7. To do. Specifically, the wire bonding process of step S6 can be performed as follows.

すなわち、配線基板３１の上面３１ａのある半導体装置領域３２において半導体チップ５の電極１５と配線基板３１の接続端子２５との間をボンディングワイヤ７で接続し、それから次の半導体装置領域３２において半導体チップ５の電極１５と配線基板３１の接続端子２５との間をボンディングワイヤ７で接続する。これを順次繰り返すことで、配線基板３１の全ての半導体装置領域３２において、半導体チップ５の電極１５と配線基板３１の接続端子２５との間をボンディングワイヤ７で接続する。   That is, the electrode 15 of the semiconductor chip 5 and the connection terminal 25 of the wiring substrate 31 are connected by the bonding wire 7 in the semiconductor device region 32 having the upper surface 31 a of the wiring substrate 31, and then the semiconductor chip in the next semiconductor device region 32. 5 and the connection terminal 25 of the wiring board 31 are connected by a bonding wire 7. By repeating this in sequence, the bonding wires 7 connect the electrodes 15 of the semiconductor chip 5 and the connection terminals 25 of the wiring substrate 31 in all the semiconductor device regions 32 of the wiring substrate 31.

なお、詳細は後述するが、半導体チップ５の電極１５と配線基板３１の接続端子２５との間を接続するボンディングワイヤ７には、ループ高さが低いボンディングワイヤ７ａと、それよりもループ高さが高いボンディングワイヤ７ｂの２種類のボンディングワイヤがある。このため、ステップＳ６のワイヤボンディング工程では、まず、図１４に示されるように、ループ高さが低いボンディングワイヤ７ａで、半導体チップ５の主面に形成された複数の電極１５のうち、辺側に位置する１列目の電極１５（後述の電極１５ａを含む）とそれに対応する配線基板３１の接続端子２５（後述の接続端子２５ａ，２５ｂを含む）との間を接続する。それから、図１５に示されるように、ループ高さが高いボンディングワイヤ７ｂで、半導体チップ５の主面に形成された複数の電極１５のうち、１列目よりも辺から遠い箇所に位置する２列目の電極１５（後述の電極１５ｂを含む）とそれに対応する配線基板３１の接続端子２５（後述の接続端子２５ｂ，２５ｃを含む）との間を接続する。先にループ高さが低いボンディングワイヤ７ａを形成した後で、ループ高さが高いボンディングワイヤ７ｂを形成することで、ループ高さが低いボンディングワイヤ７ａが邪魔になることなく、ループ高さが高いボンディングワイヤ７ｂを的確に形成することができる。   Although details will be described later, the bonding wire 7 connecting the electrode 15 of the semiconductor chip 5 and the connection terminal 25 of the wiring substrate 31 includes a bonding wire 7a having a lower loop height and a loop height lower than that. There are two types of bonding wires, high bonding wires 7b. For this reason, in the wire bonding process of step S6, first, as shown in FIG. 14, a bonding wire 7a having a low loop height is used to connect the side of the plurality of electrodes 15 formed on the main surface of the semiconductor chip 5. Are connected between the first row of electrodes 15 (including electrodes 15a described later) and connection terminals 25 (including connection terminals 25a and 25b described later) of the wiring board 31 corresponding thereto. Then, as shown in FIG. 15, the bonding wire 7 b with a high loop height is located at a position farther from the side than the first row among the plurality of electrodes 15 formed on the main surface of the semiconductor chip 5. The electrodes 15 (including electrodes 15b described later) in the column and the corresponding connection terminals 25 (including connection terminals 25b and 25c described later) of the wiring board 31 are connected. After the bonding wire 7a having a low loop height is formed first, the bonding wire 7b having a high loop height is formed, so that the bonding wire 7a having a low loop height does not get in the way and the loop height is high. The bonding wire 7b can be accurately formed.

尚、図１４において、半導体チップ５の右側の電極（ここでは詳細に図示しないが、１列目の電極１５ａ）１５に対し、ボンディングワイヤ７ａが２本記載されている理由は、次のとおりである。すなわち、半導体チップ５の１列目の電極１５ａと配線基板３１の１列目の接続端子２５ａと電気的に接続するボンディングワイヤ７ａと、半導体チップ５の１列目の電極１５ａと配線基板３１の２列目の接続端子２５ｂとを電気的に接続するボンディングワイヤ７ａとを１つの断面図でまとめて説明するためである。また、図１５において、半導体チップ５の左側の電極（ここでは詳細に図示しないが、２列目の電極１５ｂ）１５に対し、ボンディングワイヤ７ｂが２本記載されている理由は、次のとおりである。すなわち、半導体チップ５の２列目の電極１５ｂと配線基板３１の２列目の接続端子２５ｂと電気的に接続するボンディングワイヤ７ｂと、半導体チップ５の２列目の電極１５ｂと配線基板３１の３列目の接続端子２５ｃとを電気的に接続するボンディングワイヤ７ｂとを１つの断面図でまとめて説明するためである。   In FIG. 14, the reason why two bonding wires 7a are described with respect to the electrode 15 on the right side of the semiconductor chip 5 (the electrode 15a in the first row although not shown in detail here) is as follows. is there. That is, the bonding wire 7 a that is electrically connected to the electrode 15 a in the first row of the semiconductor chip 5 and the connection terminal 25 a in the first row of the wiring substrate 31, and the electrode 15 a in the first row of the semiconductor chip 5 and the wiring substrate 31. This is because the bonding wires 7a that electrically connect the connection terminals 25b in the second row are collectively described with one cross-sectional view. In FIG. 15, the reason why two bonding wires 7b are described with respect to the left electrode (second electrode 15b not shown in detail here) 15 of the semiconductor chip 5 is as follows. is there. That is, the bonding wire 7b electrically connected to the second row electrode 15b of the semiconductor chip 5 and the second row connection terminal 25b of the wiring substrate 31, and the second row electrode 15b and the wiring substrate 31 of the semiconductor chip 5 are connected. This is because the bonding wires 7b that electrically connect the connection terminals 25c in the third row are collectively described in one sectional view.

上記ステップＳ４のワイヤボンディング工程により、配線基板３１の全ての半導体装置領域３２において、半導体チップ３，４の電極１３，１４と配線基板３１の接続端子２３，２４との間がボンディングワイヤ７で接続されていた。このため、ステップＳ６のワイヤボンディング工程を行った段階で、配線基板３１の全ての半導体装置領域３２において、半導体チップ３，４，５の電極１３，１４，１５と配線基板３１の接続端子２３，２４，２５との間がボンディングワイヤ６，７で接続された状態となる。   Through the wire bonding process in step S4, the bonding wires 7 connect between the electrodes 13 and 14 of the semiconductor chips 3 and 4 and the connection terminals 23 and 24 of the wiring substrate 31 in all the semiconductor device regions 32 of the wiring substrate 31. It had been. For this reason, at the stage of performing the wire bonding process of step S6, in all the semiconductor device regions 32 of the wiring board 31, the electrodes 13, 14, 15 of the semiconductor chips 3, 4, 5 and the connection terminals 23 of the wiring board 31 are provided. 24 and 25 are connected by bonding wires 6 and 7.

ステップＳ６のワイヤボンディング工程の後、樹脂封止工程（モールド工程、樹脂成形工程）を行って、図１６に示されるように、封止樹脂８ａを形成する（ステップＳ７）。ステップＳ７の樹脂封止工程は、例えばトランスファモールドなどによって行うことができる。このステップＳ７の樹脂封止工程は、具体的には次のように行うことができる。   After the wire bonding process of step S6, a resin sealing process (molding process, resin molding process) is performed to form a sealing resin 8a as shown in FIG. 16 (step S7). The resin sealing step in step S7 can be performed by, for example, transfer molding. Specifically, the resin sealing step of step S7 can be performed as follows.

すなわち、ステップＳ２，Ｓ３のダイボンディング工程、ステップＳ４のワイヤボンディング工程、ステップＳ５のダイボンディング工程およびステップＳ６のワイヤボンディング工程が行われた配線基板３１を、樹脂成形用金型（図示せず）に配置し、金型のゲートを介して金型のキャビティ内に樹脂材料を注入する。そして、加熱などにより樹脂材料を硬化させた後、金型を離型し、硬化した樹脂材料からなる封止樹脂８が形成された配線基板３１を金型から離型する。このようにして、配線基板３１の上面３１ａ上に各半導体装置領域３２の半導体チップ３,４，５およびボンディングワイヤ６，７を覆うように封止樹脂８ａを形成することができる。封止樹脂８ａによって、半導体チップ３，４，５およびボンディングワイヤ６，７が封止される。   That is, the wiring board 31 on which the die bonding process in steps S2 and S3, the wire bonding process in step S4, the die bonding process in step S5, and the wire bonding process in step S6 has been performed is a resin molding die (not shown). The resin material is injected into the mold cavity through the mold gate. Then, after the resin material is cured by heating or the like, the mold is released, and the wiring substrate 31 on which the sealing resin 8 made of the cured resin material is formed is released from the mold. In this manner, the sealing resin 8a can be formed on the upper surface 31a of the wiring substrate 31 so as to cover the semiconductor chips 3, 4, 5 and the bonding wires 6, 7 in each semiconductor device region 32. The semiconductor chips 3, 4, 5 and the bonding wires 6, 7 are sealed by the sealing resin 8a.

配線基板３１および配線基板３１上の封止樹脂８ａ（封止樹脂８ａ内に封止された半導体チップ３，４，５およびボンディングワイヤ６，７も含む）により、封止体（組立体）３３が形成される。すなわち、多数個取りの配線基板３１上に封止樹脂８ａが形成された構造体を封止体３３と呼ぶ。   A sealing body (assembly) 33 is formed by the wiring substrate 31 and the sealing resin 8a on the wiring substrate 31 (including the semiconductor chips 3, 4, 5 and the bonding wires 6, 7 sealed in the sealing resin 8a). Is formed. That is, a structure in which the sealing resin 8 a is formed on the multi-piece wiring substrate 31 is referred to as a sealing body 33.

次に、配線基板３１の下面３１ｂの端子２６に半田ボール９を接続（接合、形成）する（ステップＳ８）。   Next, the solder balls 9 are connected (bonded and formed) to the terminals 26 on the lower surface 31b of the wiring board 31 (step S8).

ステップＳ８の半田ボール９接続工程では、例えば、配線基板３１の下面３１ｂを上方に向け、配線基板３１の下面３１ｂの各半導体装置領域３２の複数の端子２６上にそれぞれ半田ボール９を配置（搭載）してフラックスなどで仮固定し、リフロー処理（半田リフロー処理、熱処理）を行って半田を溶融し、半田ボール９と配線基板３１の下面３１ｂの端子２６とを接合することができる。その後、必要に応じて洗浄工程を行い、半田ボール９の表面に付着したフラックスなどを取り除くこともできる。このようにして、半導体装置１の外部端子（外部接続用端子）としての半田ボール９が接合（形成）される。   In the solder ball 9 connecting step in step S8, for example, the solder balls 9 are disposed (mounted) on the plurality of terminals 26 in the respective semiconductor device regions 32 of the lower surface 31b of the wiring substrate 31 with the lower surface 31b of the wiring substrate 31 facing upward. The solder balls 9 and the terminals 26 on the lower surface 31b of the wiring board 31 can be joined by temporarily fixing them with a flux or the like and performing a reflow process (solder reflow process, heat treatment) to melt the solder. Thereafter, if necessary, a cleaning process can be performed to remove flux and the like adhering to the surface of the solder ball 9. In this way, the solder balls 9 as the external terminals (external connection terminals) of the semiconductor device 1 are joined (formed).

なお、本実施の形態では、半導体装置１の外部端子として半田ボール９を接合する場合について説明したが、これに限定されるものではなく、例えば半田ボール９の代わりに印刷法などにより端子２６上に半田を供給して半導体装置１の半田からなる外部端子（バンプ電極、半田バンプ）を形成することもできる。この場合、配線基板３１の下面３１ｂの各半導体装置領域３２の複数の端子２６上にそれぞれ半田を供給してから、半田リフロー処理を行って、複数の端子２６上にそれぞれ半田からなる外部端子（バンプ電極、半田バンプ）を形成することができる。   In the present embodiment, the case where the solder ball 9 is joined as the external terminal of the semiconductor device 1 has been described. However, the present invention is not limited to this. External terminals (bump electrodes, solder bumps) made of solder of the semiconductor device 1 can also be formed by supplying solder to the semiconductor device 1. In this case, solder is supplied to the plurality of terminals 26 in the respective semiconductor device regions 32 on the lower surface 31b of the wiring board 31, and then solder reflow processing is performed, so that external terminals (each made of solder are respectively formed on the plurality of terminals 26). Bump electrodes, solder bumps) can be formed.

また、メッキ処理を施すなどして、各端子２６上に外部端子（バンプ電極）を形成することもできる。   Further, an external terminal (bump electrode) can be formed on each terminal 26 by performing a plating process or the like.

このように、ステップＳ８では、配線基板３１の下面３１ｂの各半導体装置領域３２の複数の端子２６に、それぞれ外部接続用端子（ここでは半田ボール９）を形成する。外部接続用端子（ここでは半田ボール９）は形成することが好ましいが、不要であればその形成を省略することもできる。   As described above, in step S8, external connection terminals (here, solder balls 9) are formed on the plurality of terminals 26 of the respective semiconductor device regions 32 on the lower surface 31b of the wiring board 31. The external connection terminals (here, solder balls 9) are preferably formed, but can be omitted if unnecessary.

次に、必要に応じて、マーキングを行って、封止樹脂８ａの上面（表面）に製品番号などのマークを付す（ステップＳ９）。ステップＳ９では、例えば、レーザによりマーキングを行うレーザマークを行うことができるが、インクによりマーキングを行うインクマークを行うこともできる。また、ステップＳ８の半田ボール９の接続工程とステップＳ９のマーキング工程の順番を入れ換え、ステップＳ９のマーキング工程を行った後に、ステップＳ８の半田ボール９の接続工程を行うこともできる。また、不要であれば、ステップＳ９のマーキング工程を省略することもできる。   Next, marking is performed as necessary, and a mark such as a product number is attached to the upper surface (front surface) of the sealing resin 8a (step S9). In step S9, for example, a laser mark for marking with a laser can be performed, but an ink mark for marking with ink can also be performed. Alternatively, the solder ball 9 connecting step in step S8 can be performed after the solder ball 9 connecting step in step S8 and the marking step in step S9 are interchanged and the marking step in step S9 is performed. Further, if unnecessary, the marking step in step S9 can be omitted.

次に、封止体３３（配線基板３１）の切断を行う（ステップＳ１０）。   Next, the sealing body 33 (wiring board 31) is cut (step S10).

ステップＳ１０の切断工程により、図１７に示されるように、封止体３３（配線基板３１または配線基板３１および封止樹脂８ａ）が各半導体装置領域３２間の切断領域に沿って切断されて、それぞれの半導体装置領域３２が個々の（個片化された）半導体装置１に切断分離（個片化）される。すなわち、封止体３３（配線基板３１または配線基板３１および封止樹脂８ａ）が各半導体装置領域３２に切断されて分割され、各半導体装置領域３２から半導体装置１が形成される。ステップＳ１０の切断工程によって各半導体装置領域３２に切断され分離（分割）された配線基板３１が上記配線基板２に対応する。また、ステップＳ８の切断工程後の封止樹脂８ａが、上記封止樹脂８となる。   By the cutting process of step S10, as shown in FIG. 17, the sealing body 33 (the wiring board 31 or the wiring board 31 and the sealing resin 8a) is cut along the cutting area between the semiconductor device areas 32. Each semiconductor device region 32 is cut and separated (divided) into individual (divided) semiconductor devices 1. That is, the sealing body 33 (the wiring substrate 31 or the wiring substrate 31 and the sealing resin 8a) is cut and divided into the respective semiconductor device regions 32, and the semiconductor device 1 is formed from the respective semiconductor device regions 32. The wiring board 31 cut and separated (divided) into the respective semiconductor device regions 32 by the cutting process of step S10 corresponds to the wiring board 2. Further, the sealing resin 8a after the cutting step of Step S8 becomes the sealing resin 8.

また、ステップＳ７の樹脂封止工程で、複数の半導体装置領域３２全体を覆うように封止樹脂８ａを形成する一括封止を行った場合には、各半導体装置領域３２間の切断領域上に封止樹脂８ａが形成されている。このため、一括封止の場合には、ステップＳ１０の切断工程で、配線基板３１とともに封止樹脂８ａも各半導体装置領域３２間の切断領域に沿って切断され、切断後の封止樹脂８ａ（切断後の配線基板２上の封止樹脂８ａ）が上記封止樹脂８となる。なお、図１６は、一括封止の場合が図示されている。   Further, in the resin sealing step of step S7, when the encapsulating resin 8a is formed so as to cover the whole of the plurality of semiconductor device regions 32, on the cutting region between the semiconductor device regions 32. A sealing resin 8a is formed. For this reason, in the case of collective sealing, in the cutting process of step S10, the sealing resin 8a is cut along the cutting area between the semiconductor device areas 32 together with the wiring substrate 31, and the sealing resin 8a ( The sealing resin 8a) on the wiring substrate 2 after cutting becomes the sealing resin 8. FIG. 16 shows the case of collective sealing.

また、ステップＳ７の樹脂封止工程で、封止領域を半導体装置領域３２毎に分割し、半導体装置領域３２毎に個別に封止樹脂８ａを形成する分割封止（個別封止）を行うこともでき、この分割封止の場合には、各半導体装置領域３２間の切断領域上には封止樹脂８ａは形成されていない。このため、分割封止の場合には、ステップＳ１０の切断工程で、各半導体装置領域３２間の切断領域に沿って配線基板３１が切断されるが、封止樹脂８ａを切断する必要はなく、切断後の配線基板３１（配線基板２）上の封止樹脂８ａが上記封止樹脂８となる。   Further, in the resin sealing step of step S7, the sealing region is divided into the semiconductor device regions 32, and divided sealing (individual sealing) is performed in which the sealing resin 8a is individually formed for each semiconductor device region 32. In the case of this divided sealing, the sealing resin 8a is not formed on the cutting region between the semiconductor device regions 32. For this reason, in the case of split sealing, the wiring substrate 31 is cut along the cutting regions between the semiconductor device regions 32 in the cutting step of step S10, but it is not necessary to cut the sealing resin 8a. The sealing resin 8 a on the wiring substrate 31 (wiring substrate 2) after cutting becomes the sealing resin 8.

このようにして、半導体装置１が製造される。   In this way, the semiconductor device 1 is manufactured.

次に、本実施の形態の半導体装置１における半導体チップ５の電極１５と配線基板２（配線基板３１）の接続端子２５との間のボンディングワイヤ７による接続について、より詳細に説明する。   Next, the connection by the bonding wire 7 between the electrode 15 of the semiconductor chip 5 and the connection terminal 25 of the wiring board 2 (wiring board 31) in the semiconductor device 1 of the present embodiment will be described in more detail.

本実施の形態の半導体装置１において、配線基板２（配線基板３１）のボンディングワイヤ接続用の接続端子には、半導体チップ３の電極１３に接続すべき接続端子２３と、半導体チップ４の電極１４に接続すべき接続端子２４と、半導体チップ５の電極１５に接続すべき接続端子２５とがある。このうち、半導体チップ５の電極１５に接続する接続端子２５の配列の仕方およびボンディングワイヤ７の接続の仕方について説明する。   In the semiconductor device 1 of the present embodiment, the connection terminals for bonding wire connection of the wiring board 2 (wiring board 31) are the connection terminals 23 to be connected to the electrodes 13 of the semiconductor chip 3 and the electrodes 14 of the semiconductor chip 4. There are a connection terminal 24 to be connected to and a connection terminal 25 to be connected to the electrode 15 of the semiconductor chip 5. Among these, a method of arranging the connection terminals 25 connected to the electrodes 15 of the semiconductor chip 5 and a method of connecting the bonding wires 7 will be described.

図１８〜図２０は、半導体装置１の要部平面図であり、同じ平面領域（図７の点線で囲まれた領域Ｒ１にほぼ相当する領域）が示されている。図１８〜図２０は、封止樹脂８を透視したときの半導体装置１の内部構造が示されている。但し、図２０には、半導体チップ５、半導体チップ２の電極１５、配線基板２の接続端子２５、および半導体チップ２の電極１５と配線基板２の接続端子２５との間を接続するボンディングワイヤ７が図示されているが、理解を簡単にするために、半導体チップ３、半導体チップ３の電極１３、配線基板２の接続端子２３、および半導体チップ３の電極１３と接続端子２３との間を接続するボンディングワイヤ６の図示は省略してある。また、図１９は、図２０から、ループ高さが高いボンディングワイヤ７ｂの図示を省略した図であり、図１８は、図１９から、ループ高さが低いボンディングワイヤ７ａの図示を更に省略した図である。   18 to 20 are main part plan views of the semiconductor device 1 and show the same plane area (area substantially corresponding to the area R1 surrounded by a dotted line in FIG. 7). 18 to 20 show the internal structure of the semiconductor device 1 when the sealing resin 8 is seen through. However, in FIG. 20, the semiconductor chip 5, the electrode 15 of the semiconductor chip 2, the connection terminal 25 of the wiring board 2, and the bonding wire 7 that connects the electrode 15 of the semiconductor chip 2 and the connection terminal 25 of the wiring board 2. In order to facilitate understanding, the semiconductor chip 3, the electrode 13 of the semiconductor chip 3, the connection terminal 23 of the wiring board 2, and the connection between the electrode 13 and the connection terminal 23 of the semiconductor chip 3 are shown. Illustration of the bonding wire 6 to be performed is omitted. 19 is a diagram in which the bonding wire 7b having a high loop height is omitted from FIG. 20, and FIG. 18 is a diagram in which the bonding wire 7a having a low loop height is further omitted from FIG. It is.

本実施の形態では、上記図７などからも分かるように、半導体チップ５の表面５ａにおいて、表面５ａの４つの辺５ｂ，５ｃ，５ｄ，５ｅに沿って複数の電極１５が配置されており、それぞれボンディングワイヤ７を介して、配線基板２の上面２ａに形成されかつ半導体チップ５の辺５ｂ，５ｃ，５ｄ，５ｅに沿って配置された複数の接続端子２５と電気的に接続されている。そして、配線基板２の上面２ａにおいて、接続端子２５は、半導体チップ５の辺５ｂに沿って３列に配列され、半導体チップ５の辺５ｃに沿って３列に配列され、半導体チップ５の辺５ｄに沿って２列に配列され、半導体チップ５の辺５ｅに沿って２列に配列されている。なお、半導体チップ５の表面５ａにおいて、辺５ｂと辺５ｃとは互いに対向する（反対側に位置する）辺であり、辺５ｄと辺５ｅとは互いに対向する（反対側に位置する）辺であり、辺５ｂと辺５ｄとは角部を形成する（交わる）辺であり、辺５ｂと辺５ｅとは他の角部を形成する（交わる）辺である。   In the present embodiment, as can be seen from FIG. 7 and the like, on the surface 5a of the semiconductor chip 5, a plurality of electrodes 15 are arranged along the four sides 5b, 5c, 5d, and 5e of the surface 5a. Each of them is electrically connected to a plurality of connection terminals 25 formed on the upper surface 2a of the wiring board 2 and disposed along the sides 5b, 5c, 5d, and 5e of the semiconductor chip 5 via bonding wires 7. On the upper surface 2 a of the wiring substrate 2, the connection terminals 25 are arranged in three rows along the side 5 b of the semiconductor chip 5, and arranged in three rows along the side 5 c of the semiconductor chip 5. Arranged in two rows along 5d, and arranged in two rows along the side 5e of the semiconductor chip 5. In the surface 5a of the semiconductor chip 5, the sides 5b and 5c are sides facing each other (located on the opposite side), and the sides 5d and 5e are sides facing each other (located on the opposite side). Yes, the sides 5b and 5d are sides that form (intersect) corners, and the sides 5b and 5e are sides that form (intersect) other corners.

本実施の形態では、配線基板２の接続端子２５を半導体チップ５の辺５ｂ，５ｃに沿って３列に配列させているので、接続端子２５の配列ピッチ（間隔）を広げてボンディングワイヤ７同士の干渉を防止でき、半導体装置を多端子化することができ、また半導体装置を小型化（小面積化）することができる。また、半導体チップ５の４辺５ｂ，５ｃ，５ｄ，５ｅ全部に沿って接続端子２５を３列に配列させると、配線基板２の寸法が大きくなってしまう可能性があるが、辺５ｂ，５ｃに沿って接続端子２５を集約して３列に配列し、他の辺５ｄ，５ｅに沿って接続端子２５を３列未満（ここでは２列）に配列することで、配線基板２全体が大きくなるのを抑制することができる。   In the present embodiment, since the connection terminals 25 of the wiring board 2 are arranged in three rows along the sides 5b and 5c of the semiconductor chip 5, the arrangement pitch (interval) of the connection terminals 25 is widened to bond the bonding wires 7 to each other. Interference can be prevented, the number of terminals of the semiconductor device can be increased, and the size of the semiconductor device can be reduced. Further, if the connection terminals 25 are arranged in three rows along all four sides 5b, 5c, 5d, and 5e of the semiconductor chip 5, there is a possibility that the dimension of the wiring board 2 is increased, but the sides 5b and 5c are increased. The connection terminals 25 are aggregated and arranged in three rows along the other sides, and the connection terminals 25 are arranged in less than three rows (here, two rows) along the other sides 5d and 5e. It can be suppressed.

本実施の形態の主要な特徴の一つは、配線基板の主面上に形成されかつ半導体チップの辺に沿って３列に配列した複数の接続端子と、それに対応する半導体チップの電極との間のボンディングワイヤによる接続の仕方にある。このため、以下では、配線基板２の上面２ａに形成されかつ半導体チップ５の辺５ｂに沿って３列に配置された複数の接続端子２５と、半導体チップ５の表面５ａに形成されかつ辺５ｂに沿って配置された複数の電極１５と、それらの間を接続する複数のボンディングワイヤ７について説明する。なお、以下の説明は、配線基板２の上面２ａに形成されかつ半導体チップ５の辺５ｃに沿って３列に配置された複数の接続端子２５と、半導体チップ５の表面５ａに形成されかつ辺５ｃに沿って配置された複数の電極１５と、それらの間を接続する複数のボンディングワイヤ７についても同様に適用でき、その場合、以下の説明において辺５ｂを辺５ｃと読み替えればよい。   One of the main features of the present embodiment is that a plurality of connection terminals formed on the main surface of the wiring substrate and arranged in three rows along the side of the semiconductor chip, and the corresponding electrodes of the semiconductor chip It is in the way of connection by the bonding wire between. Therefore, hereinafter, a plurality of connection terminals 25 formed on the upper surface 2a of the wiring substrate 2 and arranged in three rows along the side 5b of the semiconductor chip 5, and the side 5b formed on the surface 5a of the semiconductor chip 5 A plurality of electrodes 15 arranged along the lines and a plurality of bonding wires 7 connecting them will be described. In the following description, a plurality of connection terminals 25 formed on the upper surface 2a of the wiring substrate 2 and arranged in three rows along the side 5c of the semiconductor chip 5, and the side formed on the surface 5a of the semiconductor chip 5 and the side The same applies to the plurality of electrodes 15 arranged along 5c and the plurality of bonding wires 7 connecting them, in which case the side 5b may be read as the side 5c in the following description.

図１８にも示されるように、配線基板２の上面２ａにおいて、接続端子２５は、半導体チップ５の辺（第１の辺）５ｂに沿って３列に配列（配置）されている。すなわち、本実施の形態の半導体装置１は、配線基板２の上面２ａ上に形成され、かつ半導体チップ５の辺５ｂに沿って３列に配置（配列）された複数の端子２５（すなわち接続端子２５ａ，２５ｂ，２５ｃ）を有している。以下では、この３列の配列のうち、半導体チップ５（の辺５ｂ）に近い側の列から順に１列目（第１の列、すなわち図１８の矢印Ａ１で指された列）、２列目（第２の列、すなわち図１８の矢印Ａ２で指された列）、および３列目（第３ｂの列、すなわち図１８の矢印Ａ３で指された列）と呼ぶこととする。また、この３列の配列のうち、この１列目に属する接続端子２５を接続端子（第１端子）２５ａと称し、２列目に属する接続端子２５を接続端子（第２端子）２５ｂと称し、３列目に属する接続端子２５を接続端子（第３端子）２５ｃと称することとする。   As shown in FIG. 18, on the upper surface 2 a of the wiring board 2, the connection terminals 25 are arranged (arranged) in three rows along the side (first side) 5 b of the semiconductor chip 5. That is, the semiconductor device 1 according to the present embodiment has a plurality of terminals 25 (that is, connection terminals) formed on the upper surface 2a of the wiring board 2 and arranged (arranged) in three rows along the side 5b of the semiconductor chip 5. 25a, 25b, 25c). In the following, among the three rows of arrays, the first row (the first row, ie, the row indicated by the arrow A1 in FIG. 18), the second row in order from the row closer to the semiconductor chip 5 (side 5b). They are referred to as the eyes (second column, ie, the column indicated by the arrow A2 in FIG. 18) and the third column (column 3b, ie, the column indicated by the arrow A3 in FIG. 18). Of the three rows of arrays, the connection terminals 25 belonging to the first row are referred to as connection terminals (first terminals) 25a, and the connection terminals 25 belonging to the second row are referred to as connection terminals (second terminals) 25b. The connection terminals 25 belonging to the third row are referred to as connection terminals (third terminals) 25c.

従って、半導体チップ５の辺５ｂに沿って３列に配置された複数の端子２５は、その３列のうち半導体チップ５の辺５ｂに近い１列目（第１の列）に属する複数の接続端子２５ａと、３列のうち半導体チップ５の辺５ｂから１列目よりも離れた２列目（第２の列）に属する複数の接続端子２５ｂと、３列のうち半導体チップ５の辺５ｂから２列目よりも離れた３列目（第３の列）に属する複数の接続端子２５ｃとからなる。そして、配線基板２の上面２ａにおいて、複数の接続端子２５ａが半導体チップ５の辺５ｂに沿って１列目に１列で配列し、複数の接続端子２５ｂが半導体チップ５の辺５ｂに沿って２列目に１列で配列し、複数の接続端子２５ｃが半導体チップ５の辺５ｂに沿って３列目に１列で配列しているのである。   Accordingly, the plurality of terminals 25 arranged in three rows along the side 5b of the semiconductor chip 5 are a plurality of connections belonging to the first row (first row) close to the side 5b of the semiconductor chip 5 among the three rows. The terminal 25a, a plurality of connection terminals 25b belonging to the second column (second column) farther than the first column from the side 5b of the semiconductor chip 5 in the three columns, and the side 5b of the semiconductor chip 5 in the three columns And a plurality of connection terminals 25c belonging to the third column (third column) that is further away from the second column. Then, on the upper surface 2 a of the wiring substrate 2, the plurality of connection terminals 25 a are arranged in a first row along the side 5 b of the semiconductor chip 5, and the plurality of connection terminals 25 b are along the side 5 b of the semiconductor chip 5. The second row is arranged in one row, and a plurality of connection terminals 25 c are arranged in the third row along the side 5 b of the semiconductor chip 5.

但し、配線基板２の上面２ａにおいて、接続端子２５ａと接続端子２５ｂと接続端子２５ｃとは、それらに接続されたボンディングワイヤ７の延在方向（半導体チップ５の辺５ｂと交差する方向）に互いに重ならないようにずれて（半導体チップ５の辺５ｂに沿った方向にずれて）配列しており、いわゆる千鳥配列となっている。   However, on the upper surface 2a of the wiring board 2, the connection terminal 25a, the connection terminal 25b, and the connection terminal 25c are mutually connected in the extending direction of the bonding wire 7 connected thereto (direction intersecting the side 5b of the semiconductor chip 5). They are arranged so as not to overlap each other (shifted in the direction along the side 5b of the semiconductor chip 5), which is a so-called staggered arrangement.

すなわち、図２０に示されるように、平面的（配線基板２の上面２ａに平行な平面）に見て、半導体チップ５の電極１５と接続端子２５ａとを接続するボンディングワイヤ７ａが延在する線上（延長方向も含む）に、接続端子２５ｂ，２５ｃは配置されていない。また、平面的（配線基板２の上面２ａに平行な平面）に見て、半導体チップ５の電極１５と接続端子２５ｂとを接続するボンディングワイヤ７が延在する線上（延長方向も含む）に、接続端子２５ａ，２５ｃは配置されていない。また、平面的（配線基板２の上面２ａに平行な平面）に見て、半導体チップ５の電極１５と接続端子２５ｃとを接続するボンディングワイヤ７が延在する線上（延長方向も含む）に、接続端子２５ａ，２５ｂは配置されていない。   That is, as shown in FIG. 20, when viewed in plan (a plane parallel to the upper surface 2a of the wiring board 2), the bonding wire 7a for connecting the electrode 15 of the semiconductor chip 5 and the connection terminal 25a extends. The connection terminals 25b and 25c are not arranged (including the extension direction). Further, on a plane (a plane parallel to the upper surface 2a of the wiring substrate 2), on the line (including the extending direction) on which the bonding wire 7 that connects the electrode 15 of the semiconductor chip 5 and the connection terminal 25b extends, The connection terminals 25a and 25c are not arranged. In addition, when viewed in a plane (a plane parallel to the upper surface 2a of the wiring substrate 2), on the line (including the extending direction) on which the bonding wire 7 that connects the electrode 15 of the semiconductor chip 5 and the connection terminal 25c extends, The connection terminals 25a and 25b are not arranged.

このようにすることで、半導体チップ５の辺５ｂに沿って３列に配列した複数の接続端子２５と半導体チップ５の辺５ｂに沿って配列した半導体チップ５の複数の電極１５とを接続する複数のボンディングワイヤ７において、ボンディングワイヤ７同士が平面的（配線基板２の上面２ａに平行な平面）に見て重ならない（交差しない）ようにすることができる。換言すれば、半導体チップ５の辺５ｂに沿って３列に配列した複数の接続端子２５と半導体チップ５の辺５ｂに沿って配列した半導体チップ５の複数の電極１５とを接続する複数のボンディングワイヤ７同士が平面的に重ならないように、接続端子２５ａと接続端子２５ｂと接続端子２５ｃとを互いにずらして配列させるのである。これにより、ボンディングワイヤ７同士が接触するのを抑制または防止できる。また、接続端子２５の実効的なピッチが縮小されるため、同一サイズの半導体装置に対して、より多くの接続端子を形成することができ、半導体装置の多端子化が可能になる。   By doing so, the plurality of connection terminals 25 arranged in three rows along the side 5b of the semiconductor chip 5 and the plurality of electrodes 15 of the semiconductor chip 5 arranged along the side 5b of the semiconductor chip 5 are connected. In the plurality of bonding wires 7, it is possible to prevent the bonding wires 7 from overlapping (not intersecting) when viewed planarly (a plane parallel to the upper surface 2 a of the wiring substrate 2). In other words, a plurality of bondings that connect the plurality of connection terminals 25 arranged in three rows along the side 5 b of the semiconductor chip 5 and the plurality of electrodes 15 of the semiconductor chip 5 arranged along the side 5 b of the semiconductor chip 5. The connection terminals 25a, the connection terminals 25b, and the connection terminals 25c are arranged so as to be shifted from each other so that the wires 7 do not overlap in plan view. Thereby, it can suppress or prevent that the bonding wires 7 contact. Further, since the effective pitch of the connection terminals 25 is reduced, more connection terminals can be formed for the same size semiconductor device, and the number of semiconductor devices can be increased.

また、本実施の形態では、接続端子２５（接続端子２５ａ，２５ｂ，２５ｃ）と半導体チップ５の電極１５との間を接続するボンディングワイヤ７には、ループ高さ（ループの高さ、ワイヤループ高さ）が異なる２種類のボンディングワイヤがある。接続端子２５（接続端子２５ａ，２５ｂ，２５ｃ）と半導体チップ５の電極１５との間を接続するボンディングワイヤ７のうち、ループ高さ（ワイヤループ高さ）が相対的に低いボンディングワイヤ７をボンディングワイヤ７ａと称し、ループ高さ（ワイヤループ高さ）が相対的に高いボンディングワイヤ７をボンディングワイヤ７ｂと称する。すなわち、上記図３および図５に示されるように、ボンディングワイヤ７ａは第１のループ高さ（ワイヤループ高さ）ｈ１を有し、上記図４および図６に示されるように、ボンディングワイヤ７ｂは第２のループ高さ（ワイヤループ高さ）ｈ２を有し、第２のループ高さｈ２は第１のループ高さｈ１よりも高い（ｈ２＞ｈ１）。   In the present embodiment, the bonding wire 7 connecting the connection terminal 25 (connection terminals 25a, 25b, 25c) and the electrode 15 of the semiconductor chip 5 has a loop height (loop height, wire loop). There are two types of bonding wires with different heights. Of the bonding wires 7 that connect the connection terminals 25 (connection terminals 25a, 25b, 25c) and the electrodes 15 of the semiconductor chip 5, bonding wires 7 having a relatively low loop height (wire loop height) are bonded. The bonding wire 7 referred to as a wire 7a and having a relatively high loop height (wire loop height) is referred to as a bonding wire 7b. That is, as shown in FIGS. 3 and 5, the bonding wire 7a has a first loop height (wire loop height) h1, and as shown in FIGS. 4 and 6, the bonding wire 7b. Has a second loop height (wire loop height) h2, which is higher than the first loop height h1 (h2> h1).

このため、ボンディングワイヤ７ａ同士は同じループ高さｈ１を有し、ボンディングワイヤ７ｂ同士は同じループ高さｈ２を有しているが、ボンディングワイヤ７ａとボンディングワイヤ７ｂは互いに異なるループ高さを有し、ボンディングワイヤ７ａに比べて、ボンディングワイヤ７ｂは、ループ高さが高くなっている。なお、ボンディングワイヤ７のループ高さ（ワイヤループ高さ）とは、半導体チップ５の表面５ａから、そのボンディングワイヤ７の最頂部（半導体チップ２の表面５ａからの高さが最も高い部分）までの高さ（半導体チップ５の表面５ａに垂直な方向の高さ）に対応する。   Therefore, the bonding wires 7a have the same loop height h1 and the bonding wires 7b have the same loop height h2, but the bonding wire 7a and the bonding wire 7b have different loop heights. The bonding wire 7b has a higher loop height than the bonding wire 7a. Note that the loop height (wire loop height) of the bonding wire 7 is from the surface 5a of the semiconductor chip 5 to the topmost portion of the bonding wire 7 (the portion having the highest height from the surface 5a of the semiconductor chip 2). (Height in a direction perpendicular to the surface 5a of the semiconductor chip 5).

配線基板２の上面２ａにおいて半導体チップ５の辺５ｂに沿って３列に接続端子２５を配列させた場合、本実施の形態とは異なり、この３列に配列した接続端子２５に接続するボンディングワイヤのループ高さが全て同じであると、ボンディングワイヤ同士の接触や干渉が生じる可能性があり、これは、半導体装置の信頼性を低下させる。   When the connection terminals 25 are arranged in three rows along the side 5b of the semiconductor chip 5 on the upper surface 2a of the wiring board 2, unlike the present embodiment, the bonding wires connected to the connection terminals 25 arranged in the three rows. If all the loop heights are the same, contact and interference between bonding wires may occur, which lowers the reliability of the semiconductor device.

ボンディングワイヤ同士の接触や干渉を防止するために、本実施の形態とは異なり、接続端子２５を３列に配列させたのに合わせて、ループ高さが異なる３種類のボンディングワイヤを用いることも考えられる。この場合、３種類のボンディングワイヤにおけるループ高さの差を確保するために、最もループ高さが高いボンディングワイヤのループ高さをかなり高くする必要があるため、この最もループ高さが高いボンディングワイヤが封止樹脂から露出しないように、封止樹脂の厚みを厚くする必要が生じ、これは、半導体装置の厚みを厚くしてしまう。特に、本実施の形態のように、配線基板２上に複数の半導体チップ３，４，５を積み重ねて構成した半導体装置では、積み重ねた半導体チップの分だけ半導体装置の厚みが厚くなるため、ループ高さが異なる３種類のボンディングワイヤを用いたことによる封止樹脂の厚膜化の影響は大きい。積み重ねた半導体チップのうちの最上層の半導体チップに対するボンディングワイヤのループ高さが、封止樹脂の厚みに影響を与えるのである。   In order to prevent contact and interference between the bonding wires, unlike this embodiment, three types of bonding wires having different loop heights may be used in accordance with the arrangement of the connection terminals 25 in three rows. Conceivable. In this case, in order to secure the difference in the loop height among the three types of bonding wires, it is necessary to considerably increase the loop height of the bonding wire having the highest loop height. Therefore, it is necessary to increase the thickness of the sealing resin so that the semiconductor device is not exposed from the sealing resin, which increases the thickness of the semiconductor device. In particular, in the semiconductor device configured by stacking a plurality of semiconductor chips 3, 4, and 5 on the wiring substrate 2 as in the present embodiment, the thickness of the semiconductor device is increased by the amount of the stacked semiconductor chips. The effect of increasing the thickness of the sealing resin due to the use of three types of bonding wires having different heights is significant. The loop height of the bonding wire with respect to the uppermost semiconductor chip among the stacked semiconductor chips affects the thickness of the sealing resin.

それに対して、本実施の形態では、半導体チップ５の表面５ａ上に半導体チップ５の辺５ｂに沿って配置された複数の電極１５と、配線基板２の上面２ａ上に半導体チップ５の辺５ｂに沿って３列に配置された複数の端子２５とを接続する複数のボンディングワイヤ７が、第１のループ高さｈ１を有するボンディングワイヤ７ａと、第１のループ高さｈ１よりも高い第２のループ高さｈ２を有するボンディングワイヤ７ｂとを有している。すなわち、配線基板２の上面２ａにおいて、接続端子２５を半導体チップ５の辺５ｂに沿って３列に配列させているが、この３列に配列した複数の接続端子２５（接続端子２５ａ，２５ｂ，２５ｃ）と、半導体チップ５の辺５ｂに沿って配置された複数の電極１５との間を、ループ高さが異なる２種類のボンディングワイヤ７ａ，７ｂで接続している。このため、ループ高さが異なる３種類のボンディングワイヤを用いた場合に比べて、ループ高さが高いボンディングワイヤのループ高さを低くすることができ、ループ高さが高いボンディングワイヤが封止樹脂から露出しないようにするのに必要な封止樹脂の厚みを薄くすることができる。このため、封止樹脂８を薄くすることができるので、半導体装置１を薄型化することができ、半導体装置１を小型化することができる。   On the other hand, in the present embodiment, the plurality of electrodes 15 arranged along the side 5b of the semiconductor chip 5 on the surface 5a of the semiconductor chip 5 and the side 5b of the semiconductor chip 5 on the upper surface 2a of the wiring board 2 are used. A plurality of bonding wires 7 that connect a plurality of terminals 25 arranged in three rows along the line A are a bonding wire 7a having a first loop height h1 and a second higher than the first loop height h1. And a bonding wire 7b having a loop height h2. That is, on the upper surface 2a of the wiring board 2, the connection terminals 25 are arranged in three rows along the side 5b of the semiconductor chip 5, but a plurality of connection terminals 25 (connection terminals 25a, 25b, 25c) and a plurality of electrodes 15 arranged along the side 5b of the semiconductor chip 5 are connected by two types of bonding wires 7a and 7b having different loop heights. For this reason, compared with the case where three types of bonding wires having different loop heights are used, the loop height of the bonding wire having a high loop height can be lowered, and the bonding wire having a high loop height is used as a sealing resin. Thus, the thickness of the sealing resin necessary to prevent exposure from being reduced can be reduced. For this reason, since the sealing resin 8 can be thinned, the semiconductor device 1 can be reduced in thickness, and the semiconductor device 1 can be reduced in size.

本実施の形態では、更に、半導体チップ５の辺５ｂに沿って３列に配列した接続端子２５（接続端子２５ａ，２５ｂ，２５ｃ）のそれぞれに対して、次のような手段でワイヤボンディング工程を行うことで、ループ高さが異なる２種類のボンディングワイヤ７ａ，７ｂを用いたとしても、ボンディングワイヤ同士の接触や干渉を防止できるようにしている。   In the present embodiment, a wire bonding process is further performed on each of the connection terminals 25 (connection terminals 25a, 25b, 25c) arranged in three rows along the side 5b of the semiconductor chip 5 by the following means. By doing so, even if two types of bonding wires 7a and 7b having different loop heights are used, contact and interference between the bonding wires can be prevented.

すなわち、本実施の形態では、配線基板２の上面２ａにおいて半導体チップ５の辺５ｂに沿って３列に配列（配置）された接続端子２５のうち、半導体チップ５の辺５ｂに最も近い列である１列目に属する接続端子２５ａに接続されたボンディングワイヤ７は、ループ高さが低いボンディングワイヤ７ａとする。一方、半導体チップ５の辺５ｂに沿って３列に配列（配置）された接続端子２５のうち、半導体チップ５の辺５ｂから最も遠い列である３列目に属する接続端子２５ｃに接続されたボンディングワイヤ７は、ループ高さが高いボンディングワイヤ７ｂとする。そして、半導体チップ５の辺５ｂに沿って３列に配列（配置）された接続端子２５のうち、真ん中の列である２列目に属する接続端子２５ｂに接続されたボンディングワイヤ７は、ループ高さが低いボンディングワイヤ７ａまたはループ高さが高いボンディングワイヤ７ｂのいずれかとする。   That is, in the present embodiment, among the connection terminals 25 arranged (arranged) in three rows along the side 5 b of the semiconductor chip 5 on the upper surface 2 a of the wiring substrate 2, the row closest to the side 5 b of the semiconductor chip 5 is used. The bonding wire 7 connected to the connection terminal 25a belonging to a certain first row is a bonding wire 7a having a low loop height. On the other hand, among the connection terminals 25 arranged (arranged) in three rows along the side 5b of the semiconductor chip 5, it is connected to the connection terminal 25c belonging to the third row which is the farthest row from the side 5b of the semiconductor chip 5. The bonding wire 7 is a bonding wire 7b having a high loop height. Of the connection terminals 25 arranged (arranged) in three rows along the side 5b of the semiconductor chip 5, the bonding wire 7 connected to the connection terminal 25b belonging to the second row, which is the middle row, has a loop height. It is assumed that either the bonding wire 7a having a low height or the bonding wire 7b having a high loop height is used.

このようにすれば、半導体チップ５の辺５ｂに近い接続端子２５ａにはループ高さが低いボンディングワイヤ７ａが接続され、半導体チップ５の辺５ｂから遠い接続端子２５ｃにはループ高さが高いボンディングワイヤ７ｂが接続され、中間の距離にある接続端子２５ｂにはループ高さが低いボンディングワイヤ７ａまたはループ高さが高いボンディングワイヤ７ｂが接続されることになる。これにより、半導体チップ５の辺５ｂからの距離が短い接続端子２５に接続するボンディングワイヤ７のループ高さよりも、半導体チップ５の辺５ｂからの距離が長い接続端子２５に接続するボンディングワイヤ７のループ高さが高くなるので、ボンディングワイヤ７同士の間隔または距離を相対的に長くすることができ、また、ボンディングワイヤ７同士の平行度を低下させることができる。従って、ボンディングワイヤ７同士の接触や干渉を抑制または防止できる。このため、半導体装置の信頼性を向上させることができる。   In this way, the bonding wire 7a having a low loop height is connected to the connection terminal 25a near the side 5b of the semiconductor chip 5, and the bonding terminal having a high loop height is connected to the connection terminal 25c far from the side 5b of the semiconductor chip 5. The wire 7b is connected, and the bonding wire 7a having a low loop height or the bonding wire 7b having a high loop height is connected to the connection terminal 25b at an intermediate distance. Accordingly, the bonding wire 7 connected to the connection terminal 25 having a longer distance from the side 5b of the semiconductor chip 5 than the loop height of the bonding wire 7 connected to the connection terminal 25 having a short distance from the side 5b of the semiconductor chip 5 is obtained. Since the loop height is increased, the distance or distance between the bonding wires 7 can be relatively increased, and the parallelism between the bonding wires 7 can be reduced. Accordingly, contact and interference between the bonding wires 7 can be suppressed or prevented. For this reason, the reliability of the semiconductor device can be improved.

また、本実施の形態では、２列目に属する接続端子２５ｂに接続されたボンディングワイヤ７を、ループ高さが低いボンディングワイヤ７ａとするか、あるいはループ高さが高いボンディングワイヤ７ｂとするかは、接続端子２５ｂ毎に次のようにして決めることが好ましい。   In this embodiment, whether the bonding wire 7 connected to the connection terminal 25b belonging to the second row is a bonding wire 7a having a low loop height or a bonding wire 7b having a high loop height is determined. The connection terminal 25b is preferably determined as follows.

すなわち、２列目に属する接続端子２５ｂに接続されたボンディングワイヤ７について、そのボンディングワイヤ７（接続端子２５ｂに接続されたボンディングワイヤ７）の両隣のボンディングワイヤ７が、ループ高さが低いボンディングワイヤ７ａである場合には、そのボンディングワイヤ７（接続端子２５ｂに接続されたボンディングワイヤ７）を、ループ高さが高いボンディングワイヤ７ｂとする。逆に、２列目に属する接続端子２５ｂに接続されたボンディングワイヤ７について、そのボンディングワイヤ７（接続端子２５ｂに接続されたボンディングワイヤ７）の両隣のボンディングワイヤ７が、ループ高さが高いボンディングワイヤ７ｂである場合には、そのボンディングワイヤ７（接続端子２５ｂに接続されたボンディングワイヤ７）を、ループ高さが低いボンディングワイヤ７ａとする。具体的には、辺５ｂに沿って３列に配置された複数の接続端子２５と辺５ｂに沿って配置された複数の電極１５とを接続する複数のボンディングワイヤ７において、接続端子２５ｂに接続されたボンディングワイヤ７ａの両隣には、接続端子２５ｃに接続されたボンディングワイヤ７ｂが配置され、接続端子２５ｂに接続されたボンディングワイヤ７ｂの両隣には、接続端子２５ａに接続されたボンディングワイヤ７ａが配置されるようにする。   That is, for the bonding wires 7 connected to the connection terminals 25b belonging to the second row, the bonding wires 7 adjacent to the bonding wires 7 (bonding wires 7 connected to the connection terminals 25b) are low in loop height. In the case of 7a, the bonding wire 7 (the bonding wire 7 connected to the connection terminal 25b) is a bonding wire 7b having a high loop height. Conversely, for the bonding wires 7 connected to the connection terminals 25b belonging to the second row, the bonding wires 7 adjacent to the bonding wires 7 (bonding wires 7 connected to the connection terminals 25b) are bonded with a high loop height. In the case of the wire 7b, the bonding wire 7 (the bonding wire 7 connected to the connection terminal 25b) is a bonding wire 7a having a low loop height. Specifically, a plurality of bonding wires 7 connecting a plurality of connection terminals 25 arranged in three rows along the side 5b and a plurality of electrodes 15 arranged along the side 5b are connected to the connection terminal 25b. The bonding wire 7b connected to the connection terminal 25c is arranged on both sides of the bonding wire 7a, and the bonding wire 7a connected to the connection terminal 25a is arranged on both sides of the bonding wire 7b connected to the connection terminal 25b. To be placed.

これにより、２列目の接続端子２５ｂに接続されたループ高さが低いボンディングワイヤ７ａが、ループ高さが高いボンディングワイヤ７ｂと隣り合わないようにすることができ、また、２列目の接続端子２５ｂに接続されたループ高さが高いボンディングワイヤ７ｂが、ループ高さが低いボンディングワイヤ７ａと隣り合わないようにすることができる。従って、ボンディングワイヤ７同士の間隔または距離を相対的に長くすることができ、また、ボンディングワイヤ７同士の平行度を低下させることができるので、ボンディングワイヤ７同士が接触したり干渉したりするのを、より的確に防止することができる。このため、半導体装置の信頼性を、より向上させることができる。   As a result, the bonding wire 7a having a low loop height connected to the connection terminal 25b in the second row can be prevented from being adjacent to the bonding wire 7b having a high loop height. The bonding wire 7b having a high loop height connected to the terminal 25b can be prevented from being adjacent to the bonding wire 7a having a low loop height. Accordingly, the distance or distance between the bonding wires 7 can be made relatively long, and the parallelism between the bonding wires 7 can be reduced, so that the bonding wires 7 can contact or interfere with each other. Can be prevented more accurately. For this reason, the reliability of the semiconductor device can be further improved.

また、本実施の形態では、半導体チップ５の辺５ｂに沿って３列に配列された複数の接続端子２５と半導体チップ５の辺５ｂに沿って配置された複数の電極１５とを接続する複数のボンディングワイヤ７において、ループ高さが低いボンディングワイヤ７ａとループ高さが高いボンディングワイヤ７ｂとが交互に配列していることが、より好ましい。このようにすることで、ループ高さが低いボンディングワイヤ７ａ同士が隣り合わないようにすることができ、かつ、ループ高さが高いボンディングワイヤ７ｂ同士が隣り合わないようにすることができ、ボンディングワイヤ７同士が接触したり干渉したりするのを更に的確に防止することができる。このため、半導体装置の信頼性を、より的確に向上させることができる。   In the present embodiment, a plurality of connection terminals 25 arranged in three rows along the side 5 b of the semiconductor chip 5 and a plurality of electrodes 15 arranged along the side 5 b of the semiconductor chip 5 are connected. More preferably, the bonding wires 7a having a low loop height and the bonding wires 7b having a high loop height are alternately arranged. In this way, bonding wires 7a having a low loop height can be prevented from being adjacent to each other, and bonding wires 7b having a high loop height can be prevented from being adjacent to each other. It is possible to more accurately prevent the wires 7 from contacting or interfering with each other. For this reason, the reliability of the semiconductor device can be improved more accurately.

また、ループ高さが低いボンディングワイヤ７ａ同士が隣り合わないようにし、かつループ高さが高いボンディングワイヤ７ｂ同士が隣り合わないようにするとともに、半導体チップ５の辺５ｂに沿った接続端子２５の配置密度を高める（すなわち接続端子２５に接続されるボンディングワイヤ７の配置密度を高める）ことが望まれる。   Further, the bonding wires 7a having a low loop height are not adjacent to each other, the bonding wires 7b having a high loop height are not adjacent to each other, and the connection terminals 25 along the side 5b of the semiconductor chip 5 are not provided. It is desired to increase the arrangement density (that is, increase the arrangement density of the bonding wires 7 connected to the connection terminals 25).

このため、半導体チップ５の辺５ｂに沿って３列に配列された複数の接続端子２５と半導体チップ５の辺５ｂに沿って配置された複数の電極１５とを接続する複数のボンディングワイヤ７において、２列目に属する接続端子２５ｂに接続されたボンディングワイヤ７だけを抽出して見てみたとき、ループ高さが高いボンディングワイヤ７ｂとループ高さが低いボンディングワイヤ７ａとが交互に配列されるようにすることが好ましい。換言すれば、２列目に属す任意の接続端子２５ｂ（これを第１接続端子と称す）に接続されたボンディングワイヤ７について、その第1接続端子に隣接しかつ２列目に属す他の接続端子２５ｂ（これを第２接続端子と称す）に接続されたボンディングワイヤ７がループ高さの低いボンディングワイヤ７ａである場合には、その第１接続端子に接続されるボンディングワイヤ７を、ループ高さが高いボンディングワイヤ７ｂとする。すなわち、その第１接続端子（接続端子２５ｂ）には、ループ高さの高いボンディディングワイヤ７ｂを接続する。逆に、２列目に属す任意の接続端子２５ｂ（これを第１接続端子と称す）に接続されたボンディングワイヤ７について、その第1接続端子に隣接しかつ２列目に属す他の接続端子２５ｂ（これを第２接続端子と称す）に接続されたボンディングワイヤ７がループ高さの高いボンディングワイヤ７ｂである場合には、その第１接続端子に接続されるボンディングワイヤ７を、ループ高さが低いボンディングワイヤ７ａとする。すなわち、その第１接続端子（接続端子２５ｂ）には、ループ高さの低いボンディディングワイヤ７ａを接続する。なお、前記第１接続端子と前記第２接続端子とは、半導体チップ５の辺５ｂに沿って配列されかつ２列目に属する複数の接続端子２５ｂにおいて、辺５ｂに沿った方向に互いに隣接する接続端子２５ｂ同士の関係にある。そして、好ましくは、接続端子２５ｂに接続されたループ高さが低いボンディングワイヤ７ａの両隣に、接続端子２５ｃに接続されたループ高さが高いボンディングワイヤ７ｂが配置されるようにし、接続端子２５ｂに接続されたループ高さが高いボンディングワイヤ７ｂの両隣に、接続端子２５ａに接続されたループ高さが低いボンディングワイヤ７ａが配置されるようにする。このようにすることで、ボンディングワイヤ７同士の接触や干渉を防止できるとともに、半導体チップ５の辺５ｂに沿って３列に配列された接続端子２５およびそれに接続されたボンディングワイヤ７を効率的に配置でき、配置密度を高めることができる。   Therefore, in the plurality of bonding wires 7 that connect the plurality of connection terminals 25 arranged in three rows along the side 5 b of the semiconductor chip 5 and the plurality of electrodes 15 arranged along the side 5 b of the semiconductor chip 5. When only the bonding wires 7 connected to the connection terminals 25b belonging to the second row are extracted and viewed, the bonding wires 7b having a high loop height and the bonding wires 7a having a low loop height are alternately arranged. It is preferable to do so. In other words, with respect to the bonding wire 7 connected to an arbitrary connection terminal 25b (referred to as a first connection terminal) belonging to the second row, another connection belonging to the second row and adjacent to the first connection terminal. When the bonding wire 7 connected to the terminal 25b (referred to as the second connection terminal) is a bonding wire 7a having a low loop height, the bonding wire 7 connected to the first connection terminal is connected to the loop height. The bonding wire 7b is high. That is, the bonding wire 7b having a high loop height is connected to the first connection terminal (connection terminal 25b). Conversely, with respect to the bonding wire 7 connected to an arbitrary connection terminal 25b (referred to as the first connection terminal) belonging to the second row, other connection terminals adjacent to the first connection terminal and belonging to the second row When the bonding wire 7 connected to 25b (referred to as the second connection terminal) is a bonding wire 7b having a high loop height, the bonding wire 7 connected to the first connection terminal is connected to the loop height. The bonding wire 7a is low. That is, the bonding wire 7a having a low loop height is connected to the first connection terminal (connection terminal 25b). The first connection terminal and the second connection terminal are adjacent to each other in the direction along the side 5b in the plurality of connection terminals 25b arranged along the side 5b of the semiconductor chip 5 and belonging to the second column. There is a relationship between the connection terminals 25b. Preferably, a bonding wire 7b having a high loop height connected to the connection terminal 25c is arranged on both sides of the bonding wire 7a having a low loop height connected to the connection terminal 25b. The bonding wire 7a having a low loop height connected to the connection terminal 25a is arranged on both sides of the bonding wire 7b having a high loop height. In this way, contact and interference between the bonding wires 7 can be prevented, and the connection terminals 25 arranged in three rows along the side 5b of the semiconductor chip 5 and the bonding wires 7 connected thereto can be efficiently used. It can arrange | position and can raise arrangement | positioning density.

具体的には、図１８〜図２０に示されるように、半導体チップ５の辺５ｂに沿って３列に配列された複数の接続端子２５と半導体チップ５の辺５ｂに沿って配置された複数の電極１５とを接続する複数のボンディングワイヤ７が、半導体チップ５の辺５ｂに沿った方向に次のように配列することが、より好ましい。   Specifically, as shown in FIGS. 18 to 20, a plurality of connection terminals 25 arranged in three rows along the side 5 b of the semiconductor chip 5 and a plurality arranged along the side 5 b of the semiconductor chip 5. More preferably, the plurality of bonding wires 7 that connect the electrodes 15 are arranged in the direction along the side 5 b of the semiconductor chip 5 as follows.

すなわち、１列目に属する接続端子２５ａとそれに対応する半導体チップ５の電極１５（後述の電極１５ａに対応）との間を接続し、かつループ高さが低いボンディングワイヤ７ａを、ボンディングワイヤ７ｃ１と称する。２列目に属する接続端子２５ｂとそれに対応する半導体チップ５の電極１５（後述の電極１５ｂに対応）との間を接続し、かつループ高さが高いボンディングワイヤ７ｂを、ボンディングワイヤ７ｃ２と称する。１列目に属する接続端子２５ａとそれに対応する半導体チップ５の電極１５（後述の電極１５ａに対応）との間を接続し、かつループ高さが低いボンディングワイヤ７ａを、ボンディングワイヤ７ｃ３と称する。３列目に属する接続端子２５ｃとそれに対応する半導体チップ５の電極１５（後述の電極１５ｂに対応）との間を接続し、かつループ高さが高いボンディングワイヤ７ｂを、ボンディングワイヤ７ｃ４と称する。２列目に属する接続端子２５ｂとそれに対応する半導体チップ５の電極１５（後述の電極１５ａに対応）との間を接続し、かつループ高さが低いボンディングワイヤ７ａを、ボンディングワイヤ７ｃ５と称する。３列目に属する接続端子２５ｃとそれに対応する半導体チップ５の電極１５（後述の電極１５ｂに対応）との間を接続し、かつループ高さが高いボンディングワイヤ７ｂを、ボンディングワイヤ７ｃ６と称する。これら６本のボンディングワイヤ７ｃ１，７ｃ２，７ｃ３，７ｃ４，７ｃ５，７ｃ６が、半導体チップ５の辺５ｂに沿った方向に順に配列し、好ましくはボンディングワイヤ７ｃ１〜７ｃ６が繰り返し配列している。   That is, the connection wire 25a that connects the connection terminal 25a belonging to the first column and the corresponding electrode 15 of the semiconductor chip 5 (corresponding to an electrode 15a described later) and has a low loop height is connected to the bonding wire 7c1. Called. The bonding wire 7b that connects between the connection terminal 25b belonging to the second row and the corresponding electrode 15 of the semiconductor chip 5 (corresponding to an electrode 15b described later) and has a high loop height is referred to as a bonding wire 7c2. The bonding wire 7a that connects between the connection terminal 25a belonging to the first row and the corresponding electrode 15 of the semiconductor chip 5 (corresponding to an electrode 15a described later) and has a low loop height is referred to as a bonding wire 7c3. The bonding wire 7b that connects between the connection terminal 25c belonging to the third row and the corresponding electrode 15 of the semiconductor chip 5 (corresponding to an electrode 15b described later) and has a high loop height is referred to as a bonding wire 7c4. The bonding wire 7a that connects between the connection terminal 25b belonging to the second row and the corresponding electrode 15 of the semiconductor chip 5 (corresponding to an electrode 15a described later) and has a low loop height is referred to as a bonding wire 7c5. A bonding wire 7b that connects between the connection terminal 25c belonging to the third row and the corresponding electrode 15 of the semiconductor chip 5 (corresponding to an electrode 15b described later) and has a high loop height is referred to as a bonding wire 7c6. These six bonding wires 7c1, 7c2, 7c3, 7c4, 7c5, 7c6 are sequentially arranged in a direction along the side 5b of the semiconductor chip 5, and preferably the bonding wires 7c1 to 7c6 are repeatedly arranged.

換言すれば、半導体チップ５の辺５ｂに沿って３列に配列された複数の接続端子２５（接続端子２５ａ，２５ｂ，２５ｃ）と半導体チップ５の辺５ｂに沿って配置された複数の電極１５とを接続する複数のボンディングワイヤ７は、半導体チップ５の辺５ｂに沿った方向に、上記ボンディングワイヤ７ｃ１〜７ｃ６が順に配列し、その次にまた上記ボンディングワイヤ７ｃ１〜７ｃ６が順に配列し、これが繰り返されているのである。繰り返しの回数は、ボンディングワイヤ７の本数により決まり、ボンディングワイヤ７の総本数が多くなるほど繰り返しの回数も多くなる。   In other words, a plurality of connection terminals 25 (connection terminals 25 a, 25 b, 25 c) arranged in three rows along the side 5 b of the semiconductor chip 5 and a plurality of electrodes 15 arranged along the side 5 b of the semiconductor chip 5. The bonding wires 7 are connected in order to the direction along the side 5b of the semiconductor chip 5, and the bonding wires 7c1 to 7c6 are arranged in order, and then the bonding wires 7c1 to 7c6 are arranged in order. It is repeated. The number of repetitions is determined by the number of bonding wires 7, and the number of repetitions increases as the total number of bonding wires 7 increases.

なお、上記図３に示されるボンディングワイヤ７ａは、ボンディングワイヤ７ｃ１またはボンディングワイヤ７ｃ３に対応し、上記図４に示されるボンディングワイヤ７ｂは、ボンディングワイヤ７ｃ２に対応し、上記図５に示されるボンディングワイヤ７ａは、ボンディングワイヤ７ｃ５に対応し、上記図６に示されるボンディングワイヤ７ｂは、ボンディングワイヤ７ｃ４またはボンディングワイヤ７ｃ６に対応する。   The bonding wire 7a shown in FIG. 3 corresponds to the bonding wire 7c1 or the bonding wire 7c3, and the bonding wire 7b shown in FIG. 4 corresponds to the bonding wire 7c2, and the bonding wire shown in FIG. 7a corresponds to the bonding wire 7c5, and the bonding wire 7b shown in FIG. 6 corresponds to the bonding wire 7c4 or the bonding wire 7c6.

ボンディングワイヤ７をこのように配列させることで、ループ高さが低いボンディングワイヤ７ａ同士が隣り合わないようにし、かつループ高さが高いボンディングワイヤ７ｂ同士が隣り合わないようにするとともに、更に、１列目に属する接続端子２５ａの数と２列目に属する接続端子２５ｂの数と３列目に属する接続端子２５ｃの数とを、ほぼ同じにすることができ、接続端子２５を効率的に配置することができる。このため、配線基板２の上面２ａにおいて、半導体チップ５の辺５ｂに沿って配置した接続端子２５（接続端子２５ａ，２５ｂ，２５ｃ）の配置密度を高めることができる。従って、配線基板２の上面２ａにおいて半導体チップ５の辺５ｂに沿って３列に配列された接続端子２５の数およびその接続端子２５に接続されるボンディングワイヤ７の数を多くすることができ、半導体装置１を多端子化することができる。また、端子数が同じであれば、配線基板２の平面寸法を縮小することができるので、半導体装置１を小型化することができる。   By arranging the bonding wires 7 in this manner, the bonding wires 7a having a low loop height are not adjacent to each other, and the bonding wires 7b having a high loop height are not adjacent to each other. The number of connection terminals 25a belonging to the column, the number of connection terminals 25b belonging to the second column, and the number of connection terminals 25c belonging to the third column can be made substantially the same, and the connection terminals 25 are arranged efficiently. can do. For this reason, the arrangement density of the connection terminals 25 (connection terminals 25a, 25b, 25c) arranged along the side 5b of the semiconductor chip 5 on the upper surface 2a of the wiring board 2 can be increased. Therefore, the number of connection terminals 25 arranged in three rows along the side 5b of the semiconductor chip 5 on the upper surface 2a of the wiring board 2 and the number of bonding wires 7 connected to the connection terminals 25 can be increased. The semiconductor device 1 can be multi-terminal. Further, if the number of terminals is the same, the planar dimension of the wiring board 2 can be reduced, and thus the semiconductor device 1 can be reduced in size.

また、辺５ｂに沿って３列に配列された複数の接続端子２５と辺５ｂに沿って配置された複数の電極１５とを接続するボンディングワイヤ７の数は、６の倍数である必要は無い。また、辺５ｂに沿って３列に配列された複数の接続端子２５と辺５ｂに沿って配置された複数の電極１５とを接続する複数のボンディングワイヤ７において、配列の両端のボンディングワイヤ７は、上記ボンディングワイヤ７ｃ１〜７ｃ６のいずれであってもよい。従って、辺５ｂに沿って３列に配列された複数の接続端子２５と辺５ｂに沿って配置された複数の電極１５とを接続するボンディングワイヤ７は、上記ボンディングワイヤ７ｃ１〜７ｃ６が繰り返し配列するが、配列の最初は、ボンディングワイヤ７ｃ１〜７ｃ６のうちのいずれのボンディングワイヤで始まってもよく、また配列の最後は、ボンディングワイヤ７ｃ１〜７ｃ６のうちのいずれのボンディングワイヤで終わってもよい。   Further, the number of bonding wires 7 that connect the plurality of connection terminals 25 arranged in three rows along the side 5b and the plurality of electrodes 15 arranged along the side 5b need not be a multiple of six. . Further, in the plurality of bonding wires 7 that connect the plurality of connection terminals 25 arranged in three rows along the side 5b and the plurality of electrodes 15 arranged along the side 5b, the bonding wires 7 at both ends of the arrangement are Any of the bonding wires 7c1 to 7c6 may be used. Therefore, the bonding wires 7c1 to 7c6 are repeatedly arranged in the bonding wire 7 that connects the plurality of connection terminals 25 arranged in three rows along the side 5b and the plurality of electrodes 15 arranged along the side 5b. However, the beginning of the array may begin with any of the bonding wires 7c1-7c6, and the end of the array may end with any of the bonding wires 7c1-7c6.

また、本実施の形態では、図１８〜図２０に示されるように、半導体チップ５の辺５ｂに沿って３列に配列された複数の接続端子２５にボンディングワイヤ７を介して接続される半導体チップ５の複数の電極１５は、半導体チップ５の表面５ａにおいて、半導体チップ５の辺５ｂの近傍で半導体チップ５の辺５ｂに沿って２列で配置されていることが好ましい。さらに、この複数の電極１５は、この複数の電極１５に隣接する辺５ｂに沿って、1列目の電極（第１電極）１５と２列目の電極（第２電極）１５が交互に配置される、所謂、千鳥配列で配置されていることが好ましい。ここで、２列の配列のうち、半導体チップ５の辺５ｂに近い側の列（第４の列、すなわち図１８の矢印Ａ４で指された列）に属する電極１５を電極（第１電極）１５ａと称し、半導体チップ５の辺５ｂから遠い側の列（第５の列、すなわち図１８の矢印Ａ５で指された列）に属する電極１５を電極（第２電極）１５ｂと称することにする。   Further, in the present embodiment, as shown in FIGS. 18 to 20, the semiconductor connected to the plurality of connection terminals 25 arranged in three rows along the side 5 b of the semiconductor chip 5 through the bonding wires 7. The plurality of electrodes 15 of the chip 5 are preferably arranged in two rows along the side 5 b of the semiconductor chip 5 in the vicinity of the side 5 b of the semiconductor chip 5 on the surface 5 a of the semiconductor chip 5. Further, in the plurality of electrodes 15, the first row electrode (first electrode) 15 and the second row electrode (second electrode) 15 are alternately arranged along the side 5 b adjacent to the plurality of electrodes 15. It is preferable that they are arranged in a so-called staggered arrangement. Here, in the two rows of arrays, the electrodes 15 belonging to the row closer to the side 5b of the semiconductor chip 5 (fourth row, ie, the row indicated by the arrow A4 in FIG. 18) are electrodes (first electrodes). The electrode 15 belonging to the row far from the side 5b of the semiconductor chip 5 (referred to as the fifth row, that is, the row indicated by the arrow A5 in FIG. 18) is referred to as an electrode (second electrode) 15b. .

本実施の形態では、半導体チップ５の辺５ｂに沿って２列に千鳥配列で電極１５を配置させている。すなわち、半導体チップ５の表面５ａにおいて、複数の電極１５ｂは、それぞれ複数の電極５ａの配列の間に配置されている。換言すれば、半導体チップ５の表面５ａにおいて、複数の電極１５ａと複数の電極１５ｂとは、辺５ｂに略垂直な方向（表面５ａに平行で辺５ｂに垂直な方向）に互いに重ならないようにずれて（半導体チップ５の辺５ｂに沿った方向にずれて）配列している。これにより、電極１５の実効的なピッチが縮小されるため、半導体チップ５を多端子化することができる。   In the present embodiment, the electrodes 15 are arranged in a staggered arrangement in two rows along the side 5 b of the semiconductor chip 5. That is, on the surface 5a of the semiconductor chip 5, the plurality of electrodes 15b are respectively arranged between the plurality of electrodes 5a. In other words, on the surface 5a of the semiconductor chip 5, the plurality of electrodes 15a and the plurality of electrodes 15b do not overlap each other in a direction substantially perpendicular to the side 5b (a direction parallel to the surface 5a and perpendicular to the side 5b). They are displaced (arranged in a direction along the side 5b of the semiconductor chip 5). Thereby, since the effective pitch of the electrode 15 is reduced, the semiconductor chip 5 can be multi-terminal.

また、本実施の形態では、半導体チップ５の辺５ｂに沿って２列に千鳥配列で配置された複数の電極１５のうち、半導体チップ５の辺５ｂに近い側の列に配置された複数の電極１５ａには、ループ高さが低いボンディングワイヤ７ａが接続され、半導体チップ５の辺５ｂから遠い側の列に配置された電極１５ｂには、ループ高さが高いボンディングワイヤ７ｂが接続される。   In the present embodiment, among the plurality of electrodes 15 arranged in a staggered arrangement in two rows along the side 5 b of the semiconductor chip 5, the plurality of electrodes arranged in the column closer to the side 5 b of the semiconductor chip 5. A bonding wire 7a having a low loop height is connected to the electrode 15a, and a bonding wire 7b having a high loop height is connected to the electrode 15b arranged in a column far from the side 5b of the semiconductor chip 5.

このようにすれば、半導体チップ５の辺５ｂに近い電極１５ａにはループ高さが低いボンディングワイヤ７ａが接続され、半導体チップ５の辺５ｂから遠い電極１５ｂにはループ高さが高いボンディングワイヤ７ｂが接続される。これにより、ループ高さが低いボンディングワイヤ７ｂと電極１５ａとの接続位置に比べて、ループ高さが高いボンディングワイヤ７ｂと電極１５ｂとの接続位置が、半導体チップ５の辺５ｂから遠い位置になる。このため、隣り合うボンディングワイヤ７同士（すなわちボンディングワイヤ７ａとボンディングワイヤ７ｂ）の間隔または距離を相対的に長くすることができ、また、隣り合うボンディングワイヤ同士（すなわちボンディングワイヤ７ａとボンディングワイヤ７ｂ）の平行度を低下させることができる。これにより、ボンディングワイヤ７同士が接触したり干渉したりするのを的確に防止することができる。このため、半導体装置の信頼性を、より的確に向上させることができる。   In this way, the bonding wire 7a having a low loop height is connected to the electrode 15a near the side 5b of the semiconductor chip 5, and the bonding wire 7b having a high loop height is connected to the electrode 15b far from the side 5b of the semiconductor chip 5. Is connected. As a result, the connecting position between the bonding wire 7b having a high loop height and the electrode 15b is farther from the side 5b of the semiconductor chip 5 than the connecting position between the bonding wire 7b having a low loop height and the electrode 15a. . Therefore, the distance or distance between adjacent bonding wires 7 (ie, bonding wire 7a and bonding wire 7b) can be made relatively long, and adjacent bonding wires (ie, bonding wire 7a and bonding wire 7b) can be made relatively long. The degree of parallelism can be reduced. Thereby, it can prevent exactly that the bonding wires 7 contact or interfere. For this reason, the reliability of the semiconductor device can be improved more accurately.

従って、半導体チップ５の辺５ｂに沿って３列に配列された接続端子２５のうち、半導体チップ５に最も近い列である１列目に属する接続端子２５ａは、辺５ｂに近い側の列の電極１５ａに、ループ高さが低いボンディングワイヤ７ａを介して接続される。また、半導体チップ５の辺５ｂに沿って３列に配列された接続端子２５のうち、半導体チップ５から最も遠い列である３列目に属する接続端子２５ｃは、辺５ｂから遠い側の列の電極１５ｂに、ループ高さが高いボンディングワイヤ７ｂを介して接続される。そして、半導体チップ５の辺５ｂに沿って３列に配列された接続端子２５のうち、真ん中の列である２列目に属する接続端子２５ｂは、辺５ｂに近い側の列の電極１５ａに、ループ高さが低いボンディングワイヤ７ａを介して接続されるか、あるいは、辺５ｂから遠い側の列の電極１５ｂに、ループ高さが高いボンディングワイヤ７ｂを介して接続される。   Therefore, among the connection terminals 25 arranged in three rows along the side 5 b of the semiconductor chip 5, the connection terminal 25 a belonging to the first row that is the row closest to the semiconductor chip 5 is in the row closer to the side 5 b. It is connected to the electrode 15a through a bonding wire 7a having a low loop height. Of the connection terminals 25 arranged in three rows along the side 5b of the semiconductor chip 5, the connection terminal 25c belonging to the third row which is the farthest row from the semiconductor chip 5 is in the row far from the side 5b. The electrode 15b is connected via a bonding wire 7b having a high loop height. Of the connection terminals 25 arranged in three columns along the side 5b of the semiconductor chip 5, the connection terminal 25b belonging to the second column, which is the middle column, is connected to the electrode 15a in the column closer to the side 5b. It is connected via a bonding wire 7a having a low loop height, or connected to an electrode 15b in a column far from the side 5b via a bonding wire 7b having a high loop height.

２列目に属する接続端子２５ｂに接続されたボンディングワイヤ７を、ループ高さが低いボンディングワイヤ７ａとするか、あるいはループ高さが高いボンディングワイヤ７ｂとするかについては、上述の通りである。   Whether the bonding wire 7 connected to the connection terminal 25b belonging to the second row is a bonding wire 7a having a low loop height or a bonding wire 7b having a high loop height is as described above.

従って、２列目に属する接続端子２５ｂについて、その接続端子７ｂに接続されたボンディングワイヤ７の両隣のボンディングワイヤ７が、ループ高さが低いボンディングワイヤ７ａである場合には、その接続端子２５ｂを、ループ高さが高いボンディングワイヤ７ｂを介して、辺５ｂから遠い側の列の電極１５ｂに接続する。また、２列目に属する接続端子２５ｂについて、その接続端子２５ｂに接続されたボンディングワイヤ７の両隣のボンディングワイヤ７が、ループ高さが高いボンディングワイヤ７ｂである場合には、その接続端子２５ｂを、ループ高さが低いボンディングワイヤ７ａを介して、辺５ｂに近い側の列の電極１５ａに接続する。このため、上記ボンディングワイヤ７ｃ１〜７ｃ６のうち、ボンディングワイヤ７ｃ１，７ｃ３，７ｃ５は、ループ高さが低いボンディングワイヤ７ａであるので、辺５ｂに近い側の列の電極１５ａに接続することとなる。また、上記ボンディングワイヤ７ｃ１〜７ｃ６のうち、ボンディングワイヤ７ｃ２，７ｃ４，７ｃ６は、ループ高さが高いボンディングワイヤ７ｂであるので、辺５ｂから遠い側の列の電極１５ｂに接続することとなる。   Therefore, for the connection terminals 25b belonging to the second row, when the bonding wires 7 adjacent to the bonding wires 7 connected to the connection terminals 7b are bonding wires 7a having a low loop height, the connection terminals 25b are Then, it is connected to the electrode 15b in the column far from the side 5b through the bonding wire 7b having a high loop height. For the connection terminals 25b belonging to the second row, when the bonding wires 7 adjacent to the bonding wires 7 connected to the connection terminals 25b are bonding wires 7b having a high loop height, the connection terminals 25b are The connection is made to the electrode 15a in the column on the side close to the side 5b through the bonding wire 7a having a low loop height. For this reason, among the bonding wires 7c1 to 7c6, the bonding wires 7c1, 7c3, and 7c5 are the bonding wires 7a having a low loop height, and therefore are connected to the electrode 15a in the column near the side 5b. Of the bonding wires 7c1 to 7c6, the bonding wires 7c2, 7c4, and 7c6 are bonding wires 7b having a high loop height, and are therefore connected to the electrode 15b in the column far from the side 5b.

また、上述のように、上記ボンディングワイヤ７ｃ１〜７ｃ６は、半導体チップ５の辺５ｂに沿った方向に順に繰り返し配列している。このため、半導体チップ５の辺５ｂに沿って千鳥配列で配置された複数の電極１５のうち、半導体チップ５の辺５ｂに近い側の列に配置された複数の電極１５ａでは、ループ高さが低い上記ボンディングワイヤ７ｃ１，７ｃ３，７ｃ５にそれぞれ接続された３つの電極１５ａが順に繰り返し配列している。一方、半導体チップ５の辺５ｂから遠い側の列に配置された複数の電極１５ｂでは、ループ高さが高い上記ボンディングワイヤ７ｃ２，７ｃ４，７ｃ６にそれぞれ接続された３つの電極１５ｂが順に繰り返し配列している。このため、半導体チップ５の辺５ｂに沿った方向で見ると、上記ボンディングワイヤ７ｃ１，７ｃ３がそれぞれ接続された２つの電極１５ａの間に、上記ボンディングワイヤ７ｃ２が接続された電極１５ｂが配置され、上記ボンディングワイヤ７ｃ３，７ｃ５がそれぞれ接続された２つの電極１５ａの間に、上記ボンディングワイヤ７ｃ４が接続された電極１５ｂが配置されている。そして、上記ボンディングワイヤ７ｃ５が接続された２つの電極１５ａと、次に繰り返しの上記ボンディングワイヤ７ｃ１が接続された２つの電極１５ａとの間に、上記ボンディングワイヤ７ｃ６が接続された電極１５ｂが配置されることになる。   Further, as described above, the bonding wires 7 c 1 to 7 c 6 are repeatedly arranged in order in the direction along the side 5 b of the semiconductor chip 5. For this reason, among the plurality of electrodes 15 arranged in a staggered arrangement along the side 5b of the semiconductor chip 5, the plurality of electrodes 15a arranged in a row closer to the side 5b of the semiconductor chip 5 have a loop height. Three electrodes 15a respectively connected to the low bonding wires 7c1, 7c3 and 7c5 are sequentially arranged. On the other hand, in the plurality of electrodes 15b arranged in the row far from the side 5b of the semiconductor chip 5, the three electrodes 15b respectively connected to the bonding wires 7c2, 7c4, 7c6 having a high loop height are repeatedly arranged in order. ing. Therefore, when viewed in the direction along the side 5b of the semiconductor chip 5, the electrode 15b to which the bonding wire 7c2 is connected is disposed between the two electrodes 15a to which the bonding wires 7c1 and 7c3 are respectively connected. Between the two electrodes 15a to which the bonding wires 7c3 and 7c5 are respectively connected, an electrode 15b to which the bonding wire 7c4 is connected is disposed. An electrode 15b to which the bonding wire 7c6 is connected is disposed between the two electrodes 15a to which the bonding wire 7c5 is connected and the next two electrodes 15a to which the repeated bonding wire 7c1 is connected. Will be.

このようにして、半導体チップ５の複数の電極１５を、半導体チップ５の辺５ｂに沿って２列に千鳥配列で配置し、半導体チップ５の辺５ｂに近い側の列の電極１５ａには、ループ高さが低いボンディングワイヤ７ａを接続し、半導体チップ５の辺５ｂから遠い側の列の電極１５ｂには、ループ高さが高いボンディングワイヤ７ｂを接続し、ボンディングワイヤ７ａとボンディングワイヤ７ｂとを交互に配列させることができる。これにより、半導体チップ５の表面５ａにおいて、辺５ｂに沿って電極１５（１５ａ，１５ｂ）を効率的に配置して電極１５の配置密度を高めることができるとともに、電極１５（１５ａ，１５ｂ）に接続したボンディングワイヤ７同士が接触したり干渉したりするのを、より的確に防止することができる。   In this way, the plurality of electrodes 15 of the semiconductor chip 5 are arranged in a staggered arrangement in two rows along the side 5b of the semiconductor chip 5, and the electrodes 15a in the column closer to the side 5b of the semiconductor chip 5 A bonding wire 7a having a low loop height is connected, and a bonding wire 7b having a high loop height is connected to the electrode 15b in the column far from the side 5b of the semiconductor chip 5, and the bonding wire 7a and the bonding wire 7b are connected to each other. They can be arranged alternately. Thereby, on the surface 5a of the semiconductor chip 5, the electrodes 15 (15a, 15b) can be efficiently arranged along the side 5b to increase the arrangement density of the electrodes 15, and the electrodes 15 (15a, 15b) can be increased. It is possible to more accurately prevent the connected bonding wires 7 from contacting or interfering with each other.

また、本実施の形態では、上記ステップＳ６のワイヤボンディング工程で、半導体チップ５の辺５ｂに沿って３列に配列した複数の接続端子２５と、半導体チップ５の辺５ｂに沿って配列した半導体チップ５の複数の電極１５とを、複数のボンディングワイヤ７で接続する。このステップＳ６のワイヤボンディング工程では、先に、複数の接続端子２５ｂの一部（ボンディングワイヤ７ｃ５を接続すべき接続端子２５ｂ）および複数の端子２５ａ（ボンディングワイヤ７ｃ１，７ｃ３を接続すべき接続端子２５ａ）と、それらに対応する電極１５（ここでは電極１５ａ）とを、それぞれボンディングワイヤ７ａ（ボンディングワイヤ７ｃ１，７ｃ３，７ｃ５）で接続する工程を行う。ボンディングワイヤ７ａによる接続を行った後、複数の接続端子２５ｂの他の一部（ボンディングワイヤ７ｃ２を接続すべき接続端子２５ｂ）および複数の接続端子２５ｃ（ボンディングワイヤ７ｃ４，７ｃ６を接続すべき接続端子２５ｃ）と、それらに対応する電極１５（ここでは電極１５ｂ）とを、それぞれボンディングワイヤ７ｂ（ボンディングワイヤ７ｃ１，７ｃ３，７ｃ５）で接続する工程を行う。先にループ高さが低いボンディングワイヤ７ａを全て形成した後で、ループ高さが高いボンディングワイヤ７ｂを形成することで、ループ高さが低いボンディングワイヤ７ａが邪魔になることなく、ループ高さが高いボンディングワイヤ７ｂを的確に形成することができる。   In the present embodiment, in the wire bonding step of step S6, the plurality of connection terminals 25 arranged in three rows along the side 5b of the semiconductor chip 5 and the semiconductor arranged along the side 5b of the semiconductor chip 5 are used. A plurality of electrodes 15 of the chip 5 are connected by a plurality of bonding wires 7. In the wire bonding step of step S6, first, a part of the plurality of connection terminals 25b (connection terminals 25b to which the bonding wires 7c5 are connected) and a plurality of terminals 25a (connection terminals 25a to which the bonding wires 7c1 and 7c3 are to be connected). ) And the corresponding electrodes 15 (here, electrodes 15a) are connected by bonding wires 7a (bonding wires 7c1, 7c3, 7c5), respectively. After the connection by the bonding wire 7a, another part of the plurality of connection terminals 25b (connection terminal 25b to which the bonding wire 7c2 is connected) and the plurality of connection terminals 25c (connection terminals to which the bonding wires 7c4 and 7c6 are to be connected) 25c) and the corresponding electrodes 15 (here, electrodes 15b) are connected by bonding wires 7b (bonding wires 7c1, 7c3, 7c5), respectively. By forming the bonding wire 7b having a high loop height after all the bonding wires 7a having a low loop height are formed first, the bonding wire 7a having a low loop height is not disturbed, and the loop height can be reduced. The high bonding wire 7b can be accurately formed.

また、本実施の形態では、配線基板２の上面２ａにおいて、半導体チップ５の辺５ｂに沿って３列に接続端子２５（２５ａ，２５ｂ，２５ｃ）が配列しているが、図３〜図７にも示されるように、それら３列に配列した接続端子２５と半導体チップ５の辺５ｂとの間に、接続端子２３および半導体チップ３の電極１３が配置されている。   In the present embodiment, the connection terminals 25 (25a, 25b, 25c) are arranged in three rows along the side 5b of the semiconductor chip 5 on the upper surface 2a of the wiring board 2, but FIGS. As also shown, the connection terminals 23 and the electrodes 13 of the semiconductor chip 3 are arranged between the connection terminals 25 arranged in the three rows and the side 5 b of the semiconductor chip 5.

すなわち、半導体チップ３の表面において、半導体チップ５の辺５ｂに対応する半導体チップ３の辺３ｂ（半導体チップ５の辺５ｂと半導体チップ３の辺３ｂとは略平行である）に沿って複数の電極１３が配置され、半導体チップ３の表面の電極１３が配置された領域（辺３ｂ近傍領域）は半導体チップ４，５に覆われていない。そして、配線基板２の上面２ａにおいて、半導体チップ３（の辺３ｂ）と接続端子２５との間の領域で、辺５ｂに沿って（すなわち辺３ｂにも沿って）複数の接続端子２３が配置（好ましくは２列に千鳥配列で配置）されている。そして、半導体チップ３の辺３ｂに沿って配置された複数の電極１３と、半導体チップ３の辺３ｂに沿って（すなわち半導体チップ５の辺５ｂにも沿って）配置された複数の接続端子２３とが、複数のボンディングワイヤ６を介して電気的に接続されている。それら複数のボンディングワイヤ６の上方を、複数のボンディングワイヤ７ａ，７ｂが通過（延在）している。   That is, on the surface of the semiconductor chip 3, a plurality of sides along the side 3b of the semiconductor chip 3 corresponding to the side 5b of the semiconductor chip 5 (the side 5b of the semiconductor chip 5 and the side 3b of the semiconductor chip 3 are substantially parallel). The region where the electrode 13 is disposed and the electrode 13 on the surface of the semiconductor chip 3 is disposed (the region near the side 3b) is not covered with the semiconductor chips 4 and 5. In the upper surface 2a of the wiring board 2, a plurality of connection terminals 23 are arranged along the side 5b (that is, also along the side 3b) in the region between the semiconductor chip 3 (side 3b) and the connection terminal 25. (Preferably arranged in a staggered arrangement in two rows). The plurality of electrodes 13 arranged along the side 3b of the semiconductor chip 3 and the plurality of connection terminals 23 arranged along the side 3b of the semiconductor chip 3 (that is, along the side 5b of the semiconductor chip 5). Are electrically connected via a plurality of bonding wires 6. A plurality of bonding wires 7 a and 7 b pass (extend) above the plurality of bonding wires 6.

図２１は、本実施の形態の半導体装置１の他の要部断面図であり、上記図３〜図６にほぼ対応する断面図であるが、接続端子２５（図２１では接続端子２５ｂ）と接続端子２３とをビアホール２９および配線基板２内部の配線層（導体層２８）を介して電気的に接続した状態が示されている。   FIG. 21 is a cross-sectional view of another main part of the semiconductor device 1 according to the present embodiment, and is a cross-sectional view substantially corresponding to FIGS. 3 to 6 described above, and the connection terminal 25 (the connection terminal 25b in FIG. 21) A state in which the connection terminal 23 is electrically connected via the via hole 29 and the wiring layer (conductor layer 28) inside the wiring board 2 is shown.

上述したように、半導体チップ５は、半導体チップ３，４を制御するため制御用チップ（マイコン）であり、半導体チップ３，４（のメモリ）を制御するための制御回路を内蔵している。このため、半導体チップ５の複数の電極１５のうち、いくつかは半導体チップ３，４の電極１３，１４と電気的に接続する必要がある。   As described above, the semiconductor chip 5 is a control chip (microcomputer) for controlling the semiconductor chips 3 and 4 and incorporates a control circuit for controlling the semiconductor chips 3 and 4 (memory thereof). For this reason, some of the plurality of electrodes 15 of the semiconductor chip 5 need to be electrically connected to the electrodes 13 and 14 of the semiconductor chips 3 and 4.

半導体チップ５の電極１５を半導体チップ３，４の電極１３，１４と電気的に接続するためには、図２１にも示されるように、接続端子２５（図２１の場合は接続端子２５ｂ）と接続端子２３，２４（図２１の場合は接続端子２３）との間を、配線基板２の上面２ａの導体パターン２２、配線基板２に形成されたビアホール２９および配線基板２内部の配線層（導体層２８）を介して、互いに電気的に接続すればよい。そうすれば、半導体チップ５の電極１５を、ボンディングワイヤ７、接続端子２５、導体パターン２２、ビアホール２９、配線基板２内部の配線層（導体層２８）、ビアホール２９、導体パターン２２、接続端子２３，２４、およびボンディングワイヤ６を介して半導体チップ３，４の電極１３，１４に電気的に接続することができる。なお、ビアホール２９の内部には導体膜が形成されており、ビアホール２９と呼ぶときには、この導体膜も含むものとする。   In order to electrically connect the electrode 15 of the semiconductor chip 5 to the electrodes 13 and 14 of the semiconductor chips 3 and 4, as shown in FIG. 21, the connection terminal 25 (connection terminal 25b in the case of FIG. 21) and Between the connection terminals 23 and 24 (connection terminal 23 in the case of FIG. 21), the conductor pattern 22 on the upper surface 2a of the wiring board 2, the via hole 29 formed in the wiring board 2, and the wiring layer (conductor) inside the wiring board 2 They may be electrically connected to each other via the layer 28). Then, the electrode 15 of the semiconductor chip 5 is bonded to the bonding wire 7, the connection terminal 25, the conductor pattern 22, the via hole 29, the wiring layer (conductor layer 28) inside the wiring substrate 2, the via hole 29, the conductor pattern 22, and the connection terminal 23. , 24 and the bonding wire 6 can be electrically connected to the electrodes 13 and 14 of the semiconductor chips 3 and 4. Note that a conductor film is formed inside the via hole 29. When the via hole 29 is called, this conductor film is also included.

ここで、接続端子１５と接続端子２３，２４との間を電気的に接続するのに、接続端子２５と接続端子２３，２４との間の距離が短いほうが、両者を接続しやすい。本実施の形態では、配線基板２の上面２ａにおいて、半導体チップ５の辺５ｂに沿って３列に接続端子２５（２５ａ，２５ｂ，２５ｃ）が配列し、それら３列に配列した接続端子２５（２５ａ，２５ｂ，２５ｃ）と半導体チップ３との間に、複数の接続端子２３を半導体チップ３の辺３ｂに沿って（すなわち半導体チップ５の辺５ｂにも沿って）配置している。このため、接続端子２５と接続端子１３との間の距離を短くすることができるので、接続端子２５と接続端子２３との間を、配線基板２の上面２ａの導体パターン２２、配線基板２に形成されたビアホール２９および配線基板２内部の配線層（導体層２８）を介して、容易かつ的確に接続することができる。   Here, when the connection terminal 15 and the connection terminals 23 and 24 are electrically connected, the shorter the distance between the connection terminal 25 and the connection terminals 23 and 24, the easier the connection. In the present embodiment, the connection terminals 25 (25a, 25b, 25c) are arranged in three rows along the side 5b of the semiconductor chip 5 on the upper surface 2a of the wiring board 2, and the connection terminals 25 (25a, 25b, 25c) arranged in these three rows. 25a, 25b, 25c) and the semiconductor chip 3, a plurality of connection terminals 23 are arranged along the side 3b of the semiconductor chip 3 (that is, along the side 5b of the semiconductor chip 5). For this reason, since the distance between the connection terminal 25 and the connection terminal 13 can be shortened, between the connection terminal 25 and the connection terminal 23, the conductor pattern 22 on the upper surface 2a of the wiring board 2 and the wiring board 2 are provided. Connection can be made easily and accurately through the formed via hole 29 and the wiring layer (conductor layer 28) inside the wiring board 2.

また、半導体チップ５の電極１５と半導体チップ４の電極１４とを電気的に接続するには、半導体チップ５ｄ，５ｅ側で接続端子２５と接続端子２４との間を、配線基板２の上面２ａの導体パターン２２、配線基板２に形成されたビアホール２９および配線基板２内部の配線層（導体層２８）を介して電気的に接続すればよい。   Further, in order to electrically connect the electrode 15 of the semiconductor chip 5 and the electrode 14 of the semiconductor chip 4, the upper surface 2 a of the wiring substrate 2 is connected between the connection terminal 25 and the connection terminal 24 on the semiconductor chips 5 d and 5 e side. The conductive pattern 22, the via hole 29 formed in the wiring board 2, and the wiring layer (conductor layer 28) inside the wiring board 2 may be electrically connected.

また、本実施の形態では、配線基板２の上面２ａ上に、半導体チップ５以外の半導体チップ（ここでは半導体チップ３，４）を介して半導体チップ５を搭載した場合、すなわち、配線基板２上に複数の半導体チップ３，４，５を積み重ねた場合について説明したが、これに限定されず、半導体チップ３，４を省略し、半導体チップ５を配線基板２の上面２ａ上に、間に他の半導体チップを介在せずに搭載することもできる。また、半導体チップ３，４の一方の形成を省略し、配線基板２上に一つの半導体チップ（半導体チップ３または半導体チップ４）を搭載し、その半導体チップ上に半導体チップ５を搭載することもできる。但し、本実施の形態のように、配線基板２上に複数の半導体チップ３，４，５を積み重ねて構成した半導体装置では、積み重ねた半導体チップの分だけ半導体装置の厚みが厚くなるため、封止樹脂の厚膜化の影響は大きい。本実施の形態では、半導体チップ５の電極１５と配線基板２１の接続端子２５ａ，２５ｂ，２５ｃとを接続するのにループ高さが異なる２種類のボンディングワイヤ７ａ，７ｂを用いているので、ループ高さが異なる３種類のボンディングワイヤを用いた場合に比べて、封止樹脂８を薄くすることができる。このため、配線基板２上に複数の半導体チップ３，４，５を積み重ねた場合に本実施の形態を適用すれば、その効果は極めて大きい。このことは、以下の実施の形態２，３についても同様である。   Further, in the present embodiment, when the semiconductor chip 5 is mounted on the upper surface 2a of the wiring board 2 via the semiconductor chip (here, the semiconductor chips 3 and 4) other than the semiconductor chip 5, that is, on the wiring board 2. However, the present invention is not limited to this, and the semiconductor chips 3 and 4 are omitted, and the semiconductor chip 5 is placed on the upper surface 2a of the wiring board 2 in between. It is also possible to mount the semiconductor chip without interposing it. Alternatively, one of the semiconductor chips 3 and 4 may be omitted, one semiconductor chip (semiconductor chip 3 or semiconductor chip 4) may be mounted on the wiring substrate 2, and the semiconductor chip 5 may be mounted on the semiconductor chip. it can. However, in the semiconductor device configured by stacking a plurality of semiconductor chips 3, 4, 5 on the wiring substrate 2 as in the present embodiment, the thickness of the semiconductor device increases by the amount of the stacked semiconductor chips. The effect of increasing the thickness of the stop resin is significant. In the present embodiment, since two types of bonding wires 7a and 7b having different loop heights are used to connect the electrode 15 of the semiconductor chip 5 and the connection terminals 25a, 25b, and 25c of the wiring substrate 21, the loop The sealing resin 8 can be made thinner than when three types of bonding wires having different heights are used. Therefore, if this embodiment is applied when a plurality of semiconductor chips 3, 4, 5 are stacked on the wiring substrate 2, the effect is extremely large. The same applies to the following second and third embodiments.

（実施の形態２）
図２２〜図２４は、本発明の他の実施の形態の半導体装置の要部平面図であり、図２５は、その要部断面図である。なお、図２２〜図２４は上記実施の形態１の図１８〜図２０にそれぞれ対応するものであり、図２５は上記実施の形態１の図６に対応するものである。 (Embodiment 2)
22 to 24 are fragmentary plan views of a semiconductor device according to another embodiment of the present invention, and FIG. 25 is a fragmentary sectional view thereof. 22 to 24 correspond to FIGS. 18 to 20 of the first embodiment, respectively, and FIG. 25 corresponds to FIG. 6 of the first embodiment.

すなわち、上記図１８〜図２０と同様に、図２２〜図２４は、封止樹脂８を透視したときの半導体装置の内部構造が示されている。但し、上記図２０と同様に、図２４には、半導体チップ５、半導体チップ２の電極１５、配線基板２の接続端子２５、および半導体チップ２の電極１５と配線基板２の接続端子２５との間を接続するボンディングワイヤ７が図示されているが、理解を簡単にするために、半導体チップ３、半導体チップ３の電極１３、配線基板２の接続端子２３、および電極１３と接続端子２３との間を接続するボンディングワイヤ６の図示は省略してある。また、図２３は、図２４から、ループ高さが高いボンディングワイヤ７ｂの図示を省略した図であり、図２２は、図２３から、ループ高さが低いボンディングワイヤ７ａの図示を更に省略した図である。また、図２５は、半導体チップ５の電極１５と配線基板２の接続端子２５ｃとを接続するループ高さが高いボンディングワイヤ７ｂを実線で示し、半導体チップ５の電極１５と配線基板２の接続端子２５ｂとを接続するループ高さが低いボンディングワイヤ７ａを点線で示してある。   That is, as in FIGS. 18 to 20, FIGS. 22 to 24 show the internal structure of the semiconductor device when the sealing resin 8 is seen through. However, as in FIG. 20, FIG. 24 shows the relationship between the semiconductor chip 5, the electrode 15 of the semiconductor chip 2, the connection terminal 25 of the wiring board 2, and the electrode 15 of the semiconductor chip 2 and the connection terminal 25 of the wiring board 2. Although bonding wires 7 for connecting the two are illustrated, in order to facilitate understanding, the semiconductor chip 3, the electrode 13 of the semiconductor chip 3, the connection terminal 23 of the wiring board 2, and the connection between the electrode 13 and the connection terminal 23 are illustrated. The illustration of the bonding wire 6 that connects them is omitted. 23 is a diagram in which the bonding wire 7b having a high loop height is omitted from FIG. 24, and FIG. 22 is a diagram in which the bonding wire 7a having a low loop height is further omitted from FIG. It is. FIG. 25 shows a bonding wire 7b having a high loop height for connecting the electrode 15 of the semiconductor chip 5 and the connection terminal 25c of the wiring board 2 with a solid line, and the connection terminal of the electrode 15 of the semiconductor chip 5 and the wiring board 2 A bonding wire 7a having a low loop height for connecting to 25b is shown by a dotted line.

上記実施の形態１では、上記図１８〜図２０に示されるように、半導体チップ５の辺５ｂに沿って３列に配列された複数の接続端子２５（２５ａ，２５ｂ，２５ｃ）にボンディングワイヤ７を介して接続される半導体チップ５の複数の電極１５は、半導体チップ５の表面５ａにおいて、半導体チップ５の辺５ｂの近傍で半導体チップ５の辺５ｂに沿って２列に千鳥配列で配置されていた。   In the first embodiment, as shown in FIGS. 18 to 20, the bonding wires 7 are connected to the plurality of connection terminals 25 (25a, 25b, 25c) arranged in three rows along the side 5b of the semiconductor chip 5. The plurality of electrodes 15 of the semiconductor chip 5 connected via the semiconductor chip 5 are arranged in a staggered arrangement in two rows along the side 5b of the semiconductor chip 5 in the vicinity of the side 5b of the semiconductor chip 5 on the surface 5a of the semiconductor chip 5. It was.

それに対して、本実施の形態では、図２２〜図２４に示されるように、半導体チップ５の辺５ｂに沿って３列に配列された複数の接続端子２５（２５ａ，２５ｂ，２５ｃ）にボンディングワイヤ７を介して接続される半導体チップ５の複数の電極１５は、半導体チップ５の表面５ａにおいて、半導体チップ５の辺５ｂの近傍で半導体チップ５の辺５ｂに沿って１列に配置されている。そして、半導体チップ５の辺５ｂに沿って１列に配置された複数の電極１５には、ループ高さが低いボンディングワイヤ７ａとループ高さが高いボンディングワイヤ７ｂとが交互に接続されるが、電極１５とボンディングワイヤ７ａ，７ｂとの接続位置を、ボンディングワイヤ７ａとボンディングワイヤ７ｂとで変えている。   On the other hand, in this embodiment, as shown in FIGS. 22 to 24, bonding is performed to a plurality of connection terminals 25 (25a, 25b, 25c) arranged in three rows along the side 5b of the semiconductor chip 5. The plurality of electrodes 15 of the semiconductor chip 5 connected via the wires 7 are arranged in a line along the side 5 b of the semiconductor chip 5 in the vicinity of the side 5 b of the semiconductor chip 5 on the surface 5 a of the semiconductor chip 5. Yes. The plurality of electrodes 15 arranged in a line along the side 5b of the semiconductor chip 5 are alternately connected with bonding wires 7a having a low loop height and bonding wires 7b having a high loop height. The connection position between the electrode 15 and the bonding wires 7a and 7b is changed between the bonding wire 7a and the bonding wire 7b.

すなわち、図２４および図２５にも示されるように、ループ高さが低いボンディングワイヤ７ａを接続する際には、辺５ｂに沿った各電極１５において、辺５ｂに近い位置でボンディングワイヤ７ａを接続し、ループ高さが高いボンディングワイヤ７ｂを接続する際には、辺ｂに沿った各電極１５において、辺５ｂから遠い位置でボンディングワイヤ７ｂを接続する。   That is, as shown in FIG. 24 and FIG. 25, when connecting the bonding wire 7a having a low loop height, the bonding wire 7a is connected at a position close to the side 5b in each electrode 15 along the side 5b. When the bonding wire 7b having a high loop height is connected, the bonding wire 7b is connected at a position far from the side 5b in each electrode 15 along the side b.

これにより、半導体チップ５の辺５ｂに沿って１列に配置された複数の電極１５において、ループ高さが低いボンディングワイヤ７ａと複数の電極１５との接続位置に比べて、ループ高さが高いボンディングワイヤ７ｂと複数の電極１５との接続位置は、半導体チップ５の辺５ｂから遠い位置となっている。すなわち、半導体チップ５の辺５ａに沿って配置された複数の電極１５において、ループ高さが低いボンディングワイヤ７ａの接続位置同士は、半導体チップ５の辺５ｂからの距離Ｄ１がほぼ同じであり、また、ループ高さが高いボンディングワイヤ７ｂの接続位置同士は、半導体チップ５の辺５ｂからの距離Ｄ２がほぼ同じであるが、距離Ｄ２は距離Ｄ１よりも大きい（Ｄ２＞Ｄ１）という関係にある。   Thereby, in the plurality of electrodes 15 arranged in a line along the side 5 b of the semiconductor chip 5, the loop height is higher than the connection position between the bonding wire 7 a having a low loop height and the plurality of electrodes 15. The connection position between the bonding wire 7 b and the plurality of electrodes 15 is a position far from the side 5 b of the semiconductor chip 5. That is, in the plurality of electrodes 15 arranged along the side 5a of the semiconductor chip 5, the connection positions of the bonding wires 7a having a low loop height have substantially the same distance D1 from the side 5b of the semiconductor chip 5, Further, the connection positions of the bonding wires 7b having a high loop height have the same distance D2 from the side 5b of the semiconductor chip 5, but the distance D2 is larger than the distance D1 (D2> D1). .

また、本実施の形態では、辺５ｂに沿って配置された電極１５を長方形状形とし、辺５ｂに略平行な方向での電極１５の寸法よりも、辺５ｂに略直交する方向での電極１５の寸法を大きくすることが好ましい。これにより、電極１５におけるボンディングワイヤ７ａの接続位置とボンディングワイヤ７ｂの接続位置とを変えることが容易となる。   Further, in the present embodiment, the electrode 15 arranged along the side 5b has a rectangular shape, and the electrode in a direction substantially orthogonal to the side 5b rather than the dimension of the electrode 15 in a direction substantially parallel to the side 5b. It is preferable to increase the size of 15. Thereby, it becomes easy to change the connection position of the bonding wire 7a and the connection position of the bonding wire 7b in the electrode 15.

また、半導体チップ５の辺５ｂに沿って１列に配置された複数の電極１５は、上記ボンディングワイヤ７ｃ１〜７ｃ６にそれぞれ接続された６つの電極１５が順に繰り返し配列している。上述のように、ボンディングワイヤ７ｃ１〜７ｃ６のうち、ボンディングワイヤ７ｃ１，７ｃ３，７ｃ５は、ループ高さが低いボンディングワイヤ７ａからなり、ボンディングワイヤ７ｃ２，７ｃ４，７ｃ６は、ループ高さが高いボンディングワイヤ７ｂからなる。このため、ループ高さが低いボンディングワイヤ７ｃ１，７ｃ３，７ｃ５と電極１５との接続位置に比べて、ループ高さが高いボンディングワイヤ７ｃ２，７ｃ４，７ｃ６と電極１５との接続位置は、半導体チップ５の辺５ｂから遠い位置となる。   In addition, the plurality of electrodes 15 arranged in a line along the side 5b of the semiconductor chip 5 have six electrodes 15 respectively connected to the bonding wires 7c1 to 7c6 repeatedly arranged in order. As described above, of the bonding wires 7c1 to 7c6, the bonding wires 7c1, 7c3 and 7c5 are composed of the bonding wires 7a having a low loop height, and the bonding wires 7c2, 7c4 and 7c6 are the bonding wires 7b having a high loop height. Consists of. For this reason, the connecting position between the bonding wires 7c2, 7c4, 7c6 and the electrode 15 having a high loop height compared to the connecting position between the bonding wires 7c1, 7c3 and 7c5 and the electrode 15 having a low loop height is the same as that of the semiconductor chip 5. It becomes a position far from the side 5b of.

本実施の形態の半導体装置の他の構成は、上記実施の形態１の半導体装置１と同様であるので、ここではその説明は省略する。   Since the other configuration of the semiconductor device of the present embodiment is the same as that of the semiconductor device 1 of the first embodiment, the description thereof is omitted here.

本実施の形態では、半導体チップ５の辺５ｂに沿って配置された複数の電極１５において、ループ高さが低いボンディングワイヤ７ｂと電極１５との接続位置に比べて、ループ高さが高いボンディングワイヤ７ｂと電極１５との接続位置を、半導体チップ５の辺５ｂから遠い位置にしている（すなわちＤ２＞Ｄ１）。このため、隣り合うボンディングワイヤ７同士（すなわちボンディングワイヤ７ａとボンディングワイヤ７ｂ）の間隔または距離を相対的に長くすることができ、また、隣り合うボンディングワイヤ同士（すなわちボンディングワイヤ７ａとボンディングワイヤ７ｂ）の平行度を低下させることができる。これにより、ボンディングワイヤ７同士が接触したり干渉したりするのを的確に防止することができる。従って、半導体装置の信頼性を向上することができる。   In the present embodiment, in the plurality of electrodes 15 arranged along the side 5 b of the semiconductor chip 5, the bonding wire having a higher loop height than the connection position between the bonding wire 7 b having a lower loop height and the electrode 15. 7b is connected to the electrode 15 at a position far from the side 5b of the semiconductor chip 5 (ie, D2> D1). Therefore, the distance or distance between adjacent bonding wires 7 (ie, bonding wire 7a and bonding wire 7b) can be made relatively long, and adjacent bonding wires (ie, bonding wire 7a and bonding wire 7b) can be made relatively long. The degree of parallelism can be reduced. Thereby, it can prevent exactly that the bonding wires 7 contact or interfere. Therefore, the reliability of the semiconductor device can be improved.

（実施の形態３）
図２６および図２７は、本発明の更に他の実施の形態の半導体装置の要部平面図であり、図２８は、その要部断面図である。なお、図２６および図２７は上記実施の形態１の図１８および図２０にそれぞれ対応するものである。また、図２６のＣ−Ｃ線における半導体装置の断面が、図２８にほぼ対応する。 (Embodiment 3)
26 and 27 are main part plan views of a semiconductor device according to still another embodiment of the present invention, and FIG. 28 is a main part sectional view thereof. 26 and 27 correspond to FIGS. 18 and 20 of the first embodiment, respectively. A cross section of the semiconductor device taken along line CC in FIG. 26 substantially corresponds to FIG.

このため、上記図１８および図２０と同様に、図２６および図２７は、封止樹脂８を透視したときの半導体装置の内部構造が示されている。但し、上記図２０と同様に、図２７には、半導体チップ５、半導体チップ２の電極１５、配線基板２の接続端子２５、および半導体チップ２の電極１５と配線基板２の接続端子２５との間を接続するボンディングワイヤ７が図示されているが、理解を簡単にするために、半導体チップ３、半導体チップ３の電極１３、配線基板２の接続端子２３、および電極１３と接続端子２３との間を接続するボンディングワイヤ６の図示は省略してある。また、図２６は、図２７から、ループ高さが低いボンディングワイヤ７ａおよびループ高さが高いボンディングワイヤ７ｂの図示を更に省略した図であるが、接続端子２５に接続されためっき線４１も図示している。なお、図２７には接続端子２５とめっき線４１を図示しているが、実際には、接続端子２３，２４，２５はソルダレジスト層２７に覆われずに露出されてボンディングワイヤ６，７と接続可能となっているが、めっき線４１はソルダレジスト層２７に覆われている。また、上記実施の形態１および実施の形態２ではめっき線４１に相当するものは、図示を省略している。   Therefore, similarly to FIGS. 18 and 20, FIGS. 26 and 27 show the internal structure of the semiconductor device when the sealing resin 8 is seen through. However, like FIG. 20, FIG. 27 shows the relationship between the semiconductor chip 5, the electrode 15 of the semiconductor chip 2, the connection terminal 25 of the wiring board 2, and the electrode 15 of the semiconductor chip 2 and the connection terminal 25 of the wiring board 2. Although bonding wires 7 for connecting the two are illustrated, in order to facilitate understanding, the semiconductor chip 3, the electrode 13 of the semiconductor chip 3, the connection terminal 23 of the wiring board 2, and the connection between the electrode 13 and the connection terminal 23 are illustrated. The illustration of the bonding wire 6 that connects them is omitted. 26 is a view further omitting the illustration of the bonding wire 7a having a low loop height and the bonding wire 7b having a high loop height from FIG. 27, but the plating wire 41 connected to the connection terminal 25 is also shown in FIG. Show. 27 shows the connection terminal 25 and the plated wire 41, but in actuality, the connection terminals 23, 24, 25 are exposed without being covered with the solder resist layer 27, and the bonding wires 6, 7, Although the connection is possible, the plating wire 41 is covered with the solder resist layer 27. In the first embodiment and the second embodiment, those corresponding to the plating wire 41 are not shown.

本実施の形態では、配線基板２の上面２ａにおいて半導体チップ５の辺５ｂに沿って３列に配列させた接続端子２５のうち、半導体チップ５に最も近い１列目に属する接続端子２５ａを、グランド電位（ＧＮＤ電位、接地電位）または電源電位に接続する接続端子（すなわちグランド電位または電源電位供給用の接続端子）としている。このため、図２８に示されるように、１列目に属する接続端子２５ａのうち、グランド電位に接続する接続端子２５ａ同士が、配線基板２の上面２ａの導体パターン２２、配線基板２に形成されたビアホール２９および配線基板２内部の導体層２８（ここではグランド用の大面積の導体層２８ａ）を介して、互いに電気的に接続されている。また、１列目に属する接続端子２５ａのうち、電源電位に接続する接続端子２５ａ同士も、配線基板２の上面２ａの導体パターン２２、配線基板２に形成されたビアホール２９および配線基板２内部の配線層（導体層２８）を介して、互いに電気的に接続されている。   In the present embodiment, among the connection terminals 25 arranged in three rows along the side 5b of the semiconductor chip 5 on the upper surface 2a of the wiring board 2, the connection terminals 25a belonging to the first row closest to the semiconductor chip 5 are A connection terminal connected to a ground potential (GND potential, ground potential) or a power supply potential (that is, a connection terminal for supplying a ground potential or a power supply potential). Therefore, as shown in FIG. 28, among the connection terminals 25a belonging to the first column, the connection terminals 25a connected to the ground potential are formed on the conductor pattern 22 and the wiring board 2 on the upper surface 2a of the wiring board 2. In addition, they are electrically connected to each other via a via hole 29 and a conductor layer 28 inside the wiring board 2 (here, a large-area conductor layer 28a for ground). Of the connection terminals 25a belonging to the first column, the connection terminals 25a connected to the power supply potential are also connected to the conductor pattern 22 on the upper surface 2a of the wiring board 2, the via holes 29 formed in the wiring board 2, and the inside of the wiring board 2. They are electrically connected to each other via the wiring layer (conductor layer 28).

接続端子２３，２４，２５（導体パターン２２）をめっき法で形成した場合には、接続端子２３，２４，２５は、無電解めっき層（例えば無電解銅めっき層）および電解めっき層（例えば電解銅めっき層）の積層膜により形成される。この場合、電解めっき時の給電用のめっき配線（給電線）４１が、配線基板２において、接続端子２３，２４，２５（導体パターン２２）と同層に形成される。   When the connection terminals 23, 24, and 25 (conductor pattern 22) are formed by plating, the connection terminals 23, 24, and 25 are electroless plating layers (for example, electroless copper plating layers) and electrolytic plating layers (for example, electrolysis). A copper-plated layer). In this case, a plating wiring (feeding line) 41 for feeding during electrolytic plating is formed in the same layer as the connection terminals 23, 24 and 25 (conductor pattern 22) in the wiring board 2.

図２６に示されるように、半導体チップ５の辺５ｂに沿って３列に配列した接続端子２５のうち、２列目と３列目の接続端子２５ｂ，２５ｃには、めっき配線４１が接続されており、このめっき配線４１を介して所定の電位（電力）を供給して、接続端子２５ｂ，２５ｃの電解めっき層を形成している。   As shown in FIG. 26, among the connection terminals 25 arranged in three rows along the side 5b of the semiconductor chip 5, the plating wires 41 are connected to the connection terminals 25b and 25c in the second row and the third row. A predetermined potential (electric power) is supplied through the plating wiring 41 to form the electrolytic plating layers of the connection terminals 25b and 25c.

一方、半導体チップ５の辺５ｂに沿って３列に配列した接続端子２５のうち、１列目の接続端子２５ａは、グランド電位または電源電位に接続する接続端子としており、１列目の接続端子２５ａの全部にめっき配線４１を接続する必要はない。１列目の接続端子２５ａのうちのグランド電位に接続する接続端子の少なくとも１つにめっき配線４１を接続し、１列目の接続端子２５ａのうちの電源電位に接続する接続端子の少なくとも１つにめっき配線４１を接続しておけばよい。すなわち、１列目の接続端子２５ａのうちのグランド電位に接続する接続端子の少なくとも１つにめっき配線４１を介して電解めっき用の電力を供給し、また、１列目の接続端子２５ａのうちの電源電位に接続する接続端子の少なくとも１つにめっき配線４１を介して電解めっき用の電力を供給すれば、他の接続端子２５ａにもビアホール２９および配線基板２内部の導体層２８ａ，２８を介して電解めっき用の電力を供給できる。このため、めっき配線４１が接続されていない接続端子２５ａにも電解めっき層を形成できるのである。   On the other hand, among the connection terminals 25 arranged in three columns along the side 5b of the semiconductor chip 5, the connection terminal 25a in the first column is a connection terminal connected to the ground potential or the power supply potential, and the connection terminal in the first column. It is not necessary to connect the plating wiring 41 to the whole 25a. The plated wiring 41 is connected to at least one of the connection terminals connected to the ground potential in the connection terminals 25a in the first row, and at least one of the connection terminals connected to the power supply potential in the connection terminals 25a in the first row. The plating wiring 41 may be connected to the wire. That is, electric power for electrolytic plating is supplied via the plating wiring 41 to at least one of the connection terminals connected to the ground potential of the connection terminals 25a in the first row, and the connection terminals 25a in the first row If power for electrolytic plating is supplied to at least one of the connection terminals connected to the power source potential via the plating wiring 41, the via hole 29 and the conductor layers 28a and 28 inside the wiring board 2 are also provided to the other connection terminal 25a. The electric power for electrolytic plating can be supplied. For this reason, an electrolytic plating layer can be formed also on the connection terminal 25a to which the plating wiring 41 is not connected.

めっき配線４１は、半導体装置１製造用の配線基板２１の上面２１ａにおいて、上記ステップ１０の切断工程で切断する切断ライン上に配線しためっき配線から枝分かれしているため、接続端子２５から配線基板２の上面２ａの辺（端部）２ｃに至るまで延在させる必要がある。このため、１列目に属する接続端子２５ａにめっき配線４１を接続した場合は、このめっき配線４１を２列目および３列目の接続端子２５ｂ，２５ｃの間を通って配線基板２の端部にまで引き出すことになるので、２列目および３列目の接続端子２５ｂ，２５ｃの配列ピッチを小さくするには限界がある。   Since the plated wiring 41 is branched from the plated wiring wired on the cutting line cut in the cutting process of step 10 on the upper surface 21 a of the wiring substrate 21 for manufacturing the semiconductor device 1, the plated wiring 41 is connected to the wiring substrate 2 from the connection terminal 25. It is necessary to extend to the side (end part) 2c of the upper surface 2a. For this reason, when the plating wiring 41 is connected to the connection terminal 25a belonging to the first row, the end portion of the wiring board 2 passes through the plating wiring 41 between the connection terminals 25b and 25c in the second row and the third row. Therefore, there is a limit to reducing the arrangement pitch of the connection terminals 25b and 25c in the second row and the third row.

それに対して、本実施の形態では、半導体チップ５の辺５ｂに沿って３列に配列させた接続端子２５（接続端子２５ａ，２５ｂ，２５ｃ）のうち、半導体チップ５に最も近い１列目に属する接続端子２５ａを、グランド電位または電源電位に接続する接続端子としたことで、接続端子２５ａにめっき配線４１を接続しなくともよくなる。このため、接続端子２５ａに接続した配線４１を２列目および３列目の接続端子２５ｂ，２５ｃの間を通って配線基板２の辺２ｃまで引き出さなくともよくなるので、２列目および３列目の接続端子２５ｂ，２５ｃの配列ピッチをより小さくすることが可能になる。このため、半導体チップ５の辺５ｂに沿って配置した接続端子２５の配置密度をより高めることができる。これにより、半導体チップ５の辺５ｂに沿って３列に配列された接続端子２５の数およびその接続端子２５に接続されるボンディングワイヤ７の数をより多くすることができ、半導体装置１を更に多端子化することができる。また、端子数が同じであれば、配線基板２の平面寸法を縮小することができるので、半導体装置１を更に小型化することができる。   On the other hand, in the present embodiment, among the connection terminals 25 (connection terminals 25a, 25b, 25c) arranged in three rows along the side 5b of the semiconductor chip 5, the first row closest to the semiconductor chip 5 is used. Since the connection terminal 25a to which it belongs is a connection terminal connected to the ground potential or the power supply potential, it is not necessary to connect the plating wiring 41 to the connection terminal 25a. Therefore, the wiring 41 connected to the connection terminal 25a does not have to be drawn out to the side 2c of the wiring board 2 through the connection terminals 25b and 25c in the second row and the third row. It is possible to further reduce the arrangement pitch of the connection terminals 25b and 25c. For this reason, the arrangement density of the connection terminals 25 arranged along the side 5b of the semiconductor chip 5 can be further increased. As a result, the number of connection terminals 25 arranged in three rows along the side 5b of the semiconductor chip 5 and the number of bonding wires 7 connected to the connection terminals 25 can be increased, and the semiconductor device 1 can be further increased. It can be multi-terminal. Further, if the number of terminals is the same, the planar dimension of the wiring board 2 can be reduced, so that the semiconductor device 1 can be further downsized.

本実施の形態の半導体装置の他の構成は、上記実施の形態１の半導体装置１と同様であるので、ここではその説明は省略する。また、本実施の形態を上記実施の形態２と組み合わせることもできる。   Since the other configuration of the semiconductor device of the present embodiment is the same as that of the semiconductor device 1 of the first embodiment, the description thereof is omitted here. Further, the present embodiment can be combined with the second embodiment.

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

本発明は、配線基板に半導体チップを搭載してワイヤボンディングした半導体装置およびその製造方法に適用して有効である。   The present invention is effective when applied to a semiconductor device in which a semiconductor chip is mounted on a wiring board and wire-bonded, and a manufacturing method thereof.

本発明の一実施の形態である半導体装置の断面図である。It is sectional drawing of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の断面図である。It is sectional drawing of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の要部断面図である。It is principal part sectional drawing of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の要部断面図である。It is principal part sectional drawing of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の要部断面図である。It is principal part sectional drawing of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の要部断面図である。It is principal part sectional drawing of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の平面図である。It is a top view of the semiconductor device which is one embodiment of the present invention. 本発明の一実施の形態である半導体装置の平面図である。It is a top view of the semiconductor device which is one embodiment of the present invention. 本発明の一実施の形態である半導体装置の平面図である。It is a top view of the semiconductor device which is one embodiment of the present invention. 本発明の一実施の形態の半導体装置の製造工程を示す製造プロセスフロー図である。It is a manufacturing process flowchart which shows the manufacturing process of the semiconductor device of one embodiment of this invention. 本発明の一実施の形態の半導体装置の製造工程中の要部断面図である。It is principal part sectional drawing in the manufacturing process of the semiconductor device of one embodiment of this invention. 図１１に続く半導体装置の製造工程中の要部断面図である。FIG. 12 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 11; 図１２に続く半導体装置の製造工程中の要部断面図である。FIG. 13 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 12; 図１３に続く半導体装置の製造工程中の要部断面図である。FIG. 14 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 13; 図１４に続く半導体装置の製造工程中の要部断面図である。FIG. 15 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 14; 図１５に続く半導体装置の製造工程中の要部断面図である。FIG. 16 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 15; 図１６に続く半導体装置の製造工程中の要部断面図である。FIG. 17 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 16; 本発明の一実施の形態である半導体装置の要部平面図である。It is a principal part top view of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の要部平面図である。It is a principal part top view of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の要部平面図である。It is a principal part top view of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態の半導体装置の要部断面図である。It is principal part sectional drawing of the semiconductor device of one embodiment of this invention. 本発明の他の実施の形態である半導体装置の要部平面図である。It is a principal part top view of the semiconductor device which is other embodiment of this invention. 本発明の他の実施の形態である半導体装置の要部平面図である。It is a principal part top view of the semiconductor device which is other embodiment of this invention. 本発明の他の実施の形態である半導体装置の要部平面図である。It is a principal part top view of the semiconductor device which is other embodiment of this invention. 本発明の他の実施の形態である半導体装置の要部断面図である。It is principal part sectional drawing of the semiconductor device which is other embodiment of this invention. 本発明の他の実施の形態である半導体装置の要部平面図である。It is a principal part top view of the semiconductor device which is other embodiment of this invention. 本発明の他の実施の形態である半導体装置の要部平面図である。It is a principal part top view of the semiconductor device which is other embodiment of this invention. 本発明の他の実施の形態である半導体装置の要部断面図である。It is principal part sectional drawing of the semiconductor device which is other embodiment of this invention.

符号の説明Explanation of symbols

１ 半導体装置
２ 配線基板
２ａ 上面
２ｂ 下面
３，４，５ 半導体チップ
５ａ 表面
５ｂ，５ｃ，５ｄ，５ｅ 辺
６，７，７ａ，７ｂ，７ｃ１〜７ｃ６ ボンディングワイヤ
８ 封止樹脂
９ 半田ボール
１０，１１，１２ 接着材
１３，１４，１５，１５ａ，１５ｂ 電極
２１ 絶縁体層
２２ 導体パターン
２３，２４，２５，２５ａ，２５ｂ，２５ｃ 接続端子
２６ 端子
２７ ソルダレジスト層
２８ 導体層
３１ 配線基板
３２ 半導体装置領域
３３ 封止体
４１ めっき線
Ｄ１，Ｄ２ 距離
ｈ１，ｈ２ ループ高さ DESCRIPTION OF SYMBOLS 1 Semiconductor device 2 Wiring board 2a Upper surface 2b Lower surface 3, 4, 5 Semiconductor chip 5a Surface 5b, 5c, 5d, 5e Side 6, 7, 7a, 7b, 7c1-7c6 Bonding wire 8 Sealing resin 9 Solder ball 10, 11 , 12 Adhesives 13, 14, 15, 15a, 15b Electrode 21 Insulator layer 22 Conductive pattern 23, 24, 25, 25a, 25b, 25c Connection terminal 26 Terminal 27 Solder resist layer 28 Conductive layer 31 Wiring substrate 32 Semiconductor device region 33 Sealing body 41 Plating wire D1, D2 Distance h1, h2 Loop height

Claims (7)

以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）平面形状が第１装置領域辺を有する四角形から成る上面と、前記上面に形成され、かつ、平面視において前記第１装置領域辺に沿って３列に亘って配置された複数の接続端子と、前記上面とは反対側の下面とを有する半導体装置領域を備えた配線基板を準備する工程；
（ｂ）平面形状が第１チップ辺を有する四角形から成る表面と、前記表面に形成され、かつ、前記第１チップ辺に沿って配置された複数の電極と、前記表面とは反対側の裏面とを備えた半導体チップを、前記裏面が前記配線基板の前記上面と対向するように、かつ、平面視において前記第１チップ辺が前記第１装置領域辺と並ぶように、かつ、平面視において前記第１チップ辺と前記第１装置領域辺との間に前記複数の接続端子が位置するように、かつ、前記複数の接続端子が露出するように、前記配線基板の前記半導体装置領域の前記上面に搭載する工程；
（ｃ）前記（ｂ）工程の後、前記半導体チップの前記複数の電極と前記配線基板の前記複数の接続端子とを、複数のボンディングワイヤを介してそれぞれ電気的に接続する工程；
（ｄ）前記（ｃ）工程の後、前記半導体チップおよび前記複数のボンディングワイヤを樹脂材料で封止し、封止体を形成する工程；
ここで、
前記（ａ）工程で準備する前記配線基板の前記半導体装置領域の前記上面に形成された前記複数の接続端子は、前記３列のうちの１列目に配置された複数の第１接続端子と、平面視において前記１列目よりも前記第１装置領域辺に近い２列目に配置された複数の第２接続端子と、平面視において前記２列目よりも前記第１装置領域辺に近い３列目に配置された複数の第３接続端子とを有し、
さらに、前記複数の第２接続端子は、前記複数の第１接続端子のうちの互いに隣り合う第１接続端子間領域の延長線上にそれぞれ位置する複数の第２高端子と、前記複数の第３接続端子のうちの互いに隣り合う第３接続端子間領域の延長線上にそれぞれ位置する複数の第２低端子とを有し、
前記複数のボンディングワイヤは、前記複数の第１接続端子とそれぞれ電気的に接続される複数の第１接続端子用ワイヤと、前記複数の第２高端子とそれぞれ電気的に接続される複数の第２高端子用ワイヤと、前記複数の第２低端子とそれぞれ電気的に接続される複数の第２低端子用ワイヤと、前記複数の第３接続端子とそれぞれ電気的に接続される複数の第３接続端子用ワイヤとを有し、
前記（ｃ）工程では、前記複数の第１接続端子用ワイヤおよび前記複数の第２低端子用ワイヤを介して前記複数の電極と前記複数の第１接続端子および前記複数の第２低端子とをそれぞれ電気的に接続した後、前記複数の第２高端子用ワイヤおよび前記複数の第３接続端子用ワイヤを介して前記複数の電極と前記複数の第２高端子および前記複数の第３接続端子とをそれぞれ電気的に接続し、
さらに、前記（ｃ）工程では、前記複数の第２高端子用ワイヤおよび前記複数の第３接続端子用ワイヤのそれぞれのループ高さが、前記複数の第１接続端子用ワイヤおよび前記複数の第２低端子用ワイヤのそれぞれのループ高さよりも高くなるように、前記複数のボンディングワイヤを介して前記半導体チップの前記複数の電極と前記配線基板の前記複数の接続端子とをそれぞれ電気的に接続し、
前記複数の第２高端子用ワイヤのそれぞれのループ高さは、前記複数の第３接続端子用ワイヤのそれぞれのループ高さと同じであり、
前記複数の第１接続端子用ワイヤのそれぞれのループ高さは、前記複数の第２低端子用ワイヤのそれぞれのループ高さと同じである。 A method for manufacturing a semiconductor device comprising the following steps:
(A) a plurality of connections in which a planar shape is a quadrilateral having a first device region side and formed on the upper surface and arranged in three rows along the first device region side in plan view; Preparing a wiring board having a semiconductor device region having a terminal and a lower surface opposite to the upper surface;
(B) a surface having a quadrangular shape having a first chip side, a plurality of electrodes formed on the surface and arranged along the first chip side, and a back surface opposite to the surface In a plan view, the first chip side is aligned with the first device region side in a plan view so that the back surface faces the top surface of the wiring board. The plurality of connection terminals are positioned between the first chip side and the first device region side, and the plurality of connection terminals are exposed so that the semiconductor device region of the wiring board is exposed. Mounting on the top surface;
(C) After the step (b), electrically connecting the plurality of electrodes of the semiconductor chip and the plurality of connection terminals of the wiring board via a plurality of bonding wires, respectively.
(D) After the step (c), the step of sealing the semiconductor chip and the plurality of bonding wires with a resin material to form a sealing body;
here,
The plurality of connection terminals formed on the upper surface of the semiconductor device region of the wiring board prepared in the step (a) include a plurality of first connection terminals arranged in the first row of the three rows. A plurality of second connection terminals arranged in a second row closer to the first device region side than the first row in plan view, and closer to the first device region side than the second row in plan view A plurality of third connection terminals arranged in the third row,
Further, the plurality of second connection terminals include a plurality of second high terminals respectively positioned on extension lines of regions between the first connection terminals adjacent to each other among the plurality of first connection terminals, and the plurality of third connections. A plurality of second low terminals respectively located on extension lines of regions between the third connection terminals adjacent to each other among the connection terminals;
The plurality of bonding wires include a plurality of first connection terminal wires electrically connected to the plurality of first connection terminals and a plurality of first connection terminals electrically connected to the plurality of second high terminals, respectively. Two high terminal wires, a plurality of second low terminal wires that are electrically connected to the plurality of second low terminals, and a plurality of second terminals that are electrically connected to the plurality of third connection terminals, respectively. 3 connection terminal wires,
In the step (c), the plurality of electrodes, the plurality of first connection terminals, and the plurality of second low terminals via the plurality of first connection terminal wires and the plurality of second low terminal wires. Are electrically connected to each other, and then the plurality of electrodes, the plurality of second high terminals, and the plurality of third connections are connected via the plurality of second high terminal wires and the plurality of third connection terminal wires. Each terminal is electrically connected,
Further, in the step (c), the loop heights of the plurality of second high terminal wires and the plurality of third connection terminal wires are set such that the plurality of first connection terminal wires and the plurality of first connection terminal wires are the same. 2 electrically connecting the plurality of electrodes of the semiconductor chip and the plurality of connection terminals of the wiring board via the plurality of bonding wires so as to be higher than the respective loop heights of the low terminal wires. And
The loop height of each of the plurality of second high terminal wires is the same as the loop height of each of the plurality of third connection terminal wires.
The loop heights of the plurality of first connection terminal wires are the same as the loop heights of the plurality of second low terminal wires. 請求項１において、
前記（ｃ）工程の後、前記複数の第２高端子用ワイヤのそれぞれは、平面視において、前記複数の第１接続端子用ワイヤのうちの互いに隣り合う第１接続端子用ワイヤ間に位置しており、かつ、前記複数の第２低端子用ワイヤのそれぞれは、平面視において、前記複数の第３接続端子用ワイヤのうちの互いに隣り合う第３接続端子用ワイヤ間に位置していることを特徴とする半導体装置の製造方法。 In claim 1,
After the step (c), each of the plurality of second high terminal wires is positioned between adjacent first connection terminal wires among the plurality of first connection terminal wires in plan view. And each of the plurality of second low terminal wires is located between the third connection terminal wires adjacent to each other among the plurality of third connection terminal wires in a plan view. A method of manufacturing a semiconductor device. 請求項２において、
前記半導体チップの前記複数の電極は、平面視において前記第１チップ辺に沿って１列で配置されており、
前記複数の電極のそれぞれは、第１接続領域と、前記第１接続領域よりも前記第１チップ辺から遠い第２接続領域とを有し、
前記（ｃ）工程では、前記複数の第１接続端子用ワイヤおよび前記複数の第２低端子用ワイヤを介して前記複数の電極のそれぞれにおける前記第１接続領域と前記複数の第１接続端子および前記複数の第２低端子とをそれぞれ電気的に接続した後、前記複数の第２高端子用ワイヤおよび前記複数の第３接続端子用ワイヤを介して前記複数の電極のそれぞれにおける前記第２接続領域と前記複数の第２高端子および前記複数の第３接続端子とをそれぞれ電気的に接続することを特徴とする半導体装置の製造方法。 In claim 2,
The plurality of electrodes of the semiconductor chip are arranged in a line along the first chip side in plan view,
Each of the plurality of electrodes has a first connection region and a second connection region farther from the first chip side than the first connection region,
In the step (c), the first connection region and the plurality of first connection terminals in each of the plurality of electrodes via the plurality of first connection terminal wires and the plurality of second low terminal wires. After electrically connecting the plurality of second low terminals, respectively, the second connection in each of the plurality of electrodes via the plurality of second high terminal wires and the plurality of third connection terminal wires. A method of manufacturing a semiconductor device, wherein the region is electrically connected to the plurality of second high terminals and the plurality of third connection terminals. 請求項２において、
前記半導体チップの前記複数の電極は、平面視において前記第１チップ辺に沿って２列に亘って配置されており、
前記複数の電極は、前記２列のうちの１列目に配置された複数の第１電極と、平面視において前記１列目よりも前記第１チップ辺から遠い２列目に配置された複数の第２電極とを有し、
前記（ｃ）工程では、前記複数の第１接続端子用ワイヤおよび前記複数の第２低端子用ワイヤを介して前記複数の第１電極と前記複数の第１接続端子および前記複数の第２低端子とをそれぞれ電気的に接続した後、前記複数の第２高端子用ワイヤおよび前記複数の第３接続端子用ワイヤを介して前記複数の第２電極と前記複数の第２高端子および前記複数の第３接続端子とをそれぞれ電気的に接続することを特徴とする半導体装置の製造方法。 In claim 2,
The plurality of electrodes of the semiconductor chip are arranged in two rows along the first chip side in a plan view,
The plurality of electrodes are a plurality of first electrodes arranged in the first column of the two columns and a plurality of electrodes arranged in a second column farther from the first chip side than the first column in plan view. A second electrode of
In the step (c), the plurality of first electrodes, the plurality of first connection terminals, and the plurality of second low terminals via the plurality of first connection terminal wires and the plurality of second low terminal wires. After electrically connecting each of the terminals, the plurality of second electrodes, the plurality of second high terminals, and the plurality of the plurality of second high terminal wires and the plurality of third connection terminal wires are connected to each other. A method of manufacturing a semiconductor device, wherein the third connection terminals are electrically connected to each other. 請求項１において、
前記（ｄ）工程の後、
（ｅ）前記配線基板を前記半導体装置領域に切断する工程、
を更に有することを特徴とする半導体装置の製造方法。 In claim 1,
After the step (d),
(E) cutting the wiring board into the semiconductor device region;
A method for manufacturing a semiconductor device, further comprising: 平面形状が第１装置領域辺を有する四角形から成る上面、前記上面に形成され、かつ、平面視において前記第１装置領域辺に沿って３列に亘って配置された複数の接続端子、および前記上面とは反対側の下面を有する配線基板と、
平面形状が第１チップ辺を有する四角形から成る表面、前記表面に形成され、かつ、前記第１チップ辺に沿って配置された複数の電極、前記表面とは反対側の裏面を有し、前記裏面が前記配線基板の前記上面と対向するように、かつ、平面視において前記第１チップ辺が前記第１装置領域辺と並ぶように、かつ、平面視において前記第１チップ辺と前記第１装置領域辺との間に前記複数の接続端子が位置するように、かつ、前記複数の接続端子が露出するように、前記配線基板の前記上面に搭載された半導体チップと、
前記半導体チップの前記複数の電極と前記配線基板の前記複数の接続端子とを、それぞれ電気的に接続する複数のボンディングワイヤと、
前記半導体チップおよび前記複数のボンディングワイヤを封止する封止体と、
を含み、
前記複数の接続端子は、前記３列のうちの１列目に配置された複数の第１接続端子と、平面視において前記１列目よりも前記第１装置領域辺に近い２列目に配置された複数の第２接続端子と、平面視において前記２列目よりも前記第１装置領域辺に近い３列目に配置された複数の第３接続端子とを有し、
前記複数のボンディングワイヤは、第１のループ高さを有する複数の第１ボンディングワイヤと、前記第１のループ高さよりも高い第２のループ高さをそれぞれ有する複数の第２ボンディングワイヤとを有し、
前記複数の第１接続端子には、前記複数の第１ボンディングワイヤがそれぞれ接続され、
前記複数の第２接続端子には、前記複数の第１ボンディングワイヤまたは前記複数の第２ボンディングワイヤがそれぞれ接続され、
前記複数の第３接続端子には、前記複数の第２ボンディングワイヤがそれぞれ接続されていることを特徴とする半導体装置。 A plurality of connection terminals formed on a top surface of the quadrangle having a first device region side, the top surface being formed on the top surface, and arranged in three rows along the first device region side in plan view; and A wiring board having a lower surface opposite to the upper surface;
A surface having a quadrangular shape having a first chip side, a plurality of electrodes formed on the surface and arranged along the first chip side, and a back surface opposite to the surface; The first chip side and the first chip side in the plan view so that the back surface is opposed to the top surface of the wiring board, the first chip side is aligned with the first device region side in the plan view. A semiconductor chip mounted on the upper surface of the wiring board such that the plurality of connection terminals are located between the device region side and the plurality of connection terminals are exposed;
A plurality of bonding wires for electrically connecting the plurality of electrodes of the semiconductor chip and the plurality of connection terminals of the wiring board, respectively;
A sealing body for sealing the semiconductor chip and the plurality of bonding wires;
Including
The plurality of connection terminals are arranged in a second row closer to the first device region side than the first row in a plan view with the plurality of first connection terminals arranged in the first row of the three rows. A plurality of second connection terminals, and a plurality of third connection terminals arranged in a third row closer to the first device region side than the second row in plan view,
The plurality of bonding wires include a plurality of first bonding wires having a first loop height and a plurality of second bonding wires each having a second loop height higher than the first loop height. And
The plurality of first bonding wires are connected to the plurality of first connection terminals, respectively.
The plurality of first connection wires or the plurality of second bonding wires are connected to the plurality of second connection terminals, respectively.
The semiconductor device, wherein the plurality of second bonding wires are connected to the plurality of third connection terminals, respectively. 請求項６において、
さらに、前記複数の第２接続端子は、前記複数の第１接続端子のうちの互いに隣り合う第１接続端子間領域の延長線上にそれぞれ位置する複数の第２高端子と、前記複数の第３接続端子のうちの互いに隣り合う第３接続端子間領域の延長線上にそれぞれ位置する複数の第２低端子とを有し、
前記複数の第１ボンディングワイヤは、前記複数の第１接続端子とそれぞれ電気的に接続される複数の第１接続端子用ワイヤと、前記複数の第２低端子とそれぞれ電気的に接続される複数の第２低端子用ワイヤとを有し、
前記複数の第２ボンディングワイヤは、前記複数の第２高端子とそれぞれ電気的に接続される複数の第２高端子用ワイヤと、前記複数の第３接続端子とそれぞれ電気的に接続される複数の第３接続端子用ワイヤとを有し、
前記複数の第２高端子用ワイヤのそれぞれは、平面視において、前記複数の第１接続端子用ワイヤのうちの互いに隣り合う第１接続端子用ワイヤ間に位置しており、かつ、前記複数の第２低端子用ワイヤのそれぞれは、平面視において、前記複数の第３接続端子用ワイヤのうちの互いに隣り合う第３接続端子用ワイヤ間に位置していることを特徴とする半導体装置。 In claim 6,
Further, the plurality of second connection terminals include a plurality of second high terminals respectively positioned on extension lines of regions between the first connection terminals adjacent to each other among the plurality of first connection terminals, and the plurality of third connections. A plurality of second low terminals respectively located on extension lines of regions between the third connection terminals adjacent to each other among the connection terminals;
The plurality of first bonding wires are a plurality of first connection terminal wires that are electrically connected to the plurality of first connection terminals, and a plurality of first connection wires that are electrically connected to the plurality of second low terminals, respectively. A second low terminal wire,
The plurality of second bonding wires include a plurality of second high terminal wires electrically connected to the plurality of second high terminals, and a plurality of second bonding wires electrically connected to the plurality of third connection terminals, respectively. A third connection terminal wire,
Each of the plurality of second high terminal wires is located between the first connection terminal wires adjacent to each other among the plurality of first connection terminal wires in a plan view, and Each of the second low terminal wires is positioned between adjacent third connection terminal wires among the plurality of third connection terminal wires in plan view.
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