JP5098220B2 - INTERPOSER BOARD, MANUFACTURING METHOD THEREOF, AND ELECTRONIC DEVICE PACKAGE USING INTERPOSER BOARD - Google Patents

INTERPOSER BOARD, MANUFACTURING METHOD THEREOF, AND ELECTRONIC DEVICE PACKAGE USING INTERPOSER BOARD Download PDF

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Description

本発明は、インターポーザー基板に電子デバイスを実装してなる電子デバイスパッケージと、これに用いられるインターポーザー基板及びその製法に関する。さらに、本発明は、電子デバイスパッケージを積層してなる積層型電子デバイスパッケージ、電子デバイスパッケージを備えた電子機器、特定の機能だけを有する電子デバイスパッケージを回路基板に実装してなるモジュールなどに関する。   The present invention relates to an electronic device package in which an electronic device is mounted on an interposer substrate, an interposer substrate used therefor, and a method for manufacturing the same. Furthermore, the present invention relates to a stacked electronic device package formed by stacking electronic device packages, an electronic device including the electronic device package, a module formed by mounting an electronic device package having only a specific function on a circuit board, and the like.

近年、電子機器の軽薄短小化のニーズに伴い、小型で薄型化の電子デバイスを用いたパッケージやモジュールが開発されている。これを実現するために電子デバイスとインターポーザー基板、または回路基板もフリップチップ実装技術を利用して接続されるようになってきた。ここで言うフリップチップ実装とは、チップの表面に配置された複数の外部電極に金属バンプを形成し、そのバンプを、回路基板上に形成された電極パッドに接合する方式のことである。   In recent years, packages and modules using small and thin electronic devices have been developed in response to the need for light and thin electronic devices. In order to realize this, an electronic device and an interposer substrate or a circuit substrate are also connected using a flip chip mounting technique. The flip-chip mounting referred to here is a system in which metal bumps are formed on a plurality of external electrodes arranged on the surface of the chip, and the bumps are bonded to electrode pads formed on a circuit board.

その代表的なものとしてＣＳＰ（チップ・サイズ・パッケージ）がある。   A typical example is CSP (chip size package).

ＣＳＰは、インターポーザー基板と半導体デバイスとをフリップチップ実装方式で接続し、インターポーザー基板の外部電極上にはんだボールを搭載した小型で薄型の電子デバイスパッケージである。   The CSP is a small and thin electronic device package in which an interposer substrate and a semiconductor device are connected by a flip chip mounting method, and solder balls are mounted on external electrodes of the interposer substrate.

図４９と図５０は、それぞれ従来技術の一例を示すインターポーザー基板（その１）とこれを用いた電子デバイスパッケージ（その１）の断面図である。   49 and 50 are cross-sectional views of an interposer substrate (part 1) and an electronic device package (part 1) using the same, respectively, showing an example of the prior art.

図４９（ａ）に示す従来のインターポーザー基板２００は、絶縁樹脂シート２０９の両面に配線パターン２０７が形成された基板である。絶縁樹脂シート２０９の一方の面に形成された配線パターン２０７の一部は、半導体デバイス２１６（図５０参照）の外部電極と接続されるための電極パッド２０７として用いられている。もう一方の面に形成された配線パターン２０７の一部は、マザーボードへ２次実装するための外部電極パッド２０７として用いられている。   A conventional interposer substrate 200 shown in FIG. 49A is a substrate in which wiring patterns 207 are formed on both surfaces of an insulating resin sheet 209. A part of the wiring pattern 207 formed on one surface of the insulating resin sheet 209 is used as an electrode pad 207 for connecting to an external electrode of the semiconductor device 216 (see FIG. 50). A part of the wiring pattern 207 formed on the other surface is used as an external electrode pad 207 for secondary mounting on the mother board.

また、図４９（ｂ）に示す従来のインターポーザー基板２００は、図４９（ａ）のインターポーザー基板２００とほぼ同じ構造であるが、ソルダーレジスト２１０が形成されているところが異なっている。具体的には、インターポーザー基板２００の、電子デバイス２１６（図５０参照）が搭載される面とは反対側の面に、ソルダーレジスト２１０が形成されている。ソルダーレジスト２１０は、はんだボール２１４（図５０参照）を搭載するための外部電極パッド２０７を露出させている。   Further, the conventional interposer substrate 200 shown in FIG. 49B has almost the same structure as the interposer substrate 200 shown in FIG. 49A, but is different in that a solder resist 210 is formed. Specifically, a solder resist 210 is formed on the surface of the interposer substrate 200 opposite to the surface on which the electronic device 216 (see FIG. 50) is mounted. The solder resist 210 exposes the external electrode pads 207 for mounting the solder balls 214 (see FIG. 50).

図５０に示す従来の電子デバイスパッケージ２０３（その１）は、図４９（ｂ）に示すインターポーザー基板２００と半導体デバイス２１６とをＡｕスタッドバンプ２１２を用いたフリップチップ実装プロセスで接続することで作製されている。半導体デバイス２１６とインターポーザー基板２００との隙間にアンダーフィル樹脂２１３が充填されている。インターポーザー基板２００の半導体デバイス搭載面とは反対側の面の外部電極パッド２０７上に、はんだボール２１４が搭載されている。   A conventional electronic device package 203 (No. 1) shown in FIG. 50 is manufactured by connecting the interposer substrate 200 and the semiconductor device 216 shown in FIG. 49B by a flip chip mounting process using Au stud bumps 212. Has been. An underfill resin 213 is filled in a gap between the semiconductor device 216 and the interposer substrate 200. Solder balls 214 are mounted on the external electrode pads 207 on the surface opposite to the semiconductor device mounting surface of the interposer substrate 200.

また、図５１、図５２、図５３は、それぞれ従来技術のもう一つの例を示すインターポーザー基板（その２）とこれを用いた従来の電子デバイスパッケージ（その２）、（その３）の断面図である。   FIGS. 51, 52, and 53 are cross-sectional views of an interposer substrate (part 2) and a conventional electronic device package (part 2) and (part 3) using the interposer substrate (part 2), respectively, showing another example of the prior art. FIG.

図５１に示すインターポーザー基板２０１は、絶縁樹脂シート２０９の両面に配線パターン２０７が形成された基板である。絶縁樹脂シート２０９の一方の面に形成された配線パターン２０７の一部は、半導体デバイス２１６の外部電極と接続されるための電極パッド２０７として用いられる。絶縁樹脂シート２０９の、電極パッド２０７が配設された面には、熱可塑性樹脂２１１の層が形成されている。   An interposer substrate 201 shown in FIG. 51 is a substrate in which wiring patterns 207 are formed on both surfaces of an insulating resin sheet 209. A part of the wiring pattern 207 formed on one surface of the insulating resin sheet 209 is used as an electrode pad 207 for connecting to an external electrode of the semiconductor device 216. A layer of thermoplastic resin 211 is formed on the surface of the insulating resin sheet 209 where the electrode pads 207 are disposed.

絶縁樹脂シート２０９のもう一方の面に形成された配線パターン２０７の一部は、マザーボードへ２次実装するための外部電極パッド２０７として用いられる。外部電極パッド２０７を除いた絶縁樹脂シート２０９の表面には、熱硬化性樹脂または熱可塑性樹脂２１７の層が形成されている。このインターポーザー基板２０１の特徴は、熱で熱可塑性樹脂２１１を溶融させることで、熱可塑性樹脂２１１が形成されている面を接着できる点にある。   A part of the wiring pattern 207 formed on the other surface of the insulating resin sheet 209 is used as an external electrode pad 207 for secondary mounting on the mother board. A layer of a thermosetting resin or a thermoplastic resin 217 is formed on the surface of the insulating resin sheet 209 excluding the external electrode pads 207. The feature of this interposer substrate 201 is that the surface on which the thermoplastic resin 211 is formed can be bonded by melting the thermoplastic resin 211 with heat.

図５２に示す従来の電子デバイスパッケージ（その２）２０４は、図５１に示す従来のインターポーザー基板（その２）２０１を用いて作製されており、特許文献１に記載された半導体パッケージである。これは次のように作製される。まず、図５１に示すインターポーザー基板２０１と半導体デバイス２１６とがＡｕスタッドバンプ２１２を用いたフリップチップ実装プロセスで接続される。その後、インターポーザー基板２０１が加熱され、かつ、半導体デバイス２１６の側面と裏面に沿って折り曲げられて接着される。最後に、外部電極パッド２０７上にはんだボール２１４が搭載される。   A conventional electronic device package (part 2) 204 shown in FIG. 52 is manufactured using the conventional interposer substrate (part 2) 201 shown in FIG. 51, and is a semiconductor package described in Patent Document 1. This is made as follows. First, the interposer substrate 201 and the semiconductor device 216 shown in FIG. 51 are connected by a flip chip mounting process using Au stud bumps 212. Thereafter, the interposer substrate 201 is heated and is bent and bonded along the side surface and the back surface of the semiconductor device 216. Finally, the solder balls 214 are mounted on the external electrode pads 207.

また、図５３に示す従来の電子デバイスパッケージ（その３）２０５は、特許文献２に記載された半導体パッケージである。これは次のように作製される。まず、図５１に示すインターポーザー基板２０１と半導体デバイス２１６とがＡｕスタッドバンプ２１２を用いたフリップチップ実装プロセスで接続される。その後、インターポーザー基板２０１の半導体デバイス２１６の周囲に挿入基板２１８が実装される。そして、インターポーザー基板２０１が加熱され、かつ、挿入基板２１８の側面と挿入基板２１８および半導体デバイス２１６の裏面に沿って折り曲げられて接着される。最後に、外部電極パッド２０７上にはんだボール２１４が搭載される。   A conventional electronic device package (No. 3) 205 shown in FIG. 53 is a semiconductor package described in Patent Document 2. This is made as follows. First, the interposer substrate 201 and the semiconductor device 216 shown in FIG. 51 are connected by a flip chip mounting process using Au stud bumps 212. Thereafter, the insertion substrate 218 is mounted around the semiconductor device 216 of the interposer substrate 201. Then, the interposer substrate 201 is heated, and is bent and bonded along the side surface of the insertion substrate 218 and the back surfaces of the insertion substrate 218 and the semiconductor device 216. Finally, the solder balls 214 are mounted on the external electrode pads 207.

以上述べたようなインターポーザー基板を用いて作製した電子デバイスパッケージは、チップサイズに近い小型で且つ薄いパッケージとなる。なお、電子デバイスとしてベアチップのような半導体デバイスを用いたパッケージは半導体パッケージと呼ばれている。   An electronic device package manufactured using an interposer substrate as described above is a small and thin package close to the chip size. A package using a semiconductor device such as a bare chip as an electronic device is called a semiconductor package.

また、図５４と図５５はそれぞれ、従来技術のさらにもう一つの例を示すインターポーザー基板（その３）とこれを用いた従来の電子デバイスパッケージ（その４）を示す断面図である。これらの図は、特許文献３に開示されている。   FIGS. 54 and 55 are cross-sectional views showing an interposer substrate (No. 3) and another conventional electronic device package (No. 4) using the same, as yet another example of the prior art. These figures are disclosed in Patent Document 3.

図５４に示す従来のインターポーザー基板（その３）２０２は、絶縁樹脂シート２０９の両面に半導体デバイス２１６と接続するための配線パターン２０７が形成された基板である。絶縁樹脂シート２０９を挟んでインターポーザー基板２０２の配線パターン２０７が対向していない部分に、ダミーパターン２０８が設けられている。但し、ダミーパターン２０８は、半導体デバイス２１６とは接続しない配線パターンである。   A conventional interposer substrate (No. 3) 202 shown in FIG. 54 is a substrate in which a wiring pattern 207 for connecting to the semiconductor device 216 is formed on both surfaces of an insulating resin sheet 209. A dummy pattern 208 is provided in a portion where the wiring pattern 207 of the interposer substrate 202 is not opposed to the insulating resin sheet 209. However, the dummy pattern 208 is a wiring pattern that is not connected to the semiconductor device 216.

また、図５５に示す従来の電子デバイスパッケージ（その４）２０６は、従来のインターポーザー基板（その３）２０２の両面に半導体デバイス２１６を、Ａｕスタッドバンプ２１２を用いたフリップチップ実装プロセスで接続した構成である。半導体デバイス２１６とインターポーザー基板２０２との隙間にはアンダーフィル樹脂２１３が充填されている。
特許第３３６０６６９号公報 特開２００４−１７２３２２号公報 特開２００２−２３７５０３号公報 特開２０００−５８５８３号公報 Also, in the conventional electronic device package (No. 4) 206 shown in FIG. 55, the semiconductor device 216 is connected to both surfaces of the conventional interposer substrate (No. 3) 202 by a flip chip mounting process using Au stud bumps 212. It is a configuration. The gap between the semiconductor device 216 and the interposer substrate 202 is filled with an underfill resin 213.
Japanese Patent No. 3360669 JP 2004-172322 A JP 2002-237503 A JP 2000-58583 A

図５０、図５２、図５３などに示す従来の電子デバイスパッケージ（その１、２、３）では、Ａｕスタッドバンプを用いたフリップチップ実装プロセスにより、インターポーザー基板と半導体デバイスを接続することで、パッケージの小型化、薄型化を図っている。   In conventional electronic device packages (Nos. 1, 2, and 3) shown in FIGS. 50, 52, 53, etc., by connecting the interposer substrate and the semiconductor device by a flip chip mounting process using Au stud bumps, The package is made smaller and thinner.

近年、パッケージの更なる小型化、薄型化のために、基板上に形成される配線パターンも微細化がますます進んでいる。これに伴い、配線微細加工を容易にするために配線層の金属厚が薄くなり、配線パターンの一部である電極パッドの厚みが２０μｍ以下に薄くなってきている。   In recent years, the wiring pattern formed on a substrate has been increasingly miniaturized in order to further reduce the size and thickness of the package. Along with this, the metal thickness of the wiring layer is reduced in order to facilitate fine wiring processing, and the thickness of the electrode pad which is a part of the wiring pattern is reduced to 20 μm or less.

しかし、パッケージの小型化を容易に実現できる、Ａｕスタッドバンプを用いたフリップチップ実装プロセスは、半導体デバイスが実装されるインターポーザー基板に対し、約２００℃〜３００℃の熱と、荷重とが加わる接続工程である。   However, in the flip chip mounting process using Au stud bumps, which can easily reduce the size of the package, heat and a load of about 200 ° C. to 300 ° C. are applied to the interposer substrate on which the semiconductor device is mounted. It is a connection process.

その上、半導体デバイスの外部電極上に形成されたＡｕスタッドバンプを受けるインターポーザー基板の電極パッドの下は、樹脂層である。   In addition, a resin layer is provided below the electrode pad of the interposer substrate that receives the Au stud bump formed on the external electrode of the semiconductor device.

さらに、半導体デバイスの外部電極に形成されるスタッドバンプは、トップ径がボトム径よりも小さい形状である。つまり、スタッドバンプはワイヤーボンディング法で形成されるため、スタットバンプの、インターポーザー基板の電極パッドと接続される接続面の直径（すなわちトップ径）の方が、半導体デバイスの外部電極と接続されている面の直径（すなわちボトム径）よりも小さい。   Furthermore, the stud bump formed on the external electrode of the semiconductor device has a shape in which the top diameter is smaller than the bottom diameter. In other words, since stud bumps are formed by wire bonding, the diameter of the connection surface (that is, the top diameter) of the stud bump connected to the electrode pad of the interposer substrate is connected to the external electrode of the semiconductor device. It is smaller than the diameter of the surface (that is, the bottom diameter).

以上のような実情により、少なくとも一方の面に２０μｍ以下の厚みの電極パッドが形成された樹脂層を有するインターポーザー基板に半導体デバイスを、Ａｕスタッドバンプを用いたフリップチップ実装方法で実装するとき、次のような課題があった。   Due to the above situation, when mounting a semiconductor device on an interposer substrate having a resin layer in which an electrode pad having a thickness of 20 μm or less is formed on at least one surface by a flip chip mounting method using Au stud bumps, There were the following problems.

上記フリップチップ実装プロセスでは半導体デバイスのＡｕスタッドバンプがインターポーザー基板の電極パッドに約２００℃〜３００℃の熱と所定の荷重で圧着される。この間、約２００℃〜３００℃の熱によって電極パッド下部の樹脂層が軟化し、また電極パッド厚が２０μｍ以下と薄いこともあって、電極パッドが凹状に変形して絶縁樹脂層に沈み込んでしまう。その結果、Ａｕスタッドバンプと電極パッドとの間の接続不良が発生する、もしくは接続できたとしても信頼性に問題が生じる。なお、フリップチップ実装では２μｍ以上の電極パッドの沈み込みがあれば接続不良、または信頼性低下を招く可能性が高くなる。   In the flip chip mounting process, Au stud bumps of a semiconductor device are pressure-bonded to electrode pads of an interposer substrate with heat of about 200 ° C. to 300 ° C. and a predetermined load. During this time, the resin layer under the electrode pad is softened by heat of about 200 ° C. to 300 ° C., and the electrode pad thickness is as thin as 20 μm or less, so that the electrode pad deforms into a concave shape and sinks into the insulating resin layer. End up. As a result, a poor connection between the Au stud bump and the electrode pad occurs or even if it can be connected, there is a problem in reliability. In flip-chip mounting, if there is a sinking of the electrode pad of 2 μm or more, there is a high possibility of causing a connection failure or a decrease in reliability.

また、図５３に示す従来のインターポーザー基板は、上記のような課題を解決するために提案された構造である。しかし、絶縁樹脂層を挟んで電極パッドを表裏対象に形成しなければならないという制約により、パッケージの構造設計の自由度が狭くなるという欠点や、絶縁樹脂層が厚くなるに伴って改善効果が薄れてしまうという課題などがある。   Further, the conventional interposer substrate shown in FIG. 53 has a structure proposed in order to solve the above problems. However, due to the restriction that the electrode pads must be formed on the front and back sides with the insulating resin layer in between, the disadvantage of the freedom of structural design of the package becomes narrow, and the improvement effect diminishes as the insulating resin layer becomes thicker. There is a problem such as.

また、特許文献４（特開２０００−５８５８３号公報）には、配線上に絶縁膜を介して電極パッドを設け、電極パッドがワイヤーボンディング時の応力で絶縁膜から剥離しないことを目的として、電極パッドと配線を複数のコンタクトで接続した半導体チップが開示されている。この発明に開示されたコンタクトとは、チップ表面の電極パッドとチップ内部の配線とを電気的に接続している断面直径および厚さが約１μｍ以下の導体柱を指している。このようなコンタクトが電極パッドの下部に複数配置されていても、それぞれの断面積が小さく、且つ厚さが非常に薄いため、上記のようなフリップチップ実装プロセスにおける電極パッドの沈み込みを十分に抑えることはできない。これは、下記の実施形態１で開示する計算式（５）により、断面直径および厚さが約１μｍ以下の導体柱の場合はフリップチップ実装時に２μｍ以上電極パッドが沈み込むことを防止できないと言えるからである。   Further, in Patent Document 4 (Japanese Patent Laid-Open No. 2000-58583), an electrode pad is provided on a wiring through an insulating film, and the electrode pad is not peeled off from the insulating film due to stress during wire bonding. A semiconductor chip in which pads and wiring are connected by a plurality of contacts is disclosed. The contact disclosed in the present invention refers to a conductor column having a cross-sectional diameter and thickness of about 1 μm or less that electrically connects the electrode pad on the chip surface and the wiring inside the chip. Even if a plurality of such contacts are arranged under the electrode pad, each of the cross-sectional areas is small and the thickness is very thin. It cannot be suppressed. According to the calculation formula (5) disclosed in the first embodiment below, it can be said that the electrode pad cannot be prevented from sinking by 2 μm or more when flip-chip mounting in the case of a conductor column having a cross-sectional diameter and thickness of about 1 μm or less. Because.

本発明の目的は、絶縁樹脂シート上に電極パッドを形成してなるインターポーザー基板に電子デバイスを実装する際、上記のような電極パッドの沈み込みによる接続不良や信頼性低下の課題を解決することにある。   An object of the present invention is to solve the above-described problems of poor connection and reduced reliability due to sinking of an electrode pad when an electronic device is mounted on an interposer substrate formed by forming an electrode pad on an insulating resin sheet. There is.

本発明のインターポーザー基板は、絶縁樹脂シートと、該絶縁樹脂シートの少なくとも一方の面に配設された複数の電極パッドと、を有する基板である。上記課題を解決するために、本発明では、上記複数の電極パッドのうち、少なくとも一つの電極パッドの真下の絶縁樹脂シート中で、かつ、前記絶縁樹脂シートの電極パッド形成面と交差する方向に延びる金属柱が備えられている。さらに、この金属柱の少なくとも電極パッド側の端部での横断面積が、前記電極パッドの面積の４０％以上１００％以下であり、かつ、前記電極パッドと電子デバイスの一面に形成されたうちの一つのバンプとの接触面積以上である。 The interposer substrate of the present invention is a substrate having an insulating resin sheet and a plurality of electrode pads disposed on at least one surface of the insulating resin sheet. In order to solve the above problems, in the present invention, among the plurality of electrode pads, in an insulating resin sheet directly below at least one electrode pad, and in a direction intersecting with an electrode pad forming surface of the insulating resin sheet. An extending metal column is provided. Further, the cross-sectional area of at least the end of the metal column on the electrode pad side is 40% or more and 100% or less of the area of the electrode pad , and the electrode pad is formed on one surface of the electronic device. It is more than the contact area with one bump .

また本発明のインターポーザー基板は、電極パッドの真下に備えられる金属柱が、当該電極パッドと接触している形態、または、金属柱が当該電極パッドと接触していない形態であってもよい。あるいは、これらの形態において、上記絶縁樹脂シートの複数の電極パッドが配された面とは反対側の面に導体パターン及びこれを覆う絶縁層が備えられ、金属柱が、上記導体パターンと接触している形態であってもよい。   In addition, the interposer substrate of the present invention may have a form in which the metal column provided immediately below the electrode pad is in contact with the electrode pad, or a form in which the metal column is not in contact with the electrode pad. Alternatively, in these forms, a conductive pattern and an insulating layer covering the conductive pattern are provided on the surface opposite to the surface on which the plurality of electrode pads of the insulating resin sheet are disposed, and the metal pillar is in contact with the conductive pattern. It may be a form.

さらに、上記金属柱が絶縁樹脂シートの電極パッド形成面に向かって細くなるテーパー形状、あるいは金属柱が絶縁樹脂シートの電極パッド形成面とは反対側に向かって細くなるテーパー形状であることが好ましい。   Furthermore, it is preferable that the metal column has a tapered shape that narrows toward the electrode pad forming surface of the insulating resin sheet, or a tapered shape that the metal column narrows toward the opposite side of the electrode pad forming surface of the insulating resin sheet. .

また本発明の電子デバイスパッケージは上記の発明のインターポーザー基板を用いて作製された電子デバイスパッケージであることを特徴としている。   An electronic device package according to the present invention is an electronic device package manufactured using the interposer substrate according to the present invention.

本発明の電子デバイスパッケージに使用されるインターポーザー基板によれば、インターポーザー基板の電極パッドの下面に直接または絶縁樹脂層を挟んで真下に金属柱が配置されている。このため、電子デバイスをインターポーザー基板の電極パッドと電気的に接続する際、電極パッドの沈み込み変形を妨げる、または変形を最小限に抑えることができる。したがって、接続信頼性の高い電子デバイスパッケージ、またはモジュール等を提供することができる。   According to the interposer substrate used in the electronic device package of the present invention, the metal pillar is arranged directly under the electrode pad of the interposer substrate or directly below the insulating resin layer. For this reason, when the electronic device is electrically connected to the electrode pad of the interposer substrate, it is possible to prevent or minimize the deformation of the electrode pad. Therefore, an electronic device package or a module with high connection reliability can be provided.

以下、図面を参照し、本発明の実施の形態について詳しく述べる。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

（実施の形態１）
図１（ａ）〜（ｄ）は本発明の実施の形態１を示すインターポーザー基板の断面図である。図１（ａ）〜（ｄ）に示すインターポーザー基板は、ポリイミド、エポキシ樹脂、ガラスエポキシ樹脂などを基材とする絶縁樹脂シート５の片面に、厚さ５〜１８μｍのＣｕ、Ａｌなどの導体材料で作製された配線パターン２１を有する。配線パターン２１の一部が、電子デバイスと接続する電極パッド１として用いられている。絶縁樹脂シート５の、電極パッド１が配設された面とは反対側の面には、２次実装用のはんだボールを搭載するための外部電極パッド２を露出する穴６が形成されている。外部電極パッド２は、配線パターン２１の一部である。電子デバイスと接続する電極パッド１ごとに一つの金属柱４が、この電極パッド１から絶縁樹脂シート５の電子デバイス搭載面とは反対側に向けて延びている。つまり、各電極パッド１の真下の絶縁樹脂中に金属柱４が配置されている。金属柱４は、電極パッド１と同じＣｕ、Ａｌなどで電極パッド１と一体形成されている。 (Embodiment 1)
1A to 1D are sectional views of an interposer substrate showing Embodiment 1 of the present invention. The interposer substrate shown in FIGS. 1A to 1D is a conductor such as Cu or Al having a thickness of 5 to 18 μm on one side of an insulating resin sheet 5 based on polyimide, epoxy resin, glass epoxy resin or the like. A wiring pattern 21 made of a material is included. A part of the wiring pattern 21 is used as the electrode pad 1 connected to the electronic device. A hole 6 exposing the external electrode pad 2 for mounting a solder ball for secondary mounting is formed on the surface of the insulating resin sheet 5 opposite to the surface on which the electrode pad 1 is disposed. . The external electrode pad 2 is a part of the wiring pattern 21. For each electrode pad 1 connected to the electronic device, one metal column 4 extends from the electrode pad 1 toward the side opposite to the electronic device mounting surface of the insulating resin sheet 5. That is, the metal pillar 4 is arranged in the insulating resin directly under each electrode pad 1. The metal pillar 4 is integrally formed with the electrode pad 1 using the same Cu, Al, etc. as the electrode pad 1.

図１（ａ）と（ｃ）のインターポーザー基板の構造の違いは、図１（ａ）に示す構造では金属柱４の先端が絶縁樹脂シート５の表面から露出しているのに対し、図１（ｃ）に示す構造では金属柱４の先端が絶縁樹脂シート５の内部にあるという点である。製造プロセスとしては図１（ｃ）の方がより簡単で低コストでできる。   The difference between the structures of the interposer substrates in FIGS. 1A and 1C is that the tip of the metal pillar 4 is exposed from the surface of the insulating resin sheet 5 in the structure shown in FIG. The structure shown in FIG. 1C is that the tip of the metal column 4 is inside the insulating resin sheet 5. As a manufacturing process, FIG. 1C is simpler and can be produced at lower cost.

また、図１（ｂ）、（ｄ）に示すインターポーザー基板は、図１（ａ）、（ｃ）のインターポーザー基板と類似しているが、金属柱４が電極パッド１の全てに形成されずに、複数の電極パッド１に対し１つおきに形成されている点だけが異なっている。   The interposer substrates shown in FIGS. 1B and 1D are similar to the interposer substrates shown in FIGS. 1A and 1C, but the metal pillars 4 are formed on all the electrode pads 1. However, the only difference is that every other electrode pad 1 is formed.

図１（ａ）、（ｃ）のインターポーザー基板のように金属柱４を電極パッド１の全てに形成するのが理想的である。しかし、電極パッド１のピッチが約１００μｍ以下の狭ピッチになった場合は隣どうしの金属柱４をショートさせずに形成することが困難になる。その場合は図１（ｂ）、（ｄ）のように金属柱４を複数の電極パッド１に対し１つおきに形成することが好ましい。このような場合でも、後で述べるＬＳＩチップとインターポーザー基板とをフリップチップ実装プロセスで接続する際の電極パッド１の沈み込みを抑制する効果はある。また、金属柱４は電極パッド１の１つおきに形成する形態に限定されるわけではなく、２つおきに形成するなど必ずしも全ての電極パッド１に形成しないでも電極パッド１の沈み込みを抑制する効果はある。つまり、電極パッド１の沈み込み防止効果があれば、１つおきに形成する形態に限定されない。また、もしも電子デバイス上の電極パッドの配列が単列でなく、複数列の場合には、金属柱４は隣り合う電極パッド１のいずれかに配置されるように千鳥配置が好ましい。   Ideally, the metal pillars 4 are formed on all of the electrode pads 1 like the interposer substrates of FIGS. However, when the pitch of the electrode pads 1 becomes a narrow pitch of about 100 μm or less, it becomes difficult to form the adjacent metal columns 4 without short-circuiting them. In that case, it is preferable to form every other metal column 4 for the plurality of electrode pads 1 as shown in FIGS. Even in such a case, there is an effect of suppressing sinking of the electrode pad 1 when an LSI chip and an interposer substrate described later are connected by a flip chip mounting process. Further, the metal pillar 4 is not limited to the form in which every other electrode pad 1 is formed, and it is not necessarily formed on every electrode pad 1 such as every other electrode pad 1. There is an effect to do. That is, as long as there is an effect of preventing the electrode pad 1 from sinking, it is not limited to the form in which every other pad pad is formed. If the arrangement of the electrode pads on the electronic device is not a single row but a plurality of rows, a staggered arrangement is preferable so that the metal pillars 4 are arranged on any of the adjacent electrode pads 1.

また、金属柱４の太さサイズ（断面積）とインターポーザー基板の電極パッド１の沈み込みの抑制効果との関係について説明する。電極パッド１の沈み込みを抑制するためには、金属柱４のボトム部（即ちインターポーザー基板の電極パッド１と連結している部位）の太さ方向の断面積が、Ａｕスタッドバンプの電極パッド１表面と接触する面積以上で、且つインターポーザー基板の電極パッド１の面積以下であることが好ましい。具体的には金属柱４の電極パッド１側端部での横断面積が電極パッド１の面積の４０％〜１００％が好ましい。その理由について詳しく述べる。一般にＬＳＩチップのような電子デバイスの外部電極パッド上に形成するＡｕスタッドバンプのボトム部面積は、電子デバイスの外部電極パッドの面積の約８０％としている。これは、１００％では電子デバイスへのバンプ形成時の位置ズレにより電子デバイスの外部電極パッドからＡｕバンプがはみ出してしまい、小さすぎるとＡｕバンプの接続強度が低下するため、約８０％としている。一方、Ａｕスタッドバンプがインターポーザー基板の電極パッド１内に実装できるように、インターポーザー基板の電極パッド１の形状及び面積は、電子デバイスの外部電極パッドとほぼ同じ形状及び面積にしている。また、Ａｕスタッドバンプとインターポーザー基板の電極パッド１との接続について詳しく説明すると、両者の接続はＡｕスタッドバンプの先端とインターポーザー基板の電極パッド１との間で実現されている。そして、その接続箇所の面積、即ちＡｕスタッドバンプ先端の電極パッド１表面と接触する面積は、およそＡｕスタッドバンプのボトム部の横断面積の５０％くらいである。   Further, the relationship between the thickness size (cross-sectional area) of the metal pillar 4 and the effect of suppressing the sinking of the electrode pad 1 of the interposer substrate will be described. In order to suppress the sinking of the electrode pad 1, the cross-sectional area in the thickness direction of the bottom portion of the metal pillar 4 (that is, the portion connected to the electrode pad 1 of the interposer substrate) is the electrode pad of the Au stud bump. It is preferable that it is not less than the area in contact with one surface and not more than the area of the electrode pad 1 of the interposer substrate. Specifically, the cross-sectional area at the end of the metal column 4 on the electrode pad 1 side is preferably 40% to 100% of the area of the electrode pad 1. The reason is described in detail. Generally, the bottom area of the Au stud bump formed on the external electrode pad of an electronic device such as an LSI chip is about 80% of the area of the external electrode pad of the electronic device. This is about 80% because the Au bump protrudes from the external electrode pad of the electronic device due to misalignment when the bump is formed on the electronic device at 100%, and the connection strength of the Au bump decreases when it is too small. On the other hand, the shape and area of the electrode pad 1 of the interposer substrate are substantially the same as that of the external electrode pad of the electronic device so that the Au stud bump can be mounted in the electrode pad 1 of the interposer substrate. The connection between the Au stud bump and the electrode pad 1 of the interposer substrate will be described in detail. The connection between the Au stud bump and the electrode pad 1 of the interposer substrate is realized. The area of the connection portion, that is, the area in contact with the surface of the electrode pad 1 at the tip of the Au stud bump is about 50% of the transverse area of the bottom portion of the Au stud bump.

本発明によれば金属柱４がＡｕスタッドバンプの先端を支えることにより電極パッド１の沈み込みを抑制している。したがって、実際に必要な金属柱４のボトム部の横断面積は、Ａｕスタッドバンプ先端の電極パッド１表面と接触する面積以上であれば良い。つまり、金属柱４のボトム部の横断面積は、インターポーザー基板の電極パッド１の面積の４０％（＝８０％×５０％）以上であることが好ましい。なお、金属柱４のボトム部の横断面積は、Ａｕスタッドバンプ先端が電極パッド１に序々に押し付けられた時に、当該バンプ先端が潰れる力と電極パッド１が変形する力との関係で電極パッド１の耐力が負けたときのバンプ先端の面積以上になっていれば良いとも言える。   According to the present invention, the metal column 4 supports the tip of the Au stud bump, thereby suppressing the sinking of the electrode pad 1. Therefore, the cross-sectional area of the bottom part of the metal pillar 4 that is actually required may be greater than or equal to the area that contacts the surface of the electrode pad 1 at the tip of the Au stud bump. That is, the cross-sectional area of the bottom portion of the metal pillar 4 is preferably 40% (= 80% × 50%) or more of the area of the electrode pad 1 of the interposer substrate. Note that the cross-sectional area of the bottom portion of the metal pillar 4 is determined by the relationship between the force with which the bump tip is crushed and the force with which the electrode pad 1 is deformed when the Au stud bump tip is gradually pressed against the electrode pad 1. It can be said that it should be larger than the area of the tip of the bump when the proof stress is lost.

また、金属柱４のボトム部断面積は、電極パッド１の面積より大きい場合は隣りの金属柱４とショートする恐れがあるので、電極パッド１の面積以下であることが望ましい。   Further, if the cross-sectional area of the bottom portion of the metal column 4 is larger than the area of the electrode pad 1, there is a risk of short-circuiting with the adjacent metal column 4.

以上述べたような金属柱４の形成条件による、電極パッド１の沈み込み抑制効果については、以後述べる全ての実施の形態についても同様である。   The effect of suppressing the sinking of the electrode pad 1 due to the formation conditions of the metal pillar 4 as described above is the same in all the embodiments described below.

また、本形態においては、電極パッド１の沈み込みを抑制するために、電極パッド１の真下に延びる金属柱４の高さ（厚さ）は、少なくとも２μｍ程度必要である。その理由について詳しく説明する。   In the present embodiment, in order to suppress the sinking of the electrode pad 1, the height (thickness) of the metal pillar 4 extending just below the electrode pad 1 needs to be at least about 2 μm. The reason will be described in detail.

電極パッド１の下層にある絶縁樹脂層が、ベアチップを実装する時に用いる熱（例えばＡｕスタッドバンプとＡｕパッドとの熱圧着であれば３００℃）によって軟化して、電極パッド１の変形を抑えられないと仮定する。このとき、図２及び図３に示すように電極パッド１の中心にＡｕスタッドバンプ１１の先端によって圧力ｐ（荷重ｗ÷バンプ先端面積πｂ2）が加えられた時の電極パッド１の変形量δは、次の式で表される（参考文献：黒木剛司郎 著、基礎機械工学全書１「材料力学」、森北出版株式会社、Ｐ１９７〜２０８）。但し、図１では計算を簡単にするため電極パッド１と金属柱４の形状を円柱と仮定している。また、計算では金属柱４の横断面積は電極パッド１の横断面積に等しいと近似している。
δ ＝ a2b2p/16D ×｛(3+ν)/(1+ν)−(7+3ν)/(1+ν)×(b/a)2/4
+ (b/a)2log(b/a)｝ ・・・・・式（１）
D（曲げ剛性）= Et3/12(1−ν2) ・・・・・式（２）
P = ｗ/πb2 ・・・・・式（３）
（a:電極パッド1の半径、b:Ａｕスタッドバンプ11の先端半径、ν:電極材料のポアソン比、E:電極材料の縦弾性率、t:電極パッドの実効厚さ＝ 基板の配線材料の厚さｔm + 金属柱の厚さｔb ）
ここで、式（２）（３）、及び t＝ｔm + ｔb を式（１）に代入すると、
δ = 3a2ｗ((1−ν2)/4πE(ｔm +ｔb)3 ×｛(3+ν)/(1+ν)−(7+3ν)/(1+ν)×(b/a)2/4 + (b/a)2log(b/a)｝ ・・・・・式（4） となる。 The insulating resin layer under the electrode pad 1 is softened by the heat used when mounting the bare chip (for example, 300 ° C. when Au stud bump and Au pad are thermocompression bonded), and deformation of the electrode pad 1 can be suppressed. Assume that it is not. At this time, as shown in FIGS. 2 and 3, the deformation amount δ of the electrode pad 1 when the pressure p (load w ÷ bump tip area πb 2 ) is applied to the center of the electrode pad 1 by the tip of the Au stud bump 11. Is expressed by the following formula (reference: Takeshi Kuroki, complete mechanical engineering 1 “Materials Mechanics”, Morikita Publishing Co., Ltd., P197-208). However, in FIG. 1, it is assumed that the shape of the electrode pad 1 and the metal pillar 4 is a cylinder in order to simplify the calculation. In the calculation, it is approximated that the cross-sectional area of the metal pillar 4 is equal to the cross-sectional area of the electrode pad 1.
δ = a 2 b 2 p / 16D × {(3 + ν) / (1 + ν) - (7 + 3ν) / (1 + ν) × (b / a) 2/4
+ (b / a) 2 log (b / a)} (1)
D (flexural rigidity) = Et 3/12 (1 -ν 2) ····· formula (2)
P = w / πb 2 Equation (3)
(A: radius of electrode pad 1, b: tip radius of Au stud bump 11, ν: Poisson's ratio of electrode material, E: longitudinal elastic modulus of electrode material, t: effective thickness of electrode pad = wiring material of substrate Thickness t m + metal column thickness t b )
Here, when substituting Equations (2) and (3) and t = t m + t b into Equation (1),
δ = 3a 2 w ((1−ν 2 ) / 4πE (t m + t b ) 3 × {(3 + ν) / (1 + ν) − (7 + 3ν) / (1 + ν) × (b / a) 2/4 + ( b / a) 2 log (b / a)} ····· equation becomes (4).

発明者らの鋭意評価（実験）の結果、電極パッド１の変形量が２μｍ以上になると接続不良が発生することがわかっているので、式（４）のδが２μm（ ２×１０-6 ｍ）未満となるように金属柱の厚さｔbを設計すれば良い。 As a result of earnest evaluations (experiment) by the inventors, it is known that a connection failure occurs when the deformation amount of the electrode pad 1 is 2 μm or more. Therefore, δ in the formula (4) is 2 μm (2 × 10 −6 m The thickness t b of the metal column may be designed so as to be less than.

従って、式（４）より、接続不良を発生させないための金属柱４の厚さは、

Figure 0005098220
となり、本発明において規定できる金属柱４の厚さｔbは、式（５）で示される。 Therefore, from the equation ( 4 ), the thickness of the metal pillar 4 for preventing connection failure is
Figure 0005098220
Thus, the thickness t b of the metal column 4 that can be defined in the present invention is represented by the formula (5).

例えば、電極パッド１の材料に厚さ１２×１０-6ｍのＣｕ（ポアソン比：０．３、縦弾性率：１１０×１０9Ｐａ、「参考文献:中島登 著、『機械系公式集、P.13』、P265,268」）を用い、電極パッド１のサイズが、ａ＝５０×１０-6ｍ であると仮定する。このとき、電極パッド１に０．６９Ｎの荷重ｗ（一般的な実装条件）が加わった時、電極パッド１に２μm の変形を生じさせないための金属柱４の厚さｔbは、約２μｍ以上と計算される。 For example, the material of the electrode pad 1 is Cu having a thickness of 12 × 10 −6 m (Poisson's ratio: 0.3, longitudinal elastic modulus: 110 × 10 9 Pa, “Reference: Noboru Nakajima,” P.13 ”, P265,268”) and the size of the electrode pad 1 is assumed to be a = 50 × 10 −6 m. At this time, when a load w (general mounting conditions) of 0.69 N is applied to the electrode pad 1, the thickness t b of the metal pillar 4 for preventing the electrode pad 1 from being deformed by 2 μm is about 2 μm or more. Is calculated.

なお、電極パッド１の形状が四角形の場合でも円に外接する四角形（正方形）を仮定し、式（５）を用いて計算することで、電極パッド１に対する金属柱４の厚みを決定できる。   Even when the shape of the electrode pad 1 is a quadrangle, the thickness of the metal column 4 with respect to the electrode pad 1 can be determined by assuming a quadrangle (square) circumscribing a circle and calculating using the equation (5).

上記厚みの条件は、以後述べる、電極パッド１と金属柱４を接触させる全ての実施の形態についても同様である。   The conditions for the thickness are the same for all the embodiments in which the electrode pad 1 and the metal pillar 4 are brought into contact, which will be described later.

次に、インターポ−ザー基板の作製方法について述べる。図１（ａ）〜（ｄ）に示すインターポーザー基板は次のように作製される。まず厚さ１８〜１００μｍのＣｕ、またはＡｌ箔の片面をフォトリソプロセスを用いてエッチングすることにより、ＣｕまたはＡｌ箔上に金属柱４が形成される。そして、ＣｕまたはＡｌ箔の、金属柱４が形成された面上に、液状の絶縁樹脂がスピンコートで塗布されて熱硬化される、またはフィルム状の絶縁樹脂が熱プレスにより貼り合せられる。その後、フォトリソプロセスを用いてＣｕ、Ａｌ箔をパターニングすることで、配線パターン２１及び電極パッド１が形成される。そして、絶縁樹脂シート５に、２次実装用のはんだボールを搭載するための穴６が、炭酸ガスレーザー、ＵＶ−ＹＡＧレーザーなどにより形成される。さらに、絶縁樹脂シート５の穴６についてデスミア処理が実施される。最後に、配線パターン２１表面の所定の箇所に、メッキ法やスパッタ法などで、Ｎｉ／Ａｕ、ＳｎＡｇ、Ｎｉ／ＳｎＡｇが成膜される。   Next, a method for manufacturing an interposer substrate will be described. The interposer substrate shown in FIGS. 1A to 1D is manufactured as follows. First, the metal pillar 4 is formed on the Cu or Al foil by etching one side of the Cu or Al foil having a thickness of 18 to 100 μm using a photolithography process. Then, on the surface of the Cu or Al foil on which the metal pillar 4 is formed, a liquid insulating resin is applied by spin coating and thermally cured, or a film-like insulating resin is bonded by hot pressing. Then, the wiring pattern 21 and the electrode pad 1 are formed by patterning Cu and Al foil using a photolithography process. And the hole 6 for mounting the solder ball for secondary mounting in the insulating resin sheet 5 is formed by a carbon dioxide gas laser, a UV-YAG laser, or the like. Further, desmear processing is performed on the hole 6 of the insulating resin sheet 5. Finally, Ni / Au, SnAg, and Ni / SnAg are formed at predetermined locations on the surface of the wiring pattern 21 by plating or sputtering.

上述した金属柱４の形成方法以外には、厚さ５μｍ〜５０μｍのＣｕ、またはＡｌ箔上にフォトリソプロセスとメッキ法によってＣｕ、Ｎｉなどの金属柱４を形成するという方法をとることができる。   In addition to the method for forming the metal pillar 4 described above, a method of forming the metal pillar 4 such as Cu or Ni on Cu or Al foil having a thickness of 5 μm to 50 μm by a photolithography process and a plating method can be employed.

金属柱４を絶縁樹脂シート５の表面から露出させるか、あるいは絶縁樹脂シート５の内部に埋没させるか否かについては、絶縁樹脂のスピンコート塗布量を変更することにより、制御が可能である。具体的には、塗布量を減らせば金属柱４の先端を絶縁樹脂シート５の表面に露出させることができる。塗布量を増やせば絶縁樹脂シート５の内部に埋没させることができる。また絶縁フィルムを用いる場合は、フィルムの厚さを金属柱４の高さ以下にすることによって金属柱４の先端を絶縁樹脂シート５の表面に露出させることができる。フィルムの厚さを金属柱４の高さより厚くすれば金属柱４を絶縁樹脂シート５の内部に埋没させることができる。   Whether the metal column 4 is exposed from the surface of the insulating resin sheet 5 or buried in the insulating resin sheet 5 can be controlled by changing the amount of spin coating applied to the insulating resin. Specifically, the tip of the metal pillar 4 can be exposed on the surface of the insulating resin sheet 5 by reducing the coating amount. If the coating amount is increased, the insulating resin sheet 5 can be buried. Moreover, when using an insulating film, the front-end | tip of the metal pillar 4 can be exposed to the surface of the insulating resin sheet 5 by making the thickness of a film below into the height of the metal pillar 4. FIG. If the thickness of the film is made thicker than the height of the metal pillar 4, the metal pillar 4 can be buried in the insulating resin sheet 5.

また、絶縁樹脂シート５の材料として感光性樹脂を用いれば、レーザー装置およびデスミア処理工程を用いないで樹脂にはんだボール搭載用の穴６を形成できるので製造コストの面から好ましい。   Further, if a photosensitive resin is used as the material of the insulating resin sheet 5, the solder ball mounting holes 6 can be formed in the resin without using a laser device and a desmear treatment step, which is preferable from the viewpoint of manufacturing cost.

図４（ａ）〜（ｄ）は、図１（ｃ）、（ｄ）に示すインターポーザー基板を用いて作製された本発明の電子デバイスパッケージ（その１）を示す断面図である。特に、図４（ａ）、（ｃ）は図５（ａ）のＡ−Ａ断面図で、図４（ｂ）、（ｄ）は図５（ｂ）のＢ−Ｂ断面図である。なお、図５（ａ）、（ｂ）はともに、パッケージを真上から透視した図であり、電極パッド１及び配線パターン２１を省略してある。   4A to 4D are cross-sectional views showing an electronic device package (No. 1) of the present invention manufactured using the interposer substrate shown in FIGS. 1C and 1D. 4A and 4C are cross-sectional views taken along line AA in FIG. 5A, and FIGS. 4B and 4D are cross-sectional views taken along line BB in FIG. 5B. 5A and 5B are both views of the package seen from directly above, and the electrode pad 1 and the wiring pattern 21 are omitted.

図４（ａ）に示す電子デバイスパッケージは次のように作製される。すなわち、Ａｕスタッドバンプ１１が表面電極上に形成された１個の電子デバイス１３と、図１（ｃ）に示すインターポーザー基板とがフリップチップ実装マウンターを用いて接続される。その後、電子デバイス１３とインターポーザー基板との隙間にエポキシ樹脂を主成分とするアンダーフィル樹脂１４が充填され、かつ熱硬化させられる。そして、インターポーザー基板の外部電極パッド２上にリフローによって、ＳｎＰｂ、ＳｎＡｇ、ＳｎＡｇＣｕ、ＳｎＺｎ、ＳｎＺｎＢｉなどを基材とするはんだボール１２が実装される。   The electronic device package shown in FIG. 4A is manufactured as follows. That is, one electronic device 13 having the Au stud bump 11 formed on the surface electrode is connected to the interposer substrate shown in FIG. 1C using a flip chip mounting mounter. Thereafter, an underfill resin 14 mainly composed of an epoxy resin is filled in the gap between the electronic device 13 and the interposer substrate, and is thermoset. Then, solder balls 12 based on SnPb, SnAg, SnAgCu, SnZn, SnZnBi, etc. are mounted on the external electrode pads 2 of the interposer substrate by reflow.

このようなパッケージではインターポーザー基板の電極パッド１の下に金属柱４が設けられているので、フリップチップ実装工程の熱（約２００℃〜３００℃）によって絶縁樹脂シート５が軟化しても電極パッド１の沈み込みは発生しない。この結果、より信頼性の高いパッケージを得ることができる。   In such a package, since the metal pillar 4 is provided under the electrode pad 1 of the interposer substrate, even if the insulating resin sheet 5 is softened by heat (about 200 ° C. to 300 ° C.) in the flip chip mounting process, the electrode The sinking of the pad 1 does not occur. As a result, a more reliable package can be obtained.

図４（ｂ）に示す電子デバイスパッケージは図４（ａ）の電子デバイスパッケージとほぼ同じ構造であるが、電子デバイス１３を２個用いているところが異なっている。図４（ｂ）は電子デバイス１３を２個用いた例を示しているが、２個に限定されるわけでなく、３個以上の例もあることは言うまでも無い。   The electronic device package shown in FIG. 4B has substantially the same structure as the electronic device package shown in FIG. 4A, except that two electronic devices 13 are used. FIG. 4B shows an example in which two electronic devices 13 are used, but the number is not limited to two, and it goes without saying that there are three or more examples.

図４（ｃ）に示す電子デバイスパッケージは、１個の電子デバイス１３と図１（ｄ）に示すインターポーザー基板を用いて作製されたものであり、製造方法は図４（ａ）に示したパッケージと同じである。電子デバイス１３の外部電極パッドのピッチが例えば１００μｍ以下と狭ピッチであり、製造上、隣同士の金属柱４がショートしやすくなるような場合は、この構造の方が望ましい。金属柱４が電子デバイス１３の全ての電極パッド１に形成されていなくても、図４（ｃ）に示すように電極パッド１の１つおきに形成されていれば、電極パッド１の沈み込みはほとんど発生しない。したがって、図４（ａ）の電子デバイスパッケージとほぼ同じ信頼性を得ることができる。勿論、接続信頼性を損なわなければ、電極パッド１の２つおきに金属柱４を配置してもよい。   The electronic device package shown in FIG. 4 (c) is manufactured using one electronic device 13 and the interposer substrate shown in FIG. 1 (d), and the manufacturing method is shown in FIG. 4 (a). Same as package. This structure is desirable when the pitch of the external electrode pads of the electronic device 13 is as narrow as, for example, 100 μm or less, and the adjacent metal pillars 4 are likely to be short-circuited in manufacturing. Even if the metal pillars 4 are not formed on all the electrode pads 1 of the electronic device 13, as long as they are formed on every other electrode pad 1 as shown in FIG. Hardly occurs. Therefore, almost the same reliability as the electronic device package of FIG. 4A can be obtained. Of course, the metal pillars 4 may be arranged every two electrode pads 1 as long as the connection reliability is not impaired.

図４（ｄ）に示す電子デバイスパッケージは、図４（ｃ）の電子デバイスパッケージとほぼ同じ構造であるが、電子デバイス１３を２個用いているところが異なっている。   The electronic device package shown in FIG. 4D has almost the same structure as the electronic device package shown in FIG. 4C, except that two electronic devices 13 are used.

（実施の形態２）
図６（ａ）〜（ｄ）は、本発明の実施の形態２を示すインターポーザー基板の断面図である。図６（ａ）〜（ｄ）に示すインターポーザー基板は、図１（ａ）〜（ｄ）に示すインターポーザー基板と類似している構造である。しかし、インターポーザー基板の電子デバイスを搭載する側の面にポリイミドやエポキシ樹脂やアクリル系樹脂を主成分とする熱可塑性樹脂７、または熱硬化前（半硬化状態）の熱硬化性樹脂８が貼り合わされている点だけが異なっている。 (Embodiment 2)
6A to 6D are cross-sectional views of the interposer substrate showing Embodiment 2 of the present invention. The interposer substrate shown in FIGS. 6A to 6D has a structure similar to the interposer substrate shown in FIGS. However, a thermoplastic resin 7 mainly composed of polyimide, epoxy resin, or acrylic resin, or a thermosetting resin 8 before thermosetting (semi-cured state) is attached to the surface of the interposer substrate on which the electronic device is mounted. The only difference is that they are combined.

図６（ａ）〜（ｄ）に示すインターポーザー基板は、実施の形態１で述べた図１（ａ）〜（ｄ）に示すインターポーザー基板と途中までは同じ製造方法によって作製される。そして、最後に上記の熱可塑性樹脂７、または熱硬化性樹脂８を絶縁樹脂シート５に真空プレス装置やラミネート機などによって貼り合わせることによって完成させている。   The interposer substrate shown in FIGS. 6A to 6D is manufactured by the same manufacturing method until the middle of the interposer substrate shown in FIGS. 1A to 1D described in the first embodiment. Finally, the above-described thermoplastic resin 7 or thermosetting resin 8 is completed by bonding the insulating resin sheet 5 to the insulating resin sheet 5 using a vacuum press device or a laminating machine.

図７（ａ）〜（ｄ）は、図６（ａ）〜（ｄ）に示すインターポーザー基板を用いて作製された本発明の電子デバイスパッケージ（その２）を示す断面図である。特に、図７（ａ）〜（ｄ）は図８のＡ−Ａ断面図である。なお、図８はパッケージを真上から透視した図であり、電極パッド１及び配線パターン２１を省略してある。   FIGS. 7A to 7D are cross-sectional views showing an electronic device package (No. 2) of the present invention produced using the interposer substrate shown in FIGS. 6A to 6D. In particular, FIGS. 7A to 7D are AA cross-sectional views of FIG. FIG. 8 is a perspective view of the package from directly above, and the electrode pad 1 and the wiring pattern 21 are omitted.

図７（ａ）に示す電子デバイスパッケージの製造方法は、初めに、Ａｕスタッドバンプ１１が外部電極上に形成された１個の電子デバイス１３と、図６（ａ）に示すインターポーザー基板とがフリップチップ実装マウンターを用いて接続される。この時、フリップチップ実装工程での加熱によって、Ａｕスタッドバンプ１１が熱可塑性樹脂７、または半硬化状態の熱硬化性樹脂８を突き破り、インターポーザー基板の電極パッド１と接続される。そして、熱可塑性樹脂７、または半硬化状態の熱硬化性樹脂８の表面と電子デバイス１３の回路面とが接着される。なお、一般に熱硬化樹脂の熱硬化には６０分程度必要であるのに対し、フリップチップ実装に要する時間は５〜２０秒程度である。このため、上記フリップチップ実装工程では半硬化状態の熱硬化性樹脂８は硬化しない。   In the manufacturing method of the electronic device package shown in FIG. 7A, first, one electronic device 13 in which the Au stud bump 11 is formed on the external electrode and the interposer substrate shown in FIG. They are connected using a flip chip mounting mounter. At this time, the Au stud bump 11 breaks through the thermoplastic resin 7 or the semi-cured thermosetting resin 8 by heating in the flip chip mounting process, and is connected to the electrode pad 1 of the interposer substrate. Then, the surface of the thermoplastic resin 7 or the semi-cured thermosetting resin 8 and the circuit surface of the electronic device 13 are bonded. In general, the thermosetting of the thermosetting resin requires about 60 minutes, while the time required for flip chip mounting is about 5 to 20 seconds. For this reason, the semi-cured thermosetting resin 8 is not cured in the flip chip mounting process.

本形態ではＡｕスタッドバンプ１１が樹脂７または８によって封止されるので、図４に示す電子デバイスパッケージ（その１）のようにアンダーフィル樹脂１４を充填するというプロセスが不要であることが特徴である。その結果、熱ストレスがかかりチップの特性が劣化する、熱ストレスにより反りが発生する、充填コストが高いなどの、アンダーフィル樹脂のディメリットが生じない。   In this embodiment, since the Au stud bump 11 is sealed with the resin 7 or 8, the process of filling the underfill resin 14 as in the electronic device package (part 1) shown in FIG. 4 is not required. is there. As a result, there are no disadvantages of the underfill resin, such as thermal stress and deterioration of chip characteristics, warpage due to thermal stress, and high filling cost.

上記フリップチップ実装後に、インターポーザー基板の電極パッド２上にリフローによって、ＳｎＰｂ、ＳｎＡｇ、ＳｎＡｇＣｕ、ＳｎＺｎ、ＳｎＺｎＢｉなどを基材とするはんだボール１２を実装することにより、パッケージが完成する。図７（ａ）では電子デバイス１３を１個用いた例を示しているが、２個以上の例もあることは言うまでも無い。   After the flip chip mounting, the solder balls 12 based on SnPb, SnAg, SnAgCu, SnZn, SnZnBi, etc. are mounted on the electrode pads 2 of the interposer substrate by reflow to complete the package. Although FIG. 7A shows an example in which one electronic device 13 is used, it goes without saying that there are two or more examples.

図７（ｂ）に示す電子デバイスパッケージは図７（ａ）の電子デバイスパッケージとほぼ同じ構造であるが、金属柱４が電子デバイス１３の電極パッド１の１つおきに形成されているところだけが異なっている。このパッケージは、電子デバイス１３の外部電極パッドのピッチが約１００μｍ以下となった場合に好ましい構造である。   The electronic device package shown in FIG. 7B has almost the same structure as the electronic device package of FIG. 7A, but only where the metal pillars 4 are formed on every other electrode pad 1 of the electronic device 13. Is different. This package is a preferable structure when the pitch of the external electrode pads of the electronic device 13 is about 100 μm or less.

図７（ｃ）に示す電子デバイスパッケージは、１個の電子デバイス１３と図６（ｃ）に示すインターポーザー基板を用いて作製されたものである。このパッケージは、図７（ａ）の電子デバイスパッケージとほぼ同じ構造であるが、金属柱４の先端が絶縁樹脂シート５の内部にあるという点だけが異なっている。実施の形態１でも述べたので説明は省略するが、図７（ａ）のパッケージよりも簡単で低コストでできることが特徴である。   The electronic device package shown in FIG. 7C is manufactured using one electronic device 13 and the interposer substrate shown in FIG. This package has substantially the same structure as the electronic device package of FIG. 7A, except that the tip of the metal pillar 4 is inside the insulating resin sheet 5. Although described in the first embodiment, the description is omitted, but it is characterized by being simpler and less costly than the package of FIG.

図７（ｄ）に示す電子デバイスパッケージは、図７（ｃ）に示すパッケージとほぼ同じ構造であるが、金属柱４が電極パッド１の１つおきに形成されているところだけが異なっている。このパッケージは、電子デバイス１３の外部電極がより狭ピッチとなった場合に適している。   The electronic device package shown in FIG. 7 (d) has substantially the same structure as the package shown in FIG. 7 (c), but differs only in that the metal pillars 4 are formed on every other electrode pad 1. . This package is suitable when the external electrodes of the electronic device 13 have a narrower pitch.

実施の形態２においても実施の形態１と同様に、インターポーザー基板の電極パッド１の下に金属柱４が設けられているので、フリップチップ実装工程の熱（約２００℃〜３００℃）によって絶縁樹脂５が軟化しても電極パッド１の沈み込みは発生しない。したがって、より信頼性の高い電子デバイスパッケージを得ることができる。   Also in the second embodiment, as in the first embodiment, since the metal pillar 4 is provided under the electrode pad 1 of the interposer substrate, insulation is performed by heat (about 200 ° C. to 300 ° C.) in the flip chip mounting process. Even if the resin 5 is softened, the electrode pad 1 does not sink. Therefore, a more reliable electronic device package can be obtained.

図９（ａ）〜（ｅ）は、図６（ａ）〜（ｄ）に示す本発明の実施の形態２のインターポーザー基板を用いて作製された本発明の電子デバイスパッケージ（その３）を示す断面図である。特に、図９（ａ）、（ｃ）は図１０（ａ）のＡ−Ａ断面図で、図９（ｅ）は図１０のＢ−Ｂ断面図である。なお、図１０はパッケージを真上から透視した図であり、電極パッド１及び配線パターン２１を省略してある。 FIGS. 9A to 9E show an electronic device package (No. 3) of the present invention manufactured using the interposer substrate according to the second embodiment of the present invention shown in FIGS. 6A to 6D. It is sectional drawing shown. 9A and 9C are cross-sectional views taken along the line AA in FIG. 10A, and FIG. 9E is a cross-sectional view taken along the line BB in FIG. FIG. 10 is a perspective view of the package from directly above, and the electrode pad 1 and the wiring pattern 21 are omitted.

図９（ａ）〜（ｅ）に示す電子デバイスパッケージは、図７（ａ）に示すパッケージと類似している構造であるが、電子デバイス１３の周囲に、Ｃｕ、Ａｌ、ＳＵＳ、ＮｉＦｅなどの平板１６が実装されている点だけが異なっている。平板１６は図１０に示すように１又は複数の電子デバイス１３の周囲に配置される。また、図１０（ａ）、（ｃ）に示すように、複数の平板１６を電子デバイス１３の周囲に配置してもよい。また図１０（ｂ）、（ｄ）のように、電子デバイス１３を収容できる貫通穴１０もしくはキャビティ１７が形成された一つの平板１６を使用することもできる。このようにインターポーザー基板上に平板１６を実装することにより、図７に示す電子デバイスパッケージと比較して反りを低減できるところが特徴である。   The electronic device package shown in FIGS. 9A to 9E has a structure similar to the package shown in FIG. 7A, but around the electronic device 13, Cu, Al, SUS, NiFe, etc. The only difference is that the flat plate 16 is mounted. The flat plate 16 is arranged around one or a plurality of electronic devices 13 as shown in FIG. Further, as shown in FIGS. 10A and 10C, a plurality of flat plates 16 may be arranged around the electronic device 13. Further, as shown in FIGS. 10B and 10D, a single flat plate 16 having a through hole 10 or a cavity 17 in which the electronic device 13 can be accommodated can be used. As described above, by mounting the flat plate 16 on the interposer substrate, the warpage can be reduced as compared with the electronic device package shown in FIG.

図９（ａ）に示す電子デバイスパッケージは、図７（ａ）に示す電子デバイスパッケージとほぼ同じ構造であるが、インターポーザー基板上に、電子デバイス１３を収容する貫通穴１０が形成された平板１６が実装されているところだけが異なっている。   The electronic device package shown in FIG. 9 (a) has substantially the same structure as the electronic device package shown in FIG. 7 (a), but is a flat plate in which a through hole 10 for accommodating the electronic device 13 is formed on an interposer substrate. The only difference is that 16 is implemented.

図９（ｂ）に示す電子デバイスパッケージは、図９（ａ）に示す電子デバイスパッケージと類似している構造であるが、平板１６に、凹状のキャビティ１７が形成されたものを用いている点だけが異なっている。図９（ｂ）のような構造にすることによって、電子デバイス１３の裏面を機械的な損傷から保護できるという特徴がある。   The electronic device package shown in FIG. 9B has a structure similar to the electronic device package shown in FIG. 9A, but uses a flat plate 16 in which a concave cavity 17 is formed. Only is different. The structure as shown in FIG. 9B is characterized in that the back surface of the electronic device 13 can be protected from mechanical damage.

図９（ｃ）に示す電子デバイスパッケージは、図９（ａ）に示す電子デバイスパッケージと類似している構造であるが、金属柱４が電極パッド１の１つおきに形成されているところだけが異なっている。   The electronic device package shown in FIG. 9C has a structure similar to the electronic device package shown in FIG. 9A, but only where the metal pillars 4 are formed on every other electrode pad 1. Are different.

図９（ｄ）に示す電子デバイスパッケージは、図９（ｃ）に示すパッケージと類似しているが、平板１６にキャビティ１７が形成されたものを用いているところだけが異なっている。   The electronic device package shown in FIG. 9 (d) is similar to the package shown in FIG. 9 (c), except that a flat plate 16 having a cavity 17 is used.

図９（ｅ）に示す電子デバイスパッケージは、図９（ｄ）に示すパッケージと類似しているが、電子デバイス１３を２つ用いているところ、および金属柱４の先端が絶縁樹脂シート５の内部にあるという点が異なっている。それぞれの意図する効果については上記で述べたので省略する。   The electronic device package shown in FIG. 9 (e) is similar to the package shown in FIG. 9 (d), except that two electronic devices 13 are used and the tip of the metal pillar 4 is the insulating resin sheet 5. The difference is that it is inside. Since each intended effect has been described above, it will be omitted.

図１１（ａ）、（ｂ）は、図６（ｃ）、（ｄ）に示す本発明の実施の形態２のインターポーザー基板を用いて作製された本発明の電子デバイスパッケージ（その４）を示す断面図である。特に、図１１（ａ）、（ｂ）は図１２のＡ−Ａ断面図である。なお、図１２はパッケージを真上から透視した図であり、電極パッド１及び配線パターン２１を省略してある。   11 (a) and 11 (b) show an electronic device package (No. 4) of the present invention manufactured using the interposer substrate according to the second embodiment of the present invention shown in FIGS. 6 (c) and 6 (d). It is sectional drawing shown. In particular, FIGS. 11A and 11B are cross-sectional views taken along line AA in FIG. FIG. 12 is a perspective view of the package from directly above, and the electrode pad 1 and the wiring pattern 21 are omitted.

図１１（ａ）に示す電子デバイスパッケージは、図６（ｃ）に示すインターポーザー基板を用いて作製されたものである。このパッケージは、図７（ｃ）に示す電子デバイスパッケージと類似している構造であるが、インターポーザー基板が電子デバイス両側２辺、または４辺の端で折り曲げられて電子デバイス１３表面の回路面とは反対側の裏面に接着されている点が異なっている。このような構造にすることにより、外部電極２が電子デバイス１３の裏面側にも露出するので、裏面側への部品実装やパッケージの３次元実装が可能となるという特徴を有している。   The electronic device package shown in FIG. 11A is manufactured using the interposer substrate shown in FIG. This package has a structure similar to the electronic device package shown in FIG. 7C, but the interposer substrate is bent at the two sides or the four sides of the electronic device so that the circuit surface on the surface of the electronic device 13 is obtained. The difference is that it is glued to the back of the opposite side. By adopting such a structure, the external electrode 2 is exposed also on the back side of the electronic device 13, so that component mounting on the back side and three-dimensional mounting of the package are possible.

図１１（ｂ）に示す電子デバイスパッケージは、図１１（ａ）に示す電子デバイスパッケージと類似している構造であるが、インターポーザー基板が電子デバイス１３の１辺の端で折り曲げられているところだけが異なっている。図１１（ｂ）に示すようにインターポーザー基板を電子デバイス１３の１辺の端で折り曲げる方が、２辺での折り曲げや４辺での折り曲げプロセスと比べてより組み立て精度が高いというメリットがある。一方、図１１（ｂ）のような１辺での折り曲げ構造では、インターポーザー基板の配線ピッチ（線幅と線間スペースを加えたもの）がより狭ピッチになった場合は、インターポーザー基板の配線層数を増やさなければならない。その結果、コストが高くなるという欠点がある。すなわち、１辺での折り曲げ構造では１辺方向に全ての配線を引き出さなければならないが、２辺での折り曲げ構造では２辺の方向に分けて配線を引き出すことができる。さらに４辺での折り曲げ構造では４辺の方向に分けて配線を引き出すことができる。一方、折り曲げる辺の長さを増やせば、１辺での折り曲げ構造でも配線を引き出すことができるが、パッケージの外形寸法が大きくなる。このため、１辺での折り曲げ構造の場合、パッケージの仕様上、配線数が多く、配線ピッチの製造限界を超えた場合は配線層数を増やさなければならない。したがって、どのような折り曲げ構造を採るかは状況に応じて選択する。   The electronic device package shown in FIG. 11B has a structure similar to the electronic device package shown in FIG. 11A, but the interposer substrate is bent at one end of the electronic device 13. Only is different. As shown in FIG. 11B, the method of bending the interposer substrate at the end of one side of the electronic device 13 has a merit that the assembly accuracy is higher than the folding process at two sides or the folding process at four sides. . On the other hand, in the bent structure on one side as shown in FIG. 11B, when the wiring pitch of the interposer substrate (the line width plus the space between the lines) becomes narrower, the interposer substrate The number of wiring layers must be increased. As a result, there is a disadvantage that the cost becomes high. That is, in the bent structure with one side, all the wirings must be drawn out in the direction of one side, but in the bent structure with two sides, the wirings can be drawn out in the direction of two sides. Furthermore, in the bending structure with four sides, the wiring can be drawn in the direction of the four sides. On the other hand, if the length of the side to be bent is increased, the wiring can be drawn out even with a bent structure on one side, but the external dimensions of the package are increased. For this reason, in the case of a bent structure on one side, the number of wirings is large due to package specifications, and the number of wiring layers must be increased when the manufacturing limit of the wiring pitch is exceeded. Therefore, what kind of folding structure is adopted is selected according to the situation.

図１１（ａ）、（ｂ）に示す電子デバイスパッケージの製造方法は、上記で述べた図７の電子デバイスパッケージの製造方法と途中まで同じであるので詳細は省略する。異なる点は、電子デバイス１３をインターポーザー基板にフリップチップ実装した後に、インターポーザー基板を加熱し、熱可塑性樹脂７、または半硬化状態の熱硬化性樹脂８の接着性を出現させながら、インターポーザー基板を電子デバイス１３の裏面まで折り曲げ、その裏面に接着させている点である。最後は、図７の電子デバイスパッケージと同様に、インターポーザー基板の外部電極パッド２上にリフローによって、ＳｎＰｂ、ＳｎＡｇ、ＳｎＡｇＣｕ、ＳｎＺｎ、ＳｎＺｎＢｉなどを基材とするはんだボール１２を実装することによりパッケージが完成する。   The manufacturing method of the electronic device package shown in FIGS. 11A and 11B is the same as the manufacturing method of the electronic device package of FIG. The difference is that after the electronic device 13 is flip-chip mounted on the interposer substrate, the interposer substrate is heated to cause the adhesiveness of the thermoplastic resin 7 or the semi-cured thermosetting resin 8 to appear. The substrate is bent to the back surface of the electronic device 13 and bonded to the back surface. Finally, similar to the electronic device package of FIG. 7, the solder balls 12 based on SnPb, SnAg, SnAgCu, SnZn, SnZnBi, etc. are mounted on the external electrode pads 2 of the interposer substrate by reflow. Is completed.

なお、図１１に示す形態では電子デバイス１３の側面とインターポーザー基板の折り曲げ部との間に隙間が存在するが、この隙間は無くても構わない。しかし、インターポーザー基板が厚くなればなるほど、電子デバイスが薄くなればなるほど、さらには組み立て時間を短くすればするほど、電子デバイス１３の側面とインターポーザー基板とを完全に接着することが困難になる。したがって、インターポーザー基板の厚み、電子デバイスの厚み、コストに影響する組み立て時間の制限などによっては、隙間が存在する場合がある。この点については、下記に述べる、インターポーザー基板を折り曲げる形態のすべてに対して同じ事が言える。   In the form shown in FIG. 11, there is a gap between the side surface of the electronic device 13 and the bent portion of the interposer substrate, but this gap may not be present. However, the thicker the interposer substrate, the thinner the electronic device, and the shorter the assembly time, the more difficult it is to completely bond the side surface of the electronic device 13 and the interposer substrate. . Therefore, there may be a gap depending on the thickness of the interposer substrate, the thickness of the electronic device, the limitation of the assembly time that affects the cost, and the like. In this respect, the same can be said for all forms of bending the interposer substrate described below.

図１３（ａ）〜（ｄ）は、図６（ｃ）、（ｄ）に示す本発明の実施の形態２のインターポーザー基板を用いて作製された本発明の電子デバイスパッケージ（その５）を示す断面図である。特に、図１３（ａ）〜（ｄ）は図１４のＡ−Ａ断面図である。なお、図１４はパッケージを真上から透視した図であり、電極パッド１及び配線パターン２１を省略してある。   FIGS. 13A to 13D show an electronic device package (No. 5) of the present invention manufactured using the interposer substrate according to the second embodiment of the present invention shown in FIGS. 6C and 6D. It is sectional drawing shown. In particular, FIGS. 13A to 13D are AA cross-sectional views of FIG. FIG. 14 is a perspective view of the package from directly above, and the electrode pad 1 and the wiring pattern 21 are omitted.

図１３（ａ）〜（ｄ）に示す電子デバイスパッケージは、図１１（ａ）、（ｂ）に示す電子デバイスパッケージと類似した構造であるが、電子デバイス１３の周囲にＣｕ、Ａｌ、ＳＵＳ、ＮｉＦｅなどの平板１６が、図１０に示すような配置で実装されている点だけが異なっている。電子デバイス１３の外形サイズが小さい場合、図１１に示す構造にしてしまうとパッケージのはんだボール１２のピッチが非常に狭くなる。その結果、２次実装するためのマザーボード基板の設計が困難になる。電子デバイス１３としてのロジックＬＳＩが例えば７．３ｍｍ×７．３ｍｍサイズでピン数（外部電極の数）が３２８本である場合、そのままリアルチップサイズのパッケージを作製しようとすると、パッケージのはんだボールのピッチが０．４ｍｍ以下となる。このような場合には、図１３に示すようなパッケージ構造にすることが有効である。この点は他の全ての実施の形態についても同様である。   The electronic device package shown in FIGS. 13A to 13D has a structure similar to the electronic device package shown in FIGS. 11A and 11B, but Cu, Al, SUS, The only difference is that the flat plate 16 such as NiFe is mounted in an arrangement as shown in FIG. When the external size of the electronic device 13 is small, the pitch of the solder balls 12 of the package becomes very narrow if the structure shown in FIG. 11 is used. As a result, it becomes difficult to design a mother board for secondary mounting. If the logic LSI as the electronic device 13 is, for example, a size of 7.3 mm × 7.3 mm and the number of pins (the number of external electrodes) is 328, an attempt to produce a real chip size package as it is will result in The pitch is 0.4 mm or less. In such a case, it is effective to use a package structure as shown in FIG. This also applies to all other embodiments.

（実施の形態３）
図１５（ａ）、（ｂ）は、本発明の実施の形態３を示すインターポーザー基板の断面図である。図１５（ａ）、（ｂ）に示すインターポーザー基板は、図１（ａ）〜（ｄ）に示す本発明の実施の形態１のインターポーザー基板と類似している構造であるが、インターポーザー基板の配線層数が２層であるところが異なっている。つまり、絶縁樹脂シート５の、電極パッド１が形成された側とは反対側の面に、第二配線層となる導体パターン１５及び外部電極パッド２が形成されている。また、金属柱４における電極パッド１とは反対側の端部や、導体パターン１５が、ソルダーレジスト３、絶縁樹脂シート５と同じ絶縁樹脂、または熱硬化性樹脂８で覆われている。さらに、金属柱４または、電極パッド１の真下に位置する導体パターン１５は外部電極パッド２とは電気的に接続されていない。なお、電極パッド１と外部電極パッド２の間の信号伝送経路は、電極パッド１の形成面と同一面において電極パッド１からインターポーザー基板の電子デバイス実装領域外側へ配線パターンを形成してから、ビアで、電極パッド１の形成面とは反対側面の外部電極パッド２と接続する経路をとっている。 (Embodiment 3)
15A and 15B are cross-sectional views of an interposer substrate showing Embodiment 3 of the present invention. The interposer substrate shown in FIGS. 15 (a) and 15 (b) has a structure similar to the interposer substrate of the first embodiment of the present invention shown in FIGS. 1 (a) to 1 (d). The difference is that the number of wiring layers on the substrate is two. That is, the conductor pattern 15 and the external electrode pad 2 that are the second wiring layer are formed on the surface of the insulating resin sheet 5 opposite to the side on which the electrode pad 1 is formed. Further, the end of the metal pillar 4 opposite to the electrode pad 1 and the conductor pattern 15 are covered with the same insulating resin or thermosetting resin 8 as the solder resist 3 and the insulating resin sheet 5. Furthermore, the metal pillar 4 or the conductor pattern 15 located immediately below the electrode pad 1 is not electrically connected to the external electrode pad 2. The signal transmission path between the electrode pad 1 and the external electrode pad 2 is formed after forming a wiring pattern from the electrode pad 1 to the outside of the electronic device mounting area of the interposer substrate on the same surface as the electrode pad 1 formation surface. Vias are used to connect the external electrode pads 2 on the side surface opposite to the surface on which the electrode pads 1 are formed.

図１に示す配線層数が１層のインターポーザー基板では配線の引き回しが不可能である場合には、図１５に示す構造が有効である。   The structure shown in FIG. 15 is effective when wiring cannot be routed with an interposer substrate having one wiring layer shown in FIG.

図１５に示すインターポーザー基板の製造方法は、次のとおりである。初めに、厚さ３５〜１００μｍのＣｕ、またはＡｌ箔の片面をフォトリソプロセスを用いてエッチングすることにより、ＣｕまたはＡｌ箔に金属柱４が形成される。そして、ＣｕまたはＡｌ箔の、金属柱４が形成された面上に、液状の絶縁樹脂がスピンコートで塗布されて熱硬化される、またはフィルム状の絶縁樹脂が熱プレスにより貼り合せられる。その後、絶縁樹脂層の、ＣｕまたはＡｌ箔とは反対側の樹脂面に、厚さ５μｍ〜１８μｍのＣｕまたはＡｌ箔が熱プレス法により貼り合わせられる。その後、フォトリソプロセスを用いて絶縁樹脂層の両面のＣｕまたはＡｌ箔をパターニングすることで、電極パッド１，２および導体パターン１５が形成される。このとき、外部電極パッド２は金属柱４とは電気的に接続されていない。次に、ソルダーレジスト３または、絶縁樹脂シート５と同じ樹脂が、絶縁樹脂シート５の、電極パッド１が形成された側とは反対側の面に形成される。このとき、ソルダーレジスト３または、絶縁樹脂シート５と同じ樹脂に、２次実装用のはんだボールを搭載する外部電極パッド２だけを露出させる穴６が形成される。最後に、メッキ法やスパッタ法を用いて電極１、２の表面にＮｉ／Ａｕ、ＳｎＡｇ、Ｎｉ／ＳｎＡｇが成膜される。   The manufacturing method of the interposer substrate shown in FIG. 15 is as follows. First, a metal pillar 4 is formed on the Cu or Al foil by etching one side of a 35 to 100 μm thick Cu or Al foil using a photolithographic process. Then, on the surface of the Cu or Al foil on which the metal pillar 4 is formed, a liquid insulating resin is applied by spin coating and thermally cured, or a film-like insulating resin is bonded by hot pressing. Thereafter, a Cu or Al foil having a thickness of 5 μm to 18 μm is bonded to the resin surface of the insulating resin layer opposite to the Cu or Al foil by a hot press method. Thereafter, the electrode pads 1 and 2 and the conductor pattern 15 are formed by patterning the Cu or Al foil on both surfaces of the insulating resin layer using a photolithography process. At this time, the external electrode pad 2 is not electrically connected to the metal pillar 4. Next, the same resin as the solder resist 3 or the insulating resin sheet 5 is formed on the surface of the insulating resin sheet 5 opposite to the side on which the electrode pads 1 are formed. At this time, holes 6 are formed in the same resin as the solder resist 3 or the insulating resin sheet 5 so as to expose only the external electrode pads 2 on which the solder balls for secondary mounting are mounted. Finally, Ni / Au, SnAg, and Ni / SnAg are formed on the surfaces of the electrodes 1 and 2 using a plating method or a sputtering method.

ここで、絶縁樹脂シート５の、電極パッド１が形成された側とは反対側の面に形成された絶縁樹脂に感光性樹脂を用いれば、フォトリソプロセスを用いてランド用の穴６を形成できる。通常の熱硬化性樹脂８を用いる場合は、炭酸ガスレーザー、ＵＶ−ＹＡＧレーザーなどによりはんだボール搭載用の穴６を形成する。   Here, if a photosensitive resin is used for the insulating resin formed on the surface of the insulating resin sheet 5 opposite to the side on which the electrode pad 1 is formed, the land holes 6 can be formed by using a photolithography process. . When a normal thermosetting resin 8 is used, the solder ball mounting hole 6 is formed by a carbon dioxide laser, a UV-YAG laser, or the like.

また、図１と図１５では配線層数がそれぞれ１層、２層の場合を示しているが、３層以上の場合もありえることは言うまでも無い。   1 and 15 show the case where the number of wiring layers is one layer and two layers, respectively, it goes without saying that the number of wiring layers may be three or more.

なお、図１５（ｂ）、（ｄ）に示すように、電極パッド１に金属柱４が設けられていない箇所において導体パターン１５を電極パッド１と表裏対象に配置すると、その箇所における電極パッド１の変形をできるだけ防止する効果がある。この点は他の全ての実施の形態についても同様である。   As shown in FIGS. 15B and 15D, when the conductor pattern 15 is disposed on the front and back sides of the electrode pad 1 at a location where the metal pillar 4 is not provided on the electrode pad 1, the electrode pad 1 at that location. There is an effect to prevent the deformation of the as much as possible. This also applies to all other embodiments.

図１６（ａ）、（ｂ）は、図１５（ａ）、（ｂ）に示す本発明の実施の形態３のインターポーザー基板を用いて作製された本発明の電子デバイスパッケージ（その６）を示す断面図である。なお、図１６（ｂ）では導体パターン１５を省略している。   16 (a) and 16 (b) show an electronic device package (No. 6) of the present invention manufactured using the interposer substrate according to the third embodiment of the present invention shown in FIGS. 15 (a) and 15 (b). It is sectional drawing shown. In FIG. 16B, the conductor pattern 15 is omitted.

図１６（ａ）、（ｂ）に示すパッケージは、図４（ａ）、（ｃ）に示す本発明の電子デバイスパッケージ（その１）とほぼ同じ構造であるが、インターポーザー基板の配線層数が２層である（その１では１層である）ところだけが異なっている。   The packages shown in FIGS. 16A and 16B have substantially the same structure as the electronic device package (No. 1) of the present invention shown in FIGS. 4A and 4C, but the number of wiring layers of the interposer substrate is the same. The only difference is that there are two layers (the first is one layer).

使用する電子デバイス１３が例えばロジックＬＳＩのように多ピンである場合は、配線層数が１層のインターポーザー基板では配線の引き回しが不可能である。この場合には、図１５に示すインターポーザー基板を用いて図１６の構造とすることが有効である。   When the electronic device 13 to be used has a multi-pin structure such as a logic LSI, it is impossible to route wiring with an interposer substrate having one wiring layer. In this case, it is effective to use the structure shown in FIG. 16 by using the interposer substrate shown in FIG.

（実施の形態４）
図１７（ａ）〜（ｄ）は、本発明の実施の形態４を示すインターポーザー基板の断面図である。 (Embodiment 4)
17A to 17D are cross-sectional views of an interposer substrate showing Embodiment 4 of the present invention.

図１７（ａ）〜（ｄ）に示すインターポーザー基板は、図１５（ａ）〜（ｄ）に示す本発明の実施の形態３のインターポーザー基板と類似している構造である。しかし、インターポーザー基板の、電子デバイスを搭載する側の面に、ポリイミドやエポキシ樹脂やアクリル系樹脂を主成分とする熱可塑性樹脂７、または熱硬化前（半硬化状態）の熱硬化性樹脂８が貼り合わされているところだけが異なっている。   The interposer substrate shown in FIGS. 17A to 17D has a structure similar to the interposer substrate according to the third embodiment of the present invention shown in FIGS. 15A to 15D. However, a thermoplastic resin 7 mainly composed of polyimide, epoxy resin, or acrylic resin or a thermosetting resin 8 before thermosetting (semi-cured state) is provided on the surface of the interposer substrate on which the electronic device is mounted. The only difference is where the are attached.

その製造方法は、実施の形態３で述べた図１５（ａ）〜（ｄ）の製造方法と途中まで同じである。異なる点は、絶縁樹脂シート５の、電極パッド１が形成された側の面に、熱プレス法を用いて熱可塑性樹脂７、または熱硬化前（半硬化状態）の熱硬化性樹脂８を貼り合わせたことである。   The manufacturing method is the same as the manufacturing method shown in FIGS. 15A to 15D described in the third embodiment until halfway. The difference is that the thermoplastic resin 7 or the thermosetting resin 8 before thermosetting (semi-cured state) is pasted on the surface of the insulating resin sheet 5 on the side where the electrode pad 1 is formed by using a hot press method. It is a combination.

図１８（ａ）、（ｂ）は、図１７（ｃ）、（ｄ）に示す本発明の実施の形態４のインターポーザー基板を用いて作製された本発明の電子デバイスパッケージ（その７）を示す断面図である。   18 (a) and 18 (b) show an electronic device package (No. 7) of the present invention manufactured using the interposer substrate according to the fourth embodiment of the present invention shown in FIGS. 17 (c) and 17 (d). It is sectional drawing shown.

図１８に示すパッケージは、図１６（ａ）、（ｂ）に示す本発明の電子デバイスパッケージ（その６）に類似している構造である。しかし、インターポーザー基板のデバイス搭載面に熱可塑性樹脂７、または熱硬化前（半硬化状態）の熱硬化性樹脂８が形成されているので、アンダーフィル樹脂１４を用いないでも良い点が異なっている。また、金属柱４が絶縁樹脂シート５の内部に埋め込まれているので製造が簡単で低コストでできるという特徴もある。   The package shown in FIG. 18 has a structure similar to the electronic device package (No. 6) of the present invention shown in FIGS. 16 (a) and 16 (b). However, since the thermoplastic resin 7 or the thermosetting resin 8 before thermosetting (semi-cured state) is formed on the device mounting surface of the interposer substrate, the underfill resin 14 may not be used. Yes. In addition, since the metal pillar 4 is embedded in the insulating resin sheet 5, the manufacturing is simple and the cost can be reduced.

図１９（ａ）〜（ｄ）は、図１７（ｃ）、（ｄ）に示す本発明の実施の形態４のインターポーザー基板を用いて作製された本発明の電子デバイスパッケージ（その８）を示す断面図である。   19 (a) to 19 (d) show an electronic device package (No. 8) according to the present invention manufactured using the interposer substrate according to the fourth embodiment of the present invention shown in FIGS. 17 (c) and 17 (d). It is sectional drawing shown.

図１９（ａ）、（ｂ）に示すパッケージは、図１８（ａ）、（ｂ）に示す本発明の電子デバイスパッケージ（その７）に類似している構造であるが、電子デバイス１３の周囲にＣｕ、Ａｌ、ＳＵＳ、ＮｉＦｅなどの平板１６が実装されているところだけが異なっている。このパッケージの特徴は反りを低減できるという点である。   The package shown in FIGS. 19A and 19B has a structure similar to the electronic device package (No. 7) of the present invention shown in FIGS. 18A and 18B. The only difference is that a flat plate 16 such as Cu, Al, SUS, or NiFe is mounted. The feature of this package is that the warpage can be reduced.

また、図１９（ａ）、（ｂ）のパッケージと図１９（ｃ）、（ｄ）のパッケージとの構造の違いは、平板１６にキャビティ１７が形成されている（図１９（ｃ）、（ｄ））か、貫通穴１０が形成されている（図１９（ａ）、（ｂ））かの点である。図１９（ｃ）、（ｄ）の構造の方が電子デバイス１３の裏面が平板１６によって保護されているので機械的な衝撃に強いという特徴がある。   Further, the difference in structure between the package of FIGS. 19A and 19B and the package of FIGS. 19C and 19D is that a cavity 17 is formed in the flat plate 16 (FIGS. 19C and 19C). d)) or a through hole 10 is formed (FIGS. 19A and 19B). 19 (c) and 19 (d) is characterized in that it is more resistant to mechanical shock because the back surface of the electronic device 13 is protected by the flat plate 16.

図１９に示す電子デバイスパッケージの製造方法は、図１８に示す電子デバイスパッケージ（その７）と途中まで同じである。異なる点は、電子デバイス１３をインターポーザー基板に実装後に、平板１６をインターポーザー基板にフリップチップ実装マウンターを用いて搭載した点である。   The manufacturing method of the electronic device package shown in FIG. 19 is the same as that of the electronic device package (No. 7) shown in FIG. The difference is that after mounting the electronic device 13 on the interposer substrate, the flat plate 16 is mounted on the interposer substrate using a flip chip mounting mounter.

図２０は、図１７（ｃ）、（ｄ）に示す本発明の実施の形態４のインターポーザー基板を用いて作製された本発明の電子デバイスパッケージ（その９）を示す断面図である。特に、図２０は図２１のＡ−Ａ断面図である。なお、図２１はパッケージを真上から透視した図であり、電極パッド１及び配線パターン２１を省略してある。   FIG. 20 is a cross-sectional view showing an electronic device package (No. 9) of the present invention manufactured using the interposer substrate according to the fourth embodiment of the present invention shown in FIGS. 17 (c) and 17 (d). 20 is a cross-sectional view taken along the line AA in FIG. FIG. 21 is a perspective view of the package from directly above, and the electrode pad 1 and the wiring pattern 21 are omitted.

図２０に示す電子デバイスパッケージ（その９）は、図１８（ａ）、（ｂ）に示す半導体パッケージと類似している構造である。異なる点は、インターポーザー基板が半導体デバイス両側２辺、または４辺の端で折り曲げられて電子デバイス１３表面の回路面とは反対側の裏面に接着されている点である。このような構造にすることにより、外部電極パッド２が電子デバイス１３の裏面側にも露出するので、裏面側への部品実装やパッケージの３次元実装が可能となる。   The electronic device package (No. 9) shown in FIG. 20 has a structure similar to the semiconductor package shown in FIGS. The difference is that the interposer substrate is bent at two or both sides of the semiconductor device and bonded to the back surface of the electronic device 13 opposite to the circuit surface. By adopting such a structure, the external electrode pad 2 is exposed also on the back side of the electronic device 13, so that component mounting or three-dimensional mounting of the package is possible on the back side.

また図２０では、インターポーザー基板を電子デバイス１３の両側２辺、または４辺の端で折り曲げて回路面とは反対側の裏面に接着させている例を示している。しかし、インターポーザー基板を電子デバイス１３の１辺で折り曲げる例もあることは言うまでも無い。   FIG. 20 shows an example in which the interposer substrate is bent at the ends of both sides or four sides of the electronic device 13 and adhered to the back surface opposite to the circuit surface. However, it goes without saying that there is an example in which the interposer substrate is bent at one side of the electronic device 13.

図２２（ａ）〜（ｄ）は、図１７（ｃ）、（ｄ）に示す本発明の実施の形態４のインターポーザー基板を用いて作製された本発明の電子デバイスパッケージ（その１０）を示す断面図である。特に、図２２（ａ）、（ｃ）は図２３（ａ）のＡ−Ａ断面図で、図２２（ｂ）、（ｄ）は図２３（ｂ）のＢ−Ｂ断面図である。なお、図２３はパッケージを真上から透視した図であり、電極パッド１及び配線パターン２１を省略してある。   22 (a) to 22 (d) show an electronic device package (No. 10) of the present invention manufactured using the interposer substrate according to the fourth embodiment of the present invention shown in FIGS. 17 (c) and 17 (d). It is sectional drawing shown. 22A and 22C are cross-sectional views taken along line AA in FIG. 23A, and FIGS. 22B and 22D are cross-sectional views taken along line BB in FIG. 23B. FIG. 23 is a perspective view of the package from directly above, and the electrode pad 1 and the wiring pattern 21 are omitted.

図２２（ａ）、（ｂ）に示す電子デバイスパッケージは、図１７（ｃ）に示すインターポーザー基板を用いて作製したものである。このパッケージは、図２０に示す電子デバイスパッケージ（その８）に類似している構造であるが、電子デバイス１３の周囲にＣｕ、Ａｌ、ＳＵＳ、ＮｉＦｅなどの平板１６が図１０に示すような配置で実装されている点が異なっている。電子デバイス１３の外形サイズが小さい場合、図２０に示す構造にしてしまうとパッケージのはんだボール１２のピッチが非常に狭くなる。その結果、２次実装するためのマザーボード基板の設計が困難になってしまう。このような場合には、図２２に示すパッケージ構造が有効である。図２２（ｂ）は電子デバイス１３を２個用いた例で、かつ、キャビティ１７が形成された平板１６を用いて電子デバイス１３の裏面を機械的に保護した例である。   The electronic device package shown in FIGS. 22A and 22B is manufactured using the interposer substrate shown in FIG. This package has a structure similar to the electronic device package (No. 8) shown in FIG. 20, but a flat plate 16 made of Cu, Al, SUS, NiFe or the like is arranged around the electronic device 13 as shown in FIG. The difference is that it is implemented in. When the external size of the electronic device 13 is small, the pitch of the solder balls 12 of the package becomes very narrow if the structure shown in FIG. 20 is used. As a result, it becomes difficult to design a motherboard for secondary mounting. In such a case, the package structure shown in FIG. 22 is effective. FIG. 22B shows an example in which two electronic devices 13 are used, and the back surface of the electronic device 13 is mechanically protected using the flat plate 16 in which the cavities 17 are formed.

図２２（ｃ）、（ｄ）は、インターポーザー基板に図１７（ｄ）に示す基板を用いたところだけが図２２（ａ）、（ｂ）の構造と異なる点である。   22 (c) and 22 (d) are different from the structure of FIGS. 22 (a) and 22 (b) only in that the substrate shown in FIG. 17 (d) is used as the interposer substrate.

（実施の形態５）
図２４（ａ）、（ｂ）は、本発明の実施の形態５を示すインターポーザー基板の断面図である。図２４に示すインターポーザー基板は、図１５に示す本発明の実施の形態３のインターポーザー基板と類似している構造である。異なる点は、金属柱４が、電子デバイス１３と接続される電極パッド１に形成されていない点と、２次実装用のはんだボールを搭載する外部電極パッド２と同一面内に形成された導体パターン１５上の、電極パッド１の真下の部分に金属柱４が形成されている点である。また、金属柱４と電極パッド１とは接触しておらず、さらに導体パターン１５も外部電極パッド２とは電気的に接続されていない構造である。なお、電極パッド１と外部電極パッド２の間の信号伝送経路は、電極パッド１の形成面と同一面において電極パッド１からインターポーザー基板の電子デバイス実装領域外側へ配線パターンを形成してから、ビアで、電極パッド１の形成面とは反対側面の外部電極パッド２と接続する経路をとっている。 (Embodiment 5)
24A and 24B are cross-sectional views of an interposer substrate showing Embodiment 5 of the present invention. The interposer substrate shown in FIG. 24 has a structure similar to the interposer substrate according to the third embodiment of the present invention shown in FIG. The difference is that the metal pillar 4 is not formed on the electrode pad 1 connected to the electronic device 13 and the conductor formed on the same plane as the external electrode pad 2 on which a solder ball for secondary mounting is mounted. The metal pillar 4 is formed on the pattern 15 immediately below the electrode pad 1. Further, the metal pillar 4 and the electrode pad 1 are not in contact with each other, and the conductor pattern 15 is not electrically connected to the external electrode pad 2. The signal transmission path between the electrode pad 1 and the external electrode pad 2 is formed after forming a wiring pattern from the electrode pad 1 to the outside of the electronic device mounting area of the interposer substrate on the same surface as the electrode pad 1 formation surface. Vias are used to connect the external electrode pads 2 on the side surface opposite to the surface on which the electrode pads 1 are formed.

また、外部電極パッド２と同一面に形成された導体パターン１５は、ソルダーレジスト３、絶縁樹脂シート５と同じ絶縁樹脂、または熱硬化性樹脂８で覆われている。   The conductor pattern 15 formed on the same surface as the external electrode pad 2 is covered with the solder resist 3, the same insulating resin as the insulating resin sheet 5, or the thermosetting resin 8.

図２４（ａ）、（ｂ）に示すインターポーザー基板の製造方法は、図１５に示す実施の形態３のインターポーザー基板の製造方法とほぼ同じである。   The manufacturing method of the interposer substrate shown in FIGS. 24A and 24B is almost the same as the manufacturing method of the interposer substrate of the third embodiment shown in FIG.

図２４に示すインターポーザー基板の製造方法は、次のとおりである。先ず、厚さ３５〜１００μｍのＣｕ、またはＡｌ箔の片面をフォトリソプロセスを用いてエッチングすることで、ＣｕまたはＡｌ箔に金属柱４が形成される。そして、ＣｕまたはＡｌ箔の、金属柱４が形成された面上に、液状の絶縁樹脂がスピンコートで塗布されて熱硬化される、またはフィルム状の絶縁樹脂が熱プレスにより貼り合せられる。このとき、金属柱４は絶縁樹脂シート５の内部に埋没させる。その後、絶縁樹脂層の、ＣｕまたはＡｌ箔とは反対側の樹脂面に、厚さ５μｍ〜１８μｍのＣｕまたはＡｌ箔が熱プレス法により貼り合わせられる。次に、フォトリソプロセスを用いて絶縁樹脂層の両面のＣｕまたはＡｌ箔をパターニングすることで、電極パッド１，２および導体パターン１５が形成される。このとき、外部電極パッド２は、金属柱４が形成された導体パターン１５とは電気的に接続されていない。また、図１５に示すインターポーザー基板との違いは、金属柱４が形成されている側のＣｕまたはＡｌ箔（つまり厚さ３５〜１００μｍの導体材料側）において、２次実装用のはんだボールを搭載する外部電極パッド２が形成されている点である。   The manufacturing method of the interposer substrate shown in FIG. 24 is as follows. First, the metal pillar 4 is formed in Cu or Al foil by etching the single side | surface of 35-100 micrometers of Cu or Al foil using a photolitho process. Then, on the surface of the Cu or Al foil on which the metal pillar 4 is formed, a liquid insulating resin is applied by spin coating and thermally cured, or a film-like insulating resin is bonded by hot pressing. At this time, the metal pillar 4 is buried in the insulating resin sheet 5. Thereafter, a Cu or Al foil having a thickness of 5 μm to 18 μm is bonded to the resin surface of the insulating resin layer opposite to the Cu or Al foil by a hot press method. Next, the electrode pads 1 and 2 and the conductor pattern 15 are formed by patterning the Cu or Al foil on both surfaces of the insulating resin layer using a photolithography process. At this time, the external electrode pad 2 is not electrically connected to the conductor pattern 15 on which the metal pillar 4 is formed. Further, the difference from the interposer substrate shown in FIG. 15 is that a solder ball for secondary mounting is provided on the Cu or Al foil on the side where the metal pillar 4 is formed (that is, on the conductor material side having a thickness of 35 to 100 μm). The external electrode pad 2 to be mounted is formed.

次に、ソルダーレジスト３または、絶縁樹脂シート５と同じ樹脂が、絶縁樹脂シート５の、電極パッド１が形成された側とは反対側の面に形成される。このとき、ソルダーレジスト３または、絶縁樹脂シート５と同じ樹脂に、２次実装用のはんだボールを搭載する外部電極パッド２だけを露出させる穴６が形成される。最後に、メッキ法やスパッタ法を用いて電極１、２の表面に、Ｎｉ／Ａｕ、ＳｎＡｇ、Ｎｉ／ＳｎＡｇが成膜される。   Next, the same resin as the solder resist 3 or the insulating resin sheet 5 is formed on the surface of the insulating resin sheet 5 opposite to the side on which the electrode pads 1 are formed. At this time, holes 6 are formed in the same resin as the solder resist 3 or the insulating resin sheet 5 so as to expose only the external electrode pads 2 on which the solder balls for secondary mounting are mounted. Finally, Ni / Au, SnAg, and Ni / SnAg are formed on the surfaces of the electrodes 1 and 2 using a plating method or a sputtering method.

ここで、絶縁樹脂シート５の、電極パッド１が形成された側とは反対側の面に形成された絶縁樹脂に感光性樹脂を用いれば、フォトリソプロセスを用いてランド用の穴６を形成できる。通常の熱硬化性樹脂８を用いる場合は、炭酸ガスレーザー、ＵＶ−ＹＡＧレーザーなどによりはんだボール搭載用の穴６を形成する。   Here, if a photosensitive resin is used for the insulating resin formed on the surface of the insulating resin sheet 5 opposite to the side on which the electrode pad 1 is formed, the land holes 6 can be formed by using a photolithography process. . When a normal thermosetting resin 8 is used, the solder ball mounting hole 6 is formed by a carbon dioxide laser, a UV-YAG laser, or the like.

図２５（ａ）、（ｂ）は、図２４（ａ）、（ｂ）に示す本発明の実施の形態５のインターポーザー基板を用いて作製された本発明の電子デバイスパッケージ（その１１）を示す断面図である。   25 (a) and 25 (b) show an electronic device package (No. 11) of the present invention manufactured using the interposer substrate according to the fifth embodiment of the present invention shown in FIGS. 24 (a) and 24 (b). It is sectional drawing shown.

図２５に示す電子デバイスパッケージ（その１１）は、図１６（ａ）、（ｂ）に示す本発明の電子デバイスパッケージ（その６）に類似している構造である。これと異なる点は、パッケージの、２次実装用はんだボールを搭載する面側の導体パターン１５に金属柱４が形成されているところである。図２５のパッケージの場合、金属柱４の先端は、電子デバイス１３と接続する電極パッド１とは接触していない。そして、金属柱４の先端と電極パッド１との隙間を５μｍ以下にすることにより、フリップチップ実装工程時の電極パッド１の沈み込み量を１μｍ以下にすることができ、本発明の電子デバイスパッケージ（その６）とほぼ同様に高い信頼性を得ることができる。   The electronic device package (No. 11) shown in FIG. 25 has a structure similar to the electronic device package (No. 6) of the present invention shown in FIGS. 16 (a) and 16 (b). A difference from this is that the metal pillar 4 is formed on the conductor pattern 15 on the surface side where the solder balls for secondary mounting of the package are mounted. In the case of the package of FIG. 25, the tip of the metal pillar 4 is not in contact with the electrode pad 1 connected to the electronic device 13. Further, by setting the gap between the tip of the metal pillar 4 and the electrode pad 1 to 5 μm or less, the sinking amount of the electrode pad 1 in the flip chip mounting process can be reduced to 1 μm or less, and the electronic device package of the present invention High reliability can be obtained in substantially the same manner as (No. 6).

（実施の形態６）
図２６（ａ）、（ｂ）は、本発明の実施の形態６を示すインターポーザー基板の断面図である。図２６に示すインターポーザー基板は、図２４に示す本発明の実施の形態５のインターポーザー基板と類似している構造である。これと異なる点は、インターポーザー基板の、電子デバイスを搭載する側の面に、ポリイミドやエポキシ樹脂やアクリル系樹脂を主成分とする熱可塑性樹脂７、または熱硬化前（半硬化状態）の熱硬化性樹脂８が貼りあわされている点だけである。 (Embodiment 6)
26A and 26B are cross-sectional views of an interposer substrate showing Embodiment 6 of the present invention. The interposer substrate shown in FIG. 26 has a structure similar to the interposer substrate according to the fifth embodiment of the present invention shown in FIG. The difference is that on the surface of the interposer substrate on the side where the electronic device is mounted, the thermoplastic resin 7 mainly composed of polyimide, epoxy resin or acrylic resin, or heat before thermosetting (semi-cured state) It is only a point where the curable resin 8 is pasted.

図２６に示すインターポーザー基板は、実施の形態５のインターポーザー基板と途中までは同じ製造方法によって作製されるが、最後に上記の熱可塑性樹脂７、または熱硬化性樹脂８を絶縁樹脂シート５に真空プレス装置やラミネート機などによって貼り合わせることによって完成されている。   The interposer substrate shown in FIG. 26 is manufactured by the same manufacturing method up to the middle of the interposer substrate of the fifth embodiment. Finally, the thermoplastic resin 7 or the thermosetting resin 8 is used as the insulating resin sheet 5. It is completed by pasting together with a vacuum press device or a laminating machine.

図２７（ａ）、（ｂ）は、図２６に示す本発明の実施の形態６のインターポーザー基板を用いて作製された本発明の電子デバイスパッケージ（その１２）の断面図を示すものである。本発明の電子デバイスパッケージ（その１２）は、図２５に示す本発明の電子デバイスパッケージ（その１１）と類似している構造である。しかし、インターポーザー基板のデバイス搭載面に熱可塑性樹脂７、または熱硬化前（半硬化状態）の熱硬化性樹脂８が形成されているので、アンダーフィル樹脂１４を用いないでも良いという点が異なっている。   FIGS. 27A and 27B are sectional views of an electronic device package (No. 12) of the present invention manufactured using the interposer substrate according to the sixth embodiment of the present invention shown in FIG. . The electronic device package (No. 12) of the present invention has a structure similar to the electronic device package (No. 11) of the present invention shown in FIG. However, since the thermoplastic resin 7 or the thermosetting resin 8 before thermosetting (semi-cured state) is formed on the device mounting surface of the interposer substrate, the difference is that the underfill resin 14 may not be used. ing.

図２８（ａ）、（ｂ）は、図２６に示す本発明の実施の形態６のインターポーザー基板を用いて作製された本発明の電子デバイスパッケージ（その１３）を示す断面図である。本発明の電子デバイスパッケージ（その１３）は、図２７に示す本発明の電子デバイスパッケージ（その１２）と類似している構造であるが、電子デバイス１３の周囲にＣｕ、Ａｌ、ＳＵＳ、ＮｉＦｅなどの平板１６が実装されているところだけが異なっている。平板１６を実装することによりパッケージの反りを低減できるという特徴がある。   28 (a) and 28 (b) are cross-sectional views showing an electronic device package (No. 13) of the present invention manufactured using the interposer substrate according to the sixth embodiment of the present invention shown in FIG. The electronic device package (No. 13) of the present invention has a structure similar to the electronic device package (No. 12) of the present invention shown in FIG. 27, but Cu, Al, SUS, NiFe, etc. around the electronic device 13. The only difference is that the flat plate 16 is mounted. By mounting the flat plate 16, there is a feature that the warpage of the package can be reduced.

図２９は、図２６に示す本発明の実施の形態６のインターポーザー基板を用いて作製された本発明の電子デバイスパッケージ（その１４）を示す断面図である。本発明の電子デバイスパッケージ（その１４）は、図２７に示す本発明の電子デバイスパッケージ（その１２）と類似している構造である。異なる点は、インターポーザー基板が、電子デバイス１３の両側２辺、または４辺の端で折り曲げられて電子デバイス１３表面の回路面とは反対側の裏面に接着されている点である。このような構造にすることにより、外部電極パッド２が電子デバイス１３の裏面側にも露出するので、電子デバイス１３の裏面側への部品実装やパッケージの３次元実装が可能となる。   FIG. 29 is a cross-sectional view showing an electronic device package (No. 14) of the present invention manufactured using the interposer substrate according to the sixth embodiment of the present invention shown in FIG. The electronic device package (No. 14) of the present invention has a structure similar to the electronic device package (No. 12) of the present invention shown in FIG. The difference is that the interposer substrate is bent at the ends of both sides or four sides of the electronic device 13 and adhered to the back surface of the electronic device 13 opposite to the circuit surface. With such a structure, the external electrode pad 2 is also exposed on the back side of the electronic device 13, so that component mounting on the back side of the electronic device 13 and three-dimensional mounting of the package are possible.

図３０（ａ）、（ｂ）は、図２６に示す本発明の実施の形態６のインターポーザー基板を用いて作製された本発明の電子デバイスパッケージ（その１５）を示す断面図である。本発明の電子デバイスパッケージ（その１５）は、図２９に示す本発明の電子デバイスパッケージ（その１４）に類似しているが、電子デバイス１３の周囲にＣｕ、Ａｌ、ＳＵＳ、ＮｉＦｅなどの平板１６が実装されているところだけが異なっている。電子デバイス１３の外形サイズが小さい場合、図２９に示す構造にしてしまうとパッケージのはんだボール１２のピッチが非常に狭くなる。その結果、２次実装するためのマザーボード基板の設計が困難になる。このような場合には、図３０に示すようなパッケージ構造にすることが有効である。   30 (a) and 30 (b) are cross-sectional views showing the electronic device package (No. 15) of the present invention manufactured using the interposer substrate according to the sixth embodiment of the present invention shown in FIG. The electronic device package (No. 15) of the present invention is similar to the electronic device package (No. 14) of the present invention shown in FIG. 29, but a flat plate 16 made of Cu, Al, SUS, NiFe or the like around the electronic device 13. The only difference is where it is implemented. When the external size of the electronic device 13 is small, the pitch of the solder balls 12 of the package becomes very narrow if the structure shown in FIG. 29 is adopted. As a result, it becomes difficult to design a mother board for secondary mounting. In such a case, it is effective to use a package structure as shown in FIG.

（実施の形態７）
図３１（ａ）、（ｂ）は、本発明の実施の形態７を示すインターポーザー基板の断面図である。図３１に示すインターポーザー基板は、図１５に示す本発明の実施の形態３のインターポーザー基板と類似している構造である。これと異なる点は、電極パッド１の真下に延びる金属柱４の端部が、２次実装用はんだボールを搭載する面側の導体パターン１５と接触している点である。このため、インターポーザー基板の電極パッド１に電子デバイスがフリップチップ接続されたとき、実施形態３や５の基板構造に比べて、さらに電極パッド１の沈み込みが発生しにくい構造になっている。但し、電極パッド１の小径化に応じて金属柱４の横断面積が小さくなればなるほど金属柱４の厚み（高さ）を厚くすることが製造上困難になる。したがって、製品仕様によって製造歩留まりが低くなる場合は、金属柱４を絶縁樹脂シート５の厚さよりも薄くして導体パターン１５とは接続しない構造をとることが好ましい。 (Embodiment 7)
31A and 31B are cross-sectional views of an interposer substrate showing Embodiment 7 of the present invention. The interposer substrate shown in FIG. 31 has a structure similar to the interposer substrate according to the third embodiment of the present invention shown in FIG. The difference is that the end of the metal pillar 4 extending directly below the electrode pad 1 is in contact with the conductor pattern 15 on the surface side on which the secondary mounting solder balls are mounted. Therefore, when the electronic device is flip-chip connected to the electrode pad 1 of the interposer substrate, the electrode pad 1 is more unlikely to sink than the substrate structure of the third and fifth embodiments. However, it is difficult to increase the thickness (height) of the metal column 4 as the cross-sectional area of the metal column 4 decreases as the diameter of the electrode pad 1 decreases. Therefore, when the production yield is lowered depending on the product specifications, it is preferable to adopt a structure in which the metal pillar 4 is made thinner than the insulating resin sheet 5 and is not connected to the conductor pattern 15.

なお、電極パッド１と外部電極パッド２の間の信号伝送経路は、実施形態３，５と同様、電極パッド１の形成面と同一面において電極パッド１からインターポーザー基板の電子デバイス実装領域外側へ配線パターンを形成してから、ビアで、電極パッド形成面とは反対側面の外部電極パッド２と接続する経路をとっている。   The signal transmission path between the electrode pad 1 and the external electrode pad 2 is the same as the formation surface of the electrode pad 1 from the electrode pad 1 to the outside of the electronic device mounting area of the interposer substrate, as in the third and fifth embodiments. After the wiring pattern is formed, the via is connected to the external electrode pad 2 on the side surface opposite to the electrode pad formation surface by a via.

また、図３１に示すインターポーザー基板の製造方法は、図１５に示す本発明の実施の形態３のインターポーザー基板の製造方法と類似している。この製法では、先ず、厚さ３５〜１００μｍのＣｕ、またはＡｌ箔の片面をフォトリソプロセスを用いてエッチングすることで、ＣｕまたはＡｌ箔に金属柱４が形成される。そして、ＣｕまたはＡｌ箔の、金属柱４が形成された面上に、液状の絶縁樹脂がスピンコートで塗布され熱硬化される、またはフィルム状の絶縁樹脂が熱プレスにより貼り合せられる。この工程では金属柱４の先端が絶縁樹脂層より露出させられる。その後、絶縁樹脂層の、ＣｕまたはＡｌ箔とは反対側の樹脂面に、厚さ５μｍ〜１８μｍのＣｕまたはＡｌ箔が熱プレス法により貼り合わせられる。さらに、フォトリソプロセスを用いて絶縁樹脂層の両面のＣｕまたはＡｌ箔をパターニングすることにより、電極パッド１，２および導体パターン１５が形成される。このとき、外部電極パッド２は導体パターン１５とは電気的に接続されていない。次に、ソルダーレジスト３または、絶縁樹脂シート５と同じ樹脂が、絶縁樹脂シート５の、電極パッド１が形成された側とは反対側の面に形成される。このとき、ソルダーレジスト３または、絶縁樹脂シート５と同じ樹脂に、２次実装用のはんだボールを搭載する外部電極パッド２だけを露出させる穴６が形成される。最後に、メッキ法やスパッタ法を用いて電極１、２の表面にＮｉ／Ａｕ、ＳｎＡｇ、Ｎｉ／ＳｎＡｇが成膜される。   Further, the method for manufacturing the interposer substrate shown in FIG. 31 is similar to the method for manufacturing the interposer substrate according to the third embodiment of the present invention shown in FIG. In this manufacturing method, first, a metal column 4 is formed on Cu or Al foil by etching one side of Cu or Al foil having a thickness of 35 to 100 μm using a photolithographic process. Then, on the surface of the Cu or Al foil on which the metal pillar 4 is formed, a liquid insulating resin is applied by spin coating and thermally cured, or a film-like insulating resin is bonded by hot pressing. In this step, the tips of the metal pillars 4 are exposed from the insulating resin layer. Thereafter, a Cu or Al foil having a thickness of 5 μm to 18 μm is bonded to the resin surface of the insulating resin layer opposite to the Cu or Al foil by a hot press method. Further, the electrode pads 1 and 2 and the conductor pattern 15 are formed by patterning the Cu or Al foil on both surfaces of the insulating resin layer using a photolithography process. At this time, the external electrode pad 2 is not electrically connected to the conductor pattern 15. Next, the same resin as the solder resist 3 or the insulating resin sheet 5 is formed on the surface of the insulating resin sheet 5 opposite to the side on which the electrode pads 1 are formed. At this time, holes 6 are formed in the same resin as the solder resist 3 or the insulating resin sheet 5 so as to expose only the external electrode pads 2 on which the solder balls for secondary mounting are mounted. Finally, Ni / Au, SnAg, and Ni / SnAg are formed on the surfaces of the electrodes 1 and 2 using a plating method or a sputtering method.

ここで、絶縁樹脂シート５の、電極パッド１が形成された側とは反対側の面に形成された絶縁樹脂に感光性樹脂を用いれば、フォトリソプロセスを用いてランド用の穴６を形成できる。通常の熱硬化性樹脂８を用いる場合は、炭酸ガスレーザー、ＵＶ−ＹＡＧレーザーなどによりはんだボール搭載用の穴６を形成する。   Here, if a photosensitive resin is used for the insulating resin formed on the surface of the insulating resin sheet 5 opposite to the side on which the electrode pad 1 is formed, the land holes 6 can be formed by using a photolithography process. . When a normal thermosetting resin 8 is used, the solder ball mounting hole 6 is formed by a carbon dioxide laser, a UV-YAG laser, or the like.

図３２（ａ）、（ｂ）は、本発明の実施の形態７のインターポーザー基板を用いて作製された本発明の電子デバイスパッケージ（その１６）の断面図を示すものである。図３２に示す本発明の電子デバイスパッケージ（その１６）は、図１６に示す本発明の電子デバイスパッケージ（その６）に類似している。しかし、金属柱４の端部と、２次実装用はんだボールを搭載する面側の導体パターン１５とが接触している点で異なる。このため、本パッケージは電子デバイスパッケージ（その６）の構造よりも、さらに電極パッド１の沈み込みは発生しにくい構造になっている。フリップチップ実装工程でバンプと電極パッドとの接合時により大きな荷重を必要とする場合は、図３２（ａ）、（ｂ）に示す構造の方が好ましい。   32 (a) and 32 (b) are cross-sectional views showing an electronic device package (No. 16) of the present invention manufactured using the interposer substrate according to Embodiment 7 of the present invention. The electronic device package (No. 16) of the present invention shown in FIG. 32 is similar to the electronic device package (No. 6) of the present invention shown in FIG. However, it differs in that the end portion of the metal pillar 4 is in contact with the conductor pattern 15 on the surface side on which the solder balls for secondary mounting are mounted. For this reason, this package has a structure in which the electrode pad 1 is more unlikely to sink than the structure of the electronic device package (No. 6). When a larger load is required at the time of bonding the bump and the electrode pad in the flip chip mounting process, the structure shown in FIGS. 32A and 32B is preferable.

（実施の形態８）
図３３（ａ）、（ｂ）は、本発明の実施の形態８を示すインターポーザー基板の断面図である。図３３に示すインターポーザー基板は、図３１に示す本発明の実施の形態７のインターポーザー基板と類似している構造である。異なる点は、インターポーザー基板の、電子デバイスを搭載する側の面に、ポリイミドやエポキシ樹脂やアクリル系樹脂を主成分とする熱可塑性樹脂７、または熱硬化前（半硬化状態）の熱硬化性樹脂８が貼り合わされている点だけである。 (Embodiment 8)
33 (a) and 33 (b) are cross-sectional views of an interposer substrate showing Embodiment 8 of the present invention. The interposer substrate shown in FIG. 33 has a structure similar to the interposer substrate according to the seventh embodiment of the present invention shown in FIG. The difference is that the surface of the interposer substrate on which the electronic device is mounted is a thermoplastic resin 7 mainly composed of polyimide, epoxy resin or acrylic resin, or thermosetting before thermosetting (semi-cured state). It is only a point where the resin 8 is bonded.

図３３に示すインターポーザー基板は、実施の形態７のインターポーザー基板と途中までは同じ製造方法によって作製されるが、最後に上記の熱可塑性樹脂７、または熱硬化性樹脂８を絶縁樹脂シート５に真空プレス装置やラミネート機などによって貼り合わせることによって完成される。   The interposer substrate shown in FIG. 33 is manufactured by the same manufacturing method up to the middle of the interposer substrate of the seventh embodiment. Finally, the thermoplastic resin 7 or the thermosetting resin 8 is used as the insulating resin sheet 5. It is completed by pasting together with a vacuum press or a laminating machine.

図３４（ａ）、（ｂ）は、本発明の実施の形態８のインターポーザー基板を用いて作製した本発明の電子デバイスパッケージ（その１７）の断面図である。本発明の電子デバイスパッケージ（その１７）は、図３２（ａ）、（ｂ）に示す本発明の電子デバイスパッケージ（その１６）と類似している構造である。しかし、本パッケージに使用されるインターポーザー基板では、電子デバイス１３を搭載する側の面に熱可塑性樹脂７、または熱硬化前（半硬化状態）の熱硬化性樹脂８が貼りあわされている。このため、フリップチップ実装工程でＡｕスタッドバンプ１１とインターポーザー基板の電極パッド１とが接続され、同時に熱可塑性樹脂７、または熱硬化性樹脂８の表面と電子デバイス１３の回路面とが接着されている。つまりＡｕスタッドバンプ１１はこれらの樹脂によって封止されるので、図３２に示す半導体パッケージ（その１６）のようにアンダーフィル樹脂１４を充填する、というプロセスが不要であることが特徴である。   34 (a) and 34 (b) are cross-sectional views of the electronic device package (No. 17) of the present invention manufactured using the interposer substrate according to the eighth embodiment of the present invention. The electronic device package (No. 17) of the present invention has a structure similar to the electronic device package (No. 16) of the present invention shown in FIGS. 32 (a) and 32 (b). However, in the interposer substrate used in this package, the thermoplastic resin 7 or the thermosetting resin 8 before being cured (semi-cured) is pasted on the surface on which the electronic device 13 is mounted. Therefore, the Au stud bump 11 and the electrode pad 1 of the interposer substrate are connected in the flip chip mounting process, and at the same time, the surface of the thermoplastic resin 7 or the thermosetting resin 8 and the circuit surface of the electronic device 13 are bonded. ing. That is, since the Au stud bump 11 is sealed with these resins, the process of filling the underfill resin 14 as in the semiconductor package (No. 16) shown in FIG. 32 is not required.

図３５（ａ）、（ｂ）は、本発明の実施の形態８のインターポーザー基板を用いて作製した本発明の電子デバイスパッケージ（その１８）の断面図である。本発明の電子デバイスパッケージ（その１８）は、図３４（ａ）、（ｂ）に示す本発明の電子デバイスパッケージ（その１７）と類似している構造であるが、電子デバイス１３の周囲にＣｕ、Ａｌ、ＳＵＳ、ＮｉＦｅなどの平板１６が実装されているところだけが異なっている。このパッケージは、パッケージの反りをより低減できるという特徴がある。   35 (a) and 35 (b) are cross-sectional views of the electronic device package (No. 18) of the present invention manufactured using the interposer substrate according to the eighth embodiment of the present invention. The electronic device package (No. 18) of the present invention has a structure similar to the electronic device package (No. 17) of the present invention shown in FIGS. 34 (a) and 34 (b). The only difference is that a flat plate 16 such as Al, SUS, or NiFe is mounted. This package is characterized in that the warpage of the package can be further reduced.

図３６は、本発明の実施の形態８のインターポーザー基板を用いて作製した本発明の電子デバイスパッケージ（その１９）の断面図である。本発明の電子デバイスパッケージ（その１９）は、図３４（ａ）、（ｂ）に示す本発明の電子デバイスパッケージ（その１７）と類似している構造である。異なる点は、インターポーザー基板が、電子デバイス１３の両側２辺、または４辺の端で折り曲げられて電子デバイス１３の回路面とは反対側の裏面に接着されている点である。このような構造にすることにより、外部電極パッド２が電子デバイス１３の裏面側にも露出するので、裏面側への部品実装やパッケージの３次元実装が可能となる。   FIG. 36 is a cross-sectional view of the electronic device package (No. 19) of the present invention manufactured using the interposer substrate according to the eighth embodiment of the present invention. The electronic device package (No. 19) of the present invention has a structure similar to the electronic device package (No. 17) of the present invention shown in FIGS. 34 (a) and 34 (b). The difference is that the interposer substrate is bent at the ends of the two sides or four sides of the electronic device 13 and bonded to the back surface opposite to the circuit surface of the electronic device 13. By adopting such a structure, the external electrode pad 2 is exposed also on the back side of the electronic device 13, so that component mounting or three-dimensional mounting of the package is possible on the back side.

図３７（ａ）、（ｂ）は、本発明の実施の形態８のインターポーザー基板を用いて作製した本発明の電子デバイスパッケージ（その２０）の断面図である。本発明の電子デバイスパッケージ（その２０）は、図３６に示す本発明の電子デバイスパッケージ（その１９）に類似しているが、電子デバイス１３の周囲にＣｕ、Ａｌ、ＳＵＳ、ＮｉＦｅなどの平板１６が実装されているところだけが異なっている。電子デバイス１３の外形サイズが小さい場合、図３６に示す構造にしてしまうとパッケージのはんだボール１２のピッチが非常に狭くなる。その結果、２次実装するためのマザーボード基板の設計が困難になる。このような場合には、図３７に示すようなパッケージ構造にすることが有効である。   37 (a) and 37 (b) are cross-sectional views of the electronic device package (No. 20) of the present invention manufactured using the interposer substrate according to the eighth embodiment of the present invention. The electronic device package (No. 20) of the present invention is similar to the electronic device package (No. 19) of the present invention shown in FIG. 36, but a flat plate 16 made of Cu, Al, SUS, NiFe or the like around the electronic device 13. The only difference is where it is implemented. When the external size of the electronic device 13 is small, if the structure shown in FIG. 36 is used, the pitch of the solder balls 12 of the package becomes very narrow. As a result, it becomes difficult to design a mother board for secondary mounting. In such a case, it is effective to use a package structure as shown in FIG.

（実施の形態９）
図３８（ａ）〜（ｄ）は本発明の実施の形態９を示すインターポーザー基板の断面図である。図３８（ａ）、（ｂ）に示す本発明の実施の形態９のインターポーザー基板は、図３１（ａ）、（ｂ）に示す本発明の実施の形態７のインターポーザー基板に類似しているが、金属柱４が、電子デバイス１３と接続する電極パッド１に向かって細くなるようなテーパー形状を有しているところが異なる。このような構造にすることにより、電子デバイス１３の外部電極パッドのピッチがより狭くなった場合、金属柱４間のショート不良を防止することができるという特徴がある。図３１（ａ），（ｂ）に示す金属柱４のように横断面積が一定の形状（いわゆるストレート形状）の場合、横断面積が小さければ小さいほど、精度良く形成することが難しくなる。このため、電極パッド１の小径化に応じて金属柱４の横断面積が非常に小さくなり、かつ、電子デバイス１３の外部電極パッドの狭ピッチ化に応じて電極パッド１のピッチが狭くなると、隣接する金属柱４間のショート不良が発生しやすくなり、製造歩留まりが低下するおそれがある。特に金属柱４を全パッドに形成する場合は金属柱４の横断面積の製造バラツキにより、隣り合う金属柱４同士が接触する確率が高くなり、歩留まり低下を招き易い。これと比較して、金属柱４がテーパー形状の場合は、隣り合う金属柱４同士の距離がストレート形状の場合よりも広がるため、ショート不良の発生率が低下し、より製造歩留まりは改善される。 (Embodiment 9)
FIGS. 38A to 38D are cross-sectional views of an interposer substrate showing Embodiment 9 of the present invention. The interposer substrate of the ninth embodiment of the present invention shown in FIGS. 38 (a) and (b) is similar to the interposer substrate of the seventh embodiment of the present invention shown in FIGS. 31 (a) and (b). However, the difference is that the metal pillar 4 has a tapered shape that becomes thinner toward the electrode pad 1 connected to the electronic device 13. With such a structure, when the pitch of the external electrode pads of the electronic device 13 becomes narrower, a short circuit failure between the metal pillars 4 can be prevented. In the case of a shape having a constant cross-sectional area (so-called straight shape) as in the metal pillar 4 shown in FIGS. 31A and 31B, the smaller the cross-sectional area, the more difficult it is to form. For this reason, when the cross-sectional area of the metal pillar 4 becomes very small as the diameter of the electrode pad 1 is reduced and the pitch of the electrode pad 1 becomes narrower as the pitch of the external electrode pads of the electronic device 13 becomes narrower, It is easy for short circuit defects between the metal pillars 4 to occur, and the production yield may be reduced. In particular, when the metal pillars 4 are formed on all pads, the probability of the adjacent metal pillars 4 coming into contact with each other increases due to manufacturing variations in the cross-sectional area of the metal pillars 4, and the yield tends to decrease. Compared to this, when the metal pillar 4 is tapered, the distance between the adjacent metal pillars 4 is wider than when the metal pillar 4 is straight, so that the occurrence rate of short-circuit failure is reduced and the manufacturing yield is further improved. .

また図３８（ｃ）、（ｄ）に示す本発明の実施の形態９のインターポーザー基板は、図２４（ａ）、（ｂ）に示す本発明の実施の形態５のインターポーザー基板に類似しているが、上記と同様にテーパー形状を有しており、上記と同様な効果が得られることを特徴としている。   Further, the interposer substrate of the ninth embodiment of the present invention shown in FIGS. 38 (c) and (d) is similar to the interposer substrate of the fifth embodiment of the present invention shown in FIGS. 24 (a) and 24 (b). However, it has a tapered shape as described above and is characterized in that the same effect as described above can be obtained.

図３８（ａ）〜（ｄ）に示す本発明の実施の形態９のインターポーザー基板の製造方法は、実施の形態５、および７で述べた製造方法とほぼ同じであるが金属柱４の形成工程だけが異なる。つまり、ＣｕやＡｌなどの金属箔をエッチングして金属柱４を形成する工程において、エッチングの薬品を選定してエッチングのスピードを早くすること、フォトリソプロセスにおいて露光時間を早くするなどにより、本実施形態のテーパー形状の金属柱４を容易に形成している。   The manufacturing method of the interposer substrate according to the ninth embodiment of the present invention shown in FIGS. 38A to 38D is almost the same as the manufacturing method described in the fifth and seventh embodiments, but the metal pillar 4 is formed. Only the process is different. In other words, in the process of forming the metal pillar 4 by etching a metal foil such as Cu or Al, the etching chemical is selected to increase the etching speed, and the exposure time is increased in the photolithography process. The taper-shaped metal pillar 4 of the form is easily formed.

なお、図３８（ａ）〜（ｄ）に示す金属柱４の形状は電極パッド１に向かって細くなるようなテーパー形状であるが、このテーパーの向きが逆の形状も考えられる。図３９（ａ）に、金属柱４が、電極パッド１とは反対側に向かうほど細くなるようなテーパー形状を有する形態のインターポーザー基板の部分断面を示す。この図に示すような逆テーパー形状の金属柱４の場合も、電極パッド１が狭ピッチ化されたとき、ストレート形状の金属柱４と比較して、隣の金属柱４とのショート不良発生が少なくなるので、製造歩留まりが良い。もっとも、図３９（ａ）に示す逆テーパー形状の金属柱４よりも、図３８（ｂ）に示すように金属柱４を電極パッド１に向かって細くなるようなテーパー形状で形成し、電極パッド１の一つおきに配置する方が、さらに製造歩留まりを良くすることができる。つまり、この場合は図３９（ｂ）のように、電極パッド１の真下の導体パターン１５の幅を電極パッド１の幅よりも大きくできるので、金属柱４の、導体パターン１５と接触する部分の横断面積も大きくできる。金属柱４の横断面積が大きいほど金属柱４を精度良く簡単に形成することが可能となるため、図３９（ａ）に示す形態よりも製造歩留まりが良くなる。   Note that the shape of the metal pillar 4 shown in FIGS. 38A to 38D is a tapered shape that becomes narrower toward the electrode pad 1, but a shape in which the direction of the taper is reversed is also conceivable. FIG. 39A shows a partial cross section of an interposer substrate having a taper shape in which the metal pillar 4 becomes thinner toward the side opposite to the electrode pad 1. Also in the case of the reverse taper-shaped metal column 4 as shown in this figure, when the electrode pad 1 is narrowed, a short circuit defect with the adjacent metal column 4 occurs compared to the straight metal column 4. The production yield is good because it decreases. However, as shown in FIG. 38B, the metal pillar 4 is formed in a taper shape that becomes thinner toward the electrode pad 1 than the reverse tapered metal pillar 4 shown in FIG. The production yield can be further improved by arranging every other one. That is, in this case, as shown in FIG. 39 (b), the width of the conductor pattern 15 directly below the electrode pad 1 can be made larger than the width of the electrode pad 1, so that the portion of the metal pillar 4 in contact with the conductor pattern 15 The cross-sectional area can also be increased. As the cross-sectional area of the metal pillar 4 is larger, it becomes possible to form the metal pillar 4 more accurately and easily, so that the manufacturing yield is improved as compared with the embodiment shown in FIG.

また、図３９（ａ），（ｂ）に示した変形例の他には、隣り合う金属柱４のテーパーの向きを逆向きに異ならせても良い。この場合、隣り同士の金属柱４のピッチを狭くすることができ、電極パッド１の狭ピッチ化に寄与できる効果がある。   In addition to the modified examples shown in FIGS. 39A and 39B, the taper directions of the adjacent metal pillars 4 may be varied in the opposite directions. In this case, the pitch between the adjacent metal pillars 4 can be narrowed, and there is an effect that the pitch of the electrode pad 1 can be reduced.

以下、図３８（ａ）、（ｂ）に示したテーパー形状の金属柱４を持つインターポーザー基板及び電子デバイスパッケージ等を説明するが、以上述べたような金属柱４の種々のテーパー形状例についても、以後述べる全ての形態に対して適用できることは言うまでも無い。   Hereinafter, the interposer substrate and the electronic device package having the tapered metal column 4 shown in FIGS. 38A and 38B will be described. Various examples of the tapered shape of the metal column 4 as described above will be described. However, it goes without saying that the present invention can be applied to all forms described below.

図４０（ａ）、（ｂ）は、本発明の実施の形態９のインターポーザー基板を用いて作製した電子デバイスパッケージ（その２１）の断面図である。本発明の半導体パッケージ（その２１）は、図３２に示す本発明の電子デバイスパッケージ（その１６）とほぼ同じ構造であるが、金属柱４が、電極パッド１に向かって細くなるようなテーパー形状である点だけが異なっている。このパッケージは、電子デバイス１３の外部電極パッドのピッチがより狭ピッチになった場合、このような電子デバイス１３を実装する時に適している。   40A and 40B are cross-sectional views of an electronic device package (No. 21) manufactured using the interposer substrate according to the ninth embodiment of the present invention. The semiconductor package (No. 21) of the present invention has substantially the same structure as the electronic device package (No. 16) of the present invention shown in FIG. 32, but has a tapered shape in which the metal pillar 4 becomes narrower toward the electrode pad 1. The only difference is that This package is suitable for mounting such an electronic device 13 when the pitch of the external electrode pads of the electronic device 13 becomes narrower.

（実施の形態１０）
図４１（ａ）、（ｂ）は、本発明の実施の形態１０を示すインターポーザー基板の断面図である。図４１（ａ）、（ｂ）に示す本発明の実施の形態１０のインターポーザー基板は、図３８（ａ）、（ｂ）に示す本発明の実施の形態９のインターポーザー基板に類似している構造である。異なる点は、インターポーザー基板の、電子デバイス１３を搭載する側の面に、ポリイミドやエポキシ樹脂やアクリル系樹脂を主成分とする熱可塑性樹脂７、または熱硬化前（半硬化状態）の熱硬化性樹脂８が貼りあわされている点だけである。製造方法は実施の形態９のインターポーザー基板と途中までは同じであるが、最後に熱可塑性樹脂７、または熱硬化性樹脂８を絶縁樹脂シート５に真空プレス装置やラミネート機などによって貼り合わせることによって、本実施形態のインターポーザー基板を完成させている。 (Embodiment 10)
41 (a) and 41 (b) are cross-sectional views of an interposer substrate showing Embodiment 10 of the present invention. The interposer substrate of the tenth embodiment of the present invention shown in FIGS. 41 (a) and (b) is similar to the interposer substrate of the ninth embodiment of the present invention shown in FIGS. 38 (a) and (b). It is a structure. The difference is that on the surface of the interposer substrate on which the electronic device 13 is mounted, the thermoplastic resin 7 mainly composed of polyimide, epoxy resin, or acrylic resin, or thermosetting before thermosetting (semi-cured state). It is only a point where the adhesive resin 8 is pasted. The manufacturing method is the same as that of the interposer substrate of the ninth embodiment, but finally the thermoplastic resin 7 or the thermosetting resin 8 is bonded to the insulating resin sheet 5 by a vacuum press device or a laminating machine. Thus, the interposer substrate of this embodiment is completed.

図４２（ａ）、（ｂ）は、本発明の実施の形態１０のインターポーザー基板を用いて作製された本発明の電子デバイスパッケージ（その２２）を示す断面図である。電子デバイスパッケージ（その２２）は、図３４に示す本発明の電子デバイスパッケージ（その１７）とほぼ同じ構造であるが、金属柱４がテーパー形状を有している点だけが異なっている。このパッケージは、より狭ピッチに配置された外部電極パッドを持つ電子デバイス１３の組み立てに適している構造である。   42A and 42B are cross-sectional views showing an electronic device package (No. 22) of the present invention manufactured using the interposer substrate according to the tenth embodiment of the present invention. The electronic device package (No. 22) has substantially the same structure as the electronic device package (No. 17) of the present invention shown in FIG. 34, except that the metal pillar 4 has a tapered shape. This package has a structure suitable for assembling an electronic device 13 having external electrode pads arranged at a narrower pitch.

図４３（ａ）、（ｂ）は、本発明の実施の形態１０のインターポーザー基板を用いて作製された本発明の電子デバイスパッケージ（その２３）を示す断面図である。電子デバイスパッケージ（その２３）は、図４２に示す本発明の電子デバイスパッケージ（その２２）と類似している構造である。異なる点は、電子デバイス１３の周囲にＣｕ、Ａｌ、ＳＵＳ、ＮｉＦｅなどの平板１６が実装されている点だけである。この構造は、パッケージの反りをより低減できるという特徴がある。   43 (a) and 43 (b) are cross-sectional views showing the electronic device package (No. 23) of the present invention manufactured using the interposer substrate according to the tenth embodiment of the present invention. The electronic device package (No. 23) has a structure similar to the electronic device package (No. 22) of the present invention shown in FIG. The only difference is that a flat plate 16 such as Cu, Al, SUS, or NiFe is mounted around the electronic device 13. This structure is characterized in that the warpage of the package can be further reduced.

図４４は、本発明の実施の形態１０のインターポーザー基板を用いて作製した本発明の電子デバイスパッケージ（その２４）を示す断面図である。電子デバイスパッケージ（その２４）は、図３６に示す本発明の電子デバイスパッケージ（その１９）と類似している構造であるが、金属柱４が、電極パッド１に向かって細くなるようなテーパー形状を有している点だけが異なる。このパッケージは、より狭ピッチに配置された外部電極パッドを持つ電子デバイス１３の組み立てに適している構造である。   FIG. 44 is a cross-sectional view showing an electronic device package (No. 24) of the present invention produced using the interposer substrate according to the tenth embodiment of the present invention. The electronic device package (No. 24) has a structure similar to that of the electronic device package (No. 19) of the present invention shown in FIG. 36, but has a tapered shape in which the metal pillar 4 becomes narrower toward the electrode pad 1. The only difference is that it has This package has a structure suitable for assembling an electronic device 13 having external electrode pads arranged at a narrower pitch.

図４５（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態１０のインターポーザー基板を用いて作製した本発明の電子デバイスパッケージ（その２５）を示す断面図である。図４５（ａ）、（ｂ）に示す電子デバイスパッケージ（その２５）は、図４４に示す本発明の電子デバイスパッケージ（その２４）と類似している構造であるが、電子デバイス１３の周囲にＣｕ、Ａｌ、ＳＵＳ、ＮｉＦｅなどの平板１６が実装されている点だけが異なっている。電子デバイス１３の外形サイズが小さい場合、図４４に示す構造にしてしまうとパッケージのはんだボール１２のピッチが非常に狭くなる。したがって、２次実装するためのマザーボード基板の設計が困難になる。このような場合には、図４５（ａ）、（ｂ）のパッケージ構造が適している。   45 (a), (b), and (c) are cross-sectional views showing an electronic device package (No. 25) of the present invention manufactured using the interposer substrate of Embodiment 10 of the present invention. The electronic device package (No. 25) shown in FIGS. 45A and 45B has a structure similar to the electronic device package (No. 24) of the present invention shown in FIG. The only difference is that a flat plate 16 such as Cu, Al, SUS, or NiFe is mounted. When the external size of the electronic device 13 is small, the pitch of the solder balls 12 of the package becomes very narrow if the structure shown in FIG. 44 is adopted. Therefore, it becomes difficult to design a mother board for secondary mounting. In such a case, the package structure shown in FIGS. 45A and 45B is suitable.

また、図４５（ｃ）に示すパッケージは、図４５（ｂ）に示すパッケージ構造と類似している。これと異なる点は、電子デバイス１３を２つ用いている点、キャビティ１７が形成されている平板１６を用いている点、および、電子デバイス１３の裏面側に位置するインターポーザー基板の外部電極パッド２にチップコンデンサなどの受動部品１８をはんだ１９を用いて実装している点である。中でも、受動部品１８を実装している点が大きな特徴である。一般的には受動部品１８をマザーボード基板上に実装している。このため、受動部品１８の部品点数が多くなると、マザーボード基板上の占有面積が大きくなる、すなわち機器のサイズが大きくなるという課題が生じる。このような課題を解決したい場合は図４５（ｃ）に示すような構造が適している。   In addition, the package shown in FIG. 45C is similar to the package structure shown in FIG. The difference is that two electronic devices 13 are used, a flat plate 16 on which a cavity 17 is formed, and an external electrode pad of an interposer substrate located on the back side of the electronic device 13. Second, a passive component 18 such as a chip capacitor is mounted using a solder 19. Among other features, the passive component 18 is mounted. Generally, the passive component 18 is mounted on a motherboard board. For this reason, when the number of components of the passive component 18 is increased, there is a problem that the occupied area on the motherboard is increased, that is, the size of the device is increased. When it is desired to solve such a problem, a structure as shown in FIG. 45C is suitable.

（実施の形態１１）
図４６は、本発明の実施の形態１１に係わる３次元実装パッケージ（その１）を示す断面図である。 (Embodiment 11)
FIG. 46 is a cross-sectional view showing a three-dimensional mounting package (part 1) according to Embodiment 11 of the present invention.

図４６に示す本発明の３次元実装パッケージ（その１）は、図４４に示す本発明の電子デバイスパッケージ（その２４）を２つ積層して作製したものである。
具体的には、マウンターまたは積層位置合わせ治具などを用いて電子デバイスパッケージが積層した後、リフロー工程によってパッケージ同士をはんだで接続した。 The three-dimensional mounting package (part 1) of the present invention shown in FIG. 46 is produced by stacking two electronic device packages (part 24) of the present invention shown in FIG.
Specifically, after the electronic device package was stacked using a mounter or a stacking alignment jig, the packages were connected with solder by a reflow process.

電子デバイス１３としては記憶容量の大容量化のニーズが高いフラッシュメモリ、ＤＲＡＭなどのメモリが好ましい。   As the electronic device 13, a memory such as a flash memory or a DRAM having a high need for a large storage capacity is preferable.

（実施の形態１２）
図４７は、本発明の実施の形態１２に係わる３次元実装パッケージ（その２）を示す断面図である。図４７に示す本発明の３次元実装パッケージ（その２）は、図４５（ｂ）に示す本発明の電子デバイスパッケージ（その２５）の上に、図４６に示す本発明の実施の形態１１に示した３次元実装パッケージ（その１）を積層して作製したものである。パッケージの積層および接続方法は上記の実施の形態１２と同じである。 (Embodiment 12)
FIG. 47 is a cross-sectional view showing a three-dimensional mounting package (No. 2) according to Embodiment 12 of the present invention. The three-dimensional mounting package (No. 2) of the present invention shown in FIG. 47 is the same as the eleventh embodiment of the present invention shown in FIG. 46 on the electronic device package (No. 25) of the present invention shown in FIG. The three-dimensional mounting package shown (No. 1) is produced by stacking. The method for stacking and connecting the packages is the same as in the above-described twelfth embodiment.

図４７において、最下段のパッケージに搭載する電子デバイス１３としては、ＣＰＵ、ＤＳＰ、信号処理ＬＳＩなどを用い、その上に積層されるパッケージの電子デバイス１３としてはこれらのＬＳＩに必要なフラッシュメモリ、ＤＲＡＭなどのメモリを用いることが好ましい。   In FIG. 47, a CPU, DSP, signal processing LSI or the like is used as the electronic device 13 mounted on the lowermost package, and a flash memory necessary for these LSIs is used as the electronic device 13 of a package stacked thereon. It is preferable to use a memory such as a DRAM.

図４７に示すような構造にすることで、より小型なシステムインパッケージを実現することができる。   With the structure as shown in FIG. 47, a smaller system-in-package can be realized.

（実施の形態１３）
図４８は、本発明の実施の形態１３に係わる３次元実装パッケージ（その３）を示す断面図である。図４８に示す本発明の３次元実装パッケージ（その３）は、図４５（ｃ）に示す本発明の電子デバイスパッケージ（その２５）の上に、図４４に示す本発明の電子デバイスパッケージ（その２４）を積層して作製したものである。パッケージの積層および接続方法は上記の実施の形態１２と同じである。 (Embodiment 13)
FIG. 48 is a sectional view showing a three-dimensional mounting package (part 3) according to Embodiment 13 of the present invention. The three-dimensional mounting package (No. 3) of the present invention shown in FIG. 48 is formed on the electronic device package (No. 25) of the present invention shown in FIG. 24). The method for stacking and connecting the packages is the same as in the above-described twelfth embodiment.

図４８において、最下段のパッケージに搭載する電子デバイス１３としては、例えばＤＳＰとフラッシュメモリなどを用い、その上に積層されるパッケージの電子デバイス１３としては大容量のＤＲＡＭを用いることが好ましい。   In FIG. 48, it is preferable to use, for example, a DSP and a flash memory as the electronic device 13 mounted in the lowermost package, and to use a large capacity DRAM as the electronic device 13 in the package stacked thereon.

図４８に示すような構造にすることで、図４７と同様な小型システムインパッケージを実現することができる。   With the structure as shown in FIG. 48, a small system-in-package similar to that in FIG. 47 can be realized.

その他、本発明はＡｕスタッドバンプを用いたフリップチップ実装プロセスでベアチップを、絶縁樹脂を基材とするインターポーザー基板上の電極パッドに接続する場合に特に有効な技術である。しかし本発明は、その要旨を逸脱しない限り、上記の実施の形態に限定されるものではない。例えば、ワイヤボンディングやＴＡＢ接続などのプロセスでも電極パッド１の沈み込みが懸念される場合には本発明が適用できる。また、電子デバイス１３としては、ジャイロ素子、抵抗素子、コンデンサ、ＬＳＩチップ、ＤＲＡＭチップなどが適用できる。   In addition, the present invention is a particularly effective technique for connecting a bare chip to an electrode pad on an interposer substrate made of an insulating resin as a base material in a flip chip mounting process using Au stud bumps. However, the present invention is not limited to the above-described embodiment without departing from the gist thereof. For example, the present invention can be applied when there is a concern about the sinking of the electrode pad 1 even in processes such as wire bonding and TAB connection. As the electronic device 13, a gyro element, a resistance element, a capacitor, an LSI chip, a DRAM chip, or the like can be applied.

以下、図面を参照し、本発明を更に詳しく説明するが、本発明はその要旨を超えない限り、以下の実施例に限定されるものではない。   Hereinafter, the present invention will be described in more detail with reference to the drawings. However, the present invention is not limited to the following examples unless it exceeds the gist.

（実施例１）
図１（ｃ）と図４（ａ）とを用いて本発明の実施例１を説明する。図１（ｃ）に示すインターポーザー基板は次のように作製される。先ず、厚さ３５μｍのＣｕ箔をフォトリソプロセスを用いてハーフエッチングすることにより、Ｃｕ箔の、電子デバイス１３の外部電極と接続するための電極パッド１に対応する箇所にだけ、Ｃｕの円柱状の金属柱４が２３μｍの厚みに形成される。金属柱４の直径は、この後に形成する電極パッド１の幅（１００μｍ）の８０％に相当し、且つ電子デバイス１３の外部電極パッド上に形成したＡｕスタッドバンプのボトム直径と同じ８０μｍになるように作製した。また、金属柱４の直径（８０μｍ）は、本実施例で用いたＡｕスタッドバンプの先端直径（４０μｍ）の２倍の寸法になっている。 Example 1
A first embodiment of the present invention will be described with reference to FIG. 1C and FIG. The interposer substrate shown in FIG. 1C is manufactured as follows. First, the Cu foil having a thickness of 35 μm is half-etched by using a photolithography process, so that only a portion of the Cu foil corresponding to the electrode pad 1 for connection to the external electrode of the electronic device 13 has a cylindrical shape of Cu. The metal pillar 4 is formed to a thickness of 23 μm. The diameter of the metal pillar 4 corresponds to 80% of the width (100 μm) of the electrode pad 1 to be formed later, and is 80 μm which is the same as the bottom diameter of the Au stud bump formed on the external electrode pad of the electronic device 13. It was prepared. The diameter (80 μm) of the metal pillar 4 is twice the tip diameter (40 μm) of the Au stud bump used in this example.

その後、Ｃｕ箔の、金属柱４が形成されている面に対して、厚さ２５μｍの感光性ポリイミドカバーレイフィルムが真空プレス装置で貼り合わせられる。このとき、金属柱４がフィルム内部に埋没させられている。次に、金属柱４が形成されていない側のＣｕ箔面をフォトリソプロセスを用いてパターニングし、正方形の電極パッド１を含めた配線パターンを形成する。次に、２次実装用のはんだボールを搭載する外部電極パッド２を露出させるため、感光性ポリイミドカバーレイフィルムを露光、現像することで、所定の位置に穴６が開けられる。そして、インターポーザー基板の両面の電極パッド１、２上に、電解メッキ法によりＮｉ（３μｍ）／ＳｎＡｇ３．５％（１０μｍ）膜が形成される。最後に、電子デバイス１３が実装される領域の外部で配線パターンが露出する箇所が、ソルダーレジスト３で保護されて、インターポーザー基板が完成する。なお、Ｎｉ（３μｍ）／ＳｎＡｇ３．５％（１０μｍ）膜 とは、厚み３μｍのＮｉ層の上に、Ａｇの含有率が３．５％の厚み１０μｍのＳｎＡｇ合金層が積層された膜を意味し、他の実施例でも同じである。   Thereafter, a photosensitive polyimide cover lay film having a thickness of 25 μm is bonded to the surface of the Cu foil on which the metal pillar 4 is formed by a vacuum press apparatus. At this time, the metal pillar 4 is buried inside the film. Next, the Cu foil surface on the side where the metal pillars 4 are not formed is patterned using a photolithography process to form a wiring pattern including the square electrode pads 1. Next, in order to expose the external electrode pad 2 on which the solder ball for secondary mounting is exposed, the photosensitive polyimide cover lay film is exposed and developed to form a hole 6 at a predetermined position. Then, Ni (3 μm) / SnAg 3.5% (10 μm) films are formed on the electrode pads 1 and 2 on both surfaces of the interposer substrate by electrolytic plating. Finally, the part where the wiring pattern is exposed outside the area where the electronic device 13 is mounted is protected by the solder resist 3, and the interposer substrate is completed. The Ni (3 μm) / SnAg 3.5% (10 μm) film means a film in which a 10 μm thick SnAg alloy layer having a 3.5% Ag content is laminated on a 3 μm thick Ni layer. The same applies to other embodiments.

このようにして作製した図１（ｃ）に示すインターポーザー基板と、電子デバイス１３であるＤＲＡＭとを用いて図４（ａ）に示す電子デバイスパッケージを
作製した。なお、上記ＤＲＡＭとして、外形寸法が１０ｍｍ×１３ｍｍ×厚さ０．１５ｍｍ、電極パッドピッチが１３０μｍ、電極パッドサイズが１００μｍ角のものを使用した。 An electronic device package shown in FIG. 4A was manufactured using the interposer substrate shown in FIG. 1C and the DRAM as the electronic device 13 thus manufactured. As the DRAM, a DRAM having an outer dimension of 10 mm × 13 mm × thickness 0.15 mm, an electrode pad pitch of 130 μm, and an electrode pad size of 100 μm square was used.

このパッケージの作製方法は次のとおりである。初めに、電子デバイス１３の外部電極パッド上に、Ａｕスタッドバンプボンダーを用いてＡｕスタッドバンプ１１が形成され、電子デバイス１３とインターポーザー基板とが熱圧着式フリップチップマウンターを用いて接続される。その後、電子デバイス１３とインターポーザー基板との隙間に、エポキシ樹脂を主成分とするアンダーフィル樹脂１４が充填され熱硬化させられる。フリップチップ実装工程では、ピーク温度をＳｎＡｇはんだの融点以上となる２５０℃まで上げることで、Ａｕスタッドバンプ１１と接続される電極パッド１表面のＳｎＡｇはんだを融着させた。次に、インターポーザー基板の外部電極パッド２上に、印刷法によってＳｎＡｇＣｕペーストが塗布される。その後、リフロープロセスによって外部電極パッド２上に直径０．４ｍｍのＳｎＡｇＣｕはんだボールが形成される。   The manufacturing method of this package is as follows. First, Au stud bumps 11 are formed on the external electrode pads of the electronic device 13 using an Au stud bump bonder, and the electronic device 13 and the interposer substrate are connected using a thermocompression-type flip chip mounter. Thereafter, an underfill resin 14 mainly composed of an epoxy resin is filled in the gap between the electronic device 13 and the interposer substrate and is thermally cured. In the flip chip mounting process, the SnAg solder on the surface of the electrode pad 1 connected to the Au stud bump 11 was fused by raising the peak temperature to 250 ° C. which is equal to or higher than the melting point of the SnAg solder. Next, a SnAgCu paste is applied on the external electrode pad 2 of the interposer substrate by a printing method. Thereafter, a SnAgCu solder ball having a diameter of 0.4 mm is formed on the external electrode pad 2 by a reflow process.

図４（ａ）に示す電子デバイスパッケージを作製後、Ａｕスタッドバンプ１１と電極パッド１との接続箇所を断面観察によって確認したところ、電極パッド１の沈み込みは発生していないことを確認できた。   After producing the electronic device package shown in FIG. 4A, the connection location between the Au stud bump 11 and the electrode pad 1 was confirmed by cross-sectional observation, and it was confirmed that the electrode pad 1 did not sink. .

（実施例２）
図６（ｄ）と図９（ｅ）を用いて本発明の実施例２を説明する。図６（ｄ）に示すインターポーザー基板の作製方法は次のとおりである。初めに、厚さ１２μｍのＣｕ箔の片面上の所定の箇所以外に、フォトレジストのパターンが形成される。そして、電解メッキ法によりＣｕ箔の片面の所定の箇所に厚さ２０μｍのＮｉの金属柱４が形成され、その後フォトレジストが剥離される。このとき、Ｃｕ箔の、フォトレジストパターンが形成されていない側の面は保護フィルムによってカバーしておき、Ｎｉが片面にだけ形成されるようにした。このような方法によってＮｉの金属柱４を、Ｃｕ箔の片面上において電子デバイス１３の外部電極と接続するための電極パッド１に対応する箇所にだけ形成した。本実施例では電極パッド１全てに金属柱４を形成せずに電極パッド１の１つおきに形成した。円柱状の金属柱４のボトム直径は、この後に形成する電極パッド１の幅（１００μｍ）の８０％に相当し、且つ電子デバイス１３の外部電極上に形成したＡｕスタッドバンプのボトム直径と同じである８０μｍで作製した。また、金属柱４の直径（８０μｍ）は、本実施例で用いたＡｕスタッドバンプの先端直径（４０μｍ）の２倍の寸法になっている。 (Example 2)
A second embodiment of the present invention will be described with reference to FIGS. 6 (d) and 9 (e). The manufacturing method of the interposer substrate shown in FIG. 6 (d) is as follows. First, a photoresist pattern is formed in addition to a predetermined portion on one side of a 12 μm thick Cu foil. Then, a 20 μm thick Ni metal pillar 4 is formed at a predetermined location on one side of the Cu foil by electrolytic plating, and then the photoresist is peeled off. At this time, the surface of the Cu foil on the side where the photoresist pattern was not formed was covered with a protective film so that Ni was formed only on one side. By such a method, the Ni metal pillar 4 was formed only on the surface corresponding to the electrode pad 1 for connecting to the external electrode of the electronic device 13 on one side of the Cu foil. In this embodiment, every other electrode pad 1 is formed without forming the metal pillar 4 on all the electrode pads 1. The bottom diameter of the cylindrical metal pillar 4 corresponds to 80% of the width (100 μm) of the electrode pad 1 to be formed later, and is the same as the bottom diameter of the Au stud bump formed on the external electrode of the electronic device 13. It was produced at 80 μm. The diameter (80 μm) of the metal pillar 4 is twice the tip diameter (40 μm) of the Au stud bump used in this example.

その後、Ｃｕ箔の、金属柱４が形成されている面に対して、厚さ２５μｍの感光性ポリイミドカバーレイフィルムが真空プレス装置で貼り合わせられる。このとき、金属柱４はフィルム内部に埋没している。次に、金属柱４が形成されていない側のＣｕ箔面をフォトリソプロセスを用いてパターニングし、正方形の電極パッド１を含めた配線パターンを形成する。次に、２次実装用のはんだボールを搭載する外部電極パッド２を露出させるために、感光性ポリイミドカバーレイフィルムを露光、現像することにより、所定の位置に穴６が開けられる。そして、インターポーザー基板の両面の電極パッド１、２上に、電解メッキ法によりＮｉ（３μｍ）／Ａｕ（０．５μｍ）膜が形成される。最後に、インターポーザー基板の、電子デバイス１３が実装される側の面に、厚さ２５μｍの変成ポリイミドを主成分とする熱可塑性樹脂７が真空プレス装置を用いて貼り合わせられる。このようにしてインターポーザー基板が完成する。熱可塑性樹脂７は、１５０℃で接着できる変成ポリイミドを用いた。   Thereafter, a photosensitive polyimide cover lay film having a thickness of 25 μm is bonded to the surface of the Cu foil on which the metal pillar 4 is formed by a vacuum press apparatus. At this time, the metal pillar 4 is buried in the film. Next, the Cu foil surface on the side where the metal pillars 4 are not formed is patterned using a photolithography process to form a wiring pattern including the square electrode pads 1. Next, in order to expose the external electrode pads 2 on which the solder balls for secondary mounting are exposed, the photosensitive polyimide cover lay film is exposed and developed to form holes 6 at predetermined positions. Then, a Ni (3 μm) / Au (0.5 μm) film is formed on the electrode pads 1 and 2 on both surfaces of the interposer substrate by electrolytic plating. Finally, the thermoplastic resin 7 whose main component is a modified polyimide having a thickness of 25 μm is bonded to the surface of the interposer substrate on the side where the electronic device 13 is mounted using a vacuum press apparatus. In this way, the interposer substrate is completed. As the thermoplastic resin 7, a modified polyimide that can be bonded at 150 ° C. was used.

このようにして作製した図６（ｄ）に示すインターポーザー基板と、電子デバイス１３である音源ＬＳＩとフラッシュメモリを用いて、図９（ｅ）に示す電子デバイスパッケージを作製した。なお、上記の音源ＬＳＩとしては、外形寸法が３ｍｍ×３ｍｍ×厚さ０．１ｍｍ、電極パッドピッチが１３０μｍ、電極パッドサイズが１００μｍ角 のものを使用した。フラッシュメモリは、外形寸法が５ｍｍ×８ｍｍ×厚さ０．１ｍｍ、電極パッドピッチが１３０μｍ、電極パッド径が１００μｍ のものを使用した。   The electronic device package shown in FIG. 9E was manufactured using the interposer substrate shown in FIG. 6D and the tone generator LSI and the flash memory as the electronic device 13. As the above-described sound source LSI, an LSI having an outer dimension of 3 mm × 3 mm × thickness 0.1 mm, an electrode pad pitch of 130 μm, and an electrode pad size of 100 μm square was used. A flash memory having an outer dimension of 5 mm × 8 mm × thickness 0.1 mm, an electrode pad pitch of 130 μm, and an electrode pad diameter of 100 μm was used.

このパッケージの作製方法は次のとおりである。初めに、電子デバイス１３の外部電極パッド上にＡｕスタッドバンプボンダーを用いてＡｕスタッドバンプ１１が形成される。そして、電子デバイス１３とインターポーザー基板とが熱圧着式フリップチップマウンターを用いて接続される。本例のフリップチップ実装工程はＡｕスタッドバンプ１１と電極パッド１上のＡｕメッキとのＡｕ−Ａｕ金属接合である。このため、実施例１のＡｕ−はんだ融着プロセスよりは高いピーク温度、３００℃で、フリップチップ実装を実施した。フリップチップ実装プロセスでの加熱と荷重により、Ａｕスタッドバンプ１１とインターポーザー基板の電極パッド１上のＡｕメッキ膜とが接続される。これと同時に、インターポーザー基板表面の熱可塑性樹脂７と音源ＬＳＩチップ、およびフラッシュメモリチップの回路面とが接着され、Ａｕスタッドバンプ１１は熱可塑性樹脂７によって封止される。次に、図１０（ｄ）に示すＣｕで作製され、中心部にキャビティ１７が形成された平板１６が、フリップチップマウンターを用いて熱可塑性樹脂７と熱圧着される。次に、インターポーザー基板の外部電極パッド２上に、印刷法によってＳｎＡｇＣｕペーストが塗布される。その後、リフロープロセスによって外部電極パッド２上に直径０．４ｍｍのＳｎＡｇＣｕはんだボールが形成される。このようにしてパッケージが完成する。   The manufacturing method of this package is as follows. First, the Au stud bump 11 is formed on the external electrode pad of the electronic device 13 using an Au stud bump bonder. Then, the electronic device 13 and the interposer substrate are connected using a thermocompression-type flip chip mounter. The flip chip mounting process of this example is an Au—Au metal bonding between the Au stud bump 11 and the Au plating on the electrode pad 1. For this reason, flip chip mounting was performed at a higher peak temperature and 300 ° C. than in the Au-solder fusion bonding process of Example 1. The Au stud bump 11 and the Au plating film on the electrode pad 1 of the interposer substrate are connected by heating and load in the flip chip mounting process. At the same time, the thermoplastic resin 7 on the surface of the interposer substrate is bonded to the circuit surface of the sound source LSI chip and the flash memory chip, and the Au stud bumps 11 are sealed with the thermoplastic resin 7. Next, a flat plate 16 made of Cu shown in FIG. 10D and having a cavity 17 formed in the center is thermocompression bonded to the thermoplastic resin 7 using a flip chip mounter. Next, a SnAgCu paste is applied on the external electrode pad 2 of the interposer substrate by a printing method. Thereafter, a SnAgCu solder ball having a diameter of 0.4 mm is formed on the external electrode pad 2 by a reflow process. In this way, the package is completed.

図９（ｅ）に示す本発明の実施例２の半導体パッケージについて、同様にＡｕスタッドバンプ１１と電極パッド１との接続箇所を断面観察したところ、電極パッド１の沈み込みは発生していないことを確認できた。   For the semiconductor package of Example 2 of the present invention shown in FIG. 9 (e), when the cross-section of the connection point between the Au stud bump 11 and the electrode pad 1 is similarly observed, the electrode pad 1 does not sink. Was confirmed.

（実施例３）
図６（ｄ）と図１１（ａ）を用いて本発明の実施例３を説明する。実施例３に用いたインターポーザー基板の構造は図６（ｄ）に示したものであり、その製造方法は次のとおりである。先ず、厚さ３５μｍのＣｕ箔をフォトリソプロセスを用いてハーフエッチングすることにより、Ｃｕ箔の、電子デバイス１３の外部電極と接続するための電極パッド１に対応する箇所にだけ、Ｃｕの円柱状の金属柱４が２３μｍの厚みに形成される。このとき、もう片方のＣｕ箔面は保護フィルムでカバーした。このような方法によってＣｕの金属柱４を、Ｃｕ箔の片面上において電子デバイス１３の外部電極と接続するための電極パッド１に対応する箇所に形成した。本実施例でも実施例２と同様、電極パッド１全てに突起４を形成せずに電極パッド１の１つおきに形成した。円柱状の金属柱４のボトム直径は、この後に形成する電極パッド１の幅（１００μｍ）の８０％に相当し、且つ電子デバイス１３の外部電極パッド上に形成したＡｕスタッドバンプのボトム直径と同じである８０μｍで作製した。また、金属柱４の直径（８０μｍ）は、本実施例で用いたＡｕスタッドバンプの先端直径（４０μｍ）の２倍の寸法になっている。 (Example 3)
A third embodiment of the present invention will be described with reference to FIGS. 6 (d) and 11 (a). The structure of the interposer substrate used in Example 3 is as shown in FIG. 6D, and the manufacturing method thereof is as follows. First, the Cu foil having a thickness of 35 μm is half-etched by using a photolithography process, so that only a portion of the Cu foil corresponding to the electrode pad 1 for connection to the external electrode of the electronic device 13 has a cylindrical shape of Cu. The metal pillar 4 is formed to a thickness of 23 μm. At this time, the other Cu foil surface was covered with a protective film. By such a method, the Cu metal pillar 4 was formed on a surface corresponding to the electrode pad 1 for connecting to the external electrode of the electronic device 13 on one side of the Cu foil. Also in this example, as in Example 2, every electrode pad 1 was formed on every other electrode pad 1 without forming protrusions 4 on all electrode pads 1. The bottom diameter of the columnar metal column 4 corresponds to 80% of the width (100 μm) of the electrode pad 1 to be formed later, and is the same as the bottom diameter of the Au stud bump formed on the external electrode pad of the electronic device 13. It was produced at 80 μm. The diameter (80 μm) of the metal pillar 4 is twice the tip diameter (40 μm) of the Au stud bump used in this example.

その後、Ｃｕ箔の、金属柱４が形成されている面に対して、厚さ２５μｍの感光性ポリイミドカバーレイフィルムが真空プレス装置で貼り合わせられる。このとき、金属柱４はフィルム内部に埋没させられる。次に、金属柱４が形成されていない側のＣｕ箔面をフォトリソプロセスを用いてパターニングし、正方形の電極パッド１を含めた配線パターンを形成する。次に、２次実装用のはんだボールを搭載する外部電極パッド２を露出させるために、感光性ポリイミドカバーレイフィルムを露光、現像することにより、所定の位置に穴６が開けられる。そして、インターポーザー基板の両面の電極パッド１、２上に、電解メッキ法によりＮｉ（３μｍ）／ＳｎＡｇ３．５％（１０μｍ）膜が形成される。最後に、インターポーザー基板の、電子デバイス１３が実装される側の面に、厚さ２５μｍの変成ポリイミドを主成分とする熱可塑性樹脂７が真空プレス装置を用いて貼り合わせられる。このようにしてインターポーザー基板が完成する。熱可塑性樹脂７には、実施例２と同様に１５０℃で接着できる変成ポリイミドを用いた。   Thereafter, a photosensitive polyimide cover lay film having a thickness of 25 μm is bonded to the surface of the Cu foil on which the metal pillar 4 is formed by a vacuum press apparatus. At this time, the metal pillar 4 is buried in the film. Next, the Cu foil surface on the side where the metal pillars 4 are not formed is patterned using a photolithography process to form a wiring pattern including the square electrode pads 1. Next, in order to expose the external electrode pads 2 on which the solder balls for secondary mounting are exposed, the photosensitive polyimide cover lay film is exposed and developed to form holes 6 at predetermined positions. Then, Ni (3 μm) / SnAg 3.5% (10 μm) films are formed on the electrode pads 1 and 2 on both surfaces of the interposer substrate by electrolytic plating. Finally, the thermoplastic resin 7 whose main component is a modified polyimide having a thickness of 25 μm is bonded to the surface of the interposer substrate on the side where the electronic device 13 is mounted using a vacuum press apparatus. In this way, the interposer substrate is completed. As the thermoplastic resin 7, a modified polyimide that can be bonded at 150 ° C. as in Example 2 was used.

このようにして作製した図６（ｄ）に示すインターポーザー基板と、電子デバイス１３であるＤＲＡＭとを用いて、図１１（ａ）に示す電子デバイスパッケージを作製した。なお、上記のＤＲＡＭは、外形寸法が１０ｍｍ×１３ｍｍ×厚さ０．１５ｍｍ、電極パッドピッチが１３０μｍ、電極パッドサイズが１００μｍ角のものを用いた。   An electronic device package shown in FIG. 11A was manufactured using the interposer substrate shown in FIG. 6D and the DRAM as the electronic device 13 thus manufactured. The DRAM used was an external dimension of 10 mm × 13 mm × thickness 0.15 mm, electrode pad pitch of 130 μm, and electrode pad size of 100 μm square.

このパッケージの作製方法は次のとおりである。初めに、電子デバイス１３の外部電極パッド上に、Ａｕスタッドバンプボンダーを用いてＡｕスタッドバンプ１１が形成される。そして、電子デバイス１３とインターポーザー基板とが熱圧着式フリップチップマウンターを用いて接続される。このフリップチップ実装工程では、ピーク温度をＳｎＡｇはんだの融点以上となる２５０℃まで上げることで、Ａｕスタッドバンプ１１と接続される電極パッド１表面のＳｎＡｇはんだを融着させた。フリップチップ実装プロセスでの加熱と荷重により、Ａｕスタッドバンプ１１と、インターポーザー基板の電極パッド１上のＳｎＡｇはんだ膜とが接続される。これと同時に、インターポーザー基板表面の熱可塑性樹脂７とＤＲＡＭチップの回路面とが接着され、Ａｕスタッドバンプ１１は熱可塑性樹脂７によって封止される。   The manufacturing method of this package is as follows. First, the Au stud bump 11 is formed on the external electrode pad of the electronic device 13 using an Au stud bump bonder. Then, the electronic device 13 and the interposer substrate are connected using a thermocompression-type flip chip mounter. In this flip chip mounting process, the SnAg solder on the surface of the electrode pad 1 connected to the Au stud bump 11 was fused by raising the peak temperature to 250 ° C. which is equal to or higher than the melting point of the SnAg solder. The Au stud bump 11 and the SnAg solder film on the electrode pad 1 of the interposer substrate are connected by heating and load in the flip chip mounting process. At the same time, the thermoplastic resin 7 on the surface of the interposer substrate and the circuit surface of the DRAM chip are bonded, and the Au stud bump 11 is sealed with the thermoplastic resin 7.

次に、このようにして作製したサンプルが、１８０℃に加熱したヒーターステージ上に吸着固定される。そして、インターポーザー基板がＤＲＡＭチップの端面２辺で折り曲げられてチップの裏面と接着される。最後に、インターポーザー基板の外部電極パッド２上に、マスクを用いたボール転写法により直径０．４ｍｍのＳｎＡｇ３．５％Ｃｕ０．５％のはんだボール１２が仮接着させられる。その後、リフロープロセスによって外部電極パッド２上にＳｎＡｇＣｕはんだボールが形成される。このようにしてパッケージが完成する。なお、ＳｎＡｇ３．５％Ｃｕ０．５％のはんだとは、Ａｇの含有率が３．５％、Ｃｕの含有率が０．５％、残りがＳｎ及び不純物からなるＳｎＡｇＣｕ合金のはんだを意味し、その他の実施例でも同じである。   Next, the sample produced in this way is adsorbed and fixed on a heater stage heated to 180 ° C. Then, the interposer substrate is bent at the two end surfaces of the DRAM chip and bonded to the back surface of the chip. Finally, SnAg 3.5% Cu 0.5% solder balls 12 having a diameter of 0.4 mm are temporarily bonded onto the external electrode pads 2 of the interposer substrate by a ball transfer method using a mask. Thereafter, SnAgCu solder balls are formed on the external electrode pads 2 by a reflow process. In this way, the package is completed. The SnAg 3.5% Cu 0.5% solder means a solder of SnAgCu alloy having an Ag content of 3.5%, a Cu content of 0.5%, and the rest consisting of Sn and impurities. The same applies to other embodiments.

図１１（ａ）に示す本発明の実施例３の電子デバイスパッケージについても、同様にＡｕスタッドバンプ１１と電極パッド１との接続箇所を断面観察したところ、電極パッド１の沈み込みが発生していないことを確認できた。   Similarly, in the electronic device package of Example 3 of the present invention shown in FIG. 11 (a), when the connection portion between the Au stud bump 11 and the electrode pad 1 is similarly observed in cross section, the electrode pad 1 is submerged. I was able to confirm that there was no.

（実施例４）
図１７（ｄ）と図２２（ｃ）を用いて本発明の実施例４を説明する。実施例４に用いたインターポーザー基板の構造は図１７（ｄ）に示す構造であり、その製造方法は次のとおりである。厚さ３５μｍのＣｕ箔をフォトリソプロセスを用いてハーフエッチングすることにより、Ｃｕ箔、電子デバイス１３の外部電極と接続するための電極パッド１に対応する箇所にだけ、Ｃｕの円柱状の金属柱４が２３μｍの厚みに形成される。このとき、もう片方のＣｕ箔面は保護フィルムでカバーした。このような方法によってＣｕの金属柱４を、Ｃｕ箔の片面上において電子デバイス１３の外部電極と接続するための電極パッド１に対応する箇所に形成した。本実施例でも実施例２、３と同様、電極パッド１全てに突起４を形成せずに電極パッド１の１つおきに形成した。円柱状の金属柱４のボトム直径は、この後に形成する電極パッド１の幅（７０μｍ）の約６０％に相当し、且つ電子デバイス１３の外部電極パッド上に形成したＡｕスタッドバンプのボトム直径（５６μｍ）の約７０％である４０μｍで作製した。また、金属柱４の直径（４０μｍ）は、本実施例で用いたＡｕスタッドバンプの先端直径（３０μｍ）の約１．３倍の寸法になっている。 Example 4
A fourth embodiment of the present invention will be described with reference to FIGS. 17 (d) and 22 (c). The structure of the interposer substrate used in Example 4 is the structure shown in FIG. 17 (d), and the manufacturing method thereof is as follows. Cu foil having a thickness of 35 μm is half-etched using a photolithography process, so that the Cu columnar metal column 4 is formed only at a position corresponding to the Cu foil and the electrode pad 1 for connection to the external electrode of the electronic device 13. Is formed to a thickness of 23 μm. At this time, the other Cu foil surface was covered with a protective film. By such a method, the Cu metal pillar 4 was formed on a surface corresponding to the electrode pad 1 for connecting to the external electrode of the electronic device 13 on one side of the Cu foil. In this example, as in Examples 2 and 3, every other electrode pad 1 was formed without forming protrusions 4 on all electrode pads 1. The bottom diameter of the columnar metal column 4 corresponds to about 60% of the width (70 μm) of the electrode pad 1 to be formed later, and the bottom diameter of the Au stud bump formed on the external electrode pad of the electronic device 13 ( 56 μm), which is about 70% of 40 μm. Further, the diameter (40 μm) of the metal pillar 4 is about 1.3 times the tip diameter (30 μm) of the Au stud bump used in this example.

その後、Ｃｕ箔の、金属柱４が形成されている面に対して、熱可塑性接着剤が両面に塗布されているトータル厚さ２５μｍの絶縁樹脂シート５になるフィルムが、真空プレス装置で貼り合わせられる。このとき。金属柱４はフィルム内部に埋没させられる。その後、表面全体に熱可塑性接着剤が露出している側のフィルム面に、厚さ１２μｍのＣｕ箔が真空プレス装置を用いて貼り合わせられる。その後、ＵＶ−ＹＡＧレーザを用い、金属柱４が形成されている側のＣｕ箔と後から貼り合わせたＣｕ箔の所定の箇所に貫通穴が形成され、デスミア処理が実施される。その後、スパッタ法および電解メッキ法を用いて貫通穴の内部にＣｕ膜を形成することにより、ビアを形成した。そして、フォトレジストを用いた露光、現像プロセスによって基板両面のＣｕ箔をパターンニングすることにより、正方形の電極パッド１，２と導体パターン１５とが形成される。このとき、導体パターン１５は電極パッド１と接続されていないので、外部電極パッド２とは電気的に接続していない。   Thereafter, a film that forms an insulating resin sheet 5 having a total thickness of 25 μm, on which the thermoplastic adhesive is applied on both surfaces, is bonded to the surface of the Cu foil on which the metal pillars 4 are formed by using a vacuum press device. It is done. At this time. The metal pillar 4 is buried inside the film. Thereafter, a 12 μm-thick Cu foil is bonded to the film surface on the side where the thermoplastic adhesive is exposed on the entire surface using a vacuum press apparatus. Thereafter, using a UV-YAG laser, a through hole is formed at a predetermined portion of the Cu foil on the side where the metal pillar 4 is formed and the Cu foil bonded later, and a desmear process is performed. Thereafter, a via film was formed by forming a Cu film inside the through hole using a sputtering method and an electrolytic plating method. Then, the square electrode pads 1 and 2 and the conductor pattern 15 are formed by patterning the Cu foil on both sides of the substrate by exposure and development processes using a photoresist. At this time, since the conductor pattern 15 is not connected to the electrode pad 1, it is not electrically connected to the external electrode pad 2.

次に、電解メッキ法により基板両面に、Ｎｉ（３μｍ）／ＳｎＡｇ３．５％（１０μｍ）膜が成膜される。このとき、電子デバイス１３と接続する箇所にのみメッキ膜が形成できるように、メッキ前に、基板の、電極パッド１側の面にフィルムマスクを貼り付けておき、メッキ後に剥離した。   Next, Ni (3 μm) / SnAg 3.5% (10 μm) films are formed on both surfaces of the substrate by electrolytic plating. At this time, a film mask was affixed to the surface of the substrate on the electrode pad 1 side before plating so that a plating film could be formed only at locations where the electronic device 13 was connected.

次に、インターポーザー基板の、電極パッド１側の面に、１５０℃で接着できる変成ポリイミドを主成分とした厚さ２５μｍの熱可塑性樹脂シート７が真空プレス装置で貼り合わせられる。そして、インターポーザー基板の、２次実装用のはんだボールを搭載する面には、厚さ２５μｍのアクリル系樹脂を主成分とする感光性樹脂が貼り合わせられる。最後に、感光性樹脂の所定の位置に露光、現像によって穴６を開けることで、２次実装用はんだボールを搭載する外部電極パッド２が露出される。このようにして、インターポーザー基板が完成する。   Next, a thermoplastic resin sheet 7 having a thickness of 25 μm mainly composed of modified polyimide that can be bonded at 150 ° C. is bonded to the surface of the interposer substrate on the electrode pad 1 side by a vacuum press apparatus. A photosensitive resin mainly composed of an acrylic resin having a thickness of 25 μm is bonded to the surface of the interposer substrate on which the solder balls for secondary mounting are mounted. Finally, the external electrode pads 2 on which the secondary mounting solder balls are mounted are exposed by opening holes 6 at predetermined positions of the photosensitive resin by exposure and development. In this way, the interposer substrate is completed.

このようにして作製した図１７（ｄ）に示すインターポーザー基板と、電子デバイス１１であるロジックＬＳＩを用いて、図２２（ｃ）に示す電子デバイスパッケージを作製した。なお、ロジックＬＳＩは、外形寸法が７ｍｍ×７ｍｍ×厚さ０．１５ｍｍ、電極パッドピッチが８０μｍ、電極パッドサイズが７０μｍ角のものを使用した。   An electronic device package shown in FIG. 22C was manufactured using the interposer substrate shown in FIG. 17D and the logic LSI which is the electronic device 11. The logic LSI used had an outer dimension of 7 mm × 7 mm × thickness 0.15 mm, an electrode pad pitch of 80 μm, and an electrode pad size of 70 μm square.

パッケージの作製方法は、初めに、電子デバイス（ロジックＬＳＩチップ）１３の外部電極パッド上に、Ａｕスタッドバンプボンダーを用いてＡｕスタッドバンプ１１が形成される。そして、電子デバイス１３とインターポーザー基板とが熱圧着式フリップチップマウンターを用いて接続される。このフリップチップ実装工程では、ピーク温度をＳｎＡｇはんだの融点以上となる２５０℃まで上げることで、Ａｕスタッドバンプ１１と接続される電極パッド１表面のＳｎＡｇはんだを融着させた。フリップチップ実装プロセスでの加熱と荷重により、インターポーザー基板表面の熱可塑性樹脂７とロジックＬＳＩチップの回路面とが接着され、Ａｕスタッドバンプ１１は熱可塑性樹脂７によって封止される。次に、Ｃｕで作製され、中心部に貫通穴１０が形成された図１０（ｂ）に示すような平板１６が、フリップチップマウンターを用いて熱可塑性樹脂７と熱圧着される。   In the package manufacturing method, Au stud bumps 11 are first formed on external electrode pads of an electronic device (logic LSI chip) 13 using an Au stud bump bonder. Then, the electronic device 13 and the interposer substrate are connected using a thermocompression-type flip chip mounter. In this flip chip mounting process, the SnAg solder on the surface of the electrode pad 1 connected to the Au stud bump 11 was fused by raising the peak temperature to 250 ° C. which is equal to or higher than the melting point of the SnAg solder. The thermoplastic resin 7 on the surface of the interposer substrate and the circuit surface of the logic LSI chip are bonded by heating and load in the flip chip mounting process, and the Au stud bump 11 is sealed with the thermoplastic resin 7. Next, a flat plate 16 as shown in FIG. 10B, which is made of Cu and has a through hole 10 formed in the center, is thermocompression bonded to the thermoplastic resin 7 using a flip chip mounter.

さらには、このようにして作製したサンプルが、１８０℃に加熱したヒーターステージ上に吸着固定される。そして、インターポーザー基板がＣｕの平板１６の端面２辺で折り曲げられてチップの裏面側と接着される。次に、インターポーザー基板の外部電極パッド２上に、マスクを用いたボール転写法により直径０．４ｍｍのＳｎＡｇ３．５％Ｃｕ０．５％のはんだボールが仮接着される。最後に、リフロープロセスによって外部電極パッド２上にＳｎＡｇＣｕバンプが形成される。このようにしてパッケージが完成する。   Furthermore, the sample produced in this way is adsorbed and fixed on a heater stage heated to 180 ° C. Then, the interposer substrate is bent at the two end surfaces of the Cu flat plate 16 and bonded to the back side of the chip. Next, a SnAg 3.5% Cu 0.5% solder ball having a diameter of 0.4 mm is temporarily bonded onto the external electrode pad 2 of the interposer substrate by a ball transfer method using a mask. Finally, SnAgCu bumps are formed on the external electrode pads 2 by a reflow process. In this way, the package is completed.

図２２（ｃ）に示す本発明の実施例４の電子デバイスパッケージについても、同様にＡｕスタッドバンプ１１と電極パッド１との接続箇所を断面観察したところ、電極パッド１の沈み込みが発生していないことを確認できた。   Similarly, in the electronic device package of Example 4 of the present invention shown in FIG. 22C, when the cross section of the connection point between the Au stud bump 11 and the electrode pad 1 is similarly observed, the electrode pad 1 is submerged. I was able to confirm that there was no.

（実施例５）
図４１（ｂ）と図４４を用いて本発明の実施例５を説明する。実施例５に用いたインターポーザー基板の構造は図４１（ｂ）に示す構造であり、その製造方法は次のとおりである。先ず、厚さ３５μｍのＣｕ箔の片面をフォトレジストを用いた露光、現像プロセスによってハーフエッチングすることにより、Ｃｕ箔の、電子デバイス１３の外部電極と接続するための電極パッド１に対応する箇所にだけ、Ｃｕの金属柱４が形成される。この時、もう片方のＣｕ箔面は保護フィルムでカバーした。金属柱４はその高さが２３μｍになるようＣｕ箔のハーフエッチングでテーパー形状に形成されている。このとき、円柱状の金属柱４のボトム直径は６０μｍ、トップ直径（パッケージを組み立てた時、Ａｕバンプに近い方）はこの後に形成する電極パッド１の幅（７０μｍ）の約６０％に相当し、且つ電子デバイス１３の外部電極パッド上に形成したＡｕスタッドバンプのボトム直径（５６μｍ）の約７０％である４０μｍで作製した。すなわち、Ｃｕの金属柱４を、Ｃｕ箔と接続されている部位すなわちボトム部の直径に対し、先端部（トップ部）にいくほど直径が小さいテーパー形状に形成した。 (Example 5)
A fifth embodiment of the present invention will be described with reference to FIG. 41 (b) and FIG. The structure of the interposer substrate used in Example 5 is the structure shown in FIG. 41B, and the manufacturing method thereof is as follows. First, one side of a 35 μm-thick Cu foil is half-etched by an exposure and development process using a photoresist, so that the Cu foil has a portion corresponding to the electrode pad 1 for connection to the external electrode of the electronic device 13. Only the Cu metal pillar 4 is formed. At this time, the other Cu foil surface was covered with a protective film. The metal pillar 4 is formed in a taper shape by half etching of Cu foil so that its height becomes 23 μm. At this time, the bottom diameter of the cylindrical metal pillar 4 is 60 μm, and the top diameter (the one closer to the Au bump when the package is assembled) corresponds to about 60% of the width (70 μm) of the electrode pad 1 to be formed later. And 40 μm, which is about 70% of the bottom diameter (56 μm) of the Au stud bump formed on the external electrode pad of the electronic device 13. That is, the Cu metal pillar 4 was formed in a tapered shape having a smaller diameter toward the tip (top) than the diameter of the portion connected to the Cu foil, that is, the bottom.

ここでテーパー形状の金属柱４の作製方法であるが、テーパー形状が無い金属柱４を形成する時よりもエッチングのスピードを早くし、且つフォトリソプロセスの露光時間を早くすることによってテーパー形状を制御した。このような方法によって形成されたＣｕの金属柱４は、実施例２〜４と同様、本実施例でも電子デバイス１３の外部電極と接続するための電極パッド１全てに対応する箇所には形成せずに電極パッド１の１つおきに形成した。   Here, the taper-shaped metal column 4 is produced, but the taper shape is controlled by increasing the etching speed and the exposure time of the photolithographic process faster than when forming the metal column 4 having no taper shape. did. The Cu metal pillars 4 formed by such a method are formed at locations corresponding to all the electrode pads 1 for connection to the external electrodes of the electronic device 13 in this embodiment as well as in the second to fourth embodiments. Instead, every other electrode pad 1 was formed.

その後、Ｃｕ箔の、金属柱４が形成されている面に対して、熱可塑性接着剤が両面に塗布されているトータル厚さ２３μｍの熱硬化性ポリイミドの絶縁樹脂シート５になるフィルムが、真空プレス装置で貼り合わせられる。このとき、金属柱４をフィルム表面にぎりぎり露出するかしないかの状態にした。その後、表面全体に熱可塑性接着剤が露出している側のフィルム面に、厚さ１２μｍのＣｕ箔が真空プレス装置を用いて貼り合わせる。そして、フォトレジストを用いた露光、現像プロセスによって基板両面のＣｕ箔をパターンニングすることにより、電極パッド１，２と導体パターン１５とが形成される。このとき、金属柱４は電極パッド１と外部電極パッド２とを接続するためのビアとして用いていないので、導体パターン１５は外部電極パッド２と電気的に接続していない。   After that, the film that becomes the insulating resin sheet 5 of the thermosetting polyimide having a total thickness of 23 μm in which the thermoplastic adhesive is applied to both surfaces of the surface of the Cu foil on which the metal pillars 4 are formed is a vacuum. Bonded with a press machine. At this time, the metal pillar 4 was in a state of being barely exposed on the film surface. Thereafter, a 12 μm-thick Cu foil is bonded to the film surface on the side where the thermoplastic adhesive is exposed on the entire surface using a vacuum press apparatus. Then, the electrode pads 1 and 2 and the conductor pattern 15 are formed by patterning the Cu foil on both sides of the substrate by exposure and development processes using a photoresist. At this time, since the metal pillar 4 is not used as a via for connecting the electrode pad 1 and the external electrode pad 2, the conductive pattern 15 is not electrically connected to the external electrode pad 2.

次に、電解メッキ法により基板両面に、Ｎｉ（３μｍ）／ＳｎＡｇ３．５％（１０μｍ）膜が成膜される。このとき、電子デバイス１３と接続する箇所にのみメッキ膜が形成できるように、メッキ前に、基板の、電極パッド１側の面にフィルムマスクを貼り付けておき、メッキ後に剥離した。次に、インターポーザー基板の、電極パッド１側の面に、１５０℃で接着できる変成ポリイミドを主成分とした厚さ２５μｍの熱可塑性樹脂シート７が真空プレス装置で貼り合わせられる。そして、インターポーザー基板の、２次実装用のはんだボールを搭載する面には、厚さ２５μｍのアクリル系樹脂を主成分とする感光性樹脂が貼り合わせられる。最後に、感光性樹脂の所定の位置に露光、現像によって穴６を開けることで、２次実装用はんだボールを搭載する外部電極パッド２が露出される。このようにして、インターポーザー基板が完成する。   Next, Ni (3 μm) / SnAg 3.5% (10 μm) films are formed on both surfaces of the substrate by electrolytic plating. At this time, a film mask was affixed to the surface of the substrate on the electrode pad 1 side before plating so that a plating film could be formed only at locations where the electronic device 13 was connected. Next, a thermoplastic resin sheet 7 having a thickness of 25 μm mainly composed of modified polyimide that can be bonded at 150 ° C. is bonded to the surface of the interposer substrate on the electrode pad 1 side by a vacuum press apparatus. A photosensitive resin mainly composed of an acrylic resin having a thickness of 25 μm is bonded to the surface of the interposer substrate on which the solder balls for secondary mounting are mounted. Finally, the external electrode pads 2 on which the secondary mounting solder balls are mounted are exposed by opening holes 6 at predetermined positions of the photosensitive resin by exposure and development. In this way, the interposer substrate is completed.

このようにして作製した図４１（ｂ）に示すインターポーザー基板と、電子デバイス１３であるＤＲＡＭチップを用いて、図４４に示す電子デバイスパッケージを作製した。なお、ＤＲＡＭチップは、外形寸法が１０．５ｍｍ×１２．５ｍｍ×厚さ０．１５ｍｍ、電極パッドピッチが９０μｍ、電極パッドサイズが７０μｍ角のものを使用した。   The electronic device package shown in FIG. 44 was manufactured using the interposer substrate shown in FIG. 41B and the DRAM chip as the electronic device 13 manufactured as described above. A DRAM chip having an outer dimension of 10.5 mm × 12.5 mm × thickness 0.15 mm, an electrode pad pitch of 90 μm, and an electrode pad size of 70 μm square was used.

パッケージの作製方法は次のとおりである。Ａｕスタッドバンプ１１が形成されたＤＲＡＭチップ１３と、インターポーザー基板とが熱圧着式フリップチップマウンターを用いてピーク温度２５０℃で接続される。このフリップチップ実装工程では加熱と荷重により、インターポーザー基板表面の熱可塑性樹脂７とＤＲＡＭチップの回路面とが接着され、Ａｕスタッドバンプ１１は熱可塑性樹脂７によって封止される。次に、このようにして作製したサンプルが、１８０℃に加熱したヒーターステージ上に吸着固定される。そして、インターポーザー基板が、ＤＲＡＭチップの端面２辺で折り曲げられてチップの裏面側と接着される。次に、インターポーザー基板の外部電極パッド２上に、マスクを用いたボール転写法により直径０．４ｍｍのＳｎＡｇ３．５％Ｃｕ０．５％のはんだボールが仮接着される。その後、リフロープロセスによって外部電極パッド２上にＳｎＡｇＣｕバンプが形成される。このようにしてパッケージが完成する。   A method for manufacturing the package is as follows. The DRAM chip 13 on which the Au stud bump 11 is formed and the interposer substrate are connected at a peak temperature of 250 ° C. using a thermocompression-type flip chip mounter. In this flip chip mounting process, the thermoplastic resin 7 on the surface of the interposer substrate and the circuit surface of the DRAM chip are bonded by heating and load, and the Au stud bumps 11 are sealed with the thermoplastic resin 7. Next, the sample produced in this way is adsorbed and fixed on a heater stage heated to 180 ° C. Then, the interposer substrate is bent at the two end faces of the DRAM chip and bonded to the back side of the chip. Next, a SnAg 3.5% Cu 0.5% solder ball having a diameter of 0.4 mm is temporarily bonded onto the external electrode pad 2 of the interposer substrate by a ball transfer method using a mask. Thereafter, SnAgCu bumps are formed on the external electrode pads 2 by a reflow process. In this way, the package is completed.

図４４に示す本発明の実施例５の電子デバイスパッケージについても、同様にＡｕスタッドバンプ１１と電極パッド１との接続箇所を断面観察したところ、電極パッド１の沈み込みが発生していないことを確認できた。   Similarly, in the electronic device package of Example 5 of the present invention shown in FIG. 44, when the cross-section of the connection portion between the Au stud bump 11 and the electrode pad 1 is observed, it is found that the electrode pad 1 does not sink. It could be confirmed.

（実施例６）
図４１（ｂ）と図４５（ｂ）を用いて本発明の実施例６を説明する。実施例６に用いたインターポーザー基板の構造は図４５（ｂ）に示す構造であり、作製方法は実施例５と同じなので詳細は省略する。図４１（ｂ）に示すインターポーザー基板と電子デバイス１３であるロジックＬＳＩ（外形寸法：７ｍｍ×７ｍｍ×厚さ０．１５ｍｍ、電極パッドピッチ：８０μｍ、電極パッドサイズ：７０μｍ角）を用いて、図４５（ｂ）に示す電子デバイスパッケージを作製した。 (Example 6)
A sixth embodiment of the present invention will be described with reference to FIGS. 41 (b) and 45 (b). The structure of the interposer substrate used in Example 6 is the structure shown in FIG. 45 (b), and the manufacturing method is the same as that of Example 5, so the details are omitted. The logic circuit (outer dimensions: 7 mm × 7 mm × thickness 0.15 mm, electrode pad pitch: 80 μm, electrode pad size: 70 μm square) as the interposer substrate and electronic device 13 shown in FIG. An electronic device package shown in 45 (b) was produced.

パッケージの作製方法は次のとおりである。先ず、Ａｕスタッドバンプ１１が形成されたロジックＬＳＩチップと、インターポーザー基板とが熱圧着式フリップチップマウンターを用いてピーク温度２５０℃で接続される。このフリップチップ実装工程では加熱と荷重によって、インターポーザー基板表面の熱可塑性樹脂７とロジックＬＳＩチップの回路面とが接着され、熱可塑性樹脂７によってＡｕスタッドバンプ１１が封止される。次に、図１０（ｂ）に示すような中心部に貫通穴１０が形成された平板１６（材料はＣｕ）が、フリップチップマウンターを用いてインターポーザー基板表面の熱可塑性樹脂７と熱圧着される。次に、このようにして作製したサンプルが、１８０℃に加熱したヒーターステージ上に吸着固定される。そして、インターポーザー基板が、Ｃｕの平板１６の端面２辺で折り曲げられてチップの裏面側と接着される。次に、インターポーザー基板の外部電極パッド２上に、マスクを用いたボール転写法により直径０．４ｍｍのＳｎＡｇ３．５％Ｃｕ０．５％のはんだボールが仮接着される。最後に、リフロープロセスによって外部電極パッド２上にＳｎＡｇＣｕバンプが形成される。このようにしてパッケージが完成する。   A method for manufacturing the package is as follows. First, the logic LSI chip on which the Au stud bump 11 is formed and the interposer substrate are connected at a peak temperature of 250 ° C. using a thermocompression-type flip chip mounter. In this flip chip mounting process, the thermoplastic resin 7 on the surface of the interposer substrate and the circuit surface of the logic LSI chip are bonded by heating and load, and the Au stud bumps 11 are sealed with the thermoplastic resin 7. Next, a flat plate 16 (the material is Cu) having a through hole 10 formed in the center as shown in FIG. 10B is thermocompression bonded to the thermoplastic resin 7 on the surface of the interposer substrate using a flip chip mounter. The Next, the sample produced in this way is adsorbed and fixed on a heater stage heated to 180 ° C. Then, the interposer substrate is bent at the two end surfaces of the Cu flat plate 16 and bonded to the back side of the chip. Next, a SnAg 3.5% Cu 0.5% solder ball having a diameter of 0.4 mm is temporarily bonded onto the external electrode pad 2 of the interposer substrate by a ball transfer method using a mask. Finally, SnAgCu bumps are formed on the external electrode pads 2 by a reflow process. In this way, the package is completed.

図４５（ｂ）に示す本発明の実施例６の電子デバイスパッケージについても、同様にＡｕスタッドバンプ１１と電極パッド１との接続箇所を断面観察したところ、電極パッド１の沈み込みが発生していないことを確認できた。   Similarly, in the electronic device package of Example 6 of the present invention shown in FIG. 45B, when the cross-section of the connection point between the Au stud bump 11 and the electrode pad 1 is similarly observed, the electrode pad 1 is submerged. I was able to confirm that there was no.

（実施例７）
図４６を用いて本発明の実施例７を説明する。図４６に示す本発明の実施例７は、図４４に示す実施例５の構造のパッケージを２つ積層することにより作製した。 (Example 7)
A seventh embodiment of the present invention will be described with reference to FIG. Example 7 of the present invention shown in FIG. 46 was produced by stacking two packages having the structure of Example 5 shown in FIG.

本発明の実施例７の作製方法は、先ず、実施例５のパッケージのはんだボール１２側の面が上向きにされ、はんだボール１２にフラックスが塗布される。次に、このパッケージが、もう一つの、実施例５のパッケージの上に、フリップチップ実装マウンターを用いてピックアップされ、上下の位置合わせが実施される。その後、下方のパッケージの外部電極パッド２に、上方のパッケージのはんだボール１２がフラックスにより仮接着される。   In the manufacturing method of the seventh embodiment of the present invention, first, the solder ball 12 side surface of the package of the fifth embodiment is faced upward, and flux is applied to the solder balls 12. Next, this package is picked up on the other package of Example 5 by using a flip chip mounting mounter, and the vertical alignment is performed. Thereafter, the solder balls 12 of the upper package are temporarily bonded to the external electrode pads 2 of the lower package by flux.

その後、積層されたパッケージがリフロー炉に投入され、上下のパッケージのはんだ接続が行われる。このようにして、図４６に示す実施例７の電子デバイスパッケージが完成する。   Thereafter, the stacked packages are put into a reflow furnace, and solder connection between the upper and lower packages is performed. In this way, the electronic device package of Example 7 shown in FIG. 46 is completed.

本発明の実施例７のように、ＤＲＡＭチップを２つ用いた３次元実装パッケージを作製することにより、実施例５よりも記憶容量が２倍となる大容量メモリパッケージを実現することができた。   By producing a three-dimensional mounting package using two DRAM chips as in Example 7 of the present invention, a large-capacity memory package having a storage capacity twice that of Example 5 could be realized. .

また、本発明の実施例７の３次元実装パッケージを、パソコン、サーバー、ワークステーションなどの電子機器に実装されているメモリモジュール基板に搭載することにより、これらの電子機器の記憶容量をアップさせ、より電子機器の高性能化を実現することができた。   Further, by mounting the three-dimensional mounting package of Example 7 of the present invention on a memory module substrate mounted on an electronic device such as a personal computer, a server, or a workstation, the storage capacity of these electronic devices is increased, We were able to realize higher performance electronic devices.

（実施例８）
図４７を用いて本発明の実施例８を説明する。図４７に示す本発明の実施例８は、図４５（ｂ）に示す本発明の実施例６のパッケージ（ロジックＬＳＩを用いたパッケージ）の上に、図４６に示す本発明の実施例７のパッケージ（ＤＲＡＭチップを２段積層したパッケージ）を積層することにより作製した。 (Example 8)
An eighth embodiment of the present invention will be described with reference to FIG. The eighth embodiment of the present invention shown in FIG. 47 is the same as the seventh embodiment of the present invention shown in FIG. 46 on the package (package using a logic LSI) of the sixth embodiment of the present invention shown in FIG. A package (a package in which two stages of DRAM chips are stacked) was stacked.

本発明の実施例８の作製方法における、パッケージの積層方法は、実施例７に示す方法と同じなので省略する。   The method for stacking the packages in the manufacturing method of Example 8 of the present invention is the same as the method shown in Example 7 and is therefore omitted.

本発明の実施例８のように、ロジックＬＳＩチップとＤＲＡＭチップを２つ積層した３次元実装パッケージを実現することにより、実装面積が小さく、且つ記憶容量が大容量なシステムインパッケージ（ＳｉＰ）を実現することができた。   As in the eighth embodiment of the present invention, a system-in-package (SiP) having a small mounting area and a large storage capacity is realized by realizing a three-dimensional mounting package in which two logic LSI chips and two DRAM chips are stacked. Could be realized.

また、このようなＳｉＰを携帯電話、デジタルカメラなどの電子機器に搭載することにより、これらの電子機器の小型化を実現することができた。   In addition, by mounting such SiP on electronic devices such as mobile phones and digital cameras, it was possible to reduce the size of these electronic devices.

（実施例９）
図４１（ｂ）と図４５（ｃ）を用いて本発明の実施例９を説明する。実施例９に用いたインターポーザー基板の構造は図４５（ｂ）に示す構造であり、その製造方法は実施例５で説明した内容と同じなので詳細は省略する。 Example 9
A ninth embodiment of the present invention will be described with reference to FIGS. 41 (b) and 45 (c). The structure of the interposer substrate used in Example 9 is the structure shown in FIG. 45 (b), and the manufacturing method is the same as that described in Example 5, so the details are omitted.

図４１（ｂ）に示すインターポーザー基板と、電子デバイス１３であるフォトダイオード及び信号処理ＬＳＩチップとを用いて、図４５（ｃ）に示す半導体パッケージを作製した。なお、フォトダイオードは、外形寸法が１．２ｍｍ×０．５ｍｍ×厚さ０．２ｍｍ、電極パッドピッチが１３０μｍ、電極パッドサイズが７０μｍ角のものを用いた。信号処理ＬＳＩチップは、外形寸法が１．５ｍｍ×１．８ｍｍ×厚さ０．３５ｍｍ、電極パッドピッチが１００μｍ、電極パッドサイズが７０μｍ角のものを用いた。   A semiconductor package shown in FIG. 45C was manufactured using the interposer substrate shown in FIG. 41B and the photodiode and signal processing LSI chip as the electronic device 13. A photodiode having an outer dimension of 1.2 mm × 0.5 mm × thickness 0.2 mm, an electrode pad pitch of 130 μm, and an electrode pad size of 70 μm square was used. A signal processing LSI chip having an external dimension of 1.5 mm × 1.8 mm × thickness of 0.35 mm, an electrode pad pitch of 100 μm, and an electrode pad size of 70 μm square was used.

パッケージの作製方法は次のとおりである。先ず、Ａｕスタッドバンプ１１が外部電極上に形成されたフォトダイオードと、信号処理ＬＳＩチップとがインターポーザー基板に熱圧着式フリップチップマウンターを用いてピーク温度２５０℃で接続される。このフリップチップ実装工程での加熱と荷重によって、インターポーザー基板表面の熱可塑性樹脂７と、フォトダイオードおよび信号処理ＬＳＩチップの回路面とが接着され、熱可塑性樹脂７によってＡｕスタッドバンプ１１が封止される。次に、図１０（ｄ）に示すような中心部にキャビティ１７が形成されたＣｕ平板１６が、フリップチップマウンターを用いて熱可塑性樹脂７と熱圧着される。次に、このようにして作製したサンプルが、１８０℃に加熱したヒーターステージ上に吸着固定される。そして、インターポーザー基板が、Ｃｕの平板１６の端面２辺で折り曲げられてチップの裏面側と接着される。次に、インターポーザー基板の外部電極パッド２上に、マスクを用いたボール転写法により直径０．４ｍｍのＳｎＡｇ３．５％Ｃｕ０．５％のはんだボールが仮接着される。そして、リフロープロセスによって外部電極パッド２上にＳｎＡｇＣｕバンプが形成される。その後、電子デバイス１３の裏面側のインターポーザー基板の外部電極に、容量０．１μＦで１００５タイプのチップコンデンサ（受動部品１８）が６個、はんだペースト１９を用いてリフローで実装される。このようにして、図４５（ｃ）に示す電子デバイスパッケージが完成する。   A method for manufacturing the package is as follows. First, a photodiode having an Au stud bump 11 formed on an external electrode and a signal processing LSI chip are connected to an interposer substrate at a peak temperature of 250 ° C. using a thermo-compression flip chip mounter. The thermoplastic resin 7 on the surface of the interposer substrate and the circuit surface of the photodiode and the signal processing LSI chip are bonded by the heating and load in the flip chip mounting process, and the Au stud bump 11 is sealed by the thermoplastic resin 7. Is done. Next, a Cu flat plate 16 having a cavity 17 formed at the center as shown in FIG. 10D is thermocompression bonded to the thermoplastic resin 7 using a flip chip mounter. Next, the sample produced in this way is adsorbed and fixed on a heater stage heated to 180 ° C. Then, the interposer substrate is bent at the two end surfaces of the Cu flat plate 16 and bonded to the back side of the chip. Next, a SnAg 3.5% Cu 0.5% solder ball having a diameter of 0.4 mm is temporarily bonded onto the external electrode pad 2 of the interposer substrate by a ball transfer method using a mask. Then, SnAgCu bumps are formed on the external electrode pads 2 by a reflow process. Thereafter, six 1005 type chip capacitors (passive components 18) having a capacitance of 0.1 μF and solder paste 19 are mounted on the external electrodes of the interposer substrate on the back side of the electronic device 13 by reflow. In this way, the electronic device package shown in FIG. 45 (c) is completed.

図４５（ｃ）に示す本発明の実施例９の構造にすることにより、本来ならばパッケージの周囲のマザーボード上に実装しなければならないデカップリングコンデンサをパッケージ上に実装することが可能になり、より高密度実装が可能な電子デバイスパッケージを実現できた。また冷却効率が高いパッケージも実現できた。   With the structure of the ninth embodiment of the present invention shown in FIG. 45 (c), it becomes possible to mount a decoupling capacitor that must be mounted on the motherboard around the package on the package. An electronic device package capable of higher density mounting has been realized. A package with high cooling efficiency was also realized.

以上、本発明の実施例について種々述べてきたが、本発明は上記の実施例に限定されるものではなく、発明の精神を逸脱しない範囲でさらに多くの改変を施しえるのは言うまでも無いことである。   Although various embodiments of the present invention have been described above, the present invention is not limited to the above-described embodiments, and it goes without saying that more modifications can be made without departing from the spirit of the invention. That is.

本発明の実施の形態１に係わるインターポーザー基板を示す断面図である。It is sectional drawing which shows the interposer board | substrate concerning Embodiment 1 of this invention. 本発明のインターポーザー基板に備わる金属柱の高さの有効値を説明するための図である。It is a figure for demonstrating the effective value of the height of the metal pillar with which the interposer board | substrate of this invention is equipped. 本発明のインターポーザー基板に備わる金属柱の高さの有効値を説明するための図である。It is a figure for demonstrating the effective value of the height of the metal pillar with which the interposer board | substrate of this invention is equipped. 本発明の実施の形態１のインターポーザー基板を用いて作製した本発明の電子デバイスパッケージ（その１）を示す断面図である。It is sectional drawing which shows the electronic device package (the 1) of this invention produced using the interposer board | substrate of Embodiment 1 of this invention. 本発明の電子デバイスパッケージ（その１）を真上から透視した図である。It is the figure which saw through the electronic device package (the 1) of the present invention from right above. 本発明の実施の形態２に係わるインターポーザー基板を示す断面図である。It is sectional drawing which shows the interposer board | substrate concerning Embodiment 2 of this invention. 本発明の実施の形態２のインターポーザー基板を用いて作製した本発明の電子デバイスパッケージ（その２）を示す断面図である。It is sectional drawing which shows the electronic device package (the 2) of this invention produced using the interposer board | substrate of Embodiment 2 of this invention. 本発明の電子デバイスパッケージ（その２）を真上から透視した図である。It is the figure which saw through the electronic device package (the 2) of this invention from right above. 本発明の実施の形態２のインターポーザー基板を用いて作製した本発明の電子デバイスパッケージ（その３）を示す断面図である。It is sectional drawing which shows the electronic device package (the 3) of this invention produced using the interposer board | substrate of Embodiment 2 of this invention. 本発明の電子デバイスパッケージ（その３）を真上から透視した図であり、本発明の実施の電子デバイスパッケージ（その３）に用いている平板と半導体デバイスとの位置関係を説明した図である。It is the figure which saw through the electronic device package (the 3) of this invention from right above, and is the figure explaining the positional relationship of the flat plate and semiconductor device which are used for the electronic device package (the 3) of implementation of this invention . 本発明の実施の形態２のインターポーザー基板を用いて作製した本発明の電子デバイスパッケージ（その４）を示す断面図である。It is sectional drawing which shows the electronic device package (the 4) of this invention produced using the interposer board | substrate of Embodiment 2 of this invention. 本発明の電子デバイスパッケージ（その４）を真上から透視した図である。It is the figure which saw through the electronic device package (the 4) of this invention from right above. 本発明の実施の形態２のインターポーザー基板を用いて作製した本発明の電子デバイスパッケージ（その５）を示す断面図である。It is sectional drawing which shows the electronic device package (the 5) of this invention produced using the interposer board | substrate of Embodiment 2 of this invention. 本発明の電子デバイスパッケージ（その５）を真上から透視した図である。It is the figure which saw through the electronic device package (the 5) of this invention from right above. 本発明の実施の形態３に係わるインターポーザー基板を示す断面図である。It is sectional drawing which shows the interposer board | substrate concerning Embodiment 3 of this invention. 本発明の実施の形態３のインターポーザー基板を用いて作製した本発明の電子デバイスパッケージ（その６）を示す断面図である。It is sectional drawing which shows the electronic device package (the 6) of this invention produced using the interposer board | substrate of Embodiment 3 of this invention. 本発明の実施の形態４に係わるインターポーザー基板を示す断面図である。It is sectional drawing which shows the interposer board | substrate concerning Embodiment 4 of this invention. 本発明の実施の形態４のインターポーザー基板を用いて作製した本発明の電子デバイスパッケージ（その７）を示す断面図である。It is sectional drawing which shows the electronic device package (the 7) of this invention produced using the interposer board | substrate of Embodiment 4 of this invention. 本発明の実施の形態４のインターポーザー基板を用いて作製した本発明の電子デバイスパッケージ（その８）を示す断面図である。It is sectional drawing which shows the electronic device package (the 8) of this invention produced using the interposer board | substrate of Embodiment 4 of this invention. 本発明の実施の形態４のインターポーザー基板を用いて作製した本発明の電子デバイスパッケージ（その９）を示す断面図である。It is sectional drawing which shows the electronic device package (the 9) of this invention produced using the interposer board | substrate of Embodiment 4 of this invention. 本発明の電子デバイスパッケージ（その９）を真上から透視した図である。It is the figure which saw through the electronic device package (the 9) of this invention from right above. 本発明の実施の形態４のインターポーザー基板を用いて作製した本発明の電子デバイスパッケージ（その１０）を示す断面図である。It is sectional drawing which shows the electronic device package (the 10) of this invention produced using the interposer board | substrate of Embodiment 4 of this invention. 本発明の電子デバイスパッケージ（その１０）を真上から透視した図である。It is the figure which saw through the electronic device package (the 10) of this invention from right above. 本発明の実施の形態５に係わるインターポーザー基板を示す断面図である。It is sectional drawing which shows the interposer board | substrate concerning Embodiment 5 of this invention. 本発明の実施の形態５のインターポーザー基板を用いて作製した本発明の電子デバイスパッケージ（その１１）を示す断面図である。It is sectional drawing which shows the electronic device package (the 11) of this invention produced using the interposer board | substrate of Embodiment 5 of this invention. 本発明の実施の形態６に係わるインターポーザー基板を示す断面図である。It is sectional drawing which shows the interposer board | substrate concerning Embodiment 6 of this invention. 本発明の実施の形態６のインターポーザー基板を用いて作製した本発明の電子デバイスパッケージ（その１２）を示す断面図である。It is sectional drawing which shows the electronic device package (the 12) of this invention produced using the interposer board | substrate of Embodiment 6 of this invention. 本発明の実施の形態６のインターポーザー基板を用いて作製した本発明の電子デバイスパッケージ（その１３）を示す断面図である。It is sectional drawing which shows the electronic device package (the 13) of this invention produced using the interposer board | substrate of Embodiment 6 of this invention. 本発明の実施の形態６のインターポーザー基板を用いて作製した本発明の電子デバイスパッケージ（その１４）を示す断面図である。It is sectional drawing which shows the electronic device package (the 14) of this invention produced using the interposer board | substrate of Embodiment 6 of this invention. 本発明の実施の形態６のインターポーザー基板を用いて作製した本発明の電子デバイスパッケージ（その１５）を示す断面図である。It is sectional drawing which shows the electronic device package (the 15) of this invention produced using the interposer board | substrate of Embodiment 6 of this invention. 本発明の実施の形態７に係わるインターポーザー基板を示す断面図である。It is sectional drawing which shows the interposer board | substrate concerning Embodiment 7 of this invention. 本発明の実施の形態７のインターポーザー基板を用いて作製した本発明の電子デバイスパッケージ（その１６）を示す断面図である。It is sectional drawing which shows the electronic device package (the 16) of this invention produced using the interposer board | substrate of Embodiment 7 of this invention. 本発明の実施の形態８に係わるインターポーザー基板を示す断面図である。It is sectional drawing which shows the interposer board | substrate concerning Embodiment 8 of this invention. 本発明の実施の形態８のインターポーザー基板を用いて作製した本発明の電子デバイスパッケージ（その１７）を示す断面図である。It is sectional drawing which shows the electronic device package (the 17) of this invention produced using the interposer board | substrate of Embodiment 8 of this invention. 本発明の実施の形態８のインターポーザー基板を用いて作製した本発明の電子デバイスパッケージ（その１８）を示す断面図である。It is sectional drawing which shows the electronic device package (the 18) of this invention produced using the interposer board | substrate of Embodiment 8 of this invention. 本発明の実施の形態８のインターポーザー基板を用いて作製した本発明の電子デバイスパッケージ（その１９）を示す断面図である。It is sectional drawing which shows the electronic device package (the 19) of this invention produced using the interposer board | substrate of Embodiment 8 of this invention. 本発明の実施の形態８のインターポーザー基板を用いて作製した本発明の電子デバイスパッケージ（その２０）を示す断面図である。It is sectional drawing which shows the electronic device package (the 20) of this invention produced using the interposer board | substrate of Embodiment 8 of this invention. 本発明の実施の形態９に係わるインターポーザー基板を示す断面図である。It is sectional drawing which shows the interposer board | substrate concerning Embodiment 9 of this invention. 図３８に示したインターポーザー基板の形態における金属柱の変形例を示す部分断面図である。It is a fragmentary sectional view which shows the modification of the metal pillar in the form of the interposer board | substrate shown in FIG. 本発明の実施の形態９のインターポーザー基板を用いて作製した本発明の電子デバイスパッケージ（その２１）を示す断面図である。It is sectional drawing which shows the electronic device package (the 21) of this invention produced using the interposer board | substrate of Embodiment 9 of this invention. 本発明の実施の形態１０に係わるインターポーザー基板を示す断面図である。It is sectional drawing which shows the interposer board | substrate concerning Embodiment 10 of this invention. 本発明の実施の形態１０のインターポーザー基板を用いて作製した本発明の電子デバイスパッケージ（その２２）を示す断面図である。It is sectional drawing which shows the electronic device package (the 22) of this invention produced using the interposer board | substrate of Embodiment 10 of this invention. 本発明の実施の形態１０のインターポーザー基板を用いて作製した本発明の電子デバイスパッケージ（その２３）を示す断面図である。It is sectional drawing which shows the electronic device package (the 23) of this invention produced using the interposer board | substrate of Embodiment 10 of this invention. 本発明の実施の形態１０のインターポーザー基板を用いて作製した本発明の電子デバイスパッケージ（その２４）を示す断面図である。It is sectional drawing which shows the electronic device package (the 24) of this invention produced using the interposer board | substrate of Embodiment 10 of this invention. 本発明の実施の形態１０のインターポーザー基板を用いて作製した本発明の電子デバイスパッケージ（その２５）を示す断面図である。It is sectional drawing which shows the electronic device package (the 25) of this invention produced using the interposer board | substrate of Embodiment 10 of this invention. 本発明の実施の形態１１に係わる３次元実装パッケージ（その１）を示す断面図である。It is sectional drawing which shows the three-dimensional mounting package (the 1) concerning Embodiment 11 of this invention. 本発明の実施の形態１２に係わる３次元実装パッケージ（その２）を示す断面図である。It is sectional drawing which shows the three-dimensional mounting package (the 2) concerning Embodiment 12 of this invention. 本発明の実施の形態１３に係わる３次元実装パッケージ（その３）を示す断面図である。It is sectional drawing which shows the three-dimensional mounting package (the 3) concerning Embodiment 13 of this invention. 従来のインターポーザー基板（その１）を示した図である。It is the figure which showed the conventional interposer board | substrate (the 1). 従来の電子デバイスパッケージ（その１）を示した図である。It is the figure which showed the conventional electronic device package (the 1). 従来のインターポーザー基板（その２）を示した図である。It is the figure which showed the conventional interposer board | substrate (the 2). 従来の電子デバイスパッケージ（その２）を示した図である。It is the figure which showed the conventional electronic device package (the 2). 従来の電子デバイスパッケージ（その３）を示した図である。It is the figure which showed the conventional electronic device package (the 3). 従来のインターポーザー基板（その３）を示した図である。It is the figure which showed the conventional interposer board | substrate (the 3). 従来の電子デバイスパッケージ（その４）を示した図である。It is the figure which showed the conventional electronic device package (the 4).

符号の説明Explanation of symbols

１：電子デバイスと接続するインターポーザー基板の電極パッド
２：２次実装用のはんだボールを搭載する外部電極パッド
３：ソルダーレジスト
４：金属柱
５：絶縁樹脂シート
６：穴
７：熱可塑性樹脂
８：樹脂硬化前の熱硬化性樹脂
１０：貫通穴
１１：Ａｕスタッドバンプ
１２：はんだボール
１３：電子デバイス
１４：アンダーフィル樹脂
１５：導体パターン
１６：平板
１７：キャビティ
１８：受動部品（コンデンサ、抵抗、インダクタ）
１９：はんだ
２１：配線パターン 1: Electrode pad of interposer substrate connected to electronic device 2: External electrode pad for mounting solder ball for secondary mounting 3: Solder resist 4: Metal pillar 5: Insulating resin sheet 6: Hole 7: Thermoplastic resin 8 : Thermosetting resin before resin curing 10: Through hole 11: Au stud bump 12: Solder ball 13: Electronic device 14: Underfill resin 15: Conductor pattern 16: Flat plate 17: Cavity 18: Passive components (capacitor, resistor, Inductor)
19: Solder 21: Wiring pattern

Claims (13)

絶縁樹脂シートと、
前記絶縁樹脂シートの少なくとも一方の面に配設された複数の電極パッドと、を有するインターポーザー基板において、
前記複数の電極パッドのうち、少なくとも一つの電極パッドの真下の絶縁樹脂シート中で、かつ、前記絶縁樹脂シートの電極パッド形成面と交差する方向に延びる金属柱を備え、
前記金属柱の少なくとも電極パッド側の端部での横断面積が、前記電極パッドの面積の４０％以上１００％以下であり、かつ、前記電極パッドと電子デバイスの一面に形成されたうちの一つのバンプとの接触面積以上であることを特徴とするインターポーザー基板。 An insulating resin sheet;
In an interposer substrate having a plurality of electrode pads disposed on at least one surface of the insulating resin sheet,
Among the plurality of electrode pads, in the insulating resin sheet directly below at least one electrode pad, and comprising a metal column extending in a direction intersecting the electrode pad forming surface of the insulating resin sheet,
The cross-sectional area at least at the end of the metal column on the electrode pad side is 40% or more and 100% or less of the area of the electrode pad, and one of the electrode pads and one of the electronic devices formed on one surface of the electronic device. features and to Louis interposer substrate that is at least the contact area between the bumps. 電極パッドの真下に備えられる金属柱が、当該電極パッドと接触している場合であって、
前記電極パッドに外接する円の半径をａ、前記電極パッドと接続される、電子デバイスの一面に形成された一のバンプの先端半径をｂ、前記電極パッドの中心に加わる荷重をｗ、前記電極パッド及び前記金属柱の構成材料の縦弾性率をＥ、前記電極パッド及び前記金属柱の構成材料のポアソン比をν、前記電極パッドの厚みをｔm 、前記金属柱の高さをｔb としたとき、前記金属柱の高さｔb が、
Figure 0005098220
の関係式を満たす値であることを特徴とする請求項１に記載のインターポーザー基板。 The metal column provided directly under the electrode pad is in contact with the electrode pad,
The radius of the circle circumscribing the electrode pad is a, the tip radius of one bump formed on one surface of the electronic device connected to the electrode pad is b, the load applied to the center of the electrode pad is w, and the electrode The longitudinal elastic modulus of the constituent material of the pad and the metal column is E, the Poisson's ratio of the constituent material of the electrode pad and the metal column is ν, the thickness of the electrode pad is t m , and the height of the metal column is t b When the height t b of the metal pillar is
Figure 0005098220
The interposer substrate according to claim 1 , wherein the interposer substrate has a value satisfying the relational expression: 前記金属柱の高さｔb が少なくとも２μｍであることを特徴とする請求項２に記載のインターポーザー基板。 The interposer substrate according to claim 2 , wherein a height t b of the metal pillar is at least 2 μm. 電極パッドの真下に備えられる金属柱は当該電極パッドと接触していないことを特徴とする請求項１に記載のインターポーザー基板。 2. The interposer substrate according to claim 1 , wherein a metal column provided immediately below the electrode pad is not in contact with the electrode pad. 前記絶縁樹脂シートの前記複数の電極パッドが配された面とは反対側の面に、導体パターン及びこれを覆う絶縁層を有することを特徴とする請求項１から４のいずれか１項に記載のインターポーザー基板。 Said insulating said plurality of surfaces opposite to the electrode pad disposed surface of the resin sheet, according to any one of claims 1, characterized in that it comprises a conductive pattern and an insulating layer covering the 4 Interposer board. 前記金属柱の先端が、前記絶縁樹脂シートの表面から露出しておらず、前記絶縁樹脂シートの内部にあることを特徴とする請求項１から５のいずれか１項に記載のインターポーザー基板。 The interposer substrate according to any one of claims 1 to 5 , wherein a tip of the metal column is not exposed from a surface of the insulating resin sheet and is inside the insulating resin sheet. 前記金属柱が、前記絶縁樹脂シートの電極パッド形成面に向かって細くなるテーパー形状を有していることを特徴とする請求項１から６のいずれかに記載のインターポーザー基板。 The interposer substrate according to any one of claims 1 to 6 , wherein the metal pillar has a tapered shape that becomes narrower toward an electrode pad forming surface of the insulating resin sheet. 少なくとも１つ以上の電子デバイスと、
請求項１から７のいずれか１項に記載のインターポーザー基板と、
平板とを有し、
前記インターポーザー基板に設けられた複数の電極パッドに前記電子デバイスの一面に形成された複数のバンプが接続されると共に、前記平板が前記電子デバイスの周囲に少なくとも１つ以上配置された電子デバイスパッケージ。 At least one or more electronic devices;
The interposer substrate according to any one of claims 1 to 7 ,
A flat plate,
An electronic device package in which a plurality of bumps formed on one surface of the electronic device are connected to a plurality of electrode pads provided on the interposer substrate, and at least one flat plate is disposed around the electronic device. . 少なくとも１つ以上の電子デバイスと、
請求項１から７のいずれか１項に記載のインターポーザー基板と、
平板とを有し、
前記インターポーザー基板に設けられた複数の電極パッドに前記電子デバイスの一面に形成された複数のバンプが接続されると共に、前記平板が前記電子デバイスの周囲に少なくとも１つ以上配置され、かつ、前記インターポーザー基板が折り曲げられて前記電子デバイスの少なくとも、前記バンプが形成された面とは反対側に外部端子が設けられた電子デバイスパッケージ。 At least one or more electronic devices;
The interposer substrate according to any one of claims 1 to 7 ,
A flat plate,
A plurality of bumps formed on one surface of the electronic device are connected to a plurality of electrode pads provided on the interposer substrate, and at least one flat plate is disposed around the electronic device, and An electronic device package in which an external terminal is provided at least on the side opposite to the surface on which the bump is formed of the electronic device by bending an interposer substrate. 前記平板として、前記電子デバイスが入る貫通穴が形成された平板を用いていることを特徴とする請求項８または９に記載の電子デバイスパッケージ。 As the flat plate, the electronic device package of claim 8 or 9, characterized in that by using a flat plate through hole, wherein the electronic device enters is formed. 前記平板として、前記電子デバイスが入るキャビティが形成された平板を用いていることを特徴とする請求項８または９に記載の電子デバイスパッケージ。 As the flat plate, the electronic device package of claim 8 or 9, characterized in that by using a flat plate having a cavity in which the electronic device enters is formed. 前記インターポーザー基板に受動素子が実装されていることを特徴とする請求項８から１１のいずれかに記載の電子デバイスパッケージ。 The electronic device package of any of claims 8 11, characterized in that it passive element is mounted on the interposer substrate. 少なくとも１つ以上の電子デバイスと、請求項１から７のいずれか１項に記載のインターポーザー基板とを備えた電子デバイスパッケージであって、前記インターポーザー基板に設けられた複数の電極パッドに前記電子デバイスの一面に形成された複数のバンプが接続され、かつ、前記インターポーザー基板が折り曲げられて前記電子デバイスの少なくとも、前記バンプが形成された面とは反対側に外部端子が設けられた電子デバイスパッケージの少なくとも１個と、
請求項９に記載の電子デバイスパッケージと、を積層してなる、積層型電子デバイスパッケージ。 An electronic device package comprising at least one or more electronic devices and the interposer substrate according to any one of claims 1 to 7, wherein a plurality of electrode pads provided on the interposer substrate are arranged on the electrode pads. An electronic device in which a plurality of bumps formed on one surface of an electronic device are connected and an external terminal is provided at least on the opposite side of the surface on which the bump is formed of the electronic device by bending the interposer substrate. At least one of the device packages;
Formed by laminating, an electronic device package of claim 9, the multilayer electronic device package.
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