JP5095841B2 - 遊技機 - Google Patents

Description

本発明は、本発明は、遊技者の操作に応じて遊技が行われるパチンコ遊技機、コイン遊技機、スロット機等の遊技機に関する。

遊技機の一例として、遊技球などの遊技媒体を発射装置によって遊技領域に発射し、遊技領域に設けられている入賞口などの入賞領域に遊技媒体が入賞すると、所定個の賞球が遊技者に払い出されるものがある。さらに、表示状態が変化可能な可変表示部が設けられ、可変表示部の表示結果があらかじめ定められた特定の表示態様となった場合に所定の遊技価値を遊技者に与えるように構成されたものがある。

遊技価値とは、遊技機の遊技領域に設けられた可変入賞球装置の状態が打球が入賞しやすい遊技者にとって有利な状態になることや、遊技者にとって有利な状態となるための権利を発生させたりすることや、景品遊技媒体払出の条件が成立しやすくなる状態になることである。

特別図柄を表示する可変表示部を備えた第１種パチンコ遊技機では、特別図柄を表示する可変表示部の表示結果があらかじめ定められた特定の表示態様の組合せとなることを、通常、「大当り」という。大当りが発生すると、例えば、大入賞口が所定回数開放して打球が入賞しやすい大当り遊技状態に移行する。そして、各開放期間において、所定個（例えば１０個）の大入賞口への入賞があると大入賞口は閉成する。そして、大入賞口の開放回数は、所定回数（例えば１６ラウンド）に固定されている。なお、各開放について開放時間（例えば２９．５秒）が決められ、入賞数が所定個に達しなくても開放時間が経過すると大入賞口は閉成する。また、大入賞口が閉成した時点で所定の条件（例えば、大入賞口内に設けられているＶゾーンへの入賞）が成立していない場合には、大当り遊技状態は終了する。

また、「大当り」の組合せ以外の表示態様の組合せのうち、複数の可変表示部の表示結果のうちの一部が未だに導出表示されていない段階において、既に確定的な、または一時的な表示結果が導出表示されている可変表示部の表示態様が特定の表示態様の組合せとなる表示条件を満たしている状態を「リーチ」という。そして、可変表示部に可変表示される識別情報の表示結果が「大当り」となる条件を満たさない場合には「はずれ」となり、可変表示状態は終了する。遊技者は、大当りをいかにして発生させるかを楽しみつつ遊技を行う。

そして、遊技球が遊技盤に設けられている入賞口に遊技球が入賞すると、あらかじめ決められている個数の賞球払出が行われる。遊技の進行は主基板に搭載された遊技制御手段によって制御されるので、入賞にもとづく賞球個数は、遊技制御手段によって決定され、払出制御基板に送信される。なお、以下、遊技制御手段およびその他の制御手段は、遊技機に設けられている各種電気部品を制御するので、それらを電気部品制御手段と呼ぶことがある。

以上のように、遊技機には、遊技制御手段を初めとする種々の電気部品制御手段が搭載されている。一般に、各電気部品制御手段はマイクロコンピュータを含んだ構成とされる。電源基板から各電気部品制御手段に電源電圧を供給する構成とした場合には、各電気部品制御手段に供給する電源電圧が不安定になってしまい、各電気部品制御基板の内部機器に異常を来たしてしまう等の問題が生ずることがある。そのような問題が生じないようにするには、ノイズを除去するなどして電源ラインにノイズが乗らないようにすればよい。しかし、遊技機の稼動中に電源ラインに乗ってしまうノイズを遊技機を安全に稼動させることが可能な一定レベル以下に抑制できない場合があった。

そこで、本発明は、電源ラインに発生したノイズを効果的に除去するなどして、電気部品制御基板の内部機器に異常が発生してしまうことを防止することが可能な遊技機を提供することを目的とする。

本発明による遊技機は、遊技者が所定の遊技を行うことが可能な遊技機であって、遊技機に設けられる電気部品を制御するための電気部品制御手段が搭載された電気部品制御基板と、電気部品制御手段の制御に応じて変動する制御データを記憶するための記憶手段と、遊技機の電源断時でも制御データを記憶手段に保持させるための保持用電源と、遊技機で用いられる電源電圧の低下にもとづいて検出信号を出力する電源監視手段と、保持用電源を含む複数種類の電圧の電源を作成するとともに、電気部品制御基板に所定電圧の電源を供給する電源基板と、を備え、電気部品制御手段は、電源監視手段からの検出信号の入力に応じて、バックアップフラグを記憶手段に設定する処理と、記憶手段に記憶されている複数のデータを対象として記憶手段の記憶内容が正常か否かの判定に用いるチェックデータを作成して記憶手段に記憶させる処理と、記憶手段へのアクセスを禁止する処理とを含む電源断処理を実行した後、待機状態に移行し、電力供給が開始されたときに、記憶手段にバックアップフラグが設定されていたことを条件に、記憶手段に記憶されている複数のデータを対象とする演算を行い演算結果にもとづいて記憶手段に記憶されているチェックデータが正常か否かを判定することによって記憶手段の記憶内容が正常か否かを判定する処理を実行し、記憶手段の記憶内容が正常であったときに制御状態を電源断時の状態に戻すための復旧処理を実行し、記憶手段にバックアップフラグが設定されていないときには、チェックデータにもとづいて記憶手段の記憶内容が正常か否かを判定する処理を実行せずに記憶手段の記憶内容を初期化する初期化処理を実行し、電源基板から電気部品制御基板へ供給される電源の入力部に、コイル部およびコンデンサ部から成るＬＣ型ノイズフィルタを複数並設することにより構成されたノイズ除去回路（例えば、入力段コンデンサ１６１ａを含むことなく、ノイズフィルタ回路１６２ａおよびコンデンサ１６３ａで構成されるダブルＬ型のノイズ除去回路１６９ａ）を設けたことを特徴とする。

請求項１記載の本発明によれば、遊技機を、電源基板から電気部品制御基板へ供給される電源の入力部に、コイル部およびコンデンサ部から成るＬＣ型ノイズフィルタを複数並設することにより構成されるノイズ除去回路を設けたことを特徴とするので、電気部品制御基板における電源ラインのノイズを低減することができ、基板に搭載される機器に対して安定した電圧を供給することができるという効果を得ることができる。従って、基板に搭載される機器において破損や誤動作などの障害が発生してしまうことを防止することが可能となる。

パチンコ遊技機を正面からみた正面図である。 パチンコ遊技機の裏面に設けられている各基板を示す説明図である。 パチンコ遊技機の機構盤を背面からみた背面図である。 機構板に設置されている中間ベースユニット周りの構成を示す正面図である。 球払出装置を示す分解斜視図である。 遊技制御基板（主基板）の回路構成を示すブロック図である。 払出制御基板および球払出装置の構成要素などの賞球に関連する構成要素を示すブロック図である。 図柄制御基板の回路構成例を示すブロック図である。 ランプ制御基板の回路構成例を示すブロック図である。 音声制御基板の回路構成例を示すブロック図である。 発射制御基板の回路構成例を示すブロック図である。 電源基板から各基板に供給される直流電圧等を示すブロック図である。 遊技制御基板の直流電圧等の入力部分の構成例を示す回路図である。 遊技制御基板に搭載されるノイズフィルタ回路の構成例を示す回路図である。 図１５（Ａ）はノイズフィルタの外観構成を示す正面図である。図１５（Ｂ）はノイズフィルタの構成を示す断面図である。 ランプ制御基板の直流電圧等の入力部分の構成例を示す回路図である。 図柄制御基板の直流電圧等の入力部分の構成例を示す回路図である。 音声制御基板の直流電圧等の入力部分の構成例を示す回路図である。 払出制御基板の直流電圧等の入力部分の構成例を示す回路図である。 払出制御基板に搭載されるノイズフィルタ回路の構成例を示す回路図である。 発射制御基板の直流電圧等の入力部分の構成例を示す回路図である。 遊技機の各箇所における電圧の測定結果の一例を示す説明図である。 電源基板の一構成例を示すブロック図である。 電源監視および電源バックアップのためのＣＰＵ周りの一構成例を示すブロック図である。 測定箇所を説明するための出力ポートの構成例を示すブロック図である。 主基板におけるＣＰＵが実行するメイン処理を示すフローチャートである。 バックアップフラグと遊技状態復旧処理を実行するか否かとの関係の一例を示す説明図である。 ２ｍｓタイマ割込処理を示すフローチャートである。 遊技制御手段における電力供給停止時処理を示すフローチャートである。 遊技状態復旧処理の一例を示すフローチャートである。 電源監視および電源バックアップのための払出制御用ＣＰＵ周りの一構成例を示すブロック図である。 払出制御基板におけるＣＰＵが実行するメイン処理を示すフローチャートである。 ２ｍｓタイマ割込処理を示すフローチャートである。 払出制御手段におけるＲＡＭの一構成例を示す説明図である。 払出制御手段における電力供給停止時処理を示すフローチャートである。 遊技制御基板の直流電圧等の入力部分の他の構成例を示す回路図である。

以下、本発明の一実施形態を図面を参照して説明する。
まず、遊技機の一例であるパチンコ遊技機の全体の構成について説明する。図１はパチンコ遊技機１を正面からみた正面図である。なお、ここでは、遊技機の一例としてパチンコ遊技機を示すが、本発明はパチンコ遊技機に限られず、例えばコイン遊技機やスロット機等であってもよい。

図１に示すように、パチンコ遊技機１は、額縁状に形成されたガラス扉枠２を有する。ガラス扉枠２の下部表面には打球供給皿３がある。打球供給皿３の下部には、打球供給皿３からあふれた遊技球を貯留する余剰玉受皿４と打球を発射する打球操作ハンドル（操作ノブ）５が設けられている。ガラス扉枠２の後方には、遊技盤６が着脱可能に取り付けられている。また、遊技盤６の前面には遊技領域７が設けられている。

遊技領域７の中央付近には、複数種類の図柄を可変表示するための可変表示部（特別図柄表示装置）９と７セグメントＬＥＤによる普通図柄表示器（普通図柄表示装置）１０とを含む可変表示装置８が設けられている。可変表示部９には、例えば「左」、「中」、「右」の３つの図柄表示エリアがある。可変表示装置８の側部には、打球を導く通過ゲート１１が設けられている。通過ゲート１１を通過した打球は、玉出口１３を経て始動入賞口１４の方に導かれる。通過ゲート１１と玉出口１３との間の通路には、通過ゲート１１を通過した打球を検出するゲートスイッチ１２がある。また、始動入賞口１４に入った入賞球は、遊技盤６の背面に導かれ、始動口スイッチ１７によって検出される。また、始動入賞口１４の下部には開閉動作を行う可変入賞球装置１５が設けられている。可変入賞球装置１５は、ソレノイド１６によって開状態とされる。

可変入賞球装置１５の下部には、特定遊技状態（大当り状態）においてソレノイド２１によって開状態とされる開閉板２０が設けられている。この実施の形態では、開閉板２０が大入賞口を開閉する手段となる。開閉板２０から遊技盤６の背面に導かれた入賞球のうち一方（Ｖゾーン）に入った入賞球はＶ入賞スイッチ２２で検出される。また、開閉板２０からの入賞球はカウントスイッチ２３で検出される。可変表示装置８の下部には、始動入賞口１４に入った入賞球数を表示する４個の表示部を有する始動入賞記憶表示器１８が設けられている。この例では、４個を上限として、始動入賞がある毎に、始動入賞記憶表示器１８は点灯している表示部を１つずつ増やす。そして、可変表示部９の可変表示が開始される毎に、点灯している表示部を１つ減らす。

遊技盤６には、複数の入賞口１９，２４が設けられ、遊技球のそれぞれの入賞口１９，２４への入賞は、対応して設けられている入賞口スイッチ１９ａ，１９ｂ，２４ａ，２４ｂによって検出される。遊技領域７の左右周辺には、遊技中に点滅表示される装飾ランプ２５が設けられ、下部には、入賞しなかった打球を吸収するアウト口２６がある。また、遊技領域７の外側の左右上部には、効果音を発する２つのスピーカ２７が設けられている。遊技領域７の外周には、遊技効果ＬＥＤ２８ａおよび遊技効果ランプ２８ｂ，２８ｃが設けられている。

そして、この例では、一方のスピーカ２７の近傍に、賞球残数があるときに点灯する賞球ランプ５１が設けられ、他方のスピーカ２７の近傍に、補給球が切れたときに点灯する球切れランプ５２が設けられている。さらに、図１には、パチンコ遊技機１に隣接して設置され、プリペイドカードが挿入されることによって球貸しを可能にするカードユニット５０も示されている。

カードユニット５０には、使用可能状態であるか否かを示す使用可表示ランプ１５１、カード内に記録された残額情報に端数（１００円未満の数）が存在する場合にその端数を打球供給皿３の近傍に設けられる度数表示ＬＥＤに表示させるための端数表示スイッチ１５２、カードユニット５０がいずれの側のパチンコ遊技機１に対応しているのかを示す連結台方向表示器１５３、カードユニット５０内にカードが投入されていることを示すカード投入表示ランプ１５４、記録媒体としてのカードが挿入されるカード挿入口１５５、およびカード挿入口１５５の裏面に設けられているカードリーダライタの機構を点検する場合にカードユニット５０を解放するためのカードユニット錠１５６が設けられている。

打球発射装置から発射された打球は、打球レールを通って遊技領域７に入り、その後、遊技領域７を下りてくる。打球が通過ゲート１１を通ってゲートスイッチ１２で検出されると、普通図柄表示器１０の表示数字が連続的に変化する状態になる。また、打球が始動入賞口１４に入り始動口スイッチ１７で検出されると、図柄の変動を開始できる状態であれば、可変表示部９内の図柄が回転を始める。図柄の変動を開始できる状態でなければ、始動入賞記憶を１増やす。

可変表示部９内の画像の回転は、一定時間が経過したときに停止する。停止時の画像の組み合わせが大当り図柄の組み合わせであると、大当り遊技状態に移行する。すなわち、開閉板２０が、一定時間経過するまで、または、所定個数（例えば１０個）の打球が入賞するまで開放する。そして、開閉板２０の開放中に打球が特定入賞領域に入賞しＶ入賞スイッチ２２で検出されると、継続権が発生し開閉板２０の開放が再度行われる。継続権の発生は、所定回数（例えば１５ラウンド）許容される。

停止時の可変表示部９内の画像の組み合わせが確率変動を伴う大当り図柄の組み合わせである場合には、次に大当りとなる確率が高くなる。すなわち、高確率状態という遊技者にとってさらに有利な状態となる。また、普通図柄表示器１０における停止図柄が所定の図柄（当り図柄＝小当り図柄）である場合に、可変入賞球装置１５が所定時間だけ開状態になる。さらに、高確率状態では、普通図柄表示器１０における停止図柄が当り図柄になる確率が高められるとともに、可変入賞球装置１５の開放時間と開放回数が高められる。

次に、パチンコ遊技機１の裏面に配置されている各基板について説明する。
図２に示すように、パチンコ遊技機１の裏面では、枠体２Ａ内の機構板の上部に玉貯留タンク３８が設けられ、パチンコ遊技機１が遊技機設置島に設置された状態でその上方から遊技球が球貯留タンク３８に供給される。球貯留タンク３８内の遊技球は、誘導樋３９を通って賞球ケース４０Ａで覆われる球払出装置に至る。

遊技機裏面側では、可変表示部９を制御する可変表示制御ユニット２９、遊技制御用マイクロコンピュータ等が搭載された遊技制御基板（主基板）３１が設置されている。また、球払出制御を行う払出制御用マイクロコンピュータ等が搭載された払出制御基板３７、およびモータの回転力を利用して打球を遊技領域７に発射する打球発射装置が設置されている。さらに、装飾ランプ２５、遊技効果ＬＥＤ２８ａ、遊技効果ランプ２８ｂ，２８ｃ、賞球ランプ５１および球切れランプ５２に信号を送るためのランプ制御基板３５、スピーカ２７からの音声発生を制御するための音声制御基板７０および打球発射装置を制御するための発射制御基板９１も設けられている。

さらに、ＤＣ３０Ｖ、ＤＣ２１Ｖ、ＤＣ１２ＶおよびＤＣ５Ｖを作成する電源回路が搭載された電源基板９１０が設けられ、上方には、各種情報を遊技機外部に出力するための各端子を備えたターミナル基板１６０が設置されている。ターミナル基板１６０には、少なくとも、球切れ検出スイッチの出力を導入して外部出力するための球切れ用端子、賞球個数信号を外部出力するための賞球用端子および球貸し個数信号を外部出力するための球貸し用端子が設けられている。また、中央付近には、主基板３１からの各種情報を遊技機外部に出力するための各端子を備えた情報端子盤３４が設置されている。なお、図２には、ランプ制御基板３５および音声制御基板７０からの信号を、枠側に設けられている遊技効果ＬＥＤ２８ａ、遊技効果ランプ２８ｂ，２８ｃ、賞球ランプ５１および球切れランプ５２に供給するための電飾中継基板Ａ７７が示されているが、信号中継の必要に応じて他の中継基板も設けられる。

図３はパチンコ遊技機１の機構板を背面からみた背面図である。球貯留タンク３８に貯留された玉は誘導樋３９を通り、図３に示されるように、球切れ検出器（球切れスイッチ）１８７ａ，１８７ｂを通過して球供給樋１８６ａ，１８６ｂを経て球払出装置９７に至る。球切れスイッチ１８７ａ，１８７ｂは遊技球通路内の遊技球の有無を検出するスイッチであるが、球タンク３８内の補給球の不足を検出する球切れ検出スイッチ１６７も設けられている。以下、球切れスイッチ１８７ａ，１８７ｂを、球切れスイッチ１８７と表現することがある。

球払出装置９７から払い出された遊技球は、連絡口４５を通ってパチンコ遊技機１の前面に設けられている打球供給皿３に供給される。連絡口４５の側方には、パチンコ遊技機１の前面に設けられている余剰玉受皿４に連通する余剰玉通路４６が形成されている。

入賞にもとづく景品球が多数払い出されて打球供給皿３が満杯になり、ついには遊技球が連絡口４５に到達した後さらに遊技球が払い出されると遊技球は、余剰玉通路４６を経て余剰玉受皿４に導かれる。さらに遊技球が払い出されると、感知レバー４７が満タンスイッチ４８を押圧して満タンスイッチ４８がオンする。その状態では、球払出装置９７内のステッピングモータの回転が停止して球払出装置９７の動作が停止するとともに打球発射装置の駆動も停止する。

次に、機構板３６に設置されている中間ベースユニットの構成について説明する。中間ベースユニットには、球供給樋１８６ａ，１８６ｂや球払出装置９７が設置される。図４に示すように、中間ベースユニットの上下には連結凹突部１８２が形成されている。連結凹突部１８２は、中間ベースユニットと機構板３６の上部ベースユニットおよび下部ベースユニットを連結固定するものである。

中間ベースユニットの上部には通路体１８４が固定されている。そして、通路体１８４の下部に球払出装置９７が固定されている。通路体１８４は、カーブ樋１７４（図３参照）によって流下方向を左右方向に変換された２列の遊技球を流下させる払出球通路１８６ａ，１８６ｂを有する。払出球通路１８６ａ，１８６ｂの上流側には、球切れスイッチ１８７ａ，１８７ｂが設置されている。球切れスイッチ１８７ａ，１８７ｂは、払出球通路１８６ａ，１８６ｂ内の遊技球の有無を検出するものであって、球切れスイッチ１８７ａ，１８７ｂが遊技球を検出しなくなると球払出装置９７における払出モータ（図４において図示せず）の回転を停止して球払出が不動化される。

なお、球切れスイッチ１８７ａ，１８７ｂは、払出球通路１８６ａ，１８６ｂに２７〜２８個程度の遊技球が存在することを検出できるような位置に係止片１８８によって係止されている。すなわち、球切れスイッチ１８７ａ，１８７ｂは、賞球の一単位の最大払出量（この実施の形態では１５個）および球貸しの一単位の最大払出量（この実施の形態では１００円：２５個）以上が確保されていることが確認できるような位置に設置されている。

通路体１８４の中央部は、内部を流下する遊技球の球圧を弱めるように、左右に湾曲する形状に形成されている。そして、払出球通路１８６ａ，１８６ｂの間に止め穴１８９が形成されている。止め穴１８９の裏面は中間ベースユニットに設けられている取付ボスがはめ込まれる。その状態で止めねじがねじ止めされて、通路体１８４は中間ベースユニットに固定される。なお、ねじ止めされる前に、中間ベースユニットに設けられている係止突片１８５によって通路体１８４の位置合わせを行えるようになっている。

通路体１８４の下方には、球払出装置９７に遊技球を供給するとともに故障時等には球払出装置９７への遊技球の供給を停止する球止め装置１９０が設けられている。球止め装置１９０の下方に設置される球払出装置９７は、直方体状のケース１９８の内部に収納されている。ケース１９８の左右４箇所には突部が設けられている。各突部が中間ベースユニットに設けられている位置決め突片に係った状態で、中間ベースユニットの下部に設けられている弾性係合片にケース１９８の下端がはめ込まれる。

図５は球払出装置９７の分解斜視図である。球払出装置９７の構成および作用について図５を参照して説明する。この実施形態における球払出装置９７は、ステッピングモータ（払出モータ）２８９がスクリュー２８８を回転させることによりパチンコ玉を１個ずつ払い出す。なお、球払出装置９７は、入賞にもとづく景品球だけでなく、貸し出すべき遊技球も払い出す。

図５に示すように、球払出装置９７は、２つのケース１９８ａ，１９８ｂを有する。それぞれのケース１９８ａ，１９８ｂの左右２箇所に、球払出装置９７の設置位置上部に設けられた位置決め突片に当接される係合突部２８０が設けられている。また、それぞれのケース１９８ａ，１９８ｂには、球供給路２８１ａ，２８１ｂが形成されている。球供給路２８１ａ，２８１ｂは湾曲面２８２ａ，２８２ｂを有し、湾曲面２８２ａ，２８２ｂの終端の下方には、球送り水平路２８４ａ，２８４ｂが形成されている。さらに、球送り水平路２８４ａ，２８４ｂの終端に球排出路２８３ａ，２８３ｂが形成されている。

球供給路２８１ａ，２８１ｂ、球送り水平路２８４ａ，２８４ｂ、球排出路２８３ａ，２８３ｂは、ケース１９８ａ，１９８ｂをそれぞれ前後に区画する区画壁２９５ａ，２９５ｂの前方に形成されている。また、区画壁２９５ａ，２９５ｂの前方において、玉圧緩衝部材２８５がケース１９８ａ，１９８ｂ間に挟み込まれる。玉圧緩衝部材２８５は、球払出装置９７に供給される玉を左右側方に振り分けて球供給路２８１ａ，２８１ｂに誘導する。

また、玉圧緩衝部材２８５の下部には、発光素子（ＬＥＤ）２８６と受光素子（図示せず）とによる払出モータ位置センサが設けられている。発光素子２８６と受光素子とは、所定の間隔をあけて設けられている。そして、この間隔内に、スクリュー２８８の先端が挿入されるようになっている。なお、玉圧緩衝部材２８５は、ケース１９８ａ，１９８ｂが張り合わされたときに、完全にその内部に収納固定される。

球送り水平路２８４ａ，２８４ｂには、払出モータ２８９によって回転させられるスクリュー２８８が配置されている。払出モータ２８９はモータ固定板２９０に固定され、モータ固定板２９０は、区画壁２９５ａ，２９５ｂの後方に形成される固定溝２９１ａ，２９１ｂにはめ込まれる。その状態で払出モータ２８９のモータ軸が区画壁２９５ａ，２９５ｂの前方に突出するので、その突出の前方にスクリュー２８８が固定される。スクリュー２８８の外周には、払出モータ２８９の回転によって球送り水平路２８４ａ，２８４ｂに載置された遊技球を前方に移動させるための螺旋突起２８８ａが設けられている。

そして、スクリュー２８８の先端には、発光素子２８６を収納するように凹部が形成され、その凹部の外周には、２つの切欠部２９２が互いに１８０度離れて形成されている。従って、スクリュー２８８が１回転する間に、発光素子２８６からの光は、切欠部２９２を介して受光素子で２回検出される。

つまり、発光素子２８６と受光素子とによる払出モータ位置センサは、スクリュー２８８を定位置で停止するためのものであり、かつ、払出動作が行われた旨を検出するものである。なお、発光素子２８６、受光素子および払出モータ２８９からの配線は、まとめられてケース１９８ａ，１９８ｂの後部下方に形成された引出穴から外部に引き出されコネクタに結線される。

遊技球が球送り水平路２８４ａ，２８４ｂに載置された状態において、払出モータ２８９が回転すると、スクリュー２８８の螺旋突起２８８ａによって、遊技球は、球送り水平路２８４ａ，２８４ｂ上を前方に向かって移動する。そして、遂には、球送り水平路２８４ａ，２８４ｂの終端から球排出路２８３ａ，２８３ｂに落下する。このとき、左右の球送り水平路２８４ａ，２８４ｂからの落下は交互に行われる。すなわち、スクリュー２８８が半回転する毎に一方から１個の遊技球が落下する。従って、１個の遊技球が落下する毎に、発光素子２８６からの光が受光素子によって検出される。

図４に示すように、球払出装置９７の下方には、球振分部材３１１が設けられている。球振分部材３１１は、振分ソレノイド３１０によって駆動される。例えば、ソレノイド３１０のオン時には、球振分部材３１１は右側に倒れ、オフ時には左側に倒れる。振分ソレノイド３１０の下方には、近接スイッチによる賞球カウントスイッチ３０１Ａおよび球貸しカウントスイッチ３０１Ｂが設けられている。入賞にもとづく賞球時には、球振分部材３１１は右側に倒れ、球排出路２８３ａ，２８３ｂからの玉はともに賞球カウントスイッチ３０１Ａを通過する。また、球貸し時には、球振分部材３１１は左側に倒れ、球排出路２８３ａ，２８３ｂからの玉はともに球貸しカウントスイッチ３０１Ｂを通過する。従って、球払出装置９７は、賞球時と球貸し時とで払出流下路を切り替えて、所定数の遊技媒体の払出を行うことができる。

このように、球振分部材３１１を設けることによって、２条の玉流路を落下してきた玉は、賞球カウントスイッチ３０１Ａと球貸しカウントスイッチ３０１Ｂとのうちのいずれか一方しか通過しない。従って、賞球であるのか球貸しであるのかの判断をすることなく、賞球カウントスイッチ３０１Ａと球貸しカウントスイッチ３０１Ｂの検出出力から、直ちに賞球数または球貸し数を把握することができる。

なお、この実施の形態では、電気的駆動源の駆動によって遊技球を払い出す球払出装置として、ステッピングモータの回転によって遊技球が払い出される球払出装置９７を用いることにするが、その他の駆動源によって遊技球を送り出す構造の球払出装置を用いてもよいし、電気的駆動源の駆動によってストッパを外し遊技球の自重によって払い出しがなされる構造の球払出装置を用いてもよい。また、この実施の形態では、球払出装置９７は賞球にもとづく景品球と貸出要求にもとづく貸し球の双方を払い出すが、それぞれについて払出装置が設けられていてもよい。

図６は、主基板３１における回路構成の一例を示すブロック図である。なお、図６には、主基板３１以外の電気部品制御手段として、払出制御基板３７、ランプ制御基板３５、音声制御基板７０、発射制御基板９１および図柄制御基板８０も示されている。主基板３１には、プログラムに従ってパチンコ遊技機１を制御する基本回路５３と、ゲートスイッチ１２、始動口スイッチ１７、Ｖ入賞スイッチ２２、カウントスイッチ２３、入賞口スイッチ１９ａ，１９ｂ，２４ａ，２４ｂ、満タンスイッチ４８、球切れスイッチ１８７および賞球カウントスイッチ３０１Ａからの信号を基本回路５３に与えるスイッチ回路５８と、可変入賞球装置１５を開閉するソレノイド１６、開閉板２０を開閉するソレノイド２１および大入賞口内の経路を切り換えるためのソレノイド２１Ａを基本回路５３からの指令に従って駆動するソレノイド回路５９とが搭載されている。

なお、図６には示されていないが、カウントスイッチ短絡信号もスイッチ回路５８を介して基本回路５３に伝達される。

また、基本回路５３から与えられるデータに従って、大当りの発生を示す大当り情報、可変表示部９の画像表示開始に利用された始動入賞球の個数を示す有効始動情報、確率変動が生じたことを示す確変情報等の情報出力信号をホールコンピュータ等の外部機器に対して出力する情報出力回路６４が搭載されている。

基本回路５３は、ゲーム制御用のプログラム等を記憶するＲＯＭ５４、ワークメモリとして使用される記憶手段の一例であるＲＡＭ５５、プログラムに従って制御動作を行うＣＰＵ５６およびＩ／Ｏポート部５７を含む。この実施の形態では、ＲＯＭ５４，ＲＡＭ５５はＣＰＵ５６に内蔵されている。すなわち、ＣＰＵ５６は、１チップマイクロコンピュータである。なお、１チップマイクロコンピュータは、少なくともＲＡＭ５５が内蔵されていればよく、ＲＯＭ５４およびＩ／Ｏポート部５７は外付けであっても内蔵されていてもよい。さらに、主基板３１には、電源投入時に基本回路５３をリセットするためのシステムリセット回路６５が設けられている。

遊技球を打撃して発射する打球発射装置は発射制御基板９１上の回路によって制御される駆動モータ９４で駆動される。そして、駆動モータ９４の駆動力は、操作ノブ５の操作量に従って調整される。すなわち、発射制御基板９１上の回路によって、操作ノブ５の操作量に応じた速度で打球が発射されるように制御される。

なお、この実施の形態では、ランプ制御基板３５に搭載されているランプ制御手段が、遊技盤に設けられている始動記憶表示器１８、ゲート通過記憶表示器４１および装飾ランプ２５の表示制御を行うとともに、枠側に設けられている遊技効果ランプ・ＬＥＤ２８ａ，２８ｂ，２８ｃ、賞球ランプ５１および球切れランプ５２の表示制御を行う。また、特別図柄を可変表示する可変表示部９および普通図柄を可変表示する普通図柄表示器１０の表示制御は、図柄制御基板８０に搭載されている表示制御手段によって行われる。

図７は、払出制御基板３７および球払出装置９７の構成要素などの払出に関連する構成要素を示すブロック図である。図７に示すように、満タンスイッチ４８からの検出信号は、中継基板７１を介して主基板３１のＩ／Ｏポート部５７に入力される。満タンスイッチ４８は、余剰球受皿４の満タンを検出するスイッチである。また、球切れスイッチ１８７（１８７ａ，１８７ｂ）からの検出信号も、中継基板７２および中継基板７１を介して主基板３１のＩ／Ｏポート部５７に入力される。

主基板３１のＣＰＵ５６は、球切れスイッチ１８７からの検出信号が球切れ状態を示しているか、または、満タンスイッチ４８からの検出信号が満タン状態を示していると、払出禁止を指示する払出制御コマンドを送出する。払出禁止を指示する払出制御コマンドを受信すると、払出制御基板３７の払出制御用ＣＰＵ３７１は球払出処理を停止する。

さらに、賞球カウントスイッチ３０１Ａからの検出信号は、中継基板７２および中継基板７１を介して主基板３１のＩ／Ｏポート部５７に入力されるとともに、中継基板７２を介して払出制御基板３７の入力ポート３７２ｂに入力される。賞球カウントスイッチ３０１Ａは、球払出装置９７の払出機構部分に設けられ、実際に払い出された賞球払出球を検出する。

入賞があると、払出制御基板３７には、主基板３１の出力ポート（ポート０，１）５７０，５７１から賞球個数を示す払出制御コマンドが入力される。出力ポート（出力ポート１）５７１は８ビットのデータを出力し、出力ポート５７０は１ビットのストローブ信号（ＩＮＴ信号）を出力する。賞球個数を示す払出制御コマンドは、入力バッファ回路３７３Ａを介してＩ／Ｏポート３７２ａに入力される。ＩＮＴ信号は、入力バッファ回路３７３Ｂを介して払出制御用ＣＰＵ３７１の割込端子に入力されている。払出制御用ＣＰＵ３７１は、Ｉ／Ｏポート３７２ａを介して払出制御コマンドを入力し、払出制御コマンドに応じて球払出装置９７を駆動して賞球払出を行う。なお、この実施の形態では、払出制御用ＣＰＵ３７１は、１チップマイクロコンピュータであり、少なくともＲＡＭが内蔵されている。

また、主基板３１において、出力ポート５７０，５７１の外側にバッファ回路６２０，６８Ａが設けられている。バッファ回路６２０，６８Ａとして、例えば、汎用のＣＭＯＳ−ＩＣである７４ＨＣ２５０，７４ＨＣ１４が用いられる。このような構成によれば、外部から主基板３１の内部に入力される信号が阻止されるので、払出制御基板３７から主基板３１に信号が与えられる可能性がある信号ラインをさらに確実になくすことができる。なお、バッファ回路６２０，６８Ａの出力側にノイズフィルタを設けてもよい。

払出制御用ＣＰＵ３７１は、出力ポート３７２ｃを介して、貸し球数を示す球貸し個数信号をターミナル基板１６０に出力する。さらに、出力ポート３７２ｄを介して、エラー表示用ＬＥＤ３７４にエラー信号を出力する。

さらに、払出制御基板３７の入力ポート３７２ｂには、中継基板７２を介して球貸しカウントスイッチ３０１Ｂからの検出信号が入力される。球貸しカウントスイッチ３０１Ｂは、球払出装置９７の払出機構部分に設けられ、実際に払い出された貸し球を検出する。払出制御基板３７からの払出モータ２８９への駆動信号は、出力ポート３７２ｃおよび中継基板７２を介して球払出装置９７の払出機構部分における払出モータ２８９に伝えられ、振分ソレノイド３１０への駆動信号は、出力ポート３７２ｅおよび中継基板７２を介して球払出装置９７の払出機構部分における振分ソレノイド３１０に伝えられる。

カードユニット５０には、カードユニット制御用マイクロコンピュータが搭載されている。また、カードユニット５０には、端数表示スイッチ１５２、連結台方向表示器１５３、カード投入表示ランプ１５４およびカード挿入口１５５が設けられている（図１参照）。残高表示基板７４には、打球供給皿３の近傍に設けられている度数表示ＬＥＤ、球貸しスイッチおよび返却スイッチが接続される。

残高表示基板７４からカードユニット５０には、遊技者の操作に応じて、球貸しスイッチ信号および返却スイッチ信号が払出制御基板３７を介して与えられる。また、カードユニット５０から残高表示基板７４には、プリペイドカードの残高を示すカード残高表示信号および球貸し可表示信号が払出制御基板３７を介して与えられる。カードユニット５０と払出制御基板３７の間では、接続信号（ＶＬ信号）、ユニット操作信号（ＢＲＤＹ信号）、球貸し要求信号（ＢＲＱ信号）、球貸し完了信号（ＥＸＳ信号）およびパチンコ機動作信号（ＰＲＤＹ信号）が入力ポート３７２ｂおよび出力ポート３７２ｅを介してやりとりされる。

パチンコ遊技機１の電源が投入されると、払出制御基板３７の払出制御用ＣＰＵ３７１は、カードユニット５０にＰＲＤＹ信号を出力する。また、カードユニット制御用マイクロコンピュータは、ＶＬ信号を出力する。払出制御用ＣＰＵ３７１は、ＶＬ信号の入力状態により接続状態／未接続状態を判定する。カードユニット５０においてカードが受け付けられ、球貸しスイッチが操作され球貸しスイッチ信号が入力されると、カードユニット制御用マイクロコンピュータは、払出制御基板３７にＢＲＤＹ信号を出力する。この時点から所定の遅延時間が経過すると、カードユニット制御用マイクロコンピュータは、払出制御基板３７にＢＲＱ信号を出力する。

そして、払出制御基板３７の払出制御用ＣＰＵ３７１は、カードユニット５０に対するＥＸＳ信号を立ち上げ、カードユニット５０からのＢＲＱ信号の立ち下がりを検出すると、払出モータ２８９を駆動し、所定個の貸し球を遊技者に払い出す。このとき、振分ソレノイド３１０は駆動状態とされている。すなわち、球振分部材３１１を球貸し側に向ける。そして、払出が完了したら、払出制御用ＣＰＵ３７１は、カードユニット５０に対するＥＸＳ信号を立ち下げる。その後、カードユニット５０からのＢＲＤＹ信号がオン状態でなければ、賞球払出制御を実行する。

以上のように、カードユニット５０からの信号は全て払出制御基板３７に入力される構成になっている。従って、球貸し制御に関して、カードユニット５０から主基板３１に信号が入力されることはなく、主基板３１の基本回路５３にカードユニット５０の側から不正に信号が入力される余地はない。また、カードユニット５０で用いられる電源電圧ＡＣ２４Ｖは払出制御基板３７から供給される。

なお、この実施の形態では、カードユニット５０が遊技機とは別体として遊技機に隣接して設置されている場合を例にするが、カードユニット５０は遊技機と一体化されていてもよい。また、コイン投入に応じてその金額に応じた遊技球が貸し出されるような場合でも本発明を適用できる。

図８は、図柄制御基板８０内の回路構成を、可変表示部９の一実現例であるＬＣＤ（液晶表示装置）８２、可変表示器１０、主基板３１の出力ポート（ポート０，２）５７０，５７２および出力バッファ回路６２０，６２Ａとともに示すブロック図である。出力ポート（出力ポート２）５７２からは８ビットのデータが出力され、出力ポート５７０からは１ビットのストローブ信号（ＩＮＴ信号）が出力される。

表示制御用ＣＰＵ１０１は、制御データＲＯＭ１０２に格納されたプログラムに従って動作し、主基板３１からノイズフィルタ１０７および入力バッファ回路１０５Ｂを介してＩＮＴ信号が入力されると、入力バッファ回路１０５Ａを介して表示制御コマンドを受信する。入力バッファ回路１０５Ａ，１０５Ｂとして、例えば汎用ＩＣである７４ＨＣ５４０，７４ＨＣ１４を使用することができる。なお、表示制御用ＣＰＵ１０１がＩ／Ｏポートを内蔵していない場合には、入力バッファ回路１０５Ａ，１０５Ｂと表示制御用ＣＰＵ１０１との間に、Ｉ／Ｏポートが設けられる。

そして、表示制御用ＣＰＵ１０１は、受信した表示制御コマンドに従って、ＬＣＤ８２に表示される画面の表示制御を行う。具体的には、表示制御コマンドに応じた指令をＶＤＰ１０３に与える。ＶＤＰ１０３は、キャラクタＲＯＭ８６から必要なデータを読み出す。ＶＤＰ１０３は、入力したデータに従ってＬＣＤ８２に表示するための画像データを生成し、Ｒ，Ｇ，Ｂ信号および同期信号をＬＣＤ８２に出力する。

なお、図８には、ＶＤＰ１０３をリセットするためのリセット回路８３、ＶＤＰ１０３に動作クロックを与えるための発振回路８５、および使用頻度の高い画像データを格納するキャラクタＲＯＭ８６も示されている。キャラクタＲＯＭ８６に格納される使用頻度の高い画像データとは、例えば、ＬＣＤ８２に表示される人物、動物、または、文字、図形もしくは記号等からなる画像などである。

入力バッファ回路１０５Ａ，１０５Ｂは、主基板３１から図柄制御基板８０へ向かう方向にのみ信号を通過させることができる。従って、図柄制御基板８０側から主基板３１側に信号が伝わる余地はない。すなわち、入力バッファ回路１０５Ａ，１０５Ｂは、入力ポートともに不可逆性情報入力手段を構成する。図柄制御基板８０内の回路に不正改造が加えられても、不正改造によって出力される信号が主基板３１側に伝わることはない。

なお、出力ポート５７０，５７２の出力をそのまま図柄制御基板８０に出力してもよいが、単方向にのみ信号伝達可能な出力バッファ回路６２０，６２Ａを設けることによって、主基板３１から図柄制御基板８０への一方向性の信号伝達をより確実にすることができる。すなわち、出力バッファ回路６２０，６２Ａは、出力ポートともに不可逆性情報出力手段を構成する。

また、高周波信号を遮断するノイズフィルタ１０７として、例えば３端子コンデンサやフェライトビーズが使用されるが、ノイズフィルタ１０７の存在によって、表示制御コマンドに基板間でノイズが乗ったとしても、その影響は除去される。なお、主基板３１のバッファ回路６２０，６２Ａの出力側にもノイズフィルタを設けてもよい。

図９は、主基板３１およびランプ制御基板３５における信号送受信部分を示すブロック図である。この実施の形態では、遊技領域７の外側に設けられている遊技効果ＬＥＤ２８ａ、遊技効果ランプ２８ｂ，２８ｃと遊技盤に設けられている装飾ランプ２５の点灯／消灯と、賞球ランプ５１および球切れランプ５２の点灯／消灯とを示すランプ制御コマンドが主基板３１からランプ制御基板３５に出力される。また、始動記憶表示器１８およびゲート通過記憶表示器４１の点灯個数を示すランプ制御コマンドも主基板３１からランプ制御基板３５に出力される。

図９に示すように、ランプ制御に関するランプ制御コマンドは、基本回路５３におけるＩ／Ｏポート部５７の出力ポート（出力ポート０，３）５７０，５７３から出力される。出力ポート（出力ポート３）５７３は８ビットのデータを出力し、出力ポート５７０は１ビットのＩＮＴ信号を出力する。ランプ制御基板３５において、主基板３１からの制御コマンドは、入力バッファ回路３５５Ａ，３５５Ｂを介してランプ制御用ＣＰＵ３５１に入力する。なお、ランプ制御用ＣＰＵ３５１がＩ／Ｏポートを内蔵していない場合には、入力バッファ回路３５５Ａ，３５５Ｂとランプ制御用ＣＰＵ３５１との間に、Ｉ／Ｏポートが設けられる。

ランプ制御基板３５において、ランプ制御用ＣＰＵ３５１は、各制御コマンドに応じて定義されている遊技効果ＬＥＤ２８ａ、遊技効果ランプ２８ｂ，２８ｃ、装飾ランプ２５の点灯／消灯パターンに従って、遊技効果ＬＥＤ２８ａ、遊技効果ランプ２８ｂ，２８ｃ、装飾ランプ２５に対して点灯／消灯信号を出力する。点灯／消灯信号は、遊技効果ＬＥＤ２８ａ、遊技効果ランプ２８ｂ，２８ｃ、装飾ランプ２５に出力される。なお、点灯／消灯パターンは、ランプ制御用ＣＰＵ３５１の内蔵ＲＯＭまたは外付けＲＯＭに記憶されている。

主基板３１において、ＣＰＵ５６は、ＲＡＭ５５の記憶内容に未払出の賞球残数があるときに賞球ランプ５１の点灯を指示する制御コマンドを出力し、前述した遊技盤裏面の払出球通路１８６ａ，１８６ｂの上流に設置されている球切れスイッチ１８７ａ，１８７ｂ（図３参照）が遊技球を検出しなくなると球切れランプ５２の点灯を指示する制御コマンドを出力する。ランプ制御基板３５において、各制御コマンドは、入力バッファ回路３５５Ａ，３５５Ｂを介してランプ制御用ＣＰＵ３５１に入力する。ランプ制御用ＣＰＵ３５１は、それらの制御コマンドに応じて、賞球ランプ５１および球切れランプ５２を点灯／消灯する。なお、点灯／消灯パターンは、ランプ制御用ＣＰＵ３５１の内蔵ＲＯＭまたは外付けＲＯＭに記憶されている。

さらに、ランプ制御用ＣＰＵ３５１は、制御コマンドに応じて始動記憶表示器１８およびゲート通過記憶表示器４１に対して点灯／消灯信号を出力する。

入力バッファ回路３５５Ａ，３５５Ｂとして、例えば、汎用のＣＭＯＳ−ＩＣである７４ＨＣ５４０，７４ＨＣ１４が用いられる。入力バッファ回路３５５Ａ，３５５Ｂは、主基板３１からランプ制御基板３５へ向かう方向にのみ信号を通過させることができる。従って、ランプ制御基板３５側から主基板３１側に信号が伝わる余地はない。たとえ、ランプ制御基板３５内の回路に不正改造が加えられても、不正改造によって出力される信号がメイン基板３１側に伝わることはない。なお、入力バッファ回路３５５Ａ，３５５Ｂの入力側にノイズフィルタを設けてもよい。

また、主基板３１において、出力ポート５７０，５７３の外側にバッファ回路６２０，６３Ａが設けられている。バッファ回路６２０，６３Ａとして、例えば、汎用のＣＭＯＳ−ＩＣである７４ＨＣ２５０，７４ＨＣ１４が用いられる。このような構成によれば、外部から主基板３１の内部に入力される信号が阻止されるので、ランプ制御基板７０から主基板３１に信号が与えられる可能性がある信号ラインをさらに確実になくすことができる。なお、バッファ回路６２０，６３Ａの出力側にノイズフィルタを設けてもよい。

図１０は、主基板３１における音声制御コマンドの信号送信部分および音声制御基板７０の構成例を示すブロック図である。この実施の形態では、遊技進行に応じて、遊技領域７の外側に設けられているスピーカ２７の音声出力を指示するための音声制御コマンドが、主基板３１から音声制御基板７０に出力される。

図１０に示すように、音声制御コマンドは、基本回路５３におけるＩ／Ｏポート部５７の出力ポート（出力ポート０，４）５７０，５７４から出力される。出力ポート（出力ポート４）５７４からは８ビットのデータが出力され、出力ポート５７０からは１ビットのＩＮＴ信号が出力される。音声制御基板７０において、主基板３１からの各信号は、入力バッファ回路７０５Ａ，７０５Ｂを介して音声制御用ＣＰＵ７０１に入力する。なお、音声制御用ＣＰＵ７０１がＩ／Ｏポートを内蔵していない場合には、入力バッファ回路７０５Ａ，７０５Ｂと音声制御用ＣＰＵ７０１との間に、Ｉ／Ｏポートが設けられる。

そして、例えばディジタルシグナルプロセッサによる音声合成回路７０２は、音声制御用ＣＰＵ７０１の指示に応じた音声や効果音を発生し音量切替回路７０３に出力する。音量切替回路７０３は、音声制御用ＣＰＵ７０１の出力レベルを、設定されている音量に応じたレベルにして音量増幅回路７０４に出力する。音量増幅回路７０４は、増幅した音声信号をスピーカ２７に出力する。

入力バッファ回路７０５Ａ，７０５Ｂとして、例えば、汎用のＣＭＯＳ−ＩＣである７４ＨＣ５４０，７４ＨＣ１４が用いられる。入力バッファ回路７０５Ａ，７０５Ｂは、主基板３１から音声制御基板７０へ向かう方向にのみ信号を通過させることができる。よって、音声制御基板７０側から主基板３１側に信号が伝わる余地はない。従って、音声制御基板７０内の回路に不正改造が加えられても、不正改造によって出力される信号が主基板３１側に伝わることはない。なお、入力バッファ回路７０５Ａ，７０５Ｂの入力側にノイズフィルタを設けてもよい。

また、主基板３１において、出力ポート５７０，５７４の外側にバッファ回路６２０，６７Ａが設けられている。バッファ回路６２０，６７Ａとして、例えば、汎用のＣＭＯＳ−ＩＣである７４ＨＣ２５０，７４ＨＣ１４が用いられる。このような構成によれば、外部から主基板３１の内部に入力される信号が阻止されるので、音声制御基板７０から主基板３１に信号が与えられる可能性がある信号ラインをさらに確実になくすことができる。なお、バッファ回路６２０，６７Ａの出力側にノイズフィルタを設けてもよい。

図１１は、払出制御基板３７および打球発射を制御する制御手段が搭載されている発射制御基板９１を示すブロック図である。図１１に示すように、発射制御信号が、払出制御基板３７における出力ポート３７２ｄから発射制御基板９１に出力される。発射制御基板９１において、払出制御基板３７からの発射制御信号は、バッファ回路８１５を介してモータ駆動回路８１３に入力する。

モータ駆動回路８１３は、例えば、遊技球を発射する球打ち動作および次の遊技球を発射する準備である復旧・球補給動作の各期間における駆動モータ９４の回転速度を制御する電圧を発生する。球打ち動作期間では、操作ノブ５に対する回転操作角に対応して徐々に増加する電圧を発生し、復旧・球補給動作期間では、あらかじめ定められた所定の電圧を発生する。

タッチセンサ回路９３は、操作ノブ５に取り付けられた人体検出用の電極に人体が接触している間、発射許可信号をモータ駆動回路８１３に出力する。また、モータ駆動回路８１３には、払出制御基板３７からの発射制御信号が与えられる。モータ駆動回路８１３は、発射制御信号および発射許可信号がオンすると、球打ち動作期間および復旧・球補給動作期間のシーケンス動作の切り替えを制御するとともに、駆動モータ９４の駆動に必要な駆動パターン信号および駆動電圧切替信号を発生する。

図１２は、電源基板９１０から各基板に供給される直流電圧等を示すブロック図である。図１２に示すように、電源基板９１０には各種直流電圧を生成する電源回路が搭載される。また、必要に応じて、ＡＣ２４Ｖも各基板に供給される。

この実施の形態では、主基板３１には、ＤＣ３０Ｖ、ＤＣ１２Ｖ、ＤＣ５Ｖおよびバックアップ電源電圧（ＶBB）が供給される。ランプ制御基板３５には、ＤＣ３０Ｖ、ＤＣ２１Ｖ、ＤＣ１２ＶおよびＤＣ５Ｖが供給される。払出制御基板３７には、ＡＣ２４Ｖ、ＤＣ３０Ｖ、ＤＣ１２Ｖ、ＤＣ５Ｖおよびバックアップ電源電圧（ＶBB）が供給される。そして、発射制御基板９１には、ＤＣ３０Ｖ、ＤＣ１２ＶおよびＤＣ５Ｖが供給される。また、音声制御基板７０には、ＤＣ１２およびＤＣ５Ｖが供給される。図柄制御基板８０には、ＤＣ１２ＶおよびＤＣ５Ｖが供給される。なお、図柄制御基板８０への電源供給は、電源基板９１０から主基板３１を介して供給してもよい。また、各電気部品制御基板は、第１種パチンコ遊技機や第２種パチンコ遊技機など遊技機の種類を問わず電源基板を共通して使用するように構成することができる。

図１２に示すように、各基板に供給される電圧のグラウンド側は電源基板９１０において共通にとられている。従って、各基板におけるグラウンドレベルは共通である。すると、ある基板から他の基板に伝達される信号として、電圧レベルをそのまま使用することができる。グラウンドレベルが共通化されていない基板があると、そのような基板に対する信号伝達を行う場合には、フォトカプラ等の非接触式の情報伝達手段を用いる必要がありコストアップの要因となる。しかし、この実施の形態のように、全ての基板のグラウンドレベルが共通化されている場合には、フォトカプラ等を用いる必要はない。

図１３は、主基板３１における電源基板９１０から供給される直流電圧等の入力部分の構成例を示す回路図である。主基板３１には、上述したように、ＤＣ３０Ｖ、ＤＣ１２Ｖ、ＤＣ５Ｖおよびバックアップ電源電圧（ＶBB）が供給されるが、ここではバックアップ電源電圧は示されていない。

図１３に示すように、主基板３１に供給されるＤＣ５Ｖラインには、後述するノイズフィルタ回路１６２ａが設けられている。本例では、ノイズフィルタ回路１６２ａの入力側とグラウンドレベルとの間に、１５０［μＦ］の入力段コンデンサ１６１ａが配されている。この実施の形態では、入力段コンデンサ１６１ａは、５Ｖライン導入口の近傍（主基板３１における入力段）から分岐した所定の位置に配される（他の入力段コンデンサも同様）。なお、入力段コンデンサ１６１ａは、後述する払出制御基板３７における例えばコンデンサ３８１ａと同様に、ノイズフィルタ回路１６２ａの近傍に設けるようにしてもよい。ノイズフィルタ回路１６２ａの出力側とグラウンドレベルとの間には、０．１［μＦ］のコンデンサ１６３ａが配されている。このように、本例では、コンデンサ１６３ａとノイズフィルタ回路１６２ａとでダブルＬ型のノイズ除去回路１６９ａが形成されている。さらに、本例では、ダブルＬ型のノイズ除去回路１６９ａの後段の信号ラインとグラウンドレベルとの間に、大容量（本例では１０００［μＦ］）の電圧安定用コンデンサ１６４ａが配されている。

図１４は、ノイズフィルタ回路１６２ａの回路構成の例を示す回路図である。図１４に示すように、ノイズフィルタ回路１６２ａは、入力側に配されるインダクタ１６２ａａと、グラウンドレベルに接続され本例では０．０２２［μＦ］の容量を持つバリスタ１６２ａｂと、出力側に配されるインダクタ１６２ａｃとで構成される。インダクタ１６２ａａ，１６２ａｃは、例えばコイルによって形成され、高周波損失を発生させてノイズを抑制する役割を果たす。バリスタ１６２ａｂは、電圧に依存する非線形抵抗をもつ２電極半導体デバイスであり、供給電圧が増加すると抵抗が減少するため、例えば高電圧をグラウンドにバイパスさせるなどして入力信号に含まれているノイズを吸収する機能（ノイズ吸収機能）を有する。図１４に示すようにノイズフィルタ回路１６２ａが形成されるため、コンデンサ１６３ａとノイズフィルタ回路１６２ａとで形成されるノイズ除去回路１６９ａは、ＬＣ型ノイズフィルタを並設したダブルＬ型の回路となっている。このように、ノイズ除去回路１６９ａは、入力側をインダクタ１６２ａａで構成し、出力側をコンデンサ１６３ａで構成するようにしている。すなわち、入力側に接続される回路（電源基板９１０の回路）のインピーダンスと比較して、出力側に接続される回路（主基板３１、表示制御基板８０、ランプ制御基板３５、音声制御基板７０、払出制御基板３７などの回路）のインピーダンスが高い本実施例においては、ノイズ除去回路の入力側をインダクタとし出力側をコンデンサとすることで、ノイズ除去効果の向上を図っている。

図１５（Ａ）は、ノイズフィルタ回路１６２ａの機能を有するノイズフィルタ（素子）１７１の外観の例を示す正面図である。図１５（Ｂ）は、ノイズフィルタ回路１６２ａの機能を有するノイズフィルタ１７１の内部構造の例を示す断面図である。ノイズフィルタ１７１は、図１５（Ｂ）に示すように、入力側と出力側にインダクタ１６２ａａ，１６２ａｃの機能を為すフェライト１７２，１７３が形成され、グラウンド側の端子が接続されたバリスタ１７４が中心部にほぼ円板状に形成された構造を為す。本例では、ノイズフィルタ１７１が主基板３１等の所定の位置に搭載されることで、主基板３１にフィルタ回路１６２ａを形成する。なお、図１５に示すノイズフィルタ１７１をグラウンドラインに接続する際には、ノイズフィルタ１７１のグラウンド側の端子（ピン）を接続するために、例えばグラウンドラインからグラウンド端子接続用のパターンを分岐させて引き出すことでＴ字状になるようなグラウンドラインを構成せずに、グラウンドライン上にグラウンド側の端子（ピン）を取付けるようにする。この場合、グラウンドライン上であれば、グラウンドラインを屈曲させた屈曲点に取付けるようにしてもよい。

また、図１３に示すように、主基板３１に供給されるＤＣ１２Ｖラインには、ノイズフィルタ回路１６２ｂが設けられている。本例では、ノイズフィルタ回路１６２ｂの入力側とグラウンドレベルとの間に、１５０［μＦ］の入力段コンデンサ１６１ｂが配されている。また、ノイズフィルタ回路１６２ｂの出力側とグラウンドレベルとの間に、０．１［μＦ］のコンデンサ１６３ｂが配されている。このように、本例では、コンデンサ１６３ｂとノイズフィルタ回路１６２ｂとでダブルＬ型のノイズ除去回路１６９ｂが構成されている。さらに、本例では、ダブルＬ型のノイズ除去回路１６９ｂの後段の信号ラインとグラウンドレベルとの間に、大容量（本例では１０００［μＦ］）の電圧安定用コンデンサ１６４ｂが配されている。このように、本例では、ＤＣ１２Ｖの入力部分は、ＤＣ５Ｖの入力部分と同じ構成とされている。

さらに、主基板３１に供給されるＤＣ３０Ｖラインには、インダクタ１６５が設けられている。インダクタ１６５の出力側には、インダクタ１６６およびバリスタ１６８が配されている。本例では、インダクタ１６５の入力側とグラウンドレベルとの間に、４７０［μＦ］の入力段コンデンサ１６１ｃが配されている。また、インダクタ１６６の出力側とグラウンドレベルとの間に、０．１［μＦ］のコンデンサ１６３ｃが配されている。このように、本例では、インダクタ１６５，１６６、バリスタ１６８およびコンデンサ１６３ｃによってダブルＬ型のノイズ除去回路１６９ｃが構成されている。さらに、本例では、ダブルＬ型のノイズ除去回路１６９ｃの後段の信号ラインとグラウンドレベルとの間に、大容量（本例では４７０［μＦ］）の電圧安定用コンデンサ１６４ｃが配されている。このように、本例では、ＤＣ３０Ｖの入力部分は、電圧安定用コンデンサの静電容量や定格電圧などは異なるが、ＤＣ５Ｖの入力部分とほぼ同じ構成とされている。

インダクタ１６５，１６６は、例えば信号ラインをフェライトビーズで覆った構成とされ、高周波損失を発生させてノイズを抑制する。バリスタ１６８は、例えば上述したバリスタ１６２ａｂと同様の構成とされ、例えば高電圧をグラウンドにバイパスさせるなどして入力信号に含まれているノイズを吸収する機能を有する。なお、バリスタ１６８などの本実施例における各バリスタは、高周波をバイパスさせる機能を有する一般的にバリスタと呼ばれているものの他、バリスタ機能を有するコンデンサであってもよく、また単なるコンデンサであってもよい。本例のように、ノイズフィルタ１７１を用いるか、インダクタ１６５，１６６やバリスタ１６８で構成される回路を用いるかについては遊技機の運用態様などによって適宜選択するようにすればよい。本例では、遊技機で使用される電圧のうち、比較的高電圧の３０Ｖラインには、ノイズ除去回路１６９ｃ（バリスタ１６８の定格電圧が比較的高い）のような回路を用いる構成としている。

上述したように、入力段コンデンサ１６１ａ，１６１ｂ，１６１ｃを配する構成としたことで、比較的長期間取り替えが行われない枠側基板（遊技機の枠側に搭載される例えば払出制御基板などであって、コスト上の問題や交換が困難なことなどから一般的に頻繁に取り替えが行われることなく長期間使用される基板）へのノイズ対策を、枠側基板の回路構成を改変することなく行うことができる。すなわち、図１２で述べたように、電源基板９１０で生成された電圧は、各基板に分岐させて供給している。従って、入力段コンデンサ１６１ａ，１６１ｂ，１６１ｃを設けることで他の基板の電源供給ラインのノイズの対策も可能となる。また、電圧安定用コンデンサ１６４ａ，１６４ｂ，１６４ｃを大容量に構成したことで、供給電圧の振れを吸収して電圧が供給される例えばＣＰＵ５６等の動作の安定を図ることができる。

入力段コンデンサ１６１ａ，１６１ｂ，１６１ｃは、アルミ電解コンデンサとほぼ同じ構造をなす電解コンデンサであり、アルミ箔を巻き取った素子によって構成されている。本例では、電解コンデンサの電解質に、有機半導体（多結晶からなる高電導体）が用いられている。なお、封口においては、ゴム封口としてもよく、例えばエポキシ樹脂などの樹脂によって封口するようにしてもよい。この様な構成により、温度の変化に対するＥＳＲ（等価直列抵抗）の変化が少ない等の効果がある。従って、パチンコ島（遊技機設置島）内は高温になるが、この様な条件でもノイズ除去効果能力の変化が少なく好適である。

図１６は、ランプ制御基板３５における電源基板９１０から供給される直流電圧等の入力部分の構成例を示す回路図である。ランプ制御基板３５には、上述したように、ＤＣ３０Ｖ、ＤＣ２１Ｖ、ＤＣ１２ＶおよびＤＣ５Ｖが供給されるが、図１６にはＤＣ２１Ｖの入力部分の構成は示されていない。ＤＣ２１Ｖの入力部分には、この実施の形態で示されたようなノイズフィルタ回路は構成されていない。ＤＣ２１Ｖは、ＡＣ２４Ｖを整流することで生成され、ランプを点灯させるために用いられるが、ノイズの発生による不都合があまりない。ただし、ＤＣ２１Ｖの入力部分についてもノイズフィルタ回路を設ける構成としてもよい。

図１６に示すように、ランプ制御基板３５に供給されるＤＣ５Ｖラインには、ノイズフィルタ回路３６２ａが設けられている。本例では、ノイズフィルタ回路３６２ａの入力側とグラウンドレベルとの間に、１５０［μＦ］の入力段コンデンサ３６１ａが配されている。また、ノイズフィルタ回路３６２ａの出力側とグラウンドレベルとの間に、０．１［μＦ］のコンデンサ３６３ａが配されている。このように、本例では、コンデンサ３６３ａとノイズフィルタ回路３６２ａとでダブルＬ型のノイズ除去回路３６９ａが形成されている。さらに、本例では、ダブルＬ型のノイズ除去回路３６９ａの後段の信号ラインとグラウンドレベルとの間に、大容量（本例では１０００［μＦ］）の電圧安定用コンデンサ３６４ａが配されている。なお、本例では、ノイズフィルタ回路３６２ａは上述したフィルタ回路１６２ａと同一の構成であり、他の各部も主基板３１に形成されている各部と同一の構成である。

また、図１６に示すように、ランプ制御基板３５に供給されるＤＣ１２Ｖラインには、ノイズフィルタ回路３６２ｂが設けられている。本例では、ノイズフィルタ回路３６２ｂの入力側とグラウンドレベルとの間に、１５０［μＦ］の入力段コンデンサ３６１ｂが配されている。また、ノイズフィルタ回路３６２ｂの出力側とグラウンドレベルとの間に、０．１［μＦ］のコンデンサ３６３ｂが配されている。このように、本例では、コンデンサ３６３ｂとノイズフィルタ回路３６２ｂとでダブルＬ型のノイズ除去回路３６９ｂが構成されている。さらに、本例では、ダブルＬ型のノイズ除去回路３６９ｂの後段の信号ラインとグラウンドレベルとの間に、大容量（本例では１０００［μＦ］）の電圧安定用コンデンサ３６４ｂが配されている。このように、本例では、ＤＣ１２Ｖの入力部分は、ＤＣ５Ｖの入力部分と同じ構成とされている。

さらに、ランプ制御基板３５に供給されるＤＣ３０Ｖラインには、インダクタ３６５が設けられている。インダクタ３６５の出力側には、インダクタ３６６およびバリスタ３６８が配されている。本例では、インダクタ３６５の入力側とグラウンドレベルとの間に、４７０［μＦ］の入力段コンデンサ３６１ｃが配されている。また、インダクタ３６６の出力側とグラウンドレベルとの間に、０．１［μＦ］のコンデンサ３６３ｃが配されている。このように、本例では、インダクタ３６５，３６６、バリスタ３６８およびコンデンサ３６３ｃによってダブルＬ型のノイズ除去回路３６９ｃが構成されている。さらに、本例では、ダブルＬ型のノイズ除去回路３６９ｃの後段の信号ラインとグラウンドレベルとの間に、大容量（本例では４７０［μＦ］）の電圧安定用コンデンサ３６４ｃが配されている。このように、本例では、ＤＣ３０Ｖの入力部分は、電圧安定用コンデンサの静電容量や定格電圧などは異なるが、ＤＣ５Ｖの入力部分とほぼ同じ構成とされている。

インダクタ３６５，３６６は、例えば信号ラインをフェライトビーズで覆った構成とされ、高周波損失を発生させてノイズを抑制する。バリスタ３６８は、例えば主基板３１において説明したバリスタ１６２ａｂと同様の構成とされ、例えば高電圧をグラウンドにバイパスさせるなどして入力信号に含まれているノイズを吸収する機能を有する。

上述したように、入力段コンデンサ３６１ａ，３６１ｂ，３６１ｃを配する構成としたことで、比較的長期間取り替えが行われない枠側基板（遊技機の枠側に搭載される例えば払出制御基板などであって、コスト上の問題や交換が困難なことなどから一般的に頻繁に取り替えが行われることなく長期間使用される基板）へのノイズ対策を、枠側基板の回路構成を改変することなく行うことができる。また、電圧安定用コンデンサ３６４ａ，３６４ｂ，３６４ｃを大容量に構成したことで、供給電圧の振れを吸収して電圧が供給される例えばランプ制御用ＣＰＵ３５１等の動作の安定を図ることができる。

図１７は、図柄制御基板８０における電源基板９１０から供給される直流電圧等の入力部分の構成例を示す回路図である。図柄制御基板８０には、上述したように、ＤＣ１２ＶおよびＤＣ５Ｖが供給される。

図１７に示すように、図柄制御基板８０に供給されるＤＣ５Ｖラインには、ノイズフィルタ回路８０２ａが設けられている。本例では、ノイズフィルタ回路８０２ａの入力側とグラウンドレベルとの間に、１５０［μＦ］の入力段コンデンサ８０１ａが配されている。また、ノイズフィルタ回路８０２ａの出力側とグラウンドレベルとの間に、０．１［μＦ］のコンデンサ８０３ａが配されている。このように、本例では、コンデンサ８０３ａとノイズフィルタ回路８０２ａとでダブルＬ型のノイズ除去回路８０９ａが形成されている。さらに、本例では、ダブルＬ型のノイズ除去回路８０９ａの後段の信号ラインとグラウンドレベルとの間に、大容量（本例では４７０［μＦ］）の電圧安定用コンデンサ８０４ａが配されている。なお、フィルタ回路８０２ａなどの各部は、本例では、主基板３１に配されるフィルタ回路１６２ａなどの対応する各部と同一の構成とされている。

また、図１７に示すように、図柄制御基板８０に供給されるＤＣ１２Ｖラインには、ノイズフィルタ回路８０２ｂが設けられている。本例では、ノイズフィルタ回路８０２ｂの入力側とグラウンドレベルとの間に、１５０［μＦ］の入力段コンデンサ８０１ｂが配されている。また、ノイズフィルタ回路８０２ｂの出力側とグラウンドレベルとの間に、０．１［μＦ］のコンデンサ８０３ｂが配されている。このように、本例では、コンデンサ８０３ｂとノイズフィルタ回路８０２ｂとでダブルＬ型のノイズ除去回路８０９ｂが構成されている。さらに、本例では、ダブルＬ型のノイズ除去回路８０９ｂの後段の信号ラインとグラウンドレベルとの間に、大容量（本例では４７０［μＦ］）の電圧安定用コンデンサ８０４ｂが配されている。このように、本例では、ＤＣ１２Ｖの入力部分は、ＤＣ５Ｖの入力部分と同じ構成とされている。

上述したように、入力段コンデンサ８０１ａ，８０１ｂを配する構成としたことで、比較的長期間取り替えが行われない枠側基板（遊技機の枠側に搭載される例えば払出制御基板などであって、コスト上の問題や交換が困難なことなどから一般的に頻繁に取り替えが行われることなく長期間使用される基板）へのノイズ対策を、枠側基板の回路構成を改変することなく行うことができる。また、電圧安定用コンデンサ８０４ａ，８０４ｂを大容量に構成したことで、供給電圧の振れを吸収して電圧が供給される例えば表示制御用ＣＰＵ１０１等の動作の安定を図ることができる。また、主基板３１を介して電源供給を受ける構成とした場合には、主基板３１と図柄制御基板８０とを接続するハーネスに乗ったノイズの主基板３１への影響を抑制することができる。

図１８は、音声制御基板７０における電源基板９１０から供給される直流電圧等の入力部分の構成例を示す回路図である。音声制御基板７０には、上述したように、ＤＣ１２ＶおよびＤＣ５Ｖが供給される。

図１８に示すように、音声制御基板７０に供給されるＤＣ５Ｖラインには、フィルタ回路７１２ａが設けられている。本例では、フィルタ回路７１２ａの入力側とグラウンドレベルとの間に、１５０［μＦ］の入力段コンデンサ７１１ａが配されている。また、フィルタ回路７１２ａの出力側とグラウンドレベルとの間に、０．１［μＦ］のコンデンサ７１３ａが配されている。このように、本例では、コンデンサ７１３ａとフィルタ回路７１２ａとでダブルＬ型のノイズ除去回路７１９ａが形成されている。さらに、本例では、ダブルＬ型のノイズ除去回路７１９ａの後段の信号ラインとグラウンドレベルとの間に大容量（本例では４７０［μＦ］）の電圧安定用コンデンサ７１４ａが配され、さらに後段の信号ラインとグラウンドレベルとの間に大容量（本例では４７０［μＦ］）の電圧安定用コンデンサ７１５ａが配されている。なお、フィルタ回路７１２ａなどの各部は、本例では、主基板３１に配されるフィルタ回路１６２ａなどの対応する各部と同一の構成とされている。また、電圧安定用コンデンサ７１４ａと電圧安定用コンデンサ７１５ａは、同一の構成とされている。本例では、基板７０に設置スペースが十分確保されているため２つの電圧安定用コンデンサ７１４ａ，７１５ａを設けているが、電圧安定用コンデンサを１つ設ける構成としてもよい。

また、図１８に示すように、音声制御基板７０に供給されるＤＣ１２Ｖラインには、ノイズフィルタ回路７１２ｂが設けられている。本例では、ノイズフィルタ回路７１２ｂの入力側とグラウンドレベルとの間に、１５０［μＦ］の入力段コンデンサ７１１ｂが配されている。また、ノイズフィルタ回路７１２ｂの出力側とグラウンドレベルとの間に、０．１［μＦ］のコンデンサ７１３ｂが配されている。このように、本例では、コンデンサ７１３ｂとノイズフィルタ回路７１２ｂとでダブルＬ型のノイズ除去回路７１９ｂが構成されている。さらに、本例では、ダブルＬ型のノイズ除去回路７１９ｂの後段の信号ラインとグラウンドレベルとの間に、大容量（本例では４７０［μＦ］）の電圧安定用コンデンサ７１４ｂが配されている。このように、本例では、ＤＣ１２Ｖの入力部分は、図柄制御基板８０のＤＣ１２Ｖの入力部分と同じ構成とされている。

上述したように、入力段コンデンサ７１１ａ，７１１ｂを配する構成としたことで、比較的長期間取り替えが行われない枠側基板（遊技機の枠側に搭載される例えば払出制御基板などであって、コスト上の問題や交換が困難なことなどから一般的に頻繁に取り替えが行われることなく長期間使用される基板）へのノイズ対策を、枠側基板の回路構成を改変することなく行うことができる。また、電圧安定用コンデンサ７１４ａ，７１５ａ，７１４ｂを大容量（５Ｖラインについては２つの電圧安定用コンデンサ７１４ａ，７１５ａを搭載してさらに静電容量を大としている）に構成したことで、供給電圧の振れを吸収して電圧が供給される例えば音声制御用ＣＰＵ７０１等の動作の安定を図ることができる。

図１９は、払出制御基板３７における電源基板９１０から供給される直流電圧等の入力部分の構成例を示す回路図である。払出制御基板３７には、上述したように、ＡＣ２４Ｖ、ＤＣ３０Ｖ、ＤＣ１２Ｖ、ＤＣ５Ｖおよびバックアップ電源電圧（ＶBB）が供給されるが、ここではＡＣ２４Ｖおよびバックアップ電源電圧ラインは示されていない。払出制御基板３７は、本例では遊技機の枠側に搭載され、機構盤側に搭載されている各基板（本例では、主基板３１、ランプ制御基板３５、図柄制御基板８０、音声制御基板７０）と比較して長期間取り替えられることなく使用されるものである。従って、本例では、払出制御基板３７における直流電圧等の入力部分の回路構成は、例えば全ての基板をダブルπ型のノイズ除去回路を用いた構成（後述するが、この実施の形態の他の構成例の一つでもある）としたあとに機構盤側のみの基板が入れ替えられた場合を想定して、後述するダブルπ型のノイズ除去回路３８９ａを備えた構成としている。

図１９に示すように、払出制御基板３７に供給されるＤＣ５Ｖラインには、後述するノイズフィルタ回路３８２ａが設けられている。本例では、ノイズフィルタ回路３８２ａの入力側とグラウンドレベルとの間に、０．１［μＦ］のコンデンサ３８１ａが配されている。払出制御基板３７においては、コンデンサ３８２ａは、例えばノイズフィルタ回路３８２ａの入力側の近傍から５Ｖラインを分岐した位置に設けられる。また、ノイズフィルタ回路３８２ａの出力側とグラウンドレベルとの間に、０．１［μＦ］のコンデンサ３８３ａが配されている。このように、本例では、コンデンサ３８１ａと、コンデンサ３８３ａと、ノイズフィルタ回路３８２ａとでダブルπ型のノイズ除去回路３８９ａが形成されている。さらに、本例では、ダブルπ型のノイズ除去回路３８９ａの後段の信号ラインとグラウンドレベルとの間に、２２０［μＦ］のコンデンサ３８４ａが配されている。

図２０は、ノイズフィルタ回路３８２ａの回路構成の例を示す回路図である。図２０に示すように、ノイズフィルタ回路３８２ａは、入力側に配されるインダクタ３８２ａａと、グラウンドレベルに接続されるコンデンサ３８２ａｂと、出力側に配される０．００１［μＦ］の容量を持つインダクタ３８２ａｃとで構成される。インダクタ３８２ａａ，３８２ａｃは、例えばコイルによって形成され、高周波損失を発生させてノイズを抑制する役割を果たす。コンデンサ３８２ａｂは、２端子コンデンサに比較して高周波ノイズのノイズを吸収することができる３端子コンデンサである。なお、図１４のような例えば高電圧をグラウンドにバイパスさせる機能を有するコンデンサを用いてもよい。

また、図１９に示すように、払出制御基板３７に供給されるＤＣ１２Ｖラインには、ノイズフィルタ回路３８２ｂが設けられている。本例では、ノイズフィルタ回路３８２ｂの入力側とグラウンドレベルとの間に、０．１［μＦ］のコンデンサ３８１ｂが配されている。また、ノイズフィルタ回路３８２ｂの出力側とグラウンドレベルとの間に、０．１［μＦ］のコンデンサ３８３ｂが配されている。このように、本例では、コンデンサ３８１ｂと、コンデンサ３８３ｂと、ノイズフィルタ回路３８２ｂとでダブルπ型のノイズ除去回路３８９ｂが構成されている。さらに、本例では、ダブルπ型のノイズ除去回路３８９ｂの後段の信号ラインとグラウンドレベルとの間に、２２０［μＦ］のコンデンサ３８４ｂが配されている。このように、本例では、ＤＣ１２Ｖの入力部分は、ＤＣ５Ｖの入力部分と同じ構成とされている。

さらに、払出制御基板３７に供給されるＤＣ３０Ｖラインには、ノイズフィルタ回路３８２ｃが設けられている。本例では、ノイズフィルタ回路３８２ｃの入力側とグラウンドレベルとの間に、０．１［μＦ］のコンデンサ３８１ｃが配されている。また、ノイズフィルタ回路３８２ｃの出力側とグラウンドレベルとの間に、０．１［μＦ］のコンデンサ３８３ｃが配されている。このように、本例では、コンデンサ３８１ｃと、コンデンサ３８３ｃと、ノイズフィルタ回路３８２ｃとでダブルπ型のノイズ除去回路３８９ｃが構成されている。さらに、本例では、ダブルπ型のノイズ除去回路３８９ｃの後段の信号ラインとグラウンドレベルとの間に、２２０［μＦ］のコンデンサ３８４ｃが配されている。このように、本例では、ＤＣ３０Ｖの入力部分は、ＤＣ５Ｖの入力部分とほぼ同じ構成とされている。

図２１は、発射制御基板９１における電源基板９１０から供給される直流電圧等の入力部分の構成例を示す回路図である。発射制御基板９１には、上述したように、ＤＣ３０Ｖ、ＤＣ１２ＶおよびＤＣ５Ｖが供給されるが、図２１にはＤＣ１２Ｖの入力部分の構成は示されていない。

図２１に示すように、発射制御基板９１に供給されるＤＣ５Ｖラインには、後述するフィルタ回路９２２ａが設けられている。本例では、フィルタ回路９２２ａの入力側とグラウンドレベルとの間に、０．１［μＦ］のコンデンサ９２１ａが配されている。また、ノイズフィルタ回路９２２ａの出力側とグラウンドレベルとの間に、０．１［μＦ］のコンデンサ９２３ａが配されている。このように、本例では、コンデンサ９２１ａと、コンデンサ９２３ａと、ノイズフィルタ回路９２２ａとでダブルπ型のノイズ除去回路９２９ａが形成されている。さらに、本例では、ダブルπ型のノイズ除去回路９２９ａの後段の信号ラインとグラウンドレベルとの間に、大容量の２２０［μＦ］のコンデンサ９２４ａが配されている。

なお、ノイズフィルタ回路９２２ａの回路構成は、例えば図２０に示したノイズフィルタ回路３８２ａと同様の構成とされる。

また、図２１に示すように、発射制御基板９１に供給されるＤＣ３０Ｖラインには、ノイズフィルタ回路９２２ｃが設けられている。本例では、ノイズフィルタ回路９２２ｃの入力側とグラウンドレベルとの間に、０．１［μＦ］のコンデンサ９２１ｃが配されている。また、ノイズフィルタ回路９２２ｃの出力側とグラウンドレベルとの間に、０．１［μＦ］のコンデンサ９２３ｃが配されている。このように、本例では、コンデンサ９２１ｃと、コンデンサ９２３ｃと、ノイズフィルタ回路９２２ｃとでダブルπ型のノイズ除去回路９２９ｃが構成されている。さらに、本例では、ダブルπ型のノイズ除去回路９２９ｃの後段の信号ラインとグラウンドレベルとの間に、２２０［μＦ］のコンデンサ９２４ｃが配されている。このように、本例では、ＤＣ３０Ｖの入力部分は、ＤＣ５Ｖの入力部分とほぼ同じ構成とされている。

なお、各基板における電圧のグラウンド側は、例えば各基板への導入側（入力段コンデンサのグラウンド側）および各機器への出力側（電圧安定用コンデンサのグラウンド側）においてそれぞれ共通にとられている。従って、各基板においてグラウンドレベルが共通であり、各基板においてグラウンド側のノイズを抑制することができる。

図２２は、遊技機の各部におけるノイズの測定結果を示す説明図である。ここでは、上述した本例の回路構成をなす各基板が搭載された遊技機と、全ての基板において図１９に示したようなダブルπ型のノイズ除去回路３８９ａ〜３８９ｃなどが搭載された回路構成（この実施の形態の他の構成例でもある）をなす各基板が搭載された遊技機とで、実際に発生しているノイズの状態の比較を示す説明図である。ここでは、計測装置としてオシロスコープを用い、図２２において後述する遊技機の所定の箇所で５Ｖラインを計測した結果得られた電圧値の最大値と最小値が示されている。

図２２に示すように、主基板３１では、ノイズフィルタ回路１６２ａの入力側５Ｖライン（図１３の（１））および出力側５Ｖライン（図１３の（２））において計測されている。また、ＣＰＵ５６の５Ｖ電源入力ライン（図２４の（３））、電源断信号の入力ライン（図２４の（４））およびリセット信号の入力ライン（図２４の（５））においても計測されている。

また、主基板３１では、出力ポート５７０における５Ｖ電源入力ライン（図２５の（６））において計測されている。また、出力ポート５７０のホールコンピュータに出力される信号である後述する特別図柄大当り信号の出力ライン（図２５の（７））、およびリセット信号の入力ライン（図２５の（８））においても計測されている。なお、全ての基板においてダブルπ型のノイズ除去回路などが搭載された回路構成をなす各基板が搭載された遊技機における主基板の対応箇所でも計測されている。

また、図２２に示すように、払出制御基板３７では、ノイズフィルタ回路３８２ａの入力側５Ｖライン（図１９の（１））および出力側５Ｖライン（図１９の（２））において計測されている。また、払出制御用ＣＰＵ３７１の５Ｖ電源入力ライン（図３１の（３））、電源断信号の入力ライン（図３１の（４））およびリセット信号の入力ライン（図３１の（５））においても計測されている。さらに、全ての基板においてダブルπ型のノイズ除去回路などが搭載された回路構成をなす各基板が搭載された遊技機における払出制御基板の対応箇所でも計測されている。

さらに、図２２に示すように、図柄制御基板８０では、表示制御用ＣＰＵ１０１の５Ｖ電源入力ライン（図８の（１））、ノイズフィルタ回路８０２ａの入力側５Ｖライン（図１７の（２））においても計測されている。表示制御用ＣＰＵ１０１の５Ｖ電源入力ラインおよびノイズフィルタ回路８０２ａの入力側５Ｖラインのそれぞれにおいて、特別図柄および普通図柄それぞれについての試験用の図柄変動中信号が出力されているときの電圧の状態が、試験端子を試験装置に接続しているとき（図２２の図柄制御基板８０に関する表示の左欄）および接続していないとき（図２２の図柄制御基板８０に関する表示の右欄）のそれぞれの場合について計測されている。さらに、全ての基板においてダブルπ型のノイズ除去回路などが搭載された回路構成をなす各基板が搭載された遊技機における図柄制御基板の対応箇所においても、同様の条件で計測されている。

各測定箇所において図２２に示されている測定結果が得られた。図２２に示すように、主基板３１の（１）、（２）、（５）や、図柄制御基板８０の（１）、（２）、（３）においては、ダブルＬ型のノイズ除去回路、ダブルπ型のノイズ除去回路ともにほぼ同様の測定結果が得られている。また、その他の測定場所においては、ダブルπ型のノイズ除去回路よりもダブルＬ型のノイズ除去回路の方が比較的ノイズ除去効果に優れている。以上のノイズ除去回路を用いることで、各基板に搭載される機器に対して安定した電圧を供給することができる。よって、従来の遊技機と比較した場合には、大幅にノイズが低減されることが期待できる。特に、ＣＰＵ５６の５Ｖ電源入力ライン（図２４の（３））や、電源断信号の入力ライン（図２４の（４））の最小値などにおいては顕著に現れている。なお、ＣＰＵ５６のリセット信号の入力ライン（図２４の（５））の最小値などにおいては、全ての基板においてダブルπ型のノイズ除去回路を設ける構成とした場合とで効果において差がない所もあるが、そのような箇所に重点を置く場合には、比較的安価に構成されるダブルπ型のノイズ除去回路を設ける構成とすればよい。このように、本例の遊技機では、各基板に搭載されている各機器において破損や誤動作などの障害が発生してまうことを防止することが可能となっている。なお、図２２の測定結果は、測定結果のうちの一部を示すものであって、他の箇所でもノイズが低減されている。

また、図２２に示すように、ダブルπ型のノイズ除去回路を含む構成とされている払出制御基板３７においても、全ての基板でダブルπ型のノイズ除去回路を含む構成とした他の実施の形態と比較してノイズの低減が図られている。すなわち、上述した実施の形態では、電源ラインが電源基板９１０から分岐して各基板に配される構成とし、何れかの基板（例えば主基板３１）に入力段コンデンサを配するようにしているので、比較的長期間取り替えが行われない枠側基板へのノイズ対策を、枠側基板の回路構成を改変することなく行うことができる。なお、本例では、主基板３１などの複数の基板に入力段コンデンサを設ける構成としているが、任意の１つの基板に設けるようにしてもよい。

なお、払出制御基板３７などの枠側の基板に対しても、例えば上述した主基板３１のように、入力段コンデンサおよびノイズ吸収機能を有するノイズフィルタ回路を配するようにしてもよい。また、払出制御基板３７などの枠側の基板に、電圧安定用コンデンサを設ける構成としてもよい。さらに、主基板などを含む全ての基板において、上述した払出制御基板３７のように、ダブルπ型のノイズ除去回路を搭載した構成（図２２において比較対象とした構成）としてもよい。

以上説明したように、ノイズ吸収機能を有するノイズフィルタ回路を設ける構成としたことで、各基板における各電源ラインにおけるノイズを低減することができ、各基板に搭載される機器に対して安定した電圧を供給することができるため、各機器において破損や誤動作などの障害が発生してまうことを防止することが可能となる。

また、上述したように、各基板に設けられる電圧安定用コンデンサを大容量に構成したことで、供給電圧の振れを吸収して電圧が供給される例えばＣＰＵ等の機器の動作の安定を図ることができる。

なお、上述した図１２においては省略しているが、遊技機において必要となる各電圧は、値の異なる電圧毎に後述する図２３に示すようにして生成され、各電気部品制御基板に分岐されて供給される。例えば、ＤＣ５Ｖ電圧であれば、図２３に示すＤＣ−ＤＣコンバータ９１３で生成され、ＤＣ５Ｖ供給ラインから各電気部品制御基板に分岐して供給される。従って、ＤＣ５Ｖ供給ラインのいずれかの部位でノイズが乗った場合、５Ｖ電源が供給されるすべての電気部品制御基板のＤＣ５Ｖ電圧の供給に影響を与えてしまう。しかし、この実施の形態では、ノイズ吸収機能を有するノイズフィルタ回路、入力断コンデンサ、電圧安定用コンデンサを設ける構成としているため、ノイズを効果的に除去することができ、各電気部品制御手段に悪影響を及ぼすことが防止されている。

図２３は、遊技機の電源基板９１０の一構成例を示すブロック図である。電源基板９１０は、主基板３１、図柄制御基板８０、音声制御基板７０、ランプ制御基板３５および払出制御基板３７等の電気部品制御基板と独立して設置され、遊技機内の各電気部品制御基板および機構部品が使用する電圧を生成する。この例では、ＡＣ２４Ｖ、ＶSL（ＤＣ＋３０Ｖ）、ＤＣ＋２１Ｖ、ＤＣ＋１２ＶおよびＤＣ＋５Ｖを生成する。また、バックアップ電源となるコンデンサ９１６は、ＤＣ＋５Ｖすなわち各基板上のＩＣ等を駆動する電源のラインから充電される。

トランス９１１は、交流電源からの交流電圧を２４Ｖに変換する。ＡＣ２４Ｖ電圧は、コネクタ９１５に出力される。また、整流回路９１２は、ＡＣ２４Ｖから＋３０Ｖの直流電圧を生成し、ＤＣ−ＤＣコンバータ９１３およびコネクタ９１５に出力する。ＤＣ−ＤＣコンバータ９１３は、＋２１Ｖ、＋１２Ｖおよび＋５Ｖを生成してコネクタ９１５に出力する。コネクタ９１５は例えば中継基板に接続され、中継基板から各電気部品制御基板および機構部品に必要な電圧の電力が供給される。

ただし、電源基板９１０に各電気部品制御基板に至る各コネクタを設け、電源基板９１０から、中継基板を介さずにそれぞれの基板に至る各電圧を供給するようにしてもよい。また、図２３には１つのコネクタ９１５が代表して示されているが、コネクタは、各電気部品制御基板対応に設けられている。

ＤＣ−ＤＣコンバータ９１３からの＋５Ｖラインは分岐してバックアップ＋５Ｖラインを形成する。バックアップ＋５Ｖラインとグラウンドレベルとの間には大容量のコンデンサ９１６が接続されている。コンデンサ９１６は、遊技機に対する電力供給が遮断されたときの電気部品制御基板のバックアップＲＡＭ（電源バックアップされているＲＡＭすなわち記憶内容保持状態となりうる記憶手段）に対して記憶状態を保持できるように電力を供給するバックアップ電源となる。また、＋５Ｖラインとバックアップ＋５Ｖラインとの間に、逆流防止用のダイオード９１７が挿入される。

なお、バックアップ電源として、＋５Ｖ電源から充電可能な電池を用いてもよい。電池を用いる場合には、＋５Ｖ電源から電力供給されない状態が所定時間継続すると容量がなくなるような充電池が用いられる。

また、電源基板９１０には、電源監視用ＩＣ９０２が搭載されている。電源監視用ＩＣ９０２は、ＶSL電源電圧を導入し、ＶSL電源電圧を監視することによって電源断の発生を検出する。具体的には、ＶSL電源電圧が所定値（この例では＋２２Ｖ）以下になったら、電源断が生ずるとして電源断信号を出力する。なお、監視対象の電源電圧は、各電気部品制御基板に搭載されている回路素子の電源電圧（この例では＋５Ｖ）よりも高い電圧であることが好ましい。この例では、交流から直流に変換された直後の電圧であるＶSLが用いられている。電源監視用ＩＣ９０２からの電源断信号は、主基板３１や払出制御基板３７等に供給される。

電源監視用ＩＣ９０２が電源断を検知するための所定値は、通常時の電圧より低いが、各電気部品制御基板上のＣＰＵが暫くの間動作しうる程度の電圧である。また、電源監視用ＩＣ９０２が、ＣＰＵ等の回路素子を駆動するための電圧（この例では＋５Ｖ）よりも高く、また、交流から直流に変換された直後の電圧を監視するように構成されているので、ＣＰＵが必要とする電圧に対して監視範囲を広げることができる。従って、より精密な監視を行うことができる。

さらに、監視電圧としてＶSL（＋３０Ｖ）を用いる場合には、遊技機の各種スイッチに供給される電圧が＋１２Ｖであることから、電源瞬断時のスイッチオン誤検出の防止も期待できる。すなわち、＋３０Ｖ電源の電圧を監視すると、＋３０Ｖ作成の以降に作られる＋１２Ｖが落ち始める以前の段階でそれの低下を検出できる。よって、＋１２Ｖ電源の電圧が低下するとスイッチ出力がオン状態を呈するようになるが、＋１２Ｖより早く低下する＋３０Ｖ電源電圧を監視して電源断を認識すれば、スイッチ出力がオン状態を呈する前に電源復旧待ちの状態に入ってスイッチ出力を検出しない状態となることができる。

また、電源監視用ＩＣ９０２は、電気部品制御基板とは別個の電源基板９１０に搭載されているので、電源監視回路から複数の電気部品制御基板に電源断信号を供給することができる。電源断信号を必要とする電気部品制御基板が幾つあっても電源監視手段は１つ設けられていればよいので、各電気部品制御基板における各電気部品制御手段が後述する復帰制御を行っても、遊技機のコストはさほど上昇しない。

なお、図２３に示された構成では、電源監視用ＩＣ９０２の検出出力（電源断信号）は、バッファ回路９１８，９１９を介してそれぞれの電気部品制御基板（例えば主基板３１と払出制御基板３７）に伝達されるが、例えば、１つの検出出力を中継基板に伝達し、中継基板から各電気部品制御基板に同じ信号を分配する構成でもよい。また、電源断信号を必要とする基板数に応じたバッファ回路を設けてもよい。

図２４は、ＣＰＵ５６周りの一構成例を示すブロック図である。図２４に示すように、電源監視回路（電源監視手段）からの電源断信号が、ＣＰＵ５６のマスク不能割込端子（ＸＮＭＩ端子）に接続されている。電源監視回路は、遊技機が使用する各種直流電源のうちのいずれかの電源の電圧を監視して電源電圧低下を検出する回路である。この実施の形態では、ＶSLの電源電圧を監視して電圧値が所定値以下になるとローレベルの電源断信号を発生する。ＶSLは、遊技機で使用される直流電圧のうちで最大のものであり、この例では＋３０Ｖである。従って、ＣＰＵ５６は、割込処理によって電源断の発生を確認することができる。なお、この実施の形態では、電源監視回路は、上述した電源基板に搭載されている。

図２４には、システムリセット回路６５も示されているが、この実施の形態では、システムリセット回路６５は、第２の電源監視回路（電源監視手段）も兼ねている。すなわち、リセットＩＣ６５１は、電源投入時に、外付けのコンデンサの容量で決まる所定時間だけ出力をローレベルとし、所定時間が経過すると出力をハイレベルにする。すなわち、リセット信号をハイレベルに立ち上げてＣＰＵ５６を動作可能状態にする。また、リセットＩＣ６５１は、電源基板に搭載されている電源監視回路が監視する電源電圧と等しい電源電圧であるＶSLの電源電圧を監視して電圧値が所定値（電源監視回路が電源断信号を出力する電源電圧値よりも低い値）以下になるとローレベルのリセット信号を発生する。従って、ＣＰＵ５６は、電源監視回路からの電源断信号に応じて所定の電力供給停止時処理を行った後、システムリセットされる。

図２４に示すように、リセットＩＣ６５１からのリセット信号は、ＮＡＮＤ回路９４７に入力されるとともに、反転回路（ＮＯＴ回路）９４４を介してカウンタＩＣ９４１のクリア端子に入力される。カウンタＩＣ９４１は、クリア端子への入力がローレベルになると、発振器９４３からのクロック信号をカウントする。そして、カウンタＩＣ９４１のＱ５出力がＮＯＴ回路９４５，９４６を介してＮＡＮＤ回路９４７に入力される。また、カウンタＩＣ９４１のＱ６出力は、フリップフロップ（ＦＦ）９４２のクロック端子に入力される。フリップフロップ９４２のＤ入力はハイレベルに固定され、Ｑ出力は論理和回路（ＯＲ回路）９４９に入力される。ＯＲ回路９４９の他方の入力には、ＮＡＮＤ回路９４７の出力がＮＯＴ回路９４８を介して導入される。そして、ＯＲ回路９４９の出力がＣＰＵ５６のリセット端子に接続されている。このような構成によれば、電源投入時に、ＣＰＵ５６のリセット端子に２回のリセット信号（ローレベル信号）が与えられるので、ＣＰＵ５６は、確実に動作を開始する。

そして、例えば、電源基板に搭載されている電源監視回路の検出電圧（電圧低下信号を出力することになる電圧）を＋２２Ｖとし、主基板３１に搭載されている電源監視回路の検出電圧を＋９Ｖとする。そのように構成した場合には、両方の電源監視回路が同一の電源ＶSLの電圧を監視するので、電圧監視回路が電源断信号を出力するタイミングと電圧監視回路がリセット信号を出力するタイミングの差を所望の所定期間に確実に設定することができる。所望の所定期間とは、電源監視回路からの電源断信号に応じて電力供給停止時処理を開始してから電力供給停止時処理が確実に完了するまでの期間である。

この例では、電源基板に搭載されている電源監視手段が検出信号を出力することになる第１検出条件は＋３０Ｖ電源電圧が＋２２Ｖにまで低下したことであり、主基板３１に搭載されている電源監視手段が検出信号を出力することになる第２検出条件は＋３０Ｖ電源電圧が＋９Ｖにまで低下したことになる。ただし、ここで用いられている電圧値は一例であって、他の値を用いてもよい。

ただし、監視範囲が狭まるが、双方の電圧監視回路の監視電圧として＋５Ｖ電源電圧を用いることも可能である。その場合にも、電源基板に搭載されている電圧監視回路の検出電圧は、主基板３１に搭載されている電圧監視回路の検出電圧よりも高く設定される。

ＣＰＵ５６等の駆動電源である＋５Ｖ電源から電力が供給されていない間、ＲＡＭの少なくとも一部は、電源基板から供給されるバックアップ電源によってバックアップされ、遊技機に対する電源が断しても内容は保存される。そして、＋５Ｖ電源が復旧すると、システムリセット回路６５からリセット信号が発せられるので、ＣＰＵ５６は、通常の動作状態に復帰する。そのとき、必要なデータがバックアップＲＡＭに保存されているので、停電等からの復旧時に停電発生時の遊技状態に復帰することができる。

なお、図２４では、電源投入時にＣＰＵ５６のリセット端子に２回のリセット信号（ローレベル信号）が与えられる構成が示されたが、リセット信号の立ち上がりタイミングが１回しかなくても確実にリセット解除されるＣＰＵを使用する場合には、符号９４１〜９４９で示された回路素子は不要である。その場合、リセットＩＣ６５１の出力がそのままＣＰＵ５６のリセット端子に接続される。

この実施の形態で用いられるＣＰＵ５６は、Ｉ／Ｏポート（ＰＩＯ）およびタイマ／カウンタ回路（ＣＴＣ）も内蔵している。ＰＩＯは、ＰＢ０〜ＰＢ３の４ビットおよびＰＡ０〜ＰＡ７の１バイトのポートを有する。ＰＢ０〜ＰＢ３およびＰＡ０〜ＰＡ７のポートは、入力／出力いずれにも設定できる。ただし、この実施の形態では内蔵ＰＩＯを使用しない。その場合には、例えば、全ポートを入力モードとして、全ポートをグラウンドレベルに接続する。なお、電源投入時に、ＰＩＯは自動的に入力モードに設定される。

図２５は、この実施の形態において電圧の状態を測定した箇所を説明するための出力ポート（出力ポート０）５７０周りの構成例を示すブロック図である。出力ポート５７０は、払出制御基板３７などに対して１ビットのストローブ信号（ＩＮＴ信号）を出力するための出力ポート（ＰＯ０〜ＰＯ７の１バイト）を有する。本例では、使用しないＰＯ４〜ＰＯ７は、グラウンドレベルに接続する。また、出力ポート５７０は、例えば特別図柄大当り信号などの各種情報をホール用として出力するための出力ポート（ＰＩ０〜ＰＩ７の１バイト）を有する。この実施の形態では、ＰＩ０〜ＰＩ７からは、特別図側大当り信号の他、例えば特別図柄始動口信号、特別図柄確定信号、大当り又は確変中信号、普通図柄確定信号、可変入賞球装置作動信号、賞球信号などの情報がホール用として出力される。なお、特別図柄大当り信号は、本例ではＰＩ２から出力され、例えば特別図柄が大当り図柄で確定したときにオンとなり大当り動作終了時にオフとなる信号であり、ソフトウェアで作成される信号である。さらに、出力ポート５７０には、上述したリセットＩＣ６５１の出力が接続されるリセット端子（ＲＥＳ）を有する。

また、出力ポート５７０は、各種ソレノイドを駆動するためにソレノイド回路５９に向けて駆動指令を行うための出力ポート（Ｐ２０〜Ｐ２２の３ビット）を有する。ソレノイド回路５９は、駆動指令に応じてソレノイド１６，２１を駆動し、可変入賞球装置１５または開閉板２０を開状態または閉状態とする。また、ソレノイド回路５９は、駆動指令に応じて、ソレノイド２１Ａを駆動して大入賞口内の経路を切り換える。

さらに、出力ポート５７０は、各種試験用信号を出力するための出力ポート（Ｐ３０〜Ｐ３４の５ビット）を有する。この場合、出力ポート５７０は、試験用信号として、例えば特別電動役物作動中信号、普通電動役物作動中信号、役物連続作動装置作動信号、特別図柄大当り信号、普通図柄大当り信号などの信号を図示しない試験装置に向けて出力する。

出力ポート５７０は、主基板３１からのデータ入力部を備え、さらに図示しないアドレスデコード回路を内蔵している。主基板３１は、ＣＰＵ５６から、１バイトの入力ポートＤ０〜Ｄ７を介してデータを出力ポート５７０に入力するとともに、５ビットの入力ポートＡ０〜Ａ４を介して出力先のアドレスを指定することで、単一のＩＣでありながら複数の出力先へデータを出力可能である。例えば、ＩＮＴ信号であれば、データを入力してＰＯ０〜ＰＯ７の何れかである出力先を指定する。

次に遊技機の動作について説明する。
図２６は、主基板３１におけるＣＰＵ５６が実行するメイン処理を示すフローチャートである。遊技機に対して電源が投入され、ＣＰＵ５６が起動すると、メイン処理において、ＣＰＵ５６は、まず、必要な初期設定を行う。

初期設定処理において、ＣＰＵ５６は、まず、割込禁止に設定する（ステップＳ１）。次に、割込モードを割込モード２に設定し（ステップＳ２）、スタックポインタにスタックポインタ指定アドレスを設定する（ステップＳ３）。そして、内蔵デバイスレジスタの初期化を行う（ステップＳ４）。また、内蔵デバイス（内蔵周辺回路）であるＣＴＣ（カウンタ／タイマ）およびＰＩＯ（パラレル入出力ポート）の初期化（ステップＳ５）を行った後、ＲＡＭをアクセス可能状態に設定する（ステップＳ６）。

この実施の形態で用いられるＣＰＵ５６は、Ｉ／Ｏポート（ＰＩＯ）およびタイマ／カウンタ回路（ＣＴＣ）も内蔵している。また、ＣＴＣは、２本の外部クロック／タイマトリガ入力ＣＬＫ／ＴＲＧ２，３と２本のタイマ出力ＺＣ／ＴＯ０，１を備えている。

この実施の形態で用いられているＣＰＵ５６には、マスク可能な割込（ＩＮＴ）のモードとして以下の３種類のモードが用意されている。なお、マスク可能な割込が発生すると、ＣＰＵ５６は、自動的に割込禁止状態に設定するとともに、プログラムカウンタの内容をスタックにセーブする。

割込モード０：割込要求を行った内蔵デバイスがＲＳＴ命令（１バイト）またはＣＡＬＬ命令（３バイト）をＣＰＵの内部データバス上に送出する。よって、ＣＰＵ５６は、ＲＳＴ命令に対応したアドレスまたはＣＡＬＬ命令で指定されるアドレスの命令を実行する。リセット時に、ＣＰＵ５６は自動的に割込モード０になる。よって、割込モード１または割込モード２に設定したい場合には、初期設定処理において、割込モード１または割込モード２に設定するための処理を行う必要がある。

割込モード１：割込が受け付けられると、常に００３８（ｈ）番地に飛ぶモードである。

割込モード２：ＣＰＵ５６の特定レジスタ（Ｉレジスタ）の値（１バイト）と内蔵デバイスが出力する割込ベクタ（１バイト：最下位ビット０）から合成されるアドレスが、割込番地を示すモードである。すなわち、割込番地は、上位アドレスが特定レジスタの値とされ下位アドレスが割込ベクタとされた２バイトで示されるアドレスである。従って、任意の（飛び飛びではあるが）偶数番地に割込処理を設置することができる。各内蔵デバイスは割込要求を行うときに割込ベクタを送出する機能を有している。

よって、割込モード２に設定されると、各内蔵デバイスからの割込要求を容易に処理することが可能になり、また、プログラムにおける任意の位置に割込処理を設置することが可能になる。さらに、割込モード１とは異なり、割込発生要因毎のそれぞれの割込処理を用意しておくことも容易である。上述したように、この実施の形態では、初期設定処理のステップＳ２において、ＣＰＵ５６は割込モード２に設定される。

そして、電源断時にバックアップＲＡＭ領域のデータ保護処理（例えばパリティデータの付加等の停電発生ＮＭＩ処理）が行われたか否か確認する（ステップＳ７）。この実施の形態では、不測の電源断が生じた場合には、バックアップＲＡＭ領域のデータを保護するための処理が行われている。そのような保護処理が行われていた場合をバックアップありとする。バックアップなしを確認したら、ＣＰＵ５６は初期化処理を実行する。

この実施の形態では、バックアップＲＡＭ領域にバックアップデータがあるか否かは、電源断時にバックアップＲＡＭ領域に設定されるバックアップフラグの状態によって確認される。この例では、図２７に示すように、バックアップフラグ領域に「５５Ｈ」が設定されていればバックアップあり（オン状態）を意味し、「５５Ｈ」以外の値が設定されていればバックアップなし（オフ状態）を意味する。

バックアップありを確認したら、ＣＰＵ５６は、バックアップＲＡＭ領域のデータチェック（この例ではパリティチェック）を行う。不測の電源断が生じた後に復旧した場合には、バックアップＲＡＭ領域のデータは保存されていたはずであるから、チェック結果は正常になる。チェック結果が正常でない場合には、内部状態を電源断時の状態に戻すことができないので、停電復旧時でない電源投入時に実行される初期化処理を実行する。

チェック結果が正常であれば（ステップＳ８）、ＣＰＵ５６は、遊技制御手段の内部状態と表示制御手段等の電気部品制御手段の制御状態を電源断時の状態に戻すための遊技状態復旧処理を行う（ステップＳ９）。そして、バックアップＲＡＭ領域に保存されていたＰＣ（プログラムカウンタ）の退避値がＰＣに設定され、そのアドレスに復帰する。

初期化処理では、ＣＰＵ５６は、まず、ＲＡＭクリア処理を行う（ステップＳ１１）。また、所定の作業領域（例えば、普通図柄判定用乱数カウンタ、普通図柄判定用バッファ、特別図柄左中右図柄バッファ、払出コマンド格納ポインタなど）に初期値を設定する初期値設定処理も行われる。さらに、サブ基板（ランプ制御基板３５、払出制御基板３７、音声制御基板７０、図柄制御基板８０）を初期化するための処理を実行する（ステップＳ１３）。サブ基板を初期化する処理とは、例えば初期設定コマンドを送出する処理である。

そして、２ｍｓ毎に定期的にタイマ割込がかかるようにＣＰＵ５６に設けられているＣＴＣのレジスタの設定が行われる（ステップＳ１４）。すなわち、初期値として２ｍｓに相当する値が所定のレジスタ（時間定数レジスタ）に設定される。そして、初期設定処理のステップＳ１において割込禁止とされているので、初期化処理を終える前に割込が許可される（ステップＳ１５）。

この実施の形態では、ＣＰＵ５６の内蔵ＣＴＣが繰り返しタイマ割込を発生するように設定される。この実施の形態では、繰り返し周期は２ｍｓに設定される。そして、タイマ割込が発生すると、図２８に示すように、ＣＰＵ５６は、例えばタイマ割込が発生したことを示すタイマ割込フラグをセットする（ステップＳ１２）。

初期化処理の実行（ステップＳ１１〜Ｓ１５）が完了すると、メイン処理で、タイマ割込が発生したか否かの監視（ステップＳ１７）の確認が行われるループ処理に移行する。なお、ループ内では、表示用乱数更新処理（ステップＳ１６）も実行される。

ＣＰＵ５６は、ステップＳ１７において、タイマ割込が発生したことを認識すると、ステップＳ２１〜Ｓ３１の遊技制御処理を実行する。遊技制御処理において、ＣＰＵ５６は、まず、スイッチ回路５８を介して、ゲートセンサ１２、始動口センサ１７、カウントセンサ２３および入賞口スイッチ１９ａ，１９ｂ，２４ａ，２４ｂ等のスイッチの状態を入力し、それらの状態判定を行う（スイッチ処理：ステップＳ２１）。

次いで、パチンコ遊技機１の内部に備えられている自己診断機能によって種々の異常診断処理が行われ、その結果に応じて必要ならば警報が発せられる（エラー処理：ステップＳ２２）。

次に、遊技制御に用いられる大当り判定用の乱数等の各判定用乱数を示す各カウンタを更新する処理を行う（ステップＳ２３）。ＣＰＵ５６は、さらに、停止図柄の種類を決定する乱数等の表示用乱数を更新する処理を行う（ステップＳ２４）。

さらに、ＣＰＵ５６は、特別図柄プロセス処理を行う（ステップＳ２５）。特別図柄プロセス制御では、遊技状態に応じてパチンコ遊技機１を所定の順序で制御するための特別図柄プロセスフラグに従って該当する処理が選び出されて実行される。そして、特別図柄プロセスフラグの値は、遊技状態に応じて各処理中に更新される。また、普通図柄プロセス処理を行う（ステップＳ２６）。普通図柄プロセス処理では、７セグメントＬＥＤによる可変表示器１０を所定の順序で制御するための普通図柄プロセスフラグに従って該当する処理が選び出されて実行される。そして、普通図柄プロセスフラグの値は、遊技状態に応じて各処理中に更新される。

次いで、ＣＰＵ５６は、特別図柄に関する表示制御コマンドをＲＡＭ５５の所定の領域に設定して表示制御コマンドを送出する処理を行う（特別図柄コマンド制御処理：ステップＳ２７）。また、普通図柄に関する表示制御コマンドをＲＡＭ５５の所定の領域に設定して表示制御コマンドを送出する処理を行う（普通図柄コマンド制御処理：ステップＳ２８）。

さらに、ＣＰＵ５６は、例えばホール管理用コンピュータに供給される大当り情報、始動情報、確率変動情報などのデータを出力する情報出力処理を行う（ステップＳ２９）。

また、ＣＰＵ５６は、所定の条件が成立したときにソレノイド回路５９に駆動指令を行う（ステップＳ３０）。ソレノイド回路５９は、駆動指令に応じてソレノイド１６，２１を駆動し、可変入賞球装置１５または開閉板２０を開状態または閉状態とする。

そして、ＣＰＵ５６は、各入賞口への入賞を検出するためのスイッチ１７，２３，１９ａ，１９ｂ，２４ａ，２４ｂの検出出力にもとづく賞球数の設定などを行う賞球処理を実行する（ステップＳ３１）。具体的には、入賞検出に応じて払出制御基板３７に払出制御コマンドを出力する。払出制御基板３７に搭載されている払出制御用ＣＰＵ３７１は、払出制御コマンドに応じて球払出装置９７を駆動する。

以上の制御によって、この実施の形態では、遊技制御処理は２ｍｓ毎に起動されることになる。なお、この実施の形態では、タイマ割込処理では例えば割込が発生したことを示すフラグのセットのみがなされ、遊技制御処理はメイン処理において実行されるが、タイマ割込処理で遊技制御処理を実行してもよい。

また、メイン処理には遊技制御処理に移行すべきか否かを判定する処理が含まれ、ＣＰＵ５６の内部タイマが定期的に発生するタイマ割込にもとづくタイマ割込処理で遊技制御処理に移行すべきか否かを判定するためのフラグがセット等がなされるので、遊技制御処理の全てが確実に実行される。つまり、遊技制御処理の全てが実行されるまでは、次回の遊技制御処理に移行すべきか否かの判定が行われないので、遊技制御処理中の全ての各処理が実行完了することは保証されている。

以上に説明したように、この実施の形態では、ＣＴＣやＰＩＯを内蔵するＣＰＵ５６に対して、初期設定処理で割込モード２が設定される。従って、内蔵ＣＴＣを用いた定期的なタイマ割込処理を容易に実現できる。また、タイマ割込処理をプログラム上の任意の位置に設置できる。また、内蔵ＰＩＯを用いたスイッチ検出処理等を容易に割込処理で実現できる。その結果、プログラム構成が簡略化され、プログラム開発工数が低減する等の効果を得ることができる。

図２９は、電源基板９１０からの電源断信号に応じて実行されるマスク不能割込処理（電力供給停止時処理）の処理例を示すフローチャートである。

電力供給停止時処理において、ＣＰＵ５６は、ＡＦレジスタ（アキュミュレータとフラグのレジスタ）を所定のバックアップＲＡＭ領域に退避する（ステップＳ５１）。また、割込フラグをパリティフラグにコピーする（ステップＳ５２）。パリティフラグはバックアップＲＡＭ領域に形成されている。また、ＢＣレジスタ、ＤＥレジスタ、ＨＬレジスタ、ＩＸレジスタおよびスタックポインタをバックアップＲＡＭ領域に退避する（ステップＳ５４〜５８）。

次に、バックアップあり指定値（この例では「５５Ｈ」）をバックアップフラグにストアする。バックアップフラグはバックアップＲＡＭ領域に形成されている。次いで、パリティデータを作成する（ステップＳ６０〜Ｓ６７）。すなわち、まず、クリアデータ（００）をチェックサムデータエリアにセットし（ステップＳ６０）、チェックサム算出開始アドレスをポインタにセットする（ステップＳ６１）。また、チェックサム算出回数をセットする（ステップＳ６２）。

そして、チェックサムデータエリアの内容とポインタが指すＲＡＭ領域の内容との排他的論理和を演算する（ステップＳ６３）。演算結果をチェックサムデータエリアにストアするとともに（ステップＳ６４）、ポインタの値を１増やし（ステップＳ６５）、チェックサム算出回数の値を１減算する（ステップＳ６６）。ステップＳ６３〜Ｓ６６の処理が、チェックサム算出回数の値が０になるまで繰り返される（ステップＳ６７）。

チェックサム算出回数の値が０になったら、ＣＰＵ５６は、チェックサムデータエリアの内容の各ビットの値を反転する（ステップＳ６８）。そして、反転後のデータをチェックサムデータエリアにストアする（ステップＳ６９）。このデータが、電源投入時にチェックされるパリティデータとなる。次いで、ＲＡＭアクセスレジスタにアクセス禁止値を設定する（ステップＳ７０）。以後、内蔵ＲＡＭ５５のアクセスができなくなる。

ＲＡＭアクセスレジスタへのアクセス禁止値の設定が完了すると、ＣＰＵ５６は、待機状態（ループ状態）に入る。従って、システムリセットされるまで、何もしない状態になる。

なお、この実施の形態では、ＮＭＩに応じて電力供給停止時処理が実行されたが、電源断信号をＣＰＵ５６のマスク可能端子に接続し、マスク可能割込処理によって電力供給停止時処理を実行してもよい。また、電源断信号を入力ポートに入力し、入力ポートのチェック結果に応じて電力供給停止時処理を実行してもよい。

以下、遊技状態復旧処理について説明する。
図３０は、図２６のステップＳ９に示された遊技状態復旧処理の一例を示すフローチャートである。この例では、ＣＰＵ５６は、バックアップＲＡＭに保存されていた値を各レジスタに復元する（ステップＳ９１）。そして、バックアップＲＡＭに保存されていたデータにもとづいて停電時の遊技状態を確認して復帰させる。すなわち、バックアップＲＡＭに保存されていたデータにもとづいて、ソレノイド回路５９を介してソレノイド１６やソレノイド２１を駆動し、始動入賞口１４や開閉板２０の開閉状態の復旧を行う（ステップＳ９２，Ｓ９３）。また、電源断中でも保存されていた特別図柄プロセスフラグおよび普通図柄プロセスフラグの値に応じて、電源断時の特別図柄プロセス処理の進行状況および普通図柄プロセス処理の進行状況に対応した制御コマンドを、図柄制御基板８０、ランプ制御基板３５および音声制御基板７０に送出する（ステップＳ９４）。

以上のように、遊技状態復旧処理では、復元された内部状態に応じて、各種電気部品の状態復元が行われるとともに、図柄制御基板８０、ランプ制御基板３５および音声制御基板７０に対して、制御状態を電源断時の状態に戻すための制御コマンド（電源断時の制御状態を生じさせるための制御コマンド）が送出される。そのような制御コマンドは、一般に、電源断前に最後に送出された１つまたは複数の制御コマンドである。

遊技状態を電源断時の状態に復帰させると、この実施の形態では、ＣＰＵ５６は、前回の電源断時の割込許可／禁止状態を復帰させるため、バックアップＲＡＭに保存されていたパリティフラグの値を確認する（ステップＳ９５）。パリティフラグがオフ状態であれば、割込許可設定を行う（ステップＳ９６）。しかし、パリティフラグがオン状態であれば、そのまま（ステップＳ１で設定された割込禁止状態のまま）遊技状態復旧処理を終了する。パリティフラグがオン状態であるということは、図２９におけるステップＳ５２に示されたように、前回の電源断時に割込禁止状態であったことを意味する。従って、パリティフラグがオン状態である場合には、割込許可はなされない。

次に、遊技制御手段以外の電気部品制御手段においてデータ保存処理および復旧処理が行われる場合の例として、払出制御手段においてデータ保存や復旧が行われる場合について説明する。

図３１は、払出制御用ＣＰＵ３７１周りの一構成例を示すブロック図である。図３１に示すように、電源監視回路（電源監視手段）からの電源断信号が、バッファ回路９６０を介して払出制御用ＣＰＵ３７１のマスク不能割込端子（ＸＮＭＩ端子）に接続されている。電源監視回路は、遊技機が使用する各種直流電源のうちのいずれかの電源の電圧を監視して電源電圧低下を検出する回路である。この実施の形態では、ＶSLの電源電圧を監視して電圧値が所定値以下になるとローレベルの電源断信号を発生する。ＶSLは、遊技機で使用される直流電圧のうちで最大のものであり、この例では＋３０Ｖである。従って、払出制御用ＣＰＵ３７１は、割込処理によって電源断の発生を確認することができる。

この実施の形態で用いられる払出制御用ＣＰＵ３７１も、主基板３１のＣＰＵ５６と同様に、ＰＩＯおよびＣＴＣを内蔵している。ただし、この実施の形態では内蔵ＰＩＯを使用しない。その場合には、例えば、全ポートを入力モードとして、全ポートをグラウンドレベルに接続する。

また、主基板３１のＣＰＵ５６と同様に、払出制御用ＣＰＵ３７１も、割込モード０〜２のいずれかに設定可能であり、ＣＴＣは、以下に説明するようなタイマモードまたはカウンタモードで動作可能である。また、ＣＴＣは４つのチャネルを有している。具体的には、４個のタイマカウンタレジスタＣＬＫ／ＴＲＧ０〜３（チャネル０〜３のカウンタ）を有する。動作モードは、チャネル毎に設定可能である。

各タイマカウンタレジスタＣＬＫ／ＴＲＧ０〜３の値は、対応するＣＬＫ／ＴＲＧ端子に入力されるクロック信号に応じてカウントダウンされ、カウント値が０になると割込を発生することができる。従って、ＣＴＣのチャネル０〜３は、それぞれ割込発生部となることができる。チャネル０の優先順位が最も高く、以下、順次優先順位が下がる。すなわち、複数のタイマカウンタレジスタＣＬＫ／ＴＲＧのカウント値が同時に０になった場合には、番号が小さいチャネルが優先され、それらのチャネルが割込を発生するように設定されていれば、番号が小さいチャネルからの割込が先に受け付けられる。

この実施の形態では、内蔵ＣＴＣのチャネル３がタイマモードで使用され、チャネル２がカウンタモードで使用される。また、チャネル３はタイマ割込の発生源として使用され、チャネル２は払出制御コマンド受信用として使用される。

カウンタモード：払出制御用ＣＰＵ３７１のＣＬＫ／ＴＲＧ端子にクロック信号の立上がりまたは立下がりが入力されるとカウント値を−１する。そのチャネルに対して割込発生許可が設定されている場合には、カウント値が０になると割込を発生するとともに、初期値をカウンタに再ロードする。また、割込ベクタの設定がなされていれば、カウント値が０になったときに、内部データバス上に割込ベクタを送出する。

タイマモード：システムクロック（内部クロック）を１／１６分周または１／２５６分周したクロック信号にもとづいてカウント値を−１する。そのチャネルに対して割込発生許可が設定されている場合には、カウント値が０になると割込を発生するとともに、初期値をカウンタに再ロードする。また、割込ベクタの設定がなされていれば、カウント値が０になったときに、内部データバス上に割込ベクタを送出する。

払出制御用ＣＰＵ３７１のＣＬＫ／ＴＲＧ２端子には、主基板３１からのＩＮＴ信号（払出制御信号ＩＮＴ）が接続されている。ＣＬＫ／ＴＲＧ２端子にクロック信号が入力されると、払出制御用ＣＰＵ３７１に内蔵されているタイマカウンタレジスタＣＬＫ／ＴＲＧ２（ＣＴＣのチャネル２のカウンタ）の値がダウンカウントされる。そして、レジスタ値が０になると割込が発生する。従って、タイマカウンタレジスタＣＬＫ／ＴＲＧ２の初期値を「１」に設定しておけば、ＩＮＴ信号の入力に応じてレジスタ値が０になって割込が発生することになる。

払出制御基板３７には、システムリセット回路９７５も搭載されているが、この実施の形態では、システムリセット回路９７５は、電源監視回路（第２の電源監視手段）も兼ねている。すなわち、リセットＩＣ９７６は、電源投入時に、外付けのコンデンサに容量で決まる所定時間だけ出力をローレベルとし、所定時間が経過すると出力をハイレベルにする。また、リセットＩＣ９７６は、電源基板９１０に搭載されている電源監視回路が監視する電源電圧と等しい電源電圧であるＶSLの電源電圧を監視して電圧値が所定値（例えば＋９Ｖ）以下になるとローレベルのリセット信号を発生する。従って、電源断時には、リセットＩＣ９７６からのリセット信号がローレベルになることによって払出制御用ＣＰＵ３７１がシステムリセットされる。

リセットＩＣ９７６が電源断を検知するための所定値は、通常時の電圧より低いが、払出制御用ＣＰＵ３７１が暫くの間動作しうる程度の電圧である。また、リセットＩＣ９７６が、払出制御用ＣＰＵ３７１が必要とする電圧（この例では＋５Ｖ）よりも高い電圧を監視するように構成されているので、払出制御用ＣＰＵ３７１が必要とする電圧に対して監視範囲を広げることができる。従って、より精密な監視を行うことができる。

＋５Ｖ電源から電力が供給されていない間、払出制御用ＣＰＵ３７１の内蔵ＲＡＭの少なくとも一部は、電源基板から供給されるバックアップ電源がバックアップ端子に接続されることによってバックアップされ、遊技機に対する電源が断しても内容は保存される。そして、＋５Ｖ電源が復旧すると、システムリセット回路９７５からリセット信号が発せられるので、払出制御用ＣＰＵ３７１は、通常の動作状態に復帰する。そのとき、必要なデータがバックアップされているので、停電等からの復旧時には停電発生時の遊技状態に復帰することができる。

以上のように、この実施の形態では、電源基板９１０に搭載されている電源監視回路が、遊技機で使用される直流電圧のうちで最も高い電源ＶSLの電圧を監視して、その電源の電圧が所定値を下回ったら電源断信号を発生する。電源断信号が出力されるタイミングでは、ＩＣ駆動電圧は、まだ各種回路素子を十分駆動できる電圧値になっている。従って、ＩＣ駆動電圧で動作する払出制御基板３７の払出制御用ＣＰＵ３７１が所定の電力供給停止時処理を行うための動作時間が確保されている。

なお、ここでも、電源基板に搭載されている電源監視回路は、遊技機で使用される直流電圧のうちで最も高い電源ＶSLの電圧を監視することになるが、電源断検出信号を発生するタイミングが、ＩＣ駆動電圧で動作する電気部品制御手段が所定の電力供給停止時処理を行うための動作時間が確保されるようなタイミングであれば、監視対象電圧は、最も高い電源ＶSLの電圧でなくてもよい。すなわち、少なくともＩＣ駆動電圧よりも高い電圧を監視すれば、電気部品制御手段が所定の電力供給停止時処理を行うための動作時間が確保されるようなタイミングで電源断検出信号を発生することができる。

その場合、上述したように、監視対象電圧は、賞球カウントスイッチ３０１Ａ等の遊技機の各種スイッチに供給される電圧が＋１２Ｖであることから、電源断時のスイッチオン誤検出の防止も期待できる電圧であることが好ましい。すなわち、スイッチに供給される電圧（スイッチ電圧）である＋１２Ｖ電源電圧が落ち始める以前の段階で、電圧低下を検出できることが好ましい。よって、少なくともスイッチ電圧よりも高い電圧を監視することが好ましい。

なお、図３１に示された構成では、システムリセット回路９７５は、電源投入時に、コンデンサの容量で決まる期間のローレベルを出力し、その後ハイレベルを出力する。すなわち、リセット解除タイミングは１回だけである。しかし、図２４に示された主基板３１の場合と同様に、複数回のリセット解除タイミングが発生するような回路構成を用いてもよい。

図３２は、払出制御用ＣＰＵ３７１が実行するメイン処理を示すフローチャートである。遊技機に対して電源が投入され払出制御用ＣＰＵ３７１が起動すると、メイン処理において、払出制御用ＣＰＵ３７１は、まず、必要な初期設定を行う。すなわち、払出制御用ＣＰＵ３７１は、割込禁止に設定する（ステップＳ７０１）。次に、割込モードを割込モード２に設定し（ステップＳ７０２）、スタックポインタにスタックポインタ指定アドレスを設定する（ステップＳ７０３）。また、払出制御用ＣＰＵ３７１は、内蔵デバイスレジスタの初期化を行い（ステップＳ７０４）、ＣＴＣおよびＰＩＯの初期化（ステップＳ７０５）を行った後に、ＲＡＭをアクセス可能状態に設定する（ステップＳ７０６）。

この実施の形態では、内蔵ＣＴＣのうちの一つのチャネルがタイマモードで使用される。従って、ステップＳ７０４の内蔵デバイスレジスタの設定処理およびステップＳ７０５の処理において、使用するチャネルをタイマモードに設定するためのレジスタ設定、割込発生を許可するためのレジスタ設定および割込ベクタを設定するためのレジスタ設定が行われる。そして、そのチャネルによる割込がタイマ割込として用いられる。タイマ割込を例えば２ｍｓ毎に発生させたい場合は、初期値として２ｍｓに相当する値が所定のレジスタ（時間定数レジスタ）に設定される。

なお、タイマモードに設定されたチャネル（この実施の形態ではチャネル３）に設定される割込ベクタは、タイマ割込処理の先頭番地に相当するものである。具体的は、Ｉレジスタに設定された値と割込ベクタとでタイマ割込処理の先頭番地が特定される。タイマ割込処理ではタイマ割込フラグがセットされ、メイン処理でタイマ割込フラグがセットされていることが検知されると、払出制御処理が実行される。すなわち、タイマ割込処理では、電気部品制御処理の一例である払出制御処理を実行するための設定がなされる。

また、内蔵ＣＴＣのうちの他の一つのチャネル（この実施の形態ではチャネル２）が、遊技制御手段からの払出制御コマンド受信のための割込発生用のチャネルとして用いられ、そのチャネルがカウンタモードで使用される。従って、ステップＳ７０４の内蔵デバイスレジスタの設定処理およびステップＳ７０５の処理において、使用するチャネルをカウンタモードに設定するためのレジスタ設定、割込発生を許可するためのレジスタ設定および割込ベクタを設定するためのレジスタ設定が行われる。

カウンタモードに設定されたチャネル（チャネル２）に設定される割込ベクタは、後述するコマンド受信割込処理の先頭番地に相当するものである。具体的は、Ｉレジスタに設定された値と割込ベクタとでコマンド受信割込処理の先頭番地が特定される。

この実施の形態では、払出制御用ＣＰＵ３７１でも割込モード２が設定される。従って、内蔵ＣＴＣのカウントアップにもとづく割込処理を使用することができる。また、ＣＴＣが送出した割込ベクタに応じた割込処理開始番地を設定することができる。

ＣＴＣのチャネル２（ＣＨ２）のカウントアップにもとづく割込は、上述したタイマカウンタレジスタＣＬＫ／ＴＲＧ２の値が「０」になったときに発生する割込である。従って、例えばステップＳ７０５において、特定レジスタとしてのタイマカウンタレジスタＣＬＫ／ＴＲＧ２に初期値「１」が設定される。また、ＣＴＣのチャネル３（ＣＨ３）のカウントアップにもとづく割込は、ＣＰＵの内部クロック（システムクロック）をカウントダウンしてレジスタ値が「０」になったら発生する割込であり、後述する２ｍｓタイマ割込として用いられる。具体的には、ＣＨ３のレジスタ値はシステムクロックの１／２５６周期で減算される。ステップＳ７０５において、ＣＨ３のレジスタには、初期値として２ｍｓに相当する値が設定される。

ＣＴＣのＣＨ２のカウントアップにもとづく割込は、ＣＨ３のカウントアップにもとづく割込よりも優先順位が高い。従って、同時にカウントアップが生じた場合に、ＣＨ２のカウントアップにもとづく割込、すなわち、コマンド受信割込処理の実行契機となる割込の方が優先される。

そして、払出制御用ＣＰＵ３７１は、払出制御用のバックアップＲＡＭ領域にバックアップデータが存在しているか否かの確認を行う（ステップＳ７０７）。すなわち、例えば、主基板３１のＣＰＵ５６の処理と同様に、電源断時にセットされるバックアップフラグがセット状態になっているか否かによって、バックアップデータが存在しているか否か確認する。バックアップフラグがセット状態になっている場合には、バックアップデータありと判断する。

バックアップありを確認したら、払出制御用ＣＰＵ３７１は、バックアップＲＡＭ領域のデータチェック（この例ではパリティチェック）を行う。不測の電源断が生じた後に復旧した場合には、バックアップＲＡＭ領域のデータは保存されていたはずであるから、チェック結果は正常になる。チェック結果が正常でない場合には、内部状態を電源断時の状態に戻すことができないので、停電復旧時でない電源投入時に実行される初期化処理を実行する。

チェック結果が正常であれば（ステップＳ７０８）、払出制御用ＣＰＵ３７１は、内部状態を電源断時の状態に戻すための払出状態復旧処理を行う（ステップＳ７０９）。そして、バックアップＲＡＭ領域に保存されていたＰＣ（プログラムカウンタ）の指すアドレスに復帰する。

初期化処理では、払出制御用ＣＰＵ３７１は、まず、ＲＡＭクリア処理を行う（ステップＳ７１１）。そして、２ｍｓ毎に定期的にタイマ割込がかかるように払出制御用ＣＰＵ３７１に設けられているＣＴＣのレジスタの設定が行われる（ステップＳ７１２）。すなわち、初期値として２ｍｓに相当する値が所定のレジスタ（時間定数レジスタ）に設定される。そして、初期設定処理のステップＳ７０１において割込禁止とされているので、初期化処理を終える前に割込が許可される（ステップＳ７１３）。

この実施の形態では、払出制御用ＣＰＵ３７１の内蔵ＣＴＣが繰り返しタイマ割込を発生するように設定される。この実施の形態では、繰り返し周期は２ｍｓに設定される。そして、タイマ割込が発生すると、図３３に示すように、払出制御用ＣＰＵ３７１は、例えばタイマ割込が発生したことを示すタイマ割込フラグをセットする（ステップＳ７２１）。なお、図３３には割込を許可することも明示されているが（ステップＳ７２０）、２ｍｓタイマ割込処理では、最初に割込許可状態に設定される。すなわち、２ｍｓタイマ割込処理中には割込許可状態になってので、ＩＮＴ信号の入力にもとづく払出制御コマンド受信処理を優先して実行することができる。

払出制御用ＣＰＵ３７１は、ステップＳ７２４において、タイマ割込フラグがセットされたことを検出するとステップＳ７５１以降の払出制御処理を実行する。以上の制御によって、この実施の形態では、払出制御処理は２ｍｓ毎に起動されることになる。なお、この実施の形態では、タイマ割込処理ではフラグセットのみがなされ、払出制御処理はメイン処理において実行されるが、タイマ割込処理で払出制御処理を実行してもよい。

払出制御処理において、払出制御用ＣＰＵ３７１は、まず、中継基板７２を介して入力ポート３７２ｂに入力される賞球カウントスイッチ３０１Ａ、球貸しカウントスイッチ３０１Ｂがオンしたか否かを判定する（スイッチ処理：ステップＳ７５１）。

次に、払出制御用ＣＰＵ３７１は、センサ（例えば、払出モータ２８９の回転数を検出するモータ位置センサ）からの信号入力状態を確認してセンサの状態を判定する等の処理を行う（入力判定処理：ステップＳ７５２）。払出制御用ＣＰＵ３７１は、さらに、受信した払出制御コマンドを解析し、解析結果に応じた処理を実行する（コマンド解析実行処理：ステップＳ７５３）。

次いで、払出制御用ＣＰＵ３７１は、主基板３１から払出停止指示コマンドを受信していたら払出停止状態に設定し、払出開始指示コマンドを受信していたら払出停止状態の解除を行う（ステップＳ７５４）。また、プリペイドカードユニット制御処理を行う（ステップＳ７５５）。

次いで、払出制御用ＣＰＵ３７１は、球貸し要求に応じて貸し球を払い出す制御を行う（ステップＳ７５６）。このとき、払出制御用ＣＰＵ３７１は、振分ソレノイド３１０によって球振分部材３１１を球貸し側に設定する。

さらに、払出制御用ＣＰＵ３７１は、総合個数記憶に格納された個数の賞球を払い出す賞球制御処理を行う（ステップＳ７５７）。このとき、払出制御用ＣＰＵ３７１は、振分ソレノイド３１０によって球振分部材３１１を賞球側に設定する。そして、出力ポート３７２ｃおよび中継基板７２を介して球払出装置９７の払出機構部分における払出モータ２８９に対して駆動信号を出力し、所定の回転数分払出モータ２８９を回転させる払出モータ制御処理を行う（ステップＳ７５８）。

なお、この実施の形態では、払出モータ２８９としてステッピングモータが用いられ、それらを制御するために１−２相励磁方式が用いられる。従って、具体的には、払出モータ制御処理において、８種類の励磁パターンデータが繰り返し払出モータ２８９に出力される。また、この実施の形態では、各励磁パターンデータが４ｍｓずつ出力される。

次いで、エラー検出処理が行われ、その結果に応じてエラー表示ＬＥＤ３７４に所定の表示を行う（エラー処理：ステップＳ７５９）。

なお、出力ポートＣは、払出制御処理における払出モータ制御処理（ステップＳ７５８）でアクセスされる。また、出力ポートＤは、払出制御処理におけるエラー処理（ステップＳ７５９）でアクセスされる。そして、出力ポートＥは、払出制御処理における球貸し制御処理（ステップＳ７５６）および賞球制御処理（ステップＳ７５７）でアクセスされる。

図３４は、払出制御用ＣＰＵ３７１が内蔵するＲＡＭの使用例を示す説明図である。この例では、バックアップＲＡＭ領域に、総合個数記憶（例えば２バイト）と貸し球個数記憶とがそれぞれ形成されている。総合個数記憶は、主基板３１の側から指示された賞球払出個数の総数を記憶するものである。貸し球個数記憶は、未払出の球貸し個数を記憶するものである。

このように、未払出の賞球個数と貸し球個数とが、所定期間はその内容を保持可能なバックアップＲＡＭ領域に記憶されるので、停電等の不測の電源断が生じても、所定期間内に電源復旧すれば、バックアップＲＡＭ領域に記憶される賞球処理および球貸し処理を続行できる。従って、遊技者に与えられる不利益を低減することができる。

図３５は、電源基板９１０からの電源断信号に応じて実行されるマスク不能割込処理（電力供給停止時処理）の処理例を示すフローチャートである。

電力供給停止時処理において、払出制御用ＣＰＵ３７１は、ＡＦレジスタを所定のバックアップＲＡＭ領域に退避する（ステップＳ８０１）。また、割込フラグをパリティフラグにコピーする（ステップＳ８０２）。パリティフラグはバックアップＲＡＭ領域に形成されている。また、ＢＣレジスタ、ＤＥレジスタ、ＨＬレジスタ、ＩＸレジスタおよびスタックポインタをバックアップＲＡＭ領域に退避する（ステップＳ８０４〜８０８）。

次に、バックアップあり指定値（この例では「５５Ｈ」）をバックアップフラグにストアする。バックアップフラグはバックアップＲＡＭ領域に形成されている。次いで、主基板３１のＣＰＵ５６の処理と同様の処理を行ってパリティデータを作成しバックアップＲＡＭ領域に保存する（ステップＳ８１０〜Ｓ８１９）。そして、ＲＡＭアクセスレジスタにアクセス禁止値を設定する（ステップＳ８２０）。以後、内蔵ＲＡＭのアクセスができなくなる。

ＲＡＭアクセスレジスタへのアクセス禁止値の設定が完了すると、払出制御用ＣＰＵ３７１は、待機状態（ループ状態）に入る。従って、システムリセットされるまで、何もしない状態になる。

なお、上記の各実施の形態では、払出制御基板３７において、ＮＭＩに応じて電力供給停止時処理が実行されたが、電源断信号を払出制御用ＣＰＵ３７１のマスク可能端子に接続し、マスク可能割込処理によって電力供給停止時処理を実行してもよい。

また、上記の各実施の形態では、主基板３１などの各基板にＬＣ型ノイズフィルタを並設したダブルＬ型の回路を搭載する構成としていたが、例えば図３６に示すような回路構成としてもよい。図３６は、主基板３１における電源基板９１０から供給される５Ｖ電圧の入力部分の他の構成例を示す回路図である。図３６に示す回路は、ＬＣ型ノイズフィルタを並設して形成されるが、グラウンド側にコイルを設けた点が特徴部分である。この例では、主基板３１において、５Ｖラインの入力部分に、鉄心入りコイル２６１，２６２が直列的に設けられ、それらの間から分岐してコンデンサ２６３が設けられる。鉄心入りコイル２６１，２６２は、高周波損失を発生させてノイズを抑制する役割を果たす。また、この実施の形態では、鉄心入りコイル２６２の出力側に、高周波ノイズを吸収させるための貫通コンデンサ２６４が設けられる。さらに、この実施の形態では、グラウンドレベルに接続される鉄心入りコイル２６５が設けられている。鉄心入りコイル２６５は、グラウンド経由で乗るノイズを阻止するものである。このように構成しても、基板内のノイズが低減され、基板に搭載される各機器の障害の発生を防止することができる。なお、上述した他の例では、５Ｖラインのみについて説明したが、他のラインについても同様に構成してもよい。また、主基板３１以外の基板（例えば、図柄制御基板８０、払出制御基板３７など）を同様に構成するようにしてもよい。さらに、上述した回路で示される単一の素子を用いるようにしてもよい。

なお、上記の各実施の形態のパチンコ遊技機１は、始動入賞にもとづいて可変表示部９に可変表示される特別図柄の停止図柄が所定の図柄の組み合わせになると所定の遊技価値が遊技者に付与可能になる第１種パチンコ遊技機であったが、始動入賞にもとづいて開放する電動役物の所定領域への入賞があると所定の遊技価値が遊技者に付与可能になる第２種パチンコ遊技機や、始動入賞にもとづいて可変表示される図柄の停止図柄が所定の図柄の組み合わせになると開放する所定の電動役物への入賞があると所定の権利が発生または継続する第３種パチンコ遊技機であっても、本発明を適用できる。

また、パチンコ遊技機に限られず、スロット機等においても、各部における電源供給ラインのノイズを低減しようとする場合には本発明を適用することができる。

また、上記の実施の形態では、以下のような遊技機も開示されている。

ノイズ除去回路の入力部にコイル部を構成する遊技機。
そのような構成によれば、ノイズフィルタ回路の入力側に接続される回路より、出力側に接続される回路のインピーダンスが大きい場合に効果的にノイズを除去することが可能となる。

ノイズ除去回路は、高電圧を印加すると抵抗が減少する機能を有するコンデンサ部（例えばバリスタ１６２ａｂ）を含む遊技機。
そのような構成によれば、コンデンサ部によって高電圧をグラウンド側にバイパスすることが可能となり、高電圧が各基板に搭載される各機器に供給されてしまうことを防止することができる。

電源基板は所定の電源電圧を供給するための一つの電源線を分岐して複数の電気部品制御基板にに供給し、少なくとも何れかの電気部品制御基板に設けられたノイズ除去回路への入力部の前段において入力段コンデンサを備える遊技機。
そのような構成によれば、例えば、払出制御基板などの比較的長期間取り替えが行われない枠側基板の回路構成を改変することなく、機種変更に伴い交換される基板のみに入力段コンデンサを設けるだけで枠側基板のノイズの低減を実現することができる。従って、各遊技店は、コスト上の過大な負担を負うことなく、ノイズの低減を図ることができるようになる。

ノイズ除去回路の出力部側に設けられるコンデンサ部と、入力段コンデンサの静電容量が異なるように構成されている遊技機。
そのような構成によれば、入力段コンデンサによって、入力段コンデンサが設けられていない他の基板内のノイズを低減することが可能となる。

ノイズ除去回路の出力部の後段に電圧安定用コンデンサ（例えば、コンデンサ１６４ａ）を設けた遊技機。
そのような構成によれば、各基板上に設けられている各機器への供給電圧の振れを吸収して電圧が供給される機器の動作の安定を図ることができる。

ノイズ除去回路は、コイル部およびコンデンサ部を有する単一の素子（例えば、ノイズフィルタ１７１）を少なくとも構成要素の一部に含む遊技機。
そのような構成によれば、コイル部やコンデンサ部の全てを別個に構成することなく、ノイズ除去回路を部品点数の少ない簡単な構成とすることが可能となる。

３１ 遊技制御基板（主基板）
３７ 払出制御基板
５４ ＲＯＭ
５５ ＲＡＭ
５６ ＣＰＵ
５７ Ｉ／Ｏポート
１６１ａ，１６１ｂ，１６２ｃ 入力段コンデンサ
１６２ａ，１６２ｂ ノイズフィルタ回路
１６４ａ，１６４ｂ，１６４ｃ 電圧安定用コンデンサ
１６９ａ，１６９ｂ，１６９ｃ ノイズ除去回路
１６８ バリスタ
１７１ ノイズフィルタ（素子）
３７１ 払出制御用ＣＰＵ
９１０ 電源基板

Claims (1)

1. 遊技者が所定の遊技を行うことが可能な遊技機であって、
   遊技機に設けられる電気部品を制御するための電気部品制御手段が搭載された電気部品制御基板と、
   前記電気部品制御手段の制御に応じて変動する制御データを記憶するための記憶手段と、
   遊技機の電源断時でも制御データを前記記憶手段に保持させるための保持用電源と、
   遊技機で用いられる電源電圧の低下にもとづいて検出信号を出力する電源監視手段と、
   前記保持用電源を含む複数種類の電圧の電源を作成するとともに、前記電気部品制御基板に所定電圧の電源を供給する電源基板と、を備え、
   前記電気部品制御手段は、
   前記電源監視手段からの前記検出信号の入力に応じて、バックアップフラグを前記記憶手段に設定する処理と、前記記憶手段に記憶されている複数のデータを対象として前記記憶手段の記憶内容が正常か否かの判定に用いるチェックデータを作成して前記記憶手段に記憶させる処理と、前記記憶手段へのアクセスを禁止する処理とを含む電源断処理を実行した後、待機状態に移行し、
   電力供給が開始されたときに、前記記憶手段に前記バックアップフラグが設定されていたことを条件に、前記記憶手段に記憶されている前記複数のデータを対象とする演算を行い演算結果にもとづいて前記記憶手段に記憶されているチェックデータが正常か否かを判定することによって前記記憶手段の記憶内容が正常か否かを判定する処理を実行し、前記記憶手段の記憶内容が正常であったときに制御状態を電源断時の状態に戻すための復旧処理を実行し、前記記憶手段に前記バックアップフラグが設定されていないときには、前記チェックデータにもとづいて前記記憶手段の記憶内容が正常か否かを判定する処理を実行せずに前記記憶手段の記憶内容を初期化する初期化処理を実行し、
   前記電源基板から前記電気部品制御基板へ供給される電源の入力部に、コイル部およびコンデンサ部から成るＬＣ型ノイズフィルタを複数並設することにより構成されるノイズ除去回路を設けた
   ことを特徴とする遊技機。

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