JP5091916B2 - Wiring substrate and semiconductor device - Google Patents

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Description

本発明は、配線基板及び半導体装置に係り、特に、はんだを介して、半導体チップがフリップチップ接続される配線基板及び半導体装置に関する。   The present invention relates to a wiring board and a semiconductor device, and more particularly to a wiring board and a semiconductor device in which a semiconductor chip is flip-chip connected via solder.

従来の半導体装置には、半導体チップと、半導体チップとフリップチップ接続される配線基板とを備えた半導体装置がある。このような半導体装置の中には、半導体チップの実装領域に対応する部分の配線基板に複数の貫通ビアを配置し、配線基板の面方向のサイズを小さくすることで、小型化を図った半導体装置がある。   A conventional semiconductor device includes a semiconductor device including a semiconductor chip and a wiring board that is flip-chip connected to the semiconductor chip. In such a semiconductor device, a plurality of through vias are arranged in a portion of the wiring board corresponding to the mounting region of the semiconductor chip, and the size in the surface direction of the wiring board is reduced, thereby reducing the size of the semiconductor. There is a device.

図１は、従来の半導体装置の断面図であり、図２は、図１に示す配線基板を平面視した図である。図１は、図２に示すＧ−Ｇ線方向の断面に対応する図である。図２において、図１に示す半導体装置２００と同一構成部分には、同一符号を付す。   FIG. 1 is a cross-sectional view of a conventional semiconductor device, and FIG. 2 is a plan view of the wiring substrate shown in FIG. FIG. 1 is a diagram corresponding to the cross section in the direction of the line GG shown in FIG. 2, the same components as those of the semiconductor device 200 shown in FIG.

図１及び図２を参照するに、従来の半導体装置２００は、配線基板２０１と、半導体チップ２０２と、外部接続端子２０３と、はんだ２０５と、アンダーフィル樹脂２０７とを有する。   1 and 2, a conventional semiconductor device 200 includes a wiring board 201, a semiconductor chip 202, an external connection terminal 203, solder 205, and an underfill resin 207.

配線基板２０１は、基板本体２１１と、貫通ビア２１３と、パッド２１４と、配線パターン２１６，２１７，２２１と、ソルダーレジスト層２１９，２２２とを有する。   The wiring substrate 201 includes a substrate body 211, a through via 213, a pad 214, wiring patterns 216, 217 and 221, and solder resist layers 219 and 222.

基板本体２１１は、板状とされている。基板本体２１１としては、例えば、ガラスエポキシ樹脂基板を用いることができる。貫通ビア２１３は、ソルダーレジスト層２１９の構成要素の１つである後述する第１のソルダーレジスト層２２５の形成領域に対応する部分の基板本体２１１を貫通するように設けられている。   The substrate body 211 has a plate shape. As the substrate body 211, for example, a glass epoxy resin substrate can be used. The through via 213 is provided so as to penetrate a portion of the substrate body 211 corresponding to a formation region of a first solder resist layer 225 described later, which is one of the components of the solder resist layer 219.

パッド２１４は、ソルダーレジスト層２１９の構成要素の１つである後述する溝部２２７（額縁状とされた溝部）の形成領域に対応する部分の基板本体２１１の面２１１Ａ（半導体チップ２０２が実装される側の基板本体２１１の面）に設けられている。パッド２１４は、半円球状とされたはんだ２０５を介して、半導体チップ２０２の電極パッド２３３に設けられたバンプ２０９と接続される接続面２１４Ａを有する。接続面２１４Ａは、はんだ２０５の母材となるはんだが形成される面である。   The pad 214 is mounted on the surface 211A (the semiconductor chip 202) of a portion of the substrate body 211 corresponding to a formation region of a groove 227 (a frame-shaped groove), which will be described later, which is one of the components of the solder resist layer 219. Side surface of the substrate body 211). The pad 214 has a connection surface 214 </ b> A that is connected to the bump 209 provided on the electrode pad 233 of the semiconductor chip 202 through a semi-spherical solder 205. The connection surface 214 </ b> A is a surface on which solder to be a base material of the solder 205 is formed.

配線パターン２１６は、パッド２１４の一方の端部と一体的に構成されると共に、貫通ビア２１３の上端と接続されている。これにより、配線パターン２１６は、パッド２１４と貫通ビア２１３とを電気的に接続している。パッド２１４と接続された部分の配線パターン２１６は、溝部２２７から露出されている。溝部２２７から露出された部分の配線パターン２１６は、接続面２１４Ａと一体的に構成された第１のはんだ形成面２１６Ａを有する。第１のはんだ形成面２１６Ａは、はんだ２０５の母材となるはんだが形成される面である。   The wiring pattern 216 is integrally formed with one end portion of the pad 214 and is connected to the upper end of the through via 213. Thereby, the wiring pattern 216 electrically connects the pad 214 and the through via 213. A portion of the wiring pattern 216 connected to the pad 214 is exposed from the groove 227. The portion of the wiring pattern 216 exposed from the groove 227 has a first solder formation surface 216A that is integrally formed with the connection surface 214A. The first solder formation surface 216A is a surface on which solder that is a base material of the solder 205 is formed.

配線パターン２１７は、溝部２２７から露出された部分の基板本体２１１の面２１１Ａに設けられている。配線パターン２１７は、パッド２１４の他方の端部と一体的に構成されている。配線パターン２１７は、接続面２１４Ａと一体的に構成された第２のはんだ形成面２１７Ａを有する。第２のはんだ形成面２１７Ａは、はんだ２０５の母材となるはんだが形成される面である。   The wiring pattern 217 is provided on the surface 211 </ b> A of the substrate body 211 in a portion exposed from the groove 227. The wiring pattern 217 is configured integrally with the other end of the pad 214. The wiring pattern 217 has a second solder formation surface 217A configured integrally with the connection surface 214A. The second solder formation surface 217 </ b> A is a surface on which solder to be a base material of the solder 205 is formed.

ソルダーレジスト層２１９は、第１のソルダーレジスト層２２５と、第２のソルダーレジスト層２２６と、溝部２２７とを有する。   The solder resist layer 219 includes a first solder resist layer 225, a second solder resist layer 226, and a groove 227.

第１のソルダーレジスト層２２５は、半導体チップ２０２と対向する部分の基板本体２１１の面２１１Ａに設けられている。第１のソルダーレジスト層２２５は、平面視四角形とされており、第１のはんだ形成面２１６Ａが形成されていない部分の配線パターン２１６を覆っている。   The first solder resist layer 225 is provided on the surface 211 </ b> A of the substrate body 211 at a portion facing the semiconductor chip 202. The first solder resist layer 225 has a rectangular shape in plan view, and covers the wiring pattern 216 in a portion where the first solder formation surface 216A is not formed.

第２のソルダーレジスト層２２６は、第１のソルダーレジスト層２２５を囲むように、基板本体２１１の面２１１Ａに設けられている。   The second solder resist layer 226 is provided on the surface 211A of the substrate body 211 so as to surround the first solder resist layer 225.

溝部２２７は、第１のソルダーレジスト層２２５と第２のソルダーレジスト層２２６との間に形成されており、平面視額縁形状とされている。溝部２２７は、同一平面上に配置された接続面２１４Ａ、第１のはんだ形成面２１６Ａ、及び第２のはんだ形成面２１７Ａを露出している。   The groove portion 227 is formed between the first solder resist layer 225 and the second solder resist layer 226 and has a frame shape in plan view. The groove 227 exposes the connection surface 214A, the first solder formation surface 216A, and the second solder formation surface 217A that are arranged on the same plane.

配線パターン２２１は、基板本体２１１の面２１１Ｂ（基板本体２１１の面２１１Ａの反対側に配置された基板本体２１１の面）に設けられている。配線パターン２２１は、外部接続端子２０３が形成される外部接続用パッド２３１を有する。配線パターン２２１は、貫通ビア２１３の下端と接続されている。これにより、配線パターン２２１は、貫通ビア２１３を介して、配線パターン２１６と電気的に接続されている。   The wiring pattern 221 is provided on the surface 211B of the substrate body 211 (the surface of the substrate body 211 arranged on the opposite side of the surface 211A of the substrate body 211). The wiring pattern 221 has external connection pads 231 on which external connection terminals 203 are formed. The wiring pattern 221 is connected to the lower end of the through via 213. Thereby, the wiring pattern 221 is electrically connected to the wiring pattern 216 through the through via 213.

ソルダーレジスト層２２２は、基板本体２１１の面２１１Ｂに設けられている。ソルダーレジスト層２２２は、外部接続用パッド２３１を除いた部分の配線パターン２２１を覆っている。ソルダーレジスト層２２２は、外部接続用パッド２３１を露出する開口部２２２Ａを有する。   The solder resist layer 222 is provided on the surface 211B of the substrate body 211. The solder resist layer 222 covers a portion of the wiring pattern 221 excluding the external connection pads 231. The solder resist layer 222 has an opening 222 </ b> A that exposes the external connection pad 231.

半導体チップ１２は、複数の電極パッド２３３を有する。複数の電極パッド２３３は、平面視額縁状に配置されている。複数の電極パッド２３３には、バンプ２０９が設けられている。半導体チップ２０２は、はんだ２０５及びバンプ２０９を介して、配線基板２０１に設けられたパッド２１４の接続面２１４Ａにフリップチップ接続されている。   The semiconductor chip 12 has a plurality of electrode pads 233. The plurality of electrode pads 233 are arranged in a frame shape in plan view. The plurality of electrode pads 233 are provided with bumps 209. The semiconductor chip 202 is flip-chip connected to the connection surface 214A of the pad 214 provided on the wiring board 201 via the solder 205 and the bump 209.

外部接続端子２０３は、外部接続用パッド２３１に設けられている。はんだ２０５は、パッド２１４の接続面２１４Ａに配置されており、半円球状とされている。はんだ２０５は、半導体チップ２０２と電気的に接続されたバンプ２０９とパッド２１４とを電気的に接続している。はんだ２０５は、接続面２１４Ａ、第１のはんだ形成面２１６Ａ、及び第２のはんだ形成面２１７Ａに形成（例えば、塗布）されたはんだを溶融させ、表面張力により、溶融させたはんだを接続面２１４Ａに集め、その後、溶融したはんだを硬化させることで形成する。   The external connection terminal 203 is provided on the external connection pad 231. The solder 205 is disposed on the connection surface 214A of the pad 214 and has a semispherical shape. The solder 205 electrically connects the bump 209 and the pad 214 that are electrically connected to the semiconductor chip 202. The solder 205 melts the solder formed (for example, applied) on the connection surface 214A, the first solder formation surface 216A, and the second solder formation surface 217A, and the molten solder is melted by the surface tension. Then, the molten solder is formed by curing.

アンダーフィル樹脂２０７は、配線基板２０１と半導体チップ２０２との隙間を充填するように設けられている（例えば、特許文献１参照）。   The underfill resin 207 is provided so as to fill a gap between the wiring board 201 and the semiconductor chip 202 (see, for example, Patent Document 1).

特開２００５−１１９０２号公報Japanese Patent Laid-Open No. 2005-11902

図３は、従来の配線基板の問題点を説明するための図である。図３に示す配線基板２０１では、第１のソルダーレジスト層２２５の面積を図２に示す配線基板２０１に設けられた第１のソルダーレジスト層２２５の面積よりも小さくすると共に、配線パターン２１６の配線長を図２に示す配線パターン２１６よりも長くした以外は、図２に示す配線基板２０１と同様な構成とされている。また、図３では、図２において、点線で示す配線パターン２１６及び貫通ビア２１３の図示を省略する。   FIG. 3 is a diagram for explaining problems of the conventional wiring board. In the wiring substrate 201 shown in FIG. 3, the area of the first solder resist layer 225 is made smaller than the area of the first solder resist layer 225 provided on the wiring substrate 201 shown in FIG. The configuration is the same as that of the wiring board 201 shown in FIG. 2 except that the length is longer than that of the wiring pattern 216 shown in FIG. In FIG. 3, the wiring pattern 216 and the through via 213 indicated by dotted lines in FIG. 2 are not shown.

しかしながら、従来の配線基板２０１では、配線基板２０１の面方向のサイズを大型化させることなく、はんだ２０５の量を十分に確保したい（言い換えれば、半導体チップ２０２と配線基板２０１との間の電気的接続信頼性を十分に確保したい場合）場合、図３に示すように、配線パターン２１６の配線長を長くすると共に、第１のソルダーレジスト層２２５の形成領域を狭くする（第１のソルダーレジスト層２２５の面積を小さくする）必要があった。   However, in the conventional wiring board 201, it is desired to secure a sufficient amount of solder 205 without increasing the size of the wiring board 201 in the surface direction (in other words, the electrical connection between the semiconductor chip 202 and the wiring board 201). In the case where sufficient connection reliability is desired, as shown in FIG. 3, the wiring length of the wiring pattern 216 is increased and the formation area of the first solder resist layer 225 is decreased (first solder resist layer). It was necessary to reduce the area of 225).

先に説明したように、貫通ビア２１３は、第１のソルダーレジスト層２２５の形成領域に対応する部分の基板本体２１１に形成するため、第１のソルダーレジスト層２２５の形成領域を狭くした場合、半導体チップ２０２をフリップチップ接続させるために必要な数の貫通ビア２１３を基板本体２１１に形成することができないという問題があった。   As described above, since the through via 213 is formed in the portion of the substrate body 211 corresponding to the formation region of the first solder resist layer 225, when the formation region of the first solder resist layer 225 is narrowed, There is a problem that the number of through vias 213 required for flip-chip connection of the semiconductor chip 202 cannot be formed in the substrate body 211.

そこで本発明は、上述した問題点に鑑みなされたものであり、半導体チップをフリップチップ接続させるために必要な数の貫通ビアを基板本体に形成できると共に、半導体チップをフリップチップ接続させる際に使用するはんだの量を十分に確保することのできる配線基板及び半導体装置を提供することを目的とする。   Therefore, the present invention has been made in view of the above-described problems, and can be formed in the substrate body with a necessary number of through vias for flip-chip connection of the semiconductor chip, and used for flip-chip connection of the semiconductor chip. It is an object of the present invention to provide a wiring board and a semiconductor device that can secure a sufficient amount of solder to be processed.

本発明の一観点によれば、基板本体と、前記基板本体の第１の面に設けられ、はんだを介して、半導体チップがフリップチップ接続されるパッドと、前記基板本体の第１の面に設けられ、前記パッドの一方の端部と接続された第１の配線パターンと、前記基板本体の第１の面に設けられ、前記パッドの他方の端部と接続された第２の配線パターンと、前記基板本体の第１の面に設けられ、前記第１の配線パターンの一部及び前記第２の配線パターンを露出する絶縁層と、を有し、前記第１の配線パターン及び前記第２の配線パターンの前記絶縁層から露出する面は、各々、前記はんだの母材となる材料が形成される面であり、前記第２の配線パターンの形状は、湾曲形状である配線基板が提供される。 According to one aspect of the present invention, the substrate body, provided on the first surface of the substrate main body, through a solder and a pad on which the semiconductor chip is flip-chip connected, the first surface of the front Stories substrate body provided, first wiring pattern connected to one end portion of the front Symbol pad, provided on the first surface of the substrate main body, a second wiring connected to the other end portion of the pad a pattern, the provided on the first surface of the substrate body, anda insulating layer you partially exposed and the second wiring pattern of the first wiring pattern, the first wiring pattern and the surface exposed from the insulating layer of the second wiring patterns are each a surface material made of said solder preform is formed, the shape of the second wiring pattern, Ru curved der distribution A wire substrate is provided.

本発明によれば、半導体チップをフリップチップ接続させるために必要な数の貫通ビアを基板本体に形成できると共に、半導体チップをフリップチップ接続させる際に使用するはんだの量を十分に確保することができる。   According to the present invention, the number of through vias necessary for flip-chip connection of a semiconductor chip can be formed in the substrate body, and a sufficient amount of solder is used when the semiconductor chip is flip-chip connected. it can.

従来の半導体装置の断面図である。It is sectional drawing of the conventional semiconductor device. 図１に示す配線基板を平面視した図である。It is the figure which planarly viewed the wiring board shown in FIG. 従来の配線基板の問題点を説明するための図である。It is a figure for demonstrating the problem of the conventional wiring board. 本発明の第１の実施の形態に係る半導体装置の断面図である。1 is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention. 図４に示す配線基板を平面視した図である。It is the figure which planarly viewed the wiring board shown in FIG. 本発明の第２の実施の形態に係る半導体装置の断面図である。It is sectional drawing of the semiconductor device which concerns on the 2nd Embodiment of this invention. 図６に示す配線基板を平面視した図である。It is the figure which planarly viewed the wiring board shown in FIG. 図６に示す半導体チップを平面視した図である。FIG. 7 is a plan view of the semiconductor chip shown in FIG. 6.

以下、図面に基づいて本発明の実施の形態について説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

（第１の実施の形態）
図４は、本発明の第１の実施の形態に係る半導体装置の断面図であり、図５は、図４に示す配線基板を平面視した図である。図４は、図５に示すＡ−Ａ線方向の断面に対応する図である。図５において、第１の実施の形態の半導体装置１０と同一構成部分には、同一符号を付す。 (First embodiment)
4 is a cross-sectional view of the semiconductor device according to the first embodiment of the present invention, and FIG. 5 is a plan view of the wiring board shown in FIG. FIG. 4 is a view corresponding to the cross section in the direction of the line AA shown in FIG. In FIG. 5, the same components as those of the semiconductor device 10 of the first embodiment are denoted by the same reference numerals.

図４及び図５を参照するに、第１の実施の形態の半導体装置１０は、配線基板１１と、半導体チップ１２と、外部接続端子１３と、はんだ１５と、内部接続端子１６と、アンダーフィル樹脂１７とを有する。   4 and 5, the semiconductor device 10 according to the first embodiment includes a wiring board 11, a semiconductor chip 12, an external connection terminal 13, a solder 15, an internal connection terminal 16, and an underfill. Resin 17.

配線基板１１は、基板本体２１と、貫通ビア２３と、パッド２４と、第１の配線パターン２６と、第２の配線パターン２７と、ソルダーレジスト層２９，３２と、配線パターン３１とを有する。   The wiring substrate 11 includes a substrate body 21, a through via 23, a pad 24, a first wiring pattern 26, a second wiring pattern 27, solder resist layers 29 and 32, and a wiring pattern 31.

基板本体２１は、板状とされている。基板本体２１は、複数の貫通孔３５を有する。複数の貫通孔３５は、ソルダーレジスト層２９の構成要素のうちの１つである後述する第１のソルダーレジスト層４７（半導体チップ１２と対向する部分の基板本体２１の面２１Ａに設けられたソルダーレジスト層）の形成領域に対応する部分の基板本体２１を貫通するように形成されている。   The substrate body 21 has a plate shape. The substrate body 21 has a plurality of through holes 35. The plurality of through holes 35 are first solder resist layers 47 (to be described later) that are one of the constituent elements of the solder resist layer 29 (solder provided on the surface 21A of the substrate body 21 at the portion facing the semiconductor chip 12). The resist layer is formed so as to penetrate a portion of the substrate body 21 corresponding to the formation region of the resist layer.

基板本体２１の材料としては、例えば、ガラスクロスをエポキシ樹脂で含浸させたガラスエポキシ樹脂や、セラミックや、半導体基板（例えば、シリコン）等を用いることができる。なお、基板本体２１の材料として、半導体基板を用いる場合には、貫通ビア２３、第１の配線パターン２６、第２の配線パターン２７、及び配線パターン３１を形成する前に、複数の貫通孔３５が形成された半導体基板の表面に、図示していない絶縁膜（例えば、ＳｉＯ２膜）を形成する。 As a material of the substrate body 21, for example, a glass epoxy resin obtained by impregnating a glass cloth with an epoxy resin, ceramic, a semiconductor substrate (for example, silicon), or the like can be used. When a semiconductor substrate is used as the material of the substrate body 21, a plurality of through holes 35 are formed before the through via 23, the first wiring pattern 26, the second wiring pattern 27, and the wiring pattern 31 are formed. An insulating film (not shown) (for example, SiO 2 film) is formed on the surface of the semiconductor substrate on which is formed.

貫通ビア２３は、複数の貫通孔３５に設けられている。これにより、貫通ビア２３は、第１のソルダーレジスト層４７の形成領域に対応する部分の基板本体２１を貫通するように配置されている。貫通ビア２３の上端部（貫通ビア２３の一方の端部）は、基板本体２１の面２１Ａ（基板本体２１の第１の面）から露出されている。貫通ビア２３の下端部（貫通ビア２３の他方の端部）は、基板本体２１の面２１Ａの反対側に配置された基板本体２１の面２１Ｂ（基板本体２１の第２の面）から露出されている。貫通ビア２３の材料としては、例えば、Ｃｕを用いることができる。   The through via 23 is provided in the plurality of through holes 35. Accordingly, the through via 23 is disposed so as to penetrate the portion of the substrate body 21 corresponding to the formation region of the first solder resist layer 47. The upper end portion of the through via 23 (one end portion of the through via 23) is exposed from the surface 21A of the substrate body 21 (the first surface of the substrate body 21). A lower end portion of the through via 23 (the other end portion of the through via 23) is exposed from a surface 21B (second surface of the substrate body 21) of the substrate body 21 disposed on the opposite side of the surface 21A of the substrate body 21. ing. As a material of the through via 23, for example, Cu can be used.

パッド２４は、半導体チップ１２に設けられた電極パッド５５と対向するように、基板本体２１の面２１Ａに設けられている。パッド２４は、半導体チップ１２の電極パッド５５に設けられた内部接続端子１６と接続される接続面２４Ａを有する。接続面２４Ａは、半導体チップ１２がフリップチップ接続される面である。接続面２４Ａの幅Ｗ１，Ｗ２は、第１及び第２の配線パターン２６，２７の幅Ｗ３，Ｗ４，Ｗ５よりも広くなるように構成されている。 The pad 24 is provided on the surface 21 </ b> A of the substrate body 21 so as to face the electrode pad 55 provided on the semiconductor chip 12. The pad 24 has a connection surface 24A connected to the internal connection terminal 16 provided on the electrode pad 55 of the semiconductor chip 12. The connection surface 24A is a surface to which the semiconductor chip 12 is flip-chip connected. The widths W 1 and W 2 of the connection surface 24A are configured to be wider than the widths W 3 , W 4 and W 5 of the first and second wiring patterns 26 and 27.

このように、接続面２４Ａの幅Ｗ１，Ｗ２を第１及び第２の配線パターン２６，２７の幅Ｗ３，Ｗ４，Ｗ５よりも広くすることで、接続面２４Ａ、第１の配線パターン２６に設けられた後述する第１のはんだ形成面２６Ａ、及び第２の配線パターン２７に設けられた後述する第２のはんだ形成面２７Ａに形成されたはんだ（はんだ１５の母材）を溶融させた際、表面張力により、第１及び第２のはんだ形成面２６Ａ，２７Ａに形成されたはんだを接続面２４Ａに移動させることができる。 As described above, the widths W 1 and W 2 of the connection surface 24A are made wider than the widths W 3 , W 4 and W 5 of the first and second wiring patterns 26 and 27, whereby the connection surface 24A and the first A solder (base material of the solder 15) formed on a first solder formation surface 26A described later provided on the wiring pattern 26 and a second solder formation surface 27A described later provided on the second wiring pattern 27 is used. When melted, the solder formed on the first and second solder formation surfaces 26A and 27A can be moved to the connection surface 24A by surface tension.

接続面２４Ａの幅Ｗ１は、例えば、５０μｍとすることができる。接続面２４Ａの幅Ｗ２は、例えば、５５μｍとすることができる。パッド２４の厚さは、例えば、１５μｍとすることができる。 The width W 1 of the connecting surfaces 24A, for example, can be set to 50 [mu] m. The width W 2 of the connecting surfaces 24A, for example, can be set to 55 .mu.m. The thickness of the pad 24 can be set to 15 μm, for example.

第１の配線パターン２６は、パッド２４と略等しい厚さとされており、第１の配線部４１と、第２の配線部４２とを有する。第１の配線部４１は、第１のソルダーレジスト層４７の形成領域に対応する部分の基板本体２１の面２１Ａに設けられている。第１の配線部４１の一方の端部は、貫通ビア２３の上端部と接続されている。これにより、第１の配線パターン２６は、貫通ビア２３と電気的に接続されている。第１の配線部４１の他方の端部は、第２の配線部４２の一方の端部と一体的に構成されている。   The first wiring pattern 26 has a thickness substantially equal to that of the pad 24, and includes a first wiring part 41 and a second wiring part 42. The first wiring portion 41 is provided on the surface 21 </ b> A of the substrate body 21 corresponding to the formation region of the first solder resist layer 47. One end portion of the first wiring portion 41 is connected to the upper end portion of the through via 23. Thereby, the first wiring pattern 26 is electrically connected to the through via 23. The other end portion of the first wiring portion 41 is configured integrally with one end portion of the second wiring portion 42.

第２の配線部４２は、ソルダーレジスト層２９を構成する後述する溝部４９から露出された部分の基板本体２１の面２１Ａに設けられている。第２の配線部４２の一方の端部は、第１の配線部４１の他方の端部と一体的に構成されている。第２の配線部４２の他方の端部は、パッド２４の一方の端部と一体的に構成されている。これにより、第１の配線パターン２６は、パッド２４と貫通電極２３とを電気的に接続している。第２の配線部４２は、第１の配線部４１の他方の端部とパッド２４の一方の端部とを結ぶ第１の直線（以下、「第１の直線Ｂ」という）上に配置されている。   The second wiring part 42 is provided on the surface 21 </ b> A of the substrate body 21 exposed from a groove part 49 which will be described later, which constitutes the solder resist layer 29. One end portion of the second wiring portion 42 is configured integrally with the other end portion of the first wiring portion 41. The other end portion of the second wiring portion 42 is configured integrally with one end portion of the pad 24. Thereby, the first wiring pattern 26 electrically connects the pad 24 and the through electrode 23. The second wiring part 42 is arranged on a first straight line (hereinafter referred to as “first straight line B”) that connects the other end of the first wiring part 41 and one end of the pad 24. ing.

第２の配線部４２は、パッド２４の接続面２４Ａを通過する平面上に配置されており、接続面２４Ａと一体的に構成された第１のはんだ形成面４２Ａを有する。   The second wiring portion 42 is disposed on a plane that passes through the connection surface 24A of the pad 24, and has a first solder formation surface 42A that is configured integrally with the connection surface 24A.

第１のはんだ形成面４２Ａは、はんだ１５の母材となるはんだ（図示せず）が形成される面である。第１のはんだ形成面４２Ａの幅Ｗ３は、接続面２４Ａの幅Ｗ１，Ｗ２よりも狭くなるように構成されている。第１のはんだ形成面４２Ａの幅Ｗ３は、例えば、２５μｍとすることができる。また、第１のはんだ形成面４２Ａの長さＬ１は、例えば、５０μｍとすることができる。 The first solder formation surface 42 </ b> A is a surface on which solder (not shown) serving as a base material of the solder 15 is formed. Width W 3 of the first solder forming surface 42A is configured to be narrower than the width W 1, W 2 of the connection surface 24A. Width W 3 of the first solder forming surface 42A, for example, can be set to 25 [mu] m. The length L1 of the first solder formation surface 42A can be set to 50 μm, for example.

第２の配線パターン２７は、パッド２４と略等しい厚さとされており、第３の配線部４４と、第４の配線部４５とを有する。   The second wiring pattern 27 has a thickness substantially equal to that of the pad 24, and includes a third wiring portion 44 and a fourth wiring portion 45.

第３の配線部４４は、ソルダーレジスト層２９を構成する溝部４９から露出された部分の基板本体２１の面２１Ａに設けられている。第３の配線部４４の一方の端部は、パッド２４の他方の端部と一体的に構成されている。第３の配線部４４の他方の端部は、第４の配線部４５の一方の端部と一体的に構成されている。第３の配線部４４は、パッド２４の接続面２４Ａを通過する平面上に配置され、接続面２４Ａと一体的に構成された第２のはんだ形成面４４Ａを有する。   The third wiring portion 44 is provided on the surface 21 </ b> A of the substrate body 21 at a portion exposed from the groove portion 49 constituting the solder resist layer 29. One end of the third wiring portion 44 is formed integrally with the other end of the pad 24. The other end portion of the third wiring portion 44 is configured integrally with one end portion of the fourth wiring portion 45. The third wiring portion 44 is disposed on a plane that passes through the connection surface 24A of the pad 24, and has a second solder formation surface 44A that is configured integrally with the connection surface 24A.

第２のはんだ形成面４４Ａは、はんだ１５の母材となるはんだ（図示せず）が形成される面である。第２のはんだ形成面４４Ａの幅Ｗ４は、接続面２４Ａの幅Ｗ１，Ｗ２よりも狭くなるように構成されている。第２のはんだ形成面４４Ａの幅Ｗ４は、例えば、２５μｍとすることができる。 The second solder formation surface 44 </ b> A is a surface on which solder (not shown) serving as a base material of the solder 15 is formed. Width W 4 of the second solder forming surface 44A is configured to be narrower than the width W 1, W 2 of the connection surface 24A. Width W 4 of the second solder forming surface 44A, for example, can be set to 25 [mu] m.

上記構成とされた第３の配線部４４は、第２の配線部４２が接続された第１の配線部４１の端部とパッド２４の一方の端部とを結ぶ第１の直線Ｂ上に配置するとよい。   The third wiring portion 44 configured as described above is on a first straight line B connecting the end portion of the first wiring portion 41 to which the second wiring portion 42 is connected and one end portion of the pad 24. It is good to arrange.

このように、第２の配線部４２が接続された第１の配線部４１の端部とパッド２４の一方の端部とを結ぶ第１の直線Ｂ上に第２及び第３の配線部４２，４４を配置することにより、接続面２４Ａと第１及び第２のはんだ形成面４２Ａ，４４Ａとに形成されたはんだを溶融させ、表面張力によりパッド２４の接続面２４Ａにはんだ（はんだ１５の母材となるはんだ）を集める際、第１及び第２のはんだ形成面４２Ａ，４４Ａに形成されたはんだを接続面２４Ａにスムーズに移動させることができる。   As described above, the second and third wiring portions 42 are on the first straight line B connecting the end portion of the first wiring portion 41 to which the second wiring portion 42 is connected and one end portion of the pad 24. 44, the solder formed on the connection surface 24A and the first and second solder formation surfaces 42A, 44A is melted, and solder (mother of the solder 15) is formed on the connection surface 24A of the pad 24 by surface tension. When collecting the solder), the solder formed on the first and second solder formation surfaces 42A and 44A can be smoothly moved to the connection surface 24A.

第４の配線部４５は、ソルダーレジスト層２９に設けられた溝部４９から露出された部分の基板本体２１の面２１Ａに設けられている。第４の配線部４５の一方の端部は、第３の配線基板４４の他方の端部と一体的に構成されている。第４の配線部４５は、湾曲した形状とされている。第４の配線部４５の他方の端部は、第１のソルダーレジスト層４７と対向している。   The fourth wiring portion 45 is provided on the surface 21 </ b> A of the substrate body 21 in a portion exposed from the groove portion 49 provided in the solder resist layer 29. One end of the fourth wiring portion 45 is configured integrally with the other end of the third wiring substrate 44. The fourth wiring part 45 has a curved shape. The other end portion of the fourth wiring portion 45 faces the first solder resist layer 47.

第４の配線部４５は、パッド２４の接続面２４Ａを通過する平面上に配置され、第２のはんだ形成面４４Ａと一体的に構成された第２のはんだ形成面４５Ａを有する。   The fourth wiring portion 45 has a second solder formation surface 45A that is disposed on a plane that passes through the connection surface 24A of the pad 24 and is configured integrally with the second solder formation surface 44A.

第２のはんだ形成面４５Ａは、はんだ１５の母材となるはんだ（図示せず）が形成される面である。第２のはんだ形成面４５Ａの幅Ｗ５は、接続面２４Ａの幅Ｗ１，Ｗ２よりも狭くなるように構成されている。第２のはんだ形成面４５Ａの幅は、例えば、２５μｍとすることができる。 The second solder formation surface 45 </ b> A is a surface on which solder (not shown) that is a base material of the solder 15 is formed. Width W 5 of the second solder forming surface 45A is configured to be narrower than the width W 1, W 2 of the connection surface 24A. The width of the second solder formation surface 45A can be set to 25 μm, for example.

上記構成とされた第２の配線パターン２７は、湾曲形状（例えば、釣り針のような形状）とされている。第２の配線パターン２７の材料は、例えば、Ｃｕを用いることができる。   The second wiring pattern 27 configured as described above has a curved shape (for example, a shape like a fishhook). For example, Cu may be used as the material of the second wiring pattern 27.

パッド２４の他方の端部からラウンド形状とされた部分の第２の配線パターン２７までの第２の配線パターン２７の長さＬ２は、例えば、１４０μｍとすることができる。この場合、ラウンド形状とされた部分の第２の配線パターン２７から第４の配線部４５の他方の端部までの第２の配線パターン２７の長さＬ３は、例えば、１００μｍとすることができる。この場合（第２の配線パターン２７の配線長が２４０μｍの場合）、ソルダーレジスト層２９に設けられた溝部４９の幅Ｗ６は、例えば、２９０μｍとすることができる。 The length L 2 of the second wiring pattern 27 from the other end of the pad 24 to the second wiring patterns 27 of the portion round shape, for example, be 140 .mu.m. In this case, the length L 3 of the second wiring pattern 27 from the second wiring pattern 27 of the rounded portion to the other end of the fourth wiring portion 45 is, for example, 100 μm. it can. In this case (when the wiring length of the second wiring pattern 27 is 240 μm), the width W 6 of the groove 49 provided in the solder resist layer 29 can be set to 290 μm, for example.

また、図１及び図２に示す従来の配線基板２０１に設けられた配線パターン２１７の長さを２４０μｍにした場合（第２の配線パターン２７の長さＬ３と同じ長さにした場合）、ソルダーレジスト層２１９に設けられた溝部２２７の幅は、３９０μｍ以上必要となり、第１のソルダーレジスト層２２５の大きさを片側１００μｍ程度小さくする必要がある。 Further, when the length of the wiring pattern 217 provided on the conventional wiring substrate 201 shown in FIGS. 1 and 2 is 240 μm (when the length is the same as the length L 3 of the second wiring pattern 27), The width of the groove 227 provided in the solder resist layer 219 is required to be 390 μm or more, and the size of the first solder resist layer 225 needs to be reduced by about 100 μm on one side.

このように、第２のはんだ形成面４５Ａを有する第４の配線部４５（第２の配線パターン２７の構成要素の１つ）の形状を湾曲形状とすることにより、ソルダーレジスト層２９に形成された溝部４９の幅を広くすることなく、第２の配線パターン２７の配線長を長くすることが可能となる。これにより、第２の配線パターン２７に設けられた第２のはんだ形成面４４Ａ，４５Ａに形成可能なはんだ（はんだ１５の母材となるはんだ）の量を増加させることが可能となるため、半導体チップ１２をフリップチップ接続させるために必要な数の貫通ビア２３を基板本体２１に形成できると共に、半導体チップ１２をフリップチップ接続させる際に使用するはんだ１５の量を十分に確保することができる。   In this manner, the fourth wiring portion 45 (one of the constituent elements of the second wiring pattern 27) having the second solder formation surface 45A is formed in the solder resist layer 29 by forming the curved shape. The wiring length of the second wiring pattern 27 can be increased without increasing the width of the groove 49. This makes it possible to increase the amount of solder that can be formed on the second solder formation surfaces 44A and 45A provided in the second wiring pattern 27 (solder that is a base material of the solder 15). The number of through vias 23 required for flip-chip connection of the chip 12 can be formed in the substrate body 21 and a sufficient amount of solder 15 is used when the semiconductor chip 12 is flip-chip connected.

ソルダーレジスト層２９（絶縁層）は、第１のソルダーレジスト層４７と、第２のソルダーレジスト層４８と、溝部４９とを有する。第１のソルダーレジスト層４７は、第２の配線部４２の形成位置よりも内側に位置する部分の基板本体２１の面２１Ａに設けられている。第１のソルダーレジスト層４７は、平面視四角形とされており、溝部４９により囲まれている。第１のソルダーレジスト層４７は、第１の配線部４１と第２の配線部４２との境界部分に対応する第１の辺である辺４７Ａ，４７Ｂ，４７Ｃ，４７Ｄを有する。辺４７Ａ，４７Ｂ，４７Ｃ，４７Ｄに対応する部分の第１ソルダーレジスト層４７からは、基板本体２１の面２１Ａ方向に対して第２の配線部４２が突出している。   The solder resist layer 29 (insulating layer) has a first solder resist layer 47, a second solder resist layer 48, and a groove 49. The first solder resist layer 47 is provided on the surface 21 </ b> A of the substrate body 21 at a portion located inside the position where the second wiring part 42 is formed. The first solder resist layer 47 is rectangular in plan view and is surrounded by the groove 49. The first solder resist layer 47 has sides 47 </ b> A, 47 </ b> B, 47 </ b> C, 47 </ b> D that are first sides corresponding to the boundary portions between the first wiring part 41 and the second wiring part 42. From the first solder resist layer 47 corresponding to the sides 47A, 47B, 47C, 47D, the second wiring portion 42 protrudes in the direction of the surface 21A of the substrate body 21.

なお、先に説明した第２及び第３の配線部４２，４４は、辺４７Ａ，４７Ｂ，４７Ｃ，４７Ｄ（第１の辺）に対して直交しない方向に延在するように配置してもよい。   The second and third wiring portions 42 and 44 described above may be arranged so as to extend in a direction that is not orthogonal to the sides 47A, 47B, 47C, and 47D (first side). .

これにより、辺４７Ａ，４７Ｂ，４７Ｃ，４７Ｄと直交する方向に第２及び第３の配線部４２，４４を延在させた場合と比較して、湾曲形状とされた第４の配線部４５の配線長を長くすることが可能となるため、第４の配線部４５に形成可能なはんだ（はんだ１５の母材となるはんだ）の量を増加させることができる。   As a result, the fourth wiring portion 45 having a curved shape compared to the case where the second and third wiring portions 42 and 44 extend in the direction orthogonal to the sides 47A, 47B, 47C and 47D. Since the wiring length can be increased, the amount of solder that can be formed on the fourth wiring portion 45 (solder that becomes the base material of the solder 15) can be increased.

第２のソルダーレジスト層４８は、第２の配線パターン２７の形成位置よりも外側に位置する部分の基板本体２１の面２１Ａに設けられている。第２のソルダーレジスト層４８は、第１のソルダーレジスト層４７を囲むような形状とされている。第２のソルダーレジスト層４８は、第１のソルダーレジスト層４７の厚さと略等しい厚さとされている。   The second solder resist layer 48 is provided on the surface 21 </ b> A of the substrate body 21 at a portion located outside the position where the second wiring pattern 27 is formed. The second solder resist layer 48 is shaped to surround the first solder resist layer 47. The second solder resist layer 48 has a thickness substantially equal to the thickness of the first solder resist layer 47.

溝部４９は、第１のソルダーレジスト層４７と第２のソルダーレジスト層４８との間に形成されている。溝部４９は、額縁形状とされている。溝部４９は、パッド２４と、第２の配線パターン２７と、第２の配線部４２と、パッド２４、第２の配線パターン２７、及び第２の配線部４２の周囲に位置する部分の基板本体２１の面２１Ａとを露出している。溝部４９の幅Ｗ６は、例えば、２９０μｍとすることができる。 The groove portion 49 is formed between the first solder resist layer 47 and the second solder resist layer 48. The groove portion 49 has a frame shape. The groove portion 49 is a portion of the substrate body located around the pad 24, the second wiring pattern 27, the second wiring portion 42, the pad 24, the second wiring pattern 27, and the second wiring portion 42. The surface 21A of 21 is exposed. The width W 6 of the groove 49 can be set to 290 μm, for example.

上記構成とされたソルダーレジスト層２９は、例えば、パッド２４、第１の配線パターン２６、及び第２の配線パターン２７が形成された基板本体２１の面２１Ａにドライフィルムレジスト（ソルダーレジスト層２９の母材）を貼り付け、次いで、溝部４９に対応する部分のドライフィルムレジストを露光、現像処理することで形成する。   The solder resist layer 29 having the above-described configuration is, for example, a dry film resist (of the solder resist layer 29) on the surface 21A of the substrate body 21 on which the pad 24, the first wiring pattern 26, and the second wiring pattern 27 are formed. A base material) is attached, and then a portion of the dry film resist corresponding to the groove 49 is exposed and developed.

配線パターン３１は、基板本体２１の面２１Ｂに設けられている。配線パターン３１は、貫通ビア２３の下端部（貫通ビア２３の他方の端部）と接続されている。これにより、配線パターン３１は、貫通ビア２３を介して、第１の配線パターン２６と電気的に接続されている。配線パターン３１は、接続面５１Ａを有した外部接続用パッド５１を有する。   The wiring pattern 31 is provided on the surface 21 </ b> B of the substrate body 21. The wiring pattern 31 is connected to the lower end of the through via 23 (the other end of the through via 23). Thereby, the wiring pattern 31 is electrically connected to the first wiring pattern 26 via the through via 23. The wiring pattern 31 has an external connection pad 51 having a connection surface 51A.

ソルダーレジスト層３２は、外部接続用パッド５１の接続面５１Ａを除いた部分の配線パターン３１を覆うように、基板本体２１の面２１Ｂに設けられている。ソルダーレジスト層３２は、外部接続用パッド５１の接続面５１Ａを露出する開口部５３を有する。   The solder resist layer 32 is provided on the surface 21 </ b> B of the substrate body 21 so as to cover the portion of the wiring pattern 31 excluding the connection surface 51 </ b> A of the external connection pad 51. The solder resist layer 32 has an opening 53 that exposes the connection surface 51 </ b> A of the external connection pad 51.

本実施の形態の配線基板によれば、第２のはんだ形成面４５Ａを有する第４の配線部４５（第２の配線パターン２７の構成要素の１つ）の形状を湾曲形状とすることにより、ソルダーレジスト層２９に形成された溝部４９の幅を広くすることなく、第２の配線パターン２７の配線長を長くすることが可能となる。これにより、第２の配線パターン２７に設けられた第２のはんだ形成面４４Ａ，４５Ａに形成可能なはんだ（はんだ１５の母材となるはんだ）の量を増加させることが可能となるため、半導体チップ１２をフリップチップ接続させるために必要な数の貫通ビア２３を基板本体２１に形成できると共に、半導体チップ１２をフリップチップ接続させる際に使用するはんだ１５の量を十分に確保することができる。   According to the wiring substrate of the present embodiment, the fourth wiring portion 45 (one of the constituent elements of the second wiring pattern 27) having the second solder formation surface 45A has a curved shape. The wiring length of the second wiring pattern 27 can be increased without increasing the width of the groove 49 formed in the solder resist layer 29. This makes it possible to increase the amount of solder that can be formed on the second solder formation surfaces 44A and 45A provided in the second wiring pattern 27 (solder that is a base material of the solder 15). The number of through vias 23 required for flip-chip connection of the chip 12 can be formed in the substrate body 21 and a sufficient amount of solder 15 is used when the semiconductor chip 12 is flip-chip connected.

半導体チップ１２は、額縁状に配置された複数の電極パッド５５を有する。複数の電極パッド５５には、内部接続端子１６が形成されている。半導体チップ１２は、内部接続端子１６及びはんだ１５により、パッド２４の接続面２４Ａに対して、フリップチップ接続されている。これにより、半導体チップ１２は、配線基板１１と電気的に接続されている。   The semiconductor chip 12 has a plurality of electrode pads 55 arranged in a frame shape. Internal connection terminals 16 are formed on the plurality of electrode pads 55. The semiconductor chip 12 is flip-chip connected to the connection surface 24 </ b> A of the pad 24 by the internal connection terminal 16 and the solder 15. As a result, the semiconductor chip 12 is electrically connected to the wiring board 11.

外部接続端子１３は、外部接続用パッド５１の接続面５１Ａに設けられている。外部接続端子１３は、半導体装置１０をマザーボード等の実装基板（図示せず）に実装する際、実装基板のパッド（図示せず）と接続される端子である。外部接続端子１３としては、例えば、はんだボールを用いることができる。   The external connection terminal 13 is provided on the connection surface 51 </ b> A of the external connection pad 51. The external connection terminal 13 is a terminal connected to a pad (not shown) of the mounting board when the semiconductor device 10 is mounted on a mounting board (not shown) such as a mother board. As the external connection terminal 13, for example, a solder ball can be used.

はんだ１５は、半円球状とされており、パッド２４の接続面２４Ａに設けられている。はんだ１５は、半導体チップ１２と接続された内部接続端子１６をパッド２４の接続面２４Ａに固定するためのものである。はんだ１５は、接続面２４Ａ、第１のはんだ形成領域４２Ａ、及び第２のはんだ形成領域４４Ａ，４５Ａに形成されたはんだ（はんだ１５の母材）が溶融させられた際、表面張力により、溶融したはんだが接続面２４Ａに集まることで形成される。また、接続面２４Ａ、第１のはんだ形成領域４２Ａ、及び第２のはんだ形成領域４４Ａ，４５Ａにはんだ（はんだ１５の母材となるはんだ）を形成する場合、例えば、スーパージャフィット（登録商標）法を用いることができる。はんだ１５としては、例えば、ＳｎＡｇＣｕ系はんだやＳｎＡｇ系はんだ等を用いることができる。   The solder 15 has a semispherical shape and is provided on the connection surface 24 </ b> A of the pad 24. The solder 15 is for fixing the internal connection terminal 16 connected to the semiconductor chip 12 to the connection surface 24 </ b> A of the pad 24. The solder 15 is melted due to surface tension when the solder (base material of the solder 15) formed on the connection surface 24A, the first solder formation region 42A, and the second solder formation regions 44A and 45A is melted. The solder is collected by gathering on the connection surface 24A. Further, when forming solder (solder as a base material of the solder 15) on the connection surface 24A, the first solder formation region 42A, and the second solder formation regions 44A and 45A, for example, SuperJafit (registered trademark). Can be used. As the solder 15, for example, SnAgCu solder or SnAg solder can be used.

内部接続端子１６は、電極パッド５５及びパッド２４と接続されている。内部接続端子１６は、半導体チップ１２と配線基板１１とを電気的に接続するための導体である。内部接続端子１６としては、例えば、バンプ（例えば、Ａｕバンプ）を用いることができる。   The internal connection terminal 16 is connected to the electrode pad 55 and the pad 24. The internal connection terminal 16 is a conductor for electrically connecting the semiconductor chip 12 and the wiring board 11. As the internal connection terminal 16, for example, a bump (for example, an Au bump) can be used.

アンダーフィル樹脂１７は、配線基板１１に対してフリップチップ実装された半導体チップ１２と配線基板１１との隙間を充填するように配置されている。アンダーフィル樹脂１７は、応力を緩和すると共に、半導体チップ１２と配線基板１１との間の接続強度を向上させるための樹脂である。   The underfill resin 17 is disposed so as to fill a gap between the semiconductor chip 12 flip-chip mounted on the wiring board 11 and the wiring board 11. The underfill resin 17 is a resin for relaxing the stress and improving the connection strength between the semiconductor chip 12 and the wiring substrate 11.

上記構成とされた本実施の形態の半導体装置１０は、先に説明した配線基板１１と同様な効果を得ることができる。   The semiconductor device 10 of the present embodiment configured as described above can obtain the same effects as those of the wiring substrate 11 described above.

（第２の実施の形態）
図６は、本発明の第２の実施の形態に係る半導体装置の断面図であり、図７は、図６に示す配線基板を平面視した図である。図６は、図７に示すＣ−Ｃ線方向の断面に相当する図である。図７において、図６に示す第２の実施の形態の半導体装置６０と同一構成部分には、同一符号を付す。 (Second Embodiment)
6 is a cross-sectional view of a semiconductor device according to the second embodiment of the present invention, and FIG. 7 is a plan view of the wiring substrate shown in FIG. 6 is a view corresponding to a cross section in the direction of the line CC shown in FIG. In FIG. 7, the same components as those of the semiconductor device 60 according to the second embodiment shown in FIG.

図６及び図７を参照するに、第２の実施の形態の半導体装置６０は、第１の実施の形態の半導体装置１０に設けられた配線基板１１及び半導体チップ１２の代わりに、配線基板６１及び半導体チップ６２を設けた以外は、半導体装置１０と同様に構成される。   Referring to FIGS. 6 and 7, a semiconductor device 60 according to the second embodiment includes a wiring substrate 61 instead of the wiring substrate 11 and the semiconductor chip 12 provided in the semiconductor device 10 according to the first embodiment. The semiconductor device 10 is configured similarly to the semiconductor device 10 except that the semiconductor chip 62 is provided.

配線基板６１は、第１の実施の形態で説明した配線基板１０に設けられた貫通孔３５、貫通ビア２３、パッド２４、第１の配線パターン２６、及び第２の配線パターン２７の配設位置を変更すると共に、配線基板１０に設けられたソルダーレジスト層２９の代わりにソルダーレジスト層６５を設けた以外は、配線基板１１と同様に構成される。   The wiring board 61 is provided with the through holes 35, the through vias 23, the pads 24, the first wiring patterns 26, and the second wiring patterns 27 provided in the wiring board 10 described in the first embodiment. And is configured in the same manner as the wiring board 11 except that a solder resist layer 65 is provided instead of the solder resist layer 29 provided on the wiring board 10.

複数の貫通孔３５は、半導体チップ６２と対向する部分の基板本体２１を貫通するように形成されている。貫通孔３５は、平面視四角形とされた半導体チップ６２の対向する２辺６２Ａ，６２Ｂの近傍に配置されると共に、半導体チップ６２の対向する２辺６２Ａ，６２Ｂの延在方向に配列されている。   The plurality of through holes 35 are formed so as to penetrate the portion of the substrate body 21 that faces the semiconductor chip 62. The through-holes 35 are arranged in the vicinity of the two opposite sides 62A and 62B of the semiconductor chip 62 that are square in plan view, and are arranged in the extending direction of the two opposite sides 62A and 62B of the semiconductor chip 62. .

貫通ビア２３は、複数の貫通孔３５に設けられている。つまり、貫通ビア２３は、平面視四角形とされた半導体チップ６２の対向する２辺６２Ａ，６２Ｂの近傍に配置されると共に、半導体チップ６２の対向する２辺６２Ａ，６２Ｂの延在方向に対して２列となるように配置されている。   The through via 23 is provided in the plurality of through holes 35. That is, the through via 23 is disposed in the vicinity of the two opposite sides 62A and 62B of the semiconductor chip 62 that is square in plan view, and the extending direction of the two opposite sides 62A and 62B of the semiconductor chip 62 is extended. They are arranged in two rows.

パッド２４は、貫通ビア２３の形成領域よりも内側に位置する部分の基板本体２１の面２１Ａに設けられている。パッド２４は、半導体チップ６２の対向する２辺６２Ａ，６２Ｂの延在方向に対して２列となるように配置されている。   The pad 24 is provided on the surface 21 </ b> A of the substrate body 21 at a portion located inside the formation region of the through via 23. The pads 24 are arranged in two rows in the extending direction of the two opposite sides 62A and 62B of the semiconductor chip 62.

第１の配線パターン２６は、貫通ビア２３とパッド２４との間に位置する部分の基板本体２１の面２１Ａに設けられている。第１の配線パターン２６は、パッド２４の形成領域よりも外側に位置する部分の基板本体２１の面２１Ａに配置されている。第１の配線パターン２６を構成する第１の配線部４１は、貫通ビア２３の上端部と接続されている。   The first wiring pattern 26 is provided on the surface 21 </ b> A of the substrate body 21 at a portion located between the through via 23 and the pad 24. The first wiring pattern 26 is disposed on the surface 21 </ b> A of the substrate body 21 that is located outside the region where the pad 24 is formed. The first wiring portion 41 constituting the first wiring pattern 26 is connected to the upper end portion of the through via 23.

第２の配線パターン２７は、パッド２４の形成領域よりも内側に位置する部分の基板本体２１の面２１Ａに配置されている。   The second wiring pattern 27 is disposed on the surface 21 </ b> A of the substrate body 21 at a portion located inside the pad 24 formation region.

ソルダーレジスト層６５は、第１の配線部４１を覆うように、基板本体２１の面２１Ａに設けられている。ソルダーレジスト層６５は、溝部６７，６８を有する。溝部６７は、パッド２４が列状に配置された第１のパッド群と、該第１のパッド群を構成するパッド２４と一体的に構成された第２の配線部４２及び第２の配線パターン２７とを露出するように形成されている。溝部６７は、平面視四角形とされている。溝部６７は、半導体チップ６２の対向する２辺６２Ａ，６２Ｂの延在方向が長手方向となる溝である。溝部６７の幅Ｗ７は、例えば、２９０μｍとすることができる。 The solder resist layer 65 is provided on the surface 21 </ b> A of the substrate body 21 so as to cover the first wiring part 41. The solder resist layer 65 has groove portions 67 and 68. The groove portion 67 includes a first pad group in which the pads 24 are arranged in a row, a second wiring portion 42 and a second wiring pattern which are integrally formed with the pad 24 constituting the first pad group. 27 is exposed. The groove 67 is a quadrangle in plan view. The groove portion 67 is a groove in which the extending direction of the two opposite sides 62A and 62B of the semiconductor chip 62 is the longitudinal direction. The width W 7 of the groove portion 67 can be set to 290 μm, for example.

溝部６８は、パッド２４が列状に配置された第２のパッド群と、該第２のパッド群に配置されたパッド２４と一体的に構成された第２の配線部４２及び第２の配線パターン２７とを露出するように形成されている。   The groove portion 68 includes a second pad group in which the pads 24 are arranged in a row, a second wiring portion 42 and a second wiring that are integrally formed with the pad 24 arranged in the second pad group. The pattern 27 is formed so as to be exposed.

溝部６８は、半導体チップ６２の対向する２辺６２Ａ，６２Ｂの延在方向が長手方向となる溝である。溝部６８は、溝部６７と対向配置されている。溝部６８の形状は、溝部６７の形状と略等しい。溝部６８の幅Ｗ８は、例えば、２９０μｍとすることができる。 The groove portion 68 is a groove in which the extending direction of the two opposite sides 62A and 62B of the semiconductor chip 62 is the longitudinal direction. The groove portion 68 is disposed to face the groove portion 67. The shape of the groove 68 is substantially the same as the shape of the groove 67. The width W 8 of the groove 68 can be set to 290 μm, for example.

このような構成とされた第２の実施の形態の配線基板６１は、第１の実施の形態の配線基板１１と同様な効果を得ることができる。つまり、パッド２４、第２の配線部４２、及び第２の配線パターン２７を露出する溝部（ソルダーレジスト層に形成される溝部）の形状は、第１及び第２の実施の形態で説明した溝部４９，６７，６８の形状に限定されない。   The wiring board 61 of the second embodiment having such a configuration can obtain the same effects as the wiring board 11 of the first embodiment. That is, the shape of the groove (groove formed in the solder resist layer) exposing the pad 24, the second wiring part 42, and the second wiring pattern 27 is the groove described in the first and second embodiments. The shape is not limited to 49, 67, 68.

図８は、図６に示す半導体チップを平面視した図である。図８において、図６に示す半導体装置６０と同一構成部分には同一符号を付す。   FIG. 8 is a plan view of the semiconductor chip shown in FIG. In FIG. 8, the same components as those of the semiconductor device 60 shown in FIG.

図６及び図８を参照するに、半導体チップ６２は、第１の実施の形態で説明した半導体チップ１２に設けられた複数の電極パッド５５を、対向する２列となるように配列させた以外は、半導体チップ１２と同様な構成とされている。半導体チップ６２は、電極パッド５５に設けられた内部接続端子１６及び接続面２４Ａに配置されたはんだ１５を介して、配線基板６１と電気的に接続されている。   Referring to FIGS. 6 and 8, in the semiconductor chip 62, a plurality of electrode pads 55 provided on the semiconductor chip 12 described in the first embodiment are arranged in two opposing rows. The configuration is the same as that of the semiconductor chip 12. The semiconductor chip 62 is electrically connected to the wiring substrate 61 via the internal connection terminals 16 provided on the electrode pads 55 and the solder 15 disposed on the connection surface 24A.

上記構成とされた第２の実施の形態の半導体装置６０は、第１の実施の形態の半導体装置１０と同様な効果を得ることができる。   The semiconductor device 60 of the second embodiment configured as described above can obtain the same effects as the semiconductor device 10 of the first embodiment.

以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。   The preferred embodiments of the present invention have been described in detail above, but the present invention is not limited to such specific embodiments, and within the scope of the present invention described in the claims, Various modifications and changes are possible.

１０，６０ 半導体装置
１１，６１ 配線基板
１２，６２ 半導体チップ
１３ 外部接続端子
１５ はんだ
１６ 内部接続端子
１７ アンダーフィル樹脂
２１ 基板本体
２１Ａ，２１Ｂ 面
２３ 貫通ビア
２４ パッド
２４Ａ，５１Ａ 接続面
２６ 第１の配線パターン
２７ 第２の配線パターン
２９，３２，６５ ソルダーレジスト層
３１ 配線パターン
３５ 貫通孔
４１ 第１の配線部
４２ 第２の配線部
４２Ａ 第１のはんだ形成面
４４ 第３の配線部
４４Ａ，４５Ａ 第２のはんだ形成面
４５ 第４の配線部
４７ 第１のソルダーレジスト層
４７Ａ，４７Ｂ，４７Ｃ，４７Ｄ，６２Ａ，６２Ｂ 辺
４８ 第２のソルダーレジスト層
４９，６７，６８ 溝部
５１ 外部接続用パッド
５３ 開口部
５５ 電極パッド
Ｌ１，Ｌ２，Ｌ３ 長さ
Ｗ１，Ｗ２，Ｗ３，Ｗ４，Ｗ５，Ｗ６，Ｗ７，Ｗ８ 幅 DESCRIPTION OF SYMBOLS 10, 60 Semiconductor device 11, 61 Wiring board 12, 62 Semiconductor chip 13 External connection terminal 15 Solder 16 Internal connection terminal 17 Underfill resin 21 Substrate body 21A, 21B surface 23 Through-via 24 Pad 24A, 51A Connection surface 26 First Wiring pattern 27 Second wiring pattern 29, 32, 65 Solder resist layer 31 Wiring pattern 35 Through hole 41 First wiring portion 42 Second wiring portion 42A First solder formation surface 44 Third wiring portion 44A, 45A Second solder formation surface 45 Fourth wiring portion 47 First solder resist layer 47A, 47B, 47C, 47D, 62A, 62B Side 48 Second solder resist layer 49, 67, 68 Groove 51 External connection pad 53 Opening 55 Electrode pad L 1 , L 2 , L 3 Length W 1 , W 2 , W 3, W 4, W 5, W 6, W 7, W 8 Width

Claims (6)

基板本体と、
前記基板本体の第１の面に設けられ、はんだを介して、半導体チップがフリップチップ接続されるパッドと、
前記基板本体の第１の面に設けられ、前記パッドの一方の端部と接続された第１の配線パターンと、
前記基板本体の第１の面に設けられ、前記パッドの他方の端部と接続された第２の配線パターンと、
前記基板本体の第１の面に設けられ、前記第１の配線パターンの一部及び前記第２の配線パターンを露出する絶縁層と、を有し、
前記第１の配線パターン及び前記第２の配線パターンの前記絶縁層から露出する面は、各々、前記はんだの母材となる材料が形成される面であり、
前記第２の配線パターンの形状は、湾曲形状である配線基板。 A substrate body;
A pad provided on the first surface of the substrate body, to which a semiconductor chip is flip-chip connected via solder;
Provided on the first surface of the front Stories substrate body, a first wiring pattern connected to one end portion of the front Symbol pad,
A second wiring pattern provided on the first surface of the substrate body and connected to the other end of the pad;
Wherein provided on the first surface of the substrate body, anda insulating layer expose portions and said second wiring pattern of the first wiring pattern,
The surfaces exposed from the insulating layer of the first wiring pattern and the second wiring pattern are surfaces on which a material to be a base material of the solder is formed, respectively.
The shape of the second wiring pattern, wiring substrate Ru curved der. 前記第１の配線パターンは、前記絶縁層に覆われた第１の配線部と、前記パッドの一方の端部及び前記第１の配線部と接続され前記絶縁層から露出する第２の配線部と、を有し、
前記第２の配線部は、前記第２の配線部が接続された前記第１の配線部の端部と前記パッドの一方の端部とを結ぶ第１の直線上に配置されており、
前記第２の配線パターンは、前記パッドの他方の端部と接続され、前記第１の直線の延長線上に配置された第３の配線部と、前記第３の配線部と一体的に構成され、湾曲形状とされた第４の配線部と、を有する請求項１記載の配線基板。 The first wiring pattern, before Symbol a first wiring portion covered with an insulating layer, is connected to one end and the first wiring portion of the pad second wiring exposed from the insulating layer And
The second wiring portion is disposed on a first straight line connecting the one end of the the end portion of the first wiring portion in which the second wiring portion is connected pads,
Said second wiring pattern, which is connected to the other end of the pad, and a third wiring portion disposed on the extension of the first straight line, it is composed the third integrally with the wiring portion , the wiring board of the fourth wiring portion, a 請 Motomeko 1, wherein that Yusuke which is a curved shape. 前記絶縁層は、前記第１の配線部と前記第２の配線部との境界部分に対応する第１の辺を有し、
前記第２及び第３の配線部は、前記第１の辺に対して直交しない方向に延在する請求項２記載の配線基板。 The insulating layer has a first side corresponding to the boundary portion between the first wiring portion and the second wiring portion,
The second and third wiring portion, the wiring board 請 Motomeko 2 wherein that Mashimasu extending in a direction that is not orthogonal to the first side. 前記半導体チップと対向する部分の前記基板本体を貫通する貫通ビアを更に有し、A through via penetrating the substrate body at a portion facing the semiconductor chip;
前記第１の配線パターンは、前記基板本体の第１の面側に配置された部分の前記貫通ビアの一方の端部及び前記パッドの一方の端部と接続されている請求項１ないし３のうち、いずれか１項記載の配線基板。  4. The first wiring pattern according to claim 1, wherein the first wiring pattern is connected to one end of the through via and one end of the pad at a portion disposed on the first surface side of the substrate body. Among them, the wiring board according to any one of the above. 前記基板本体の第１の面の反対側に位置する前記基板本体の第２の面に、前記貫通ビアの他方の端部と電気的に接続された外部接続用パッドを設けた請求項４記載の配線基板。 The second surface of the substrate main body located opposite the first surface of the substrate main body, 請 Motomeko 4 provided the other end portion electrically connected to the external connection pad of the through vias The wiring board described. 請求項１ないし５のうち、いずれか１項記載の配線基板と、
電極パッドを有した前記半導体チップと、
前記電極パッドに設けられ、前記はんだを介して、前記パッドと電気的に接続される内部接続端子と、を備えた半導体装置。 The wiring board according to any one of claims 1 to 5 ,
The semiconductor chip having electrode pads;
Wherein provided on the electrode pads, via the solder, semiconductors devices and a internal connection terminal to be connected the pads and electrically.
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