JP5090745B2 - Display device and manufacturing method of display device - Google Patents
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Description
本発明は、表示装置および表示装置の製造方法に関し、特に、TFT液晶表示装置のTFT基板の製造方法に適用して有効な技術に関するものである。 The present invention relates to a display device and a manufacturing method of the display device, and more particularly to a technique effective when applied to a manufacturing method of a TFT substrate of a TFT liquid crystal display device.
従来、TFT液晶表示装置には、液晶を挟んで封入している一対(2枚)の基板のうちの一方の基板に、前記液晶を駆動させるための画素電極および共通電極(対向電極と呼ぶこともある)を設けているものがある。このとき、前記画素電極および前記共通電極を形成する方法には、たとえば、ある1つの絶縁層の上に成膜したITOなどの1つの導電膜をエッチングして前記画素電極および前記共通電極を形成する方法と、たとえば、ある1つの導電膜をエッチングして前記共通電極を形成した後、前記共通電極の上に絶縁層および別の導電層を形成し、前記別の導電層をエッチングして前記画素電極を形成する方法とがある。 Conventionally, in a TFT liquid crystal display device, a pixel electrode and a common electrode (referred to as a counter electrode) for driving the liquid crystal on one of a pair of (two) substrates encapsulated with liquid crystal sandwiched between them. There are also some). At this time, as a method of forming the pixel electrode and the common electrode, for example, the pixel electrode and the common electrode are formed by etching one conductive film such as ITO formed on one insulating layer. And, for example, after etching one conductive film to form the common electrode, an insulating layer and another conductive layer are formed on the common electrode, and the second conductive layer is etched to form the common electrode. There is a method of forming a pixel electrode.
前記画素電極および前記共通電極を、後者の方法で形成する場合、前記一対の基板のうちの、前記画素電極および前記共通電極を設けるほうの基板(以下、TFT基板と呼ぶ)は、たとえば、以下のような手順で製造している。 When the pixel electrode and the common electrode are formed by the latter method, the substrate on which the pixel electrode and the common electrode are provided (hereinafter referred to as a TFT substrate) of the pair of substrates is, for example, It is manufactured by the procedure as follows.
まず、ガラス基板などの絶縁基板の表面に、たとえば、ITOなどの光透過率が高い第1の導電膜を成膜し、当該第1の導電膜をエッチングして共通電極を形成する。次に、たとえば、アルミニウムなどの第2の導電膜を成膜し、当該第2の導電膜をエッチングして、走査信号線などを形成する。 First, a first conductive film having a high light transmittance such as ITO is formed on the surface of an insulating substrate such as a glass substrate, and the first conductive film is etched to form a common electrode. Next, for example, a second conductive film such as aluminum is formed, and the second conductive film is etched to form scan signal lines and the like.
次に、たとえば、TFTのゲート絶縁膜としての機能を有する第1の絶縁層を形成し、続けて、たとえば、アモルファスシリコンなどの半導体材料膜を成膜し、当該半導体材料膜をエッチングして前記TFTの半導体層を形成する。 Next, for example, a first insulating layer having a function as a gate insulating film of a TFT is formed. Subsequently, for example, a semiconductor material film such as amorphous silicon is formed, and the semiconductor material film is etched to form the first insulating layer. A TFT semiconductor layer is formed.
次に、たとえば、アルミニウムなどの第3の導電膜を成膜し、当該第3の導電膜をエッチングして映像信号線、前記TFTのドレイン電極およびソース電極などを形成する。 Next, for example, a third conductive film such as aluminum is formed, and the third conductive film is etched to form a video signal line, a drain electrode and a source electrode of the TFT, and the like.
次に、第2の絶縁層を形成した後、たとえば、ITOなどの光透過率が高い第4の導電膜を成膜し、当該第4の導電膜をエッチングして画素電極を形成する。このとき、第2の絶縁層は、たとえば、前記TFTのソース電極の上にスルーホールを形成しておき、画素電極とソース電極が電気的に接続されるようにする。 Next, after forming the second insulating layer, for example, a fourth conductive film such as ITO having a high light transmittance is formed, and the fourth conductive film is etched to form a pixel electrode. At this time, in the second insulating layer, for example, a through hole is formed on the source electrode of the TFT so that the pixel electrode and the source electrode are electrically connected.
このような手順でTFT基板を製造する場合、従来のTFT基板の製造方法では、一般に、たとえば、前記第1の導電膜をエッチングする工程、前記第2の導電膜をエッチングする工程、前記半導体材料膜をエッチングする工程、前記第3の導電膜をエッチングする工程、前記第2の絶縁層にスルーホールを形成する工程、および前記第4の導電膜をエッチングする工程の各工程において、感光性レジストを露光、現像させたエッチングレジストを形成している。そのため、エッチングレジストを形成する回数が多くなり、製造コストが上昇するといった問題があった。 When manufacturing a TFT substrate in such a procedure, the conventional TFT substrate manufacturing method generally includes, for example, a step of etching the first conductive film, a step of etching the second conductive film, and the semiconductor material. In each of the steps of etching the film, etching the third conductive film, forming a through hole in the second insulating layer, and etching the fourth conductive film, The etching resist which exposed and developed is formed. Therefore, the number of times of forming the etching resist increases, and there is a problem that the manufacturing cost increases.
また、従来のTFT基板の製造方法では、一般に、ガラス基板などの透光性の基板の表面にクロムなどの遮光材料を用いて露光パターンを形成した露光マスクを用いて、前記感光性レジストを露光している。そのため、露光マスクの位置ずれにより、たとえば、前記絶縁基板の上に形成された映像信号線と共通電極との平面でみた位置関係が、設計時の位置関係からずれてしまうといった問題が起こりやすい。その結果、たとえば、表示装置の画質にむらが生じる、表示装置のさらなる高精細化が難しいといった問題が生じる。 Further, in the conventional TFT substrate manufacturing method, generally, the photosensitive resist is exposed using an exposure mask in which an exposure pattern is formed using a light shielding material such as chromium on the surface of a light-transmitting substrate such as a glass substrate. doing. For this reason, the positional relationship of the video signal line and the common electrode formed on the insulating substrate tends to deviate from the positional relationship at the time of design due to the positional shift of the exposure mask. As a result, for example, there is a problem in that the image quality of the display device is uneven and it is difficult to further increase the definition of the display device.
このような問題に対して、近年、たとえば、ドレイン信号線(映像信号線)の形成領域と薄膜トランジスタ(TFT)の形成領域に、同一のパターンで半導体層と第1導電層との順次積層体を形成する工程と、第2導電膜を形成した後に、同一のマスクを用いて、前記薄膜トランジスタのドレイン電極とソース電極との分離を図る製造方法が提案されている(たとえば、特許文献1を参照。)。
前記TFT基板の製造方法において、TFT基板の製造コストの低減、位置ずれの低減をするためには、前記エッチングレジストを形成する回数は、可能な限り少なくすることが望ましい。 In the TFT substrate manufacturing method, it is desirable to reduce the number of times the etching resist is formed as much as possible in order to reduce the manufacturing cost of the TFT substrate and the positional deviation.
前記絶縁基板の表面の上に前記共通電極、前記絶縁層、前記画素電極が積層されたTFT基板の製造方法では、前述のように、前記エッチングレジストを形成する工程が通常6回は必要であり、たとえば、前記特許文献1に記載されたような方法を適用しても、前記エッチングレジストを形成する工程は通常5回または4回は必要である。
In the method of manufacturing a TFT substrate in which the common electrode, the insulating layer, and the pixel electrode are stacked on the surface of the insulating substrate, as described above, the step of forming the etching resist is usually required six times. For example, even if the method described in
しかしながら、本願発明者らは、前記絶縁基板の表面の上に前記共通電極、前記絶縁層、前記画素電極が積層されたTFT基板の製造方法において、前記エッチングレジストを形成する工程をさらに減らすことができると考えている。 However, the inventors of the present invention can further reduce the step of forming the etching resist in the manufacturing method of the TFT substrate in which the common electrode, the insulating layer, and the pixel electrode are stacked on the surface of the insulating substrate. I think I can do it.
本発明の目的は、絶縁基板の表面の上に前記共通電極、前記絶縁層、前記画素電極が積層されたTFT基板の製造方法において、前記エッチングレジストを形成する工程を最小限にし、TFT基板の製造コストを低減することが可能な技術を提供することにある。 An object of the present invention is to provide a TFT substrate manufacturing method in which the common electrode, the insulating layer, and the pixel electrode are laminated on the surface of an insulating substrate, and the step of forming the etching resist is minimized. The object is to provide a technique capable of reducing the manufacturing cost.
本発明の他の目的は、絶縁基板の表面の上に前記共通電極、前記絶縁層、前記画素電極が積層されたTFT基板の製造方法において、絶縁基板の表面の上に形成された映像信号線などの位置ずれを低減することが可能な技術を提供することにある。 Another object of the present invention is to provide a video signal line formed on a surface of an insulating substrate in a method of manufacturing a TFT substrate in which the common electrode, the insulating layer, and the pixel electrode are stacked on the surface of the insulating substrate. It is an object of the present invention to provide a technique capable of reducing such positional deviation.
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面によって明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概略を説明すれば、以下の通りである。 The outline of typical inventions among the inventions disclosed in the present application will be described as follows.
(1)絶縁基板の表面に、複数本の走査信号線と、複数本の映像信号線と、マトリクス状に配置された複数個のTFTおよび画素電極と、共通電極とを有し、前記TFTは、前記絶縁基板からみて前記走査信号線の上に積層されたゲート絶縁膜と、前記ゲート絶縁膜の上に積層された半導体層と、前記半導体層のドレイン領域の上に積層されたドレイン電極と、前記半導体層のソース領域の上に積層されたソース電極とを有するMISトランジスタであり、前記画素電極は、スルーホールで前記ソース電極またはドレイン電極に接続されており、前記画素電極と前記共通電極とは、前記絶縁基板の表面に、前記共通電極、絶縁層、前記画素電極の順に積層されており、前記共通電極は第1の導電材料からなり、前記走査信号線は第2の導電材料からなり、前記映像信号線、前記TFTのドレイン電極およびソース電極は第3の導電材料からなり、前記画素電極は第4の導電材料からなり、前記ゲート絶縁膜は第1の絶縁材料からなり、前記共通電極と前記画素電極との間に介在する前記絶縁層は第2の絶縁材料からなる表示装置であって、前記絶縁基板と前記映像信号線との間には、前記第1の導電材料からなる導電膜、前記第2の導電材料からなる導電膜、前記第1の絶縁材料からなる絶縁膜、前記TFTの半導体層の形成に用いられる半導体材料膜が介在しており、前記絶縁基板と前記第1の映像信号線との間に介在する前記各導電膜および前記絶縁膜ならびに前記半導体材料膜は、平面でみた形状が、前記映像信号線の平面でみた形状と相似形である表示装置。 (1) A plurality of scanning signal lines, a plurality of video signal lines, a plurality of TFTs and pixel electrodes arranged in a matrix, and a common electrode are provided on the surface of the insulating substrate. A gate insulating film stacked on the scanning signal line as viewed from the insulating substrate, a semiconductor layer stacked on the gate insulating film, and a drain electrode stacked on a drain region of the semiconductor layer; MIS transistor having a source electrode stacked on a source region of the semiconductor layer, the pixel electrode being connected to the source electrode or the drain electrode through a hole, and the pixel electrode and the common electrode Is formed by laminating the common electrode, the insulating layer, and the pixel electrode in this order on the surface of the insulating substrate, the common electrode being made of a first conductive material, and the scanning signal line being a second conductive material. The video signal line, the drain electrode and the source electrode of the TFT are made of a third conductive material, the pixel electrode is made of a fourth conductive material, and the gate insulating film is made of a first insulating material, The insulating layer interposed between the common electrode and the pixel electrode is a display device made of a second insulating material, and the first conductive material is interposed between the insulating substrate and the video signal line. A conductive film made of, a conductive film made of the second conductive material, an insulating film made of the first insulating material, and a semiconductor material film used for forming a semiconductor layer of the TFT. The display device in which each of the conductive film, the insulating film, and the semiconductor material film interposed between the first video signal lines has a shape similar to that of the video signal lines when viewed in plan. .
(2)前記(1)の表示装置において、1本の映像信号線は、2本の隣接する走査信号線の間毎に分割され、かつ、前記2本の隣接する走査信号線とは平面でみて重ならない複数個の映像信号線分に分割されており、1本の走査信号線を挟んで配置された2つの前記映像信号線分は、前記第4の導電材料からなり、かつ、前記1本の走査信号線と立体的に交差する接続配線とスルーホールで接続されている表示装置。 (2) In the display device of (1), one video signal line is divided every two adjacent scanning signal lines, and is flat with the two adjacent scanning signal lines. The two video signal line segments that are divided into a plurality of video signal line segments that do not overlap each other and are arranged with one scanning signal line interposed therebetween are made of the fourth conductive material, and the 1 A display device connected through a through-hole with a connection wiring that three-dimensionally intersects a scanning signal line.
(3)前記(2)の表示装置において、前記接続配線は、前記2つの映像信号線分と接続するスルーホールとは異なるスルーホールで前記ドレイン電極および前記ソース電極のうちの前記画素電極と接続していないほうの電極に接続している表示装置。 (3) In the display device of (2), the connection wiring is connected to the pixel electrode of the drain electrode and the source electrode through a different through hole from the through hole connected to the two video signal line segments. Display device connected to the electrode that is not.
(4)前記(1)乃至(3)のいずれかの表示装置において、前記絶縁基板と前記走査信号線との間には、前記第1の導電材料からなる導電膜が介在しており、前記絶縁基板と前記走査信号線との間に介在する前記導電膜は、前記共通電極および前記絶縁基板と前記映像信号線との間に介在する前記第1の導電材料からなる導電膜とは電気的に絶縁している表示装置。 (4) In the display device according to any one of (1) to (3), a conductive film made of the first conductive material is interposed between the insulating substrate and the scanning signal line. The conductive film interposed between the insulating substrate and the scanning signal line is electrically different from the conductive film made of the first conductive material interposed between the common electrode and the insulating substrate and the video signal line. Display device insulated.
(5)前記(4)の表示装置において、1本の走査信号線は、複数個の走査信号線分に分割されており、前記複数個の走査信号線分は、前記絶縁基板と前記走査信号線との間に介在する前記第1の導電材料からなる導電膜で電気的に接続されている表示装置。 (5) In the display device of (4), one scanning signal line is divided into a plurality of scanning signal lines, and the plurality of scanning signal lines includes the insulating substrate and the scanning signal. A display device electrically connected by a conductive film made of the first conductive material interposed between lines.
(6)前記(5)の表示装置において、前記1本の走査信号線は、当該走査信号線にゲートが接続している複数個のTFTの数よりも多い走査信号線分からなり、前記複数個のTFTの前記ゲートは、それぞれ異なる走査信号線分に接続している表示装置。 (6) In the display device of (5), the one scanning signal line includes a plurality of scanning signal lines larger than the number of the plurality of TFTs whose gates are connected to the scanning signal line. The display device in which the gates of the TFTs are connected to different scanning signal line segments.
(7)前記(1)乃至(6)のいずれかの表示装置において、前記複数本の走査信号線と、前記複数本の映像信号線と、前記マトリクス状に配置された複数個のTFTおよび画素電極と、前記共通電極とを有する前記絶縁基板は、一対の基板の間に液晶を挟んだ液晶表示パネルにおける、前記一対の基板のうちの一方の基板である表示装置。 (7) In the display device of any one of (1) to (6), the plurality of scanning signal lines, the plurality of video signal lines, and the plurality of TFTs and pixels arranged in the matrix form The display device, wherein the insulating substrate having an electrode and the common electrode is one of the pair of substrates in a liquid crystal display panel in which liquid crystal is sandwiched between the pair of substrates.
(8)絶縁基板の表面に、複数本の走査信号線と、複数本の映像信号線と、マトリクス状に配置された複数個のTFTおよび画素電極と、共通電極とを形成する表示装置の製造方法であって、前記絶縁基板の表面に、第1の導電膜、第2の導電膜、第1の絶縁膜、半導体膜、第3の導電膜を順次形成する第1の工程と、前記第3の導電膜の上に、第1の領域における厚さが第1の厚さであり、前記第1の領域とは異なる第2の領域における厚さが前記第1の厚さよりも薄い第2の厚さであり、前記第1の領域および前記第2の領域とは異なる第3の領域における厚さが前記第2の厚さよりも薄い第3の厚さであり、前記第1の領域および前記第2の領域ならびに前記第3の領域とは異なる第4の領域における厚さが0(零)である第1の形状のエッチングレジストを形成する第2の工程と、前記第1の形状のエッチングレジストをマスクにして、前記第3の導電膜、前記半導体膜、前記第1の絶縁膜、前記第2の導電膜、および前記第1の導電膜を順次エッチングして前記映像信号線を形成する第3の工程と、前記第1の形状のエッチングレジストの第1の領域および第2の領域ならびに第3の領域の厚さを前記第3の厚さ分だけ薄くして、前記第1の形状のエッチングレジストを、前記第3の領域における厚さを0にした第2の形状に変化させる第4の工程と、前記第2の形状のエッチングレジストをマスクにして、前記第3の導電膜、前記半導体膜、前記第1の絶縁膜、および前記第2の導電膜を順次エッチングして前記共通電極を形成する第5の工程と、前記第2の形状のエッチングレジストの第1の領域および第2の領域の厚さを、前記第2の形状における前記第2の領域の厚さ分だけ薄くして、前記第2の形状のエッチングレジストを、前記第2の領域における厚さを0にした第3の形状に変化させる第6の工程と、前記第3の形状のエッチングレジストをマスクにして、前記第3の導電膜および前記半導体層の表面部分をエッチングし、前記走査信号線と前記TFTのドレイン電極およびソース電極とを形成するとともに、前記半導体層のドレイン領域およびソース領域を分離する第7の工程と、前記第3の形状のエッチングレジストを除去した後、第2の絶縁層および第4の導電膜を順次形成し、前記第4の導電膜をエッチングして前記画素電極を形成する第8の工程とを有する表示装置の製造方法。 (8) Manufacturing a display device in which a plurality of scanning signal lines, a plurality of video signal lines, a plurality of TFTs and pixel electrodes arranged in a matrix, and a common electrode are formed on the surface of the insulating substrate. A first step of sequentially forming a first conductive film, a second conductive film, a first insulating film, a semiconductor film, and a third conductive film on a surface of the insulating substrate; A second region whose thickness in the first region is a first thickness and a thickness in a second region different from the first region is smaller than the first thickness; A thickness of a third region different from the first region and the second region is a third thickness smaller than the second thickness, and the first region and A first shape having a thickness of 0 (zero) in the second region and a fourth region different from the third region A second step of forming an etching resist; and using the etching resist of the first shape as a mask, the third conductive film, the semiconductor film, the first insulating film, the second conductive film, and A third step of sequentially etching the first conductive film to form the video signal line; and thicknesses of the first region, the second region, and the third region of the etching resist of the first shape Is reduced by the third thickness to change the etching resist having the first shape into a second shape in which the thickness in the third region is zero, and The third conductive film, the semiconductor film, the first insulating film, and the second conductive film are sequentially etched using the etching resist having the shape 2 as a mask to form the common electrode. A process and the second shape The thickness of the first region and the second region of the ching resist is reduced by the thickness of the second region in the second shape, and the etching resist having the second shape is changed to the second shape. Etching the third conductive film and the surface portion of the semiconductor layer with the sixth step of changing to a third shape with a thickness of 0 in the region of 3 and the third shape etching resist as a mask Forming the scanning signal line and the drain electrode and the source electrode of the TFT, removing the drain region and the source region of the semiconductor layer, and removing the third shape etching resist; And a eighth step of sequentially forming a second insulating layer and a fourth conductive film and etching the fourth conductive film to form the pixel electrode.
(9)前記(8)の表示装置の製造方法において、前記第3の工程は、1本の映像信号線を、2本の隣接する走査信号線の間毎に分割された映像信号線分として形成し、前記第8の工程は、前記第4の導電膜をエッチングして前記画素電極とともに、1本の走査信号線を挟んで形成された2つの映像信号線および前記TFTのドレイン電極またはソース電極のいずれか一方の電極をスルーホールで接続する接続配線を形成する表示装置の製造方法。 (9) In the method for manufacturing a display device according to (8), in the third step, one video signal line is divided into two video signal lines divided between two adjacent scanning signal lines. In the eighth step, the fourth conductive film is etched to form the two video signal lines formed by sandwiching one scanning signal line together with the pixel electrode and the drain electrode or source of the TFT. A method of manufacturing a display device, wherein a connection wiring for connecting any one of the electrodes through a through hole is formed.
(10)前記(8)または(9)の表示装置の製造方法において、前記第5の工程は、1本の走査信号線を複数個の走査信号線分として形成し、前記第1の導電膜で前記複数個の走査信号線分を電気的に接続することで前記1本の走査信号線にする表示装置の製造方法。 (10) In the method for manufacturing a display device according to (8) or (9), the fifth step includes forming one scanning signal line as a plurality of scanning signal lines, and forming the first conductive film. A method of manufacturing a display device in which the plurality of scanning signal line segments are electrically connected to form the one scanning signal line.
本発明の表示装置および表示装置の製造方法によれば、エッチングレジストを形成する工程を最小限の回数にすることができ、表示装置の製造コストを低減することができる。 According to the display device and the manufacturing method of the display device of the present invention, the process of forming the etching resist can be minimized, and the manufacturing cost of the display device can be reduced.
また、エッチングレジスト形成する工程を最小限の回数にすることができるので、絶縁基板の表面に形成された映像信号線などの位置ずれが起こりにくくなる。そのため、たとえば、映像信号線などの位置ずれによる画質むらが低減できる。また、さらなる高精細化が容易になる。 In addition, since the etching resist forming process can be performed a minimum number of times, it is difficult for the image signal lines and the like formed on the surface of the insulating substrate to be displaced. Therefore, for example, image quality unevenness due to positional deviation of the video signal line or the like can be reduced. In addition, further high definition is facilitated.
以下、本発明について、図面を参照して実施の形態(実施例)とともに詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは、同一符号を付け、その繰り返しの説明は省略する。
Hereinafter, the present invention will be described in detail together with embodiments (examples) with reference to the drawings.
In all the drawings for explaining the embodiments, parts having the same function are given the same reference numerals and their repeated explanation is omitted.
図1−1および図1−2、図2−1および図2−2は、本発明に関わる液晶表示装置の概略構成の一例を示す模式図である。
図1−1は、液晶表示装置の概略構成の一例を示す模式ブロック図である。図1−2は、液晶表示パネルの1画素の回路構成の一例を示す模式回路図である。
図2−1は、液晶表示パネルの概略構成の一例を示す模式平面図である。図2−2は、図2−1のA−A’線における模式断面図である。
FIGS. 1-1 and 1-2, FIGS. 2-1 and 2-2 are schematic views showing an example of a schematic configuration of a liquid crystal display device according to the present invention.
FIG. 1-1 is a schematic block diagram illustrating an example of a schematic configuration of a liquid crystal display device. FIG. 1-2 is a schematic circuit diagram illustrating an example of a circuit configuration of one pixel of the liquid crystal display panel.
FIG. 2A is a schematic plan view illustrating an example of a schematic configuration of a liquid crystal display panel. FIG. 2-2 is a schematic cross-sectional view taken along the line AA ′ in FIG.
本発明は、たとえば、図1−1に示すように、液晶表示パネル1、データドライバ2、およびゲートドライバ3を有する液晶表示装置に適用される。なお、図1−1では省略しているが、液晶表示装置は、これらのほかに、たとえば、データドライバ2およびゲートドライバ3の動作を制御する制御回路を有するプリント回路板などを有することはもちろんである。
The present invention is applied to a liquid crystal display device having a liquid
液晶表示パネル1は、複数本の走査信号線GLおよび複数本の映像信号線DLを有する。また、液晶表示パネル1の表示領域DAは、アクティブ素子(スイッチング素子)として用いるTFTおよび前記TFTのソース電極に接続した画素電極を有する画素の集合で構成されている。このとき、表示領域DAの1つの画素の回路構成は、たとえば、図1−2に示すような構成になっている。
The liquid
表示領域DAにおける1つの画素は、2本の隣接する走査信号線GLn,GLn+1(nは1以上の整数)と、2本の隣接する映像信号線DLm,DLm+1(mは1以上の整数)とで囲まれる領域に相当し、この領域毎にTFT(Tr)および画素電極PXが配置されている。このとき、TFT(Tr)は、たとえば、ゲート(G)が走査信号線GLn+1に接続しており、ドレイン(D)が映像信号線DLmに接続している。また、TFT(Tr)のソース(S)は、画素電極PXに接続している。また、画素電極PXは、共通電極CTおよび液晶LCとともに液晶容量(画素容量と呼ぶこともある)CLCを形成している。また、各画素の共通電極CTは、たとえば、共通化配線CLに接続している。 One pixel in the display area DA includes two adjacent scanning signal lines GL n and GL n + 1 (n is an integer of 1 or more) and two adjacent video signal lines DL m and DL m + 1 (m is 1 or more). The TFT (Tr) and the pixel electrode PX are arranged in each region. At this time, in the TFT (Tr), for example, the gate (G) is connected to the scanning signal line GL n + 1 , and the drain (D) is connected to the video signal line DL m . The source (S) of the TFT (Tr) is connected to the pixel electrode PX. Further, the pixel electrode PX forms a liquid crystal capacitor (sometimes referred to as a pixel capacitor) C LC together with the common electrode CT and the liquid crystal LC. Further, the common electrode CT of each pixel is connected to, for example, a common wiring CL.
データドライバ2は、液晶表示パネル1の映像信号線DLに接続しており、映像や画像の表示データ(階調電圧信号と呼ぶこともある)を生成して各映像信号線DLに加える駆動回路である。また、ゲートドライバ3は、液晶表示パネル1の走査信号線GLに接続しており、各映像信号線DLに加えられた表示データを画素電極PXに書き込む画素を選択する信号(走査信号)を生成して各走査信号線GLに加える駆動回路である。なお、データドライバ2およびゲートドライバ3は、たとえば、TCPやCOFなどの半導体パッケージになっているものを液晶表示パネル1に接続していてもよいし、液晶表示パネル1にチップ状のドライバICを直接実装していてもよい。
The data driver 2 is connected to the video signal line DL of the liquid
ところで、液晶表示パネル1は、図2−1および図2−2に示すように、TFT基板101と対向基板102の一対の基板の間に液晶LCを挟んだ構成になっている。このとき、TFT基板101と対向基板102は、表示領域DAの外側にある環状のシール材103で接着されており、液晶LCは、TFT基板101および対向基板102ならびにシール材103で囲まれた空間に密封されている。
By the way, the liquid
また、液晶表示パネル1が透過型または半透過型の場合、TFT基板101の外側を向いた面、および対向基板102の外側を向いた面には、一対の偏光板104A,104Bが設けられている。またこのとき、たとえば、TFT基板101と偏光板104Aとの間、対向基板102と偏光板104Bとの間には、それぞれ、1層または複数層の位相差版が設けられていることもある。
When the liquid
なお、液晶表示パネル1が反射型の場合、たとえば、TFT基板101側の偏光板104Aがなくてもよい。
When the liquid
また、本発明が適用される液晶表示装置(液晶表示パネル1)では、図1−2に示した画素電極PXおよび共通電極CTが、ともにTFT基板101側に形成されている。
In the liquid crystal display device (liquid crystal display panel 1) to which the present invention is applied, the pixel electrode PX and the common electrode CT shown in FIG. 1-2 are both formed on the
図3−1乃至図3−4、図4−1乃至図4−3、図5−1および図5−2は、本発明を適用したTFT基板の概略構成の一例を示す模式図である。
図3−1は、本発明を適用したTFT基板における1画素の概略構成の一例を示す模式平面図である。図3−2は、図3−1のB−B’線における模式断面図である。図3−3は、図3−1のC−C’線における模式断面図である。図3−4は、図3−1のD−D’線における模式断面図である。
図4−1は、本発明を適用したTFT基板における走査信号線および共通電極の信号入力端の概略構成の一例を示す模式平面図である。図4−2は、図4−1のE−E’線における模式断面図である。図4−3は、図4−1のF−F’線における模式断面図である。
図5−1は、本発明を適用したTFT基板における映像信号線の信号入力端の概略構成の一例を示す模式平面図である。図5−2は、図5−1のG−G’線における模式断面図である。
FIGS. 3-1 to 3-4, FIGS. 4-1 to 4-3, FIGS. 5-1 and 5-2 are schematic views showing an example of a schematic configuration of a TFT substrate to which the present invention is applied.
FIG. 3A is a schematic plan view illustrating an example of a schematic configuration of one pixel in the TFT substrate to which the present invention is applied. 3-2 is a schematic cross-sectional view taken along line BB ′ of FIG. 3-1. FIG. 3C is a schematic cross-sectional view taken along the line CC ′ of FIG. FIG. 3-4 is a schematic cross-sectional view taken along the line DD ′ in FIG.
FIG. 4A is a schematic plan view illustrating an example of a schematic configuration of a scanning signal line and a signal input end of a common electrode in a TFT substrate to which the present invention is applied. FIG. 4-2 is a schematic cross-sectional view taken along the line EE ′ of FIG. FIG. 4C is a schematic cross-sectional view taken along the line FF ′ in FIG.
FIG. 5A is a schematic plan view illustrating an example of a schematic configuration of a signal input end of a video signal line in a TFT substrate to which the present invention is applied. FIG. 5-2 is a schematic cross-sectional view taken along the line GG ′ of FIG. 5-1.
本発明は、液晶LCを駆動させるための画素電極PXおよび共通電極CTがTFT基板101に設けられている場合、より具体的には、ガラス基板などの絶縁基板の表面に、共通電極CT、絶縁層、画素電極PXの順に積層されている場合に適用される。そして、本発明が適用されたTFT基板101は、たとえば、図3−1乃至図3−4、図4−1乃至図4−3、図5−1および図5−2に示すような構成になっている。
In the present invention, in the case where the pixel electrode PX and the common electrode CT for driving the liquid crystal LC are provided on the
まず、TFT基板101の表示領域DAにおける1画素の構成は、たとえば、図3−1乃至図3−4に示すような構成になっており、ガラス基板などの絶縁基板SUBの表面には、共通電極CT、走査信号線GL、第1の絶縁層PAS1、半導体層SC、映像信号線DL、ドレイン電極SD1、ソース電極SD2、第2の絶縁層PAS2、および画素電極PXが形成されている。
First, the configuration of one pixel in the display area DA of the
本発明を適用したTFT基板101において、絶縁基板SUBと走査信号線GLとの間には、共通電極CTと同じ材料からなる導電膜401gが介在している。また、絶縁基板SUBからみて走査信号線GLの上には、TFTのゲート絶縁膜としての機能を有する第1の絶縁層PAS1、半導体層SC、ドレイン電極SD1およびソース電極SD2が形成されている。ソース電極SD2は、第2の絶縁層PAS2を介して形成されている画素電極PXと、スルーホールTH1により接続している。
In the
また、TFTがnチャネルMOSトランジスタの場合、半導体層SCは、たとえば、第1のn型半導体層SC1および第2のn型半導体層SC2と、真性あるいは濃度が低いn型またはp型の半導体材料からなる第3の半導体層SC3とからなる。このとき、第1のn型半導体層SC1がドレイン領域に相当し、第2のn型半導体層SC2がソース領域に相当する。また、第3の半導体層SC3はチャネル領域としての機能を有する。 When the TFT is an n-channel MOS transistor, the semiconductor layer SC is, for example, the first n-type semiconductor layer SC1 and the second n-type semiconductor layer SC2, and an n-type or p-type semiconductor material having a low intrinsic or low concentration. And a third semiconductor layer SC3. At this time, the first n-type semiconductor layer SC1 corresponds to the drain region, and the second n-type semiconductor layer SC2 corresponds to the source region. Further, the third semiconductor layer SC3 has a function as a channel region.
また、本発明を適用したTFT基板101において、絶縁基板SUBと走査信号線GLとの間に介在している導電膜401gの平面形状、走査信号線GLの上に積層している第1の絶縁層PAS1および第3の半導体層SC3の平面形状は、走査信号線GLの平面形状と相似形になっている。なお、上記平面形状とは、図3−1に示した平面でみた形状である。また、以下の説明においても、特別な断りがない場合、平面形状というのは、図3−1に示した平面でみた形状のことをさす。
Further, in the
また、本発明を適用したTFT基板101において、1本の映像信号線DLは、2本の隣接する走査信号線GLの間毎に分割されている。このとき、2本の隣接する走査信号線GLの間にある1つの映像信号線を映像信号線分DLpとすると、1本の走査信号線GLを挟んで配置されている2つの映像信号線分DLpは、それぞれ、絶縁基板SUBからみて映像信号線分DLpの上に第2の絶縁層PAS2を介して形成されており、かつ、前記1本の走査信号線GLと立体的に交差する接続配線BRと、スルーホールTH2,TH3により接続している。すなわち、1本の走査信号線GLを挟んで配置されている2つの映像信号線分DLpは、前記1本の走査信号線GLと立体的に交差する接続配線BRを介して電気的に接続している。
In addition, in the
またこのとき、接続配線BRは、前記1本の走査信号線GLの上に形成されているドレイン電極SD1とも、スルーホールTH4により接続している。 At this time, the connection wiring BR is also connected to the drain electrode SD1 formed on the one scanning signal line GL by the through hole TH4.
なお、接続配線BRは、たとえば、画素電極PXと同じ材料(たとえば、ITO膜)で形成されている。 Note that the connection wiring BR is formed of, for example, the same material (for example, an ITO film) as the pixel electrode PX.
また、絶縁基板SUBと映像信号線分DLpとの間には、共通電極CTと同じ材料からなる導電層401d、走査信号線GLと同じ材料からなる導電層402d、第1の絶縁層PAS1と同じ材料からなる絶縁膜403d、第3の半導体層SC3の形成に用いる半導体材料と同じ材料からなる半導体膜404d、第1のn型半導体層SC1と同じ材料からなるn型半導体膜405dが介在している。また、本発明を適用したTFT基板101において、絶縁基板SUBと映像信号線分DLpとの間に介在する2つの導電層401d,402dおよび絶縁層403dならびに2つの半導体膜404d,405dの平面形状は、映像信号線分DLpの平面形状と相似形になっている。
Further, between the insulating substrate SUB and the video signal line DLp, the
また、走査信号線GLの延在方向(x方向)に並んだ複数個の画素の共通電極CTは、たとえば、走査信号線GLと映像信号線分DLpとの間を通る部分により一体になっている。また、走査信号線GLの延在方向(x方向)に並んだ複数個の画素の共通電極CTを一体化している部分には、走査信号線GLと同じ材料からなる共通化配線CL、第1の絶縁層PAS1と同じ材料からなる絶縁膜403c、第3の半導体層SC3の形成に用いる半導体材料と同じ材料からなる半導体膜404cが積層している。またこのとき、共通化配線CLの上に積層している絶縁膜403cおよび半導体膜404cの平面形状は、共通化配線CLの平面形状と相似形になっている。
Further, the common electrode CT of the plurality of pixels arranged in the extending direction (x direction) of the scanning signal line GL is integrated with, for example, a portion passing between the scanning signal line GL and the video signal line segment DLp. Yes. In addition, a common wiring CL made of the same material as the scanning signal line GL is provided in a portion where the common electrodes CT of a plurality of pixels arranged in the extending direction (x direction) of the scanning signal line GL are integrated. An insulating
次に、TFT基板101における走査信号線GLおよび共通電極CTの信号入力端が並んでいる箇所の構成は、たとえば、図4−1乃至図4−3に示すような構成になっており、ガラス基板などの絶縁基板SUBの表面には、走査信号線GLの信号入力端として利用する導電膜401g、共通電極CTの信号入力端、第2の絶縁層PAS2、およびスルーホールTH5により前記導電膜401gまたは共通電極CTの信号入力端のいずれかと接続している接続端子CPg,CPcが形成されている。
Next, the configuration of the portion of the
走査信号線GLの信号入力端として利用する導電膜401gは、絶縁基板SUBと走査信号線GLとの間に介在する、共通電極CTと同じ材料からなる導電膜である。また、接続端子CPg,CPcは、たとえば、画素電極PXと同じ材料(たとえば、ITO膜)からなる端子である。
The
最後に、TFT基板101における映像信号線DLの信号入力端が並んでいる箇所の構成は、たとえば、図5−1および図5−2に示すような構成になっており、映像信号線分DLp、第2の絶縁層PAS2、およびスルーホールTH6により映像信号線分DLpと接続している接続端子CPdが形成されている。また、映像信号線DLの信号入力端が並んでいる箇所においても、絶縁基板SUBと映像信号線分DLpとの間には、共通電極CTと同じ材料からなる導電層401d、走査信号線GLと同じ材料からなる導電層402d、第1の絶縁層PAS1と同じ材料からなる絶縁膜403d、第3の半導体層SC3の形成に用いる半導体材料と同じ材料からなる半導体膜404d、第1のn型半導体層SC1と同じ材料からなるn型半導体膜405dが介在している。
Finally, the configuration where the signal input ends of the video signal lines DL are arranged on the
また、接続端子CPdは、たとえば、画素電極PXと同じ材料(たとえば、ITO膜)からなる端子である。 Further, the connection terminal CPd is a terminal made of the same material (for example, ITO film) as the pixel electrode PX, for example.
以下、図3−1乃至図3−4、図4−1乃至図4−3、図5−1および図5−2に示したような構成のTFT基板101の製造方法の一例について、図6−1乃至図6−14を参照しながら説明する。
Hereinafter, an example of a manufacturing method of the
図6−1乃至図6−14は、本発明による一実施例のTFT基板の製造方法を説明するための模式図である。
図6−1は、本発明による一実施例のTFT基板の製造方法を説明するにあたって図示する箇所を説明するための模式断面図である。
図6−2は、本実施例のTFT基板の製造方法における第1の工程を説明するための模式断面図である。図6−3は、本実施例のTFT基板の製造方法における第2の工程を説明するための模式断面図である。図6−4は、第2の工程におけるエッチングレジストの形成方法における露光方法の一具体例を説明するための模式断面図である。図6−5は、図6−4に示した露光方法で露光して形成されたエッチングレジストの形状の一例を示す模式断面図である。
図6−6は、本実施例のTFT基板の製造方法における第3の工程を説明するための模式断面図である。図6−7は、本実施例のTFT基板の製造方法における第4の工程を説明するための模式断面図である。図6−8は、本実施例のTFT基板の製造方法における第5の工程を説明するための模式断面図である。図6−9は、本実施例のTFT基板の製造方法における第6の工程を説明するための模式断面図である。図6−10は、本実施例のTFT基板の製造方法における第7の工程を説明するための模式断面図である。
図6−11は、本実施例のTFT基板の製造方法における第8の工程を説明するための模式断面図である。図6−12は、本実施例のTFT基板の製造方法における第9の工程を説明するための模式断面図である。図6−13は、本実施例のTFT基板の製造方法における第10の工程を説明するための模式断面図である。図6−14は、本実施例のTFT基板の製造方法における第11の工程を説明するための模式断面図である。
FIGS. 6-1 to 6-14 are schematic views for explaining a method of manufacturing a TFT substrate according to an embodiment of the present invention.
FIG. 6A is a schematic cross-sectional view for explaining a portion illustrated in the description of the manufacturing method of the TFT substrate of one embodiment according to the present invention.
FIG. 6B is a schematic cross-sectional view for explaining the first step in the manufacturing method of the TFT substrate of this example. FIG. 6C is a schematic cross-sectional view for explaining a second step in the manufacturing method of the TFT substrate of this example. FIG. 6-4 is a schematic cross-sectional view for explaining a specific example of the exposure method in the etching resist forming method in the second step. 6-5 is a schematic cross-sectional view showing an example of the shape of an etching resist formed by exposure with the exposure method shown in FIG. 6-4.
FIG. 6-6 is a schematic cross-sectional view for explaining a third step in the manufacturing method of the TFT substrate of this example. 6-7 is a schematic cross-sectional view for explaining a fourth step in the manufacturing method of the TFT substrate of this example. FIG. 6-8 is a schematic cross-sectional view for explaining a fifth step in the manufacturing method of the TFT substrate of this example. FIG. 6-9 is a schematic cross-sectional view for explaining a sixth step in the manufacturing method of the TFT substrate of this example. FIG. 6-10 is a schematic cross-sectional view for explaining a seventh step in the manufacturing method of the TFT substrate of this example.
FIG. 6-11 is a schematic cross-sectional view for explaining an eighth step in the manufacturing method of the TFT substrate of this example. FIG. 6-12 is a schematic cross-sectional view for explaining a ninth step in the manufacturing method of the TFT substrate of this example. FIG. 6-13 is a schematic cross-sectional view for explaining a tenth step in the manufacturing method of the TFT substrate of this example. FIG. 6-14 is a schematic cross-sectional view for explaining an eleventh step in the manufacturing method of the TFT substrate of this example.
図3−1乃至図3−4、図4−1乃至図4−3、図5−1および図5−2に示したような構成のTFT基板101の製造方法の各工程における処理(加工)について、図6−1に示した6つの領域を例に挙げ、各領域でどのような処理(加工)が行われるか説明する。
Processing (processing) in each step of the manufacturing method of the
図6−1に示した6つの領域のうちの領域AR1の断面構成は、走査信号線GLおよびTFTが形成される領域の断面構成を示しており、図3−2に示した断面構成のうちの走査信号線GLおよびTFTが形成されている部分の断面構成に相当する。また、領域AR2の断面構成は、1本の走査信号線GLを挟んで配置された2つの映像信号線分DLpを接続している領域の断面構成を示しており、図3−3に示した断面構成に相当する。また、領域AR3の断面構成は、映像信号線DLの信号入力端の断面構成を示しており、図5−2に示した断面構成に相当する。また、領域AR4および領域AR5の断面構成は、走査信号線GL(および共通電極CT)の信号入力端の断面構成を示しており、領域AR4の断面構成は図4−2に示した断面構成に相当し、領域AR5の断面構成は図4−3に示した断面構成に相当する。また、領域AR6の断面構成は、共通電極CTおよび画素電極PXが形成される領域の断面構成を示しており、図3−4に示した断面構成のうちの共通電極CTおよび画素電極PXが形成されている部分の断面構成に相当する。 The cross-sectional configuration of the region AR1 among the six regions shown in FIG. 6A shows the cross-sectional configuration of the region where the scanning signal lines GL and TFT are formed, and among the cross-sectional configurations shown in FIG. This corresponds to the cross-sectional configuration of the portion where the scanning signal line GL and TFT are formed. Further, the cross-sectional configuration of the area AR2 is a cross-sectional configuration of an area connecting two video signal line segments DLp arranged with one scanning signal line GL interposed therebetween, and is shown in FIG. It corresponds to a cross-sectional configuration. The cross-sectional configuration of the area AR3 indicates the cross-sectional configuration of the signal input end of the video signal line DL, and corresponds to the cross-sectional configuration illustrated in FIG. The cross-sectional configurations of the region AR4 and the region AR5 indicate the cross-sectional configuration of the signal input end of the scanning signal line GL (and the common electrode CT), and the cross-sectional configuration of the region AR4 is the cross-sectional configuration illustrated in FIG. Correspondingly, the cross-sectional configuration of the area AR5 corresponds to the cross-sectional configuration shown in FIG. Further, the cross-sectional configuration of the area AR6 shows the cross-sectional configuration of the area where the common electrode CT and the pixel electrode PX are formed, and the common electrode CT and the pixel electrode PX of the cross-sectional configuration shown in FIG. 3-4 are formed. This corresponds to the cross-sectional configuration of the portion.
また、図6−1、図6−6乃至図6−14では、各工程における処理(加工)をわかりやすくするために、積層した導電膜や絶縁膜などのエッチング端面を揃えて示している。 In FIGS. 6A and 6B, FIGS. 6-6 to 6-14 show the etching end faces of the stacked conductive films and insulating films in order to make the processing (processing) in each process easy to understand.
本実施例のTFT基板101の製造方法では、まず、第1の工程として、たとえば、図6−2に示すように、ガラス基板などの絶縁基板SUBの表面に、第1の導電膜401、第2の導電膜402、第1の絶縁膜403、第1の半導体膜404、第2の半導体膜405、第3の導電膜406を、この順序で形成(成膜)する。第1の導電膜401は、共通電極CTなどを形成するための導電膜であり、たとえば、ITO膜やIZO膜などの光透過率が高い導電膜である。第2の導電膜402は、走査信号線GLなどを形成するための導電膜であり、たとえば、Al(アルミニウム)膜である。第1の絶縁膜403は、TFTのゲート絶縁膜などを形成するための絶縁膜であり、たとえば、シリコン窒化膜またはシリコン酸化膜である。第1の半導体膜は、TFTのチャネル領域を形成するための半導体膜であり、たとえば、真性あるいは濃度が低いn型またはp型のアモルファスシリコン膜である。第2の半導体膜は、TFTのドレイン領域およびソース領域を形成するための半導体膜であり、たとえば、濃度が高いn型のアモルファスシリコン膜である。第3の導電層は、映像信号線DL(映像信号線分DLp)、TFTのドレイン電極SD1およびソース電極SD2を形成するための導電膜であり、たとえば、Al膜である。
In the manufacturing method of the
次に、第2の工程として、たとえば、図6−3に示すように、第3の導電膜406の上に、第1の厚さである第1の領域ER11、第1の厚さよりも薄い第2の厚さである第2の領域ER12、第2の厚さよりもさらに薄い第3の厚さである第3の領域ER13の3つの領域を有する第1のエッチングレジストER1を形成する。
Next, as a second step, for example, as shown in FIG. 6-3, the first region ER1 1 , which is the first thickness, is formed on the third
第1の形状のエッチングレジストER1は、たとえば、ハーフ露光と呼ばれる露光技術を応用することで、比較的容易に形成することができる。すなわち、たとえば、図6−4に示すように、ガラス基板SUBmの表面に、光6の透過率がほぼ0である第1の領域A1と、光6の透過率がT1(<1)である第2の領域A2と、光6の透過率がT2(1>T2>T1)である第3の領域A3と、光6の透過率がほぼ1である第4の領域A4の4つの領域が得られるような遮光膜Mを形成した露光マスクを用いて、第3の導電膜406上に塗布した感光性レジスト5を露光する。
The first shape etching resist ER1 can be formed relatively easily by applying an exposure technique called half exposure, for example. That is, for example, as shown in FIG. 6-4, on the surface of the glass substrate SUBm, the first region A1 where the transmittance of the
このとき、たとえば、第4の領域A4の感光性レジスト5がほぼすべて感光する時間だけ露光すると、第2の領域A2の感光性レジスト5および第3の領域A3の感光性レジスト5は、各領域における光6の透過率の割合に応じて部分的に感光する。そのため、このような露光マスクを用いて露光した感光性レジスト5を現像すると、たとえば、図6−5に示すように、第1の領域A1、第2の領域A2、および第3の領域A3における厚さが異なり、かつ、第4の領域A4における厚さが0になるレジスト膜ERが得られる。
At this time, for example, when the photosensitive resist 5 in the fourth area A4 is exposed for a time period for which almost all the photosensitive resist 5 is exposed, the photosensitive resist 5 in the second area A2 and the photosensitive resist 5 in the third area A3 Is partially exposed in accordance with the ratio of the transmittance of
次に、第3の工程として、たとえば、図6−6に示すように、第1の形状のエッチングレジストER1をマスクにし、第3の導電膜406、第2の半導体膜405、第1の半導体膜404、第1の絶縁膜403、第2の導電膜402、第1の導電膜401の順にエッチングを行う。この第3の工程により、第3の導電膜406からなり、かつ、絶縁基板SUBとの間に、第1の導電膜401d、第2の導電膜402d、第1の絶縁膜403d、第1の半導体膜404d、および第2の半導体膜405dが介在する映像信号線DL(映像信号線分DLp)が形成される。また、第3の工程により、共通電極CTの平面形状が完成する。
Next, as a third step, for example, as shown in FIGS. 6-6, the third
次に、第4の工程として、たとえば、図6−7に示すように、第1のエッチングレジストER1の全体を、第3の領域ER13の厚さ(第3の厚さ)の分だけ薄くして、第1のエッチングレジストER1を、図6−3に示したような第1の形状から、第1の領域ER11および第2の領域ER12の2つの領域のみを有する第2の形状にする。第1のエッチングレジストER1を第1の形状から第2の形状にするには、たとえば、O2アッシングを行えばよい。 Next, as a fourth step, for example, as shown in Figure 6-7, the entire first etching resist ER1, an amount corresponding to the thickness of the third region ER1 3 (third thickness) thin to, the first etching resist ER1, second shape having the first shape as shown in Figure 6-3, only the first region ER1 1 and the second region ER1 2 of the two regions To. In order to change the first etching resist ER1 from the first shape to the second shape, for example, O 2 ashing may be performed.
次に、第5の工程として、たとえば、図6−8に示すように、第2の形状にした第1のエッチングレジストER1をマスクにし、第3の導電膜406、第2の半導体膜405、第1の半導体膜404、第1の絶縁層403、第2の導電膜402の順にエッチングを行う。この第5の工程により、領域AR6に、第1の導電膜401からなり、かつ、積層していた不要な第3の導電膜406、第2の半導体膜405、第1の半導体膜404、第1の絶縁層403、第2の導電膜402が除去された共通電極CTが形成される。
Next, as a fifth step, for example, as shown in FIGS. 6-8, the third
次に、第6の工程として、たとえば、図6−9に示すように、第1のエッチングレジストER1の全体を、第2の形状における第2の領域ER12の厚さの分だけ薄くして、第1のエッチングレジストER1を、図6−7に示したような第2の形状から、第1の領域ER11のみを有する第3の形状にする。第1のエッチングレジストER1を第2の形状から第3の形状にするにも、たとえば、O2アッシングを行えばよい。 Next, as the sixth step, for example, as shown in Figure 6-9, the entire first etching resist ER1, and as thin as the second region ER1 min of 2 thickness of the second shape , the first etching resist ER1, from the second shape shown in Figure 6-7, to third shape having only the first region ER1 1. In order to change the first etching resist ER1 from the second shape to the third shape, for example, O 2 ashing may be performed.
次に、第7の工程として、たとえば、図6−10に示すように、第3の形状にした第1のエッチングレジストER1をマスクにし、第3の導電膜406、第2の半導体膜405の順にエッチングを行う。この第7の工程により、領域AR1および領域AR2に、第3の導電膜406からなるドレイン電極SD1およびソース電極SD2と、第2の半導体膜405からなる半導体層SCのドレイン領域SC1およびソース領域SC2が形成される。また、第7の工程では、第2の導電膜402からなり、絶縁基板SUBとの間に第1の導電膜401gが介在し、かつ、第1の絶縁膜403gおよび第1の半導体膜404gが積層している走査信号線GLと、絶縁基板SUBとの間に第1の導電膜401cが介在し、かつ、第1の絶縁膜403cおよび第1の半導体膜404cが積層している共通化配線CLも形成される。
Next, as a seventh step, for example, as shown in FIG. 6-10, the third
このように、本実施例のTFT基板101の製造方法では、第1の工程から第7の工程まで行うことにより、第1の導電膜401からなる共通電極CT、第2の導電膜402からなる複数本の走査信号線GLおよび共通化配線CL、第1の半導体膜404および第2の半導体膜405からなるTFTの半導体層SC、第3の導電膜406からなる映像信号線DL(映像信号線分DLp)、TFTのドレイン電極SD1およびソース電極SD2が形成される。
Thus, in the manufacturing method of the
従来の一般的なTFT基板の製造方法の場合、第1の導電膜401からなる共通電極CTを形成する工程、第2の導電膜402からなる複数本の走査信号線GLおよび共通化配線CLを形成する工程、第1の半導体膜404および第2の半導体膜405からなるTFTの半導体層SCを形成する工程、第3の導電膜406からなる映像信号線DL(映像信号線分DLp)、TFTのドレイン電極SD1およびソース電極SD2を形成する工程の各工程において、たとえば、露光マスクを用いたフォトリソグラフィーによりエッチングレジストを形成する工程、エッチング後にエッチングレジストを除去(剥離)する工程を行っていた。
In the case of a conventional general TFT substrate manufacturing method, a step of forming a common electrode CT made of a first
一方、本実施例のTFT基板の製造方法では、1回のフォトリソグラフィーで形成したエッチングレジストER1の形状を第1の形状から第2の形状、第2の形状から第3の形状へと変えながらエッチングを行うことで、第1の導電膜401からなる共通電極CT、第2の導電膜402からなる複数本の走査信号線GLおよび共通化配線CL、第1の半導体膜404および第2の半導体膜405からなるTFTの半導体層SC、第3の導電膜406からなる映像信号線DL(映像信号線分DLp)、TFTのドレイン電極SD1およびソース電極SD2を形成することができる。
On the other hand, in the manufacturing method of the TFT substrate of the present embodiment, the shape of the etching resist ER1 formed by one photolithography is changed from the first shape to the second shape and from the second shape to the third shape. By performing the etching, the common electrode CT made of the first
次に、第8の工程として、たとえば、図6−11に示すように、第2の絶縁層PAS2を形成する。第2の絶縁層PAS2は、たとえば、シリコン窒化膜またはシリコン酸化膜、あるいは有機系の絶縁膜である。 Next, as an eighth step, for example, as shown in FIG. 6-11, a second insulating layer PAS2 is formed. The second insulating layer PAS2 is, for example, a silicon nitride film, a silicon oxide film, or an organic insulating film.
次に、第9の工程として、たとえば、図6−12に示すように、第2の絶縁層PAS2の上に第2のエッチングレジストER2を形成し、第2の絶縁層PAS2にスルーホールTH1,TH2,TH3,TH4,TH5,TH6を形成する。 Next, as a ninth step, for example, as shown in FIG. 6-12, a second etching resist ER2 is formed on the second insulating layer PAS2, and through-holes TH1, TH1 are formed in the second insulating layer PAS2. TH2, TH3, TH4, TH5, TH6 are formed.
次に、第2のエッチングレジストER2を除去(剥離)した後、第10の工程として、たとえば、図6−13に示すように、第2の絶縁層PAS2の上に第4の導電膜407を形成する。第4の導電膜407は、たとえば、ITO膜やIZO膜などの光透過率が高い導電膜である。
Next, after removing (stripping) the second etching resist ER2, as a tenth step, for example, as shown in FIG. 6-13, a fourth
次に、第11の工程として、たとえば、図6−14に示すように、第4の導電膜407の上に第3のエッチングレジストER3を形成し、第4の導電膜407のエッチングを行う。この第11の工程により、TFTのソース電極SD2に接続した画素電極PX、1本の走査信号線GLを挟んで配置された2つの映像信号線分DLpおよびTFTのドレイン電極SD1に接続した接続配線BR、映像信号線DLの接続端子CPdおよび走査信号線GLの接続端子CPgならびに共通電極CTの接続端子CPdが形成される。
Next, as an eleventh step, for example, as shown in FIG. 6-14, a third etching resist ER3 is formed on the fourth
第11の工程の後、第3のエッチングレジストER3を除去(剥離)すると、図6−1に示したようなTFT基板101が得られる。
After the eleventh step, when the third etching resist ER3 is removed (peeled), the
このように、本実施例のTFT基板101の製造方法によれば、フォトリソグラフィーでエッチングレジストを形成する回数を3回に減らすことができる。すなわち、フォトリソグラフィーでエッチングレジストを形成する工程および剥離する工程を最小限の回数にすることができる。その結果、TFT基板101の製造コストを低減できる。また、エッチングレジストを形成する際の露光マスクの位置ずれに起因する映像信号線DLや画素電極PXなどの位置ずれを低減でき、位置ずれによる画質むらの発生を低減できる。また、位置ずれが起こりにくくなるので、高精細化が容易になる。
As described above, according to the manufacturing method of the
図7−1乃至図7−3は、本実施例のTFT基板101の製造方法の変形例を説明するための模式図である。
図7−1は、本発明を適用したTFT基板の変形例の概略構成を示す模式平面図である。図7−2は、図7−1のH−H’線における模式断面図である。図7−3は、図7−1および図7−2に示したTFT基板の製造方法を説明するための模式断面図である。なお、図7−3は、図7−2と同じ箇所の断面構成を示している。
FIGS. 7A to 7C are schematic views for explaining a modification of the manufacturing method of the
FIG. 7-1 is a schematic plan view showing a schematic configuration of a modified example of the TFT substrate to which the present invention is applied. FIG. 7-2 is a schematic cross-sectional view taken along the line HH ′ of FIG. FIG. 7C is a schematic cross-sectional view for explaining the manufacturing method of the TFT substrate shown in FIGS. 7C shows a cross-sectional configuration at the same location as FIG.
本実施例のTFT基板の製造方法では、1回のフォトリソグラフィーで形成した第1のエッチングレジストER1を第1の形状から第2の形状、第2の形状から第3の形状へと変化させながら、第3の導電膜406、第2の半導体膜405、第1の半導体膜404、第1の絶縁膜403、第2の導電膜402、第1の導電膜401のエッチングを行う。そのため、たとえば、絶縁基板SUBからみて走査信号線GLの上には、平面形状が走査信号線GLの平面形状と相似形の第1の絶縁膜403および第1の半導体膜404が残ってしまう。このとき、第1の半導体膜404において、TFTのチャネル領域SC3として機能するのは、第2の半導体膜(ドレイン領域SC1およびソース領域SC2)の近傍の領域のみである。しかしながら、第1の半導体膜404がアモルファスシリコン膜である場合、たとえば、隣接するTFT間でキャリアの移動が起こったり、外光などを受けて電流が流れたりする可能性がある。
In the manufacturing method of the TFT substrate of the present embodiment, the first etching resist ER1 formed by one photolithography is changed from the first shape to the second shape and from the second shape to the third shape. The third
そのため、本実施例のTFT基板101の製造方法で走査信号線GLを形成するときには、たとえば、図7−1および図7−2に示すように、1本の走査信号線GLを複数個の走査信号線分GLpに分割し、絶縁基板SUBと走査信号線GLとの間に残る第1の導電膜401gで各走査信号線分GLpを電気的に接続してもよい。
Therefore, when forming the scanning signal line GL by the manufacturing method of the
このとき、1本の走査信号線GLは、当該1本の走査信号線GLにゲートが接続しているTFTの数よりも多い走査信号線分GLpに分割し、1つの走査信号線分GLpには1つのTFTのゲートのみが接続されるようにすることが望ましい。このようにすれば、走査信号線GLの上に残る第1の半導体膜も走査信号線分GLpと同様に分割されるので、隣接するTFT間でキャリアの移動が起こることを防げる。 At this time, one scanning signal line GL is divided into scanning signal line segments GLp larger than the number of TFTs whose gates are connected to the one scanning signal line GL, and is divided into one scanning signal line segment GLp. It is desirable that only the gate of one TFT is connected. In this way, since the first semiconductor film remaining on the scanning signal line GL is also divided in the same manner as the scanning signal line segment GLp, carrier movement between adjacent TFTs can be prevented.
なお、図7−1および図7−2に示したように走査信号線GLを分割する場合は、第2の工程においてたとえば、図7−3に示すように、走査信号線GLを形成する領域の中に、第3の領域ER13を有する第1のエッチングレジストER1を形成すればよい。このようにすると、第4の工程で第1のエッチングレジストER1を第1の形状から第2の形状に変えたときに、第3の領域ER13のエッチングレジストがなくなる。そのため、第5の工程で第3の導電膜406、第2の半導体膜405、第1の半導体膜404、第1の絶縁膜403、第2の導電膜402が除去され、複数個の走査信号線分GLpに分割される。
When the scanning signal line GL is divided as shown in FIGS. 7A and 7B, in the second step, for example, as shown in FIG. 7C, the region where the scanning signal line GL is formed. The first etching resist ER1 having the third region ER13 may be formed therein. In this manner, when the first etching resist ER1 in the fourth step was changed from a first shape to a second shape, the etching resist of the third region ER1 3 is eliminated. Therefore, in the fifth step, the third
以上、本発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において、種々変更可能であることはもちろんである。 The present invention has been specifically described above based on the above-described embodiments. However, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the scope of the present invention. is there.
たとえば、前記実施例の説明に用いた各図では、第2の絶縁層PAS2を形成するときに、各領域における膜厚が均一になるように形成した場合を例に挙げているが、これに限らず、たとえば、画素電極PXなどの形成に用いる第4の導電膜407を形成する面が平坦になるように第2の絶縁層PAS2を形成してもよいことはもちろんである。
For example, in each of the drawings used for the description of the above embodiment, when the second insulating layer PAS2 is formed, a case where the film thickness is uniform in each region is described as an example. Of course, for example, the second insulating layer PAS2 may be formed so that the surface on which the fourth
また、前記実施例では、絶縁基板SUBと映像信号線分DLpとの間に介在する第1の導電膜401dが、共通電極CTとは独立したパターンで、電気的に絶縁(孤立)している場合を例に挙げたが、これに限らず、絶縁基板SUBと映像信号線分DLpとの間に介在する第1の導電膜401dが共通電極CTの一部になっていてもよいことはもちろんである。
In the above embodiment, the first
1…液晶表示パネル
101…TFT基板
102…対向基板
103…シール材
104A,104B…偏光板
SUB…絶縁基板
GL,GLn,GLn+1…走査信号線
GLp…走査信号線分
DL,DLm,DLm+1…映像信号線
DLp…映像信号線分
SC…半導体層
SC1…ドレイン領域
SC2…ソース領域
SC3…チャネル領域
SD1…ドレイン電極
SD2…ソース電極
PX…画素電極
CT…共通電極
CL…共通化配線
CPd,CPg,CPc…接続端子
PAS1…第1の絶縁層
PAS2…第2の絶縁層
2…データドライバ
3…ゲートドライバ
401,401g,401d…第1の導電膜
402,402d…第2の導電膜
403,403d,403c…第1の絶縁膜
404,404d,404c…第1の半導体膜
405,405d…第2の半導体膜
406…第3の導電膜
407…第4の導電膜
5…感光性レジスト
6…光
ER…エッチングレジスト
ER1…第1のエッチングレジスト
ER2…第2のエッチングレジスト
ER3…第3のエッチングレジスト
1 ... liquid
Claims (10)
前記TFTは、前記絶縁基板からみて前記走査信号線の上に積層されたゲート絶縁膜と、前記ゲート絶縁膜の上に積層された半導体層と、前記半導体層のドレイン領域の上に積層されたドレイン電極と、前記半導体層のソース領域の上に積層されたソース電極とを有するMISトランジスタであり、
前記画素電極は、スルーホールで前記ソース電極またはドレイン電極に接続されており、
前記画素電極と前記共通電極とは、前記絶縁基板の表面に、前記共通電極、絶縁層、前記画素電極の順に積層されており、
前記共通電極は第1の導電材料からなり、前記走査信号線は第2の導電材料からなり、前記映像信号線、前記TFTのドレイン電極およびソース電極は第3の導電材料からなり、前記画素電極は第4の導電材料からなり、
前記ゲート絶縁膜は第1の絶縁材料からなり、前記共通電極と前記画素電極との間に介在する前記絶縁層は第2の絶縁材料からなる表示装置であって、
前記絶縁基板と前記映像信号線との間には、前記第1の導電材料からなる導電膜、前記第2の導電材料からなる導電膜、前記第1の絶縁材料からなる絶縁膜、前記TFTの半導体層の形成に用いられる半導体材料膜が介在しており、
前記絶縁基板と前記第1の映像信号線との間に介在する前記各導電膜および前記絶縁膜ならびに前記半導体材料膜は、平面でみた形状が、前記映像信号線の平面でみた形状と実質的に同一であることを特徴とする表示装置。 The surface of the insulating substrate has a plurality of scanning signal lines, a plurality of video signal lines, a plurality of TFTs and pixel electrodes arranged in a matrix, and a common electrode,
The TFT is stacked on a gate insulating film stacked on the scanning signal line as viewed from the insulating substrate, a semiconductor layer stacked on the gate insulating film, and a drain region of the semiconductor layer. A MIS transistor having a drain electrode and a source electrode stacked on the source region of the semiconductor layer;
The pixel electrode is connected to the source electrode or the drain electrode through a through hole,
The pixel electrode and the common electrode are laminated on the surface of the insulating substrate in the order of the common electrode, an insulating layer, and the pixel electrode.
The common electrode is made of a first conductive material, the scanning signal line is made of a second conductive material, the video signal line, the drain electrode and the source electrode of the TFT are made of a third conductive material, and the pixel electrode Consists of a fourth conductive material,
The gate insulating film is made of a first insulating material, and the insulating layer interposed between the common electrode and the pixel electrode is a display device made of a second insulating material,
Between the insulating substrate and the video signal line, a conductive film made of the first conductive material, a conductive film made of the second conductive material, an insulating film made of the first insulating material, and the TFT The semiconductor material film used for forming the semiconductor layer is interposed,
The conductive film, the insulating film, and the semiconductor material film interposed between the insulating substrate and the first video signal line have substantially the same shape as viewed in the plane of the video signal line. A display device characterized by being identical to each other.
1本の走査信号線を挟んで配置された2つの前記映像信号線分は、前記第4の導電材料からなり、かつ、前記1本の走査信号線と立体的に交差する接続配線とスルーホールで接続されていることを特徴とする請求項1に記載の表示装置。 One video signal line is divided into every two adjacent scanning signal lines, and is divided into a plurality of video signal lines that do not overlap with the two adjacent scanning signal lines in plan view. Has been
The two video signal line segments arranged with one scanning signal line interposed therebetween are made of the fourth conductive material and have a connection wiring and a through hole that three-dimensionally intersects the one scanning signal line. The display device according to claim 1, wherein the display device is connected to the display device.
前記絶縁基板と前記走査信号線との間に介在する前記導電膜は、前記共通電極および前記絶縁基板と前記映像信号線との間に介在する前記第1の導電材料からなる導電膜とは電気的に絶縁していることを特徴とする請求項1乃至請求項3のいずれか1項に記載の表示装置。 A conductive film made of the first conductive material is interposed between the insulating substrate and the scanning signal line,
The conductive film interposed between the insulating substrate and the scanning signal line is electrically different from the conductive film made of the first conductive material interposed between the common electrode and the insulating substrate and the video signal line. The display device according to claim 1, wherein the display device is electrically insulated.
前記絶縁基板の表面に、第1の導電膜、第2の導電膜、第1の絶縁膜、半導体膜、第3の導電膜を順次形成する第1の工程と、
前記第3の導電膜の上に、第1の領域における厚さが第1の厚さであり、前記第1の領域とは異なる第2の領域における厚さが前記第1の厚さよりも薄い第2の厚さであり、前記第1の領域および前記第2の領域とは異なる第3の領域における厚さが前記第2の厚さよりも薄い第3の厚さであり、前記第1の領域および前記第2の領域ならびに前記第3の領域とは異なる第4の領域における厚さが0(零)である第1の形状のエッチングレジストを形成する第2の工程と、
前記第1の形状のエッチングレジストをマスクにして、前記第3の導電膜、前記半導体膜、前記第1の絶縁膜、前記第2の導電膜、および前記第1の導電膜を順次エッチングして前記映像信号線を形成する第3の工程と、
前記第1の形状のエッチングレジストの第1の領域および第2の領域ならびに第3の領域の厚さを前記第3の厚さ分だけ薄くして、前記第1の形状のエッチングレジストを、前記第3の領域における厚さを0にした第2の形状に変化させる第4の工程と、
前記第2の形状のエッチングレジストをマスクにして、前記第3の導電膜、前記半導体膜、前記第1の絶縁膜、および前記第2の導電膜を順次エッチングして前記共通電極を形成する第5の工程と、
前記第2の形状のエッチングレジストの第1の領域および第2の領域の厚さを、前記第2の形状における前記第2の領域の厚さ分だけ薄くして、前記第2の形状のエッチングレジストを、前記第2の領域における厚さを0にした第3の形状に変化させる第6の工程と、
前記第3の形状のエッチングレジストをマスクにして、前記第3の導電膜および前記半導体層の表面部分をエッチングし、前記走査信号線と前記TFTのドレイン電極およびソース電極とを形成するとともに、前記半導体層のドレイン領域およびソース領域を分離する第7の工程と、
前記第3の形状のエッチングレジストを除去した後、第2の絶縁層および第4の導電膜を順次形成し、前記第4の導電膜をエッチングして前記画素電極を形成する第8の工程とを有することを特徴とする表示装置の製造方法。 This is a method for manufacturing a display device in which a plurality of scanning signal lines, a plurality of video signal lines, a plurality of TFTs and pixel electrodes arranged in a matrix, and a common electrode are formed on the surface of an insulating substrate. And
A first step of sequentially forming a first conductive film, a second conductive film, a first insulating film, a semiconductor film, and a third conductive film on the surface of the insulating substrate;
On the third conductive film, the thickness in the first region is the first thickness, and the thickness in the second region different from the first region is thinner than the first thickness. A third thickness that is a second thickness and that is different from the first region and a third region different from the second region, and is a third thickness that is less than the second thickness, A second step of forming an etching resist of a first shape having a thickness of 0 (zero) in a region, the second region, and a fourth region different from the third region;
Using the first shape etching resist as a mask, the third conductive film, the semiconductor film, the first insulating film, the second conductive film, and the first conductive film are sequentially etched. A third step of forming the video signal line;
The thickness of the first region, the second region, and the third region of the first shape etching resist is reduced by the third thickness, and the etching resist of the first shape is A fourth step of changing to a second shape in which the thickness in the third region is zero;
The third conductive film, the semiconductor film, the first insulating film, and the second conductive film are sequentially etched using the second shape etching resist as a mask to form the common electrode. 5 steps,
Etching the second shape by reducing the thickness of the first region and the second region of the etching resist of the second shape by the thickness of the second region in the second shape. A sixth step of changing the resist into a third shape in which the thickness in the second region is zero;
Etching the third conductive film and the surface portion of the semiconductor layer using the third shape etching resist as a mask to form the scanning signal line, the drain electrode and the source electrode of the TFT, and A seventh step of separating the drain region and the source region of the semiconductor layer;
An eighth step of removing the third-shaped etching resist, sequentially forming a second insulating layer and a fourth conductive film, and etching the fourth conductive film to form the pixel electrode; A method for manufacturing a display device, comprising:
前記第8の工程は、前記第4の導電膜をエッチングして前記画素電極とともに、1本の走査信号線を挟んで形成された2つの映像信号線および前記TFTのドレイン電極またはソース電極のいずれか一方の電極をスルーホールで接続する接続配線を形成することを特徴とする請求項8に記載の表示装置の製造方法。 In the third step, one video signal line is formed as a video signal line segment divided every two adjacent scanning signal lines,
In the eighth step, any one of two video signal lines formed by sandwiching one scanning signal line and the TFT drain electrode or source electrode together with the pixel electrode by etching the fourth conductive film. The method for manufacturing a display device according to claim 8, wherein a connection wiring for connecting either one of the electrodes through a through hole is formed.
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