JP5090641B2 - 大面積トランスデューサ・アレイ - Google Patents

Description

本発明は一般的には、トランスデューサ・アレイの分野に関し、さらに具体的には、トランスデューサ・アレイを設計することに関する。

トランスデューサは、一つの形態の入力信号を異なる形態の出力信号へ変換する装置である。広く用いられているトランスデューサには、光センサ、熱センサ及び音響センサ等がある。音響センサの一例は超音波トランスデューサである。超音波装置では、トランスデューサは、電気エネルギの信号を音響エネルギへ変換し、又は吸収された音波から電気信号を発生する。

生物医学用非侵襲式診断及び材料の非破壊試験（ＮＤＴ）のような様々な応用はトランスデューサ・アレイの利用を要し、このアレイではトランスデューサはしばしば、二次元（すなわちＸＹ平面）に構成されている。例えば、超音波トランスデューサ・アレイは、医用撮像、非破壊評価（ＮＤＥ）及び他の応用に用いられる。

医用撮像及び産業用撮像、ＮＤＥ、保安、手荷物走査、天体物理学、並びに医療のような応用は、大面積を包囲するトランスデューサの利用を要する場合がある。限定しないが超音波及びマンモグラフィのような医療診断の分野では、大面積を包囲するトランスデューサを用いることが望ましい。例えば、Ｘ線イメージング・システムでは、Ｘ線検出器の面積を包囲するために大面積トランスデューサが必要とされる場合がある。

ＮＤＴの分野では、多くの検査方法が、小面積の構造にしか働き掛けない単一の接触センサを用いている。一般的には、欠陥を検出するためには、熟練した操作者が構造にセンサを配置して、得られた波形を解釈する。結果として、大面積の検査は極めて長時間を要し、また複雑な幾何学的構成を有する構造では欠陥検出が困難になる場合がある。ロボット式走査技術での近年の発展にも拘わらず、大面積走査システムに対する必要性が存在している。
米国特許第６０９６９８２号

大面積トランスデューサの利用を必要とする各々の応用での要件は、寸法及び形状について異なっている。大面積を包囲する単一のトランスデューサを構築することに関連する複雑さ及び経費は極めて大きくなり得る。さらに、有利に製造することのできる大面積トランスデューサの最大寸法に関する製造技術の制限が存在する。加えて、大面積トランスデューサの修理に掛かる費用もかなりのものとなる場合がある。

単一の大面積トランスデューサを用いることに関連する問題を回避するために、トランスデューサの配列（アレイ）を用いることができる。ＸＹ平面を用いてトランスデューサ・アレイを組み立てて、大面積トランスデューサ・アレイの構築を容易にすることができる。しかしながら、かかるアレイは、極めて稠密で、アレイの個々のトランスデューサを駆動するのに多量の制御及び増幅用電子回路を必要とし得る。現状では、個々のトランスデューサを駆動するのに用いられる制御及び増幅用電子回路もＸＹ平面に配置されているため、電子回路をトランスデューサ内に又はトランスデューサに隣接して配置する必要性から占有面積が大きくなり、また潜在的可能性としてトランスデューサ区域に間隙が生じる。さらに、個々のトランスデューサを関連する電子回路に結合するのに必要とされる入力／出力密度（Ｉ／Ｏ）が極めて高い場合がある。また、従来の相互接続（インターコネクト）方式ではＩ／Ｏの密度が高過ぎて取り扱えない場合がある。現状で、トランスデューサ素子を電子装置に結合するのに必要な相互接続長は極めて長い。キャパシタンスの影響及び信号品質の劣化のような比較的長い相互接続長に関連する問題を回避するために、相互接続長を最短にできると望ましい。

従って、単一の大面積トランスデューサを製造し修理することに関連する複雑さ及び経費のような関連する問題を回避するために大面積トランスデューサ・アレイを組み立てられると望ましい。さらに、システム寸法、複雑さ、相互接続長を最小限に抑えつつトランスデューサ・アレイの性能を高めるために、トランスデューサ・アレイの個々のトランスデューサ素子に密接して関連する電子回路を配置できると望ましい。

簡単に述べると、本発明の手法の一実施形態では、トランスデューサ・アレイを提供する。トランスデューサ・アレイは、前面及び背面を含む基材と、基材の前面に配設されて、トランスデューサ・アレイを形成するように水平方向及び垂直方向に位置揃えされた複数のトランスデューサであって、その各々が、対応する入力信号を検知するように構成されている複数のトランスデューサと、基材の背面に配設されて、複数のトランスデューサに電気的に結合されている複数のコネクタとを含んでいる。

本発明の手法のもう一つの観点では、タイル型トランスデューサ・アレイを製造する方法を提供する。この方法は、複数のトランスデューサを含むウェーハを作製するステップと、個々のトランスデューサを形成するようにウェーハをダイス加工するステップと、複数の良品と判明したトランスデューサを識別するように個々のトランスデューサを試験するステップと、前面及び背面を含む基材を準備するステップであって、基材の背面が複数のコネクタを含んでいる、準備するステップと、複数の良品と判明したトランスデューサを基材の前面に配置するステップと、タイル型トランスデューサ・アレイを形成するように複数のトランスデューサを水平方向及び垂直方向に位置揃えするステップと、基材の背面に設けられたコネクタを複数の良品と判明したトランスデューサに電気的に結合するステップとを含んでいる。

本発明の手法のさらにもう一つの観点では、積層型トランスデューサ・アレイを提供する。積層型トランスデューサ・アレイは、第一の層に配設されて、複数のトランスデューサに結合されており、複数の入力信号を処理するように構成されている電子装置と、第二の層に配設されて、前面及び背面を含んでいる基材と、基材に配設されている電気的相互接続層と、第三の層に配設されて、複数の入力信号を処理するように構成されている複数のトランスデューサとを含んでいる。

本発明の手法のもう一つの実施形態では、積層型トランスデューサ・アレイを製造する方法を提供する。この方法は、前面及び背面を有する基材に電気的相互接続を作製するステップと、基材の前面に複数のトランスデューサを配設するステップと、基材の前面の複数のトランスデューサを関連する電子装置に結合するステップとを含んでいる。

本発明の手法のもう一つの観点では、複数の電子装置を、ＸＹ平面に形成されたトランスデューサ・アレイの複数のトランスデューサと位置揃えする方法を提供する。この方法は、複数の電子装置の各々を予め決められた方向に配置するステップと、予め作製されたスペーサを介して、複数のトランスデューサの各々を複数の電子装置の対応する１個と位置揃えするステップと、相互接続を介して、複数の電子装置の各々をトランスデューサ・アレイの対応するトランスデューサと結合するステップとを含んでいる。

本発明のこれらの特徴、観点及び利点並びに他の特徴、観点及び利点は、以下の詳細な説明を添付図面と共に参照するとさらに十分に理解されよう。尚、図面全体を通して、類似の参照符号は類似の部分を表わしている。

図面について説明する。図１には、限定しないが超音波スキャナ又はＸ線検出器のようなシステムと共に用いられ得るトランスデューサ・アレイ１０を示す。図示の実施形態では、トランスデューサ・アレイ１０は、複数の入力信号を検知するのに用いることができる。

現状で想到される構成では、図１に示すように、トランスデューサ・アレイ１０は基材１２を含むものとして線図で示されている。基材１２は前面１４及び背面１６を有する。典型的には、基材は、シリコンのような半導体材料又はポリイミドのような可撓性材料を含んでいてよいが、同様の特性を有する他種の材料を用いることもできる。

トランスデューサは、音、温度、圧力、光又はその他の信号の少なくとも一つを電子信号へ又は電子信号から変換するのに広く用いられている装置である。図１に示す実施形態の例では、トランスデューサ・アレイ１０は、基材１２に配設されて複数の入力信号を検知するように構成されている複数の個々のトランスデューサ１８を含んでいる。例えば、トランスデューサ・アレイ１０を構成するトランスデューサ１８は、限定しないがフォトダイオード、背面照射型フォトダイオード、音響センサ、温度センサ又は電磁放射線センサのような複数のセンサ装置を含んでいてよい。加えて、トランスデューサ素子は、限定しないが容量型微細加工超音波トランスデューサ（ｃＭＵＴ）のような微小電子機械システム（ＭＥＭＳ）装置を含んでいてよい。

タイル構成は、大面積トランスデューサを構築することに関連する問題に対し興味深い解決を提供するアプローチである。本発明の手法による例示的なトランスデューサ・アレイは、大面積（Ｘ，Ｙ）トランスデューサ・アレイを形成するように相対的に小さい個々のトランスデューサ素子１８をタイル状に配置することにより構築することができる。

本発明の手法の一実施形態では、複数のトランスデューサ素子を含むウェーハを作製する。次いで、ウェーハをダイス加工して個々のトランスデューサ素子を形成する。次いで、個々のトランスデューサ素子を試験して、良品と判明したトランスデューサを、大面積トランスデューサ・アレイを構築するのに具現化すると有利になり得るトランスデューサ素子１８として識別する。

図１に示す実施形態では、Ｘ方向、Ｙ方向及びＺ方向をそれぞれ参照番号２０、２２及び２４で表わしている。複数のトランスデューサ素子１８は、基材１２の前面１４に配設されて、水平なＸ方向２０に沿った横列として位置揃えされる。加えて、複数のトランスデューサ素子１８はまた、基材１２の前面１４に配設されて、垂直なＹ方向２２に沿った縦列として位置揃えされる。本構成では、複数のトランスデューサ素子１８をＸＹ平面において横列及び縦列としてパターン形成し、タイル型トランスデューサ・アレイ２６を形成する。トランスデューサ素子１８はまた、水平２０方向及び垂直２２方向で互いに電気的に結合され得る。結果的に、複数のトランスデューサ素子１８を互いに隣接させて格子パターンとして配設すると、大面積を包囲するのに用いることのできる大面積トランスデューサ・アレイが得られる。例えば、大面積タイル型トランスデューサ・アレイ２６を用いて大面積を撮像することができる。さらに、本実施形態の例は基材の上に配設されたトランスデューサ素子を示しているが、代替的な実施形態の例では、トランスデューサ素子を、平坦な表面を成すトランスデューサを形成するように配設して、これによりパッケージの高さを最小にしてもよい。

代替的には、図１に示すトランスデューサ・アレイ１０を作製工程中に構築することもできる。作製工程中に、個々のトランスデューサ素子１８を横列及び縦列として配列して、モノリシック型トランスデューサ・アレイを形成することができる。

前述のように、実施形態の一例では、半導体材料を用いて基材１２を作製することができる。半導体材料の上に直接的に多層型電気的相互接続を作製することができる。当業者には認められるように、誘電性材料によって電気的に絶縁されたトレース及びバイアを配設して蝕刻し、複数のトランスデューサ素子１８の間に導電性経路を設けることができる。トランスデューサ素子１８は、半導体ウェーハ上の多層型電気的相互接続の上層に直接的に配列することができる。半導体ウェーハ上の電気的相互接続の上に配列されたトランスデューサ・アレイ２６を薄肉に加工して、相互接続の最下層を露出させ、これによりトランスデューサ・アレイ２６を、背面１６に入出力（Ｉ／Ｏ）を設けた可撓性のトランスデューサ・アレイとすることができる。代替的には、基材１２の前面１４に存在するトランスデューサ素子１８を基材１２の背面１６に電気的に結合するために、ウェーハ貫通バイアを基材ウェーハ１２に穿孔して、これによりトランスデューサ素子１８から基材１２の背面１６へ到る導電性経路を設けてもよい。かかる例では、トランスデューサ・アレイ２６を薄肉加工する必要はなく、トランスデューサ・アレイ２６は、平坦なトランスデューサ・アレイとして剛性のままであってよい。もう一つの代替的な方法は、モノリシック型又はタイル型トランスデューサ・アレイの４面の側面の各々に相互接続を配設することにより、背面Ｉ／Ｏを設けるものである。この巻き付け型相互接続は、トランスデューサ・アレイ１０の４面の側面を包囲して配設されて、側面に沿って下方に引き込まれて基材１２の背面１６に電気的に結合される。

本発明の手法のもう一つの実施形態では、基材１２は、平坦化のために平坦な基材又は半導体ウェーハに接着された可撓性材料を含んでいてよい。多層の相互接続を可撓性材料の上に構築することができる。次いで、トランスデューサ１８を相互接続層の上層で組み立てることができる。一旦、トランスデューサ１８を組み立てたら、可撓性材料を平坦な基材から分離して、可撓性のトランスデューサ・アレイを形成することができる。可撓性のトランスデューサ・アレイは集積電子回路が取る任意の形状に馴染む。

可撓性相互接続方法及び半導体ウェーハ相互接続方法の両方で、相互接続面すなわちトランスデューサ・アレイ２６の背面１６を、相互接続を容易にするように作製して、個々の集積電子装置がはんだ、導電性バンプ、結線（ワイヤ・ボンディング）、又は電気的相互接続及び組立ての何らかの手段を用いてトランスデューサに取り付けられ得るようにすることができる。

複数のコネクタが基材１２の背面１６に配設される。コネクタは、複数の信号の処理を容易にするＩ／Ｏコネクタを含み得る。加えて、コネクタは、基材１２の前面１４に配設されたトランスデューサ１８に電気的に結合される。コネクタとトランスデューサ素子１８との間の電気的結合は、限定しないが貫通孔バイア、トランスデューサ又は基材の薄肉加工の後に露出する埋め込み型Ｉ／Ｏ、及びモノリシック型又はタイル型トランスデューサ・アレイのエッジに電気導体を配設することにより形成される巻き付け型相互接続のような方法によって達成することができる。

図２は、本発明の手法のもう一つの実施形態の例２８を示す。図２では、トランスデューサ・アレイ２６が介在層（interposer）３０を含むものとして示されている。介在層は、複数のトランスデューサ１８と電子装置との間の電気的結合を容易にするように構成されている。介在層３０は半導体材料を含む基材を有していてよい。代替的には、介在層３０は１層又は複数の支持層と１層又は複数の相互接続層との複合体を含み得る。「支持層」は、単なる電気的相互接続又は電気的絶縁以外の目的のために設けられている材料を含み得る。例えば、支持層は、音響反射を減衰させるように構成されている音響バッキング材料を含んでいてよい。他の応用では、支持層は、所望の熱特性を有する材料を含んでいてよい。さらに他の応用では、支持層は、さらに機械的な支持を提供するように構成された材料を含んでいてよい。

また、介在層３０は、ポリイミド、アラミド、フルオロカーボン又はポリエステルの一つを含む材料から作製されていてよい。さらに、介在層３０は、複数のトランスデューサ１８と電子装置との間の電気的結合を容易にするように構成されている多層型相互接続システムであって、介在層３０の背面に結合することのできる多層型相互接続システムを含んでいてよい。このことについては後にあらためて説明する。加えて、介在層３０が、介在層３０の一つの側面に配置されたはんだバンプ３２又は代替的な相互接続構造を介してもう一つの層に取り付けられていてもよい。

図３には、図２の介在層３０が、第一の面３４及び第二の面３６を含むものとして示されている。さらに、介在層３０はまた長さ３８及び幅４０を含んでおり、これらの長さ及び幅は基材１２の長さ及び幅と近似的に等価であってよい。介在層３０の第一の面３４は複数のコネクタ４２を含んでいる。実施形態の一例では、コネクタ４２は、第一の面３４から第二の面３６へ到る電気的経路を設けるように内部に金属を配設したバイアを含み得る。当業者には認められるように、ペースト又はフィルムのような異方性又は等方性の導電性接着剤を介在層３０の第一の面３４全体に配設して、介在層３０と基材１２との間に電気的接続に加えて物理的接続を設けることができる。代替的には、導電性ペースト又ははんだのような金属をコネクタ４２の各々に配設して、介在層３０を基材１２に結合する機構を設けてもよい。介在層３０の第一の面３４に設けられたコネクタ４２を用いて、介在層を取り付ける相手装置のコネクタに介在層３０を結合することができる。例えば、介在層３０の第一の面３４に配置されているコネクタ４２は、介在層３０と基材１２の背面１６のコネクタとの間の結合を可能にする。加えて、熱接着、超音波接着又は超音波併用熱接着を用いて金属対金属の相互接続を形成することができる。

図４は、介在層３０の第二の面３６を示す。介在層３０の第二の面３６に形成されたコネクタ４４は、介在層３０の第二の面３６と、介在層３０を結合する相手の制御及び増幅用電子回路のような構成要素との間の結合を可能にする。このことについては後にあらためて説明する。

本発明の手法の一実施形態では、ＸＹ平面を用いてトランスデューサ素子１８をパターン形成し、大面積トランスデューサ・アレイの構築を容易にする。従来は、個々のトランスデューサを駆動するのに用いられる制御及び増幅用電子回路もＸＹ平面に配置されて、占有面積が大きくなっていた。さらに、キャパシタンスの影響及び信号品質の劣化のような比較的長い相互接続長に関連する性能の低下を回避するために、相互接続長を最短にできると望ましい。

トランスデューサ・アレイ２６の性能は、トランスデューサ素子１８と、関連する増幅及び制御用電子回路との間の相互接続長を最短にすることにより大幅に高めることができ、この最短化は、Ｚ方向２４でトランスデューサ素子１８と密接して電子装置を配置することにより達成され得る。トランスデューサ・アレイ２６をＺ方向２４に成長させる方法は三次元トランスデューサ・アレイの形成を帰結し、高い容積密度を具現化する。

大面積トランスデューサ・アレイ２６は、個々のトランスデューサ素子１８の制御及び増幅を要する。一般的には、制御及び増幅用電子装置は、相補型金属酸化膜半導体（ＣＭＯＳ）プロセスのような半導体処理を用いて構築される。しかしながら、電子回路の半導体処理は、大面積トランスデューサ・アレイとは異なる歩留まりを呈し得る。典型的には、電子回路の歩留まりはウェーハのエッジよりもウェーハの中央での方が良好である。従って、任意の望ましい処理方法を用いて、電子回路アレイ又は個々の電子装置を介在層３０の第二の面３６に結合して、トランスデューサ素子１８とは別個に電子回路素子を作製すると有利であろう。電子回路アレイを別個に作製してトランスデューサ・アレイの層以外の層に隔離することにより、各々のアレイ毎に最適な製造手法を選択することができる。トランスデューサ・アレイの場合と同様に、良品と判明したダイを具現化し得るように電子回路アレイを構成する各電子装置を試験することもできる。認められるように、対応する相対的に小さい電子装置を個々のトランスデューサ素子１８に密接してＺ方向２４に積層すると、十分な機能を有する大面積トランスデューサ・アレイ２６を形成することができる。このことについて図５〜図７に関して以下で詳細に説明する。

図５は、積層アセンブリ４６の実施形態の一例を示す。図５では、単一の電子装置４８として形成された電子回路アレイが、トランスデューサ・アレイ２６の下方にＺ方向２４に積層されているものとして示されている。電子装置４８は、例えば制御及び増幅用装置を含み得る。図５に示すように、トランスデューサ素子１８は基材１２の前面１４（図１を参照）にタイル状に配置されていてよい。さらに、現状で想到される構成として示すように、積層型アセンブリ４６はまた、介在層３０を含んでいてよく、介在層３０は多層相互接続システムを含んでいる。介在層３０は、複数のトランスデューサ１８と電子装置４８との間の電気的結合を容易にするために用いられる。代替的に、本発明の手法の一観点では、トランスデューサ素子１８を介在層３０の上に直接的にパターン形成してもよい。さらに、基材１２に配設されている多層相互接続でも、トランスデューサ素子１８と電子装置４８との間の結合を設けるのに十分であろう。電子装置４８は信号プロセッサであってよい。

長い相互接続長の悪影響を最小限に抑えるために、関連する電子回路をトランスデューサ素子１８の直接下方に配置する。現状で想到される構成では、図６に示すように、第二の積層型三次元アセンブリ５０が、基材１２の前面１４（図１を参照）に配設されている複数のトランスデューサ１８と、多層相互接続システムを貫通させて作製されている介在層３０と、複数の積層型電子装置５２を含む電子回路アレイとを含むものとして示されている。さらに、本発明の手法の観点に従って、複数の積層型電子装置５２として形成された電子回路アレイが図６に示されている。介在層３０に配設された多層相互接続システムが、基材１２の前面１４に配置されている個々のトランスデューサ素子１８と、関連する電子装置５２との間の電気的結合を容易にする。本発明の手法のさらにもう一つの観点では、電子装置５２は、積層型電子装置５２が駆動するように構成されている駆動対象の関連するトランスデューサ素子１８の直接下方に配置されるものとして示される。

積層型電子装置５２は、トランスデューサ・アレイ２６の個々のトランスデューサ素子１８を駆動するのに用いることのできる様々な増幅及び制御用電子回路の多層の三次元積層体を含んでいてよい。図７に示す本発明の手法の一観点では、積層型電子装置５２を形成するように複数の電子装置を積層する実施形態の一例を提供する。図７は、積層型電子装置５２を、電子装置の４層の別個の層を含むものとして示す。例えば、第一の層５４が高電圧アナログ回路を含み得る。さらに、第二の層５６がパルサのアレイを含み得る。加えて、第三の層５８はビームフォーマのアレイであってよい。また、第四の層６０が信号プロセッサを含み得る。加えて、層対層の相互接続は、電子装置層５４、５６、５８及び６０の周縁に沿って配置されている複数の貫通孔バイア６２によって達成され得る。さらに、図７に示すように、４層の層５４、５６、５８及び６０は、Ｚ方向２４である方向６４において互いの層の上層に積層される。代替的には、貫通孔バイア６２は、各々の層５４、５６、５８及び６０の中間領域を通る等のように他の構成で配置されていてもよい。認められるように、層５４、５６、５８及び６０の各々を電気的に接続する任意の適当な手段を具現化することができる。

大面積トランスデューサ・アレイ２６の背面での電子装置５２の配置又は積層は、長い相互接続長と関連した問題を回避する利点を提供することができる。積層型電子装置５２を関連するトランスデューサ素子１８と位置揃えできると望ましい。本発明の手法のもう一つの実施形態では、予め作製されたスペーサ（図示されていない）を用いて、トランスデューサ・アレイ２６の背面で積層型電子装置５２をさらに正確な格子として位置揃えすることができる。このことについては、図８に関して後にあらためて説明する。さらに、トランスデューサ、電子回路及び相互接続の材料の物性は、トランスデューサ・アレイの積層型電子回路との精密位置揃え及び組立てを容易にするように選択され又は用いられ得る。

図８は、一実施形態に従って、積層型電子装置５２（図６を参照）を関連するトランスデューサ素子１８（図６を参照）と位置揃えするステップを示す流れ図６６である。図８にまとめた方法は、ステップ６８で開始して、積層型電子装置５２の位置決めを行なう。積層型電子装置５２は、積層型電子装置５２が駆動するように構成されている駆動対象のトランスデューサ素子１８に関してＺ方向２４（図６を参照）に沿って配置される。

ステップ６８に続いて、ステップ７０を実行する。ステップ７０では、予め作製されたスペーサを用いて、トランスデューサ・アレイ２６（図６を参照）の背面で正確な格子として複数の積層型電子装置５２を隔設することができる。

続いて、ステップ７２を実行し、このステップでは電子装置５２を対応するトランスデューサ素子１８に結合する。電子装置５２の対応するトランスデューサ素子１８への結合は、限定しないがはんだリフローでの熱及び圧力のような相互接続賦活方法によって達成され得る。

ステップ７４では、トランスデューサ素子１８を対応する積層型電子装置５２と位置揃えするために予め作製されたスペーサの再位置揃えを行なう。賦活ステップ７２を実行するのに続いて、個々のトランスデューサ素子１８と関連する電子装置５２との間の位置揃えに間隙が生じ得る。ここで、この仮設のスペーサを再位置揃えして、賦活ステップ７２で生じた間隙を小さくすることができる。幾つかのセンサ応用では、トランスデューサ・アレイ２６の間隙が許容可能である場合もある。しかしながら、積層型電子装置同士の間の間隙を、トランスデューサの性能を高める材料で充填することもできる。例えば、音響トランスデューサでは、音響減衰材料を間隙内部に配設して、間隙での音響反射を最小限に抑えるように配置することができる。

本書に記載した大面積トランスデューサ・アレイ２６及び大面積トランスデューサ・アレイ２６を構築する方法は、三次元の大面積トランスデューサ・アレイの製造を可能にし、医療診断システム、医用撮像及び産業用撮像、並びに材料及び構造の非破壊評価及び検査のような様々な分野で応用することができる。さらに、多層相互接続システムを基材１２又は介在層３０のいずれかに配設して用いると、高密度のＩ／Ｏコネクタによってトランスデューサ及び電子回路の組立てが非常に容易になり、また性能を大幅に高め易くなる。

加えて、電子装置５２をトランスデューサ素子１８に密接して配置することにより、システムの機能及び性能を大幅に強化することができる。かかる改善は、最短に抑えた相互接続長及び電子装置５２の関連するトランスデューサ素子１８との適当な位置揃えの結果である。さらに、関連する電子装置５２をＺ方向２４に積層することにより、所与のパッケージ容積にさらに高い機能密度を生ずることができる。さらにまた、パッケージの機能ブロックの各々が別個の層の作製によって隔離されるようにしてパッケージを形成することにより、機能ブロックの各々の形式毎に最適化された製造手法を具現化することができる。

本発明の幾つかの特徴のみを図示して本書で説明したが、当業者には多くの改変及び変形が想到されよう。従って、特許請求の範囲は、本発明の要旨に含まれる全ての改変及び変形を網羅するものと理解されたい。また、図面の符号に対応する特許請求の範囲中の符号は、単に本願発明の理解をより容易にするために用いられているものであり、本願発明の範囲を狭める意図で用いられたものではない。そして、本願の特許請求の範囲に記載した事項は、明細書に組み込まれ、明細書の記載事項の一部となる。

本発明の手法の一観点による基材でのトランスデューサのパターン化を示す遠近図である。 本発明の手法のもう一つの観点による介在層を用いたタイル型トランスデューサ・アレイの一実施形態の遠近図である。 図２に示す介在層の第一の面を示す遠近図である。 図２に示す介在層の第二の面を示す遠近図である。 本発明の手法のさらにもう一つの観点による図２に例示したトランスデューサ・アレイ・アセンブリでの電子装置の積層を示す遠近図である。 本発明の手法のさらにもう一つの観点による図５に例示した積層型アセンブリを示す遠近図であって、電子装置を電子装置の積層体として示した図である。 電子装置のＺ方向での積層についての実施形態を示す線図である。 本発明の手法の観点によるトランスデューサ素子を関連する電子装置と位置揃えするステップを示す図である。

符号の説明

１０ トランスデューサ・アレイ
１２ 基材
１４ 前面
１６ 背面
１８ トランスデューサ
２０ Ｘ方向
２２ Ｙ方向
２４、６４ Ｚ方向
２６ タイル型トランスデューサ・アレイ
２８ もう一つの実施形態
３０ 介在層
３２ はんだバンプ
３４ 第一の面
３６ 第二の面
３８ 長さ
４０ 幅
４２、４４ コネクタ
４６ 積層アセンブリ
４８ 電子装置
５０ 積層型三次元アセンブリ
５２ 積層型電子装置
５４、５６、５８、６０ 電子装置の層
６２ 貫通孔バイア
６６ 積層型電子装置を関連するトランスデューサ素子と位置揃えするステップ

Claims (5)

1. 前面（１４）及び背面（１６）を含む基材（１２）と、
   該基材（１２）の前記前面（１４）に配設されて、トランスデューサ・アレイ（２６）を形成するように水平（２０）方向及び垂直（２２）方向に位置揃えされた複数のトランスデューサ（１８）であって、その各々が、対応する入力信号を検知するように構成されている複数のトランスデューサ（１８）と、
   前記基材（１２）の前記背面（１６）に配設されている複数のコネクタと、
   を備えたトランスデューサ・アレイ（１０）であって、
   前記複数のトランスデューサ（１８）は物理的トランスデューサを含んでおり、前記コネクタは前記複数のトランスデューサ（１８）に接続されており、
   前記複数のトランスデューサ（１８）の各々が前記複数のコネクタの１つ以上のそれぞれを介して前記基材（１２）の前記背面（１６）に配置された複数の電子装置のうちの対応する１個と電気的に結合するように前記複数のコネクタは配置されており、
   相互接続を介して、前記複数の電子装置の各々が前記トランスデューサ・アレイ（２６）の前記複数のトランスデューサ（１８）に結合される
   積層型トランスデューサ・アレイ。
2. 第一の層に配設されて、複数のトランスデューサ（１８）に結合されており、複数の入力信号を処理するように構成されている複数の電子装置と、
   第二の層に配設されて、前面（１４）及び背面（１６）を含んでいる基材（１２）と、
   該基材（１２）の前記背面（１６）に配設されている電気的相互接続層と、
   前記基材（１２）の前記前面（１４）上で第三の層に配設されて、複数の入力信号を検知するように構成されている複数のトランスデューサ（１８）と、
   を備え、
   前記複数のトランスデューサ（１８）が前記基材（１２）及び前記相互接続層を通って前記複数の電子装置のうちの対応する１個と電気的に結合され、
   相互接続を介して、前記複数の電子装置の各々が前記複数のトランスデューサ（１８）に結合される
   積層型トランスデューサ・アレイ。
3. 前記複数のトランスデューサ（１８）は、トランスデューサの大面積アレイを組み立てるようにタイル状に配置されている、請求項２に記載の積層型トランスデューサ・アレイ。
4. 前記電子装置は、前記トランスデューサに電気的に結合されている少なくとも１個の信号プロセッサを含んでいる、請求項２に記載の積層型トランスデューサ・アレイ。
5. 前記複数のトランスデューサ（１８）と前記複数の電子装置のうちの対応する１個との間に配置されて、前記複数のトランスデューサ（１８）と前記複数の電子装置のうちの対応する１個との間の電気的接続を容易にするように構成されている介在層（３０）をさらに含んでいる請求項２に記載の積層型トランスデューサ・アレイ。
   

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