JP5068136B2 - 半導体記憶装置、表示装置および電子機器 - Google Patents
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少なくとも1つのメモリ回路と判定部とを備え、
上記メモリ回路は、
複数のメモリ素子と、
上記複数のメモリ素子を互いに直列に接続したり、上記複数のメモリ素子を互いに並列に接続したりする複数のスイッチング素子を含む切換回路と
を有し、
上記判定部は、上記複数のメモリ素子の全ての記憶状態を同一にするための処理が行われた状態において、上記切換回路によって互いに直列に接続された上記複数のメモリ素子からの出力の値に基づいて判定した上記複数のメモリ素子の記憶状態と、上記切換回路によって互いに並列に接続された上記複数のメモリ素子からの出力の値に基づいて判定した上記複数のメモリ素子の記憶状態とを比較して、この比較の結果に基づき上記複数のメモリ素子の良/不良を判定することを特徴としている。
多数決回路を備え、
上記メモリ回路および判定部により構成されるメモリユニットが複数あり、
上記各メモリユニットの判定部は、上記複数のメモリ素子の良/不良の判定結果と、良と判定した場合の上記複数のメモリ素子の記憶状態とを出力し、
上記多数決回路は、上記各メモリユニットの判定部からの出力を受けて、良の判定結果を出力する判定部から出力される上記複数のメモリ素子の記憶状態の多数決を行う。
上記メモリ素子は不揮発性メモリ素子である。
上記メモリ素子は絶縁性基板上に形成されている。
上記複数のメモリ素子は第1〜第m(mは2以上の整数)のメモリ素子からなり、
上記複数のスイッチング素子は第1〜第n(n=3×(m−1))のスイッチング素子からなる。
上記判定部は、
上記メモリ回路に接続されると共に、上記メモリ回路からの出力の値に基づいて上記複数のメモリ素子の記憶状態を判定する読み出し回路と、
上記複数のスイッチング素子によって上記複数のメモリ素子が互いに直列に接続されたときに、上記読み出し回路が判定した上記複数のメモリ素子の記憶状態を記憶する第1の記憶回路と、
上記複数のスイッチング素子によって上記複数のメモリ素子が互いに並列に接続されたときに、上記読み出し回路が判定した上記複数のメモリ素子の記憶状態を記憶する第2の記憶回路と、
上記第1,第2の記憶回路に接続されると共に、上記第1,第2の記憶回路のそれぞれに記憶された上記複数のメモリ素子の記憶状態に基づいて、上記複数のメモリ素子の良/不良を判定する判定回路と
を有する。
上記読み出し回路は、
上記複数のスイッチング素子によって上記複数のメモリ素子が互いに直列に接続されたときに、上記メモリ回路からの出力の値に基づいて上記複数のメモリ素子の記憶状態を判定する第1の読み出し回路と、
上記複数のスイッチング素子によって上記複数のメモリ素子が互いに並列に接続されたときに、上記メモリ回路からの出力の値に基づいて上記複数のメモリ素子の記憶状態を判定する第2の読み出し回路と
を含む。
上記メモリ素子は抵抗性素子である。
図1は、本発明の第1実施形態の半導体記憶装置が備えるメモリ回路1の回路図である。
図2は、本発明の第2実施形態の半導体記憶装置が備えるメモリ回路2の回路図である。
図3は、本発明の第3実施形態の半導体記憶装置が備えるメモリ回路3の回路図である。
図4は、本発明の第4実施形態の半導体記憶装置が備えたメモリ回路4の回路図である。
図5は本発明の第5実施形態の半導体記憶装置の回路図である。
図6は本発明の第6実施形態の半導体記憶装置の回路図である。また、図6において、図5に示した第5実施形態の構成部と同一構成部は、図5における構成部と同一参照番号を付して説明を簡単にするか、その説明を省略する。
図7は本発明の第7実施形態の半導体記憶装置の回路図である。また、図7において、図5に示した第5実施形態の構成部と同一構成部は、図5における構成部と同一参照番号を付して説明を簡単にするか、その説明を省略する。
図8は本発明の第8実施形態の半導体記憶装置の回路図である。また、図8において、図6,図7に示した第6,第7実施形態の構成部と同一構成部は、図6,図7における構成部と同一参照番号を付して説明を簡単にするか、その説明を省略する。
図9は本発明の第9実施形態の半導体記憶装置の回路図である。
図10は本発明の第10実施形態の表示装置101の概略構成図である。
図11は本発明の第11実施形態の携帯電子機器の概略構成図である。
11a,11b,21a,21b,21c,31a,31b,31c,31d メモリ素子
12a,12b,12c,22a,22b,…,22f,32a,32b,…,32i,42a,42b,…,42f スイッチング素子
41a,41b,41c 抵抗性素子
50,60 判定部
52 読み出し回路
53a 第1の記憶回路
53b 第2の記憶回路
54 判定回路
62a 第1の読み出し回路
62b 第2の読み出し回路
94 多数決回路
71a 第1のメモリ回路
71b 第2のメモリ回路
101 表示装置
Claims (10)
- 少なくとも1つのメモリ回路と判定部とを備え、
上記メモリ回路は、
複数のメモリ素子と、
上記複数のメモリ素子を互いに直列に接続したり、上記複数のメモリ素子を互いに並列に接続したりする複数のスイッチング素子を含む切換回路と
を有し、
上記判定部は、上記複数のメモリ素子の全ての記憶状態を同一にするための処理が行われた状態において、上記切換回路によって互いに直列に接続された上記複数のメモリ素子からの出力の値に基づいて判定した上記複数のメモリ素子の記憶状態と、上記切換回路によって互いに並列に接続された上記複数のメモリ素子からの出力の値に基づいて判定した上記複数のメモリ素子の記憶状態とを比較して、この比較の結果に基づき上記複数のメモリ素子の良/不良を判定することを特徴とする半導体記憶装置。 - 請求項1に記載の半導体記憶装置において、
多数決回路を備え、
上記メモリ回路および判定部により構成されるメモリユニットが複数あり、
上記各メモリユニットの判定部は、上記複数のメモリ素子の良/不良の判定結果と、良と判定した場合の上記複数のメモリ素子の記憶状態とを出力し、
上記多数決回路は、上記各メモリユニットの判定部からの出力を受けて、良の判定結果を出力する判定部から出力される上記複数のメモリ素子の記憶状態の多数決を行うことを特徴とする半導体記憶装置。 - 請求項1または2に記載の半導体記憶装置において、
上記メモリ素子は不揮発性メモリ素子であることを特徴とする半導体記憶装置。 - 請求項1から3までのいずれか一項に記載の半導体記憶装置において、
上記メモリ素子は絶縁性基板上に形成されていることを特徴とする半導体記憶装置。 - 請求項1から4までのいずれか一項に記載の半導体記憶装置において、
上記複数のメモリ素子は第1〜第m(mは2以上の整数)のメモリ素子からなり、
上記複数のスイッチング素子は第1〜第n(n=3×(m−1))のスイッチング素子からなることを特徴とする半導体記憶装置。 - 請求項1から5までのいずれか一項に記載の半導体記憶装置において、
上記判定部は、
上記メモリ回路に接続されると共に、上記メモリ回路からの出力の値に基づいて上記複数のメモリ素子の記憶状態を判定する読み出し回路と、
上記複数のスイッチング素子によって上記複数のメモリ素子が互いに直列に接続されたときに、上記読み出し回路が判定した上記複数のメモリ素子の記憶状態を記憶する第1の記憶回路と、
上記複数のスイッチング素子によって上記複数のメモリ素子が互いに並列に接続されたときに、上記読み出し回路が判定した上記複数のメモリ素子の記憶状態を記憶する第2の記憶回路と、
上記第1,第2の記憶回路に接続されると共に、上記第1,第2の記憶回路のそれぞれに記憶された上記複数のメモリ素子の記憶状態に基づいて、上記複数のメモリ素子の良/不良を判定する判定回路と
を有することを特徴とする半導体記憶装置。 - 請求項6に記載の半導体記憶装置において、
上記読み出し回路は、
上記複数のスイッチング素子によって上記複数のメモリ素子が互いに直列に接続されたときに、上記メモリ回路からの出力の値に基づいて上記複数のメモリ素子の記憶状態を判定する第1の読み出し回路と、
上記複数のスイッチング素子によって上記複数のメモリ素子が互いに並列に接続されたときに、上記メモリ回路からの出力の値に基づいて上記複数のメモリ素子の記憶状態を判定する第2の読み出し回路と
を含むことを特徴とする半導体記憶装置。 - 請求項1または2に記載の半導体記憶装置において、
上記メモリ素子は抵抗性素子であることを特徴とする半導体記憶装置。 - 請求項1から7までのいずれか一項に記載の半導体記憶装置を備えることを特徴とする表示装置。
- 請求項1から8までのいずれか一項に記載の半導体記憶装置を備えることを特徴とする電子機器。
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JP2007278664A JP5068136B2 (ja) | 2007-10-26 | 2007-10-26 | 半導体記憶装置、表示装置および電子機器 |
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Publication number | Priority date | Publication date | Assignee | Title |
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JPH02226597A (ja) * | 1989-02-27 | 1990-09-10 | Nec Corp | メモリ装置のデータ補正方法 |
JP2007172720A (ja) * | 2005-12-21 | 2007-07-05 | Nec Electronics Corp | 半導体装置、半導体記憶装置、制御信号生成方法、及び救済方法 |
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