JP5061674B2 - フォールトトレラントコンピュータシステム及びデータ送信制御方法 - Google Patents
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101 クロックジェネレータ
200 入出力サブシステム
210、210’、210’’ 入出力サブシステム
220、220’、220’’ 入出力コントローラ専用FIFO
230 入出力コントローラ共用のランダムアクセス形式のバッファ
240、240’、240’’ 入出力トランザクション比較器
250、250’、250’’ 入出力コントローラ
260、260’、260’’ 入出力コントローラ共用のランダムアクセス形式のバッファ
Claims (6)
- 複数のCPUサブシステムであって、そのそれぞれがCPU及び記憶装置へのアクセスを制御する複数のCPUサブシステムと、
前記複数のCPUサブシステムに対する外部からのデータの入出力を制御する入出力サブシステムとを備え、
前記複数のCPUサブシステムは、共通の内部クロックによって同一の動作を行うロックステップ方式により動作し、
前記入出力サブシステムは、複数の入出力コントローラを備え、
前記複数のCPUサブシステムと前記入出力システムとはリンクを介して接続されるフォールトトレラントコンピュータであって、
前記入出力サブシステムは、制御手段を備え、更に、各前記CPUサブシステムに対して、前記複数の入出力コントローラの共用領域として設けられた第1のバッファ手段と、前記複数の入出力コントローラにそれぞれ対応して設けられた複数の第2のバッファ手段とを備え、
前記制御手段は、
或る前記CPUサブシステムから新たに入出力トランザクションが発行されたときに、その発行された入出力トランザクションの発行先である入出力コントローラへの既存の入出力トランザクションが前記或るCPUサブシステムに対応する前記第1のバッファ手段にある場合に、その発行された入出力トランザクションを前記或るCPUサブシステムに対応する前記第1のバッファ手段に一時蓄積させ、
或る前記CPUサブシステムから新たに入出力トランザクションが発行されたときに、その発行された入出力トランザクションの発行先である入出力コントローラへの既存の入出力トランザクションが前記或るCPUサブシステムに対応する前記第1のバッファ手段にないが、その発行された入出力トランザクションの発行先である入出力コントローラに対応し、前記或るCPUサブシステムにも対応する前記第2のバッファ手段に空きが無い場合に、その発行された入出力トランザクションを前記或るCPUサブシステムに対応する前記第1のバッファ手段に一時蓄積させ、
或る前記CPUサブシステムから新たに入出力トランザクションが発行されたときに、その発行された入出力トランザクションの発行先である入出力コントローラへの既存の入出力トランザクションが前記或るCPUサブシステムに対応する前記第1のバッファ手段になく、且つ、その発行された入出力トランザクションの発行先である入出力コントローラに対応し、前記或るCPUサブシステムにも対応する前記第2のバッファ手段に空きがある場合に、その発行された入出力トランザクションをその発行された入出力トランザクションの発行先である入出力コントローラに対応し、前記或るCPUサブシステムにも対応する前記第2のバッファ手段に一時蓄積させることを特徴とするフォールトトレラントコンピュータ。 - 前記制御手段は、
同一の入出力コントローラに対応し、且つ、前記複数のCPUサブシステムにそれぞれ対応する複数の第2のバッファ手段にデータが揃った場合、前記複数の第2のバッファ手段にそれぞれ揃っている複数組のデータを相互に比較し、データが一致している場合には、そのデータを対応する入出力コントローラに送信することを特徴とする請求項1記載のフォールトトレラントコンピュータ。 - 複数のCPUサブシステムであって、そのそれぞれがCPU及び記憶装置へのアクセスを制御する複数のCPUサブシステムと、
前記複数のCPUサブシステムに対する外部からのデータの入出力を制御する入出力サブシステムとを備え、
前記複数のCPUサブシステムは、共通の内部クロックによって同一の動作を行うロックステップ方式により動作し、
前記入出力サブシステムは、複数の入出力コントローラを備え、
前記複数のCPUサブシステムと前記入出力システムとはリンクを介して接続されるフォールトトレラントコンピュータで行われるデータ送信制御方法であって、
前記入出力サブシステムは、制御手段を備え、更に、各前記CPUサブシステムに対して、前記複数の入出力コントローラの共用領域として設けられた第1のバッファ手段と、前記複数の入出力コントローラにそれぞれ対応して設けられた複数の第2のバッファ手段とを備え、
前記制御手段が、
或る前記CPUサブシステムから新たに入出力トランザクションが発行されたときに、その発行された入出力トランザクションの発行先である入出力コントローラへの既存の入出力トランザクションが前記或るCPUサブシステムに対応する前記第1のバッファ手段にある場合に、その発行された入出力トランザクションを前記或るCPUサブシステムに対応する前記第1のバッファ手段に一時蓄積させるステップと、
前記制御手段が、
或る前記CPUサブシステムから新たに入出力トランザクションが発行されたときに、その発行された入出力トランザクションの発行先である入出力コントローラへの既存の入出力トランザクションが前記或るCPUサブシステムに対応する前記第1のバッファ手段にないが、その発行された入出力トランザクションの発行先である入出力コントローラに対応し、前記或るCPUサブシステムにも対応する前記第2のバッファ手段に空きが無い場合に、その発行された入出力トランザクションを前記或るCPUサブシステムに対応する前記第1のバッファ手段に一時蓄積させるステップと、
前記制御手段が、
或る前記CPUサブシステムから新たに入出力トランザクションが発行されたときに、その発行された入出力トランザクションの発行先である入出力コントローラへの既存の入出力トランザクションが前記或るCPUサブシステムに対応する前記第1のバッファ手段になく、且つ、その発行された入出力トランザクションの発行先である入出力コントローラに対応し、前記或るCPUサブシステムにも対応する前記第2のバッファ手段に空きがある場合に、その発行された入出力トランザクションをその発行された入出力トランザクションの発行先である入出力コントローラに対応し、前記或るCPUサブシステムにも対応する前記第2のバッファ手段に一時蓄積させるステップと、
を備えることを特徴とするデータ送信制御方法。 - 前記制御手段が、
同一の入出力コントローラに対応し、且つ、前記複数のCPUサブシステムにそれぞれ対応する複数の第2のバッファ手段にデータが揃った場合、前記複数の第2のバッファ手段にそれぞれ揃っている複数組のデータを相互に比較し、データが一致している場合には、そのデータを対応する入出力コントローラに送信するステップを更に備えることを特徴とする請求項3記載のデータ送信制御方法。 - 複数のCPUサブシステムであって、そのそれぞれがCPU及び記憶装置へのアクセスを制御する複数のCPUサブシステムと、
前記複数のCPUサブシステムに対する外部からのデータの入出力を制御する入出力サブシステムとを備え、
前記複数のCPUサブシステムは、共通の内部クロックによって同一の動作を行うロックステップ方式により動作し、
前記入出力サブシステムは、複数の入出力コントローラを備え、
前記複数のCPUサブシステムと前記入出力システムとはリンクを介して接続され、
前記入出力サブシステムは、制御手段を備え、更に、各前記CPUサブシステムに対して、前記複数の入出力コントローラの共用領域として設けられた第1のバッファ手段と、前記複数の入出力コントローラにそれぞれ対応して設けられた複数の第2のバッファ手段とを備えたフォールトトレラントコンピュータのプログラムであって、
前記フォールトトレラントコンピュータを、
或る前記CPUサブシステムから新たに入出力トランザクションが発行されたときに、その発行された入出力トランザクションの発行先である入出力コントローラへの既存の入出力トランザクションが前記或るCPUサブシステムに対応する前記第1のバッファ手段にある場合に、その発行された入出力トランザクションを前記或るCPUサブシステムに対応する前記第1のバッファ手段に一時蓄積させる手段と、
或る前記CPUサブシステムから新たに入出力トランザクションが発行されたときに、その発行された入出力トランザクションの発行先である入出力コントローラへの既存の入出力トランザクションが前記或るCPUサブシステムに対応する前記第1のバッファ手段にないが、その発行された入出力トランザクションの発行先である入出力コントローラに対応し、前記或るCPUサブシステムにも対応する前記第2のバッファ手段に空きが無い場合に、その発行された入出力トランザクションを前記或るCPUサブシステムに対応する前記第1のバッファ手段に一時蓄積させる手段と、
或る前記CPUサブシステムから新たに入出力トランザクションが発行されたときに、その発行された入出力トランザクションの発行先である入出力コントローラへの既存の入出力トランザクションが前記或るCPUサブシステムに対応する前記第1のバッファ手段になく、且つ、その発行された入出力トランザクションの発行先である入出力コントローラに対応し、前記或るCPUサブシステムにも対応する前記第2のバッファ手段に空きがある場合に、その発行された入出力トランザクションをその発行された入出力トランザクションの発行先である入出力コントローラに対応し、前記或るCPUサブシステムにも対応する前記第2のバッファ手段に一時蓄積させる手段と、
として機能させるためのプログラム。 - 更に、前記フォールトトレラントコンピュータを、
同一の入出力コントローラに対応し、且つ、前記複数のCPUサブシステムにそれぞれ対応する複数の第2のバッファ手段にデータが揃った場合、前記複数の第2のバッファ手段にそれぞれ揃っている複数組のデータを相互に比較し、データが一致している場合には、そのデータを対応する入出力コントローラに送信する手段と、
して機能させることを特徴とする請求項5記載のプログラム。
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Family Applications (1)
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