JP5057358B2 - Semiconductor integrated circuit device - Google Patents
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Description
この発明は、半導体集積回路装置に関し、特にシリコンバンドギャップを利用し、低電圧の基準電圧発生回路内蔵する半導体集積回路装置に適用して有効な技術に関するものである。 The present invention relates to a semiconductor integrated circuit device, and more particularly to a technique that is effective when applied to a semiconductor integrated circuit device using a silicon bandgap and incorporating a low-voltage reference voltage generation circuit.
図63には、本願出願人において先に提案された低電圧出力用バンドギャップ基準電圧発生回路の回路図が示されている。絶縁ゲート型電界効果トランジスタ(以下、単にMOSFETという)M1、M2及びM0のゲートは共通に接続されているため各々のMOSFETM0〜M2のサイズが等しければ同じ電流Ioを流す。差動増幅回路(オペアンプ)AMPは、入力電圧Vc1とVc2の差が零になるような出力電圧Vc を形成して、上記MOSFETM0〜M2のゲートに伝える。抵抗R1にはバイポーラトランジスタ(以下、単にトランジスタという)Q1のベース・エミッタ間電圧VBE1 とバイポーラトランジスタQ2のベース・エミッタ間電圧VBE2 の差電圧に等しい電圧が印加される。上記差電圧は熱電圧VT 、すなわち、絶対温度Tに比例する。上記電流Ioがこの状態を維持するように、上記差動増幅回路AMPの出力電位Vc を形成する。出力部は上記電圧Vc によって決定される電流Ioを抵抗Ra とダイオード接続したトランジスタQ0の直列回路及びそれと並列接続された抵抗Rb に流すことで低電圧出力を得ることができる。上記トランジスタQ0のベース・エミッタ間電圧VBE0 は温度Tが上昇すると減少するため、上記電圧VBE0 に抵抗Ra の端子電圧を加えた基準電圧VbgrLは温度の上昇により抵抗値が増大する抵抗Ra,Rb により温度依存性を持たない所望の電圧にすることができる。このような基準電圧発生回路は、特開2004−206633号公報により開示されている。
例えば、約0.2μm以下の微細化プロセスによりMOSFETの耐圧が下がり、供給可能な電源電圧VDDも約1.5V以下に低下する。このように電源電圧VDDを1.5Vとした場合、許容下限動作電圧が1.35Vにまで低下する。したがって、従来のシリコンバンドギャップに対応した1.2V近傍の基準電圧を発生する基準電圧発生回路では、上記1.2Vの基準電圧が入力される差動増幅回路での動作電圧を確保することができなくなるという問題を有する。図63に示された基準電圧発生回路では、上記構成により差動増幅回路の入力電圧Vc1(Vc2)が、上記トランジスタQ1のベース・エミッタ間電圧VBE1 のように低くできるので、上記1.5V以下の電源電圧VDDでも差動増幅回路AMPが動作可能となる。 For example, the miniaturization process of about 0.2 μm or less lowers the breakdown voltage of the MOSFET, and the power supply voltage VDD that can be supplied also decreases to about 1.5 V or less. Thus, when the power supply voltage VDD is 1.5V, the allowable lower limit operating voltage is reduced to 1.35V. Therefore, in a conventional reference voltage generation circuit that generates a reference voltage in the vicinity of 1.2 V corresponding to the silicon band gap, it is possible to secure an operating voltage in the differential amplifier circuit to which the 1.2 V reference voltage is input. It has a problem that it cannot be done. In the reference voltage generating circuit shown in FIG. 63, the input voltage Vc1 (Vc2) of the differential amplifier circuit can be made as low as the base-emitter voltage VBE1 of the transistor Q1 by the above configuration. The differential amplifier circuit AMP can operate even with the power supply voltage VDD.
しかしながら、上記0.2μm以下の微細化プロセスにより形成されたMOSFETでは、ショートチャンネル効果等によりしきい値電圧のバラツキも大きくなる。このようなMOSFETのしきい値電圧のバラツキは、差動増幅回路AMPを構成する差動MOSFETにおいても発生し、無視できないようなオフセット電圧Vosが生じる。前記図63の基準電圧発生回路では、上記のようなオフセット電圧Vosが基準電圧VbgrLを大きく変動させることが判明した。つまり、差動増幅回路AMPにオフセット電圧Vosがある時の電流Ioは、オフセット電圧Vosが無いない場合の電流Ioより(Vos/R1)変動する。図63の回路では、この電流Ioを出力部のトランジスタQ0、抵抗Ra,Rb に流して基準電圧VbgrLを形成するために、電流Ioの変動に対応して基準電圧VbgrLにも変動が生じる。例えば、VbgrL=0.8Vに設定しようとした場合、オフセット電圧Vosが10mV程度であると、0.8V±0.1Vのように0.8V±10%を超えて変動してしまい、降圧電源回路の基準電圧としては使用できない。例えば、上記基準電圧VbgrL(=0.8V)を1.5倍して、1.2Vのような内部降圧電圧VDLを形成する場合、1.2V±0.15Vとなり、許容変動幅±10%の±0.12を超えて大きくなり、電源回路としては利用できなくなってしまう。 However, in the MOSFET formed by the above-described miniaturization process of 0.2 μm or less, the variation of the threshold voltage becomes large due to the short channel effect or the like. Such a variation in the threshold voltage of the MOSFET also occurs in the differential MOSFET constituting the differential amplifier circuit AMP, and an offset voltage Vos that cannot be ignored is generated. In the reference voltage generating circuit of FIG. 63, it has been found that the offset voltage Vos as described above greatly fluctuates the reference voltage VbgrL. That is, the current Io when the differential amplifier circuit AMP has the offset voltage Vos varies (Vos / R1) from the current Io when there is no offset voltage Vos. In the circuit of FIG. 63, since the current Io is passed through the output transistor Q0 and the resistors Ra and Rb to form the reference voltage VbgrL, the reference voltage VbgrL also varies in accordance with the variation of the current Io. For example, when setting VbgrL = 0.8V, if the offset voltage Vos is about 10 mV, it will fluctuate beyond 0.8V ± 10%, such as 0.8V ± 0.1V. It cannot be used as a circuit reference voltage. For example, when the reference voltage VbgrL (= 0.8V) is multiplied by 1.5 to form an internal step-down voltage VDL such as 1.2V, it becomes 1.2V ± 0.15V, and the allowable fluctuation range is ± 10%. Therefore, it becomes unusable as a power supply circuit.
ちなみに、オフセット電圧Vosの影響を定量的に説明すると以下の通りである。
図63の回路では、増幅回路AMPは、Vc2−Vc1=Vosとなるように動作する。このため、抵抗R1に流れる電流Ioは、Vos/R1だけ変化し、基準電圧VbgrLを変動させる要因になる。VT =kT/q(Tは絶対温度、kはボルツマン係数、qは電荷素量であり、Is をバイポーラトランジスタの逆方向飽和電流とすると、VBE1 とVBE2 は、次式1(数1)と式2(数2)より求められる。
In the circuit of FIG. 63, the amplifier circuit AMP operates so that Vc2−Vc1 = Vos. For this reason, the current Io flowing through the resistor R1 changes by Vos / R1, which causes the reference voltage VbgrL to fluctuate. VT = kT / q (where T is the absolute temperature, k is the Boltzmann coefficient, q is the elementary charge, and Is is the reverse saturation current of the bipolar transistor, VBE1 and VBE2 are expressed as 2 (Equation 2).
差動増幅回路AMPの2つの入力電圧Vc1,Vc2とオフセット電圧Vosの関係は、Vc1=VBE1 、Vc2=VBE2 +Io×R1であるから代入して整理すると、次式3(数3)のように表すことができる。
一方、基準電圧VbgrLについては、次式4(数4)が成立し、VbgrLについて整理すると次式5(数5)のようになる。
ここで、前記式3(数3)を代入すると、次式6(数6)が得られる。VosによるVbgrLの変化の割合は、上記式5(数5)をVosで微分した値であり、次式7(数7)を得ることができ、オフセット電圧Vosが、次式7(数7)に示したように抵抗Ra,Rb 及びR1で増幅されて基準電圧VbgrLに現れるものとなる。
本発明の目的は、微細化されたMOSFETに好適な基準電圧発生回路を搭載した半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 An object of the present invention is to provide a semiconductor integrated circuit device in which a reference voltage generation circuit suitable for a miniaturized MOSFET is mounted. The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。第1電流密度の電流が流れる第1トランジスタのベースと第1電流密度よりも小さな第2電流密度の電流が流れる第2トランジスタのベースを共通接続して増幅回路の出力電圧に対応した電圧を供給する。第1抵抗素子に上記第1と第2トランジスタのエミッタ,ベース間差電圧を印加して基準電流を形成する。上記増幅回路は、上記第1トランジスタと第2トランジスタのコレクタ電圧の差電圧に対応した出力電圧を形成する。電流源回路により、上記基準電流に対応した電流を上記第1、第2及び第3トランジスタに供給する。上記第3トランジスタのベースとコレクタとを共通接続し、第2抵抗素子を上記第3トランジスタに直列形態に接続する。上記第3トランジスタのサイズ及び上記第1及び第2抵抗素子の抵抗値の設定により、上記第3トランジスタ及び第2抵抗素子で発生する電圧が、上記第1及び第2電源電圧及び温度変化に対して一定の基準電圧となるようにする。 The outline of a typical invention among the inventions disclosed in the present application will be briefly described as follows. The base of the first transistor through which the current of the first current density flows and the base of the second transistor through which the current of the second current density smaller than the first current density are connected in common to supply a voltage corresponding to the output voltage of the amplifier circuit To do. A reference current is formed by applying a voltage difference between the emitter and base of the first and second transistors to the first resistance element. The amplifier circuit forms an output voltage corresponding to a differential voltage between collector voltages of the first transistor and the second transistor. A current source circuit supplies a current corresponding to the reference current to the first, second and third transistors. The base and collector of the third transistor are connected in common, and the second resistance element is connected in series with the third transistor. Depending on the setting of the size of the third transistor and the resistance values of the first and second resistance elements, the voltage generated in the third transistor and the second resistance element may be changed with respect to the first and second power supply voltages and the temperature change. So that the reference voltage is constant.
低電圧まで動作可能で、差動増幅回路のオフセット電圧の影響が軽減された基準電圧を得ることができる。 It is possible to obtain a reference voltage that can operate up to a low voltage and that is less affected by the offset voltage of the differential amplifier circuit.
図1には、この発明に係る基準電圧発生回路の一実施例の回路図が示されている。同図の各回路素子は、公知のCMOS集積回路の製造技術によって、図示しない他の回路素子とともに単結晶シリコンのような1個の半導体基板上において形成される。 FIG. 1 is a circuit diagram showing one embodiment of a reference voltage generating circuit according to the present invention. Each circuit element shown in the figure is formed on a single semiconductor substrate such as single crystal silicon together with other circuit elements (not shown) by a known CMOS integrated circuit manufacturing technique.
トランジスタQ1とQ2のベースに差動増幅回路AMPの出力電圧Vc を供給する。トランジスタQ2のエミッタと回路の接地電位点VSSに抵抗R1を接続する。トランジスタQ1、Q2のコレクタ電圧Vc1, Vc2は、差動増幅回路AMPによって差が零、つまりは等しい電圧になるように制御され、pチャネルMOSFETM2、M1及びM0からなるカレントミラー回路により、各MOSFETM1、M2及びM0のドレイン電流は全て電流Ioとなるようにする。つまり、MOSFETM2のゲートとドレインが接続されてダイオード形態とされ、ここに上記抵抗R1で形成された電流Ioを流し、MOSFETM2に対してMOSFETM1及びM0のサイズを等しくしてそれぞれ同じ電流Ioを流すようにする。そして、トランジスタQ2のサイズをトランジスタQ1に比べてn倍大きく形成し、トランジスタQ1の電流密度に対してトランジスタQ2の電流密度を1/nに小さくする。 The output voltage Vc of the differential amplifier circuit AMP is supplied to the bases of the transistors Q1 and Q2. A resistor R1 is connected to the emitter of the transistor Q2 and the ground potential point VSS of the circuit. The collector voltages Vc1 and Vc2 of the transistors Q1 and Q2 are controlled by the differential amplifier circuit AMP so that the difference is zero, that is, the same voltage, and each MOSFET M1, M2 is controlled by a current mirror circuit including p-channel MOSFETs M2, M1, and M0. The drain currents of M2 and M0 are all set to the current Io. In other words, the gate and drain of the MOSFET M2 are connected to form a diode, and the current Io formed by the resistor R1 is supplied to the MOSFET M2. To. Then, the size of the transistor Q2 is formed to be n times larger than that of the transistor Q1, and the current density of the transistor Q2 is reduced to 1 / n with respect to the current density of the transistor Q1.
演算増幅回路AMPにオフセット電圧Vosが無い場合、トランジスタQ1とQ2には同じ電流Ioが流れる。トランジスタQ1とQ2に同電流Ioが流されているので、上記電流密度差に対応して抵抗R1にはトランジスタQ1のベース・エミッタ間電圧VBE1 とトランジスタQ2のベース・エミッタ間電圧VBE2 の差電圧が印加される。この差電圧は熱電圧VT 、すなわち絶対温度Tに比例する。電流Ioがこの状態を維持するように、差動増幅回路AMPは、出力電圧Vc を形成する。出力部は上記電流IoをMOSFETM2とM0のカレントミラーによって電流コピーし、抵抗Ra とダイオード接続したトランジスタQ0の直列回路及びそれに並列接続された抵抗Rb に流すことで基準電圧VbgrLを得ることができる。トランジスタQ0のベース・エミッタ間電圧VBE0 は温度が上昇すると減少するため、かかる電圧VBE0 に抵抗Ra の端子電圧を加えた出力電圧VbgrLは、抵抗Ra,Rbにより温度依存性を持たない所望の電圧にすることができる。 When the operational amplifier circuit AMP does not have the offset voltage Vos, the same current Io flows through the transistors Q1 and Q2. Since the same current Io flows through the transistors Q1 and Q2, the difference voltage between the base-emitter voltage VBE1 of the transistor Q1 and the base-emitter voltage VBE2 of the transistor Q2 is applied to the resistor R1 corresponding to the current density difference. Applied. This differential voltage is proportional to the thermal voltage V T , ie the absolute temperature T. The differential amplifier circuit AMP forms the output voltage Vc so that the current Io maintains this state. The output unit can obtain the reference voltage VbgrL by copying the current Io by the current mirror of the MOSFETs M2 and M0 and flowing the current Io through the series circuit of the diode Q-connected transistor Q0 and the resistor Rb connected in parallel thereto. Since the base-emitter voltage VBE0 of the transistor Q0 decreases as the temperature rises, the output voltage VbgrL obtained by adding the terminal voltage of the resistor Ra to the voltage VBE0 becomes a desired voltage having no temperature dependence by the resistors Ra and Rb. can do.
図1の回路において、差動増幅回路AMPのオフセット電圧Vos(Vc1とVc2の差)による影響が、前記図63の回路より小さくできる原理を簡単化して説明すると以下の通りである。gmはMOSFETの電流利得、gmbはトランジスタの電流利得、rdsはMOSFETのドレイン・ソース間抵抗、rceはトランジスタのコレクタ・エミッタ間抵抗とする。差動増幅回路AMPにオフセット電圧Vosがある場合、差動増幅回路AMPの出力電圧Vc が変化し、ΔVc1/ΔVc =gmb×(rds//rce)、ΔVc2/ΔVc ≒1/(gm×r1)から主にVc1が変化する。 The principle that the influence of the offset voltage Vos (difference between Vc1 and Vc2) of the differential amplifier circuit AMP in the circuit of FIG. 1 can be made smaller than that of the circuit of FIG. 63 will be described in a simplified manner as follows. gm is the MOSFET current gain, gmb is the transistor current gain, rds is the MOSFET drain-source resistance, and rce is the transistor collector-emitter resistance. When the differential amplifier circuit AMP has an offset voltage Vos, the output voltage Vc of the differential amplifier circuit AMP changes, and ΔVc1 / ΔVc = gmb × (rds // rce), ΔVc2 / ΔVc≈1 / (gm × r1) To Vc1 mainly changes.
したがって、オフセット電圧=|ΔVc1−ΔVc2|≒|ΔVc1|に対する出力電圧Vc の変化は、1/gmb×(rds//rce)に縮小するものとなる。よって上記オフセット電圧Vosに対して、電流IoはVos/(rds//rce)分変動する。これよりオフセット電圧Vosに対する電流Ioの変動は、前記図63の(Vos/r1)よりもはるかに小さい値となる。これをpチャネルMOSFETM2,M0のカレントミラー回路により出力部に流しているため差動増幅回路AMPのオフセット電圧Vosに強い基準電圧VbgrLが得られる。つまり正の温度特性(VBE1 −VBE2 )を発生させる部分に、差動増幅回路AMPのオフセット電圧Vosが入らない回路構成にすることで、差動増幅回路AMPのオフセットに強いバンドギャップ回路を実現することができる。 Therefore, the change in the output voltage Vc with respect to the offset voltage = | ΔVc1−ΔVc2 | ≈ | ΔVc1 | is reduced to 1 / gmb × (rds // rce). Therefore, the current Io varies by Vos / (rds // rce) with respect to the offset voltage Vos. As a result, the fluctuation of the current Io with respect to the offset voltage Vos is much smaller than (Vos / r1) in FIG. Since this is sent to the output part by the current mirror circuit of the p-channel MOSFETs M2 and M0, a reference voltage VbgrL strong against the offset voltage Vos of the differential amplifier circuit AMP is obtained. That is, a band gap circuit that is resistant to offset of the differential amplifier circuit AMP is realized by adopting a circuit configuration in which the offset voltage Vos of the differential amplifier circuit AMP does not enter the portion where the positive temperature characteristic (VBE1−VBE2) is generated. be able to.
ちなみに、オフセット電圧Vosの影響を定量的に説明すると以下の通りである。前記同様に差動増幅回路AMPは、Vc2−Vc1=Vosとなるように動作する。トランジスタQ1とQ2のベース・エミッタ間電圧VBE1 とVBE2 は、次式8(数8)と式9(数9)より求められる。
また、制御電圧である出力電圧Vcは、次式10(数10)のようになる。式10(数10)からVBE1 とVBE2 とを消去すると次式11(数11)が得られ、整理すると次式12(数12)となる。
ここで、Vosが十分小さく、Vos/Io×rds≪1が成り立つと考えられるから、次式13(数13)のように変形でき、次式14(数14)のように書き換えられる。
IoのVosに対する変化を見るためにVosで微分すると次式15(数15)が得られ、整理すると次式16(数16)が得られる。
基準電圧VbgrLは、電流Ioをコピーした電流を抵抗Ra とトランジスタQ0の直列回路及びそれに並列接続した抵抗Rb に流すことで形成されるから、次式17(数17)、式18(数18)で表すことができ、基準電圧VbgrLのオフセット電圧Vosに対する変化は次式19(数19)で表すことができる。
ここで、右辺の前項Ra ・Rb /(Ra +Rb )R1が前記図63の回路の値であるから、後項が次式20(数20)なら、オフセットの影響を軽減することができる。rdsは、MOSFETのドレイン・ソース間抵抗であり一般的に非常に大きいから、基準電圧VbgrLのオフセット電圧Vosに対する変化は大幅に小さくすることができる。
この実施例において、差動増幅回路AMPのオフセット電圧Vosが存在する場合、オフセット電圧Vosの発生個所はトランジスタQ1とQ2のコレクタ端子(エミッタ接地のトランジスタアンプQ1、Q2の出力に相当)でエミッタ電流への影響は小さい。このように差動増幅回路AMPで発生するオフセット電圧Vosの基準電圧VrefLへの影響は(1/バンドギャップ発生部の利得)と小さくすることができる。 In this embodiment, when the offset voltage Vos of the differential amplifier circuit AMP is present, the offset voltage Vos is generated at the collector terminals of the transistors Q1 and Q2 (corresponding to the outputs of the grounded transistor amplifiers Q1 and Q2). The impact on is small. As described above, the influence of the offset voltage Vos generated in the differential amplifier circuit AMP on the reference voltage VrefL can be reduced to (1 / gain of the band gap generator).
図2には、この発明に係る基準電圧発生回路の一実施例の回路図が示されている。この実施例は、図1の回路を簡単にした回路構成であり、差動増幅回路AMPに代えて、増幅MOSFETM3を用いるようにされる。この実施例では、前記同様なMOSFETM0〜M2によるカレントミラー回路及び上記増幅MOSFETM3のドレインにダイオード形態のトランジスタQ3を設け、それと上記トランジスタQ1、Q2をカレントミラー形態に接続する。このような電源電圧VDD及びVSSの上下のカレントミラー回路によってフィードバックをかけて、前記同様に(VBE1 −VBE2)/R1で形成された電流Ioを各トランジスタQ1〜Q3に流している。この実施例でも、前記図1の実施例と同様にトランジスタQ1、Q2のコレクタ電圧Vc1とVc2の差に対して基準電圧VbgrLがばらつかない回路構成になっている。この実施例では、差動増幅回路AMPを使用しないため回路構成がシンプルになり、設計が容易で電源投入時での立ち上がり時間も早くなる。 FIG. 2 is a circuit diagram showing one embodiment of the reference voltage generating circuit according to the present invention. This embodiment has a circuit configuration in which the circuit of FIG. 1 is simplified, and an amplification MOSFET M3 is used instead of the differential amplifier circuit AMP. In this embodiment, a diode-like transistor Q3 is provided at the drain of the current mirror circuit and the amplifying MOSFET M3 using the same MOSFETs M0 to M2, and the transistors Q1 and Q2 are connected in a current mirror form. Feedback is performed by current mirror circuits above and below the power supply voltages VDD and VSS, and the current Io formed by (VBE1−VBE2) / R1 is passed through the transistors Q1 to Q3 in the same manner as described above. In this embodiment as well, the circuit configuration is such that the reference voltage VbgrL does not vary with respect to the difference between the collector voltages Vc1 and Vc2 of the transistors Q1 and Q2 as in the embodiment of FIG. In this embodiment, since the differential amplifier circuit AMP is not used, the circuit configuration becomes simple, the design is easy, and the rise time when the power is turned on is shortened.
図3には、この発明に係る基準電圧発生回路の他の一実施例の回路図が示されている。前記図1や図2の基準電圧発生回路においては、MOSFETM1とM0のドレイン−ソース間電圧Vdsがほぼ等しくなるような、例えば2V〜3V程度の比較的低く狭い範囲での電源電圧VDDでの動作時にドレイン電流Ioが全てほぼ等しくなり、図1の差動増幅回路AMPのオフセット電圧や図2のようにコレクタ電圧Vc1とVc2の差電圧を考慮した低電源電圧バンドギャップ基準電圧発生回路として動作することができる。しかし、電源電圧VDDを例えば2V〜6Vのような広い電圧範囲での半導体集積回路への適用を考慮すると、図1や図2のMOSFETM1,M2とM0のドレイン・ソース間電圧Vdsにずれが生じてしまい、このようなドレイン−ソース間電圧Vdsの差分に対応して、MOSFETM1,M2及びM0ドレイン電流Ioが相互に等しくならない。これより例えば電源電圧VDDが6Vのような高い電圧になったときの基準電圧VbgrLは、電源電圧VDDが2〜3V程度の低い場合に比べて変動してしまい、2〜6Vのような広い電源電圧範囲での半導体集積回路装置の動作が難しくなる。 FIG. 3 is a circuit diagram showing another embodiment of the reference voltage generating circuit according to the present invention. In the reference voltage generating circuit of FIGS. 1 and 2, the operation at the power supply voltage VDD in a relatively low and narrow range of about 2V to 3V, for example, such that the drain-source voltages Vds of the MOSFETs M1 and M0 are substantially equal. In some cases, the drain currents Io are all substantially equal, and operate as a low power supply voltage bandgap reference voltage generation circuit considering the offset voltage of the differential amplifier circuit AMP in FIG. 1 and the differential voltage between the collector voltages Vc1 and Vc2 as shown in FIG. be able to. However, considering the application of the power supply voltage VDD to a semiconductor integrated circuit in a wide voltage range such as 2 V to 6 V, for example, a deviation occurs in the drain-source voltage Vds of the MOSFETs M1 and M2 and M0 in FIGS. Accordingly, the MOSFETs M1, M2 and the M0 drain current Io are not equal to each other corresponding to the difference between the drain-source voltage Vds. Thus, for example, the reference voltage VbgrL when the power supply voltage VDD becomes a high voltage such as 6V fluctuates as compared with the case where the power supply voltage VDD is as low as 2 to 3V, and a wide power supply such as 2 to 6V. The operation of the semiconductor integrated circuit device in the voltage range becomes difficult.
図3は、広い電源電圧範囲での回路適用が可能なように工夫されたものである。図1及び図2の実施例では、npn型バイポーラトランジスタを用いていたのに対して、この実施例ではpnp型バイポーラトランジスタQ1〜Q3を用いる。トランジスタQ1、Q2及びQ3のベースには、差動増幅回路AMPの出力電圧Vc が供給され、トランジスタQ2のエミッタと電源電圧VDDとの間に抵抗R1が接続される。トランジスタQ1とQ2のコレクタ電圧Vc1, Vc2は、差動増幅回路AMPの出力電圧Vc に対応してトランジスタQ1、Q2で形成された電流Ioが流れる抵抗Rc1, Rc2により決定される。この構成においても、前記図1、図2の実施例と同様に差動増幅回路AMPの入力電圧Vc1とVc2の差に対して基準電圧VgrL がばらつかない回路構成になっている。 FIG. 3 is devised so that a circuit can be applied in a wide power supply voltage range. In the embodiment shown in FIGS. 1 and 2, npn-type bipolar transistors are used. In this embodiment, pnp-type bipolar transistors Q1 to Q3 are used. The output voltage Vc of the differential amplifier circuit AMP is supplied to the bases of the transistors Q1, Q2, and Q3, and a resistor R1 is connected between the emitter of the transistor Q2 and the power supply voltage VDD. The collector voltages Vc1 and Vc2 of the transistors Q1 and Q2 are determined by the resistors Rc1 and Rc2 through which the current Io formed by the transistors Q1 and Q2 flows corresponding to the output voltage Vc of the differential amplifier circuit AMP. Also in this configuration, a circuit configuration in which the reference voltage VgrL does not vary with respect to the difference between the input voltages Vc1 and Vc2 of the differential amplifier circuit AMP is the same as the embodiment of FIGS.
この実施例回路の動作原理は次の通りである。トランジスタQ1、Q2に同電流Ioが流されているので、抵抗R1にはトランジスタQ1のベース・エミッタ間電圧VBE1 とトランジスタQ2のベース・エミッタ間電圧VBE2 の差に等しい電圧が発生する。この差電圧は熱電圧VT に比例しており、すなわち絶対温度Tに比例する。電流Ioがこの状態を維持するように、差動増幅回路AMPの出力電位Vc が決定される。出力部は出力電圧Vc によって決定される電流Ioを抵抗Ra とダイオード接続のトランジスタQ0の直列接続したものと抵抗Rb の並列接続の回路に流すことで低電圧の基準電圧VbgrLを得ることができる。トランジスタQ0のベース・エミッタ間電圧VBE0 は温度が上昇すると減少するため、ベース・エミッタ間電圧VBE0 に抵抗Ra の両端電圧を加えた基準電圧VbgrLは抵抗Ra,Rb により温度依存性を持たない所望の電圧にすることができる。なお、基準電圧VbgrLを低くしない場合、抵抗Rb を接続しなくても良い。 The operation principle of this embodiment circuit is as follows. Since the same current Io flows through the transistors Q1 and Q2, a voltage equal to the difference between the base-emitter voltage VBE1 of the transistor Q1 and the base-emitter voltage VBE2 of the transistor Q2 is generated in the resistor R1. This difference voltage is proportional to the thermal voltage V T , that is, proportional to the absolute temperature T. The output potential Vc of the differential amplifier circuit AMP is determined so that the current Io maintains this state. The output section can obtain a low-voltage reference voltage VbgrL by flowing a current Io determined by the output voltage Vc through a circuit in which a resistor Ra and a diode-connected transistor Q0 are connected in series and a resistor Rb. Since the base-emitter voltage VBE0 of the transistor Q0 decreases as the temperature rises, the reference voltage VbgrL obtained by adding the both-ends voltage of the resistor Ra to the base-emitter voltage VBE0 is not desired depending on the resistors Ra and Rb. Can be voltage. If the reference voltage VbgrL is not lowered, the resistor Rb need not be connected.
この実施例では、前記図1、図2で問題となるカレントミラー形態のMOSFETM1、M2が無くなり、差動増幅回路の入力電圧Vc1, Vc2は、差動増幅回路AMPによってVc1=Io×Rc1, Vc2=Io×Rc2のように接地電位VSS(0V)を基準にして決定される。したがって、電源電圧VDDが2〜6Vのように広い電圧範囲において、トランジスタQ1、Q2及びQ3のコレクタ・エミッタ間電圧VCEは大きくずれることはない。このため、トランジスタQ1〜Q3は、上記差動増幅回路AMPにより形成された出力電圧Vc に対応した同じ電流Ioを流すようになる。これにより、この実施例の基準電圧発生回路は、2〜6Vのような広電源電圧範囲に対応しても同じ基準電圧VbgrLを形成することが可能となる。 In this embodiment, the current mirror type MOSFETs M1 and M2 which are problematic in FIGS. 1 and 2 are eliminated, and the input voltages Vc1 and Vc2 of the differential amplifier circuit are Vc1 = Io × Rc1 and Vc2 by the differential amplifier circuit AMP. = Io × Rc2 is determined based on the ground potential VSS (0 V). Therefore, the collector-emitter voltage VCE of the transistors Q1, Q2 and Q3 does not deviate greatly in a wide voltage range where the power supply voltage VDD is 2 to 6V. Therefore, the transistors Q1 to Q3 pass the same current Io corresponding to the output voltage Vc formed by the differential amplifier circuit AMP. As a result, the reference voltage generation circuit of this embodiment can form the same reference voltage VbgrL even if it corresponds to a wide power supply voltage range such as 2 to 6V.
図4には、この発明に係る基準電圧発生回路の他の一実施例の回路図が示されている。この実施例は、前記図1の変形例であり、差動増幅回路AMP1とAMP2が設けられる。差動増幅回路AMP1は、前記図1の差動増幅回路AMPに対応している。つまり、差動増幅回路AMP2が新たに追加され、pチャネルMOSFETM1〜M0のゲート電圧を形成する。上記差動増幅回路AMP1,AMP2は、反転入力端子(−)に適当なバイアス電圧VBが供給され、非反転入力端子(+)には入力電圧Vc1とVc2がそれぞれ供給される。これにより、差動増幅回路AMP1,AMP2の増幅動作により上記バイアス電圧VBと入力電圧Vc1とVc2は等しくなるように制御される。このような回路構成とすることにより、前記図1、図2のようにダイオード接続のMOSFETM2が無くなり、上記入力電圧Vc1とVc2は、接地電位VSSを基準とするような適当なバイアス電圧VBが与えられているので、電源電圧VDDが変動してもMOSFETM1、M2及びM0のドレイン−ソース間電圧Vdsは大きくずれることはない。よって、例えば前記のように2〜6Vのような広電源電圧範囲VDDに対応することが可能となる。 FIG. 4 shows a circuit diagram of another embodiment of the reference voltage generating circuit according to the present invention. This embodiment is a modification of FIG. 1 and includes differential amplifier circuits AMP1 and AMP2. The differential amplifier circuit AMP1 corresponds to the differential amplifier circuit AMP in FIG. That is, a differential amplifier circuit AMP2 is newly added to form the gate voltages of the p-channel MOSFETs M1 to M0. In the differential amplifier circuits AMP1 and AMP2, an appropriate bias voltage VB is supplied to the inverting input terminal (−), and input voltages Vc1 and Vc2 are supplied to the non-inverting input terminal (+), respectively. Thus, the bias voltage VB and the input voltages Vc1 and Vc2 are controlled to be equal by the amplification operation of the differential amplifier circuits AMP1 and AMP2. With this circuit configuration, there is no diode-connected MOSFET M2 as shown in FIGS. 1 and 2, and the input voltages Vc1 and Vc2 are given an appropriate bias voltage VB with reference to the ground potential VSS. Therefore, even if the power supply voltage VDD fluctuates, the drain-source voltage Vds of the MOSFETs M1, M2 and M0 does not deviate greatly. Therefore, for example, as described above, it is possible to cope with a wide power supply voltage range VDD such as 2 to 6V.
図5には、この発明に係る基準電圧発生回路の他の一実施例の回路図が示されている。これまでの実施例回路は、MOSFETM1、M2及びM0にトランジスタのばらつきはないという仮定を前提としている。よって、pチャネルMOSFETのゲート・ソース間電圧Vgsとドレイン・ソース間電圧Vdsが等しければ、ドレイン電流Ioは相互に等しくなるものである。しかし製造過程でMOSFETM1、M2及びM0を完全に同じに作ることは不可能であり、MOSFETM1, M2及びM0が同じバイアス状態にあってもドレイン電流Ioが異なることが考えられる。 FIG. 5 shows a circuit diagram of another embodiment of the reference voltage generating circuit according to the present invention. The circuit of the embodiment so far is based on the assumption that there are no transistor variations in MOSFETs M1, M2 and M0. Therefore, if the gate-source voltage Vgs and the drain-source voltage Vds of the p-channel MOSFET are equal, the drain currents Io are equal to each other. However, it is impossible to make the MOSFETs M1, M2, and M0 completely the same during the manufacturing process, and it is considered that the drain currents Io are different even when the MOSFETs M1, M2, and M0 are in the same bias state.
上記のようにpチャネルMOSFETM1,M2及びM0のばらつきの一つとしてしきい値電圧Vthのばらつきがある。つまり、pチャネルMOSFETM1,M2及びM0にばらつきがあり、それぞれのしきい値電圧Vthがばらついていると、しきい値電圧Vthのばらつきに対してそれぞれの電流Ioは2乗で変動する。さらにMOSFETM1,M2及びM0が弱反転領域で動作していると、エクスポネンシャルで電流Ioが変動する。これにより基準電圧VbgrLがばらついてしまう。 As described above, there is a variation in the threshold voltage Vth as one of the variations in the p-channel MOSFETs M1, M2, and M0. That is, if the p-channel MOSFETs M1, M2, and M0 have variations and the respective threshold voltages Vth vary, the respective currents Io vary by the square with respect to the variations in the threshold voltage Vth. Furthermore, when MOSFETs M1, M2 and M0 are operating in the weak inversion region, the current Io fluctuates exponentially. As a result, the reference voltage VbgrL varies.
図5の実施例回路は、このようなMOSFETM1,M2及びM0のしきい値電圧Vthのばらつきに対しても基準電圧VbgrLが安定化するよう工夫されたものである。この実施例では、MOSFETM1、M2及びM0が全て同じ抵抗値の抵抗R0に置き換えられる。そして、差動増幅回路AMP1を用いて、入力電圧Vc1, Vc2の電位が等しくなるように制御する。差動増幅回路AMP2は、上記抵抗R0が接続されたpチャネルMOSFETM0のソース電位Vc0と上記入力電圧Vc1とを受けて、その出力信号Vcbを上記MOSFETM0のゲートに帰還して、上記入力電圧Vc1と上記Vc0とを等しくする。これによって、等しい抵抗値の抵抗R0を用いることにより、それぞれに同じ電流Ioを流すようにすることができる。前記のようなカレントミラー回路を構成するMOSFETM1,M2及びM0をなくすことによって、pチャネルMOSFETM1,M2及びM0のしきい値電圧Vthばらつきによる基準電圧VbgrLのばらつきは原理的にはなくなる。 The embodiment circuit of FIG. 5 is devised so that the reference voltage VbgrL is stabilized against such variations in the threshold voltage Vth of the MOSFETs M1, M2 and M0. In this embodiment, MOSFETs M1, M2, and M0 are all replaced with a resistor R0 having the same resistance value. Then, the differential amplifier circuit AMP1 is used to control the input voltages Vc1 and Vc2 to be equal. The differential amplifier circuit AMP2 receives the source potential Vc0 of the p-channel MOSFET M0 to which the resistor R0 is connected and the input voltage Vc1, and feeds back the output signal Vcb to the gate of the MOSFET M0 so that the input voltage Vc1 The above Vc0 is made equal. Thus, the same current Io can be caused to flow through the resistors R0 having the same resistance value. By eliminating the MOSFETs M1, M2 and M0 constituting the current mirror circuit as described above, the variation in the reference voltage VbgrL due to the variation in the threshold voltage Vth of the p-channel MOSFETs M1, M2 and M0 is eliminated in principle.
図5の実施例で考えられる基準電圧VbgrLのばらつきは、差動増幅回路AMP1,AMP2のオフセット電圧Vosによって発生する。オフセット電圧Vosに起因する電流Ioの変動は(Vos/R0)であり、オフセット電圧Vosに対して1乗でしか変動しない。差動増幅回路AMP1,AMP2のオフセットVosとpチャネルMOSFETのしきい値電圧Vthばらつきが同じであるとすると、図5の実施例回路の構成の方が基準電圧VbgrLのばらつきを小さくすることができる。また、回路構成上、R0>R1と設計できるので、前記図63の回路よりも入力電圧Vc1とVc2の差に対する基準電圧VbgrLのばらつきは小さくなる。 The variation of the reference voltage VbgrL considered in the embodiment of FIG. 5 is caused by the offset voltage Vos of the differential amplifier circuits AMP1 and AMP2. The fluctuation of the current Io caused by the offset voltage Vos is (Vos / R0), and fluctuates only to the first power with respect to the offset voltage Vos. Assuming that the offset Vos of the differential amplifier circuits AMP1 and AMP2 and the threshold voltage Vth variation of the p-channel MOSFET are the same, the variation of the reference voltage VbgrL can be made smaller in the configuration of the embodiment circuit of FIG. . Since the circuit configuration can be designed such that R0> R1, the variation of the reference voltage VbgrL with respect to the difference between the input voltages Vc1 and Vc2 is smaller than that of the circuit of FIG.
図6には、この発明に係る基準電圧発生回路の他の一実施例の回路図が示されている。この実施例回路は前記図4、図5の実施例回路と比べ差動増幅回路を一つで構成することができ、シンプルな構成である。つまり、差動増幅回路AMPの出力電圧Vc をpチャネルMOSFETM1,M2及びM0のゲートに供給し、それぞれのMOSFETM1、M2及びM0により定電流Ioを形成してトランジスタQ1、Q2及びQ0に流れるようにする。上記トランジスタQ1とQ2には、入力電圧Vc1がゲートに供給されたMOSFETMB2を通して、ベース電流が供給される。この実施例では、トランジスタQ1のベース・エミッタ間電圧VBE1 と、MOSFETMb2のゲート・ソース間電圧Vgsとを加えた電圧VBE1 +Vgsよりも電源電圧VDDが大きくなるようにする必要がある。しかし、前記図4や図5の実施例回路に比べると差動増幅回路を一つにすることができるため構造がシンプルになり、設計がしやすく電源投入直後での立ち上がり時間も早くなる。また、図1、図2の実施例回路で問題となっていたダイオード接続するMOSFETM2(M1)が無く、入力電圧Vc1, Vc2が回路の接地電位VSSを基準にしたVBE1 +Vgsに設定されているので、電源電圧VDDが変動してもMOSFETM1,M1及びM0のドレイン−ソース間電圧Vdsは大きくずれることはない。よって広電源電圧範囲に対応することも可能である。 FIG. 6 is a circuit diagram showing another embodiment of the reference voltage generating circuit according to the present invention. This embodiment circuit has a simple configuration as compared with the embodiment circuits shown in FIGS. 4 and 5 and can comprise a single differential amplifier circuit. That is, the output voltage Vc of the differential amplifier circuit AMP is supplied to the gates of the p-channel MOSFETs M1, M2 and M0, and a constant current Io is formed by the MOSFETs M1, M2 and M0 so as to flow through the transistors Q1, Q2 and Q0. To do. A base current is supplied to the transistors Q1 and Q2 through the MOSFET MB2 to which the input voltage Vc1 is supplied to the gate. In this embodiment, it is necessary to make the power supply voltage VDD larger than the voltage VBE1 + Vgs obtained by adding the base-emitter voltage VBE1 of the transistor Q1 and the gate-source voltage Vgs of the MOSFET Mb2. However, as compared with the circuit of the embodiment shown in FIGS. 4 and 5, a single differential amplifier circuit can be provided, so that the structure is simple, the design is easy, and the rise time immediately after power-on is shortened. Also, there is no diode-connected MOSFET M2 (M1) which has been a problem in the embodiment circuit of FIGS. 1 and 2, and the input voltages Vc1 and Vc2 are set to VBE1 + Vgs with respect to the ground potential VSS of the circuit. Even if the power supply voltage VDD fluctuates, the drain-source voltage Vds of the MOSFETs M1, M1 and M0 does not greatly deviate. Therefore, it is possible to correspond to a wide power supply voltage range.
図7には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図1の抵抗Rb を省略したものである。この構成では、トランジスタQ0のベース・エミッタ間電圧VBE0 が温度が上昇すると減少するため、かかる電圧VBE0 に抵抗Ra の端子電圧を加えて温度依存性を持たない基準電圧VrefLを形成する。したがって、形成される基準電圧VbgrLは、上記トランジスタQ0のベース・エミッタ間電圧VBE0 と抵抗Ra と電流Ioにより発生する電圧だけ高くなり、おおよそ1.2Vのような高い電圧を必要とする場合に有益である。このように抵抗Rb を省略して、上記比較的高い基準電圧を形成する構成は、前記図2〜図6の実施例及び以下に説明する基準電圧発生回路においても同様に適用することができる。 FIG. 7 is a circuit diagram showing still another embodiment of the reference voltage generating circuit according to the present invention. In this embodiment, the resistor Rb in FIG. 1 is omitted. In this configuration, since the base-emitter voltage VBE0 of the transistor Q0 decreases as the temperature rises, the terminal voltage of the resistor Ra is added to the voltage VBE0 to form a reference voltage VrefL having no temperature dependence. Therefore, the formed reference voltage VbgrL is increased by the voltage generated by the base-emitter voltage VBE0 of the transistor Q0, the resistor Ra, and the current Io, which is useful when a high voltage of about 1.2V is required. It is. The configuration in which the resistor Rb is omitted and the relatively high reference voltage is formed can be similarly applied to the embodiments of FIGS. 2 to 6 and the reference voltage generation circuit described below.
図8には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、図1の実施例回路のnpn型トランジスタQ1、Q2及びQ0をpnp型トランジスタQ1、Q2及びQ0に、pチャネルMOSFETM1,M2及びM0をnチャネルMOSFETM1、M2及びM0にそれぞれ置き換えたものとされる。また、このようなトランジスタ及びMOSFETの導電型の置き換えにより、電源電圧VDDを基準にした基準電圧VbgrLを得るものである。 FIG. 8 is a circuit diagram showing still another embodiment of the reference voltage generating circuit according to the present invention. In this embodiment, the npn transistors Q1, Q2, and Q0 of the embodiment circuit of FIG. 1 are replaced with pnp transistors Q1, Q2, and Q0, and the p-channel MOSFETs M1, M2, and M0 are replaced with n-channel MOSFETs M1, M2, and M0, respectively. It is supposed to be. Further, the reference voltage VbgrL based on the power supply voltage VDD is obtained by replacing the conductivity type of the transistor and MOSFET.
図9には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、図2の実施例回路のnpn型トランジスタQ1、Q2、Q3及びQ0をpnp型トランジスタQ1、Q2、Q3及びQ0に、pチャネルMOSFETM1,M2、M3及びM0をnチャネルMOSFETM1、M2、M3及びM0にそれぞれ置き換えたものとされる。また、このようなトランジスタ及びMOSFETの導電型の置き換えにより、電源電圧VDDを基準にした基準電圧VbgrLを得るものである。 FIG. 9 is a circuit diagram showing still another embodiment of the reference voltage generating circuit according to the present invention. In this embodiment, the npn transistors Q1, Q2, Q3, and Q0 of the embodiment circuit of FIG. 2 are replaced with pnp transistors Q1, Q2, Q3, and Q0, and the p-channel MOSFETs M1, M2, M3, and M0 are replaced with n-channel MOSFETs M1, M2 , M3 and M0, respectively. Further, the reference voltage VbgrL based on the power supply voltage VDD is obtained by replacing the conductivity type of the transistor and MOSFET.
図10には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、図3の実施例回路のpnp型トランジスタQ1、Q2、Q3及びQ0をnpn型トランジスタQ1、Q2、Q3及びQ0にそれぞれ置き換えたものとされる。また、このようなトランジスタの導電型の置き換えにより、電源電圧VDDを基準にした基準電圧VbgrLを得るものである。 FIG. 10 is a circuit diagram showing still another embodiment of the reference voltage generating circuit according to the present invention. In this embodiment, the pnp transistors Q1, Q2, Q3 and Q0 in the embodiment circuit of FIG. 3 are replaced with npn transistors Q1, Q2, Q3 and Q0, respectively. Further, the reference voltage VbgrL based on the power supply voltage VDD is obtained by replacing the conductivity type of the transistor.
図11には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図10に示した基準電圧発生回路に、差動増幅回路AMPb 及び抵抗Rb1、Rb2、及びpチャネルMOSFETMb1を追加して、電源電圧VDDを基準にした基準電圧VrefLを回路の接地電位VSSを基準にした基準電圧VrefLb に変換する。つまり、差動増幅回路AMPb の入力端子(+)に上記基準電圧VrefLを供給し、出力電圧をゲートに受けるpチャネルMOSFETMb1のソース電位を入力端子(−)に帰還させる。上記入力端子(−)と電源電圧VDDとの間に抵抗Rb1を接続して、電流Ib1を形成する。この電流Ib1を上記MOSFETMb1を通して抵抗Rb2に流し、回路の接地電位VSSに接続する。このようにして、電源電圧VDDを基準にした基準電圧VbgrL を回路の接地電位VSSを基準とする基準電圧VbgrLb に変換することができる。また、抵抗Rb1とRb2の比によって基準電圧VbgrLbを所望の基準電圧にすることができる。このような差動増幅回路AMPb 及び抵抗Rb1、Rb2、及びpチャネルMOSFETMb1からなる追加回路は、前記のように電源電圧VDDを基準とするような図8、図9にも同様に適用することができる。 FIG. 11 is a circuit diagram showing still another embodiment of the reference voltage generating circuit according to the present invention. In this embodiment, a differential amplifier circuit AMPb, resistors Rb1 and Rb2, and a p-channel MOSFET Mb1 are added to the reference voltage generating circuit shown in FIG. 10, and a reference voltage VrefL based on the power supply voltage VDD is added to the circuit. The reference voltage VrefLb is converted with reference to the ground potential VSS. That is, the reference voltage VrefL is supplied to the input terminal (+) of the differential amplifier circuit AMPb, and the source potential of the p-channel MOSFET Mb1 receiving the output voltage at the gate is fed back to the input terminal (−). A resistor Rb1 is connected between the input terminal (-) and the power supply voltage VDD to form a current Ib1. This current Ib1 is passed through the MOSFET Mb1 to the resistor Rb2 and connected to the circuit ground potential VSS. In this way, the reference voltage VbgrL based on the power supply voltage VDD can be converted into the reference voltage VbgrLb based on the circuit ground potential VSS. Further, the reference voltage VbgrLb can be set to a desired reference voltage by the ratio of the resistors Rb1 and Rb2. Such an additional circuit composed of the differential amplifier circuit AMPb, the resistors Rb1, Rb2, and the p-channel MOSFET Mb1 can be similarly applied to FIGS. 8 and 9 which are based on the power supply voltage VDD as described above. it can.
図12には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図3の実施例回路の入力電圧Vc1, Vc2の電位を決めている抵抗Rc1, Rc2をnチャネル型MOSFETM1とM2からなるカレントミラー回路に置き換えた構成である。この実施例は、前記図3の実施例よりも差動増幅回路AMPのオフセット電圧Vosに強い構成となる。図3の実施例回路構成で電流IoはVos/Rc1分変動するのに対して、この実施例回路ではVos/(rds//rce) 分の変動に小さくなる。よって基準電圧VbgrLのばらつきは小さくなる。 FIG. 12 is a circuit diagram showing still another embodiment of the reference voltage generating circuit according to the present invention. In this embodiment, the resistors Rc1 and Rc2 which determine the potentials of the input voltages Vc1 and Vc2 of the embodiment circuit of FIG. 3 are replaced with a current mirror circuit comprising n-channel MOSFETs M1 and M2. This embodiment is stronger than the offset voltage Vos of the differential amplifier circuit AMP than the embodiment of FIG. In the embodiment circuit configuration of FIG. 3, the current Io varies by Vos / Rc1, whereas in this embodiment circuit, the current Io decreases to a variation of Vos / (rds // rce). Therefore, the variation of the reference voltage VbgrL is reduced.
図13には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図12の実施例回路のpnp型トランジスタQ1、Q2、Q3及びQ0をnpn型トランジスタQ1、Q2、Q3及びQ0に、nチャネルMOSFETM1,M2をpチャネルMOSFETM1、M2にそれぞれ置き換えたものとされる。また、このようなトランジスタの導電型の置き換えにより、電源電圧VDDを基準にした基準電圧VbgrLを得るものである。 FIG. 13 is a circuit diagram showing still another embodiment of the reference voltage generating circuit according to the present invention. In this embodiment, the pnp transistors Q1, Q2, Q3 and Q0 in the embodiment circuit of FIG. 12 are replaced with npn transistors Q1, Q2, Q3 and Q0, and the n-channel MOSFETs M1 and M2 are replaced with p-channel MOSFETs M1 and M2, respectively. It is assumed. Further, the reference voltage VbgrL based on the power supply voltage VDD is obtained by replacing the conductivity type of the transistor.
図14には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図4の実施例回路のnpn型トランジスタQ1、Q2及びQ0をpnp型トランジスタQ1、Q2及びQ0に、pチャネルMOSFETM1,M2及びM0をnチャネルMOSFETM1、M2及びM0にそれぞれ置き換えたものとされる。また、このようなトランジスタの導電型の置き換えにより、電源電圧VDDを基準にした基準電圧VbgrLを得るものである。 FIG. 14 is a circuit diagram showing still another embodiment of the reference voltage generating circuit according to the present invention. In this embodiment, the npn transistors Q1, Q2, and Q0 of the embodiment circuit of FIG. 4 are replaced with pnp transistors Q1, Q2, and Q0, and the p-channel MOSFETs M1, M2, and M0 are replaced with n-channel MOSFETs M1, M2, and M0, respectively. It is assumed. Further, the reference voltage VbgrL based on the power supply voltage VDD is obtained by replacing the conductivity type of the transistor.
図15には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図5の実施例回路のnpn型トランジスタQ1、Q2及びQ0をpnp型トランジスタQ1、Q2及びQ0に、pチャネルMOSFETM0をnチャネルMOSFETM0にそれぞれ置き換えたものとされる。また、このようなトランジスタの導電型の置き換えにより、電源電圧VDDを基準にした基準電圧VbgrLを得るものである。 FIG. 15 is a circuit diagram showing still another embodiment of the reference voltage generating circuit according to the present invention. In this embodiment, the npn transistors Q1, Q2 and Q0 in the embodiment circuit of FIG. 5 are replaced with pnp transistors Q1, Q2 and Q0, and the p-channel MOSFET M0 is replaced with an n-channel MOSFET M0. Further, the reference voltage VbgrL based on the power supply voltage VDD is obtained by replacing the conductivity type of the transistor.
図16には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図6の実施例回路のnpn型トランジスタQ1、Q2及びQ0をpnp型トランジスタQ1、Q2及びQ0に、pチャネルMOSFETM1、M2及びM0をnチャネルMOSFETM1、M2及びM0にそれぞれ置き換えたものとされる。MOSFETMb2は、入力電圧Vc1、Vc2を回路の電源電圧VDDを基準にした電圧にするためにpチャネルMOSFETが用いられる。このようなトランジスタの導電型の置き換えにより、電源電圧VDDを基準にした基準電圧VbgrLを得るものである。 FIG. 16 is a circuit diagram showing still another embodiment of the reference voltage generating circuit according to the present invention. In this embodiment, the npn transistors Q1, Q2 and Q0 in the embodiment circuit of FIG. 6 are replaced with pnp transistors Q1, Q2 and Q0, and the p-channel MOSFETs M1, M2 and M0 are replaced with n-channel MOSFETs M1, M2 and M0, respectively. It is assumed. The MOSFET Mb2 is a p-channel MOSFET for setting the input voltages Vc1 and Vc2 to a voltage based on the power supply voltage VDD of the circuit. By replacing the conductivity type of the transistor, a reference voltage VbgrL based on the power supply voltage VDD is obtained.
図17には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例では、電源電圧VDD側に設けられた電流源で電流Ic を形成し、回路の接地電位VSS側に設けられた抵抗R3に流して、回路の接地電位VSSを基準にしたバイアス電圧VBを生成する。このようなバイアス電圧VBを用いることで、前記図4で説明したように、電源電圧VDDが変動してもMOSFETM1、M2及びM0のドレイン−ソース間電圧Vdsは大きくずれることがなく、例えば前記のように2〜6Vのような広電源電圧範囲VDDに対応することが可能となる。 FIG. 17 is a circuit diagram showing still another embodiment of the reference voltage generating circuit according to the present invention. In this embodiment, a current Ic is formed by a current source provided on the power supply voltage VDD side, and is passed through a resistor R3 provided on the circuit ground potential VSS side, so that a bias voltage VB based on the circuit ground potential VSS is used. Is generated. By using such a bias voltage VB, the drain-source voltage Vds of the MOSFETs M1, M2 and M0 does not greatly deviate even when the power supply voltage VDD fluctuates as described in FIG. Thus, it becomes possible to cope with a wide power supply voltage range VDD such as 2 to 6V.
図18には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、図17の実施例回路のnpn型トランジスタQ1、Q2及びQ0をpnp型トランジスタQ1、Q2及びQ0に、pチャネルMOSFETM1,M2及びM0をnチャネルMOSFETM1、M2及びM0にそれぞれ置き換えたものとされる。また、このようなトランジスタ及びMOSFETの導電型の置き換えにより、電源電圧VDDを基準にした基準電圧VbgrLを得るものである。したがって、回路の接地電位VSS側に設けられた電流源で電流Ic を形成し、電源電圧VDD側に設けられた抵抗R3に流して、電源電圧VDDを基準にしたバイアス電圧VBを生成する。 FIG. 18 is a circuit diagram showing still another embodiment of the reference voltage generating circuit according to the present invention. In this embodiment, the npn transistors Q1, Q2, and Q0 of the embodiment circuit of FIG. 17 are replaced with pnp transistors Q1, Q2, and Q0, and the p-channel MOSFETs M1, M2, and M0 are replaced with n-channel MOSFETs M1, M2, and M0, respectively. It is supposed to be. Further, the reference voltage VbgrL based on the power supply voltage VDD is obtained by replacing the conductivity type of the transistor and MOSFET. Therefore, a current Ic is formed by a current source provided on the ground potential VSS side of the circuit, and flows through a resistor R3 provided on the power supply voltage VDD side, thereby generating a bias voltage VB based on the power supply voltage VDD.
図19には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例では、前記図17の抵抗R3をダイオード接続のnチャネルMOSFETM4に置き換えたものである。このようにnチャネルMOSFETM4のゲート・ソース間電圧Vgsを用いることにより前記同様な効果を得ることができる。 FIG. 19 is a circuit diagram showing still another embodiment of the reference voltage generating circuit according to the present invention. In this embodiment, the resistor R3 in FIG. 17 is replaced with a diode-connected n-channel MOSFET M4. Thus, the same effect as described above can be obtained by using the gate-source voltage Vgs of the n-channel MOSFET M4.
図20には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例では、前記図18の抵抗R3をダイオード接続のpチャネルMOSFETM4に置き換えたものである。このようにpチャネルMOSFETM4のゲート・ソース間電圧Vgsを用いることにより前記同様な効果を得ることができる。 FIG. 20 is a circuit diagram showing still another embodiment of the reference voltage generating circuit according to the present invention. In this embodiment, the resistor R3 in FIG. 18 is replaced with a diode-connected p-channel MOSFET M4. Thus, the same effect as described above can be obtained by using the gate-source voltage Vgs of the p-channel MOSFET M4.
図21には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例では、前記図19のダイオード接続のnチャネルMOSFETM4をダイオード接続のnpnトランジスタQ4に置き換えたものである。このようnpnトランジスタQ4のベース・エミッタ間電圧VBE4 を用いることにより前記同様な効果を得ることができる。 FIG. 21 is a circuit diagram showing still another embodiment of the reference voltage generating circuit according to the present invention. In this embodiment, the diode-connected n-channel MOSFET M4 in FIG. 19 is replaced with a diode-connected npn transistor Q4. By using the base-emitter voltage VBE4 of the npn transistor Q4 as described above, the same effect as described above can be obtained.
図22には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例では、前記図20のダイオード接続のpチャネルMOSFETM4をダイオード接続のpnpトランジスタQ4に置き換えたものである。このようpnpトランジスタQ4のベース・エミッタ間電圧VBE4 を用いることにより前記同様な効果を得ることができる。 FIG. 22 is a circuit diagram showing still another embodiment of the reference voltage generating circuit according to the present invention. In this embodiment, the diode-connected p-channel MOSFET M4 in FIG. 20 is replaced with a diode-connected pnp transistor Q4. Thus, by using the base-emitter voltage VBE4 of the pnp transistor Q4, the same effect as described above can be obtained.
図23には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例では、前記図4のバイアス電圧VBがワイドラーのカレントミラー回路を用いて形成される。回路の接地電位VSS側に設けられたダイオード形態のnチャネルMOSFETM5のしきい値電圧VthをnチャネルMOSFETM6のゲートに印加し、そのソースと回路の接地電位VSSとの間に抵抗R5を接続する。上記MOSFETM5とM6とのしきい値電圧Vthの差電圧を、抵抗R5に印加して定電流を形成し、電源電圧VDD側に設けられたpチャネルMOSFETM7とM8からなるカレントミラー回路を介して、ダイオード接続のnチャネルMOSFETM5に帰還する。このようなワイドラーのカレントミラー回路により、上記MOSFETM5のしきい値電圧Vthに対応したバイアス電圧VBを形成する。 FIG. 23 is a circuit diagram showing still another embodiment of the reference voltage generating circuit according to the present invention. In this embodiment, the bias voltage VB shown in FIG. 4 is formed by using a Wideler current mirror circuit. A threshold voltage Vth of a diode-shaped n-channel MOSFET M5 provided on the ground potential VSS side of the circuit is applied to the gate of the n-channel MOSFET M6, and a resistor R5 is connected between the source and the circuit ground potential VSS. The difference voltage of the threshold voltage Vth between the MOSFETs M5 and M6 is applied to the resistor R5 to form a constant current, and through a current mirror circuit composed of p-channel MOSFETs M7 and M8 provided on the power supply voltage VDD side, Return to the diode-connected n-channel MOSFET M5. A bias voltage VB corresponding to the threshold voltage Vth of the MOSFET M5 is formed by such a wideler current mirror circuit.
図24には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図14の実施例回路に、前記図23に示したワイドラーのカレントミラー回路が組み合わされる。この実施例は、電源電圧VDDを基準にした基準電圧VbgrLを得るものであるので、電源電圧VDD側に設けられたpチャネルMOSFETM7のしきい値電圧Vthに対応したバイアス電圧VBを形成する。 FIG. 24 is a circuit diagram showing still another embodiment of the reference voltage generating circuit according to the present invention. In this embodiment, the current circuit of the wider shown in FIG. 23 is combined with the embodiment circuit of FIG. Since this embodiment obtains the reference voltage VbgrL based on the power supply voltage VDD, the bias voltage VB corresponding to the threshold voltage Vth of the p-channel MOSFET M7 provided on the power supply voltage VDD side is formed.
図25には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例では、ソースに電源電圧VDDが供給されたpチャネルMOSFETM6のゲートと、ソースと電源電圧VDDとの間に抵抗R5が接続されたダイオード形態のpチャネルMOSFETM5のゲートを共通接続し、MOSFETM6のドレイン電流を回路の接地電位VSS側に設けられたnチャネルMOSFETM7とM8からなるカレントミラー回路を介して上記pチャネルMOSFETM5のドレイン電流として帰還してワイドラーのカレントミラー回路を構成し、上記MOSFETM7のしきい値電圧Vthをに対応したバイアス電圧VBを形成する。 FIG. 25 is a circuit diagram showing still another embodiment of the reference voltage generating circuit according to the present invention. In this embodiment, a gate of a p-channel MOSFET M6 whose source is supplied with a power supply voltage VDD and a gate of a diode-type p-channel MOSFET M5 having a resistor R5 connected between the source and the power supply voltage VDD are connected in common. Is fed back as a drain current of the p-channel MOSFET M5 through a current mirror circuit composed of n-channel MOSFETs M7 and M8 provided on the ground potential VSS side of the circuit to constitute a wideler current mirror circuit. A bias voltage VB corresponding to the threshold voltage Vth is formed.
図26には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図14の実施例回路に、前記25に示したワイドラーのカレントミラー回路が組み合わされる。この実施例は、電源電圧VDDを基準にした基準電圧VbgrLを得るものであるので、電源電圧VDD側に設けられたpチャネルMOSFETM5のゲート,ドレイン電圧に対応したバイアス電圧VBを形成する。 FIG. 26 is a circuit diagram showing still another embodiment of the reference voltage generating circuit according to the present invention. In this embodiment, the current mirror circuit of the wider shown in 25 is combined with the embodiment circuit of FIG. Since this embodiment obtains the reference voltage VbgrL based on the power supply voltage VDD, the bias voltage VB corresponding to the gate and drain voltages of the p-channel MOSFET M5 provided on the power supply voltage VDD side is formed.
図27には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例では、前記図4の実施例回路のバイアス電圧VBを形成する回路として、回路の接地電位VSS側に設けられたダイオード接続のnpnトランジスタQ4のゲート・エミッタ間電圧VBE4 を用いる。そして、MOSFETM1、M2及びM4のドレイン電流を等しくするために、トランジスタQ4のベースも差動増幅回路AMP1の出力端子に接続し、トランジスタQ1、Q2及びQ4のベース電流を差動増幅回路AMP1によって供給する。 FIG. 27 is a circuit diagram showing still another embodiment of the reference voltage generating circuit according to the present invention. In this embodiment, a gate-emitter voltage VBE4 of a diode-connected npn transistor Q4 provided on the ground potential VSS side of the circuit is used as a circuit for forming the bias voltage VB of the embodiment circuit of FIG. In order to equalize the drain currents of the MOSFETs M1, M2, and M4, the base of the transistor Q4 is also connected to the output terminal of the differential amplifier circuit AMP1, and the base currents of the transistors Q1, Q2, and Q4 are supplied by the differential amplifier circuit AMP1. To do.
図28には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、図27の実施例回路のnpn型トランジスタQ1、Q2、Q0及びQ4をpnp型トランジスタQ1、Q2、Q0及びQ4に、pチャネルMOSFETM1、M2、M0及びM4をnチャネルMOSFETM1、M2、M0及びM4にそれぞれ置き換えたものとされる。また、このようなトランジスタ及びMOSFETの導電型の置き換えにより、電源電圧VDDを基準にした基準電圧VbgrLを得るものである。したがって、電源電圧VDD側に設けられた上記トランジスタQ4のベース・エミッタ間電圧VBE4をバイアス電圧VBとして用いる。 FIG. 28 is a circuit diagram showing still another embodiment of the reference voltage generating circuit according to the present invention. In this embodiment, the npn transistors Q1, Q2, Q0, and Q4 of the embodiment circuit of FIG. 27 are replaced with pnp transistors Q1, Q2, Q0, and Q4, and the p-channel MOSFETs M1, M2, M0, and M4 are replaced with n-channel MOSFETs M1, M2 , M0 and M4, respectively. Further, the reference voltage VbgrL based on the power supply voltage VDD is obtained by replacing the conductivity type of the transistor and MOSFET. Therefore, the base-emitter voltage VBE4 of the transistor Q4 provided on the power supply voltage VDD side is used as the bias voltage VB.
図29には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図21と同様にバイアス電圧VBをトランジスタQ4のダイオード接続で実現する構成に、トランジスタQ4のベース・エミッタ間電圧VBE4に比例する電流を作るための抵抗R3とR2をそれぞれ並列に追加した構成である。トランジスタQ1、Q2に流れるプラスの温度特性を持つ電流I+ と、上記抵抗R3とR2に流れるマイナスの温度特性を持つ電流I- を足し合わせることによって温度依存性のない電流Ioを作り、その電流に比例した電流を抵抗Ra に流し込むことによって温度依存性のない低電圧バンドギャップ基準電圧VbgrLを生成する。この実施例では基準電圧VbgrLをトランジスタQ1のベース・エミッタ間電圧VBE1 よりも低電圧にすることができる。また、差動増幅回路AMP1,2の入力がトランジスタQ1のベース・エミッタ間電圧VBE1 により決定される。よって、差動増幅回路AMP1,2においては、低しきい値のMOSFETを用いることにより、約1Vでの動作も可能となる。 FIG. 29 is a circuit diagram showing still another embodiment of the reference voltage generating circuit according to the present invention. In this embodiment, the bias voltage VB is realized by the diode connection of the transistor Q4 as in FIG. 21, and resistors R3 and R2 for making a current proportional to the base-emitter voltage VBE4 of the transistor Q4 are respectively connected in parallel. It is the structure added to. By adding a current I + having a positive temperature characteristic flowing through the transistors Q1 and Q2 and a current I− having a negative temperature characteristic flowing through the resistors R3 and R2, a current Io having no temperature dependency is created. A low voltage bandgap reference voltage VbgrL having no temperature dependence is generated by flowing a current proportional to the resistance Ra into the resistor Ra. In this embodiment, the reference voltage VbgrL can be made lower than the base-emitter voltage VBE1 of the transistor Q1. The inputs of the differential amplifier circuits AMP1 and AMP2 are determined by the base-emitter voltage VBE1 of the transistor Q1. Therefore, the differential amplifier circuits AMP1 and AMP2 can operate at about 1V by using low threshold MOSFETs.
図30には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、図29の実施例回路のnpn型トランジスタQ1、Q2及びQ4をpnp型トランジスタQ1、Q2及びQ4に、pチャネルMOSFETM1、M2及びM0をnチャネルMOSFETM1、M2及びM0にそれぞれ置き換えたものとされる。また、このようなトランジスタ及びMOSFETの導電型の置き換えにより、電源電圧VDDを基準にした基準電圧VbgrLを得るものである。したがって、電源電圧VDD側に設けられた上記トランジスタQ4のベース・エミッタ間電圧VBE4 をバイアス電圧VBとして用いる。 FIG. 30 is a circuit diagram showing still another embodiment of the reference voltage generating circuit according to the present invention. In this embodiment, the npn transistors Q1, Q2 and Q4 of the embodiment circuit of FIG. 29 are replaced with pnp transistors Q1, Q2 and Q4, and the p-channel MOSFETs M1, M2 and M0 are replaced with n-channel MOSFETs M1, M2 and M0, respectively. It is supposed to be. Further, the reference voltage VbgrL based on the power supply voltage VDD is obtained by replacing the conductivity type of the transistor and MOSFET. Therefore, the base-emitter voltage VBE4 of the transistor Q4 provided on the power supply voltage VDD side is used as the bias voltage VB.
図31には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図27と同様にバイアス電圧VBをダイオード接続のトランジスタQ4のベース・エミッタ間電圧VBE4 で実現し、その電流源もオフセットを考慮した基準電圧発生回路内の電位Vcbがゲートに供給されたpチャネルMOSFETM4で実現する。そして、前記図29と同様にトランジスタQ1及びQ2のベース・エミッタ間電圧VBE1 とVBE2 に比例する電流を作るための抵抗R3とR2をそれぞれ並列に追加した構成である。トランジスタQ1、Q2に流れるプラスの温度特性を持つ電流I+ と、上記抵抗R3とR2に流れるマイナスの温度特性を持つ電流I- を足し合わせることによって温度依存性のない電流Ioを作り、その電流に比例した電流を抵抗Ra に流し込むことによって温度依存性のない低電圧バンドギャップ基準電圧VbgrLを生成する。これに合わせて、上記バイアス電圧VBを形成する上記トランジスタQ4にも抵抗R4を並列形態に接続して温度依存性のない電流IoがMOSFETM4から流れるようにしている。この実施例でも基準電圧VbgrLをトランジスタQ1のベース・エミッタ間電圧VBE1 よりも低電圧にすることができ、差動増幅回路AMP1,2の入力がトランジスタQ4のベース・エミッタ間電圧VBE4 により決定される。よって、差動増幅回路AMP1,2においては、低しきい値のMOSFETを用いることにより、約1Vでの動作も可能となる。 FIG. 31 is a circuit diagram showing still another embodiment of the reference voltage generating circuit according to the present invention. In this embodiment, the bias voltage VB is realized by the base-emitter voltage VBE4 of the diode-connected transistor Q4 in the same manner as in FIG. 27, and the potential Vcb in the reference voltage generation circuit considering the offset is also used as the gate. This is realized by the supplied p-channel MOSFET M4. Similarly to FIG. 29, resistors R3 and R2 for generating currents proportional to the base-emitter voltages VBE1 and VBE2 of the transistors Q1 and Q2 are added in parallel. By adding a current I + having a positive temperature characteristic flowing through the transistors Q1 and Q2 and a current I− having a negative temperature characteristic flowing through the resistors R3 and R2, a current Io having no temperature dependency is created. A low voltage bandgap reference voltage VbgrL having no temperature dependence is generated by flowing a current proportional to the resistance Ra into the resistor Ra. Accordingly, a resistor R4 is connected in parallel to the transistor Q4 that forms the bias voltage VB so that a current Io having no temperature dependence flows from the MOSFET M4. Also in this embodiment, the reference voltage VbgrL can be made lower than the base-emitter voltage VBE1 of the transistor Q1, and the inputs of the differential amplifier circuits AMP1 and AMP2 are determined by the base-emitter voltage VBE4 of the transistor Q4. . Therefore, the differential amplifier circuits AMP1 and AMP2 can operate at about 1V by using low threshold MOSFETs.
図32には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、図31の実施例回路のnpn型トランジスタQ1、Q2及びQ4をpnp型トランジスタQ1、Q2及びQ4に、pチャネルMOSFETM1、M2、M0及びM4をnチャネルMOSFETM1、M2、M0及びM4にそれぞれ置き換えたものとされる。また、このようなトランジスタ及びMOSFETの導電型の置き換えにより、電源電圧VDDを基準にした基準電圧VbgrLを得るものである。したがって、電源電圧VDD側に設けられた上記トランジスタQ4のベース・エミッタ間電圧VBE4 をバイアス電圧VBとして用いる。 FIG. 32 is a circuit diagram showing still another embodiment of the reference voltage generating circuit according to the present invention. In this embodiment, the npn transistors Q1, Q2, and Q4 of the embodiment circuit of FIG. 31 are replaced with pnp transistors Q1, Q2, and Q4, and the p-channel MOSFETs M1, M2, M0, and M4 are replaced with n-channel MOSFETs M1, M2, M0, and M4. Respectively. Further, the reference voltage VbgrL based on the power supply voltage VDD is obtained by replacing the conductivity type of the transistor and MOSFET. Therefore, the base-emitter voltage VBE4 of the transistor Q4 provided on the power supply voltage VDD side is used as the bias voltage VB.
図33には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図31の変形例である。トランジスタQ2に並列形態に設けられた抵抗R2は、R21とR22の直列回路に置き換えられる。同様に、トランジスタQ1に並列形態に設けられた抵抗R3は、R31とR32の直列回路に、トランジスタQ4に並列形態に設けられた抵抗R4は、R41とR42の直列回路に置き換えられる。差動増幅回路AMP1,AMP2の入力電圧Vc1, Vc2は、差動増幅回路AMP1,AMP2のフィードバックで、トランジスタQ4のベース・エミッタ間電圧VBE4を抵抗R41とR42での分圧電圧になる。よって前記図31と同様な動作原理で動作をする。この実施例は、差動増幅回路AMP1、AMP2の入力電圧Vc1, Vc2を小さくすることができ、例えばpチャネルMOSFETを差動入力MOSFETとして使用して差動増幅回路AMP1,AMP2を構成することで、低しきい値のnチャネルMOSFETを使用することなく約1Vのような低電圧での動作を実現することができる。図33のトランジスタ及びMOSFETの導電型の置き換えにより、電源電圧VDDを基準にした基準電圧VbgrLを得るものとしてもよい。 FIG. 33 is a circuit diagram showing still another embodiment of the reference voltage generating circuit according to the present invention. This embodiment is a modification of FIG. The resistor R2 provided in parallel with the transistor Q2 is replaced with a series circuit of R21 and R22. Similarly, the resistor R3 provided in parallel with the transistor Q1 is replaced with a series circuit of R31 and R32, and the resistor R4 provided in parallel with the transistor Q4 is replaced with a series circuit of R41 and R42. The input voltages Vc1 and Vc2 of the differential amplifier circuits AMP1 and AMP2 are the feedback voltages of the differential amplifier circuits AMP1 and AMP2, and the base-emitter voltage VBE4 of the transistor Q4 is divided by the resistors R41 and R42. Therefore, it operates on the same principle of operation as in FIG. In this embodiment, the input voltages Vc1 and Vc2 of the differential amplifier circuits AMP1 and AMP2 can be reduced. For example, by using a p-channel MOSFET as the differential input MOSFET, the differential amplifier circuits AMP1 and AMP2 are configured. The operation at a low voltage of about 1V can be realized without using a low threshold n-channel MOSFET. The reference voltage VbgrL based on the power supply voltage VDD may be obtained by replacing the conductivity types of the transistors and MOSFETs in FIG.
図34には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図4に示した差動増幅回路AMP1,AMP2の電流供給回路の一例が示されている。前記図4で説明したように(VBE1 −VBE2 )/R1で決定される電流IoをpチャネルMOSFETM4を通してnチャネルMOSFETM5に流す。このMOSFETM4にMOSFETM6、M7をカレントミラー接続することにより、上記MOSFETM6、M7により差動増幅回路AMP1,AMP2に供給するバイアス電流を形成する。 FIG. 34 is a circuit diagram showing still another embodiment of the reference voltage generating circuit according to the present invention. In this embodiment, an example of a current supply circuit of the differential amplifier circuits AMP1 and AMP2 shown in FIG. 4 is shown. As described in FIG. 4, the current Io determined by (VBE1-VBE2) / R1 is passed through the p-channel MOSFET M4 and the n-channel MOSFET M5. By connecting the MOSFETs M6 and M7 to the MOSFET M4 in a current mirror, a bias current to be supplied to the differential amplifier circuits AMP1 and AMP2 is formed by the MOSFETs M6 and M7.
図35には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、位相補償回路を付加した例が示されている。基準電圧発生回路は、前記図4に示した回路が適用される。差動増幅回路AMP1には、出力端子と回路の接地電位VSSとの間に直列形態にされた抵抗Rp1とキャパシタCp1を接続し、帰還経路にポールゼロ位相補償を行うようにされる。差動増幅回路AMP2には、出力端子と電源電圧VDDとの間に直列形態にされた抵抗Rp2とキャパシタCp2を接続し、帰還経路にポールゼロ位相補償を行うようにされる。この実施例では、基準電圧VbgrLのPSRR特性を考慮しミラー補償は用いず、上記抵抗Rp2とキャパシタCp2は、回路の接地電位VSSではなく電源電圧VDDに接続される。 FIG. 35 is a circuit diagram showing still another embodiment of the reference voltage generating circuit according to the present invention. In this embodiment, an example in which a phase compensation circuit is added is shown. The circuit shown in FIG. 4 is applied to the reference voltage generation circuit. The differential amplifier circuit AMP1 is connected with a resistor Rp1 and a capacitor Cp1 connected in series between the output terminal and the ground potential VSS of the circuit, and performs pole-zero phase compensation on the feedback path. A resistor Rp2 and a capacitor Cp2 connected in series are connected between the output terminal and the power supply voltage VDD in the differential amplifier circuit AMP2, and pole zero phase compensation is performed on the feedback path. In this embodiment, mirror compensation is not used in consideration of the PSRR characteristic of the reference voltage VbgrL, and the resistor Rp2 and the capacitor Cp2 are connected to the power supply voltage VDD instead of the circuit ground potential VSS.
図36には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、位相補償回路の変形例が示されている。抵抗Rp2の接続方法をMOSFETM2のゲートとMOSFETM0ゲートの間に変更する。MOSFETM0のゲートには直流電流は発生しないので抵抗Rp2による電圧ドロップはない。また、MOSFETM0のゲートのインピーダンスも非常に大きいので交流的には開放と考えられ、位相補償効果は前記図35と全く同じである。抵抗Rp2とキャパシタCp2によりロウパスフィルタフィルタを形成できるため、図35よりもPSRR特性が改善される。 FIG. 36 is a circuit diagram showing still another embodiment of the reference voltage generating circuit according to the present invention. In this embodiment, a modification of the phase compensation circuit is shown. The connection method of the resistor Rp2 is changed between the gate of the MOSFET M2 and the gate of the MOSFET M0. Since no direct current is generated at the gate of the MOSFET M0, there is no voltage drop due to the resistor Rp2. Further, since the impedance of the gate of MOSFET M0 is very large, it is considered that the gate is open in terms of alternating current, and the phase compensation effect is exactly the same as in FIG. Since the low-pass filter filter can be formed by the resistor Rp2 and the capacitor Cp2, the PSRR characteristic is improved as compared with FIG.
図37には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、位相補償回路の更なる変形例が示されている。差動増幅回路AMP1の入力端子(+)と回路の接地電位VSSとの間に直列形態の抵抗Rp1とキャパシタCp1を接続し、帰還経路でポールゼロ位相補償を行う。差動増幅回路AMP2の入力端子(+)と回路の接地電位VSSとの間に直列形態の抵抗Rp2とキャパシタCp2を接続し、帰還経路でポールゼロ位相補償を行う。このように差動増幅回路AMP1、AMP2の入力端子(+)に設けることにより、差動増幅回路AMP2の出力端子に位相補償用の容量を接続しないため図35、図36よりも立ち上がり特性が良くすることができる。 FIG. 37 is a circuit diagram showing still another embodiment of the reference voltage generating circuit according to the present invention. In this embodiment, a further modification of the phase compensation circuit is shown. A resistor Rp1 and a capacitor Cp1 in series are connected between the input terminal (+) of the differential amplifier circuit AMP1 and the ground potential VSS of the circuit, and pole-zero phase compensation is performed by a feedback path. A resistor Rp2 and a capacitor Cp2 in series are connected between the input terminal (+) of the differential amplifier circuit AMP2 and the ground potential VSS of the circuit, and pole-zero phase compensation is performed on the feedback path. By providing the input terminals (+) of the differential amplifier circuits AMP1 and AMP2 in this way, a phase compensation capacitor is not connected to the output terminal of the differential amplifier circuit AMP2, so that the rising characteristics are better than those shown in FIGS. can do.
図38には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例では、前記図4の実施例回路にスタートアップ回路を付加した例が示されている。スタートアップ回路がないと図4の基準電圧発生回路は電源投入起動時に基準電圧VrefLが0Vで安定してしまう場合がある。この場合バイポーラ部には電流が流れなくなるため、強制的に電流を流し込むことにより起動をかける。スタートアップ回路により電流投入及びスリープ解除時に誤りなく基準電圧を発生できる。動作時に外乱などがあった場合にもすぐに復帰して基準電圧が安定に発生できる。 FIG. 38 is a circuit diagram showing still another embodiment of the reference voltage generating circuit according to the present invention. In this embodiment, an example in which a startup circuit is added to the embodiment circuit of FIG. 4 is shown. If there is no start-up circuit, the reference voltage generating circuit of FIG. 4 may become stable when the reference voltage VrefL is 0 V when the power is turned on. In this case, since no current flows in the bipolar section, activation is performed by forcing the current to flow. The start-up circuit can generate the reference voltage without error when turning on the current and releasing the sleep. Even if there is a disturbance during operation, it can be recovered immediately and the reference voltage can be generated stably.
pチャネルMOSFETM15により電流Ioを形成してキャパシタC11を充電する。この時、pチャネルMOSFETM11〜M14は、MOS抵抗として動作し、一定の割合でキャパシタC11から電流を放電している。キャパシタC11を充電する電流Ioと放電するMOSFETM11〜M14による抵抗電流の比較によって、バイポーラ部に電流が流れているかを判定する。バイポーラ部分に電流が流れない場合、差動増幅回路AMP1の出力電圧Vca=0V、差動増幅回路AMP2の出力電圧Vcb=VDDになる。よって、pチャネルMOSFETM15からキャパシタC11に充電される電流Ioは小さく、MOSFETM11〜M14による放電電流の方が大きくなり、キャパシタC11の保持電圧が0Vのように低くなる。 A current Io is formed by the p-channel MOSFET M15 to charge the capacitor C11. At this time, the p-channel MOSFETs M11 to M14 operate as MOS resistors and discharge current from the capacitor C11 at a constant rate. By comparing the current Io for charging the capacitor C11 and the resistance current by the MOSFETs M11 to M14 for discharging, it is determined whether or not the current flows in the bipolar part. When no current flows in the bipolar portion, the output voltage Vca of the differential amplifier circuit AMP1 = 0V and the output voltage Vcb of the differential amplifier circuit AMP2 = VDD. Therefore, the current Io charged from the p-channel MOSFET M15 to the capacitor C11 is small, the discharge currents from the MOSFETs M11 to M14 are larger, and the holding voltage of the capacitor C11 is reduced to 0V.
このキャパシタC11の保持電圧は、nチャネルMOSFETM16とpチャネルMOSFETM17からなるCMOSインバータ回路により増幅され、以下同様なCMOSインバータ回路(M18、M19)、(M20、M21)の縦列回路に伝えられる。これより、pチャネルMOSFETM32、M33がオン状態となり、nチャネルMOSFETM30、M31がオン状態となり、入力電圧Vcaは電源電圧VDDに、Vcbは回路の接地電位VSSに、入力電圧Vc1は電源電圧VDDに、入力電圧Vc2は回路の接地電位VSSにされてバイポーラ部に強制的に電流が流れる。バイポーラ部に正常な電流が流れていると、pチャネルMOSFETM15に流れる電流Ioが増加し、キャパシタC11を充電する電流の方がMOSFETM11〜M14により放電する電流よりも大きくなり、キャパシタC11の保持電圧はVDDに向かって上昇する。これに対応して上記CMOSインバータ回路が反転動作して、上記pチャネルMOSFETM32、M33がオフ状態となり、nチャネルMOSFETM30、M31がオフ状態に切り替えられる。このようにして、スタートアップ回路が切り離されて基準電圧発生回路が正常動作に入る。 The holding voltage of the capacitor C11 is amplified by a CMOS inverter circuit composed of an n-channel MOSFET M16 and a p-channel MOSFET M17, and is transmitted to the cascade circuits of similar CMOS inverter circuits (M18, M19) and (M20, M21). As a result, the p-channel MOSFETs M32 and M33 are turned on, the n-channel MOSFETs M30 and M31 are turned on, the input voltage Vca is the power supply voltage VDD, Vcb is the circuit ground potential VSS, the input voltage Vc1 is the power supply voltage VDD, The input voltage Vc2 is set to the circuit ground potential VSS, and a current flows forcibly through the bipolar section. When a normal current flows through the bipolar section, the current Io flowing through the p-channel MOSFET M15 increases, and the current charging the capacitor C11 becomes larger than the current discharged by the MOSFETs M11 to M14, and the holding voltage of the capacitor C11 is Rise toward VDD. In response to this, the CMOS inverter circuit inverts, the p-channel MOSFETs M32 and M33 are turned off, and the n-channel MOSFETs M30 and M31 are turned off. In this way, the startup circuit is disconnected and the reference voltage generating circuit enters normal operation.
図39には、この発明に係る基準電圧発生回路に用いられるスタートアップ回路の他の一実施例の回路図が示されている。バイアス電圧VBの発生回路は、前記図23〜26に示したようなワイドラーのカレントミラー回路(M24〜M27及びR11)であり、それに前記図38に示したスタートアップ回路が組み合わされる。つまり、ワイドラーのカレントミラー回路が正常動作していないときには、スタートアップ回路で出力信号でpチャネルMOSFETM22をオン状態にして電圧Vbnを電源電圧VDDに設定し、nチャネルMOSFETM23をオン状態にして電圧Vbpを回路の接地電位VSSに設定してワイドラーのカレントミラー回路に電流が流れるようにする。そして、ワイドラーのカレントミラー回路に正常な電流が流れていると、pチャネルMOSFETM15に流れる電流Ioが増加し、キャパシタC11を充電する電流の方がMOSFETM11〜M14により放電する電流よりも大きくなり、キャパシタC11の保持電圧はVDDに向かって上昇する。これに対応して上記CMOSインバータ回路が反転動作して、上記pチャネルMOSFETM22がオフ状態となり、nチャネルMOSFETM23がオフ状態に切り替えられる。このようにして、スタートアップ回路が切り離されてカレントミラー回路が正常動作に入る。 FIG. 39 is a circuit diagram showing another embodiment of a startup circuit used in the reference voltage generating circuit according to the present invention. The generation circuit of the bias voltage VB is a wideler current mirror circuit (M24 to M27 and R11) as shown in FIGS. 23 to 26, and the startup circuit shown in FIG. 38 is combined therewith. That is, when the current mirror circuit of the wider is not operating normally, the p-channel MOSFET M22 is turned on by the output signal in the start-up circuit, the voltage Vbn is set to the power supply voltage VDD, the n-channel MOSFET M23 is turned on, and the voltage Vbp is set. The circuit is set to the ground potential VSS so that a current flows through the current mirror circuit of the wider. When a normal current flows through the current mirror circuit of the wideler, the current Io flowing through the p-channel MOSFET M15 increases, and the current charging the capacitor C11 becomes larger than the current discharged by the MOSFETs M11 to M14. The holding voltage of C11 increases toward VDD. In response to this, the CMOS inverter circuit inverts, the p-channel MOSFET M22 is turned off, and the n-channel MOSFET M23 is switched to the off state. In this way, the startup circuit is disconnected and the current mirror circuit enters normal operation.
図40には、この発明に用いられる差動増幅回路の一実施例の回路図が示されている。nチャネルMOSFETM41とM42が差動形態に接続される。上記MOSFETM41とM42の共通ソースと回路の接地電位VSSとの間には、nチャネルMOSFETM40からなる電流源が設けられる。上記差動MOSFETM41、M42のドレインと電源電圧VDDとの間には、pチャネルMOSFETM43,M44が負荷回路としてカラレトミラー形態に接続される。この差動増幅回路は、簡単な回路で構成できる。 FIG. 40 is a circuit diagram showing one embodiment of the differential amplifier circuit used in the present invention. N-channel MOSFETs M41 and M42 are connected in a differential configuration. A current source including an n-channel MOSFET M40 is provided between the common source of the MOSFETs M41 and M42 and the circuit ground potential VSS. Between the drains of the differential MOSFETs M41 and M42 and the power supply voltage VDD, p-channel MOSFETs M43 and M44 are connected in the form of a parallel mirror as a load circuit. This differential amplifier circuit can be configured with a simple circuit.
図41には、この発明に用いられる差動増幅回路の他の一実施例の回路図が示されている。この実施例の差動増幅回路は、前記同様な差動MOSFETM41,M42のドレインにダイオード形態のpチャネルMOSFETM43,M44を設け、それらにカレントミラー形態にpチャネルMOSFETM45,M46が設けられる。そして、MOSFETM45のドレインと回路の接地電位VSSとの間には、ダイオード形態のnチャネルMOSFETM47を設け、それにカレントミラー形態にnチャネルMOSFETM48が設けられる。上記pチャネルMOSFETM46とnチャネルMOSFETM48のドレインが共通接続され、フル振幅の出力信号Vout を得るようにするものである。 FIG. 41 shows a circuit diagram of another embodiment of the differential amplifier circuit used in the present invention. In the differential amplifier circuit of this embodiment, diode-like p-channel MOSFETs M43 and M44 are provided at the drains of the same differential MOSFETs M41 and M42, and p-channel MOSFETs M45 and M46 are provided in a current mirror form. A diode-type n-channel MOSFET M47 is provided between the drain of the MOSFET M45 and the circuit ground potential VSS, and an n-channel MOSFET M48 is provided in a current mirror form. The drains of the p-channel MOSFET M46 and the n-channel MOSFET M48 are commonly connected to obtain an output signal Vout having a full amplitude.
図42には、この発明に用いられる差動増幅回路の更に他の一実施例の回路図が示されている。この実施例の差動増幅回路は、差動MOSFETM41、M42のドレインと電源電圧VDDとの間にダイオード形態のpチャネルMOSFETM43とM44が負荷素子として設けられる。上記MOSFETM43にカレントミラー形態にMOSFETM49が設けられる。このMOSFETM49のドレインと回路の接地電位VSSとの間には、電流源としてのMOSFETM50が負荷として設けられる。これにより、フル振幅の出力信号Vout を得ることができる。この差動増幅回路は、前記図41に示した差動増幅回路よりも利得が小さくなるので、位相補償を簡単にすることができる。しかしその分利得が下がってしまい、差動増幅回路の入力誤差(オフセット電圧)を小さくできないが前記実施例のバンドギャップ構成ではその誤差による影響を受けない回路構成になっているので問題ない。 FIG. 42 is a circuit diagram showing still another embodiment of the differential amplifier circuit used in the present invention. In the differential amplifier circuit of this embodiment, diode-type p-channel MOSFETs M43 and M44 are provided as load elements between the drains of the differential MOSFETs M41 and M42 and the power supply voltage VDD. The MOSFET M43 is provided with a MOSFET M49 in the form of a current mirror. A MOSFET M50 as a current source is provided as a load between the drain of the MOSFET M49 and the circuit ground potential VSS. As a result, a full amplitude output signal Vout can be obtained. Since the differential amplifier circuit has a smaller gain than the differential amplifier circuit shown in FIG. 41, phase compensation can be simplified. However, the gain decreases accordingly, and the input error (offset voltage) of the differential amplifier circuit cannot be reduced. However, the band gap configuration of the above embodiment has no problem because the circuit configuration is not affected by the error.
出力信号Vout としてフル振幅する必要がある前記図3に示した差動増幅回路AMPや、前記図4に示した差動増幅回路AMP2、及び前記図5に示した差動増幅回路AMP2及び前記図6に示した差動増幅回路AMPにおいては、低電圧特性を考慮する時には、前記図41又は図42に示した差動増幅回路が適している。前記図40〜図42において、pチャネルMOSFETとnチャネルMOSFETとを入れ替えて構成するものであってもよい。前記図1〜図5の全ての実施例回路において、低しきい値電圧のMOSFETを使用しなくても、nチャネル差動MOSFETと、pチャネル差動MOSFETとの最適構成選択とMOSFETのサイズ及び抵抗値の最適設計によって低電圧(約1V)まで動作可能である。また、図6の実施例回路では低しきい値電圧のMOSFETを使用しなくても、nチャネル差動MOSFETと、pチャネル差動MOSFETとの最適構成選択とMOSFETのサイズ及び抵抗値の最適設計によって低電圧(約1.2V)まで動作可能である。 The differential amplifier circuit AMP shown in FIG. 3, the differential amplifier circuit AMP2 shown in FIG. 4, the differential amplifier circuit AMP2 shown in FIG. In the differential amplifier circuit AMP shown in FIG. 6, the differential amplifier circuit shown in FIG. 41 or FIG. 42 is suitable when considering low voltage characteristics. 40 to 42, the p-channel MOSFET and the n-channel MOSFET may be interchanged. In all the embodiment circuits shown in FIGS. 1 to 5, the optimum configuration selection between the n-channel differential MOSFET and the p-channel differential MOSFET, the size of the MOSFET, and the like, without using the low threshold voltage MOSFET, It is possible to operate up to a low voltage (about 1V) by the optimum design of the resistance value. Further, in the embodiment circuit of FIG. 6, the optimum configuration selection of the n-channel differential MOSFET and the p-channel differential MOSFET and the optimum design of the size and resistance value of the MOSFET are possible without using the low threshold voltage MOSFET. Can operate up to a low voltage (about 1.2 V).
図43には、この発明に係る基準電圧発生回路の一実施例の全体回路図が示されている。この実施例は、前記図38の実施例に対応しており、同図に点線で示したようにスタートアップ回路STRT、バンドギャップリファレンス部BGR、及び差動増幅回路AMP1,AMP2から構成される。スタートアップ回路STRTと、バンドギャップリファレンス部BGRは、前記図38と同様であるが、それに前記図35に示したような位相補償回路(Rp1,Cp1)(Rp2,Cp2)が付加されている。差動増幅回路AMP1は、前記図40に示したような回路が用いられる。ただし、低電圧動作のために差動MOSFETと、電流源MOSFETはpチャネルMOSFETで構成され、負荷回路としてのカレントミラー回路はnチャネルMOSFETで構成されている。差動増幅回路AMP2は、前記図42に示したような回路が用いられる。ただし、前記同様に低電圧動作のために差動MOSFETと、電流源MOSFETはpチャネルMOSFETで構成され、差動回路の負荷素子と増幅素子はnチャネルMOSFETで構成されている。 FIG. 43 shows an overall circuit diagram of an embodiment of the reference voltage generating circuit according to the present invention. This embodiment corresponds to the embodiment of FIG. 38, and comprises a start-up circuit STRT, a bandgap reference section BGR, and differential amplifier circuits AMP1 and AMP2, as shown by the dotted line in FIG. The start-up circuit STRT and the band gap reference part BGR are the same as those in FIG. 38, but phase compensation circuits (Rp1, Cp1) (Rp2, Cp2) as shown in FIG. 35 are added thereto. As the differential amplifier circuit AMP1, a circuit as shown in FIG. 40 is used. However, for low voltage operation, the differential MOSFET and the current source MOSFET are composed of p-channel MOSFETs, and the current mirror circuit as a load circuit is composed of an n-channel MOSFET. As the differential amplifier circuit AMP2, a circuit as shown in FIG. 42 is used. However, for the low voltage operation as described above, the differential MOSFET and the current source MOSFET are composed of p-channel MOSFETs, and the load element and the amplifying element of the differential circuit are composed of n-channel MOSFETs.
図44には、この発明に係る基準電圧発生回路に用いられるnpn型バイポーラトランジスタと差動増幅回路AMPを構成するnチャネルMOSFET及びpチャネルMOSFETの一実施例のレイアウトとその素子構造の説明図が示されている。同図には、上記2つのMOSFETと、1つのトランジスタを代表として例示的に示している。このトランジスタは、上記トランジスタQ1、トランジスタQ2又はトランジスタQ0を構成する一部の単位トランジスタを示している。 FIG. 44 shows a layout of an embodiment of an npn-type bipolar transistor and an n-channel MOSFET and a p-channel MOSFET constituting a differential amplifier circuit AMP used in the reference voltage generating circuit according to the present invention and an explanatory diagram of the element structure. It is shown. In the figure, the above-described two MOSFETs and one transistor are exemplarily shown as representatives. This transistor is a partial unit transistor that constitutes the transistor Q1, the transistor Q2, or the transistor Q0.
このnpn型バイポーラトランジスタは、特に制限されないが、横型(ラテラル)構造とされる。p型半導体基板(p−sub)上には、n型のディープウェルdwelが形成され、かかるディープウェルdwel上にp型ウェルpwelが形成される。かかるp型ウェルpwelには中央部にn+型のエミッタE(n+)が形成され、その周囲を取り囲むようにp+型のベースB(p+)が形成される。かかるベースB(p+)を更に取り囲むようにn+型のコレクタC(n+)が形成される。上記p型ウェルpwelは、上記エミッタEとコレクタCとの間に介在して実質的なベース領域として作用する。かかる半導体領域n+とp+の間には、絶縁層SGIが設けられて分離されている。 The npn-type bipolar transistor is not particularly limited, but has a lateral (lateral) structure. An n-type deep well dwel is formed on the p-type semiconductor substrate (p-sub), and a p-type well pwel is formed on the deep well dwel. In the p-type well pwel, an n + type emitter E (n +) is formed at the center, and a p + type base B (p +) is formed so as to surround the periphery. An n + type collector C (n +) is formed so as to further surround the base B (p +). The p-type well pwel is interposed between the emitter E and the collector C and functions as a substantial base region. An insulating layer SGI is provided and separated between the semiconductor regions n + and p +.
特に制限されないが、上記p型ウェルpwelの周囲には、n型ウェルが取り囲むように形成され、それが上記ディープウェルdwelと接合されて、かかるnウェルに設けられたn+領域を介して電源電圧VCCのようなバイアス電圧が与えられる。これにより、上記npn型バイポーラトランジスタを構成する各半導体領域がp型半導体基板(p−sub)から電気的に分離される。 Although not particularly limited, an n-type well is formed around the p-type well pwel, which is joined to the deep well dwel, and the power supply voltage is supplied via an n + region provided in the n-well. A bias voltage such as VCC is applied. As a result, each semiconductor region constituting the npn-type bipolar transistor is electrically isolated from the p-type semiconductor substrate (p-sub).
CMOS回路を構成するnチャネルMOSFET(nMOS)は、上記半導体基板p−sub上に形成されたp型ウェル領域pwelに形成されたn+領域をソース,ドレイン領域とし、かかるソース,ドレインに挟まれるようにゲート絶縁膜を介してゲート電極G(nMOS)が形成される。上記p型ウェルpwelは、p+領域から回路の接地電位VSSがバイアス電圧として与えられる。pチャネルMOSFET(pMOS)は、上記半導体基板p−sub上に形成されたn型ウェル領域nwelに形成されたp+領域をソース,ドレイン領域とし、かかるソース,ドレインに挟まれるようにゲート絶縁膜を介してゲート電極G(pMOS)が形成される。上記n型ウェルnwelは、n+領域から電源電圧VCCがバイアス電圧として与えられる。上記半導体基板p−subには、p型ウェル領域pwelとp+領域を介して回路の接地電位VSSのようなバイアス電圧が与えられる。 An n-channel MOSFET (nMOS) constituting a CMOS circuit has an n + region formed in a p-type well region pwel formed on the semiconductor substrate p-sub as a source and drain region, and is sandwiched between the source and drain. A gate electrode G (nMOS) is formed through the gate insulating film. The p-type well pwel is supplied with a circuit ground potential VSS as a bias voltage from the p + region. A p-channel MOSFET (pMOS) uses a p + region formed in an n-type well region nwel formed on the semiconductor substrate p-sub as a source and drain region, and a gate insulating film is sandwiched between the source and drain. Through this, a gate electrode G (pMOS) is formed. The n-type well nwel is supplied with the power supply voltage VCC as a bias voltage from the n + region. A bias voltage such as a circuit ground potential VSS is applied to the semiconductor substrate p-sub through the p-type well region pwel and the p + region.
上記CMOS回路構成するnチャネルMOSFETを形成するためのp型ウェル領域pwel及びソース,ドレイン領域を構成するn+領域と、上記npnバイポーラトランジスタを形成するためのp型ウェル領域pwel及びエミッタ、コレクタを構成するn+領域とは同じプロセスにより形成される。また、CMOS回路を構成するpチャネルMOSFETのソース,ドレイン領域を構成するp+領域と、上記npnバイポーラトランジスタを形成するためのベースを構成するp+領域とは同じプロセスにより形成される。 The p-type well region pwel and n + region for forming the source and drain regions for forming the n-channel MOSFET constituting the CMOS circuit, and the p-type well region pwel, emitter and collector for forming the npn bipolar transistor are constituted. The n + region to be formed is formed by the same process. The p + region constituting the source and drain regions of the p-channel MOSFET constituting the CMOS circuit and the p + region constituting the base for forming the npn bipolar transistor are formed by the same process.
この実施例のバンドギャップ発生部のトランジスタQ1(Q2)は、CMOSプロセスで形成されるデバイスである。このようにトランジスタQ1、Q2をCMOSプロセスで形成することにより、基準電圧発生回路をバイポーラプロセスを用いずに、同じ半導体基板上に形成される他のマイクロコンピュータ等のようなデジタルCMOS回路と同じCMOSプロセスで形成することができる。バイポーラ部とCMOS部の周囲あるいは間に上記のようなディープウェルdwel、n型ウェルnwel及びn+領域からなるガードバンドあるいはガードリングを配置することで、半導体基板p−subの基板電位VSSを安定化し、雑音の伝播を抑えることができる。このようにnpnバイポーラトランジスタをディープウェルdwel内に形成することにより、基板p−subを介して他の回路モジュールから伝播する雑音の影響を抑えられる。 The transistor Q1 (Q2) of the band gap generating portion of this embodiment is a device formed by a CMOS process. Thus, by forming the transistors Q1 and Q2 by the CMOS process, the reference voltage generation circuit is the same CMOS as the digital CMOS circuit such as another microcomputer formed on the same semiconductor substrate without using the bipolar process. Can be formed in the process. The substrate potential VSS of the semiconductor substrate p-sub is stabilized by arranging the guard band or the guard ring including the deep well dwel, the n-type well nwel and the n + region as described above around or between the bipolar portion and the CMOS portion. , Noise propagation can be suppressed. By forming the npn bipolar transistor in the deep well dwel in this way, the influence of noise propagating from other circuit modules via the substrate p-sub can be suppressed.
図45には、この発明に係る基準電圧発生回路に用いられるnpn型バイポーラトランジスタと差動増幅回路AMPを構成するnチャネルMOSFET及びpチャネルMOSFETの他の一実施例のレイアウトとその素子構造の説明図が示されている。この実施例のnpn型バイポーラトランジスタは、コレクタをn型のディープウェルdwelを用いて縦型(バーチカル)構造に形成する。前記図44の実施例と同様にエミッタE(n+)を中心としてその周囲にベースB(p+)を形成し、その周囲に囲む形でコレクタC(n+)取り出し用のn型ウェルnwel及びn+領域を配置する。この構造では、エミッタ(n+領域)−ベース(p型ウェルpwel)−コレクタ(n型ディープウェルdwel)を縦構造にするものである。 FIG. 45 shows the layout of an npn-type bipolar transistor used in the reference voltage generating circuit according to the present invention and the n-channel MOSFET and p-channel MOSFET constituting the differential amplifier circuit AMP, and the element structure thereof. The figure is shown. In the npn-type bipolar transistor of this embodiment, the collector is formed in a vertical (vertical) structure using an n-type deep well dwel. 44. Similarly to the embodiment of FIG. 44, the base B (p +) is formed around the emitter E (n +) as the center, and the n-type well nwel and n + region for taking out the collector C (n +) are surrounded by the periphery. Place. In this structure, the emitter (n + region) -base (p-type well pwel) -collector (n-type deep well dwel) has a vertical structure.
この実施例の縦型のnpnバイポーラトランジスタは、図44の横型のバイポーラトランジスタに比べてバイポーラトランジスタの電流増幅率hfeが高くバイポーラ部の利得が高くなるため、前記図1の実施例で説明したように増幅回路のオフセット電圧の影響を抑えて高精度の基準電圧を発生する効果がより高くなる。また、この実施例では、CMOS回路にもn型ディープウェルdwelが設けられており、p型ウェルpwel部がn型ウェルnwelに囲まれて、半導体基板p−subと電気的に分離されている。これにより、半導体基板p−subに与えられるバイアス電圧VSSによらず、nチャネルMOSFETが形成されるp型ウェルpwelの電位を自由に設定できる。このため、p型ウェルpwelに与えられるバイアスVBBを負の電圧に引いたようなデジタル回路への対応も可能となる。 The vertical npn bipolar transistor of this embodiment has a higher current amplification factor hfe of the bipolar transistor and a higher gain of the bipolar portion than the horizontal bipolar transistor of FIG. 44. Therefore, as described in the embodiment of FIG. In addition, the effect of generating a highly accurate reference voltage by suppressing the influence of the offset voltage of the amplifier circuit becomes higher. In this embodiment, the CMOS circuit is also provided with an n-type deep well dwel, and the p-type well pwel portion is surrounded by the n-type well nwel and electrically separated from the semiconductor substrate p-sub. . Thereby, the potential of the p-type well pwel in which the n-channel MOSFET is formed can be freely set regardless of the bias voltage VSS applied to the semiconductor substrate p-sub. Therefore, it is possible to cope with a digital circuit in which the bias VBB applied to the p-type well pwel is pulled to a negative voltage.
図46には、この発明に係る基準電圧発生回路に用いられるnpn型バイポーラトランジスタと差動増幅回路AMPを構成するnチャネルMOSFET及びpチャネルMOSFETの更に他の一実施例のレイアウトとその素子構造の説明図が示されている。この実施例では、n型の半導体基板n−subが用いられる。このようにn型の半導体基板n−subを用いた場合には、図44の実施例とは異なり、CMOSの2重ウェル構造でnpnバイポーラトランジスタを構成する。つまり、ベースB(p+)、エミッタE(n+)、コレクタC(n+)をp型ウェルpwelに形成する。前記図44の実施例と同様にエミッタEを中心としてその周囲にベースB、コレクタCを囲む形で配置する。この構成は、図44の実施例のようなディープウェルdwelを形成しない構造(p型ウェルpwel内にnMOS、n型ウェル内にpMOSを形成)で横型のnpn型バイポーラトランジスタを形成することができる。 FIG. 46 shows the layout of an npn-type bipolar transistor used in the reference voltage generating circuit according to the present invention and the n-channel MOSFET and p-channel MOSFET constituting the differential amplifier circuit AMP and the element structure thereof. An illustration is shown. In this embodiment, an n-type semiconductor substrate n-sub is used. When the n-type semiconductor substrate n-sub is used in this way, unlike the embodiment of FIG. 44, an npn bipolar transistor is configured with a CMOS double well structure. That is, the base B (p +), the emitter E (n +), and the collector C (n +) are formed in the p-type well pwel. As in the embodiment of FIG. 44, the emitter E is arranged around the base B and the collector B so as to surround the base B and the collector C. With this configuration, a lateral npn bipolar transistor can be formed with a structure that does not form a deep well dwel as in the embodiment of FIG. 44 (an nMOS is formed in a p-type well pwel and a pMOS is formed in an n-type well). .
この実施例のようにn型半導体基板n−subを用いた場合においては、基板とコレクタとの分離のためのディープウェルdwelが不要となり、CMOSの2重ウェル構造で形成できる。プロセス工程を削減することができる。 When an n-type semiconductor substrate n-sub is used as in this embodiment, a deep well dwel for separating the substrate and the collector is not necessary, and a CMOS double well structure can be formed. Process steps can be reduced.
この実施例の基準電圧発生回路では、CMOS差動増幅回路のオフセットの影響を受けにくい高精度の基準電圧を得ることができる。オフセットの影響を小さくするためのトリミングを不要にすることができ、例えばエアーバック用マイコンなどのトリミングが困難なROMレス製品の電源回路のために、トリミング回路を必要としない高精度の基準電圧発生回路として有益なものとすることができる。 In the reference voltage generation circuit of this embodiment, it is possible to obtain a highly accurate reference voltage that is not easily affected by the offset of the CMOS differential amplifier circuit. Trimming to reduce the influence of offset can be eliminated. For example, for power supply circuits of ROMless products that are difficult to trim such as air-bag microcomputers, high-precision reference voltage generation that does not require trimming circuits It can be useful as a circuit.
図47には、この発明に係る基準電圧発生回路に用いられるnpn型バイポーラトランジスタの他の一実施例のレイアウト図が示されている。特に制限されないが、前記図45の実施例と同様にコレクタC(n+)をn型のディープウェルdwelを用いて縦方向(縦型構造)に形成する。エミッタE(n+)をベースB(p+)でコの字形に囲み、その周囲を上記コレクタC(n+)で囲むようにするものである。このレイアウト構成は、前記図44の横型(ラテラル)トランジスタにも適用できる。 FIG. 47 shows a layout diagram of another embodiment of an npn-type bipolar transistor used in the reference voltage generating circuit according to the present invention. Although not particularly limited, the collector C (n +) is formed in the vertical direction (vertical structure) using the n-type deep well dwel as in the embodiment of FIG. The emitter E (n +) is surrounded by a base B (p +) in a U-shape, and its periphery is surrounded by the collector C (n +). This layout configuration can also be applied to the lateral transistor shown in FIG.
図48には、この発明に係る基準電圧発生回路に用いられるnpn型バイポーラトランジスタの更に他の一実施例のレイアウト図が示されている。この実施例では、前記図44の実施例と同様に、ベースB(p+)、エミッタE(n+)、コレクタC(n+)をp型ウェルpwel内に形成し、電源電圧VCCで分離されたn型のディープウェルdwelで囲むようにする。そして、コレクタC(n+)、ベースB(p+)、エミッタE(n+)を並列に配置する横型構造とされる。前記図44、図45のCMOSの縦構造と前記図44ないし図48のバイポーラトランジスタのレイアウトは任意に組み合わせて実現できる。 FIG. 48 shows a layout diagram of still another embodiment of an npn-type bipolar transistor used in the reference voltage generating circuit according to the present invention. In this embodiment, similarly to the embodiment of FIG. 44, the base B (p +), the emitter E (n +), and the collector C (n +) are formed in the p-type well pwel and separated by the power supply voltage VCC. Surround with a mold deep well dwel. And it is set as the horizontal structure which arrange | positions the collector C (n +), base B (p +), and emitter E (n +) in parallel. The vertical structure of the CMOS shown in FIGS. 44 and 45 and the layout of the bipolar transistors shown in FIGS. 44 to 48 can be realized by arbitrarily combining them.
この実施例の基準電圧発生回路において、バンドギャップ発生部ではトランジスタQ1(Q0)とトランジスタQ2のサイズ比が1対nになるように構成される。トランジスタQ1とQ2は別々のn型ディープウェルdwel上に形成される。 In the reference voltage generation circuit of this embodiment, the band gap generation unit is configured such that the size ratio of the transistors Q1 (Q0) and Q2 is 1 to n. Transistors Q1 and Q2 are formed on separate n-type deep wells dwel.
図49には、この発明に係る基準電圧発生回路に用いられるnpn型バイポーラトランジスタQ1とQ2の一実施例のレイアウト図が示されている。トランジスタQ0は、上記トランジスタQ1と同様である。この実施例では、特に制限されないが、コレクタをn型ディープウェルdwelを用いて縦方向に形成した場合が例として示されている。この実施例では、トランジスタQ1(Q0)、Q2の周囲をn型ディープウェルdwelで囲むようにする。サイズの小さなトランジスタQ1(Q0)のディープウェルdwelは、そのサイズに対応した小さく形成される。これに対して、サイズの大きなトランジスタQ2のn型ディープウェルdwelは、上記トランジスタQ1の8個分に対応した大きな大きさとされる。この構成では、トランジスタQ1とQ2のサイズ比が1:8のように設定される。 FIG. 49 shows a layout diagram of one embodiment of npn-type bipolar transistors Q1 and Q2 used in the reference voltage generating circuit according to the present invention. The transistor Q0 is similar to the transistor Q1. In this embodiment, although not particularly limited, a case where the collector is formed in the vertical direction using an n-type deep well dwel is shown as an example. In this embodiment, transistors Q1 (Q0) and Q2 are surrounded by an n-type deep well dwel. The deep well dwel of the transistor Q1 (Q0) having a small size is formed to be small corresponding to the size. On the other hand, the n-type deep well dwel of the large transistor Q2 has a large size corresponding to the eight transistors Q1. In this configuration, the size ratio between the transistors Q1 and Q2 is set to 1: 8.
図50には、この発明に係る基準電圧発生回路に用いられるnpn型バイポーラトランジスタQ1(Q0)とQ2の他の一実施例のレイアウト図が示されている。この実施例では、図49の実施例と異なり2つのトランジスタQ1(Q0)とQ2のコレクタを構成するn型ディープウェルdwelのサイズを等しく形成する。このようにコレクタを構成するn型ディープウェルdwelのサイズを同じく形成することにより、容量結合で基板から伝播する雑音の影響を等しくして、同相雑音としてキャンセルできるようにする。 FIG. 50 shows a layout diagram of another embodiment of npn-type bipolar transistors Q1 (Q0) and Q2 used in the reference voltage generating circuit according to the present invention. In this embodiment, unlike the embodiment of FIG. 49, the n-type deep well dwel constituting the collectors of the two transistors Q1 (Q0) and Q2 are formed to have the same size. Thus, by forming the n-type deep well dwel constituting the collector in the same size, the influence of the noise propagating from the substrate by capacitive coupling is made equal, and can be canceled as in-phase noise.
図51には、この発明に係る基準電圧発生回路に用いられるnpn型バイポーラトランジスタQ1(Q0)とQ2の他の一実施例のレイアウト図が示されている。この実施例では、トランジスタQ1(Q0)とQ2とは、上記図50の実施例のようにn型ディープウェルdwelのサイズを等しく形成することに加えて、サイズの小さなトランジスタQ1(Q0)が形成されるディープウェルdwelには、ダミーのトランジスタを含めて8個のトランジスタを配置し、トランジスタQ2と同じ構成とする。そして、8個のトランジスタのうち1つに配線を行うことにより、上記Q1/Q2=1/8のようにサイズ比とするものである。このように同じパターンとすることにより、加工寸法ばらつきの影響を低減することができる。 FIG. 51 shows a layout diagram of another embodiment of npn-type bipolar transistors Q1 (Q0) and Q2 used in the reference voltage generating circuit according to the present invention. In this embodiment, the transistors Q1 (Q0) and Q2 are formed as a small transistor Q1 (Q0) in addition to the n-type deep well dwel having the same size as in the embodiment of FIG. In the deep well dwel, eight transistors including dummy transistors are arranged to have the same configuration as the transistor Q2. The size ratio is set as Q1 / Q2 = 1/8 by wiring one of the eight transistors. Thus, by setting it as the same pattern, the influence of processing dimension dispersion | variation can be reduced.
図52には、この発明に係る基準電圧発生回路に用いられるnpn型バイポーラトランジスタQ1(Q0)とQ2の更に他の一実施例のレイアウト図が示されている。この実施例では、ベースB、エミッタE及びコレタクCを同一のp型ウェルpwel上に形成した前記図48に示したような横型構造のトランジスタが用いられる。前記図48のトランジスタと同様にトランジスタQ1(Q0)あるいはQ2が形成されるn型ディープウェルdwelの周囲には、かかるn型ディープウェルdwelを安定化するための電源供給用のn+領域及びn型ウェルnwel(図示せず)が設けられる。この実施例では、Q1/Q2=1/9のようなサイズ比とされ、トランジスタQ1(Q0)は、1個のトランジスタと8個のダミートランジスタから構成される。そして、この実施例のようにトランジスタQ2が9個のようにべき乗の場合には、トランジスタQ1(Q0)を同一個数配置されたトランジスタの中心部をとすれば、さらに寸法ばらつきの影響を低減できる。 FIG. 52 shows a layout diagram of still another embodiment of npn-type bipolar transistors Q1 (Q0) and Q2 used in the reference voltage generating circuit according to the present invention. In this embodiment, a transistor having a lateral structure as shown in FIG. 48 in which the base B, the emitter E, and the collector C are formed on the same p-type well pwel is used. As in the transistor of FIG. 48, an n + region for power supply for stabilizing the n-type deep well dwel and an n-type are provided around the n-type deep well dwel in which the transistor Q1 (Q0) or Q2 is formed. A well nwel (not shown) is provided. In this embodiment, the size ratio is Q1 / Q2 = 1/9, and the transistor Q1 (Q0) is composed of one transistor and eight dummy transistors. When the number of transistors Q2 is a power such as nine as in this embodiment, the influence of the dimensional variation can be further reduced by taking the center part of the transistors in which the same number of transistors Q1 (Q0) are arranged. .
前記図49ないし図52に示したいずれの形状もバイポーラトランジスタのコレクタをn型ディープウェルを用いて縦方向に形成したバーチカル構造とする場合にも、同一のウェル上に形成したラテラル構造とする場合のいずれにも適用できる。 In any of the shapes shown in FIGS. 49 to 52, the lateral structure formed on the same well is used when the bipolar transistor collector is formed in a vertical structure using an n-type deep well in the vertical direction. It can be applied to any of the above.
図53には、この発明に係る基準電圧発生回路に用いられるpnp型バイポーラトランジスタの一実施例のレイアウトとその素子構造の説明図が示されている。この実施例は、前記図44に対して導電型が逆に構成される。つまり、pnp型バイポーラトランジスタは、n型半導体基板(n−sub)上には、p型のディープウェルdwelが形成され、かかるディープウェルdwel上にn型ウェルnwelが形成される。かかるn型ウェルpwelには中央部にp+型のエミッタE(p+)が形成され、その周囲を取り囲むようにn+型のベースB(n+)が形成される。かかるベースB(n+)を更に取り囲むようにp+型のコレクタC(p+)が形成される。上記n型ウェルnwelは、上記エミッタEとコレクタCとの間に介在して実質的なベース領域として作用する。かかる半導体領域p+とn+の間には、絶縁層SGIが設けられて分離されている。 FIG. 53 shows a layout of one embodiment of a pnp bipolar transistor used in the reference voltage generating circuit according to the present invention and an explanatory diagram of its element structure. In this embodiment, the conductivity type is opposite to that shown in FIG. That is, in the pnp bipolar transistor, a p-type deep well dwel is formed on an n-type semiconductor substrate (n-sub), and an n-type well nwel is formed on the deep well dwel. In the n-type well pwel, a p + type emitter E (p +) is formed at the center, and an n + type base B (n +) is formed so as to surround the periphery. A p + type collector C (p +) is formed so as to further surround the base B (n +). The n-type well nwel is interposed between the emitter E and the collector C and functions as a substantial base region. An insulating layer SGI is provided and separated between the semiconductor regions p + and n +.
図54には、この発明に係る基準電圧発生回路に用いられるpnp型バイポーラトランジスタの他の一実施例のレイアウトとその素子構造の説明図が示されている。この実施例は、前記図45に対して導電型が逆に構成される。この実施例のpnp型バイポーラトランジスタは、コレクタをp型のディープウェルdwelを用いて縦型(バーチカル)構造に形成する。前記図53の実施例と同様にエミッタE(p+)を中心としてその周囲にベースB(n+)を形成し、その周囲を囲む形でコレクタC(p+)取り出し用のp型ウェルnwel及びp+領域を配置する。このような構造では、エミッタ(p+領域)−ベース(n型ウェルpwel)−コレクタ(p型ディープウェルdwel)を縦構造にするものである。 FIG. 54 shows a layout of another embodiment of a pnp bipolar transistor used in the reference voltage generating circuit according to the present invention and an explanatory diagram of its element structure. In this embodiment, the conductivity type is opposite to that shown in FIG. In the pnp bipolar transistor of this embodiment, the collector is formed in a vertical (vertical) structure using a p-type deep well dwel. Similarly to the embodiment of FIG. 53, the base B (n +) is formed around the emitter E (p +) as the center, and the p-type well nwel and p + region for taking out the collector C (p +) so as to surround the periphery. Place. In such a structure, the emitter (p + region) -base (n-type well pwel) -collector (p-type deep well dwel) has a vertical structure.
図55には、この発明に係る基準電圧発生回路に用いられるpnp型バイポーラトランジスタの他の一実施例のレイアウトとその素子構造の説明図が示されている。この実施例では、p型の半導体基板p−subが用いられる。このようにp型の半導体基板p−subを用いた場合には、図53の実施例とは異なり、CMOSの2重ウェル構造でpnpバイポーラトランジスタを構成する。つまり、ベースB(n+)、エミッタE(p+)、コレクタC(p+)をn型ウェルnwelに形成する。前記図53の実施例と同様にエミッタEを中心としてその周囲にベースB、コレクタCを囲む形で配置する。この構成は、図53の実施例のようなディープウェルdwelを形成しない構造(n型ウェルnwel内にpMOS、p型ウェル内にnMOSを形成)で横型のpnp型バイポーラトランジスタを形成することができる。 FIG. 55 shows a layout of another embodiment of a pnp bipolar transistor used in the reference voltage generating circuit according to the present invention and an explanatory diagram of its element structure. In this embodiment, a p-type semiconductor substrate p-sub is used. When the p-type semiconductor substrate p-sub is used in this way, unlike the embodiment of FIG. 53, a pnp bipolar transistor is configured with a CMOS double well structure. That is, the base B (n +), the emitter E (p +), and the collector C (p +) are formed in the n-type well nwel. As in the embodiment of FIG. 53, the emitter E is arranged around the base B and the base B and the collector C so as to surround it. With this configuration, a lateral pnp bipolar transistor can be formed with a structure that does not form a deep well dwel as in the embodiment of FIG. 53 (a pMOS is formed in an n-type well nwel and an nMOS is formed in a p-type well). .
図56には、この発明に係る半導体集積回路装置に設けられる抵抗素子の一実施例の素子構造図が示されている。図56(A)の例は、p型ウェル内に形成されたn+拡散層を抵抗として用いるものである。図56(B)の例は、分離用絶縁層SGIの上に形成されたポリシリコン層p+polyを抵抗素子として用いる。図56(C)の例は、n型のディープウェルdwelに形成されたp型ウェルpwelを抵抗素子として用いものである。このp型ウェルpwelは、上記ディープウェルdwelと、その周囲に設けられたn型ウェルnwel及びn+領域により基板p−subと電気的に分離されている。上記(A)〜(C)いずれの抵抗素子もCMOSの標準プロセス(2重ウェルあるいは3重ウェル構造)で構成できる。 FIG. 56 shows an element structure diagram of one embodiment of a resistance element provided in the semiconductor integrated circuit device according to the present invention. In the example of FIG. 56A, an n + diffusion layer formed in a p-type well is used as a resistor. In the example of FIG. 56B, a polysilicon layer p + poly formed on the isolation insulating layer SGI is used as a resistance element. The example of FIG. 56C uses a p-type well pwel formed in an n-type deep well dwel as a resistance element. The p-type well pwel is electrically isolated from the substrate p-sub by the deep well dwel and the n-type well nwel and n + region provided around the deep well dwel. Any of the resistance elements (A) to (C) can be constituted by a standard CMOS process (double well or triple well structure).
上記図56(A)は、n+拡散間の抵抗値(あるいはnウェル内のp+拡散間の抵抗値)を利用するものであり、それが形成されるpウェルpwelはp+拡散で安定化するようなバイアスが与えられる。比較的小さな面積で高抵抗が得られ、抵抗の比精度も高く、2重ウェルあるいは3重ウェルのCMOS構造で形成できる。 FIG. 56 (A) uses the resistance value between n + diffusions (or the resistance value between p + diffusions in the n well), and the p well pwel in which it is formed is stabilized by p + diffusion. Is given a bias. A high resistance can be obtained in a relatively small area, the resistance has a high accuracy, and can be formed with a double well or triple well CMOS structure.
図56(B)のポリシリコン抵抗は、p型ウェルpwel内の分離領域SGI上に形成されたp+ポリシリコンの端子間の抵抗値(あるいはn型ウェルnwel内のSGI上に形成されたn+ポリシリコンの端子間の抵抗値)を利用するものであり、比較的小さな面積で高抵抗が得られ、抵抗の比精度も高くでき、2重ウェルあるいは3重ウェルCMOS構造で形成できる。 The polysilicon resistance in FIG. 56B is the resistance value between the terminals of p + polysilicon formed on the isolation region SGI in the p-type well pwel (or n + polysilicon formed on the SGI in the n-type well nwel). The resistance value between silicon terminals) is utilized, a high resistance can be obtained in a relatively small area, the resistance accuracy can be increased, and a double well or triple well CMOS structure can be formed.
上記図56(C)は、n型のディープウェルdwel上に形成されたp型ウェルpwelの端子間(端子はp+拡散上に設ける)の抵抗値を利用するものであり、小さな面積で高抵抗が得られる。3重ウェルのCMOS構造で形成できる。 FIG. 56 (C) uses a resistance value between terminals of the p-type well pwel formed on the n-type deep well dwel (terminals are provided on the p + diffusion), and has a small area and high resistance. Is obtained. It can be formed with a triple well CMOS structure.
図57には、この発明に係る半導体集積回路装置に設けられる容量素子の一実施例の素子構造図が示されている。図24(A)の例は、p型ウェルpwel内の絶縁層SGI上にポリシリコンを層間絶縁膜を挟んで2層設けて形成される。図24(B)の例は、MOS容量を利用するものであり、n型ウェルnwel内のpチャネルMOSFETのゲート(ポリシリコン)とソース、ドレイン間(ソースとドレインは短絡)の容量を用いるものである。n型ウェルnwelはウェル上のn+層を介して電源あるいはp−subより高い電位で安定化させられる。(n−sub上のpウェル内のnMOSでも同様にMOS容量を構成可能である。上記(A),(B)いずれの容量素子もCMOSの標準プロセス(2重ウェルあるいは3重ウェル構造)で構成できる。 FIG. 57 shows an element structure diagram of an embodiment of a capacitive element provided in the semiconductor integrated circuit device according to the present invention. The example of FIG. 24A is formed by providing two layers of polysilicon over an insulating layer SGI in the p-type well pwel with an interlayer insulating film interposed therebetween. The example of FIG. 24B uses MOS capacitance, and uses the capacitance between the gate (polysilicon) and the source and drain of the p-channel MOSFET in the n-type well nwel (source and drain are short-circuited). It is. The n-type well nwel is stabilized at a higher potential than the power supply or p-sub through the n + layer on the well. (An nMOS in a p-well on an n-sub can be similarly configured with a MOS capacitor. Both the capacitor elements (A) and (B) described above are formed by a standard CMOS process (double well or triple well structure). Can be configured.
図58には、この発明に係る基準電圧発生回路を用いた電源回路の一実施例の回路図が示されている。この発明に係る前記図1〜図37のような基準電圧発生回路にて発生した基準電圧VrefLは、一方においてアンプA1と負帰還抵抗R5,R6からなるバッファ回路にて所望の電源電圧vo1にレベル変換され、ボルティージフォホロワ回路A3,A4からなるレギュレータ回路を経て、内部回路に供給される内部電圧VO1,VO1として出力される。上記基準電圧VrefLは、他方においてアンプA2と負帰還抵抗R5’,R6’からなるバッファ回路にて、上記電圧vo1とは異なる所望の電源電圧vo2にレベル変換され、ボルティージフォホロワ回路A5,A6からなるレギュレータ回路を経て、他の内部回路に供給される内部電圧VO2,VO2として出力される。 FIG. 58 shows a circuit diagram of an embodiment of a power supply circuit using the reference voltage generating circuit according to the present invention. The reference voltage VrefL generated by the reference voltage generating circuit as shown in FIGS. 1 to 37 according to the present invention is leveled to the desired power supply voltage vo1 by the buffer circuit comprising the amplifier A1 and the negative feedback resistors R5 and R6. It is converted and output as internal voltages VO1 and VO1 supplied to the internal circuit through a regulator circuit composed of voltage follower circuits A3 and A4. On the other hand, the reference voltage VrefL is level-converted to a desired power supply voltage vo2 different from the voltage vo1 by a buffer circuit including an amplifier A2 and negative feedback resistors R5 ′ and R6 ′, and voltage follower circuits A5 and A6. The voltage is output as internal voltages VO2 and VO2 supplied to other internal circuits through a regulator circuit consisting of
この実施例では、レギュレータ回路を複数の機能ブロック毎に対応して複数個を設け、個々の回路モジュール(機能ブロック)の近傍に分散して配置することにより、レギュレータ回路と回路モジュールとの間の配線抵抗値を小さくでき、回路モジュールに流れる比較的大きな負荷電流があっても電源電圧レベルの低下を防ぐことができる。 In this embodiment, a plurality of regulator circuits are provided corresponding to a plurality of functional blocks, and are arranged in the vicinity of individual circuit modules (functional blocks), so that the circuit between the regulator circuit and the circuit module is provided. The wiring resistance value can be reduced, and the power supply voltage level can be prevented from lowering even when there is a relatively large load current flowing through the circuit module.
図59には、この発明に係る半導体集積回路装置の一実施例の全体ブロッグ図が示されている。この実施例は、特に制限されないが、電源回路を内蔵したシステムLSIに向けられている。この実施例の電源回路は基準電圧発生回路、参照電圧用バッファ回路、シリーズレギュレータ(主電源:メインレギュレータ及びスタンバイ用電源:サブレギュレータ)、電源制御部により構成される。これらの電源回路は、外部端子Vext から供給された電源電圧を受けて動作し、それを降圧した内部電圧Vint を形成して、システムLSIを構成するCPU(中央処理装置)、レジスタ、不揮発性記憶素子、その他周辺回路の動作電圧を形成する。 FIG. 59 is an overall block diagram showing one embodiment of a semiconductor integrated circuit device according to the present invention. This embodiment is not particularly limited, but is directed to a system LSI having a built-in power supply circuit. The power supply circuit of this embodiment includes a reference voltage generating circuit, a reference voltage buffer circuit, a series regulator (main power supply: main regulator and standby power supply: subregulator), and a power supply control unit. These power supply circuits operate by receiving a power supply voltage supplied from an external terminal Vext, and form an internal voltage Vint obtained by stepping down the power supply voltage, thereby forming a CPU (central processing unit), registers, and nonvolatile memory constituting the system LSI. The operating voltage of the element and other peripheral circuits is formed.
電源制御部は、制御信号cnt1−cnt4によりバッファ回路のレベル変換や各ブロックの活性化の指定などを行う。上記半導体集積回路装置には、入出力回路が設けられる。入出力回路は、上記外部端子Vext から供給された電源電圧を受けて動作し、外部端子から供給された外部信号を上記内部回路のレベルに適合するようレベルシフトする入力回路と、上記内部回路で形成され、外部端子から出力すべき信号レベルに変換する出力回路とから構成される。特に制限されないが、Vext は、2〜6Vのような広範囲電源電圧とされ、内部電圧Vint は1.0〜1.5Vのような低電圧とされる。 The power supply controller performs level conversion of the buffer circuit, designation of activation of each block, and the like by the control signals cnt1 to cnt4. The semiconductor integrated circuit device is provided with an input / output circuit. The input / output circuit operates in response to the power supply voltage supplied from the external terminal Vext, and includes an input circuit for shifting the level of the external signal supplied from the external terminal to match the level of the internal circuit, and the internal circuit And an output circuit that converts the signal level to be output from the external terminal. Although not particularly limited, Vext is a wide range power supply voltage such as 2 to 6V, and the internal voltage Vint is a low voltage such as 1.0 to 1.5V.
上記のように入出力回路及び電源回路は外部端子Vext により供給される電源電圧によって動作させられる。この入出力回路は、電源回路及びCPU等の制御信号の入出力を行う。内部電圧Vint は電源回路により出力される内部電源電圧であり、これがCPU、レジスタ、不揮発性記憶素子、その他周辺回路に供給される。この実施例においては、基準電圧発生回路の基準電圧Vref を元に内部電源電圧Vint を決定することにより、外部電源電圧Vext の変動や温度変化などの外的要因によらず、一定の内部電源電圧Vint を供給できる。 As described above, the input / output circuit and the power supply circuit are operated by the power supply voltage supplied from the external terminal Vext. This input / output circuit inputs and outputs control signals from the power supply circuit and the CPU. The internal voltage Vint is an internal power supply voltage output from the power supply circuit, and is supplied to the CPU, registers, nonvolatile memory elements, and other peripheral circuits. In this embodiment, by determining the internal power supply voltage Vint based on the reference voltage Vref of the reference voltage generating circuit, a constant internal power supply voltage can be obtained regardless of external factors such as fluctuations in the external power supply voltage Vext and temperature changes. Vint can be supplied.
図60には、この発明に係る半導体集積回路装置の他の一実施例の全体ブロッグ図が示されている。この実施例は、特に制限されないが、電源回路を内蔵したLCDドライバ回路に向けられている。この実施例のLCDドライバ回路は、基準電圧発生回路、昇圧回路、表示データを記憶するRAM(ランダム・アクセス・メモリ)、ソースドライバ、ゲートドライバ、VCOMドライバと基準電圧発生回路の出力電圧VrefLを基に各ドライバを駆動するための電圧を発生する回路(RAM用降圧回路、ソース電圧発生回路、ゲート電圧発生回路、VCOM電圧発生回路)とドライバ制御回路により構成される。 FIG. 60 is an overall block diagram showing another embodiment of the semiconductor integrated circuit device according to the present invention. This embodiment is not particularly limited, but is directed to an LCD driver circuit having a built-in power supply circuit. The LCD driver circuit of this embodiment is based on a reference voltage generating circuit, a booster circuit, a RAM (random access memory) for storing display data, a source driver, a gate driver, a VCOM driver and an output voltage VrefL of the reference voltage generating circuit. The circuit includes a circuit for generating a voltage for driving each driver (RAM step-down circuit, source voltage generation circuit, gate voltage generation circuit, VCOM voltage generation circuit) and a driver control circuit.
上記ソース電圧発生回路は、LCD(液晶)パネルの画素に供給される表示データに対応した階調電圧VS0〜VSnを生成する。ゲート電圧発生回路は、画素を選択するためのゲート電圧の選択/非選択電圧VGH,VGLを発生させる。VCOM電圧は、液晶パネルのコモン電極に与えられるコモン電圧VCOMH,VCOMLを発生させる。ソースドライバは、表示データに対応して階調電圧VS0〜VSnの中の1つの電圧Siを出力する。ゲートドライバは、走査動作に対応した選択信号を受けて、画素の選択/非選択信号Gjを出力する。VCOMドライバは、液晶画素を交流駆動するために正電圧と負電圧のフィールドに対応して電圧VCOMを切り替える。 The source voltage generation circuit generates gradation voltages VS0 to VSn corresponding to display data supplied to pixels of an LCD (liquid crystal) panel. The gate voltage generation circuit generates gate voltage selection / non-selection voltages VGH and VGL for selecting a pixel. The VCOM voltage generates common voltages VCOMH and VCOML applied to the common electrode of the liquid crystal panel. The source driver outputs one voltage Si among the gradation voltages VS0 to VSn corresponding to the display data. The gate driver receives a selection signal corresponding to the scanning operation and outputs a pixel selection / non-selection signal Gj. The VCOM driver switches the voltage VCOM corresponding to a positive voltage field and a negative voltage field in order to AC drive the liquid crystal pixels.
この実施例LCDドライバ回路においては、基準電圧発生回路の基準電圧VrefLを基に各ドライバ回路を駆動する電圧VDL,VS0〜VSn,VGH,VGL,VCOMH,VCOML等を与えることにより、外部電源電圧Vciの変動や温度変化などの外的要因によらず、トリミングを行わずに安定に各ドライバを駆動して、LCDパネルに信号を供給することができる。 In this embodiment LCD driver circuit, the external power supply voltage Vci is provided by applying voltages VDL, VS0 to VSn, VGH, VGL, VCOMH, VCOML, etc. for driving each driver circuit based on the reference voltage VrefL of the reference voltage generating circuit. Regardless of external factors such as fluctuations in temperature and temperature changes, signals can be supplied to the LCD panel by driving each driver stably without performing trimming.
図61には、この発明に係る基準電圧発生回路の応用例を説明するためのブロック図が示されている。この実施例では、アナログ/デジタル変換器(ADC)への応用例に向けられている。この発明に係る基準電圧発生回路で形成された基準電圧VrefLを基に、増幅回路A10と、出力MOSFETM10及び帰還抵抗R10,R11からなる電圧変換回路にて所望電圧に変換し、最大電圧VRTと最小電圧VRBを形成し、それを抵抗分割回路により分割して複数の参照電圧を形成し、アナログ入力AINとレベル比較してデジタル出力D0〜Dnを形成する。この実施例では、上記ADCを内蔵する半導体集積回路装置のチップ外部から基準電圧VrefLを供給する必要がなくなる。そして、基準電圧VrefLを0.8V程度に設定することにより、電源電圧VCCが約1V程度の低電圧で動作することも可能となる。 FIG. 61 is a block diagram for explaining an application example of the reference voltage generating circuit according to the present invention. This embodiment is directed to an application to an analog / digital converter (ADC). Based on the reference voltage VrefL formed by the reference voltage generating circuit according to the present invention, the voltage is converted into a desired voltage by the amplifier circuit A10, the voltage conversion circuit comprising the output MOSFET M10 and the feedback resistors R10 and R11, and the maximum voltage VRT and the minimum A voltage VRB is formed and divided by a resistor dividing circuit to form a plurality of reference voltages, and compared with the analog input AIN to form digital outputs D0 to Dn. In this embodiment, it is not necessary to supply the reference voltage VrefL from the outside of the chip of the semiconductor integrated circuit device incorporating the ADC. By setting the reference voltage VrefL to about 0.8V, the power supply voltage VCC can be operated at a low voltage of about 1V.
図62には、この発明に係る基準電圧発生回路の他の応用例を説明するためのブロック図が示されている。この実施例では、デジタル/アナログ変換器(DAC)への応用例に向けられている。この発明に係る基準電圧発生回路で形成された基準電圧VrefLを基に、増幅回路A11と出力MOSFETM11及び帰還抵抗R12からなる電圧−電流変換回路にて所望の基準電流Iref (=VrefL/R12)を形成し、かかる基準電流Iref を基に2進の重みを持つ電流を形成し、それをデジタル入力信号D0〜Dnに対応して合成して、抵抗に流すことによりアナログ出力電圧AOUTを得ることができる。この実施例でも、上記DACを内蔵する半導体集積回路装置のチップ外部から基準電圧VrefLを供給する必要がなくなる。そして、前記同様に基準電圧VrefLを0.8V程度に設定することにより、電源電圧VCCが約1V程度の低電圧で動作することも可能となる。 FIG. 62 is a block diagram for explaining another application example of the reference voltage generating circuit according to the present invention. This embodiment is directed to an application to a digital / analog converter (DAC). Based on the reference voltage VrefL formed by the reference voltage generating circuit according to the present invention, a desired reference current Iref (= VrefL / R12) is obtained by a voltage-current conversion circuit including an amplifier circuit A11, an output MOSFET M11, and a feedback resistor R12. The analog output voltage AOUT is obtained by forming a current having a binary weight based on the reference current Iref, synthesizing the current corresponding to the digital input signals D0 to Dn, and flowing the current through a resistor. it can. Also in this embodiment, it is not necessary to supply the reference voltage VrefL from the outside of the chip of the semiconductor integrated circuit device incorporating the DAC. Similarly to the above, by setting the reference voltage VrefL to about 0.8V, it is possible to operate with the power supply voltage VCC as low as about 1V.
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、トランジスタQ1とQ2には、同じ電流を流しておいて、面積比により電流密度差を設けるもの他、トランジスタQ1とQ2を同じサイズとし、エミッタ電流を一定の比率で流すようにしてもよい。また、面積比と電流比の組み合わせとしてもよい。この発明は、CMOSプロセスで形成される半導体集積回路装置に搭載される定電圧発生回路、あるいは基準電圧発生回路を内蔵し、CMOSプロセスで形成される半導体集積回路装置に広く利用することができる。 Although the invention made by the inventor has been specifically described based on the above embodiment, the present invention is not limited to the above embodiment, and various modifications can be made without departing from the scope of the invention. For example, the transistors Q1 and Q2 may be made to have the same current flow and a current density difference depending on the area ratio, but the transistors Q1 and Q2 may have the same size and the emitter current may flow at a constant ratio. . Also, a combination of area ratio and current ratio may be used. The present invention incorporates a constant voltage generation circuit or a reference voltage generation circuit mounted on a semiconductor integrated circuit device formed by a CMOS process, and can be widely used for a semiconductor integrated circuit device formed by a CMOS process.
Q0,Q1〜Q3…トランジスタ、M0〜M48…MOSFET、Ra,Rb,R1〜R52…抵抗、C11,Cp1, Cp2…キャパシタ、Rp1, Rp2…抵抗、AMP,AMP1,AMP2…差動増幅回路、STRT…スタートアップ回路、BGR…バンドギャップ部、C(n+)…コレクタ、B(p+)…ベース、E(n+)…エミッタ、dwel…n型ディープウェル、pwel…p型ウェル、nwel…n型ウェル、SGI…絶縁層(素子分離)、n+…半導体領域、p+…半導体領域、G…ゲート、M1〜M24…MOSFET、SW…スイッチ、CMP…電圧比較回路、A1〜A6,A11,A12…増幅回路、ADC…アナログ/デジタル変換回路、DAC…デジタル/アナログ変換回路。 Q0, Q1-Q3 ... transistor, M0-M48 ... MOSFET, Ra, Rb, R1-R52 ... resistor, C11, Cp1, Cp2 ... capacitor, Rp1, Rp2 ... resistor, AMP, AMP1, AMP2 ... differential amplifier circuit, STRT ... start-up circuit, BGR ... band gap part, C (n +) ... collector, B (p +) ... base, E (n +) ... emitter, dwel ... n-type deep well, pwel ... p-type well, nwel ... n-type well, SGI: insulating layer (element isolation), n + ... semiconductor region, p + ... semiconductor region, G ... gate, M1 to M24 ... MOSFET, SW ... switch, CMP ... voltage comparison circuit, A1-A6, A11, A12 ... amplification circuit, ADC: analog / digital conversion circuit, DAC: digital / analog conversion circuit.
Claims (14)
上記第1トランジスタのエミッタ面積よりもエミッタ面積が大きい第2トランジスタと、
エミッタが上記第1電源電圧端子に接続され、ベースとコレクタとが共通接続された第3トランジスタと、
MOSFETにより構成され、上記第1トランジスタのコレクタ電圧と上記第2トランジスタのコレクタ電圧が供給される第1増幅回路と、
上記第2トランジスタのエミッタと上記第1電源電圧端子との間に接続された第1抵抗素子と、
上記第1、第2及び第3トランジスタに所定の電流を供給する電流源回路と、
第2抵抗素子とを備え、
上記第1トランジスタのベースと上記第2トランジスタのベースは、共通に接続されて上記第1増幅回路の出力電圧に対応した電圧が供給され、
上記第2抵抗素子は、上記第3トランジスタと上記第1電源電圧端子又は第2電源電圧端子側に直列形態に接続され、
上記第3トランジスタと上記第2抵抗素子の直列回路で発生する電圧を基準電圧とする基準電圧発生回路を有する半導体集積回路装置。 A first transistor having an emitter connected to a first power supply voltage terminal ;
A second transistor having an emitter area larger than that of the first transistor ;
A third transistor having an emitter connected to the first power supply voltage terminal and a base and a collector commonly connected;
A first amplifier circuit configured by a MOSFET and supplied with the collector voltage of the first transistor and the collector voltage of the second transistor ;
A first resistance element connected between the emitter of the second transistor and the first power supply voltage terminal ;
A current source circuit for supplying a predetermined current to the first, second and third transistors ;
A second resistance element;
The base of the first transistor and the base of the second transistor are connected in common and supplied with a voltage corresponding to the output voltage of the first amplifier circuit,
Upper Symbol second resistance element is connected to the third transistor and the first power supply voltage terminal or series configuration to a second power supply voltage terminal side,
The semiconductor integrated circuit device having a reference voltage generating circuit as a reference voltage a voltage generated by the series circuit of the upper Symbol third transistor and the second resistor element.
上記第1トランジスタのエミッタ面積よりもエミッタ面積が大きい第2トランジスタと、A second transistor having an emitter area larger than that of the first transistor;
エミッタが上記第1電源電圧端子に接続され、ベースとコレクタとが共通接続された第3トランジスタと、A third transistor having an emitter connected to the first power supply voltage terminal and a base and a collector commonly connected;
上記第2トランジスタのコレクタ電圧がゲートに供給され、ソースが第2電源電圧端子に接続された増幅MOSFETと、An amplification MOSFET in which the collector voltage of the second transistor is supplied to the gate and the source is connected to the second power supply voltage terminal;
上記第1、第2及び第3トランジスタに所定の電流を供給する電流源回路と、A current source circuit for supplying a predetermined current to the first, second and third transistors;
上記第2トランジスタのエミッタと上記第1電源電圧端子との間に接続された第1抵抗素子と、A first resistance element connected between the emitter of the second transistor and the first power supply voltage terminal;
第2抵抗素子と、A second resistance element;
上記増幅MOSFETのドレインと上記第1電源電圧端子との間に設けられ、ベースとコレクタとが共通接続された第4トランジスタとを備え、A fourth transistor provided between the drain of the amplification MOSFET and the first power supply voltage terminal and having a base and a collector commonly connected;
上記第1、第2及び第4トランジスタのベースが共通接続され、The bases of the first, second and fourth transistors are connected in common,
上記第2抵抗素子は、上記第3トランジスタと上記第1電源電圧端子又は上記第2電源電圧端子側に直列形態に接続され、The second resistance element is connected in series to the third transistor and the first power supply voltage terminal or the second power supply voltage terminal side,
上記第3トランジスタと上記第2抵抗素子の直列回路で発生する電圧を基準電圧とする基準電圧発生回路を有する半導体集積回路装置。A semiconductor integrated circuit device having a reference voltage generation circuit using a voltage generated in a series circuit of the third transistor and the second resistance element as a reference voltage.
上記第1トランジスタのエミッタ面積よりもエミッタ面積が大きい第2トランジスタと、A second transistor having an emitter area larger than that of the first transistor;
エミッタが上記第1電源端子に接続され、ベースとコレクタとが共通接続された第3トランジスタと、A third transistor having an emitter connected to the first power supply terminal and a base and a collector commonly connected;
MOSFETにより構成され、上記第1トランジスタのコレクタ電圧と所定のバイアス電圧とが供給された第1増幅回路と、A first amplifier circuit configured by a MOSFET and supplied with a collector voltage of the first transistor and a predetermined bias voltage;
上記第1、第2及び第3トランジスタに所定の電流を供給する電流源回路と、A current source circuit for supplying a predetermined current to the first, second and third transistors;
上記第2トランジスタのエミッタと上記第1電源電圧端子との間に接続された第1抵抗素子と、A first resistance element connected between the emitter of the second transistor and the first power supply voltage terminal;
第2抵抗素子とを備え、A second resistance element;
上記第1トランジスタのベースと上記第2トランジスタのベースは、共通に接続されて上記第1増幅回路の出力電圧に対応した電圧が供給され、The base of the first transistor and the base of the second transistor are connected in common and supplied with a voltage corresponding to the output voltage of the first amplifier circuit,
上記第2抵抗素子は、上記第3トランジスタと上記第1電源電圧端子又は第2電源電圧端子側に直列形態に接続され、The second resistance element is connected in series to the third transistor and the first power supply voltage terminal or the second power supply voltage terminal side,
上記第3トランジスタと上記第2抵抗素子の直列回路で発生する電圧を基準電圧とする基準電圧発生回路を有する半導体集積回路装置。A semiconductor integrated circuit device having a reference voltage generation circuit using a voltage generated in a series circuit of the third transistor and the second resistance element as a reference voltage.
第3抵抗素子を更に備え、
上記第3抵抗素子は、上記直列回路に対して並列に接続されていることを特徴とする半導体集積回路装置。 In claims 1 to 3 ,
A third resistance element;
The third resistor element, a semiconductor integrated circuit device characterized by being connected in parallel to the series circuit.
上記第1トランジスタと上記第3トランジスタは、同じエミッタ面積を備え、
上記第1乃至第3トランジスタには同じ電流値の電流が流れるようにされる半導体集積回路装置。 In claims 1 to 3 ,
The first transistor and the third transistor, with the same emitter area,
The above first to third transistor semiconductor integrated circuit device which is to flow a current having the same current value.
上記第1、第2及び第3トランジスタは、上記第1増幅回路を構成するCMOS回路のプロセスで形成される半導体領域を利用して構成される半導体集積回路装置。 In claim 1 or 3 ,
The first, second, and third transistors are semiconductor integrated circuit devices configured using a semiconductor region formed by a process of a CMOS circuit that constitutes the first amplifier circuit.
上記電流源回路は、上記第1又は第2トランジスタのコレクタ電流を入力電流とするMOSFETで構成された電流ミラー回路である半導体集積回路装置。 In claims 1 to 3 ,
Upper SL current source circuit, the semiconductor integrated circuit device is a current mirror circuit composed of MOSFET to the input current to the collector current of the first or second transistor.
上記電流源回路は、The current source circuit is
複数のMOSFETと、A plurality of MOSFETs;
第2増幅回路とを有し、A second amplifier circuit,
上記第2増幅回路は、上記第2トランジスタのコレクタ電圧が供給され、その出力電圧を上記複数のMOSFETのゲートに供給する半導体集積回路装置。The semiconductor integrated circuit device, wherein the second amplifier circuit is supplied with the collector voltage of the second transistor and supplies the output voltage to the gates of the plurality of MOSFETs.
上記バイアス電圧は、上記第1電源電圧端子と上記第2電源電圧端子との間に直列形態に設けられた電流源と抵抗手段からなるバイアス電圧発生回路で形成される半導体集積回路装置。 In claim 3 ,
The semiconductor integrated circuit device, wherein the bias voltage is formed by a bias voltage generating circuit comprising a current source and a resistance means provided in series between the first power supply voltage terminal and the second power supply voltage terminal.
上記バイアス電圧は、上記第1電源電圧端子と上記第2電源電圧端子との間に設けられたNチャネルMOSFETとPチャネルMOSFETの電流ミラー回路の出力電流が相互に入力電流とされるカレントミラー回路で形成される半導体集積回路装置。 In claim 3 ,
The bias voltage is a current mirror circuit in which an output current of a current mirror circuit of an N-channel MOSFET and a P-channel MOSFET provided between the first power supply voltage terminal and the second power supply voltage terminal is used as an input current. A semiconductor integrated circuit device formed of
上記バイアス電圧は、
上記第1増幅回路の出力電圧がベース,コレタクに供給され、エミッタが上記第1電源電圧端子に接続された第5トランジスタと、上記第2増幅回路の出力電圧がゲートに供給され、ソースが上記第2電源電圧端子に接続されたMOSFETとの直列回路で形成される半導体集積回路装置。 In claim 8 ,
The bias voltage is
The output voltage of the first amplification circuit base, is supplied to Koretaku, a fifth transistor having an emitter connected to said first power supply voltage terminal, the output voltage of the second amplification circuit is supplied to the gate, source There semiconductor integrated circuit device formed by a series circuit of the M OSFET connected to said second power supply voltage terminal.
上記MOSFETは、第1導電型の半導体基板に形成された第2導電型ウェル領域及び第1導電型ウェル領域と、上記第2導電型領域に形成された第1導電型MOSFETと、上記第1導電型ウェル領域に形成された第2導電型MOSFETからなり、
上記第1トランジスタと第2トランジスタは、上記MOSFETを構成する第2導電型MOSFETのソース,ドレイン拡散層を形成する工程で形成された拡散層をコレクタ及びエミッタとし、上記コレクタとエミッタとしての拡散層が形成される第1導電型ウェル領域をベースとして動作する横型構造のバイポーラトランジスタである半導体集積回路装置。 In claim 6 ,
The MOSFET includes a second conductivity type well region and a first conductivity type well region formed in a first conductivity type semiconductor substrate, a first conductivity type MOSFET formed in the second conductivity type region, and the first conductivity type. A second conductivity type MOSFET formed in the conductivity type well region;
In the first transistor and the second transistor, the diffusion layer formed in the step of forming the source and drain diffusion layers of the second conductivity type MOSFET constituting the MOSFET is used as a collector and an emitter, and the diffusion layer as the collector and the emitter is used. A semiconductor integrated circuit device, which is a lateral bipolar transistor that operates on the basis of a first conductivity type well region in which is formed.
上記MOSFETは、第1導電型の半導体基板に形成された第2導電型ウェル領域及び第1導電型ウェル領域と、上記第2導電型ウェル領域に形成された第1導電型MOSFETと、上記第1導電型領域に形成された第2導電型MOSFETからなり、上記第2導電型MOSFETが形成された第1導電型ウェル領域を上記第1導電型の半導体基板から電気的に分離するための深い深さの第2導電型ウェル領域を有し、
上記第1トランジスタと第2トランジスタは、上記第1導電型MOSFETのソース,ドレイン拡散層を形成する工程で形成された第2導電型拡散層をエミッタとし、上記エミッタを構成する第2導電型拡散層が形成された第1導電型ウェル領域をベートとし、上記ベースを構成する第1導電型ウェル領域を上記第1導電型の半導体基板から電気的に分離するために設けられた深い深さの第2導電型ウェル領域をコレクタとして用いる縦型構造のバイポーラトランジスタである半導体集積回路装置。 In claim 6 ,
The MOSFET includes a second conductivity type well region and a first conductivity type well region formed in a first conductivity type semiconductor substrate, a first conductivity type MOSFET formed in the second conductivity type well region, and the first conductivity type MOSFET. A second conductivity type MOSFET formed in a first conductivity type region, for deeply isolating the first conductivity type well region in which the second conductivity type MOSFET is formed from the first conductivity type semiconductor substrate; A second conductivity type well region having a depth;
The first transistor and the second transistor have a second conductivity type diffusion layer formed in the step of forming a source / drain diffusion layer of the first conductivity type MOSFET as an emitter, and a second conductivity type diffusion that constitutes the emitter. The first conductivity type well region in which the layer is formed is used as a bait, and the first conductivity type well region constituting the base is deeply provided to electrically isolate the first conductivity type well region from the first conductivity type semiconductor substrate. A semiconductor integrated circuit device which is a bipolar transistor having a vertical structure using a second conductivity type well region as a collector.
上記第1トランジスタは、1つのトランジスタから構成され、
上記第2トランジスタは、上記第1トランジスタに対応した単位トランジスタを複数個並列接続して構成される半導体集積回路装置。 In claim 13 ,
The first transistor is composed of one transistor,
The second transistor is a semiconductor integrated circuit device configured by connecting a plurality of unit transistors corresponding to the first transistor in parallel.
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