JP5052528B2 - 半導体プロセスにおけるナノリソグラフィ技法を利用した単電子トランジスタ（ｓｅｔ）を作製する方法 - Google Patents

Description

本発明は、２００５年１２月３０日に出願された米国特許仮出願シリアル番号第７５４，６１４号の利益を主張する。

本発明は、ナノスケールの単電子トランジスタ（ＳＥＴ）の作製に関し、詳細には、ナノ構造の作製に関する既存の設備における物理的限界を克服し、その結果、大量生産におけるコスト効果の目的を達成するために、ナノ構造のＳＥＴを精密に作製することができるのみならず、島電極、ドレイン電極、ソース電極およびゲート電極内の各ナノ量子ドットの全ての相対的位置およびサイズを精密に制御し、室温の工程で作製することが可能な、半導体プロセスにおけるナノリソグラフィ技法およびエッチング技法を利用するＳＥＴの作製方法に関する。

ナノエレクトロニクス技術は主として、数個から数十個の電子の範囲内にある、量子効果を備えたナノエレクトロニクス要素の動作電流を有し、その結果動作実施におけるそのエネルギー消費が極めて低いため、将来の新しい時代の超小型電子技術の核とみなされている。現在の半導体の超小型電子要素と比較して、そのエネルギー消費を実質的に減少させることができるのみならず、パルス周波数（すなわち操作速度）が相対的に向上する。単電子トランジスタ（ＳＥＴ）は、次世代のマイクロプロセッサの可能性の高い中核とみなされ、その主要な作用基盤は、クーロンブロッケード効果および単電子トンネル効果の物理的効果によるものである。

２０世紀の中頃、クーロンブロッケード効果および単電子トンネル効果の両方の物理的効果は、既に理論上予想されており、クーロンブロッケード効果は、１９８０年代において固体物理学が確認した重要な物理的現象の１つであった。物理システムがナノスケールに達するまで縮小されると、このようなシステム内の帯電および放電プロセスは、離散的となる、つまり量子化される。電子を帯電するための帯電エネルギー（Ｅｃ）は、[ｅ^２／２Ｃ]であり、ここでｅは、電子の電荷であり、Ｃは、このような物理システムの静電容量である。Ｃの方が小さい場合、Ｅｃの方がより大きくなり、したがってこれはクーロンブロッケードエネルギーと呼ばれる。このような状況のシステムでは、帯電および放電電子は、集団のグループ式の方法ではなく、電子１つずつの方法で単に輸送することができ、ナノスケールシステムの個々の方法における単電子輸送の特徴は、クーロンブロッケード効果と呼ばれる。また、２つの量子ポイントがその間に、「トンネル障壁」を備える「トンネル接合」によって接続される場合、単一の電子がトンネル障壁を通って１量子ポイントから進み、他の量子ポイントに到達する。これは、「量子トンネル効果」と呼ばれる。電子トンネルが１量子ポイントからトンネル障壁を通って、他の量子ポイントに到達することができるように、電子のエネルギー（ｅＶ）は、電子の（Ｅｃ）を超える必要があり、つまり（ｅＶ）＜（ｅ／２Ｃ）であり、Ｃは、両方の量子ポイントの間のトンネル接合の静電容量である。２０世紀の８０年代までに、人々は、極低温での電子構成要素の回路で、これらの効果の利用を首尾よく実現することができた。これは数十年にわたる理論の後であり、その理由としては、人間の技術が、極めて小さい電極の形成のみならず、このような電極を正確に配置するのに十分に発達していないからである。クーロンブロッケード効果および単電子トンネル効果の直接の用途は、単電子トランジスタ（ＳＥＴ）の設計および作製である。ＳＥＴ構成要素の特徴的利点は、低エネルギー消費、高温感度、および集積化のし易さであり、その結果、マイクロエレクトロニクス構成要素の後、最も将来性のある新規のナノ構成要素の１つとみなされる。

図１を参照すると、既に公開されている単電子トランジスタ（ＳＥＴ）の基本的回路図は、ソース電極Ｓ、ドレイン電極Ｄおよびゲート電極Ｇの三極管、ならびにソース電極Ｓとドレイン電極Ｄの間に位置する島電極Ｉである。島電極に関して、その静電容量は極めて小さく、そのサイズは相対的にナノスケールであり、さらに量子ドットＱＤのクーロンブロッケード効果およびその両端でのトンネル接合を有する。この構造の特徴は、量子ポイント内の離散したエネルギー準位にあり、その結果電子は、ソース電極Ｓ量子ポイントおよびドレイン電極Ｄ量子ポイントのフェルミ準位が量子ドット内のエネルギー準位と一致した状態でのみ、ソース電極Ｓ量子ポイントからドレイン電極Ｄ量子ポイントまでトンネルすることができる。これにより、各回のトンネルする電子の数は、毎回１つの単一の電子のみがトンネルする最適な方法になるまで制御することができる。したがって、ＳＥＴの総体的性能および収率は、ｄｌ、ｄ２およびｄ３、ならびにそれ自体のサイズに影響され、ｄ１はソース電極Ｓと島電極Ｉの間の距離で、ｄ２はドレイン電極Ｄと島電極Ｉの間の距離であり、ｄ３はゲート電極Ｇと島電極Ｉの間の距離である。現在の技術レベルに関して、上記の要件を実現するのは困難である。上述した技術的困難さの他に、作製コストが高いことが、ＳＥＴがまだ半導体および電子工学産業による大量生産に適さない主な理由である。

さらに図２から図４に示されるように、ナノ構造は従来のナノリソグラフィから生成される。作製ステップは以下のようになる。（Ａ）：まず、予想されるナノパターンＱをフォトマスクＭの上に配置し、次にフォトマスクＭを、フォトレジスト２が散布された（図２に示される）基板１の頂部面上に置く。（Ｂ）：フォトマスクＭ上のナノパターンＱに光ビームを通過させ、ナノアパーチャ３構造体（図３に示される）を画定するために露光および現像することによって、基板１の上に広がるフォトレジスト２の上にナノパターンＱと同様のパターンを有する。（Ｃ）堆積物供給デバイス３０によって、ガス分子または原子状態の堆積物質Ｂをナノアパーチャ３の周辺および底部に直接堆積させる（図４のＸ図およびＹ図に示す）。（Ｄ）最後に、溶液によってフォトレジスト２を選択的に除去し、これにより基板１の表面上にナノ量子ドット４構造を形成する（図４のＺ図に示す）。上述した従来のプロセスは、既存のフォトリソグラフィの精度の範囲内に限定され、その結果、現在の最高精度のナノスケールは、６０から６５ｍｍを達成し得るのみである。したがって、パターン転写フォトリソグラフィのフォトマスクＭからのナノアパーチャ３は、６０ｎｍを超える。したがって、これらの装置から作製されるナノ量子ドット４のナノスケールもやはり、相対的に６０ｎｍを超える。したがって、ナノ構造の従来のナノデバイスの物理的サイズの限界は、依然として６０ｎｍを超える範囲内である。したがって、ナノアパーチャ３のナノスケールをより小さくするこの障害をどのように克服するかが、多様な分野における全ての専門家の切迫した極めて重大な技術的に困難な問題となっている。解法は、大量生産およびコスト効果の高い経済的な原理での産業上の実際の実現の可能性に影響され、その結果技術的克服における手段の選択は、さらに難しくなる。ナノ科学を理解する科学者およびナノ技術に精通する専門家は全て、１０ｎｍ、またはさらに１から２ｎｍより小さいデバイスを成功させることの利益を認識しているが、よりより解法または効果的な技術的克服は提案されず、公表または適用もされていない。

本発明は、半導体プロセスにおけるナノリソグラフィ技法を利用することによる単電子トランジスタ（ＳＥＴ）の作製方法を発明し、その主たる目的は、装置の正確さおよび精度において設計にいかなる変更および改変または修正もせずに、半導体プロセスの既存の設備を使用し、その結果ナノ構造ＳＥＴを精密に作製することができるだけでなく、現在の既存のナノリソグラフィに適合する方法で、島電極Ｉ、ドレイン電極Ｄ、ソース電極Ｓおよびゲート電極Ｇ内の各ナノ量子ドットの相対的位置、サイズ、構成および密度が全て正確に制御され、室温のプロセスで作製することができ、その結果大量生産における高いコスト効率を実現することである。

本発明の他の目的は、以下の処理ステップを有する、半導体プロセスにおけるナノリソグラフィ技法を利用する単電子トランジスタ（ＳＥＴ）の作製方法を提供することである。（ａ）まず、ガス分子または原子状態の密封物質を、基板上に形成されたナノ円筒形孔の頂部開口上に堆積させ、その結果、頂部開口の直径が徐々に縮小して、その開口の直径が頂部開口のものより小さい縮小されたナノアパーチャとなる。（ｂ）基板を水平方向に維持し、ガス分子または原子状態の堆積物質を縮小されたナノアパーチャに向かって垂直に向くように整列させ、その結果、堆積物質が縮小されたナノアパーチャを通過することによって、縮小されたナノアパーチャのものと同一の直径を有する島電極ナノ量子ドットが、ナノ円筒形孔の基板の表面上の予想される位置に直接堆積する。（ｃ）ガス分子または原子状態の堆積物質の出力をこれまでと同様の方向に維持し、基板を縮小されたナノアパーチャを中心とする傾斜角へ右側に傾け、縮小されたナノアパーチャを再度通過する堆積物質によって、基板の表面上の既存の島電極の予想される右の位置にドレイン電極ナノ量子ドットが堆積する。（ｄ）ガス分子または原子状態の堆積物質の出力をこれまでと同様の方向に維持し、基板を縮小されたナノアパーチャを中心とする傾斜角へ左側に傾け、縮小されたナノアパーチャを再度通過する堆積物質によって、基板の表面上の既存の島電極の予想される左の位置にソース電極ナノ量子ドットが堆積する。（ｅ）ガス分子または原子状態の堆積物質の出力を以前と同様の方向に維持し、基板を縮小されたナノアパーチャを中央軸として傾斜角θと連携する回転角に時計回りに回転させ、縮小されたナノアパーチャを再度通過する堆積物質によって、基板の表面上の既存の島電極の予想される前方位置にゲート電極ナノ量子ドットが堆積する。（ｆ）最後に、溶液リンス（すなわちウエットエッチング）またはガスエッチング（すなわちドライエッチング）によって、基板上のフォトレジスト内のナノ円筒形孔を除去し、これにより、ナノスケールの島電極ナノ量子ドット、ドレイン電極ナノ量子ドット、ソース電極ナノ量子ドットおよびゲート電極ナノ量子ドットを含むＳＥＴ（単電子トランジスタ）が、基板の表面上に直接作製される。

図５を参照すると、既存のナノ円筒形孔１０が、ビルドアップまたはビルドダウン法により、従来のプロセスにより作製されている。従来のナノ円筒形孔１０の最小サイズは、６０ｎｍまたは６０ｎｍを超える。代替の作製プロセスは、実装を実現するためにフォトリソグラフィ、ナノインプリント、分子線エピタキシィ（ＭＢＥ）、エピタキシィ法における有機金属化学気相蒸着法（ＭＯＶＣＤ）のいずれかであってよい。しかしながら、これらの上述の従来技術の方法は、その特徴およびノウハウが本発明によって後に求められたり要求されることがないため、本明細書に詳細に記載されない。

図５から図１３を参照すると、本発明での半導体プロセスにおけるナノリソグラフィ技法を利用する単電子トランジスタ（ＳＥＴ）の作製方法のプロセスステップは、以下を有する。

（ａ）密封材、すなわちガス分子または原子状態の密封物質Ａを、基板１のフォトレジスト２の上に形成された（図５のＢ−Ｂ図で示される）ナノ円筒形孔１０の頂部開口の上に堆積させ、その結果頂部開口１１の直径が次第に縮小され、開口直径が、頂部開口１１のものより小さい縮小されたナノアパーチャ２０となる（図６および図７に示される）。（ｂ）基板１を水平方向に維持し、ガス分子または原子状態の堆積物質Ｂを縮小されたナノアパーチャ２０に垂直に向くように整列させ、その結果、縮小されたナノアパーチャ２０を通過する堆積物質Ｂによって、縮小されたナノアパーチャ２０のものと同一の直径を有する島電極Ｉナノ量子ドット４０が、ナノ円筒形孔１０の基板１の表面上の予想位置に直接堆積する（図９に示される）。
（ｃ）ガス分子または原子状態の堆積物質Ｂの出力をそれまでと同一の方向に維持し、縮小されたナノアパーチャ２０を中心として基板１を傾斜角θに右側に傾け、縮小されたナノアパーチャ２０を再び通過する堆積物質Ｂによって、基板１の表面上の既存の島電極Ｉの予想される右の位置に、ドレイン電極Ｄナノ量子ドット５０が堆積する（図１０および図１０の２−２の断面図に示される）。
（ｄ）ガス分子または原子状態の堆積物質Ｂの出力をそれまでと同一の方向に維持し、縮小されたナノアパーチャ２０を中心として基板１を傾斜角θ２に左側に傾け、縮小されたナノアパーチャ２０を再び通過する堆積物質によって、基板１の表面上の既存の島電極Ｉの予想される左の位置に、ソース電極Ｓナノ量子ドット６０が堆積する（図１１および図１１の３−３の断面図に示される）。
（ｅ）ガス分子または原子状態の堆積物質Ｂの出力を以前と同一の方向に維持し、縮小されたナノアパーチャ２０を中心軸として、基板を傾斜角θと連携する回転角 Φ に時計回りに回転させ、縮小されたナノアパーチャ２０を再び通過する堆積物質Ｂによって、ゲート電極Ｇナノ量子ドット７０が、基板１の表面上の既存の島電極Ｉの予想される前方位置に堆積する（図１２および図１２の４−４の断面図に示される）。
（ｆ）最後に、溶液リンス（すなわちウエットエッチング）またはガスエッチング（すなわちドライエッチング）によって、基板１上のフォトレジスト２内のナノ円筒形孔１０を除去し、これにより、ナノスケールの島電極Ｉナノ量子ドット４０、ドレイン電極Ｄナノ量子ドット５０、ソース電極Ｓナノ量子ドット６０およびゲート電極Ｇナノ量子ドット７０を含む単電子トランジスタ（ＳＥＴ）が、基板１の表面上に直接作製される（図１３の上面図に示される）。

ステップ（ｃ）の傾斜角θ１が、ステップ（ｄ）の傾斜角θ２と等しい場合、距離ｄ２はｄ１と等しい（図１３に示される）。またｄ３は、回転角Φの大きさによって調整される（図１２の４−４図に示される）。したがって、θ１、θ２、およびΦ内に容易に調整可能に配置することによって、共通の島電極Ｉナノ量子ドット４０と、ドレイン電極Ｄナノ量子ドット５０、ソース電極Ｓナノ量子ドット６０およびゲート電極Ｇナノ量子ドット７０と間のｄ１、ｄ２およびｄ３をそれぞれ、ユニット領域ごとに所望される密度に従って正確に実現することができる。ここでｄ１は、ソース電極Ｓナノ量子ドット６０と島電極Ｉナノ量子ドット４０の間の距離であり、ｄ２は、ドレイン電極Ｄナノ量子ドット５０と島電極Ｉナノ量子ドット４０の間の距離であり、ｄ３は、ゲート電極Ｇナノ量子ドット７０と島電極Ｉナノ量子ドット４０の間の距離である（図１３に示される）。さらに、各ナノ量子ドットが半導体、金属などそれぞれ異なる材料を有することが要求される場合でも、適合する異なる堆積物質Ｂを選択するだけで、それらを適合させることが可能であり、その結果本発明は、適用可能な分野および拡張がかなり広範であるだけでなく、全てのプロセスを室温で行うことができるため、実際に高い総合効果および低コストを有する。 さらに、上記のステップ（ｂ）、（ｃ）、（ｄ）および（ｅ）の手順は、必ずしも柔軟性のない順番通りのシーケンスである必要はなく、例えばステップ（ｃ）を最初のステップとして、ドレイン電極Ｄナノ量子ドット５０を完成させ、次に他の島電極Ｉナノ量子ドット４０、ソース電極Ｓナノ量子ドット６０およびゲート電極Ｇナノ量子ドット７０を引き続き完成させることも可能であり、それぞれの傾斜角θおよび回転角Φを適切に制御し適合させることによって、 上記の手順と同様の結果となる。

さらに、ナノ円筒形孔１０の頂部開口１１の上に縮小されたナノアパーチャ２０を形成する上記のステップ（ａ）を実行するサブステップ（図６に示される）は、以下の（１）まず、３Ｄの傾斜および回転が可能な傾斜回転コンソールＲの上に基板１を固定式に配置し、傾斜角θ（図６の図に示される）に傾斜回転コンソールＲを適合させる、すなわちナノ円筒形孔１０の頂部開口１１の中央線と、堆積供給デバイス４０の出力方向に挟まれる角度値は、（９０°−θ）であり、その結果、ガス分子または原子状態の密封物質Ａは、ナノ円筒形孔１０の頂部開口１１の端縁部上に部分的に堆積することができる（図６の図、およびＡで印を付けられた対応する図に示される）ステップ、および
（２）傾斜回転コンソールＲを傾斜角θの勾配に維持し、徐々にそれを完全に一回転させ（図ｂ、ｃ、ｄ、ｅ、ｆおよび図６の対応する側面図にそれぞれ示される）、これにより、ガス分子または原子状態の密封材、すなわち密封物質Ａが堆積することによって、頂部開口１１のものより小さい直径を有する縮小されたナノアパーチャ２０が、ナノ円筒形孔１０の頂部開口１１の上に形成される（図ｇおよび図６の対応する側面図に示される）ステップを含む。

上述のサブステップ（２）において、縮小されたナノアパーチャ２０内でより小さなオリフィス直径を得るために、傾斜回転コンソールＲの回転数を増加させることができる。さらに、縮小されたナノアパーチャ２０内のオリフィス直径のサイズは、傾斜回転コンソールＲの回転速度の制御における基準として作用するように、膜厚計器によってリアルタイムで監視することができる。したがって、このような方法で縮小されたナノアパーチャ２０内のオリフィス直径の予想サイズを実現することができることから、予想される以後の多様な仕様の島電極Ｉナノ量子ドット４０、ドレイン電極Ｄナノ量子ドット５０、ソース電極Ｓナノ量子ドット６０およびゲート電極Ｇナノ量子ドット７０のナノ構造を適合させることができる。

さらに、上記のステップ（ａ）におけるガス分子または原子状態の堆積物質Ｂの出力は、堆積供給デバイス３０によって供給される。ガス分子または原子状態の堆積物質Ｂが直線の経路の様式で縮小されたナノアパーチャ２０内を通過するように規制するために、堆積供給デバイス３０と縮小されたナノアパーチャ２０の間にコリメータＹを設置することができ（図８に示される）、その結果ガス分子または原子状態の堆積物質Ｂの移動方向が、より凝集的になる。これにより、基板１の表面上に形成する島電極Ｉナノ量子ドット４０、ドレイン電極Ｄナノ量子ドット５０、ソース電極Ｓナノ量子ドット６０およびゲート電極Ｇナノ量子ドット７０の信頼性が向上する。

さらに図１４から図１７を参照すると、ドレイン電極Ｄナノ量子ドット５０を他の電子要素または導電ワイヤに適合させて接続することができるように、上述のステップ（ｃ）において傾斜角θ４を右側に徐々に増大させることによってそのサイズを拡張するまたは拡幅する必要があり、その結果、連続してガス分子または原子状態の堆積物質Ｂを縮小されたナノアパーチャ２０内に通過させることによって、バー形状のドレイン電極Ｄナノロッド５０ａが徐々に堆積され形成される（図１４および図１４の５−５図に示される）。同様に上述のステップ（ｄ）において、左側の傾斜角θ５を徐々に増大させ、その結果、連続してガス分子または原子状態の堆積物質Ｂを縮小されたナノアパーチャ２０内に通過させることによって、バー形状のソース電極Ｓナノロッド６０ａが徐々に堆積され形成される（図１５および図１５の６−６図に示される）。上述のステップ（ｅ）に関して、回転角Φ と連携して傾斜角θをさらに徐々に増加させることができ、その結果、連続してガス分子または原子状態の堆積物質Ｂを縮小されたナノアパーチャ２０内に通過させることによって、バー形状のゲート電極Ｇナノロッド７０ａが次第に堆積され形成される（図１６および図１６の７−７図に示される）。上述のステップの作製プロセスによって、他の電子要素または導電ワイヤとの接続に適合性のあるＳＥＴ（単電子トランジスタ）を首尾よく形成することができる。
さらに図１８から図２２を参照すると、ドレイン電極Ｄナノロッド５０ａ、ソース電極Ｓナノロッド６０ａおよびゲート電極Ｇナノロッド７０ａの各ナノロッドの端部をそれぞれ拡幅するために、上述のステップ（ｃ）、（ｄ）および（ｅ）における回転各Φ１、Φ２、 Φ３ および Φ４を制御可能な調整方法で徐々に増大させることができ、その結果、ドレイン電極Ｄナノロッド５０ａ、ソース電極Ｓナノロッド６０ａおよびゲート電極Ｇナノロッド７０ａの各ナノロッドの拡幅された端部を含むＳＥＴが首尾よく実現される。 結論として、本発明の単電子トランジスタ（ＳＥＴ）を作製する方法を採用し、傾斜角θ、回転角Φおよび縮小されたナノアパーチャの直径を好適に調整することによって、現在既存のナノリソグラフィに適合可能な方法で、島電極Ｉ、ドレイン電極Ｄ、ソース電極Ｓおよびゲート電極Ｇ内の各ナノ量子ドット全ての位置、サイズ、構成および密度を精密が制御され、室温のプロセスで作製することができ、その結果、大量生産において極めて簡素でコスト効果の高いものとなり、さらにＳＥＴ（単電子トランジスタ）の作製プロセスおよび技術における技術的克服となる。したがって、本発明は、産業上の用途および利用に適合するだけでなく、実際の使用において、新規で進歩性のある実用的進歩の特許性の本質的な基準を有する。

単電子トランジスタ（ＳＥＴ）の基本的回路図である。 ナノリソグラフィプロセスの従来のパターン転写フォトリソグラフィによるフォトマスクおよび基板を示す斜視図である。 図２の線Ａ−Ａで切り取った断面図である。 従来の半導体プロセスにおけるナノリソグラフィによる、ナノ量子ドット構造の作製を示すフローチャートである。 従来の半導体プロセスにおけるナノリソグラフィによる、ナノ円筒形孔の配置を示す斜視図である。 本発明によるナノ円筒形孔の頂部上の縮小されたナノアパーチャの配置を示すフローチャートである。 本発明によるナノ円筒形孔の頂部上の縮小されたナノアパーチャの完成を示す断面図である。 本発明による基板の表面上でＳＥＴに成長するためのナノ量子ドットの配置を示す動作図である。 本発明による基板の表面上のＳＥＴのソース電極のナノ量子ドットの作製を示すフローチャートである。 本発明による基板の表面上のＳＥＴのドレイン電極のナノ量子ドットの作製示すフローチャートである。 本発明による基板の表面上のＳＥＴの島電極のナノ量子ドットの作製を示すフローチャートである。 本発明による基板の表面上のＳＥＴのゲート電極のナノ量子ドットの作製を示すフローチャートである。 本発明による基板の表面上のＳＥＴを作製するための全てのナノ量子ドットの完成を示す図である。 本発明による基板の表面上のＳＥＴのドレイン電極のナノロッドの作製を示す図である。 本発明による基板の表面上のＳＥＴのソース電極のナノロッドの作製を示す図である。 本発明による基板の表面上のＳＥＴのゲート電極のナノロッドの作製を示す図である。 本発明による基板の表面上のＳＥＴの島電極のナノ量子ドット、ドレイン電極のナノロッド、ソース電極のナノロッド、およびゲート電極のナノロッドの完成を示す図である。 本発明によるＳＥＴのドレイン電極のナノロッドの端部での拡幅プロセスでの作製を示す第１の動作図である。 本発明によるＳＥＴのドレイン電極のナノロッドの端部での拡幅プロセスでの作製を示す第２の動作図である。 本発明によるＳＥＴのソース電極のナノロッドの端部での拡幅プロセスでの作製を示す第１の動作図である。 本発明によるＳＥＴのソース電極のナノロッドの端部での拡幅プロセスでの作製を示す第２の動作図である。 本発明による基板の表面上のＳＥＴのドレイン電極、ソース電極およびゲート電極のナノロッドの端部での拡幅プロセスの完成を示す動作図である。

Claims (8)

1. 半導体プロセスにおけるナノリソグラフィ技法を利用する単電子トランジスタ（ＳＥＴ）の作製方法であって、以下の処理ステップ：
   （ａ）まず、密封材、すなわちガス分子または原子状態の密封物質を、基板上のフォトレジスト内に形成されたナノ円筒形孔の頂部開口上に堆積させ、その結果、前記頂部開口の直径が徐々に縮小して、開口の直径が前記頂部開口のものより小さい縮小されたナノアパーチャとなるステップ、
   （ｂ）前記基板を水平方向に維持し、ガス分子または原子状態の堆積物質を縮小されたナノアパーチャに向かって垂直に向くように整列させ、その結果、前記堆積物質が前記縮小されたナノアパーチャを通過することによって、縮小されたナノアパーチャのものと同一の直径を有する島電極ナノ量子ドットが、ナノ円筒形孔内の前記基板の表面上の予想される位置に直接堆積するステップ、
   （ｃ）ガス分子または原子状態の堆積物質の出力を前のステップと同じ方向に維持し、前記基板を縮小されたナノアパーチャを中心とする傾斜角へ右側に傾け、縮小されたナノアパーチャを再度通過する堆積物質によって、前記基板の表面上の前記既存の島電極の予想される右の位置にドレイン電極ナノ量子ドットが堆積するステップ、
   （ｄ）ガス分子または原子状態の堆積物質の出力を前のステップと同じ方向に維持し、前記基板を縮小されたナノアパーチャを中心とする傾斜角へ左側に傾け、縮小されたナノアパーチャを再度通過する堆積物質によって、前記基板の表面上の前記既存の島電極の予想される左の位置にソース電極ナノ量子ドットが堆積するステップ、
   （ｅ）ガス分子または原子状態の堆積物質の出力を前のステップと同じ方向に維持し、前記縮小されたナノアパーチャを中央軸として、前記基板を傾斜角θと連携する回転角に時計回りに回転させ、縮小されたナノアパーチャを再度通過する堆積物質によって、前記基板の表面上の前記既存の島電極の予想される前方位置にゲート電極ナノ量子ドットが堆積するステップ、および
   （ｆ）最後に、溶液リンス（すなわちウエットエッチング）またはガスエッチング（すなわちドライエッチング）によって、前記基板上の前記ナノ円筒形孔が形成された前記フォトレジストを除去し、これにより、ナノスケールの島電極ナノ量子ドット、ドレイン電極ナノ量子ドット、ソース電極ナノ量子ドットおよびゲート電極ナノ量子ドットを含む単電子トランジスタ（ＳＥＴ）が、前記基板の表面上に直接作製されるステップ、
   を含む方法。
2. 前記ステップ（ｃ）の傾斜角、前記ステップ（ｄ）の傾斜角および前記ステップ（ｅ）の傾斜角が、互いに同等であるまたは同等でない、請求項１に記載の半導体プロセスにおけるナノリソグラフィ技法を利用する単電子トランジスタ（ＳＥＴ）の作製方法。
3. 前記ステップ（ｅ）の傾斜角および回転角が、前記島電極ナノ量子ドットと前記ゲート電極ナノ量子ドットの間の距離によって決定される、請求項１に記載の半導体プロセスにおけるナノリソグラフィ技法を利用する単電子トランジスタ（ＳＥＴ）の作製方法。
4. 前記ステップ（ｂ）、（ｃ）、（ｄ）および（ｅ）の上記の手順を、一連の順番を柔軟性を持って相互に変えることができる、請求項１に記載の半導体プロセスにおけるナノリソグラフィ技法を利用する単電子トランジスタ（ＳＥＴ）の作製方法。
5. 前記島電極ナノ量子ドット、ドレイン電極ナノ量子ドット、ソース電極ナノ量子ドットおよびゲート電極ナノ量子ドットの各ナノ量子ドットの材料が、半導体または金属である、請求項１に記載の半導体プロセスにおけるナノリソグラフィ技法を利用する単電子トランジスタ（ＳＥＴ）の作製方法。
6. 前記ステップ（ｂ）における前記堆積物質が、堆積供給デバイスから出力され、ガス分子または原子状態の前記堆積物質の移動方向がより凝集的となるように、前記堆積供給デバイスと前記縮小されたナノアパーチャの間にコリメータが設置され、これにより、前記基板の表面上に形成されるより小さいサイズスケールの前記ナノ構造の信頼性が向上する、請求項１に記載の半導体プロセスにおけるナノリソグラフィ技法を利用する単電子トランジスタ（ＳＥＴ）の作製方法。
7. 島電極ナノ量子ドット、ドレイン電極ナノロッド、ソース電極ナノロッドおよびゲート電極ナノロッドを含むＳＥＴを作製するために、前記ステップ（ｃ）、（ｄ）および（ｅ）における前記傾斜角および前記回転角が徐々に増大される、請求項１に記載の半導体プロセスにおけるナノリソグラフィ技法を利用する単電子トランジスタ（ＳＥＴ）の作製方法。
8. 前記ステップ（ｃ）、（ｄ）および（ｅ）における前記ドレイン電極ナノロッド、ソース電極ナノロッドおよびゲート電極ナノロッドの各端部が、前記回転角を制御可能な調整方法で徐々に増大させることによって拡幅され、その結果、ドレイン電極ナノロッド、ソース電極ナノロッドおよびゲート電極ナノロッドそれぞれの各ナノロッドの拡幅された端部を含むＳＥＴが首尾よく実現される、請求項７に記載の半導体プロセスにおけるナノリソグラフィ技法を利用する単電子トランジスタ（ＳＥＴ）の作製方法。

Images