JP5029156B2 - Dc−dcコンバータおよびその制御方法 - Google Patents
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Description
図1は、第1実施形態にかかるDC−DCコンバータ1の構成を示す回路図である。DC−DCコンバータ1は、アンチシュートスルーAST1とドライバDRV1と、ドライバDRV2と、ハイサイドトランジスタFET1と、ローサイドトランジスタFET2と、ダイオードD1と、コンデンサC1,Coと、コイルLと、ローサイド側nchFET制御回路10と、を備えている。
ローサイドトランジスタFET2のゲートにはドライバDRV2の出力が接続され、ソースには接地電位が接続されている。
ハイサイドトランジスタFET1のソースと、ローサイドトランジスタFET2のドレインとは接続され接続点LXをなしている。接続点LXには、さらに、コイルLの一端とコンデンサC1の一端とが接続されている。
これにより、ハイサイドオン信号HONがローレベルからハイレベルに遷移すると、遅延素子41の遅延時間経過後、アンドゲート42の出力端子にハイレベルが出力される。すなわち、遅延素子41とアンドゲート42とでワンショットマルチバイブレータを構成する。
(1)において、ローサイド側DRV入力電圧が、ワンショットマルチバイブレータ43により、ローレベルからハイレベルに遷移する。すると、ローサイドトランジスタFET2が導通し、接続点電圧VLXが、出力電圧Voから0Vに遷移する。これにより、コイルLにおいて、負の傾きでコイル電流ILXが流れ、負の方向の電磁エネルギが蓄積される。
これにより、ハイサイドトランジスタFET1の導通インピーダンスが高くなったり、ハイサイドトランジスタFET1が導通すべきタイミングであるにもかかわらず非導通になったりすることを防止することができる。
カレントモードにおいて、ハイサイド側nchFET導通予測部30はインバータ1つで済ませることが、可能であったが、電圧モードのDC−DCコンバータでは、オシレータ信号OSCを得ることができない場合がある。
また、負の傾きの直線はエラーアンプ出力信号EAである。
第1変形例にかかるDC−DCコンバータでは、電圧モードで動作し、オシレータ信号OSCが得られない場合でも、ハイサイドオン信号HONを出力することができる。
次いで、第2実施形態にかかるDC−DCコンバータ2について説明する。図8は第2実施形態にかかるDC−DCコンバータ2の構成を示す回路図である。DC−DCコンバータ2は、第1実施形態にかかるDC−DCコンバータ1の構成からローサイド側nchFET制御回路10が削除され、インバータINVと、アンチシュートスルーAST2と、スイッチSW1,SW2とが追加された回路構成となっている。以下の説明では、異なる部分を中心に説明し、同一の部分の説明については簡略化または省略する。
次いで、第3実施形態にかかるDC−DCコンバータ3について説明する。図9は第3実施形態にかかるDC−DCコンバータ3の構成を示す回路図である。DC−DCコンバータ3は、第1実施形態にかかるDC−DCコンバータ1の構成からローサイド側nchFET制御回路10が削除され、インバータINV2と、ハイサイドトランジスタFET3とが追加された回路構成となっている。以下の説明では、異なる部分を中心に説明し、同一の部分の説明については簡略化または省略する。
例えば、第1変形例では、三角波発振器出力信号DOにのみ正のオフセットをかけた例を示したが、エラーアンプ出力信号EAにのみ負のオフセットをかける場合に同様に適用できることは言うまでもない。あるいは、三角波発振器出力信号DOに正のオフセットをかけ、エラーアンプ出力信号EAに負のオフセットをかける場合に同様に適用することができることは言うまでもない。
(付記1) 第1電圧に至る経路およびハイサイドnchFETのソースに至る経路の間に接続されるカップリング容量の前記ハイサイドnchFETの前記ソース側の端子および接地電位の間に接続されるスイッチ部と、
前記ハイサイドnchFETの導通に先立ち、前記スイッチ部を導通し、前記ハイサイドnchFETの導通に同期して、前記スイッチ部を非導通にするスイッチ制御部と、
を備えることを特徴とするDC−DCコンバータ。
(付記2) 前記スイッチ部は、ローサイドnchFETであり、
前記スイッチ制御部は、
前記ハイサイドnchFETが導通することを検知する予測部と、
前記予測部の結果に応じて、前記ローサイドnchFETを導通の制御を行うローサイドnchFET制御部と、
を備える
ことを特徴とする付記1に記載のDC−DCコンバータ。
(付記3) 前記予測部は、前記ハイサイドnchFETのスイッチング制御信号の元となるクロック信号の第1エッジとは異なる第2エッジに基づいた出力信号を出力する
ことを特徴とする付記2に記載のDC−DCコンバータ。
(付記4) 前記予測部は、
電圧モードのとき、エラーアンプの出力信号および三角波発振器の出力信号が交差する第1のタイミングよりも早い第2のタイミングで交差するように、前記エラーアンプの前記出力信号または前記三角波発振器の前記出力信号の少なくともいずれかにオフセットをかけるオフセット部と、
前記第2のタイミングを検出する検知部と、
を備えることを特徴とする付記2に記載のDC−DCコンバータ。
(付記5) 前記オフセット部は、前記エラーアンプの前記出力信号よりも前記三角波発振器の前記出力信号が高電圧のときに前記ハイサイドnchFETが導通する場合には、前記三角波発振器の前記出力信号にオフセットをかけることを特徴とする付記4に記載のDC−DCコンバータ。
(付記6) ローサイドnchFET制御部は、前記予測部の出力信号をトリガとし、所定期間経過後、前記ローサイドnchFETを導通し、前記ハイサイドnchFETの導通に同期して、前記ローサイドnchFETを非導通にする
ことを特徴とする付記2〜5のいずれか1つに記載のDC−DCコンバータ。
(付記7) 前記ローサイド側FET制御部は、前記エッジをトリガとして前記所定期間経過後、トリガ信号を出力する第1のワンショットマルチバイブレータと、
前記第1のワンショットマルチバイブレータの出力をトリガとして、前記ハイサイドnchFETが導通する直前まで、前記ローサイドnchFETを導通する第2のワンショットマルチバイブレータと、
を備えることを特徴とする付記6に記載のDC−DCコンバータ。
(付記8) 前記スイッチ部は、
前記カップリング容量の前記第1電圧に至る経路側とは反対側の一端と接地電位との間に接続される第1スイッチと、
前記カップリング容量の前記第1電圧に至る経路側とは反対側の前記一端と前記ハイサイドpchFETのソースとの間に接続される第2スイッチと、
を備え、
前記スイッチ制御部は、
前記第1スイッチと前記第2スイッチとを相補な動作とし、前記第2スイッチを前記ハイサイドnchFETの前記スイッチング制御信号がハイレベルのとき導通にする
ことを特徴とする付記1に記載のDC−DCコンバータ。
(付記9) ハイサイドnchFETの制御信号の反転信号がゲートに入力され、前記ハイサイドnchFETと並列に接続されるハイサイドpchFETを備えることを特徴とするDC−DCコンバータ。
(付記10) 第1電圧に至る経路およびハイサイドnchFETのソースに至る経路の間に接続されるカップリング容量の前記ハイサイドnchFETの前記ソース側の端子および接地電位の間に接続されるスイッチ部を備えるDC−DCコンバータにおいて、
前記ハイサイドnchFETの導通に先立ち、前記スイッチ部において前記カップリング容量の前記ハイサイドnchFET側の一端と接地電位とを導通し、
前記ハイサイドnchFETの導通に同期して、前記スイッチ部において前記カップリング容量の前記ハイサイドnchFET側の前記一端と前記接地電位とを非導通にすることを特徴とするDC−DCコンバータの制御方法。
(付記11) 前記スイッチ部は、前記ローサイドnchFETであり、
前記スイッチ部を導通するときに、前記ハイサイドnchFETが導通することを検知し、
前記スイッチ部を非導通にするときに、前記検知の結果に応じて、前記ローサイドnchFETを導通する
ことを特徴とする付記10に記載のDC−DCコンバータの制御方法。
(付記12) 前記スイッチ部は、
前記カップリング容量の前記第1電圧に接続されている側とは反対側の前記一端と前記接地電位との間に接続される第1スイッチと、
前記カップリング容量の前記第1電圧に接続されている側とは反対側の前記一端と前記ハイサイドpchFETのソースとの間に接続される第2スイッチとを備え、
前記スイッチ部を導通するときに、前記第1スイッチの導通に先立ち前記第2スイッチを非導通にし、
前記スイッチ部を非導通にするときに、前記第2スイッチの導通に先立ち前記第1スイッチを非導通にする
ことを特徴とする付記10に記載のDC−DCコンバータの制御方法。
(付記13)
高電位側電源線に接続された第1導電型の第1トランジスタと、
前記第1トランジスタと低電位側電源線との間に接続された前記第1導電型の第2トランジスタと、
前記第1トランジスタと前記第2トランジスタとの接続点に接続された容量を含むブートストラップ回路と
を有するDC−DCコンバータであって、
前記第1トランジスタを導通させる第1制御信号に応じて、前記接続点に接続される前記容量の第1端の電位を下げることを特徴とするDC−DCコンバータ。
(付記14)
前記第1制御信号を検出する検出部を有し、
前記検出部は、前記第1制御信号に応じて、前記第2トランジスタを導通させて、前記第1端の電位を下げることを特徴とする付記13に記載のDC−DCコンバータ。
(付記15)
前記第1制御信号を検出する検出部と、
前記容量の前記第1端と前記低電位側電源線とを接続・切断する第1スイッチとを有し、
前記第1スイッチは、前記第1制御信号に応じて、前記第1端と前記低電位側電源とを接続させて、前記第1端の前記電位を下げることを特徴とする付記13に記載のDC−DCコンバータ。
(付記16)
前記第1制御信号は、前記第1トランジスタ及び前記第2トランジスタが非導通であるときに生成される制御信号であることを特徴とする付記13〜15のいずれか1つに記載のDC−DCコンバータ。
10 ローサイド側nchFET制御回路
30 ハイサイド側nchFET導通予測部
30A ハイサイド側nchFET導通予測部
31 インバータ
32 電圧オフセット回路
33 比較器
40 ローサイド側nchFET導通制御部
41 遅延素子
42 アンドゲート
43 ワンショットマルチバイブレータ
44 オアゲート
VB 電源電圧
VDVDD ドライブ電圧
VLX 接続点電圧
Vin 入力電圧
Claims (4)
- 第1電圧に至る経路およびハイサイドnchFETのソースに至る経路の間に接続されるカップリング容量の前記ハイサイドnchFETの前記ソース側の端子および接地電位の間に接続されるスイッチ部と、
前記ハイサイドnchFETの導通に先立ち、前記スイッチ部を導通し、前記ハイサイドnchFETの導通に同期して、前記スイッチ部を非導通にするスイッチ制御部とを備え、
前記スイッチ部は、前記ローサイドnchFETであり、
前記スイッチ制御部は、
前記ハイサイドnchFETが導通することを検知する予測部と、
前記予測部の結果に応じて、前記ローサイドnchFETを導通の制御を行うローサイドnchFET制御部とを備え、
ローサイドnchFET制御部は、前記予測部の出力信号をトリガとし、所定期間経過後、前記ローサイドnchFETを導通し、前記ハイサイドnchFETの導通に同期して、前記ローサイドnchFETを非導通にする
ことを特徴とするDC−DCコンバータ。 - 前記予測部は、前記ハイサイドnchFETのスイッチング制御信号の元となるクロック信号の第1エッジとは異なる第2エッジに基づいた出力信号を出力する
ことを特徴とする請求項1に記載のDC−DCコンバータ。 - 前記ローサイド側FET制御部は、前記エッジをトリガとして前記所定期間経過後、トリガ信号を出力する第1のワンショットマルチバイブレータと、
前記第1のワンショットマルチバイブレータの出力をトリガとして、前記ハイサイドnchFETが導通する直前まで、前記ローサイドnchFETを導通する第2のワンショットマルチバイブレータと、
を備えることを特徴とする請求項1または2に記載のDC−DCコンバータ。 - 第1電圧に至る経路およびハイサイドnchFETのソースに至る経路の間に接続されるカップリング容量の前記ハイサイドnchFETのソース側の端子および接地電位の間に接続されるスイッチ部を備えるDC−DCコンバータの制御方法において、
ハイサイドnchFETの導通に先立ち、前記スイッチ部において前記カップリング容量のハイサイドnchFET側の一端と接地電位とを導通し、
前記ハイサイドnchFETの導通に同期して、前記スイッチ部において前記カップリング容量のハイサイドnchFET側の前記一端と前記接地電位とを非導通にし、
前記スイッチ部は、前記ローサイドnchFETであり、
前記スイッチ部の導通・非導通の制御は、
前記ハイサイドnchFETが導通することを予測して検知し、
前記予測検知の結果に応じて、前記ローサイドnchFETの導通の制御を行い、
前記ローサイドnchFETの導通制御は、
前記予測検知の結果の出力をトリガとし、所定期間経過後、前記ローサイドnchFETを導通し、
前記ハイサイドnchFETの導通に同期して、前記ローサイドnchFETを非導通にする
ことを特徴とするDC−DCコンバータの制御方法。
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