JP5029042B2 - Silicon carbide semiconductor device - Google Patents

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Description

本発明は、炭化珪素(以下、SiCという)を用いたMOS構造のSiC半導体装置に関するものである。 The present invention, silicon carbide (hereinafter, referred to as SiC) is relates to the SiC semiconductor equipment of MOS structure using.

従来、特許文献1等において、SiC基板を用いたMOS構造のSiC半導体装置として、縦型パワーMOSFETが提案されている。図15は、この縦型パワーMOSFETの断面図である。   Conventionally, in Patent Document 1 and the like, a vertical power MOSFET has been proposed as an SiC semiconductor device having a MOS structure using an SiC substrate. FIG. 15 is a cross-sectional view of this vertical power MOSFET.

図15に示すように、n+型基板1の上面を主表面1aとし、主表面1aの反対面である下面を裏面1bとして、n+型基板1の主表面1a上に基板1よりも低いドーパント濃度を有する炭化珪素からなるn-型エピタキシャル層(以下、n-型エピ層という)2が積層されている。n-型エピ層2の表層部にはp型ベース領域3が形成されている。p型ベース領域3の中央部分(図1中の左右両端位置)は、部分的にp型不純物濃度が高くされ、コンタクト領域3aとして機能する。この部分は、他の領域よりも深く形成されていても良く、その場合、ディープベース領域としても機能することになる。 As shown in FIG. 15, the upper surface of the n + type substrate 1 is lower than the substrate 1 on the main surface 1 a of the n + type substrate 1, with the upper surface being the main surface 1 a and the lower surface opposite to the main surface 1 a being the back surface 1 b. An n type epitaxial layer (hereinafter referred to as an n type epi layer) 2 made of silicon carbide having a dopant concentration is laminated. A p-type base region 3 is formed in the surface layer portion of the n -type epi layer 2. The central portion of the p-type base region 3 (the positions at the left and right ends in FIG. 1) is partially increased in p-type impurity concentration and functions as the contact region 3a. This portion may be formed deeper than other regions, and in this case, it functions as a deep base region.

また、p型ベース領域3の表層部には、p型ベース領域3よりも浅いn+型ソース領域4が形成され、n+型ソース領域4とn-型エピ層2とを繋ぐように、p型ベース領域3の表面部にチャネル領域を構成するn-型の表面チャネル層5が延設されている。表面チャネル層5の上面およびn+型ソース領域4の上面には熱酸化にてゲート酸化膜7が形成され、このゲート酸化膜7の上にドープドPoly−Siで構成されたゲート電極8が形成されている。ゲート電極8は、LTO(Low Temperature Oxide)で構成された層間絶縁膜9で覆われ、この層間絶縁膜9の上にn+型ソース領域4およびp型ベース領域3と電気的に接続された上層電極に相当するソース電極10が形成されている。ソース電極10は、p型電極10aとn型電極10bおよび上層部10cにて構成されている。そして、n+型基板1の裏面1bにドレイン電極11が形成され、縦型パワーMOSFETが構成されている。 Further, an n + type source region 4 shallower than the p type base region 3 is formed in the surface layer portion of the p type base region 3 so as to connect the n + type source region 4 and the n type epi layer 2. An n type surface channel layer 5 constituting a channel region is extended on the surface portion of the p type base region 3. A gate oxide film 7 is formed by thermal oxidation on the upper surface of the surface channel layer 5 and the n + -type source region 4, and a gate electrode 8 made of doped Poly-Si is formed on the gate oxide film 7. Has been. The gate electrode 8 is covered with an interlayer insulating film 9 made of LTO (Low Temperature Oxide), and is electrically connected to the n + -type source region 4 and the p-type base region 3 on the interlayer insulating film 9. A source electrode 10 corresponding to the upper layer electrode is formed. The source electrode 10 includes a p-type electrode 10a, an n-type electrode 10b, and an upper layer portion 10c. A drain electrode 11 is formed on the back surface 1b of the n + type substrate 1 to constitute a vertical power MOSFET.

このように構成された縦型パワーMOSFETは、ゲート電極8への印加電圧を制御することで表面チャネル層5に形成されるチャネルを制御し、チャネルの上下流に相当する第1不純物領域としてのn-型エピ層2および第2不純物領域としてのn+型ソース領域4の間に流れる電流を制御する。
特開平11−145276号公報
The vertical power MOSFET configured as described above controls the channel formed in the surface channel layer 5 by controlling the voltage applied to the gate electrode 8, and serves as a first impurity region corresponding to the upstream and downstream of the channel. The current flowing between the n type epi layer 2 and the n + type source region 4 as the second impurity region is controlled.
JP-A-11-145276

上記のような構造の縦型パワーMOSFETを製造するに当たり、ゲートリーク不良が発生することが確認された。   In manufacturing the vertical power MOSFET having the above-described structure, it was confirmed that a gate leak defect occurred.

本発明は上記点に鑑みて、MOS構造のSiC半導体装置において、ゲートリーク不良を防止することを目的とする。   An object of the present invention is to prevent a gate leakage defect in a SiC semiconductor device having a MOS structure.

本発明者らは、上記目的を達成するために、ゲートリーク不良に関して鋭意検討を行った。図16は、ゲートリーク不良部分の拡大断面図を示したものである。この図は、図15中の左半分の拡大図に相当する。   In order to achieve the above object, the present inventors have conducted intensive studies on gate leakage defects. FIG. 16 is an enlarged cross-sectional view of a portion having a defective gate leak. This figure corresponds to an enlarged view of the left half in FIG.

この図に示されるゲートリーク不良部分の断面を観察すると、ゲート電極8を構成するPoly−Siの異常や、層間絶縁膜9を構成するLTOのクラックが確認された。LTOのクラックに関しては、クラック内部がPoly−Siで満たされており、Poly−Siがソース電極10まで到達しているものもあった。また、EDX(Energy Dispersive X-ray Spectoroscopy)分析を行ったところ、ゲート電極8中のPoly−Si内にNiやAlのようなソース電極10に含まれる金属が確認された。   When the cross section of the gate leak defective portion shown in this figure was observed, an abnormality of Poly-Si constituting the gate electrode 8 and an LTO crack constituting the interlayer insulating film 9 were confirmed. Regarding the crack of LTO, the inside of the crack was filled with Poly-Si, and Poly-Si reached the source electrode 10 in some cases. Further, when an EDX (Energy Dispersive X-ray Spectroscopy) analysis was performed, metals contained in the source electrode 10 such as Ni and Al were confirmed in the Poly-Si in the gate electrode 8.

このため、本発明者らは、LTOのクラックおよびクラック内部がPoly−Siで満たされるという現象の発生メカニズムの推察を行った。図17および図18を参照して、この発生メカニズムについて説明する。   For this reason, the present inventors have inferred the generation mechanism of the phenomenon that the crack of LTO and the inside of the crack are filled with Poly-Si. This generation mechanism will be described with reference to FIGS.

図17は、発生メカニズムの推察の為に実際に縦型パワーMOSFETを2つの手法により製造したときの製造工程を示した断面図である。なお、縦型パワーMOSFETのうちの半導体領域、つまりゲート電極8や層間絶縁膜9等の上層部以外に関しては、半導体基板20として省略してあるが、実際には、図15に示したように、半導体基板20は、n+型基板1の主表面1aにn-型エピ層2が形成され、かつ、p型ベース領域3、n+型ソース領域4および表面チャネル層5を形成したものとされている。 FIG. 17 is a cross-sectional view showing a manufacturing process when a vertical power MOSFET is actually manufactured by two methods for inferring the generation mechanism. Although the semiconductor region of the vertical power MOSFET, that is, other than the upper layer portion such as the gate electrode 8 and the interlayer insulating film 9 is omitted as the semiconductor substrate 20, actually, as shown in FIG. The semiconductor substrate 20 has an n type epi layer 2 formed on the main surface 1a of the n + type substrate 1, and a p type base region 3, an n + type source region 4 and a surface channel layer 5 formed thereon. Has been.

まず、図17に基づいて、第1の手法により縦型パワーMOSFETの製造したときの様子について説明する。   First, based on FIG. 17, a state when the vertical power MOSFET is manufactured by the first method will be described.

図17(a)に示す工程では、半導体基板20の上、つまりn-型エピ層2や図示しないp型ベース領域3、n+型ソース領域4および表面チャネル層5の上にゲート酸化膜7およびゲート電極8を形成したのち、ゲート電極8を覆うようにLTOからなる層間絶縁膜9を成膜した。続いて、図17(b)に示す工程では、1000℃で30分間の熱処理を行うことで、層間絶縁膜9を構成するLTOの緻密化(デンシファイ)を行った。このとき、層間絶縁膜9にクラックが生じていることが確認された。これは、緻密化の際に発生する熱応力によるものと考えられる。 In the step shown in FIG. 17A, the gate oxide film 7 is formed on the semiconductor substrate 20, that is, on the n -type epi layer 2, the p-type base region 3, the n + -type source region 4 and the surface channel layer 5 (not shown). After forming the gate electrode 8, an interlayer insulating film 9 made of LTO was formed so as to cover the gate electrode 8. Subsequently, in the step shown in FIG. 17B, the LTO constituting the interlayer insulating film 9 was densified by performing a heat treatment at 1000 ° C. for 30 minutes. At this time, it was confirmed that a crack was generated in the interlayer insulating film 9. This is thought to be due to thermal stress generated during densification.

次に、図17(c)に示す工程では、層間絶縁膜9に対してp型ベース領域3およびn+型ソース領域4に繋がるコンタクトホールを形成した。そして、図17(d)に示す工程では、p型半導体層に対してオーミック接触が行える金属としてAlを蒸着したのち、これをウェットエッチングにてパターニングし、ソース電極10のうちのp型電極10aを形成した。このとき、先程確認されたクラックにAlの浸入が確認された。 Next, in the step shown in FIG. 17C, contact holes connected to the p-type base region 3 and the n + -type source region 4 are formed in the interlayer insulating film 9. In the step shown in FIG. 17D, after depositing Al as a metal capable of ohmic contact with the p-type semiconductor layer, this is patterned by wet etching, and the p-type electrode 10a of the source electrode 10 is formed. Formed. At this time, intrusion of Al was confirmed in the crack confirmed previously.

図17(e)に示す工程では、n型半導体層に対してオーミック接触が行える金属としてNiを蒸着することによりソース電極10のうちのn型電極10bを形成し、その後、図17(f)に示す工程では、半導体基板20の裏面、つまりn+型基板1の裏面1bにn型半導体層に対してオーミック接触が行える金属としてNiを蒸着することによりドレイン電極11を形成した。そして、1000℃で10分間の熱処理を行うことで、電極シンタリングを行った。このとき、クラックに浸入したAlがゲート電極8を構成するPoly−Siと反応して、変形を引き起こしていることが確認された。 In the step shown in FIG. 17E, the n-type electrode 10b of the source electrode 10 is formed by vapor-depositing Ni as a metal capable of ohmic contact with the n-type semiconductor layer, and thereafter, FIG. In the process shown in FIG. 2, the drain electrode 11 was formed by depositing Ni as a metal capable of ohmic contact with the n-type semiconductor layer on the back surface of the semiconductor substrate 20, that is, the back surface 1b of the n + -type substrate 1. And electrode sintering was performed by performing the heat processing for 10 minutes at 1000 degreeC. At this time, it was confirmed that Al that entered the crack reacted with Poly-Si constituting the gate electrode 8 to cause deformation.

この後、図17(g)に示す工程では、ソース電極10のうちのn型電極10bの不要部分をウェットエッチングにより除去して、コンタクトホール内にのみ残したのち、さらにTi/Alを蒸着し、450℃で30分間の熱処理を行うことで、電極シンタリングを行った。これにより、ソース電極10の上層部10cを形成し、ソース電極10を完成させた。このとき、クラック内にNiが浸入し、クラックに浸入したNiおよび既に浸入していたAlがPoly−Siと反応して変形を引き起こしていることが確認された。なお、この後は、図示しないしないが、後プロセスとして保護膜形成工程等を行った。   Thereafter, in the step shown in FIG. 17 (g), unnecessary portions of the n-type electrode 10b of the source electrode 10 are removed by wet etching and left only in the contact holes, and then Ti / Al is further deposited. Electrode sintering was performed by performing a heat treatment at 450 ° C. for 30 minutes. Thereby, the upper layer part 10c of the source electrode 10 was formed, and the source electrode 10 was completed. At this time, it was confirmed that Ni entered into the crack, and Ni that had entered the crack and Al that had already entered reacted with Poly-Si to cause deformation. Thereafter, although not shown, a protective film forming step and the like were performed as a post process.

このように、本製造方法により縦型パワーMOSFETを製造した場合には、熱応力によるクラック発生、電極エッチングによるクラック内への金属の浸入、熱処理による金属との反応に起因するPoly−Siの異常という一連の流れが上記現象の発生メカニズムになっていると推察される。   Thus, when a vertical power MOSFET is manufactured by this manufacturing method, the occurrence of cracks due to thermal stress, the penetration of metal into the cracks due to electrode etching, and the poly-Si abnormality due to the reaction with the metal due to heat treatment It can be inferred that this series of flows is the mechanism of the above phenomenon.

次に、第2の手法により縦型パワーMOSFETの製造したときの様子について説明する。なお、本製造方法は、第1の手法に対して、層間絶縁膜9をBPSGに変更したことが主な相違点であり、製造中の断面図も図17と同様であるため、異なる部分について主に説明する。   Next, the state when the vertical power MOSFET is manufactured by the second method will be described. Note that this manufacturing method is mainly different from the first method in that the interlayer insulating film 9 is changed to BPSG, and the cross-sectional view during manufacturing is similar to FIG. Mainly explained.

図17(a)に示す工程では、ゲート電極8を覆うようにBPSGからなる層間絶縁膜9を成膜した。続いて、図17(b)に示す工程では、930℃で20分間の熱処理を行うことで、層間絶縁膜9を構成するBPSGをリフローした。このとき、層間絶縁膜9にクラックが生じていることが確認された。これは、リフローの際に発生する熱応力によるものと考えられる。   In the step shown in FIG. 17A, an interlayer insulating film 9 made of BPSG is formed so as to cover the gate electrode 8. Subsequently, in the step shown in FIG. 17B, BPSG constituting the interlayer insulating film 9 was reflowed by performing a heat treatment at 930 ° C. for 20 minutes. At this time, it was confirmed that a crack was generated in the interlayer insulating film 9. This is considered to be due to thermal stress generated during reflow.

次に、図17(c)に示す工程では、層間絶縁膜9に対してコンタクトホールを形成したのち、再び900℃で10分間の熱処理を行うことで、層間絶縁膜9を構成するBPSGをリフローした。図17(d)に示す工程では、Alの蒸着およびウェットエッチングによるパターニングを行い、ソース電極10のうちのp型電極10aを形成する。このとき、先程確認されたクラックにAlの浸入が確認された。   Next, in the step shown in FIG. 17C, a contact hole is formed in the interlayer insulating film 9, and then heat treatment is performed again at 900 ° C. for 10 minutes, so that the BPSG constituting the interlayer insulating film 9 is reflowed. did. In the step shown in FIG. 17D, patterning is performed by vapor deposition of Al and wet etching to form the p-type electrode 10a of the source electrode 10. At this time, intrusion of Al was confirmed in the crack confirmed previously.

図17(e)に示す工程では、Niの蒸着によりソース電極10のうちのn型電極10bを形成し、図17(f)に示す工程では、半導体基板20の裏面にNiを蒸着した。そして、1000℃で10分間の熱処理を行うことで、電極シンタリングを行う。このとき、クラックに浸入したAlがゲート電極8を構成するPoly−Siと反応して、変形を引き起こしていることが確認された。   In the step shown in FIG. 17E, the n-type electrode 10b of the source electrode 10 was formed by vapor deposition of Ni, and in the step shown in FIG. 17F, Ni was vapor deposited on the back surface of the semiconductor substrate 20. Then, electrode sintering is performed by performing heat treatment at 1000 ° C. for 10 minutes. At this time, it was confirmed that Al that entered the crack reacted with Poly-Si constituting the gate electrode 8 to cause deformation.

この後、図17(g)に示す工程では、n型電極10bの不要部分の除去、Ti/Alの蒸着および450℃で30分間の熱処理による電極シンタリングを行い、ソース電極10の上層部10cを形成して、ソース電極10を完成させた。このとき、クラック内にNiが浸入し、クラックに浸入したNiおよび既に浸入していたAlがPoly−Siと反応して変形を引き起こしていることが確認された。なお、この後は、図示しないしないが、後プロセスとして保護膜形成工程等を行った。   Thereafter, in the step shown in FIG. 17G, unnecessary portions of the n-type electrode 10b are removed, Ti / Al is deposited, and electrode sintering is performed by heat treatment at 450 ° C. for 30 minutes, so that the upper layer portion 10c of the source electrode 10 is obtained. To complete the source electrode 10. At this time, it was confirmed that Ni entered into the crack, and Ni that had entered the crack and Al that had already entered reacted with Poly-Si to cause deformation. Thereafter, although not shown, a protective film forming step and the like were performed as a post process.

このように、本製造方法により縦型パワーMOSFETを製造した場合にも、熱応力によるクラック発生、電極エッチングによるクラック内への金属の浸入、熱処理による金属との反応に起因するPoly−Siの異常という一連の流れが上記現象の発生メカニズムになっていると推察される。   Thus, even when a vertical power MOSFET is manufactured by this manufacturing method, the occurrence of cracks due to thermal stress, metal penetration into the cracks due to electrode etching, and poly-Si anomalies due to reaction with the metal due to heat treatment It can be inferred that this series of flows is the mechanism of the above phenomenon.

続いて、上記2つの手法におけるクラックの発生原因について検討を行った。図18は、上記の手法によって製造した縦型パワーMOSFETのゲート電極8の端部近傍の拡大断面図である。   Subsequently, the cause of occurrence of cracks in the above two methods was examined. FIG. 18 is an enlarged cross-sectional view of the vicinity of the end portion of the gate electrode 8 of the vertical power MOSFET manufactured by the above method.

この図に示すように、n+型ソース領域4と表面チャネル層5の上では、ゲート酸化膜7の膜厚が異なっていることが分かる。これは、イオン注入時のダメージにより、ゲート酸化膜7を形成する際の熱酸化時にn+型ソース領域4での酸化レートが大きくなる増速酸化が行われ、ゲート酸化膜7の膜厚が厚くなるためである。 As shown in this figure, it can be seen that the thickness of the gate oxide film 7 is different on the n + type source region 4 and the surface channel layer 5. This is because accelerated oxidation in which the oxidation rate in the n + type source region 4 is increased during thermal oxidation when forming the gate oxide film 7 due to damage during ion implantation, and the film thickness of the gate oxide film 7 is increased. This is because it becomes thicker.

このようなゲート酸化膜7の膜厚の相違により、図中領域Rで示したようなくびれ部が発生し、LTOの緻密化やBPSGのリフローのための熱処理時にくびれ部に応力が集中し、ゲート電極8を構成するPoly−Siを介してLTOもしくはBPSGで構成された層間絶縁膜9を押し上げるために、クラックが発生していると推察される。   Due to the difference in the thickness of the gate oxide film 7, a constricted portion is generated as shown by the region R in the figure, and stress is concentrated on the constricted portion during heat treatment for LTO densification or BPSG reflow, It is presumed that cracks are generated in order to push up the interlayer insulating film 9 made of LTO or BPSG through Poly-Si constituting the gate electrode 8.

このようにしてクラックが発生していると推察されるため、MOS構造のSiC半導体装置においてゲートリーク不良を防止するためには、層間絶縁膜9をクラックの発生し難いものとするか、クラックを覆うもしくは埋める等により無くすか、もしくは、ゲート電極8を金属の浸入に耐え得る構造にすることが必要になる。   Since cracks are presumed to occur in this way, in order to prevent a gate leak defect in a MOS semiconductor device having a MOS structure, the interlayer insulating film 9 is made difficult to generate cracks or cracks are prevented. It is necessary to eliminate or cover the gate electrode 8 by covering or filling, or to make the gate electrode 8 have a structure that can withstand the penetration of metal.

そこで、本発明では、層間絶縁膜(9)が、第1絶縁膜(9a)および該第1絶縁膜(9a)の上層に配置された第2絶縁膜(9b)を備えた構成とされるようにすることを第1の特徴としている。   Therefore, in the present invention, the interlayer insulating film (9) includes the first insulating film (9a) and the second insulating film (9b) disposed on the first insulating film (9a). This is a first feature.

このように、層間絶縁膜(9)を第1、第2絶縁膜(9a、9b)の2層構造としている。このため、第1絶縁膜(9a)に仮にクラックが発生していたとしても、第1絶縁膜(9a)を覆うように形成した第2絶縁膜(9b)によってクラックを覆うことができるため、クラック内に上層電極(10)を形成するための各金属が浸入することを防ぐことが可能となる。これにより、MOS構造のSiC半導体装置において、ゲートリーク不良を防止することが可能となる。   Thus, the interlayer insulating film (9) has a two-layer structure of the first and second insulating films (9a, 9b). For this reason, even if a crack occurs in the first insulating film (9a), the crack can be covered with the second insulating film (9b) formed so as to cover the first insulating film (9a). It becomes possible to prevent each metal for forming the upper layer electrode (10) from entering the crack. Thereby, it becomes possible to prevent a gate leak defect in the MOS semiconductor device having the MOS structure.

例えば、第2絶縁膜(9b)をBPSG、SiO2、SiNのいずれかにより構成することができる。 For example, the second insulating film (9b) can be made of any one of BPSG, SiO 2 , and SiN.

このような第2絶縁膜(9b)は、第2不純物領域(4)におけるチャネル領域側の端部を中心として5μm以内の領域において第1絶縁膜(9a)を覆うように配置されていれば良い。すなわち、第1絶縁膜(9a)のうちクラックが発生し易い部位がこの領域であるため、少なくともこの領域に第2絶縁膜(9b)が形成されていれば良い。   If such a second insulating film (9b) is arranged so as to cover the first insulating film (9a) in a region within 5 μm centering on the end of the second impurity region (4) on the channel region side. good. That is, since the region where cracks are likely to occur in the first insulating film (9a) is this region, it is sufficient that the second insulating film (9b) is formed at least in this region.

また、第2絶縁膜(9b)を構成する材料の融点が第1絶縁膜(9a)を構成する材料の融点よりも低くなるようにすると好ましい。このようにすれば、第1絶縁膜(9a)と比べて第2絶縁膜(9b)のリフロー性が高い関係にできるため、第1絶縁膜(9a)にクラックが発生しても、第2絶縁膜(9b)にクラックが入り難い構造にすること、もしくは、溶融した第2絶縁膜(9b)によりクラックを埋めることができる。   It is preferable that the melting point of the material forming the second insulating film (9b) is lower than the melting point of the material forming the first insulating film (9a). In this case, since the reflow property of the second insulating film (9b) can be made higher than that of the first insulating film (9a), the second insulating film (9a) can have the second flow even if cracks occur. It is possible to make the insulating film (9b) difficult to crack or to fill the crack with the melted second insulating film (9b).

なお、このような第2絶縁膜(9b)は、ゲート電極(8)を覆うように層間絶縁膜(9)のうちの一部を構成する第1絶縁膜(9a)を成膜したのちに行う、熱処理工程の後に形成されるようにすると好ましい。このようにすれば、第2絶縁膜(9b)が熱処理の影響を受けないようにすることが可能となる。   The second insulating film (9b) is formed after the first insulating film (9a) constituting a part of the interlayer insulating film (9) is formed so as to cover the gate electrode (8). Preferably, it is formed after the heat treatment step. In this way, the second insulating film (9b) can be prevented from being affected by the heat treatment.

また、本発明では、ゲート電極(8)と層間絶縁膜(9)の間に、ゲート電極(8)の上部を覆う絶縁膜(30)を配置していることを第2の特徴としている。   The second feature of the present invention is that an insulating film (30) covering the upper portion of the gate electrode (8) is disposed between the gate electrode (8) and the interlayer insulating film (9).

このように、ゲート電極(8)の上部を覆うように絶縁膜(30)を形成することにより、クラック内に上層電極(10)を構成する各金属が浸入してきても、その金属とゲート電極(8)を構成するドープドPoly−Siとが反応してしまうことを防止することが可能となる。これにより、MOS構造のSiC半導体装置である縦型パワーMOSFETにおいて、ゲートリーク不良を防止することが可能となる。なお、少なくともゲート電極(8)の上部に絶縁膜(30)を形成すれば良いが、ゲート電極(8)の側壁に形成されるようにしても良い。   Thus, by forming the insulating film (30) so as to cover the upper portion of the gate electrode (8), even if each metal constituting the upper electrode (10) enters the crack, the metal and the gate electrode It is possible to prevent the reaction with the doped Poly-Si constituting (8). Thereby, in the vertical power MOSFET which is a SiC semiconductor device having a MOS structure, it is possible to prevent a gate leak defect. The insulating film (30) may be formed at least above the gate electrode (8), but may be formed on the side wall of the gate electrode (8).

例えば、ゲート電極(8)の上部および側壁を覆う絶縁膜(30)をノンドープのPoly−Si、BPSG、SiO2、SiNのいずれかで構成することができる。 For example, the insulating film (30) covering the upper part and the side wall of the gate electrode (8) can be made of any of non-doped Poly-Si, BPSG, SiO 2 and SiN.

このようなゲート電極(8)の上部および側壁を覆う絶縁膜(30)は、第2不純物領域(4)におけるチャネル領域側の端部を中心として5μm以内の領域においてゲート電極(8)を覆うように配置されていれば良い。すなわち、層間絶縁膜(9)のうちクラックが発生し易い部位がこの領域であるため、少なくともこの領域に絶縁膜(30)が形成されていれば良い。   The insulating film (30) covering the upper part and the side wall of the gate electrode (8) covers the gate electrode (8) in a region within 5 μm centering on the end of the second impurity region (4) on the channel region side. It suffices if they are arranged like this. That is, since the region where the crack is likely to occur in the interlayer insulating film (9) is this region, it is sufficient that the insulating film (30) is formed at least in this region.

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。   In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the same or equivalent parts are denoted by the same reference numerals in the drawings.

(第1実施形態)
本発明の第1実施形態について説明する。図1は、本実施形態にかかるノーマリオフとなる蓄積型のnチャネルタイププレーナ型MOSFETで構成された縦型パワーMOSFETの断面図である。本デバイスは、例えば、インバータや車両用オルタネータのレクチファイヤに適用すると好適なものである。図1に基づいて縦型パワーMOSFETの構造について説明する。
(First embodiment)
A first embodiment of the present invention will be described. FIG. 1 is a cross-sectional view of a vertical power MOSFET composed of an accumulation type n-channel type planar MOSFET that is normally off according to the present embodiment. This device is suitable when applied to, for example, an inverter or a rectifier for a vehicle alternator. The structure of the vertical power MOSFET will be described with reference to FIG.

SiCからなるn+型基板1は、上面を主表面1aとし、主表面1aの反対面である下面を裏面1bとしている。このn+型基板1の主表面1a上には、基板1よりも低いドーパント濃度を有するSiCからなるn-型エピ層2が積層されている。 The n + type substrate 1 made of SiC has a top surface as a main surface 1a and a bottom surface opposite to the main surface 1a as a back surface 1b. On the main surface 1a of the n + type substrate 1, an n type epi layer 2 made of SiC having a dopant concentration lower than that of the substrate 1 is laminated.

-型エピ層2の表層部にはp型ベース領域3が形成されている。このp型ベース領域3は、B、Al若しくはGeをドーパントとして形成されており、約1×1017cm-3以上の濃度となっている。また、p型ベース領域3の中央部分(図1中の左右両端位置)は、部分的にP型不純物濃度が高くされ、コンタクト領域3aとして機能する。この部分は、他の領域よりも深く形成されていても良く、その場合、ディープベース領域としても機能することになる。 A p-type base region 3 is formed in the surface layer portion of the n -type epi layer 2. The p-type base region 3 is formed using B, Al, or Ge as a dopant, and has a concentration of about 1 × 10 17 cm −3 or more. Further, the central portion of the p-type base region 3 (the left and right end positions in FIG. 1 ) is partially increased in P-type impurity concentration and functions as the contact region 3a. This portion may be formed deeper than other regions, and in this case, it functions as a deep base region.

また、p型ベース領域3の表層部には、p型ベース領域3よりも浅いn+型ソース領域4が形成されている。そして、n+型ソース領域4とn-型エピ層2とを繋ぐように、p型ベース領域3の表面部にはn-型の表面チャネル層5が延設されている。このn-型SiC層5は、エピタキシャル成長にて形成されたものであり、デバイスの動作時にチャネル形成層として機能する。 Further, an n + -type source region 4 shallower than the p-type base region 3 is formed in the surface layer portion of the p-type base region 3. An n type surface channel layer 5 is extended on the surface of the p type base region 3 so as to connect the n + type source region 4 and the n type epi layer 2. This n -type SiC layer 5 is formed by epitaxial growth, and functions as a channel formation layer during device operation.

表面チャネル層5の上面およびn+型ソース領域4の上面には熱酸化にてゲート酸化膜7が形成され、このゲート酸化膜7の上にゲート電極8が形成されている。ゲート電極8は、LTO等のSiO2、SiNxもしくはBPSG等で構成された層間絶縁膜9で覆われている。層間絶縁膜9は、第1絶縁膜9aと第2絶縁膜9bの2層構造で構成されている。このうちの第2絶縁膜9bが第1絶縁膜9aにクラックが発生した場合に、そのクラックを覆う役割を果たすものである。 A gate oxide film 7 is formed by thermal oxidation on the upper surface of the surface channel layer 5 and the n + -type source region 4, and a gate electrode 8 is formed on the gate oxide film 7. The gate electrode 8 is covered with an interlayer insulating film 9 made of SiO 2 such as LTO, SiNx or BPSG. The interlayer insulating film 9 has a two-layer structure of a first insulating film 9a and a second insulating film 9b. Of these, the second insulating film 9b serves to cover the crack when the first insulating film 9a is cracked.

また、層間絶縁膜9の上には、n+型ソース領域4およびp型ベース領域3と電気的に接続されたソース電極10が形成されている。そして、n+型基板1の裏面1bにドレイン電極11が形成され、縦型パワーMOSFETが構成されている。 A source electrode 10 electrically connected to the n + -type source region 4 and the p-type base region 3 is formed on the interlayer insulating film 9. A drain electrode 11 is formed on the back surface 1b of the n + type substrate 1 to constitute a vertical power MOSFET.

次に、図1に示す縦型パワーMOSFETの製造工程を、図2および図3に示す縦型パワーMOSFETの製造工程中の断面図を用いて説明する。なお、縦型パワーMOSFETのうちの半導体領域、つまりゲート電極8や層間絶縁膜9等の上層部以外に関しては、半導体基板20として省略してあるが、実際には、図1に示したように、半導体基板20は、n+型基板1の主表面1aにn-型エピ層2が形成され、かつ、p型ベース領域3、n+型ソース領域4および表面チャネル層5を形成したものとされている。 Next, the manufacturing process of the vertical power MOSFET shown in FIG. 1 will be described with reference to cross-sectional views in the manufacturing process of the vertical power MOSFET shown in FIGS. Note that the semiconductor region of the vertical power MOSFET, that is, other than the upper layer portion such as the gate electrode 8 and the interlayer insulating film 9, is omitted as the semiconductor substrate 20, but actually, as shown in FIG. The semiconductor substrate 20 has an n type epi layer 2 formed on the main surface 1a of the n + type substrate 1, and a p type base region 3, an n + type source region 4 and a surface channel layer 5 formed thereon. Has been.

〔図2(a)に示す工程〕
半導体基板20の上に素子を形成するプロセス、つまりn-型エピ層2や図示しないp型ベース領域3、n+型ソース領域4および表面チャネル層5の上にゲート酸化膜7およびゲート電極8を形成するプロセスを経たのち、ゲート電極8を覆うようにLTO、BPSGもしくはSiNからなる第1絶縁膜9aを成膜する。
[Step shown in FIG. 2 (a)]
A process for forming an element on the semiconductor substrate 20, that is, a gate oxide film 7 and a gate electrode 8 on the n type epi layer 2, the p type base region 3, the n + type source region 4 and the surface channel layer 5 (not shown). After the process of forming the first insulating film 9a made of LTO, BPSG or SiN is formed so as to cover the gate electrode 8.

〔図2(b)に示す工程〕
第1絶縁膜9aをLTOにて構成する場合には、1000℃で30分間の熱処理を行うことで、第1絶縁膜9aを構成するLTOの緻密化(デンシファイ)を行う。また、第1絶縁膜9aをBPSGで構成する場合には、930℃で20分間の熱処理を行うことで、第1絶縁膜9aを構成するBPSGをリフローする。このとき、緻密化もしくはリフローの際に発生する熱応力により、第1絶縁膜9aにクラックが生じる可能性がある。
[Step shown in FIG. 2 (b)]
When the first insulating film 9a is composed of LTO, the LTO constituting the first insulating film 9a is densified by performing a heat treatment at 1000 ° C. for 30 minutes. When the first insulating film 9a is made of BPSG, the BPSG constituting the first insulating film 9a is reflowed by performing a heat treatment at 930 ° C. for 20 minutes. At this time, a crack may occur in the first insulating film 9a due to thermal stress generated during densification or reflow.

〔図2(c)に示す工程〕
第1絶縁膜9aの表面に、BPSG、SiO2、SiNのいずれかからなる第2絶縁膜9bを成膜する。このように、第2絶縁膜9bにて第1絶縁膜9aを覆うことで、第1絶縁膜9aにクラックが生じたとしても、この後に第2絶縁膜9b上に形成されるソース電極10を構成する各金属がクラック内に浸入しようとしても、第2絶縁膜9bに遮られ、浸入できないようにすることが可能となる。また、ここでは第2絶縁膜9bを第1絶縁膜9aを構成するLTOの緻密化もしくはBPSGのリフローのための熱処理を行った後に形成しているため、第2絶縁膜9bがその熱処理の影響を受けないようにできる。
[Step shown in FIG. 2 (c)]
A second insulating film 9b made of any one of BPSG, SiO 2 and SiN is formed on the surface of the first insulating film 9a. Thus, even if a crack occurs in the first insulating film 9a by covering the first insulating film 9a with the second insulating film 9b, the source electrode 10 formed on the second insulating film 9b after that is Even if each constituent metal tries to enter the crack, it is blocked by the second insulating film 9b and cannot enter. Here, since the second insulating film 9b is formed after performing heat treatment for densifying the LTO constituting the first insulating film 9a or reflowing the BPSG, the second insulating film 9b is affected by the heat treatment. You can avoid receiving.

〔図2(d)に示す工程〕
第1、第2絶縁膜9a、9bにて構成された層間絶縁膜9に対して、所定のマスクを用いた異方性エッチングを行うことで、p型ベース領域3およびn+型ソース領域4に繋がるコンタクトホールを形成する。
[Step shown in FIG. 2 (d)]
The interlayer insulating film 9 composed of the first and second insulating films 9a and 9b is subjected to anisotropic etching using a predetermined mask, whereby the p-type base region 3 and the n + -type source region 4 A contact hole connected to is formed.

〔図3(a)に示す工程〕
p型半導体層に対してオーミック接触が行える金属としてAlを蒸着したのち、これをウェットエッチングにてパターニングし、ソース電極10のうちのp型電極10aを形成する。このとき、上述したように、仮に第1絶縁膜9aにクラックが発生していたとしても、そのクラック内にAlが浸入しないようにすることが可能となる。
[Step shown in FIG. 3 (a)]
After depositing Al as a metal capable of ohmic contact with the p-type semiconductor layer, this is patterned by wet etching to form the p-type electrode 10 a of the source electrode 10. At this time, as described above, even if a crack is generated in the first insulating film 9a, it is possible to prevent Al from entering the crack.

〔図3(b)に示す工程〕
n型半導体層に対してオーミック接触が行える金属としてNiを蒸着することにより、ソース電極10のうちのn型電極10bを形成する。
[Step shown in FIG. 3B]
By depositing Ni as a metal capable of ohmic contact with the n-type semiconductor layer, the n-type electrode 10b of the source electrode 10 is formed.

〔図3(c)に示す工程〕
半導体基板20の裏面、つまりn+型基板1の裏面1bにn型半導体層に対してオーミック接触が行える金属としてNiを蒸着することにより、ドレイン電極11を形成する。そして、1000℃で10分間の熱処理を行うことで、電極シンタリングを行う。このとき、上述したように、クラック内にAlが浸入しないようにできるため、従来のようにクラックに浸入したAlがゲート電極8を構成するPoly−Siと反応することもなく、それによりPoly−Siの変形を引き起こすことも無い。
[Step shown in FIG. 3 (c)]
The drain electrode 11 is formed by vapor-depositing Ni as a metal capable of ohmic contact with the n-type semiconductor layer on the back surface of the semiconductor substrate 20, that is, the back surface 1 b of the n + -type substrate 1. Then, electrode sintering is performed by performing heat treatment at 1000 ° C. for 10 minutes. At this time, as described above, Al can be prevented from entering the crack, so that the Al that has entered the crack does not react with the Poly-Si constituting the gate electrode 8 as in the prior art. It does not cause Si deformation.

〔図3(d)に示す工程〕
この後、ソース電極10のうちのn型電極10bの不要部分をウェットエッチングにより除去して、コンタクトホール内にのみ残したのち、さらにTi/Alを蒸着し、450℃で30分間の熱処理を行うことで、電極シンタリングを行う。これにより、ソース電極10の上層部10cが形成され、ソース電極10が完成する。このときにも、クラック内にNiが浸入することもなく、それによりPoly−Siの変形を引き起こすことも無い。なお、この後は、図示しないしないが、後プロセスとして保護膜形成工程等を行う。
[Step shown in FIG. 3 (d)]
Thereafter, unnecessary portions of the n-type electrode 10b in the source electrode 10 are removed by wet etching and left only in the contact holes, and then Ti / Al is further deposited and heat treatment is performed at 450 ° C. for 30 minutes. Thus, electrode sintering is performed. Thereby, the upper layer part 10c of the source electrode 10 is formed, and the source electrode 10 is completed. Also at this time, Ni does not enter into the crack, thereby preventing deformation of Poly-Si. After this, although not shown, a protective film forming step or the like is performed as a post process.

以上説明したように、本実施形態の縦型パワーMOSFETでは、層間絶縁膜9を第1、第2絶縁膜9a、9bの2層構造としている。このため、第1絶縁膜9aに仮にクラックが発生していたとしても、第1絶縁膜9aを覆うように形成した第2絶縁膜9bによってクラックを覆うことができるため、クラック内にソース電極10を形成するための各金属が浸入することを防ぐことが可能となる。これにより、MOS構造のSiC半導体装置である縦型パワーMOSFETにおいて、ゲートリーク不良を防止することが可能となる。   As described above, in the vertical power MOSFET of this embodiment, the interlayer insulating film 9 has a two-layer structure of the first and second insulating films 9a and 9b. For this reason, even if a crack has occurred in the first insulating film 9a, the crack can be covered by the second insulating film 9b formed so as to cover the first insulating film 9a. It becomes possible to prevent each metal for forming the intrusion. Thereby, in the vertical power MOSFET which is a SiC semiconductor device having a MOS structure, it is possible to prevent a gate leak defect.

(第2実施形態)
本発明の第2実施形態について説明する。本実施形態の縦型パワーMOSFETは、第1実施形態に対して第2絶縁膜9bの構成を変更したものであり、その他に関しては第1実施形態と同様であるため、異なる部分についてのみ説明する。
(Second Embodiment)
A second embodiment of the present invention will be described. The vertical power MOSFET of the present embodiment is obtained by changing the configuration of the second insulating film 9b with respect to the first embodiment, and is otherwise the same as that of the first embodiment. Therefore, only different parts will be described. .

図4は、本実施形態の縦型パワーMOSFETの製造途中におけるゲート電極8の端部近傍の部分拡大断面図であり、図2(c)の工程途中の図に相当する。   FIG. 4 is a partial enlarged cross-sectional view in the vicinity of the end of the gate electrode 8 in the course of manufacturing the vertical power MOSFET of the present embodiment, and corresponds to the diagram in the middle of the process in FIG.

この図に示すように、第2絶縁膜9bを部分的に形成したものとしている。具体的には、第2絶縁膜9bを第1絶縁膜9aのクラックが発生し易い部位、すなわちくびれ部となるn+型ソース領域4のチャネル領域側の端部を中心として5μm以内の範囲に第2絶縁膜9bを形成している。 As shown in this figure, the second insulating film 9b is partially formed. Specifically, the second insulating film 9b is set within a range of 5 μm or less around the channel region side end of the n + -type source region 4 serving as a constricted portion, that is, the portion where the crack is likely to occur in the first insulating film 9a. A second insulating film 9b is formed.

このように、第2絶縁膜9bを第1絶縁膜9aのうちクラックが発生し易い部位にのみ形成するようにしても良い。   As described above, the second insulating film 9b may be formed only in a portion of the first insulating film 9a where cracks are likely to occur.

(第1、第2実施形態の変形例)
上記第1、第2実施形態では、第1、第2絶縁膜9a、9bをLTO等のSiO2、SiNxもしくはBPSG等で構成した場合について説明したが、第1、第2絶縁膜9a、9bを構成する材料の組み合わせを、その材料の融点に基づいて決定すると好ましい。
(Modification of the first and second embodiments)
In the first and second embodiments, the case where the first and second insulating films 9a and 9b are made of SiO 2 such as LTO, SiNx, BPSG or the like has been described. However, the first and second insulating films 9a and 9b are described. It is preferable to determine the combination of materials constituting the material based on the melting point of the materials.

具体的には、第1絶縁膜9aを構成する材料の融点よりも、第2絶縁膜9bを構成する材料の融点の方が低くなるようにする。例えば、第1絶縁膜9aをLTO等のSiO2、SiNxで構成する場合には、第2絶縁膜9bをBPSGで構成する。また、第1絶縁膜9aをBPSGで構成する場合には、第2絶縁膜9bを高濃度のBPSGで構成する。 Specifically, the melting point of the material forming the second insulating film 9b is made lower than the melting point of the material forming the first insulating film 9a. For example, when the first insulating film 9a is made of SiO 2 such as LTO or SiNx, the second insulating film 9b is made of BPSG. When the first insulating film 9a is made of BPSG, the second insulating film 9b is made of high-concentration BPSG.

このような組み合わせにすると、第1絶縁膜9aと比べて第2絶縁膜9bのリフロー性が高い関係にできるため、第1絶縁膜9aにクラックが発生しても、第2絶縁膜9bにクラックが入り難い構造にすること、もしくは、溶融した第2絶縁膜9bによりクラックを埋めることができる。   With such a combination, since the reflow property of the second insulating film 9b can be higher than that of the first insulating film 9a, even if a crack occurs in the first insulating film 9a, the second insulating film 9b is cracked. It is possible to make the structure difficult to enter, or to fill the crack with the melted second insulating film 9b.

なお、上記第1、第2実施形態では、第2絶縁膜9bを第1絶縁膜9aを構成するLTOの緻密化もしくはBPSGのリフローのための熱処理を行った後に形成することにより、第2絶縁膜9bがその熱処理の影響を受けないようにしているが、本実施形態のような組み合わせによれば、熱処理の影響を抑制できるため、熱処理前に第2絶縁膜9bを形成しても構わない。   In the first and second embodiments, the second insulating film 9b is formed after performing heat treatment for densifying the LTO or reflowing the BPSG that constitutes the first insulating film 9a. The film 9b is not affected by the heat treatment. However, according to the combination as in the present embodiment, the influence of the heat treatment can be suppressed. Therefore, the second insulating film 9b may be formed before the heat treatment. .

(第3実施形態)
本発明の第3実施形態について説明する。本実施形態では、第1実施形態とは異なり、層間絶縁膜9を多層構造にするのではなく、ゲート電極8を構成するPoly−Siを金属の浸入に耐え得る構造にするものであるが、その他に関しては第1実施形態と同様であるため、異なる部分についてのみ説明する。
(Third embodiment)
A third embodiment of the present invention will be described. In the present embodiment, unlike the first embodiment, the interlayer insulating film 9 is not a multilayer structure, but the poly-Si constituting the gate electrode 8 is configured to withstand the penetration of metal. Since other aspects are the same as those in the first embodiment, only different parts will be described.

図5は、本実施形態にかかる縦型パワーMOSFETの断面図である。この図に示すように、ゲート電極8の上部および側壁の双方を覆うように、新たに絶縁膜30を形成してある。この絶縁膜30は、ノンドープのPoly−Si、SiO2、SiNもしくはBPSGにより構成されている。 FIG. 5 is a cross-sectional view of the vertical power MOSFET according to the present embodiment. As shown in this figure, an insulating film 30 is newly formed so as to cover both the upper portion and the side wall of the gate electrode 8. The insulating film 30 is made of non-doped Poly-Si, SiO 2 , SiN, or BPSG.

このような絶縁膜30を形成しておくことにより、仮に層間絶縁膜9にクラックが発生し、そのクラックを通じてソース電極10を構成する各金属が浸入してきても、その金属とゲート電極8を構成するドープドPoly−Siとが反応してしまうことを防止することが可能となる。   By forming such an insulating film 30, even if a crack occurs in the interlayer insulating film 9, and each metal constituting the source electrode 10 penetrates through the crack, the metal and the gate electrode 8 are formed. It is possible to prevent the doped Poly-Si from reacting.

このような縦型パワーMOSFETは、ほぼ第1実施形態に示した図2、図3の製造工程により製造できるが、図2(a)〜(c)に示した第1、第2絶縁膜9a、9bの製造工程を単なる層間絶縁膜9の製造工程に代え、かつ、層間絶縁膜9の形成工程の前に絶縁膜30の形成工程を行うことにより製造できる。   Such a vertical power MOSFET can be manufactured almost by the manufacturing process of FIGS. 2 and 3 shown in the first embodiment, but the first and second insulating films 9a shown in FIGS. 9b can be manufactured by replacing the simple manufacturing process of the interlayer insulating film 9 and performing the forming process of the insulating film 30 before the forming process of the interlayer insulating film 9.

図6は、図2(a)〜(c)の代わりに行う工程の様子を示した断面図である。この図に示すように、ゲート電極8を形成した後、ノンドープのPoly−Si、SiO2、SiNもしくはBPSGを成膜するか、熱酸化によりゲート電極8の周囲にSiO2を形成することで絶縁膜30を形成した後、ゲート電極8の周囲以外の部分において絶縁膜30を除去する。その後、層間絶縁膜9を成膜し、この後は、図2(d)および図3(a)〜(d)に示す工程を経て、本実施形態の縦型パワーMOSFETが完成する。 FIG. 6 is a cross-sectional view showing a process performed in place of FIGS. 2 (a) to 2 (c). As shown in this figure, after forming the gate electrode 8, non-doped Poly-Si, SiO 2 , SiN or BPSG is formed, or by insulating the SiO 2 around the gate electrode 8 by thermal oxidation. After the film 30 is formed, the insulating film 30 is removed at portions other than the periphery of the gate electrode 8. Thereafter, an interlayer insulating film 9 is formed, and thereafter, through the steps shown in FIG. 2D and FIGS. 3A to 3D, the vertical power MOSFET of this embodiment is completed.

以上説明したように、ゲート電極8の上部および側壁を覆うように絶縁膜30を形成することにより、クラック内にソース電極10を構成する各金属が浸入してきても、その金属とゲート電極8を構成するドープドPoly−Siとが反応してしまうことを防止することが可能となる。これにより、MOS構造のSiC半導体装置である縦型パワーMOSFETにおいて、ゲートリーク不良を防止することが可能となる。   As described above, by forming the insulating film 30 so as to cover the upper part and the side wall of the gate electrode 8, even if each metal constituting the source electrode 10 enters the crack, the metal and the gate electrode 8 are It is possible to prevent the doped poly-Si from reacting. Thereby, in the vertical power MOSFET which is a SiC semiconductor device having a MOS structure, it is possible to prevent a gate leak defect.

なお、ここではゲート電極8の上部および側壁の双方を覆うように新たに絶縁膜30を形成した例を示したが、少なくともクラックと繋がり易いゲート電極8の上部に形成されていてば良い。   Although an example in which the insulating film 30 is newly formed so as to cover both the upper portion and the side wall of the gate electrode 8 is shown here, it may be formed at least on the upper portion of the gate electrode 8 that is easily connected to a crack.

(第4実施形態)
本発明の第4実施形態について説明する。本実施形態の縦型パワーMOSFETは、第3実施形態に対して絶縁膜30の構成を変更したものであり、その他に関しては第3実施形態と同様であるため、異なる部分についてのみ説明する。
(Fourth embodiment)
A fourth embodiment of the present invention will be described. The vertical power MOSFET of the present embodiment is obtained by changing the configuration of the insulating film 30 with respect to the third embodiment. The other aspects are the same as those of the third embodiment, and therefore only different parts will be described.

図7は、本実施形態の縦型パワーMOSFETの製造途中におけるゲート電極8の端部近傍の部分拡大断面図であり、図2(a)〜(c)の工程の代わりに行う工程を示した図に相当する。   FIG. 7 is a partially enlarged cross-sectional view in the vicinity of the end portion of the gate electrode 8 during the manufacture of the vertical power MOSFET of the present embodiment, and shows a process performed instead of the processes of FIGS. It corresponds to the figure.

この図に示すように、絶縁膜30を部分的に形成したものとしている。具体的には、絶縁膜30を層間絶縁膜9のクラックが発生し易い部位、すなわちくびれ部となるn+型ソース領域4のチャネル領域側の端部を中心として5μm以内の範囲に絶縁膜30を形成している。 As shown in this figure, the insulating film 30 is partially formed. Specifically, the insulating film 30 is within a range of 5 μm or less around the channel region side end portion of the n + -type source region 4 that becomes the constricted portion, that is, the portion where the interlayer insulating film 9 is likely to crack. Is forming.

このように、絶縁膜30を層間絶縁膜9のうちクラックが発生し易い部位にのみ形成するようにしても良い。   As described above, the insulating film 30 may be formed only in a portion of the interlayer insulating film 9 where cracks are likely to occur.

(第3、第4実施形態の変形例)
上記第3、第4実施形態では、絶縁膜30をノンドープのPoly−Si、SiO2もしくはSiNで構成した場合について説明したが、絶縁膜30を構成する材料と層間絶縁膜9を構成する材料の組み合わせを、それらの材料の融点に基づいて決定すると好ましい。
(Modification of the third and fourth embodiments)
In the third and fourth embodiments, the case where the insulating film 30 is made of non-doped Poly-Si, SiO 2, or SiN has been described. However, the material that forms the insulating film 30 and the material that forms the interlayer insulating film 9 are described. The combination is preferably determined based on the melting points of those materials.

具体的には、層間絶縁膜9を構成する材料の融点よりも、絶縁膜30を構成する材料の融点の方が低くなるようにする。例えば、層間絶縁膜をノンドープのPoly−Si、SiO2で構成する場合には、絶縁膜30をBPSGで構成する。また、層間絶縁膜9をBPSGで構成する場合には、絶縁膜30を高濃度のBPSGで構成する。 Specifically, the melting point of the material constituting the insulating film 30 is made lower than the melting point of the material constituting the interlayer insulating film 9. For example, when the interlayer insulating film is made of non-doped Poly-Si or SiO 2 , the insulating film 30 is made of BPSG. When the interlayer insulating film 9 is made of BPSG, the insulating film 30 is made of high-concentration BPSG.

このような組み合わせにすると、層間絶縁膜9と比べて絶縁膜30のリフロー性が高い関係にできるため、層間絶縁膜9にクラックが発生しても、絶縁膜30にクラックが入り難い構造にすること、もしくは、溶融した絶縁膜30によりクラックを埋めることができる。   With such a combination, since the reflow property of the insulating film 30 can be made higher than that of the interlayer insulating film 9, even if a crack occurs in the interlayer insulating film 9, a structure in which the insulating film 30 does not easily crack is formed. Alternatively, the crack can be filled with the melted insulating film 30.

(他の実施形態)
上記第1〜第4実施形態では、ゲート酸化膜7をパターニングしてからゲート電極8や層間絶縁膜9の形成を行ったが、下地となるゲート酸化膜7を残した状態でゲート電極8や層間絶縁膜9を形成しても良い。また、絶縁膜30に関しても同様のことが言える。これらについて、図8から図14を参照して説明する。
(Other embodiments)
In the first to fourth embodiments, the gate electrode 8 and the interlayer insulating film 9 are formed after the gate oxide film 7 is patterned. However, the gate electrode 8 An interlayer insulating film 9 may be formed. The same can be said for the insulating film 30. These will be described with reference to FIGS.

図8は、第1実施形態に対してゲート酸化膜7のパターニング工程を変更したときの製造工程を示した断面図である。この工程は、上述した図2に代えて行われる。図8(a)に示すように、ゲート酸化膜7を成膜したのち、その上にゲート電極8をパターニングする。その後、図8(b)、(c)に示す工程において、図2(b)、(c)と同様の工程を行い、図8(d)に示す工程において、ゲート酸化膜7と層間絶縁膜9の双方を貫通するコンタクトホールを形成する。このようにしても、第1実施形態と同様の効果を得ることができる。なお、この後は、図3と同様の工程を経ることで、縦型パワーMOSFETが完成する。   FIG. 8 is a cross-sectional view showing a manufacturing process when the patterning process of the gate oxide film 7 is changed with respect to the first embodiment. This step is performed in place of FIG. 2 described above. As shown in FIG. 8A, after the gate oxide film 7 is formed, the gate electrode 8 is patterned thereon. 8B and 8C, the same processes as in FIGS. 2B and 2C are performed. In the process shown in FIG. 8D, the gate oxide film 7 and the interlayer insulating film are processed. 9 is formed. Even if it does in this way, the effect similar to 1st Embodiment can be acquired. After this, the vertical power MOSFET is completed through the same steps as in FIG.

図9は、第3実施形態に対してゲート酸化膜7のパターニング工程を変更した場合の製造工程中の断面図であり、図10は、完成後の縦型パワーMOSFETの断面図である。これらの図に示すように、ゲート酸化膜7をパターニングせずに残したままゲート電極8を形成し、ゲート酸化膜7と層間絶縁膜9を貫通するようにコンタクトホールを形成するようにしても良い。   FIG. 9 is a cross-sectional view in the manufacturing process when the patterning process of the gate oxide film 7 is changed with respect to the third embodiment, and FIG. 10 is a cross-sectional view of the completed vertical power MOSFET. As shown in these drawings, the gate electrode 8 may be formed while leaving the gate oxide film 7 unpatterned, and a contact hole may be formed so as to penetrate the gate oxide film 7 and the interlayer insulating film 9. good.

図11は、第3実施形態に対してゲート酸化膜7に加え、さらに絶縁膜30のパターニング工程を変更した場合の製造工程中の断面図であり、図12は、完成後の縦型パワーMOSFETの断面図である。これらの図に示すように、絶縁膜30を成膜した後に、これをパターニングしないままこの上に層間絶縁膜9を積み、ゲート酸化膜7、絶縁膜30および層間絶縁膜9を貫通するようにコンタクトホールを形成しても良い。   11 is a cross-sectional view in the manufacturing process when the patterning process of the insulating film 30 is further changed in addition to the gate oxide film 7 in the third embodiment, and FIG. 12 is a vertical power MOSFET after completion. FIG. As shown in these drawings, after the insulating film 30 is formed, the interlayer insulating film 9 is stacked on the insulating film 30 without patterning the insulating film 30 so as to penetrate the gate oxide film 7, the insulating film 30, and the interlayer insulating film 9. Contact holes may be formed.

図13および図14は、第4実施形態に対して、ゲート酸化膜7のパターニング工程を変更した場合の製造工程中の断面図である。上記と同様、図13に示すように、ゲート酸化膜7をパターニングせずに残したままゲート電極8を形成しても良い。また、図14に示すように、n+型ソース領域4のチャネル領域側の端部から5μm以内となるようにすれば、絶縁膜30がn+型ソース領域4の上にも残っていても良い。 13 and 14 are cross-sectional views in the manufacturing process when the patterning process of the gate oxide film 7 is changed with respect to the fourth embodiment. Similarly to the above, as shown in FIG. 13, the gate electrode 8 may be formed while leaving the gate oxide film 7 unpatterned. Further, as shown in FIG. 14, if the thickness is within 5 μm from the end of the n + -type source region 4 on the channel region side, the insulating film 30 may remain on the n + -type source region 4. good.

上記第1、第2実施形態では、層間絶縁膜9を第1、第2絶縁膜9a、9bの2層構造とし、第3、第4実施形態では、ゲート電極8を覆うように絶縁膜30を備えたが、これらを組み合わせても良い。   In the first and second embodiments, the interlayer insulating film 9 has a two-layer structure of the first and second insulating films 9a and 9b. In the third and fourth embodiments, the insulating film 30 covers the gate electrode 8. However, these may be combined.

また、上記第1、第2実施形態では、層間絶縁膜9を第1、第2絶縁膜9a、9bの2層構造としたが、これは少なくとも2層という意味であり、3層構造以上としても構わない。   In the first and second embodiments, the interlayer insulating film 9 has the two-layer structure of the first and second insulating films 9a and 9b. However, this means that the interlayer insulating film 9 has at least two layers. It doesn't matter.

上記実施形態では、MOS構造のSiC半導体装置として、ノーマリオフの蓄積型のnチャネルタイププレーナ型MOSFETを例に挙げて説明したが、ノーマリオンでも良いし、反転型でも良い。また、プレーナ型MOSFETに限らず、ラテラルMOSFETであっても良い。すなわち、これらはMOS構造の半導体装置の一例を示したものに過ぎない。また、IGBTに対しても本発明を適用することが可能であるし、溝ゲート型のMOSFETに対しても本発明を適用することができる。要するに、どのようなMOS構造のSiC半導体装置に関しても本発明を適用することが可能である。また、上記実施形態では、nチャネルタイプについて説明したが、導電型を逆転させたpチャネルタイプのものとしても構わない。   In the above-described embodiment, a normally-off storage type n-channel type planar MOSFET has been described as an example of a MOS structure SiC semiconductor device. However, a normally-on or inversion type may be used. Moreover, not only a planar MOSFET but a lateral MOSFET may be used. That is, these are merely examples of a MOS structure semiconductor device. In addition, the present invention can be applied to an IGBT, and the present invention can also be applied to a trench gate type MOSFET. In short, the present invention can be applied to any MOS semiconductor SiC semiconductor device. In the above embodiment, the n-channel type has been described. However, a p-channel type in which the conductivity type is reversed may be used.

本発明の第1実施形態にかかる縦型パワーMOSFETの断面構成を示す図である。It is a figure which shows the cross-sectional structure of the vertical power MOSFET concerning 1st Embodiment of this invention. 図1に示す縦型パワーMOSFETの製造工程を示した断面図である。FIG. 3 is a cross-sectional view showing a manufacturing process of the vertical power MOSFET shown in FIG. 1. 図2に続く縦型パワーMOSFETの製造工程を示した断面図である。FIG. 3 is a cross-sectional view showing the manufacturing process of the vertical power MOSFET following FIG. 2. 本発明の第2実施形態にかかる縦型パワーMOSFETの製造工程途中の断面図である。It is sectional drawing in the middle of the manufacturing process of the vertical power MOSFET concerning 2nd Embodiment of this invention. 本発明の第3実施形態にかかる縦型パワーMOSFETの断面構成を示す図である。It is a figure which shows the cross-sectional structure of the vertical power MOSFET concerning 3rd Embodiment of this invention. 図1に示す縦型パワーMOSFETの製造工程を示した断面図である。FIG. 3 is a cross-sectional view showing a manufacturing process of the vertical power MOSFET shown in FIG. 1. 本発明の第2実施形態にかかる縦型パワーMOSFETの製造工程途中の断面図である。It is sectional drawing in the middle of the manufacturing process of the vertical power MOSFET concerning 2nd Embodiment of this invention. 他の実施形態に示す縦型パワーMOSFETの製造工程を示した断面図である。It is sectional drawing which showed the manufacturing process of the vertical power MOSFET shown in other embodiment. 他の実施形態に示す縦型パワーMOSFETの製造工程を示した断面図である。It is sectional drawing which showed the manufacturing process of the vertical power MOSFET shown in other embodiment. 他の実施形態に示す完成後の縦型パワーMOSFETの断面図である。It is sectional drawing of the vertical power MOSFET after completion shown in other embodiment. 他の実施形態に示す縦型パワーMOSFETの製造工程を示した断面図である。It is sectional drawing which showed the manufacturing process of the vertical power MOSFET shown in other embodiment. 他の実施形態に示す完成後の縦型パワーMOSFETの断面図である。It is sectional drawing of the vertical power MOSFET after completion shown in other embodiment. 他の実施形態に示す縦型パワーMOSFETの製造工程を示した断面図である。It is sectional drawing which showed the manufacturing process of the vertical power MOSFET shown in other embodiment. 他の実施形態に示す縦型パワーMOSFETの製造工程を示した断面図である。It is sectional drawing which showed the manufacturing process of the vertical power MOSFET shown in other embodiment. 従来の縦型パワーMOSFETの断面図である。It is sectional drawing of the conventional vertical power MOSFET. ゲートリーク不良部分の拡大断面図である。It is an expanded sectional view of a gate leak defective part. 発生メカニズムの推察の為に実際に縦型パワーMOSFETを製造したときの製造工程を示した断面図である。It is sectional drawing which showed the manufacturing process when manufacturing a vertical power MOSFET actually for guessing the generation | occurrence | production mechanism. 図17に示す製造工程により製造した縦型パワーMOSFETのゲート電極の端部近傍の拡大断面図である。FIG. 18 is an enlarged cross-sectional view of the vicinity of the end of the gate electrode of the vertical power MOSFET manufactured by the manufacturing process shown in FIG. 17.

符号の説明Explanation of symbols

1…n+型基板、1a…主表面、1b…裏面、2…nー型エピ層、
3…pー型ベース領域、3a…コンタクト領域、4…n+型ソース領域、
5…表面チャネル層、7…ゲート酸化膜、8…ゲート電極、9…層間絶縁膜、
9a…第1絶縁膜、9b…第2絶縁膜、10…ソース電極、11…ドレイン電極、
20…基板、30…絶縁膜。
1 ... n + type substrate, 1a ... main surface, 1b ... back surface, 2 ... n-type epi layer,
3 ... p-type base region, 3a ... contact region, 4 ... n + type source region,
5 ... surface channel layer, 7 ... gate oxide film, 8 ... gate electrode, 9 ... interlayer insulating film,
9a ... 1st insulating film, 9b ... 2nd insulating film, 10 ... Source electrode, 11 ... Drain electrode,
20 ... substrate, 30 ... insulating film.

Claims (5)

炭化珪素からなる基板(1)と、
前記基板(1)上に形成された炭化珪素からなるチャネル領域(5)と、
前記チャネル領域(5)を電流経路として、該電流経路の上下流に配置された第1導電型不純物領域(2)および第2不純物領域(4)と、
前記チャネル領域(5)の表面に備えたゲート絶縁膜(7)と、
前記ゲート絶縁膜(7)の上に形成されたゲート電極(8)と、
前記ゲート電極(8)を覆うように配置された層間絶縁膜(9)と、
前記層間絶縁膜(9)に形成されたコンタクトホールを通じて、前記第2不純物領域(4)に対して電気的に接続される上層電極(10)とを有し、
前記ゲート電極(8)への印加電圧を制御することで前記チャネル領域(5)に形成されるチャネルを制御し、前記第1導電型不純物領域(2)および前記第2不純物領域(4)の間に流れる電流を制御するように構成される炭化珪素半導体装置であって、
前記層間絶縁膜(9)は、第1絶縁膜(9a)および該第1絶縁膜(9a)の上層に配置された第2絶縁膜(9b)を備えて構成されており、
前記第2絶縁膜(9b)は、前記第2不純物領域(4)における前記チャネル領域側の端部を中心として5μm以内の領域において前記第1絶縁膜(9a)を覆うように配置されていることを特徴とする炭化珪素半導体装置。
A substrate (1) made of silicon carbide;
A channel region (5) made of silicon carbide formed on the substrate (1);
A first conductivity type impurity region (2) and a second impurity region (4) disposed upstream and downstream of the channel region (5) as a current route;
A gate insulating film (7) provided on the surface of the channel region (5);
A gate electrode (8) formed on the gate insulating film (7);
An interlayer insulating film (9) disposed so as to cover the gate electrode (8);
An upper electrode (10) electrically connected to the second impurity region (4) through a contact hole formed in the interlayer insulating film (9);
By controlling the voltage applied to the gate electrode (8), the channel formed in the channel region (5) is controlled, and the first conductivity type impurity region (2) and the second impurity region (4) A silicon carbide semiconductor device configured to control a current flowing therebetween,
The interlayer insulating film (9) includes a first insulating film (9a) and a second insulating film (9b) disposed on the first insulating film (9a) ,
The second insulating film (9b) is disposed so as to cover the first insulating film (9a) in a region within 5 μm centering on the end of the second impurity region (4) on the channel region side. The silicon carbide semiconductor device characterized by the above-mentioned.
前記第2絶縁膜(9b)は、BPSG、SiO2、SiNのいずれかから構成されていることを特徴とする請求項1に記載の炭化珪素半導体装置。 The silicon carbide semiconductor device according to claim 1, wherein the second insulating film (9b) is made of any one of BPSG, SiO 2 , and SiN. 前記第2絶縁膜(9b)を構成する材料の融点が前記第1絶縁膜(9a)を構成する材料の融点よりも低くなっていることを特徴とする請求項1または2に記載の炭化珪素半導体装置。 The silicon carbide according to claim 1 or 2, characterized in that it is lower than the melting point of the material the melting point of the material of the second insulating film (9b) constitutes said first insulating film (9a) Semiconductor device. 炭化珪素からなる基板(1)と、
前記基板(1)上に形成された炭化珪素からなるチャネル領域(5)と、
前記チャネル領域(5)を電流経路として、該電流経路の上下流に配置された第1導電型不純物領域(2)および第2不純物領域(4)と、
前記チャネル領域(5)の表面に備えたゲート絶縁膜(7)と、
前記ゲート絶縁膜(7)の上に形成されたゲート電極(8)と、
前記ゲート電極(8)を覆うように配置された層間絶縁膜(9)と、
前記層間絶縁膜(9)に形成されたコンタクトホールを通じて、前記第2不純物領域(4)に対して電気的に接続される上層電極(10)とを有し、
前記ゲート電極(8)への印加電圧を制御することで前記チャネル領域(5)に形成されるチャネルを制御し、前記第1導電型不純物領域(2)および前記第2不純物領域(4)の間に流れる電流を制御するように構成される炭化珪素半導体装置であって、
前記ゲート電極(8)と前記層間絶縁膜(9)の間には、前記ゲート電極(8)の上部を覆う絶縁膜(30)が配置されており、
前記ゲート電極(8)の上部および側壁を覆う絶縁膜(30)は、前記第2不純物領域(4)における前記チャネル領域側の端部を中心として5μm以内の領域において前記ゲート電極(8)を覆うように配置されていることを特徴とする炭化珪素半導体装置。
A substrate (1) made of silicon carbide;
A channel region (5) made of silicon carbide formed on the substrate (1);
A first conductivity type impurity region (2) and a second impurity region (4) disposed upstream and downstream of the channel region (5) as a current route;
A gate insulating film (7) provided on the surface of the channel region (5);
A gate electrode (8) formed on the gate insulating film (7);
An interlayer insulating film (9) disposed so as to cover the gate electrode (8);
An upper electrode (10) electrically connected to the second impurity region (4) through a contact hole formed in the interlayer insulating film (9);
By controlling the voltage applied to the gate electrode (8), the channel formed in the channel region (5) is controlled, and the first conductivity type impurity region (2) and the second impurity region (4) A silicon carbide semiconductor device configured to control a current flowing therebetween,
Between the gate electrode (8) and the interlayer insulating film (9), an insulating film (30) covering the top of the gate electrode (8) is disposed ,
The insulating film (30) covering the upper part and the side wall of the gate electrode (8) has the gate electrode (8) in a region within 5 μm centering on the end of the second impurity region (4) on the channel region side. A silicon carbide semiconductor device, characterized by being arranged to cover .
前記ゲート電極(8)の上部および側壁を覆う絶縁膜(30)は、ノンドープのPoly−Si、BPSG、SiO2、SiNのいずれかから構成されていることを特徴とする請求項に記載の炭化珪素半導体装置。 Top and side wall insulating film covering the gate electrode (8) (30) according to claim 4, characterized by being composed of non-doped Poly-Si, BPSG, from one of SiO 2, SiN Silicon carbide semiconductor device.
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* Cited by examiner, † Cited by third party
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KR20120065962A (en) * 2009-10-05 2012-06-21 스미토모덴키고교가부시키가이샤 Semiconductor device
US9076761B2 (en) 2011-06-14 2015-07-07 Mitsubishi Electric Corporation Silicon carbide semiconductor device and method for manufacturing silicon carbide semiconductor device
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JP6523887B2 (en) * 2015-09-11 2019-06-05 株式会社東芝 Semiconductor device
US10998418B2 (en) * 2019-05-16 2021-05-04 Cree, Inc. Power semiconductor devices having reflowed inter-metal dielectric layers

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62118579A (en) * 1985-11-18 1987-05-29 Mitsubishi Electric Corp Manufacture of semiconductor device
JP3559971B2 (en) * 2001-12-11 2004-09-02 日産自動車株式会社 Silicon carbide semiconductor device and method of manufacturing the same
JP4082673B2 (en) * 2003-03-07 2008-04-30 松下電器産業株式会社 Manufacturing method of semiconductor device
JP2005276978A (en) * 2004-03-24 2005-10-06 Nissan Motor Co Ltd Ohmic electrode structure, manufacturing method thereof, semiconductor manufacturing device, and semiconductor device

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