JP5029042B2 - Silicon carbide semiconductor device - Google Patents

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Description

本発明は、炭化珪素（以下、ＳｉＣという）を用いたＭＯＳ構造のＳｉＣ半導体装置に関するものである。 The present invention, silicon carbide (hereinafter, referred to as SiC) is relates to the SiC semiconductor equipment of MOS structure using.

従来、特許文献１等において、ＳｉＣ基板を用いたＭＯＳ構造のＳｉＣ半導体装置として、縦型パワーＭＯＳＦＥＴが提案されている。図１５は、この縦型パワーＭＯＳＦＥＴの断面図である。   Conventionally, in Patent Document 1 and the like, a vertical power MOSFET has been proposed as an SiC semiconductor device having a MOS structure using an SiC substrate. FIG. 15 is a cross-sectional view of this vertical power MOSFET.

図１５に示すように、ｎ+型基板１の上面を主表面１ａとし、主表面１ａの反対面である下面を裏面１ｂとして、ｎ+型基板１の主表面１ａ上に基板１よりも低いドーパント濃度を有する炭化珪素からなるｎ-型エピタキシャル層（以下、ｎ-型エピ層という）２が積層されている。ｎ-型エピ層２の表層部にはｐ型ベース領域３が形成されている。ｐ型ベース領域３の中央部分（図１中の左右両端位置）は、部分的にｐ型不純物濃度が高くされ、コンタクト領域３ａとして機能する。この部分は、他の領域よりも深く形成されていても良く、その場合、ディープベース領域としても機能することになる。 As shown in FIG. 15, the upper surface of the n + type substrate 1 is lower than the substrate 1 on the main surface 1 a of the n + type substrate 1, with the upper surface being the main surface 1 a and the lower surface opposite to the main surface 1 a being the back surface 1 b. An n − type epitaxial layer (hereinafter referred to as an n − type epi layer) 2 made of silicon carbide having a dopant concentration is laminated. A p-type base region 3 is formed in the surface layer portion of the n − -type epi layer 2. The central portion of the p-type base region 3 (the positions at the left and right ends in FIG. 1) is partially increased in p-type impurity concentration and functions as the contact region 3a. This portion may be formed deeper than other regions, and in this case, it functions as a deep base region.

また、ｐ型ベース領域３の表層部には、ｐ型ベース領域３よりも浅いｎ+型ソース領域４が形成され、ｎ+型ソース領域４とｎ-型エピ層２とを繋ぐように、ｐ型ベース領域３の表面部にチャネル領域を構成するｎ-型の表面チャネル層５が延設されている。表面チャネル層５の上面およびｎ+型ソース領域４の上面には熱酸化にてゲート酸化膜７が形成され、このゲート酸化膜７の上にドープドＰｏｌｙ−Ｓｉで構成されたゲート電極８が形成されている。ゲート電極８は、ＬＴＯ（Low Temperature Oxide）で構成された層間絶縁膜９で覆われ、この層間絶縁膜９の上にｎ+型ソース領域４およびｐ型ベース領域３と電気的に接続された上層電極に相当するソース電極１０が形成されている。ソース電極１０は、ｐ型電極１０ａとｎ型電極１０ｂおよび上層部１０ｃにて構成されている。そして、ｎ+型基板１の裏面１ｂにドレイン電極１１が形成され、縦型パワーＭＯＳＦＥＴが構成されている。 Further, an n + type source region 4 shallower than the p type base region 3 is formed in the surface layer portion of the p type base region 3 so as to connect the n + type source region 4 and the n − type epi layer 2. An n − type surface channel layer 5 constituting a channel region is extended on the surface portion of the p type base region 3. A gate oxide film 7 is formed by thermal oxidation on the upper surface of the surface channel layer 5 and the n + -type source region 4, and a gate electrode 8 made of doped Poly-Si is formed on the gate oxide film 7. Has been. The gate electrode 8 is covered with an interlayer insulating film 9 made of LTO (Low Temperature Oxide), and is electrically connected to the n + -type source region 4 and the p-type base region 3 on the interlayer insulating film 9. A source electrode 10 corresponding to the upper layer electrode is formed. The source electrode 10 includes a p-type electrode 10a, an n-type electrode 10b, and an upper layer portion 10c. A drain electrode 11 is formed on the back surface 1b of the n + type substrate 1 to constitute a vertical power MOSFET.

このように構成された縦型パワーＭＯＳＦＥＴは、ゲート電極８への印加電圧を制御することで表面チャネル層５に形成されるチャネルを制御し、チャネルの上下流に相当する第１不純物領域としてのｎ-型エピ層２および第２不純物領域としてのｎ+型ソース領域４の間に流れる電流を制御する。
特開平１１−１４５２７６号公報 The vertical power MOSFET configured as described above controls the channel formed in the surface channel layer 5 by controlling the voltage applied to the gate electrode 8, and serves as a first impurity region corresponding to the upstream and downstream of the channel. The current flowing between the n − type epi layer 2 and the n + type source region 4 as the second impurity region is controlled.
JP-A-11-145276

上記のような構造の縦型パワーＭＯＳＦＥＴを製造するに当たり、ゲートリーク不良が発生することが確認された。   In manufacturing the vertical power MOSFET having the above-described structure, it was confirmed that a gate leak defect occurred.

本発明は上記点に鑑みて、ＭＯＳ構造のＳｉＣ半導体装置において、ゲートリーク不良を防止することを目的とする。   An object of the present invention is to prevent a gate leakage defect in a SiC semiconductor device having a MOS structure.

本発明者らは、上記目的を達成するために、ゲートリーク不良に関して鋭意検討を行った。図１６は、ゲートリーク不良部分の拡大断面図を示したものである。この図は、図１５中の左半分の拡大図に相当する。   In order to achieve the above object, the present inventors have conducted intensive studies on gate leakage defects. FIG. 16 is an enlarged cross-sectional view of a portion having a defective gate leak. This figure corresponds to an enlarged view of the left half in FIG.

この図に示されるゲートリーク不良部分の断面を観察すると、ゲート電極８を構成するＰｏｌｙ−Ｓｉの異常や、層間絶縁膜９を構成するＬＴＯのクラックが確認された。ＬＴＯのクラックに関しては、クラック内部がＰｏｌｙ−Ｓｉで満たされており、Ｐｏｌｙ−Ｓｉがソース電極１０まで到達しているものもあった。また、ＥＤＸ（Energy Dispersive X-ray Spectoroscopy）分析を行ったところ、ゲート電極８中のＰｏｌｙ−Ｓｉ内にＮｉやＡｌのようなソース電極１０に含まれる金属が確認された。   When the cross section of the gate leak defective portion shown in this figure was observed, an abnormality of Poly-Si constituting the gate electrode 8 and an LTO crack constituting the interlayer insulating film 9 were confirmed. Regarding the crack of LTO, the inside of the crack was filled with Poly-Si, and Poly-Si reached the source electrode 10 in some cases. Further, when an EDX (Energy Dispersive X-ray Spectroscopy) analysis was performed, metals contained in the source electrode 10 such as Ni and Al were confirmed in the Poly-Si in the gate electrode 8.

このため、本発明者らは、ＬＴＯのクラックおよびクラック内部がＰｏｌｙ−Ｓｉで満たされるという現象の発生メカニズムの推察を行った。図１７および図１８を参照して、この発生メカニズムについて説明する。   For this reason, the present inventors have inferred the generation mechanism of the phenomenon that the crack of LTO and the inside of the crack are filled with Poly-Si. This generation mechanism will be described with reference to FIGS.

図１７は、発生メカニズムの推察の為に実際に縦型パワーＭＯＳＦＥＴを２つの手法により製造したときの製造工程を示した断面図である。なお、縦型パワーＭＯＳＦＥＴのうちの半導体領域、つまりゲート電極８や層間絶縁膜９等の上層部以外に関しては、半導体基板２０として省略してあるが、実際には、図１５に示したように、半導体基板２０は、ｎ+型基板１の主表面１ａにｎ-型エピ層２が形成され、かつ、ｐ型ベース領域３、ｎ+型ソース領域４および表面チャネル層５を形成したものとされている。 FIG. 17 is a cross-sectional view showing a manufacturing process when a vertical power MOSFET is actually manufactured by two methods for inferring the generation mechanism. Although the semiconductor region of the vertical power MOSFET, that is, other than the upper layer portion such as the gate electrode 8 and the interlayer insulating film 9 is omitted as the semiconductor substrate 20, actually, as shown in FIG. The semiconductor substrate 20 has an n − type epi layer 2 formed on the main surface 1a of the n + type substrate 1, and a p type base region 3, an n + type source region 4 and a surface channel layer 5 formed thereon. Has been.

まず、図１７に基づいて、第１の手法により縦型パワーＭＯＳＦＥＴの製造したときの様子について説明する。   First, based on FIG. 17, a state when the vertical power MOSFET is manufactured by the first method will be described.

図１７（ａ）に示す工程では、半導体基板２０の上、つまりｎ-型エピ層２や図示しないｐ型ベース領域３、ｎ+型ソース領域４および表面チャネル層５の上にゲート酸化膜７およびゲート電極８を形成したのち、ゲート電極８を覆うようにＬＴＯからなる層間絶縁膜９を成膜した。続いて、図１７（ｂ）に示す工程では、１０００℃で３０分間の熱処理を行うことで、層間絶縁膜９を構成するＬＴＯの緻密化（デンシファイ）を行った。このとき、層間絶縁膜９にクラックが生じていることが確認された。これは、緻密化の際に発生する熱応力によるものと考えられる。 In the step shown in FIG. 17A, the gate oxide film 7 is formed on the semiconductor substrate 20, that is, on the n − -type epi layer 2, the p-type base region 3, the n + -type source region 4 and the surface channel layer 5 (not shown). After forming the gate electrode 8, an interlayer insulating film 9 made of LTO was formed so as to cover the gate electrode 8. Subsequently, in the step shown in FIG. 17B, the LTO constituting the interlayer insulating film 9 was densified by performing a heat treatment at 1000 ° C. for 30 minutes. At this time, it was confirmed that a crack was generated in the interlayer insulating film 9. This is thought to be due to thermal stress generated during densification.

次に、図１７（ｃ）に示す工程では、層間絶縁膜９に対してｐ型ベース領域３およびｎ+型ソース領域４に繋がるコンタクトホールを形成した。そして、図１７（ｄ）に示す工程では、ｐ型半導体層に対してオーミック接触が行える金属としてＡｌを蒸着したのち、これをウェットエッチングにてパターニングし、ソース電極１０のうちのｐ型電極１０ａを形成した。このとき、先程確認されたクラックにＡｌの浸入が確認された。 Next, in the step shown in FIG. 17C, contact holes connected to the p-type base region 3 and the n + -type source region 4 are formed in the interlayer insulating film 9. In the step shown in FIG. 17D, after depositing Al as a metal capable of ohmic contact with the p-type semiconductor layer, this is patterned by wet etching, and the p-type electrode 10a of the source electrode 10 is formed. Formed. At this time, intrusion of Al was confirmed in the crack confirmed previously.

図１７（ｅ）に示す工程では、ｎ型半導体層に対してオーミック接触が行える金属としてＮｉを蒸着することによりソース電極１０のうちのｎ型電極１０ｂを形成し、その後、図１７（ｆ）に示す工程では、半導体基板２０の裏面、つまりｎ+型基板１の裏面１ｂにｎ型半導体層に対してオーミック接触が行える金属としてＮｉを蒸着することによりドレイン電極１１を形成した。そして、１０００℃で１０分間の熱処理を行うことで、電極シンタリングを行った。このとき、クラックに浸入したＡｌがゲート電極８を構成するＰｏｌｙ−Ｓｉと反応して、変形を引き起こしていることが確認された。 In the step shown in FIG. 17E, the n-type electrode 10b of the source electrode 10 is formed by vapor-depositing Ni as a metal capable of ohmic contact with the n-type semiconductor layer, and thereafter, FIG. In the process shown in FIG. 2, the drain electrode 11 was formed by depositing Ni as a metal capable of ohmic contact with the n-type semiconductor layer on the back surface of the semiconductor substrate 20, that is, the back surface 1b of the n + -type substrate 1. And electrode sintering was performed by performing the heat processing for 10 minutes at 1000 degreeC. At this time, it was confirmed that Al that entered the crack reacted with Poly-Si constituting the gate electrode 8 to cause deformation.

この後、図１７（ｇ）に示す工程では、ソース電極１０のうちのｎ型電極１０ｂの不要部分をウェットエッチングにより除去して、コンタクトホール内にのみ残したのち、さらにＴｉ／Ａｌを蒸着し、４５０℃で３０分間の熱処理を行うことで、電極シンタリングを行った。これにより、ソース電極１０の上層部１０ｃを形成し、ソース電極１０を完成させた。このとき、クラック内にＮｉが浸入し、クラックに浸入したＮｉおよび既に浸入していたＡｌがＰｏｌｙ−Ｓｉと反応して変形を引き起こしていることが確認された。なお、この後は、図示しないしないが、後プロセスとして保護膜形成工程等を行った。   Thereafter, in the step shown in FIG. 17 (g), unnecessary portions of the n-type electrode 10b of the source electrode 10 are removed by wet etching and left only in the contact holes, and then Ti / Al is further deposited. Electrode sintering was performed by performing a heat treatment at 450 ° C. for 30 minutes. Thereby, the upper layer part 10c of the source electrode 10 was formed, and the source electrode 10 was completed. At this time, it was confirmed that Ni entered into the crack, and Ni that had entered the crack and Al that had already entered reacted with Poly-Si to cause deformation. Thereafter, although not shown, a protective film forming step and the like were performed as a post process.

このように、本製造方法により縦型パワーＭＯＳＦＥＴを製造した場合には、熱応力によるクラック発生、電極エッチングによるクラック内への金属の浸入、熱処理による金属との反応に起因するＰｏｌｙ−Ｓｉの異常という一連の流れが上記現象の発生メカニズムになっていると推察される。   Thus, when a vertical power MOSFET is manufactured by this manufacturing method, the occurrence of cracks due to thermal stress, the penetration of metal into the cracks due to electrode etching, and the poly-Si abnormality due to the reaction with the metal due to heat treatment It can be inferred that this series of flows is the mechanism of the above phenomenon.

次に、第２の手法により縦型パワーＭＯＳＦＥＴの製造したときの様子について説明する。なお、本製造方法は、第１の手法に対して、層間絶縁膜９をＢＰＳＧに変更したことが主な相違点であり、製造中の断面図も図１７と同様であるため、異なる部分について主に説明する。   Next, the state when the vertical power MOSFET is manufactured by the second method will be described. Note that this manufacturing method is mainly different from the first method in that the interlayer insulating film 9 is changed to BPSG, and the cross-sectional view during manufacturing is similar to FIG. Mainly explained.

図１７（ａ）に示す工程では、ゲート電極８を覆うようにＢＰＳＧからなる層間絶縁膜９を成膜した。続いて、図１７（ｂ）に示す工程では、９３０℃で２０分間の熱処理を行うことで、層間絶縁膜９を構成するＢＰＳＧをリフローした。このとき、層間絶縁膜９にクラックが生じていることが確認された。これは、リフローの際に発生する熱応力によるものと考えられる。   In the step shown in FIG. 17A, an interlayer insulating film 9 made of BPSG is formed so as to cover the gate electrode 8. Subsequently, in the step shown in FIG. 17B, BPSG constituting the interlayer insulating film 9 was reflowed by performing a heat treatment at 930 ° C. for 20 minutes. At this time, it was confirmed that a crack was generated in the interlayer insulating film 9. This is considered to be due to thermal stress generated during reflow.

次に、図１７（ｃ）に示す工程では、層間絶縁膜９に対してコンタクトホールを形成したのち、再び９００℃で１０分間の熱処理を行うことで、層間絶縁膜９を構成するＢＰＳＧをリフローした。図１７（ｄ）に示す工程では、Ａｌの蒸着およびウェットエッチングによるパターニングを行い、ソース電極１０のうちのｐ型電極１０ａを形成する。このとき、先程確認されたクラックにＡｌの浸入が確認された。   Next, in the step shown in FIG. 17C, a contact hole is formed in the interlayer insulating film 9, and then heat treatment is performed again at 900 ° C. for 10 minutes, so that the BPSG constituting the interlayer insulating film 9 is reflowed. did. In the step shown in FIG. 17D, patterning is performed by vapor deposition of Al and wet etching to form the p-type electrode 10a of the source electrode 10. At this time, intrusion of Al was confirmed in the crack confirmed previously.

図１７（ｅ）に示す工程では、Ｎｉの蒸着によりソース電極１０のうちのｎ型電極１０ｂを形成し、図１７（ｆ）に示す工程では、半導体基板２０の裏面にＮｉを蒸着した。そして、１０００℃で１０分間の熱処理を行うことで、電極シンタリングを行う。このとき、クラックに浸入したＡｌがゲート電極８を構成するＰｏｌｙ−Ｓｉと反応して、変形を引き起こしていることが確認された。   In the step shown in FIG. 17E, the n-type electrode 10b of the source electrode 10 was formed by vapor deposition of Ni, and in the step shown in FIG. 17F, Ni was vapor deposited on the back surface of the semiconductor substrate 20. Then, electrode sintering is performed by performing heat treatment at 1000 ° C. for 10 minutes. At this time, it was confirmed that Al that entered the crack reacted with Poly-Si constituting the gate electrode 8 to cause deformation.

この後、図１７（ｇ）に示す工程では、ｎ型電極１０ｂの不要部分の除去、Ｔｉ／Ａｌの蒸着および４５０℃で３０分間の熱処理による電極シンタリングを行い、ソース電極１０の上層部１０ｃを形成して、ソース電極１０を完成させた。このとき、クラック内にＮｉが浸入し、クラックに浸入したＮｉおよび既に浸入していたＡｌがＰｏｌｙ−Ｓｉと反応して変形を引き起こしていることが確認された。なお、この後は、図示しないしないが、後プロセスとして保護膜形成工程等を行った。   Thereafter, in the step shown in FIG. 17G, unnecessary portions of the n-type electrode 10b are removed, Ti / Al is deposited, and electrode sintering is performed by heat treatment at 450 ° C. for 30 minutes, so that the upper layer portion 10c of the source electrode 10 is obtained. To complete the source electrode 10. At this time, it was confirmed that Ni entered into the crack, and Ni that had entered the crack and Al that had already entered reacted with Poly-Si to cause deformation. Thereafter, although not shown, a protective film forming step and the like were performed as a post process.

このように、本製造方法により縦型パワーＭＯＳＦＥＴを製造した場合にも、熱応力によるクラック発生、電極エッチングによるクラック内への金属の浸入、熱処理による金属との反応に起因するＰｏｌｙ−Ｓｉの異常という一連の流れが上記現象の発生メカニズムになっていると推察される。   Thus, even when a vertical power MOSFET is manufactured by this manufacturing method, the occurrence of cracks due to thermal stress, metal penetration into the cracks due to electrode etching, and poly-Si anomalies due to reaction with the metal due to heat treatment It can be inferred that this series of flows is the mechanism of the above phenomenon.

続いて、上記２つの手法におけるクラックの発生原因について検討を行った。図１８は、上記の手法によって製造した縦型パワーＭＯＳＦＥＴのゲート電極８の端部近傍の拡大断面図である。   Subsequently, the cause of occurrence of cracks in the above two methods was examined. FIG. 18 is an enlarged cross-sectional view of the vicinity of the end portion of the gate electrode 8 of the vertical power MOSFET manufactured by the above method.

この図に示すように、ｎ+型ソース領域４と表面チャネル層５の上では、ゲート酸化膜７の膜厚が異なっていることが分かる。これは、イオン注入時のダメージにより、ゲート酸化膜７を形成する際の熱酸化時にｎ+型ソース領域４での酸化レートが大きくなる増速酸化が行われ、ゲート酸化膜７の膜厚が厚くなるためである。 As shown in this figure, it can be seen that the thickness of the gate oxide film 7 is different on the n + type source region 4 and the surface channel layer 5. This is because accelerated oxidation in which the oxidation rate in the n + type source region 4 is increased during thermal oxidation when forming the gate oxide film 7 due to damage during ion implantation, and the film thickness of the gate oxide film 7 is increased. This is because it becomes thicker.

このようなゲート酸化膜７の膜厚の相違により、図中領域Ｒで示したようなくびれ部が発生し、ＬＴＯの緻密化やＢＰＳＧのリフローのための熱処理時にくびれ部に応力が集中し、ゲート電極８を構成するＰｏｌｙ−Ｓｉを介してＬＴＯもしくはＢＰＳＧで構成された層間絶縁膜９を押し上げるために、クラックが発生していると推察される。   Due to the difference in the thickness of the gate oxide film 7, a constricted portion is generated as shown by the region R in the figure, and stress is concentrated on the constricted portion during heat treatment for LTO densification or BPSG reflow, It is presumed that cracks are generated in order to push up the interlayer insulating film 9 made of LTO or BPSG through Poly-Si constituting the gate electrode 8.

このようにしてクラックが発生していると推察されるため、ＭＯＳ構造のＳｉＣ半導体装置においてゲートリーク不良を防止するためには、層間絶縁膜９をクラックの発生し難いものとするか、クラックを覆うもしくは埋める等により無くすか、もしくは、ゲート電極８を金属の浸入に耐え得る構造にすることが必要になる。   Since cracks are presumed to occur in this way, in order to prevent a gate leak defect in a MOS semiconductor device having a MOS structure, the interlayer insulating film 9 is made difficult to generate cracks or cracks are prevented. It is necessary to eliminate or cover the gate electrode 8 by covering or filling, or to make the gate electrode 8 have a structure that can withstand the penetration of metal.

そこで、本発明では、層間絶縁膜（９）が、第１絶縁膜（９ａ）および該第１絶縁膜（９ａ）の上層に配置された第２絶縁膜（９ｂ）を備えた構成とされるようにすることを第１の特徴としている。   Therefore, in the present invention, the interlayer insulating film (9) includes the first insulating film (9a) and the second insulating film (9b) disposed on the first insulating film (9a). This is a first feature.

このように、層間絶縁膜（９）を第１、第２絶縁膜（９ａ、９ｂ）の２層構造としている。このため、第１絶縁膜（９ａ）に仮にクラックが発生していたとしても、第１絶縁膜（９ａ）を覆うように形成した第２絶縁膜（９ｂ）によってクラックを覆うことができるため、クラック内に上層電極（１０）を形成するための各金属が浸入することを防ぐことが可能となる。これにより、ＭＯＳ構造のＳｉＣ半導体装置において、ゲートリーク不良を防止することが可能となる。   Thus, the interlayer insulating film (9) has a two-layer structure of the first and second insulating films (9a, 9b). For this reason, even if a crack occurs in the first insulating film (9a), the crack can be covered with the second insulating film (9b) formed so as to cover the first insulating film (9a). It becomes possible to prevent each metal for forming the upper layer electrode (10) from entering the crack. Thereby, it becomes possible to prevent a gate leak defect in the MOS semiconductor device having the MOS structure.

例えば、第２絶縁膜（９ｂ）をＢＰＳＧ、ＳｉＯ2、ＳｉＮのいずれかにより構成することができる。 For example, the second insulating film (9b) can be made of any one of BPSG, SiO 2 , and SiN.

このような第２絶縁膜（９ｂ）は、第２不純物領域（４）におけるチャネル領域側の端部を中心として５μｍ以内の領域において第１絶縁膜（９ａ）を覆うように配置されていれば良い。すなわち、第１絶縁膜（９ａ）のうちクラックが発生し易い部位がこの領域であるため、少なくともこの領域に第２絶縁膜（９ｂ）が形成されていれば良い。   If such a second insulating film (9b) is arranged so as to cover the first insulating film (9a) in a region within 5 μm centering on the end of the second impurity region (4) on the channel region side. good. That is, since the region where cracks are likely to occur in the first insulating film (9a) is this region, it is sufficient that the second insulating film (9b) is formed at least in this region.

また、第２絶縁膜（９ｂ）を構成する材料の融点が第１絶縁膜（９ａ）を構成する材料の融点よりも低くなるようにすると好ましい。このようにすれば、第１絶縁膜（９ａ）と比べて第２絶縁膜（９ｂ）のリフロー性が高い関係にできるため、第１絶縁膜（９ａ）にクラックが発生しても、第２絶縁膜（９ｂ）にクラックが入り難い構造にすること、もしくは、溶融した第２絶縁膜（９ｂ）によりクラックを埋めることができる。   It is preferable that the melting point of the material forming the second insulating film (9b) is lower than the melting point of the material forming the first insulating film (9a). In this case, since the reflow property of the second insulating film (9b) can be made higher than that of the first insulating film (9a), the second insulating film (9a) can have the second flow even if cracks occur. It is possible to make the insulating film (9b) difficult to crack or to fill the crack with the melted second insulating film (9b).

なお、このような第２絶縁膜（９ｂ）は、ゲート電極（８）を覆うように層間絶縁膜（９）のうちの一部を構成する第１絶縁膜（９ａ）を成膜したのちに行う、熱処理工程の後に形成されるようにすると好ましい。このようにすれば、第２絶縁膜（９ｂ）が熱処理の影響を受けないようにすることが可能となる。   The second insulating film (9b) is formed after the first insulating film (9a) constituting a part of the interlayer insulating film (9) is formed so as to cover the gate electrode (8). Preferably, it is formed after the heat treatment step. In this way, the second insulating film (9b) can be prevented from being affected by the heat treatment.

また、本発明では、ゲート電極（８）と層間絶縁膜（９）の間に、ゲート電極（８）の上部を覆う絶縁膜（３０）を配置していることを第２の特徴としている。   The second feature of the present invention is that an insulating film (30) covering the upper portion of the gate electrode (8) is disposed between the gate electrode (8) and the interlayer insulating film (9).

このように、ゲート電極（８）の上部を覆うように絶縁膜（３０）を形成することにより、クラック内に上層電極（１０）を構成する各金属が浸入してきても、その金属とゲート電極（８）を構成するドープドＰｏｌｙ−Ｓｉとが反応してしまうことを防止することが可能となる。これにより、ＭＯＳ構造のＳｉＣ半導体装置である縦型パワーＭＯＳＦＥＴにおいて、ゲートリーク不良を防止することが可能となる。なお、少なくともゲート電極（８）の上部に絶縁膜（３０）を形成すれば良いが、ゲート電極（８）の側壁に形成されるようにしても良い。   Thus, by forming the insulating film (30) so as to cover the upper portion of the gate electrode (8), even if each metal constituting the upper electrode (10) enters the crack, the metal and the gate electrode It is possible to prevent the reaction with the doped Poly-Si constituting (8). Thereby, in the vertical power MOSFET which is a SiC semiconductor device having a MOS structure, it is possible to prevent a gate leak defect. The insulating film (30) may be formed at least above the gate electrode (8), but may be formed on the side wall of the gate electrode (8).

例えば、ゲート電極（８）の上部および側壁を覆う絶縁膜（３０）をノンドープのＰｏｌｙ−Ｓｉ、ＢＰＳＧ、ＳｉＯ2、ＳｉＮのいずれかで構成することができる。 For example, the insulating film (30) covering the upper part and the side wall of the gate electrode (8) can be made of any of non-doped Poly-Si, BPSG, SiO 2 and SiN.

このようなゲート電極（８）の上部および側壁を覆う絶縁膜（３０）は、第２不純物領域（４）におけるチャネル領域側の端部を中心として５μｍ以内の領域においてゲート電極（８）を覆うように配置されていれば良い。すなわち、層間絶縁膜（９）のうちクラックが発生し易い部位がこの領域であるため、少なくともこの領域に絶縁膜（３０）が形成されていれば良い。   The insulating film (30) covering the upper part and the side wall of the gate electrode (8) covers the gate electrode (8) in a region within 5 μm centering on the end of the second impurity region (4) on the channel region side. It suffices if they are arranged like this. That is, since the region where the crack is likely to occur in the interlayer insulating film (9) is this region, it is sufficient that the insulating film (30) is formed at least in this region.

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。   In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the same or equivalent parts are denoted by the same reference numerals in the drawings.

（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかるノーマリオフとなる蓄積型のｎチャネルタイププレーナ型ＭＯＳＦＥＴで構成された縦型パワーＭＯＳＦＥＴの断面図である。本デバイスは、例えば、インバータや車両用オルタネータのレクチファイヤに適用すると好適なものである。図１に基づいて縦型パワーＭＯＳＦＥＴの構造について説明する。 (First embodiment)
A first embodiment of the present invention will be described. FIG. 1 is a cross-sectional view of a vertical power MOSFET composed of an accumulation type n-channel type planar MOSFET that is normally off according to the present embodiment. This device is suitable when applied to, for example, an inverter or a rectifier for a vehicle alternator. The structure of the vertical power MOSFET will be described with reference to FIG.

ＳｉＣからなるｎ+型基板１は、上面を主表面１ａとし、主表面１ａの反対面である下面を裏面１ｂとしている。このｎ+型基板１の主表面１ａ上には、基板１よりも低いドーパント濃度を有するＳｉＣからなるｎ-型エピ層２が積層されている。 The n + type substrate 1 made of SiC has a top surface as a main surface 1a and a bottom surface opposite to the main surface 1a as a back surface 1b. On the main surface 1a of the n + type substrate 1, an n − type epi layer 2 made of SiC having a dopant concentration lower than that of the substrate 1 is laminated.

ｎ-型エピ層２の表層部にはｐ型ベース領域３が形成されている。このｐ型ベース領域３は、Ｂ、Ａｌ若しくはＧｅをドーパントとして形成されており、約１×１０17ｃｍ-3以上の濃度となっている。また、ｐ型ベース領域３の中央部分（図１中の左右両端位置）は、部分的にＰ型不純物濃度が高くされ、コンタクト領域３ａとして機能する。この部分は、他の領域よりも深く形成されていても良く、その場合、ディープベース領域としても機能することになる。 A p-type base region 3 is formed in the surface layer portion of the n − -type epi layer 2. The p-type base region 3 is formed using B, Al, or Ge as a dopant, and has a concentration of about 1 × 10 17 cm −3 or more. Further, the central portion of the p-type base region 3 (the left and right end positions in FIG. 1 ) is partially increased in P-type impurity concentration and functions as the contact region 3a. This portion may be formed deeper than other regions, and in this case, it functions as a deep base region.

また、ｐ型ベース領域３の表層部には、ｐ型ベース領域３よりも浅いｎ+型ソース領域４が形成されている。そして、ｎ+型ソース領域４とｎ-型エピ層２とを繋ぐように、ｐ型ベース領域３の表面部にはｎ-型の表面チャネル層５が延設されている。このｎ-型ＳｉＣ層５は、エピタキシャル成長にて形成されたものであり、デバイスの動作時にチャネル形成層として機能する。 Further, an n + -type source region 4 shallower than the p-type base region 3 is formed in the surface layer portion of the p-type base region 3. An n − type surface channel layer 5 is extended on the surface of the p type base region 3 so as to connect the n + type source region 4 and the n − type epi layer 2. This n − -type SiC layer 5 is formed by epitaxial growth, and functions as a channel formation layer during device operation.

表面チャネル層５の上面およびｎ+型ソース領域４の上面には熱酸化にてゲート酸化膜７が形成され、このゲート酸化膜７の上にゲート電極８が形成されている。ゲート電極８は、ＬＴＯ等のＳｉＯ2、ＳｉＮｘもしくはＢＰＳＧ等で構成された層間絶縁膜９で覆われている。層間絶縁膜９は、第１絶縁膜９ａと第２絶縁膜９ｂの２層構造で構成されている。このうちの第２絶縁膜９ｂが第１絶縁膜９ａにクラックが発生した場合に、そのクラックを覆う役割を果たすものである。 A gate oxide film 7 is formed by thermal oxidation on the upper surface of the surface channel layer 5 and the n + -type source region 4, and a gate electrode 8 is formed on the gate oxide film 7. The gate electrode 8 is covered with an interlayer insulating film 9 made of SiO 2 such as LTO, SiNx or BPSG. The interlayer insulating film 9 has a two-layer structure of a first insulating film 9a and a second insulating film 9b. Of these, the second insulating film 9b serves to cover the crack when the first insulating film 9a is cracked.

また、層間絶縁膜９の上には、ｎ+型ソース領域４およびｐ型ベース領域３と電気的に接続されたソース電極１０が形成されている。そして、ｎ+型基板１の裏面１ｂにドレイン電極１１が形成され、縦型パワーＭＯＳＦＥＴが構成されている。 A source electrode 10 electrically connected to the n + -type source region 4 and the p-type base region 3 is formed on the interlayer insulating film 9. A drain electrode 11 is formed on the back surface 1b of the n + type substrate 1 to constitute a vertical power MOSFET.

次に、図１に示す縦型パワーＭＯＳＦＥＴの製造工程を、図２および図３に示す縦型パワーＭＯＳＦＥＴの製造工程中の断面図を用いて説明する。なお、縦型パワーＭＯＳＦＥＴのうちの半導体領域、つまりゲート電極８や層間絶縁膜９等の上層部以外に関しては、半導体基板２０として省略してあるが、実際には、図１に示したように、半導体基板２０は、ｎ+型基板１の主表面１ａにｎ-型エピ層２が形成され、かつ、ｐ型ベース領域３、ｎ+型ソース領域４および表面チャネル層５を形成したものとされている。 Next, the manufacturing process of the vertical power MOSFET shown in FIG. 1 will be described with reference to cross-sectional views in the manufacturing process of the vertical power MOSFET shown in FIGS. Note that the semiconductor region of the vertical power MOSFET, that is, other than the upper layer portion such as the gate electrode 8 and the interlayer insulating film 9, is omitted as the semiconductor substrate 20, but actually, as shown in FIG. The semiconductor substrate 20 has an n − type epi layer 2 formed on the main surface 1a of the n + type substrate 1, and a p type base region 3, an n + type source region 4 and a surface channel layer 5 formed thereon. Has been.

〔図２（ａ）に示す工程〕
半導体基板２０の上に素子を形成するプロセス、つまりｎ-型エピ層２や図示しないｐ型ベース領域３、ｎ+型ソース領域４および表面チャネル層５の上にゲート酸化膜７およびゲート電極８を形成するプロセスを経たのち、ゲート電極８を覆うようにＬＴＯ、ＢＰＳＧもしくはＳｉＮからなる第１絶縁膜９ａを成膜する。 [Step shown in FIG. 2 (a)]
A process for forming an element on the semiconductor substrate 20, that is, a gate oxide film 7 and a gate electrode 8 on the n − type epi layer 2, the p type base region 3, the n + type source region 4 and the surface channel layer 5 (not shown). After the process of forming the first insulating film 9a made of LTO, BPSG or SiN is formed so as to cover the gate electrode 8.

〔図２（ｂ）に示す工程〕
第１絶縁膜９ａをＬＴＯにて構成する場合には、１０００℃で３０分間の熱処理を行うことで、第１絶縁膜９ａを構成するＬＴＯの緻密化（デンシファイ）を行う。また、第１絶縁膜９ａをＢＰＳＧで構成する場合には、９３０℃で２０分間の熱処理を行うことで、第１絶縁膜９ａを構成するＢＰＳＧをリフローする。このとき、緻密化もしくはリフローの際に発生する熱応力により、第１絶縁膜９ａにクラックが生じる可能性がある。 [Step shown in FIG. 2 (b)]
When the first insulating film 9a is composed of LTO, the LTO constituting the first insulating film 9a is densified by performing a heat treatment at 1000 ° C. for 30 minutes. When the first insulating film 9a is made of BPSG, the BPSG constituting the first insulating film 9a is reflowed by performing a heat treatment at 930 ° C. for 20 minutes. At this time, a crack may occur in the first insulating film 9a due to thermal stress generated during densification or reflow.

〔図２（ｃ）に示す工程〕
第１絶縁膜９ａの表面に、ＢＰＳＧ、ＳｉＯ2、ＳｉＮのいずれかからなる第２絶縁膜９ｂを成膜する。このように、第２絶縁膜９ｂにて第１絶縁膜９ａを覆うことで、第１絶縁膜９ａにクラックが生じたとしても、この後に第２絶縁膜９ｂ上に形成されるソース電極１０を構成する各金属がクラック内に浸入しようとしても、第２絶縁膜９ｂに遮られ、浸入できないようにすることが可能となる。また、ここでは第２絶縁膜９ｂを第１絶縁膜９ａを構成するＬＴＯの緻密化もしくはＢＰＳＧのリフローのための熱処理を行った後に形成しているため、第２絶縁膜９ｂがその熱処理の影響を受けないようにできる。 [Step shown in FIG. 2 (c)]
A second insulating film 9b made of any one of BPSG, SiO 2 and SiN is formed on the surface of the first insulating film 9a. Thus, even if a crack occurs in the first insulating film 9a by covering the first insulating film 9a with the second insulating film 9b, the source electrode 10 formed on the second insulating film 9b after that is Even if each constituent metal tries to enter the crack, it is blocked by the second insulating film 9b and cannot enter. Here, since the second insulating film 9b is formed after performing heat treatment for densifying the LTO constituting the first insulating film 9a or reflowing the BPSG, the second insulating film 9b is affected by the heat treatment. You can avoid receiving.

〔図２（ｄ）に示す工程〕
第１、第２絶縁膜９ａ、９ｂにて構成された層間絶縁膜９に対して、所定のマスクを用いた異方性エッチングを行うことで、ｐ型ベース領域３およびｎ+型ソース領域４に繋がるコンタクトホールを形成する。 [Step shown in FIG. 2 (d)]
The interlayer insulating film 9 composed of the first and second insulating films 9a and 9b is subjected to anisotropic etching using a predetermined mask, whereby the p-type base region 3 and the n + -type source region 4 A contact hole connected to is formed.

〔図３（ａ）に示す工程〕
ｐ型半導体層に対してオーミック接触が行える金属としてＡｌを蒸着したのち、これをウェットエッチングにてパターニングし、ソース電極１０のうちのｐ型電極１０ａを形成する。このとき、上述したように、仮に第１絶縁膜９ａにクラックが発生していたとしても、そのクラック内にＡｌが浸入しないようにすることが可能となる。 [Step shown in FIG. 3 (a)]
After depositing Al as a metal capable of ohmic contact with the p-type semiconductor layer, this is patterned by wet etching to form the p-type electrode 10 a of the source electrode 10. At this time, as described above, even if a crack is generated in the first insulating film 9a, it is possible to prevent Al from entering the crack.

〔図３（ｂ）に示す工程〕
ｎ型半導体層に対してオーミック接触が行える金属としてＮｉを蒸着することにより、ソース電極１０のうちのｎ型電極１０ｂを形成する。 [Step shown in FIG. 3B]
By depositing Ni as a metal capable of ohmic contact with the n-type semiconductor layer, the n-type electrode 10b of the source electrode 10 is formed.

〔図３（ｃ）に示す工程〕
半導体基板２０の裏面、つまりｎ+型基板１の裏面１ｂにｎ型半導体層に対してオーミック接触が行える金属としてＮｉを蒸着することにより、ドレイン電極１１を形成する。そして、１０００℃で１０分間の熱処理を行うことで、電極シンタリングを行う。このとき、上述したように、クラック内にＡｌが浸入しないようにできるため、従来のようにクラックに浸入したＡｌがゲート電極８を構成するＰｏｌｙ−Ｓｉと反応することもなく、それによりＰｏｌｙ−Ｓｉの変形を引き起こすことも無い。 [Step shown in FIG. 3 (c)]
The drain electrode 11 is formed by vapor-depositing Ni as a metal capable of ohmic contact with the n-type semiconductor layer on the back surface of the semiconductor substrate 20, that is, the back surface 1 b of the n + -type substrate 1. Then, electrode sintering is performed by performing heat treatment at 1000 ° C. for 10 minutes. At this time, as described above, Al can be prevented from entering the crack, so that the Al that has entered the crack does not react with the Poly-Si constituting the gate electrode 8 as in the prior art. It does not cause Si deformation.

〔図３（ｄ）に示す工程〕
この後、ソース電極１０のうちのｎ型電極１０ｂの不要部分をウェットエッチングにより除去して、コンタクトホール内にのみ残したのち、さらにＴｉ／Ａｌを蒸着し、４５０℃で３０分間の熱処理を行うことで、電極シンタリングを行う。これにより、ソース電極１０の上層部１０ｃが形成され、ソース電極１０が完成する。このときにも、クラック内にＮｉが浸入することもなく、それによりＰｏｌｙ−Ｓｉの変形を引き起こすことも無い。なお、この後は、図示しないしないが、後プロセスとして保護膜形成工程等を行う。 [Step shown in FIG. 3 (d)]
Thereafter, unnecessary portions of the n-type electrode 10b in the source electrode 10 are removed by wet etching and left only in the contact holes, and then Ti / Al is further deposited and heat treatment is performed at 450 ° C. for 30 minutes. Thus, electrode sintering is performed. Thereby, the upper layer part 10c of the source electrode 10 is formed, and the source electrode 10 is completed. Also at this time, Ni does not enter into the crack, thereby preventing deformation of Poly-Si. After this, although not shown, a protective film forming step or the like is performed as a post process.

以上説明したように、本実施形態の縦型パワーＭＯＳＦＥＴでは、層間絶縁膜９を第１、第２絶縁膜９ａ、９ｂの２層構造としている。このため、第１絶縁膜９ａに仮にクラックが発生していたとしても、第１絶縁膜９ａを覆うように形成した第２絶縁膜９ｂによってクラックを覆うことができるため、クラック内にソース電極１０を形成するための各金属が浸入することを防ぐことが可能となる。これにより、ＭＯＳ構造のＳｉＣ半導体装置である縦型パワーＭＯＳＦＥＴにおいて、ゲートリーク不良を防止することが可能となる。   As described above, in the vertical power MOSFET of this embodiment, the interlayer insulating film 9 has a two-layer structure of the first and second insulating films 9a and 9b. For this reason, even if a crack has occurred in the first insulating film 9a, the crack can be covered by the second insulating film 9b formed so as to cover the first insulating film 9a. It becomes possible to prevent each metal for forming the intrusion. Thereby, in the vertical power MOSFET which is a SiC semiconductor device having a MOS structure, it is possible to prevent a gate leak defect.

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態の縦型パワーＭＯＳＦＥＴは、第１実施形態に対して第２絶縁膜９ｂの構成を変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。 (Second Embodiment)
A second embodiment of the present invention will be described. The vertical power MOSFET of the present embodiment is obtained by changing the configuration of the second insulating film 9b with respect to the first embodiment, and is otherwise the same as that of the first embodiment. Therefore, only different parts will be described. .

図４は、本実施形態の縦型パワーＭＯＳＦＥＴの製造途中におけるゲート電極８の端部近傍の部分拡大断面図であり、図２（ｃ）の工程途中の図に相当する。   FIG. 4 is a partial enlarged cross-sectional view in the vicinity of the end of the gate electrode 8 in the course of manufacturing the vertical power MOSFET of the present embodiment, and corresponds to the diagram in the middle of the process in FIG.

この図に示すように、第２絶縁膜９ｂを部分的に形成したものとしている。具体的には、第２絶縁膜９ｂを第１絶縁膜９ａのクラックが発生し易い部位、すなわちくびれ部となるｎ+型ソース領域４のチャネル領域側の端部を中心として５μｍ以内の範囲に第２絶縁膜９ｂを形成している。 As shown in this figure, the second insulating film 9b is partially formed. Specifically, the second insulating film 9b is set within a range of 5 μm or less around the channel region side end of the n + -type source region 4 serving as a constricted portion, that is, the portion where the crack is likely to occur in the first insulating film 9a. A second insulating film 9b is formed.

このように、第２絶縁膜９ｂを第１絶縁膜９ａのうちクラックが発生し易い部位にのみ形成するようにしても良い。   As described above, the second insulating film 9b may be formed only in a portion of the first insulating film 9a where cracks are likely to occur.

（第１、第２実施形態の変形例）
上記第１、第２実施形態では、第１、第２絶縁膜９ａ、９ｂをＬＴＯ等のＳｉＯ2、ＳｉＮｘもしくはＢＰＳＧ等で構成した場合について説明したが、第１、第２絶縁膜９ａ、９ｂを構成する材料の組み合わせを、その材料の融点に基づいて決定すると好ましい。 (Modification of the first and second embodiments)
In the first and second embodiments, the case where the first and second insulating films 9a and 9b are made of SiO 2 such as LTO, SiNx, BPSG or the like has been described. However, the first and second insulating films 9a and 9b are described. It is preferable to determine the combination of materials constituting the material based on the melting point of the materials.

具体的には、第１絶縁膜９ａを構成する材料の融点よりも、第２絶縁膜９ｂを構成する材料の融点の方が低くなるようにする。例えば、第１絶縁膜９ａをＬＴＯ等のＳｉＯ2、ＳｉＮｘで構成する場合には、第２絶縁膜９ｂをＢＰＳＧで構成する。また、第１絶縁膜９ａをＢＰＳＧで構成する場合には、第２絶縁膜９ｂを高濃度のＢＰＳＧで構成する。 Specifically, the melting point of the material forming the second insulating film 9b is made lower than the melting point of the material forming the first insulating film 9a. For example, when the first insulating film 9a is made of SiO 2 such as LTO or SiNx, the second insulating film 9b is made of BPSG. When the first insulating film 9a is made of BPSG, the second insulating film 9b is made of high-concentration BPSG.

このような組み合わせにすると、第１絶縁膜９ａと比べて第２絶縁膜９ｂのリフロー性が高い関係にできるため、第１絶縁膜９ａにクラックが発生しても、第２絶縁膜９ｂにクラックが入り難い構造にすること、もしくは、溶融した第２絶縁膜９ｂによりクラックを埋めることができる。   With such a combination, since the reflow property of the second insulating film 9b can be higher than that of the first insulating film 9a, even if a crack occurs in the first insulating film 9a, the second insulating film 9b is cracked. It is possible to make the structure difficult to enter, or to fill the crack with the melted second insulating film 9b.

なお、上記第１、第２実施形態では、第２絶縁膜９ｂを第１絶縁膜９ａを構成するＬＴＯの緻密化もしくはＢＰＳＧのリフローのための熱処理を行った後に形成することにより、第２絶縁膜９ｂがその熱処理の影響を受けないようにしているが、本実施形態のような組み合わせによれば、熱処理の影響を抑制できるため、熱処理前に第２絶縁膜９ｂを形成しても構わない。   In the first and second embodiments, the second insulating film 9b is formed after performing heat treatment for densifying the LTO or reflowing the BPSG that constitutes the first insulating film 9a. The film 9b is not affected by the heat treatment. However, according to the combination as in the present embodiment, the influence of the heat treatment can be suppressed. Therefore, the second insulating film 9b may be formed before the heat treatment. .

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態では、第１実施形態とは異なり、層間絶縁膜９を多層構造にするのではなく、ゲート電極８を構成するＰｏｌｙ−Ｓｉを金属の浸入に耐え得る構造にするものであるが、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。 (Third embodiment)
A third embodiment of the present invention will be described. In the present embodiment, unlike the first embodiment, the interlayer insulating film 9 is not a multilayer structure, but the poly-Si constituting the gate electrode 8 is configured to withstand the penetration of metal. Since other aspects are the same as those in the first embodiment, only different parts will be described.

図５は、本実施形態にかかる縦型パワーＭＯＳＦＥＴの断面図である。この図に示すように、ゲート電極８の上部および側壁の双方を覆うように、新たに絶縁膜３０を形成してある。この絶縁膜３０は、ノンドープのＰｏｌｙ−Ｓｉ、ＳｉＯ2、ＳｉＮもしくはＢＰＳＧにより構成されている。 FIG. 5 is a cross-sectional view of the vertical power MOSFET according to the present embodiment. As shown in this figure, an insulating film 30 is newly formed so as to cover both the upper portion and the side wall of the gate electrode 8. The insulating film 30 is made of non-doped Poly-Si, SiO 2 , SiN, or BPSG.

このような絶縁膜３０を形成しておくことにより、仮に層間絶縁膜９にクラックが発生し、そのクラックを通じてソース電極１０を構成する各金属が浸入してきても、その金属とゲート電極８を構成するドープドＰｏｌｙ−Ｓｉとが反応してしまうことを防止することが可能となる。   By forming such an insulating film 30, even if a crack occurs in the interlayer insulating film 9, and each metal constituting the source electrode 10 penetrates through the crack, the metal and the gate electrode 8 are formed. It is possible to prevent the doped Poly-Si from reacting.

このような縦型パワーＭＯＳＦＥＴは、ほぼ第１実施形態に示した図２、図３の製造工程により製造できるが、図２（ａ）〜（ｃ）に示した第１、第２絶縁膜９ａ、９ｂの製造工程を単なる層間絶縁膜９の製造工程に代え、かつ、層間絶縁膜９の形成工程の前に絶縁膜３０の形成工程を行うことにより製造できる。   Such a vertical power MOSFET can be manufactured almost by the manufacturing process of FIGS. 2 and 3 shown in the first embodiment, but the first and second insulating films 9a shown in FIGS. 9b can be manufactured by replacing the simple manufacturing process of the interlayer insulating film 9 and performing the forming process of the insulating film 30 before the forming process of the interlayer insulating film 9.

図６は、図２（ａ）〜（ｃ）の代わりに行う工程の様子を示した断面図である。この図に示すように、ゲート電極８を形成した後、ノンドープのＰｏｌｙ−Ｓｉ、ＳｉＯ2、ＳｉＮもしくはＢＰＳＧを成膜するか、熱酸化によりゲート電極８の周囲にＳｉＯ2を形成することで絶縁膜３０を形成した後、ゲート電極８の周囲以外の部分において絶縁膜３０を除去する。その後、層間絶縁膜９を成膜し、この後は、図２（ｄ）および図３（ａ）〜（ｄ）に示す工程を経て、本実施形態の縦型パワーＭＯＳＦＥＴが完成する。 FIG. 6 is a cross-sectional view showing a process performed in place of FIGS. 2 (a) to 2 (c). As shown in this figure, after forming the gate electrode 8, non-doped Poly-Si, SiO 2 , SiN or BPSG is formed, or by insulating the SiO 2 around the gate electrode 8 by thermal oxidation. After the film 30 is formed, the insulating film 30 is removed at portions other than the periphery of the gate electrode 8. Thereafter, an interlayer insulating film 9 is formed, and thereafter, through the steps shown in FIG. 2D and FIGS. 3A to 3D, the vertical power MOSFET of this embodiment is completed.

以上説明したように、ゲート電極８の上部および側壁を覆うように絶縁膜３０を形成することにより、クラック内にソース電極１０を構成する各金属が浸入してきても、その金属とゲート電極８を構成するドープドＰｏｌｙ−Ｓｉとが反応してしまうことを防止することが可能となる。これにより、ＭＯＳ構造のＳｉＣ半導体装置である縦型パワーＭＯＳＦＥＴにおいて、ゲートリーク不良を防止することが可能となる。   As described above, by forming the insulating film 30 so as to cover the upper part and the side wall of the gate electrode 8, even if each metal constituting the source electrode 10 enters the crack, the metal and the gate electrode 8 are It is possible to prevent the doped poly-Si from reacting. Thereby, in the vertical power MOSFET which is a SiC semiconductor device having a MOS structure, it is possible to prevent a gate leak defect.

なお、ここではゲート電極８の上部および側壁の双方を覆うように新たに絶縁膜３０を形成した例を示したが、少なくともクラックと繋がり易いゲート電極８の上部に形成されていてば良い。   Although an example in which the insulating film 30 is newly formed so as to cover both the upper portion and the side wall of the gate electrode 8 is shown here, it may be formed at least on the upper portion of the gate electrode 8 that is easily connected to a crack.

（第４実施形態）
本発明の第４実施形態について説明する。本実施形態の縦型パワーＭＯＳＦＥＴは、第３実施形態に対して絶縁膜３０の構成を変更したものであり、その他に関しては第３実施形態と同様であるため、異なる部分についてのみ説明する。 (Fourth embodiment)
A fourth embodiment of the present invention will be described. The vertical power MOSFET of the present embodiment is obtained by changing the configuration of the insulating film 30 with respect to the third embodiment. The other aspects are the same as those of the third embodiment, and therefore only different parts will be described.

図７は、本実施形態の縦型パワーＭＯＳＦＥＴの製造途中におけるゲート電極８の端部近傍の部分拡大断面図であり、図２（ａ）〜（ｃ）の工程の代わりに行う工程を示した図に相当する。   FIG. 7 is a partially enlarged cross-sectional view in the vicinity of the end portion of the gate electrode 8 during the manufacture of the vertical power MOSFET of the present embodiment, and shows a process performed instead of the processes of FIGS. It corresponds to the figure.

この図に示すように、絶縁膜３０を部分的に形成したものとしている。具体的には、絶縁膜３０を層間絶縁膜９のクラックが発生し易い部位、すなわちくびれ部となるｎ+型ソース領域４のチャネル領域側の端部を中心として５μｍ以内の範囲に絶縁膜３０を形成している。 As shown in this figure, the insulating film 30 is partially formed. Specifically, the insulating film 30 is within a range of 5 μm or less around the channel region side end portion of the n + -type source region 4 that becomes the constricted portion, that is, the portion where the interlayer insulating film 9 is likely to crack. Is forming.

このように、絶縁膜３０を層間絶縁膜９のうちクラックが発生し易い部位にのみ形成するようにしても良い。   As described above, the insulating film 30 may be formed only in a portion of the interlayer insulating film 9 where cracks are likely to occur.

（第３、第４実施形態の変形例）
上記第３、第４実施形態では、絶縁膜３０をノンドープのＰｏｌｙ−Ｓｉ、ＳｉＯ2もしくはＳｉＮで構成した場合について説明したが、絶縁膜３０を構成する材料と層間絶縁膜９を構成する材料の組み合わせを、それらの材料の融点に基づいて決定すると好ましい。 (Modification of the third and fourth embodiments)
In the third and fourth embodiments, the case where the insulating film 30 is made of non-doped Poly-Si, SiO 2, or SiN has been described. However, the material that forms the insulating film 30 and the material that forms the interlayer insulating film 9 are described. The combination is preferably determined based on the melting points of those materials.

具体的には、層間絶縁膜９を構成する材料の融点よりも、絶縁膜３０を構成する材料の融点の方が低くなるようにする。例えば、層間絶縁膜をノンドープのＰｏｌｙ−Ｓｉ、ＳｉＯ2で構成する場合には、絶縁膜３０をＢＰＳＧで構成する。また、層間絶縁膜９をＢＰＳＧで構成する場合には、絶縁膜３０を高濃度のＢＰＳＧで構成する。 Specifically, the melting point of the material constituting the insulating film 30 is made lower than the melting point of the material constituting the interlayer insulating film 9. For example, when the interlayer insulating film is made of non-doped Poly-Si or SiO 2 , the insulating film 30 is made of BPSG. When the interlayer insulating film 9 is made of BPSG, the insulating film 30 is made of high-concentration BPSG.

このような組み合わせにすると、層間絶縁膜９と比べて絶縁膜３０のリフロー性が高い関係にできるため、層間絶縁膜９にクラックが発生しても、絶縁膜３０にクラックが入り難い構造にすること、もしくは、溶融した絶縁膜３０によりクラックを埋めることができる。   With such a combination, since the reflow property of the insulating film 30 can be made higher than that of the interlayer insulating film 9, even if a crack occurs in the interlayer insulating film 9, a structure in which the insulating film 30 does not easily crack is formed. Alternatively, the crack can be filled with the melted insulating film 30.

（他の実施形態）
上記第１〜第４実施形態では、ゲート酸化膜７をパターニングしてからゲート電極８や層間絶縁膜９の形成を行ったが、下地となるゲート酸化膜７を残した状態でゲート電極８や層間絶縁膜９を形成しても良い。また、絶縁膜３０に関しても同様のことが言える。これらについて、図８から図１４を参照して説明する。 (Other embodiments)
In the first to fourth embodiments, the gate electrode 8 and the interlayer insulating film 9 are formed after the gate oxide film 7 is patterned. However, the gate electrode 8 An interlayer insulating film 9 may be formed. The same can be said for the insulating film 30. These will be described with reference to FIGS.

図８は、第１実施形態に対してゲート酸化膜７のパターニング工程を変更したときの製造工程を示した断面図である。この工程は、上述した図２に代えて行われる。図８（ａ）に示すように、ゲート酸化膜７を成膜したのち、その上にゲート電極８をパターニングする。その後、図８（ｂ）、（ｃ）に示す工程において、図２（ｂ）、（ｃ）と同様の工程を行い、図８（ｄ）に示す工程において、ゲート酸化膜７と層間絶縁膜９の双方を貫通するコンタクトホールを形成する。このようにしても、第１実施形態と同様の効果を得ることができる。なお、この後は、図３と同様の工程を経ることで、縦型パワーＭＯＳＦＥＴが完成する。   FIG. 8 is a cross-sectional view showing a manufacturing process when the patterning process of the gate oxide film 7 is changed with respect to the first embodiment. This step is performed in place of FIG. 2 described above. As shown in FIG. 8A, after the gate oxide film 7 is formed, the gate electrode 8 is patterned thereon. 8B and 8C, the same processes as in FIGS. 2B and 2C are performed. In the process shown in FIG. 8D, the gate oxide film 7 and the interlayer insulating film are processed. 9 is formed. Even if it does in this way, the effect similar to 1st Embodiment can be acquired. After this, the vertical power MOSFET is completed through the same steps as in FIG.

図９は、第３実施形態に対してゲート酸化膜７のパターニング工程を変更した場合の製造工程中の断面図であり、図１０は、完成後の縦型パワーＭＯＳＦＥＴの断面図である。これらの図に示すように、ゲート酸化膜７をパターニングせずに残したままゲート電極８を形成し、ゲート酸化膜７と層間絶縁膜９を貫通するようにコンタクトホールを形成するようにしても良い。   FIG. 9 is a cross-sectional view in the manufacturing process when the patterning process of the gate oxide film 7 is changed with respect to the third embodiment, and FIG. 10 is a cross-sectional view of the completed vertical power MOSFET. As shown in these drawings, the gate electrode 8 may be formed while leaving the gate oxide film 7 unpatterned, and a contact hole may be formed so as to penetrate the gate oxide film 7 and the interlayer insulating film 9. good.

図１１は、第３実施形態に対してゲート酸化膜７に加え、さらに絶縁膜３０のパターニング工程を変更した場合の製造工程中の断面図であり、図１２は、完成後の縦型パワーＭＯＳＦＥＴの断面図である。これらの図に示すように、絶縁膜３０を成膜した後に、これをパターニングしないままこの上に層間絶縁膜９を積み、ゲート酸化膜７、絶縁膜３０および層間絶縁膜９を貫通するようにコンタクトホールを形成しても良い。   11 is a cross-sectional view in the manufacturing process when the patterning process of the insulating film 30 is further changed in addition to the gate oxide film 7 in the third embodiment, and FIG. 12 is a vertical power MOSFET after completion. FIG. As shown in these drawings, after the insulating film 30 is formed, the interlayer insulating film 9 is stacked on the insulating film 30 without patterning the insulating film 30 so as to penetrate the gate oxide film 7, the insulating film 30, and the interlayer insulating film 9. Contact holes may be formed.

図１３および図１４は、第４実施形態に対して、ゲート酸化膜７のパターニング工程を変更した場合の製造工程中の断面図である。上記と同様、図１３に示すように、ゲート酸化膜７をパターニングせずに残したままゲート電極８を形成しても良い。また、図１４に示すように、ｎ+型ソース領域４のチャネル領域側の端部から５μｍ以内となるようにすれば、絶縁膜３０がｎ+型ソース領域４の上にも残っていても良い。 13 and 14 are cross-sectional views in the manufacturing process when the patterning process of the gate oxide film 7 is changed with respect to the fourth embodiment. Similarly to the above, as shown in FIG. 13, the gate electrode 8 may be formed while leaving the gate oxide film 7 unpatterned. Further, as shown in FIG. 14, if the thickness is within 5 μm from the end of the n + -type source region 4 on the channel region side, the insulating film 30 may remain on the n + -type source region 4. good.

上記第１、第２実施形態では、層間絶縁膜９を第１、第２絶縁膜９ａ、９ｂの２層構造とし、第３、第４実施形態では、ゲート電極８を覆うように絶縁膜３０を備えたが、これらを組み合わせても良い。   In the first and second embodiments, the interlayer insulating film 9 has a two-layer structure of the first and second insulating films 9a and 9b. In the third and fourth embodiments, the insulating film 30 covers the gate electrode 8. However, these may be combined.

また、上記第１、第２実施形態では、層間絶縁膜９を第１、第２絶縁膜９ａ、９ｂの２層構造としたが、これは少なくとも２層という意味であり、３層構造以上としても構わない。   In the first and second embodiments, the interlayer insulating film 9 has the two-layer structure of the first and second insulating films 9a and 9b. However, this means that the interlayer insulating film 9 has at least two layers. It doesn't matter.

上記実施形態では、ＭＯＳ構造のＳｉＣ半導体装置として、ノーマリオフの蓄積型のｎチャネルタイププレーナ型ＭＯＳＦＥＴを例に挙げて説明したが、ノーマリオンでも良いし、反転型でも良い。また、プレーナ型ＭＯＳＦＥＴに限らず、ラテラルＭＯＳＦＥＴであっても良い。すなわち、これらはＭＯＳ構造の半導体装置の一例を示したものに過ぎない。また、ＩＧＢＴに対しても本発明を適用することが可能であるし、溝ゲート型のＭＯＳＦＥＴに対しても本発明を適用することができる。要するに、どのようなＭＯＳ構造のＳｉＣ半導体装置に関しても本発明を適用することが可能である。また、上記実施形態では、ｎチャネルタイプについて説明したが、導電型を逆転させたｐチャネルタイプのものとしても構わない。   In the above-described embodiment, a normally-off storage type n-channel type planar MOSFET has been described as an example of a MOS structure SiC semiconductor device. However, a normally-on or inversion type may be used. Moreover, not only a planar MOSFET but a lateral MOSFET may be used. That is, these are merely examples of a MOS structure semiconductor device. In addition, the present invention can be applied to an IGBT, and the present invention can also be applied to a trench gate type MOSFET. In short, the present invention can be applied to any MOS semiconductor SiC semiconductor device. In the above embodiment, the n-channel type has been described. However, a p-channel type in which the conductivity type is reversed may be used.

本発明の第１実施形態にかかる縦型パワーＭＯＳＦＥＴの断面構成を示す図である。It is a figure which shows the cross-sectional structure of the vertical power MOSFET concerning 1st Embodiment of this invention. 図１に示す縦型パワーＭＯＳＦＥＴの製造工程を示した断面図である。FIG. 3 is a cross-sectional view showing a manufacturing process of the vertical power MOSFET shown in FIG. 1. 図２に続く縦型パワーＭＯＳＦＥＴの製造工程を示した断面図である。FIG. 3 is a cross-sectional view showing the manufacturing process of the vertical power MOSFET following FIG. 2. 本発明の第２実施形態にかかる縦型パワーＭＯＳＦＥＴの製造工程途中の断面図である。It is sectional drawing in the middle of the manufacturing process of the vertical power MOSFET concerning 2nd Embodiment of this invention. 本発明の第３実施形態にかかる縦型パワーＭＯＳＦＥＴの断面構成を示す図である。It is a figure which shows the cross-sectional structure of the vertical power MOSFET concerning 3rd Embodiment of this invention. 図１に示す縦型パワーＭＯＳＦＥＴの製造工程を示した断面図である。FIG. 3 is a cross-sectional view showing a manufacturing process of the vertical power MOSFET shown in FIG. 1. 本発明の第２実施形態にかかる縦型パワーＭＯＳＦＥＴの製造工程途中の断面図である。It is sectional drawing in the middle of the manufacturing process of the vertical power MOSFET concerning 2nd Embodiment of this invention. 他の実施形態に示す縦型パワーＭＯＳＦＥＴの製造工程を示した断面図である。It is sectional drawing which showed the manufacturing process of the vertical power MOSFET shown in other embodiment. 他の実施形態に示す縦型パワーＭＯＳＦＥＴの製造工程を示した断面図である。It is sectional drawing which showed the manufacturing process of the vertical power MOSFET shown in other embodiment. 他の実施形態に示す完成後の縦型パワーＭＯＳＦＥＴの断面図である。It is sectional drawing of the vertical power MOSFET after completion shown in other embodiment. 他の実施形態に示す縦型パワーＭＯＳＦＥＴの製造工程を示した断面図である。It is sectional drawing which showed the manufacturing process of the vertical power MOSFET shown in other embodiment. 他の実施形態に示す完成後の縦型パワーＭＯＳＦＥＴの断面図である。It is sectional drawing of the vertical power MOSFET after completion shown in other embodiment. 他の実施形態に示す縦型パワーＭＯＳＦＥＴの製造工程を示した断面図である。It is sectional drawing which showed the manufacturing process of the vertical power MOSFET shown in other embodiment. 他の実施形態に示す縦型パワーＭＯＳＦＥＴの製造工程を示した断面図である。It is sectional drawing which showed the manufacturing process of the vertical power MOSFET shown in other embodiment. 従来の縦型パワーＭＯＳＦＥＴの断面図である。It is sectional drawing of the conventional vertical power MOSFET. ゲートリーク不良部分の拡大断面図である。It is an expanded sectional view of a gate leak defective part. 発生メカニズムの推察の為に実際に縦型パワーＭＯＳＦＥＴを製造したときの製造工程を示した断面図である。It is sectional drawing which showed the manufacturing process when manufacturing a vertical power MOSFET actually for guessing the generation | occurrence | production mechanism. 図１７に示す製造工程により製造した縦型パワーＭＯＳＦＥＴのゲート電極の端部近傍の拡大断面図である。FIG. 18 is an enlarged cross-sectional view of the vicinity of the end of the gate electrode of the vertical power MOSFET manufactured by the manufacturing process shown in FIG. 17.

符号の説明Explanation of symbols

１…ｎ+型基板、１ａ…主表面、１ｂ…裏面、２…ｎー型エピ層、
３…ｐー型ベース領域、３ａ…コンタクト領域、４…ｎ+型ソース領域、
５…表面チャネル層、７…ゲート酸化膜、８…ゲート電極、９…層間絶縁膜、
９ａ…第１絶縁膜、９ｂ…第２絶縁膜、１０…ソース電極、１１…ドレイン電極、
２０…基板、３０…絶縁膜。 1 ... n + type substrate, 1a ... main surface, 1b ... back surface, 2 ... n-type epi layer,
3 ... p-type base region, 3a ... contact region, 4 ... n + type source region,
5 ... surface channel layer, 7 ... gate oxide film, 8 ... gate electrode, 9 ... interlayer insulating film,
9a ... 1st insulating film, 9b ... 2nd insulating film, 10 ... Source electrode, 11 ... Drain electrode,
20 ... substrate, 30 ... insulating film.

Claims (5)

炭化珪素からなる基板（１）と、
前記基板（１）上に形成された炭化珪素からなるチャネル領域（５）と、
前記チャネル領域（５）を電流経路として、該電流経路の上下流に配置された第１導電型不純物領域（２）および第２不純物領域（４）と、
前記チャネル領域（５）の表面に備えたゲート絶縁膜（７）と、
前記ゲート絶縁膜（７）の上に形成されたゲート電極（８）と、
前記ゲート電極（８）を覆うように配置された層間絶縁膜（９）と、
前記層間絶縁膜（９）に形成されたコンタクトホールを通じて、前記第２不純物領域（４）に対して電気的に接続される上層電極（１０）とを有し、
前記ゲート電極（８）への印加電圧を制御することで前記チャネル領域（５）に形成されるチャネルを制御し、前記第１導電型不純物領域（２）および前記第２不純物領域（４）の間に流れる電流を制御するように構成される炭化珪素半導体装置であって、
前記層間絶縁膜（９）は、第１絶縁膜（９ａ）および該第１絶縁膜（９ａ）の上層に配置された第２絶縁膜（９ｂ）を備えて構成されており、
前記第２絶縁膜（９ｂ）は、前記第２不純物領域（４）における前記チャネル領域側の端部を中心として５μｍ以内の領域において前記第１絶縁膜（９ａ）を覆うように配置されていることを特徴とする炭化珪素半導体装置。 A substrate (1) made of silicon carbide;
A channel region (5) made of silicon carbide formed on the substrate (1);
A first conductivity type impurity region (2) and a second impurity region (4) disposed upstream and downstream of the channel region (5) as a current route;
A gate insulating film (7) provided on the surface of the channel region (5);
A gate electrode (8) formed on the gate insulating film (7);
An interlayer insulating film (9) disposed so as to cover the gate electrode (8);
An upper electrode (10) electrically connected to the second impurity region (4) through a contact hole formed in the interlayer insulating film (9);
By controlling the voltage applied to the gate electrode (8), the channel formed in the channel region (5) is controlled, and the first conductivity type impurity region (2) and the second impurity region (4) A silicon carbide semiconductor device configured to control a current flowing therebetween,
The interlayer insulating film (9) includes a first insulating film (9a) and a second insulating film (9b) disposed on the first insulating film (9a) ,
The second insulating film (9b) is disposed so as to cover the first insulating film (9a) in a region within 5 μm centering on the end of the second impurity region (4) on the channel region side. The silicon carbide semiconductor device characterized by the above-mentioned. 前記第２絶縁膜（９ｂ）は、ＢＰＳＧ、ＳｉＯ2、ＳｉＮのいずれかから構成されていることを特徴とする請求項１に記載の炭化珪素半導体装置。 The silicon carbide semiconductor device according to claim 1, wherein the second insulating film (9b) is made of any one of BPSG, SiO 2 , and SiN. 前記第２絶縁膜（９ｂ）を構成する材料の融点が前記第１絶縁膜（９ａ）を構成する材料の融点よりも低くなっていることを特徴とする請求項１または２に記載の炭化珪素半導体装置。 The silicon carbide according to claim 1 or 2, characterized in that it is lower than the melting point of the material the melting point of the material of the second insulating film (9b) constitutes said first insulating film (9a) Semiconductor device. 炭化珪素からなる基板（１）と、
前記基板（１）上に形成された炭化珪素からなるチャネル領域（５）と、
前記チャネル領域（５）を電流経路として、該電流経路の上下流に配置された第１導電型不純物領域（２）および第２不純物領域（４）と、
前記チャネル領域（５）の表面に備えたゲート絶縁膜（７）と、
前記ゲート絶縁膜（７）の上に形成されたゲート電極（８）と、
前記ゲート電極（８）を覆うように配置された層間絶縁膜（９）と、
前記層間絶縁膜（９）に形成されたコンタクトホールを通じて、前記第２不純物領域（４）に対して電気的に接続される上層電極（１０）とを有し、
前記ゲート電極（８）への印加電圧を制御することで前記チャネル領域（５）に形成されるチャネルを制御し、前記第１導電型不純物領域（２）および前記第２不純物領域（４）の間に流れる電流を制御するように構成される炭化珪素半導体装置であって、
前記ゲート電極（８）と前記層間絶縁膜（９）の間には、前記ゲート電極（８）の上部を覆う絶縁膜（３０）が配置されており、
前記ゲート電極（８）の上部および側壁を覆う絶縁膜（３０）は、前記第２不純物領域（４）における前記チャネル領域側の端部を中心として５μｍ以内の領域において前記ゲート電極（８）を覆うように配置されていることを特徴とする炭化珪素半導体装置。 A substrate (1) made of silicon carbide;
A channel region (5) made of silicon carbide formed on the substrate (1);
A first conductivity type impurity region (2) and a second impurity region (4) disposed upstream and downstream of the channel region (5) as a current route;
A gate insulating film (7) provided on the surface of the channel region (5);
A gate electrode (8) formed on the gate insulating film (7);
An interlayer insulating film (9) disposed so as to cover the gate electrode (8);
An upper electrode (10) electrically connected to the second impurity region (4) through a contact hole formed in the interlayer insulating film (9);
By controlling the voltage applied to the gate electrode (8), the channel formed in the channel region (5) is controlled, and the first conductivity type impurity region (2) and the second impurity region (4) A silicon carbide semiconductor device configured to control a current flowing therebetween,
Between the gate electrode (8) and the interlayer insulating film (9), an insulating film (30) covering the top of the gate electrode (8) is disposed ,
The insulating film (30) covering the upper part and the side wall of the gate electrode (8) has the gate electrode (8) in a region within 5 μm centering on the end of the second impurity region (4) on the channel region side. A silicon carbide semiconductor device, characterized by being arranged to cover . 前記ゲート電極（８）の上部および側壁を覆う絶縁膜（３０）は、ノンドープのＰｏｌｙ−Ｓｉ、ＢＰＳＧ、ＳｉＯ2、ＳｉＮのいずれかから構成されていることを特徴とする請求項４に記載の炭化珪素半導体装置。 Top and side wall insulating film covering the gate electrode (8) (30) according to claim 4, characterized by being composed of non-doped Poly-Si, BPSG, from one of SiO 2, SiN Silicon carbide semiconductor device.
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