JP5024242B2 - Charged state control device for battery pack - Google Patents
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- 238000012544 monitoring process Methods 0.000 claims description 161
- 238000001514 detection method Methods 0.000 claims description 100
- 230000005764 inhibitory process Effects 0.000 claims description 7
- 238000007599 discharging Methods 0.000 claims description 5
- 238000004364 calculation method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 16
- 238000012986 modification Methods 0.000 description 13
- 230000004048 modification Effects 0.000 description 13
- 238000000034 method Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 238000013500 data storage Methods 0.000 description 2
- WHXSMMKQMYFTQS-UHFFFAOYSA-N Lithium Chemical compound [Li] WHXSMMKQMYFTQS-UHFFFAOYSA-N 0.000 description 1
- 230000002730 additional effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 229910052744 lithium Inorganic materials 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
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- Charge And Discharge Circuits For Batteries Or The Like (AREA)
Description
本発明は、組電池の充電状態制御装置に関し、より詳細には、充放電可能な複数の単位セルからなるブロック電池を複数個直列に接続してなる組電池において各セル電圧を均等化する制御を行う充電状態制御装置に関する。 The present invention relates to an assembled battery charge state control device, and more specifically, a control for equalizing each cell voltage in an assembled battery formed by connecting a plurality of block batteries composed of a plurality of chargeable / dischargeable unit cells in series. It is related with the charge condition control apparatus which performs.
近年、電気自動車または電気自動車とガソリンエンジンとを組み合わせたハイブリッド電気自動車のモータを駆動するためのバッテリとして、二次電池の単位セルを複数個直列に接続した組電池を用いるものが知られている。このような組電池では、各単位セル間において容量、内部抵抗、自己放電特性などにばらつきを生じることがあり、各単位セル間の端子電圧もばらつくことになる。そして、各単位セルの端子電圧にばらつきがあると、組電池全体としての使用電圧範囲が狭められてしまい、電池本来の性能を十分に発揮することができなくなるという問題が生じる。 In recent years, as a battery for driving a motor of an electric vehicle or a hybrid electric vehicle combining an electric vehicle and a gasoline engine, a battery using an assembled battery in which a plurality of unit cells of a secondary battery are connected in series is known. . In such an assembled battery, the capacity, internal resistance, self-discharge characteristics, etc. may vary among the unit cells, and the terminal voltage between the unit cells also varies. If the terminal voltage of each unit cell varies, the voltage range used for the assembled battery as a whole is narrowed, resulting in a problem that the original performance of the battery cannot be fully exhibited.
従って、組電池を使用する場合には、過充電状態や過放電状態になることを防止するため、各単位セルの端子電圧を一定の使用範囲内に維持するように制御することが必要であり、従来、組電池の充電状態制御装置に関して種々の提案がなされている。 Therefore, when using an assembled battery, it is necessary to control the terminal voltage of each unit cell to be maintained within a certain usage range in order to prevent overcharging or overdischarging. Conventionally, various proposals have been made regarding a charged state control device for an assembled battery.
例えば、特許文献1には、マイクロコンピュータを用いてセルを放電することで、複数のセルからなるセルグループ(ブロック電池)の放電時におけるセルの不必要な放電を抑えるようにした技術が提案されている。また、特許文献2には、クロック信号をブロック電池毎に設置された監視ユニットに出力し、マイクロコンピュータによって、過充電状態及び過放電状態を監視する技術が提案されている。また、特許文献3、4には、単位セルを監視する集積回路によって、単位セルの電圧のバラツキを調整する技術が提案されている。
しかし、上述した各特許文献に記載された技術では、マイクロコンピュータ等の電子部品を多数使用することでコストが増え、さらに消費電力が増大するという問題や、また組電池の中で最も低い電圧のブロック電池に対して必要以上に放電させてしまう、という問題があった。 However, in the technologies described in the above-mentioned patent documents, the cost increases due to the use of a large number of electronic parts such as a microcomputer, and the power consumption further increases, and the lowest voltage among the assembled batteries. There was a problem that the block battery was discharged more than necessary.
本発明は、上記課題に鑑みてなされたものであり、複数のブロック電池におけるセル電圧のバラツキを簡単且つ安価な構成で解消することができる組電池の充電状態制御装置を提供することを目的とする。 The present invention has been made in view of the above problems, and an object of the present invention is to provide a battery pack state-of-charge control device capable of eliminating variations in cell voltage among a plurality of block batteries with a simple and inexpensive configuration. To do.
以下、上記課題を解決するのに適した各手段につき、必要に応じて作用効果等を付記しつつ説明する。 Hereinafter, each means suitable for solving the above-described problems will be described with additional effects and the like as necessary.
1.二次電池からなる単位セルを直列に複数個接続してなるブロック電池を直列に複数個接続して構成される組電池の充電状態を制御する装置であって、前記各ブロック電池の充電状態を監視するために前記ブロック電池毎に監視回路が設けられた組電池の充電状態制御装置において、
隣接する前記監視回路同士は、信号線を介して互いに接続され、
前記各監視回路は、
前記単位セル毎に設けられ且つ当該単位セルのセル電圧を検出するセル電圧検出回路と、
前記各セル電圧検出回路により検出された当該ブロック電池における各単位セルの各セル電圧及び隣接する他の前記監視回路から前記信号線を介して入力される他のブロック電池の最低セル電圧を示す最低セル電圧信号に基づいて当該ブロック電池における最低セル電圧を検出すると共に、隣接する他の前記監視回路へ前記信号線を介して当該ブロック電池における前記最低セル電圧を最低セル電圧信号として出力する最低セル電圧検出回路と、
前記単位セル毎に設けられ且つ前記セル電圧検出回路により検出された当該単位セルのセル電圧が前記最低セル電圧検出回路により検出された最低セル電圧よりも高い場合に当該単位セルを放電させるとの判定結果を出力し、それ以外の場合に当該単位セルを放電させないとの判定結果を出力する判定回路と、
前記単位セル毎に設けられ且つ前記判定回路による判定結果に基づいて当該単位セルを放電させる放電回路と
を備えたことを特徴とする組電池の充電状態制御装置。
1. A device for controlling the state of charge of an assembled battery configured by connecting a plurality of block batteries connected in series with a plurality of unit cells composed of secondary batteries, wherein the state of charge of each block battery is determined. In the battery pack state-of-charge control device in which a monitoring circuit is provided for each block battery to monitor,
The adjacent monitoring circuits are connected to each other via a signal line,
Each of the monitoring circuits is
A cell voltage detection circuit provided for each unit cell and detecting a cell voltage of the unit cell;
Each cell voltage of each unit cell in the block battery detected by each cell voltage detection circuit and the lowest cell voltage indicating the lowest cell voltage of another block battery input from the other adjacent monitoring circuit via the signal line The lowest cell that detects the lowest cell voltage in the block battery based on the cell voltage signal and outputs the lowest cell voltage in the block battery as the lowest cell voltage signal to the other adjacent monitoring circuit via the signal line A voltage detection circuit;
The unit cell is discharged when the cell voltage of the unit cell provided for each unit cell and detected by the cell voltage detection circuit is higher than the lowest cell voltage detected by the lowest cell voltage detection circuit. A determination circuit that outputs a determination result and outputs a determination result that the unit cell is not discharged in other cases;
A battery pack charge state control apparatus comprising: a discharge circuit provided for each unit cell and discharging the unit cell based on a determination result by the determination circuit.
手段1によれば、二次電池からなる単位セルを直列に複数個接続してなるブロック電池の充電状態を監視するためにブロック電池毎に監視回路が設けられると共に、隣接する監視回路同士が信号線を介して互いに接続されている。各監視回路において、単位セル毎に設けられたセル電圧検出回路は、当該単位セルのセル電圧を検出する。また、最低セル電圧検出回路は、各セル電圧検出回路により検出された当該ブロック電池における各単位セルの各セル電圧及び隣接する他の前記監視回路から信号線を介して入力される他のブロック電池の最低セル電圧を示す最低セル電圧信号に基づいて当該ブロック電池における最低セル電圧を検出すると共に、隣接する他の監視回路へ信号線を介して当該ブロック電池における最低セル電圧を最低セル電圧信号として出力する。また、単位セル毎に設けられた判定回路は、セル電圧検出回路により検出された当該単位セルのセル電圧が最低セル電圧検出回路により検出された最低セル電圧よりも高い場合に当該単位セルを放電させるとの判定結果を出力し、それ以外の場合に当該単位セルを放電させないとの判定結果を出力する。そして、単位セル毎に設けられた放電回路は、判定回路による判定結果に基づいて当該単位セルを放電させる。
According to the
従って、ブロック電池を構成する各単位セルは、当該ブロック電池内の他の単位セルのセル電圧又は信号線を介して入力された最低セル電圧信号によって示される他のブロック電池の最低セル電圧よりも高い場合に放電が行われるので、当該ブロック電池を構成する複数の単位セル間及び組電池を構成する複数のブロック電池間においてセル電圧の均等化を図ることにより充電状態のバラツキを確実に低減することができる。 Therefore, each unit cell constituting the block battery has a cell voltage of another unit cell in the block battery or a minimum cell voltage of another block battery indicated by a minimum cell voltage signal input via a signal line. Since the discharge is performed when the voltage is high, the variation in the charged state is reliably reduced by equalizing the cell voltage between the plurality of unit cells constituting the block battery and between the plurality of block batteries constituting the assembled battery. be able to.
また、マイクロコンピュータを用いることなく、ハードウェア(監視回路)のみによって複数のブロック電池間で均等化を実現することができる。よって、イグニッションキーがオフの時にも監視回路が常時動作して均等化が実行されるので、マイクロコンピュータの起動が不要であり、マイクロコンピュータ起動用のタイマ回路を設ける必要がなく、コスト低減を図ることができる。 Further, equalization can be realized among a plurality of block batteries only by hardware (monitoring circuit) without using a microcomputer. Therefore, even when the ignition key is off, the monitoring circuit always operates and equalization is performed. Therefore, it is not necessary to start the microcomputer, and it is not necessary to provide a timer circuit for starting the microcomputer, thereby reducing costs. be able to.
2.隣接する前記監視回路同士は、複数の信号線を介して互いに接続され、
前記セル電圧検出回路は、当該単位セルのセル電圧を複数の電圧レベルで検出可能に構成され、
前記最低セル電圧検出回路は、前記各セル電圧検出回路により検出された当該ブロック電池における各単位セルの各セル電圧及び隣接する他の前記監視回路から前記複数の信号線を介して入力される前記最低セル電圧信号に基づいて当該ブロック電池における最低セル電圧を前記複数の電圧レベルで検出すると共に、隣接する他の前記監視回路へ前記複数の信号線を介して当該ブロック電池における最低セル電圧を最低セル電圧信号として出力するように構成されたことを特徴とする手段1に記載の組電池の充電状態制御装置。
2. The adjacent monitoring circuits are connected to each other via a plurality of signal lines,
The cell voltage detection circuit is configured to be able to detect the cell voltage of the unit cell at a plurality of voltage levels,
The lowest cell voltage detection circuit is input via the plurality of signal lines from each cell voltage of each unit cell in the block battery detected by each cell voltage detection circuit and the other adjacent monitoring circuit. Based on the lowest cell voltage signal, the lowest cell voltage in the block battery is detected at the plurality of voltage levels, and the lowest cell voltage in the block battery is minimized through the plurality of signal lines to the other adjacent monitoring circuit. The battery pack state-of-charge control device according to
手段2によれば、隣接する監視回路同士が複数の信号線を介して互いに接続されている。各監視回路において、単位セル毎に設けられたセル電圧検出回路は、当該単位セルのセル電圧を複数の電圧レベルで検出する。また、最低セル電圧検出回路は、各セル電圧検出回路により検出された当該ブロック電池における各単位セルの各セル電圧及び隣接する他の前記監視回路から信号線を介して入力される最低セル電圧信号に基づいて当該ブロック電池における最低セル電圧を複数の電圧レベルで検出すると共に、隣接する他の監視回路へ複数の信号線を介して当該ブロック電池における最低セル電圧を最低セル電圧信号として出力する。 According to the means 2, adjacent monitoring circuits are connected to each other via a plurality of signal lines. In each monitoring circuit, a cell voltage detection circuit provided for each unit cell detects the cell voltage of the unit cell at a plurality of voltage levels. Further, the lowest cell voltage detection circuit includes each cell voltage of each unit cell in the block battery detected by each cell voltage detection circuit and a lowest cell voltage signal input from the other monitoring circuit adjacent thereto via a signal line. Based on the above, the lowest cell voltage in the block battery is detected at a plurality of voltage levels, and the lowest cell voltage in the block battery is output as a lowest cell voltage signal to other adjacent monitoring circuits via a plurality of signal lines.
従って、ブロック電池を構成する各単位セルは、当該ブロック電池内の他の単位セルのセル電圧の電圧レベル又は信号線を介して入力された最低セル電圧信号によって示される他のブロック電池の最低セル電圧の電圧レベルよりも高い場合に放電が行われるので、当該ブロック電池を構成する複数の単位セル間及び組電池を構成する複数のブロック電池間において複数の電圧レベルでセル電圧の均等化を図ることにより充電状態のバラツキを確実に低減することができる。 Therefore, each unit cell constituting the block battery is the lowest cell of the other block battery indicated by the voltage level of the cell voltage of the other unit cell in the block battery or the lowest cell voltage signal input via the signal line. Since discharge is performed when the voltage level is higher than the voltage level, the cell voltages are equalized at a plurality of voltage levels between a plurality of unit cells constituting the block battery and between a plurality of block batteries constituting the assembled battery. As a result, the variation in the state of charge can be reliably reduced.
3.前記セル電圧検出回路は、
当該単位セルのセル電圧を分圧する互いに分圧比の異なる複数の分圧回路を並列接続して構成される分圧回路部と、
前記分圧回路部の前記各分圧回路から出力される各分圧を基準電圧とそれぞれ比較して比較結果を出力する複数の比較器からなる比較回路部と
を備えたことを特徴とする請求項2に記載の組電池の充電状態制御装置。
3. The cell voltage detection circuit includes:
A voltage dividing circuit unit configured by connecting in parallel a plurality of voltage dividing circuits having different voltage dividing ratios to divide the cell voltage of the unit cell;
A comparison circuit unit comprising a plurality of comparators for comparing each divided voltage output from each voltage dividing circuit of the voltage dividing circuit unit with a reference voltage and outputting a comparison result. Item 3. An assembled battery charge state control device according to Item 2.
手段3によれば、セル電圧検出回路において、複数の分圧回路を並列接続して構成される分圧回路部は、当該単位セルのセル電圧をそれぞれ異なる分圧比で分圧して出力し、複数の比較器からなる比較回路部は、分圧回路部の各分圧回路から出力される各分圧を基準電圧とそれぞれ比較して比較結果を出力するので、簡単な構成で当該単位セルのセル電圧を複数の電圧レベルで確実に検出することができる。 According to the means 3, in the cell voltage detection circuit, the voltage dividing circuit unit configured by connecting a plurality of voltage dividing circuits in parallel divides and outputs the cell voltages of the unit cells at different voltage dividing ratios, and outputs a plurality of voltage dividing circuits. Since the comparison circuit unit composed of the comparators compares each divided voltage output from each voltage dividing circuit of the voltage dividing circuit unit with the reference voltage and outputs a comparison result, the cell of the unit cell can be configured with a simple configuration. The voltage can be reliably detected at a plurality of voltage levels.
4.前記複数の電圧レベルは、前記単位セルの起電圧と電池残存容量との関係に基づいて設定されたことを特徴とする手段2又は3に記載の組電池の充電状態制御装置。 4). 4. The assembled battery charge state control device according to claim 2, wherein the plurality of voltage levels are set based on a relationship between an electromotive voltage of the unit cell and a remaining battery capacity.
手段4によれば、複数の電圧レベルは、単位セルの起電圧と電池残存容量との関係に基づいて設定されているので、当該ブロック電池を構成する複数の単位セル間及び組電池を構成する複数のブロック電池間において電池残存容量に対応した複数の電圧レベルでセル電圧の均等化を図ることができる。 According to the means 4, since the plurality of voltage levels are set based on the relationship between the electromotive voltage of the unit cells and the remaining battery capacity, the plurality of unit cells constituting the block battery and the assembled battery are configured. The cell voltages can be equalized at a plurality of voltage levels corresponding to the remaining battery capacity between the plurality of block batteries.
5.前記各監視回路の前記最低セル電圧検出回路により検出された前記最低セル電圧に基づいて当該ブロック電池の電池残存容量を算出する残存容量算出手段
をさらに備えたことを特徴とする手段4に記載の組電池の充電状態制御装置。
5. The remaining capacity calculating means for calculating the remaining capacity of the block battery based on the lowest cell voltage detected by the lowest cell voltage detecting circuit of each of the monitoring circuits. Charged state control device for an assembled battery.
手段5によれば、複数の電圧レベルが単位セルの起電圧と電池残存容量との関係に基づいて設定されているので、残存容量算出手段は、各監視回路の最低セル電圧検出回路により検出された最低セル電圧に基づいて当該ブロック電池の電池残存容量を確実に算出することができる。
According to the
6.前記各監視回路は、前記各セル電圧検出回路により検出された当該ブロック電池における各単位セルの各セル電圧に基づいて当該ブロック電池における最高セル電圧を検出する最高セル電圧検出回路と、
前記各監視回路の前記最低セル電圧検出回路により検出された前記最低セル電圧及び前記最高セル電圧検出回路により検出された最高セル電圧に基づいて当該ブロック電池の電池残存容量の範囲を算出する残存容量算出手段と
をさらに備えたことを特徴とする手段1乃至4のいずれか1つに記載の組電池の充電状態制御装置。
6). Each monitoring circuit is a highest cell voltage detection circuit that detects the highest cell voltage in the block battery based on each cell voltage of each unit cell in the block battery detected by the cell voltage detection circuit;
A remaining capacity for calculating a range of remaining battery capacity of the block battery based on the lowest cell voltage detected by the lowest cell voltage detection circuit and the highest cell voltage detected by the highest cell voltage detection circuit of each monitoring circuit The assembled battery charge state control device according to any one of
手段6によれば、各監視回路において最高セル電圧検出回路は、各セル電圧検出回路により検出された当該ブロック電池における各単位セルの各セル電圧に基づいて当該ブロック電池における最高セル電圧を検出し、残存容量算出手段は、各監視回路の最低セル電圧検出回路により検出された最低セル電圧及び最高セル電圧検出回路により検出された最高セル電圧に基づいて当該ブロック電池の電池残存容量の範囲(最小値と最大値)を確実に算出することができる。
According to the
7.前記各監視回路は、当該ブロック電池におけるセル電圧が所定以下の場合は前記放電回路による当該単位セルの放電を禁止する放電禁止回路
をさらに備えたことを特徴とする手段1乃至6のいずれか1つに記載の組電池の充電状態制御装置。
7). Any one of
手段7によれば、各監視回路において、放電禁止回路が当該ブロック電池におけるセル電圧が所定以下の場合は放電回路による当該単位セルの放電を禁止するので、セル電圧の均等化に伴って当該ブロック電池の端子電圧が過度に低下することを防止することができる。
According to the
8.前記各監視回路から前記最低セル電圧検出回路により検出された最低セル電圧を組電池制御用マイクロコンピュータ又は他の電子制御装置へ出力するように構成されたことを特徴とする手段1乃至7のいずれか1つに記載の組電池の充電状態制御装置。
8). Any one of
手段8によれば、各監視回路から最低セル電圧検出回路により検出された最低セル電圧を組電池制御用マイクロコンピュータ又は他の電子制御装置へ出力するので、組電池制御用マイクロコンピュータ又は他の電子制御装置において複数のブロック電池における過放電や過充電の発生を確実に認識することができる。
According to the
以下、本発明の組電池の充電状態制御装置を具体化した一実施形態について図面を参照しつつ説明する。図1は、本発明の一実施形態である組電池の充電状態制御装置1を示す全体構成図である。
DESCRIPTION OF EMBODIMENTS Hereinafter, an embodiment embodying a state-of-charge control device for an assembled battery of the present invention will be described with reference to the drawings. FIG. 1 is an overall configuration diagram showing an assembled battery charge
組電池の充電状態制御装置1は、図1に示すように、複数のブロック電池CG1〜CG8を直列に接続してなる組電池3と、監視IC41〜48と、サービスプラグ5と、ブロック電圧・漏電検出部6と、電池ECUマイコン7とから構成されている。また、電池ECUマイコン7には、上位ECU8が接続されると共に、組電池3に流れる電流を検出するための電流センサ11が接続されている。尚、監視IC41〜48が、本発明の監視回路を、電池ECUマイコン7が、マイクロコンピュータをそれぞれ構成するものである。
As shown in FIG. 1, the assembled battery charge
ブロック電池CG1〜CG8は、リチウム二次電池等の充放電可能な単位セルを複数個直列に接続することによって構成される。 The block batteries CG1 to CG8 are configured by connecting a plurality of chargeable / dischargeable unit cells such as lithium secondary batteries in series.
監視IC41〜48は、ブロック電池CG1〜CG8毎に設けられ、各ブロック電池CG1等を構成する複数の単位セルの端子電圧を均等化するための集積回路である。監視IC41〜48間には、隣接する他の監視ICとの間で最低電圧レベルを表す信号をやり取りするために、複数の信号線がそれぞれ設けられている。
The
サービスプラグ5は、点検、修理の時に、高電圧の二次電池と他の回路とを遮断するために設けられる。ブロック電圧検出漏電検出部6は、ブロック電圧を検出すると共に、漏電を検出するための回路である。
The
電池ECUマイコン7は、CPU(中央演算処理装置)やROM及びRAMを備え(図示せず)、ブロック電池CG1の電圧状態を把握し、データの記憶処理などを行う。
The
上位ECU8は、電池ECUマイコン7から入力されるシリアル信号に基づいて、組電池3の充電状況を認識し、データの記憶処理などを行う。
The
補機バッテリ9は、車両の点灯装置や車内の電気機器、電子機器、電池ECUマイコン7などへ電力を供給する。サーミスタ10は、ブロック電池CG1〜CG8の温度を検出するセンサであり、電池ECUマイコン7へ温度検出信号を出力する。電流センサ11は、組電池3に流れる電流を検出するセンサであり、組電池3の正極端子側とSMR―B12a(システムメインリレー)との間に設けられ、電池ECUマイコン7に電流検出信号を出力する。SMR―B12a(システムメインリレー正極側)、SMR―P12b(プリシステムメインリレー)、SMR―G12c(システムメインリレー負極側)は、充放電制御用リレーである。PCU(パワーコントロールユニット)13は、電圧を昇圧する昇圧コンバータやインバータなどから構成され、必要な電力を制御する。
The
次に、ブロック電池CG1〜CG8を構成する単位セルC21〜C28と監視IC41〜48との接続、監視IC41〜48間、及び監視IC41等とマイコン7との接続について、図2乃至図4を参照しつつ説明する。図2、図3は、各単位セルC21等と監視IC41等、及び監視IC41〜48間の接続状態を示すブロック図である。図4は、監視IC48とマイコン7との接続状態を示すブロック図である。
Next, refer to FIG. 2 to FIG. 4 for the connection between the unit cells C21 to C28 constituting the block batteries CG1 to CG8 and the
単位セルC21〜C28は、図2に示すように、直列に接続されており単位セルC28の負極側は、GNDに接続されている。直列に接続された単位セルC21〜C28は、監視IC41と接続されている。監視IC41〜48間は、隣接する他の監視ICと信号線49によって互いに接続されている。信号線49は、各監視IC41等に対応するブロック電池CG1等における最低セル電圧を示す最低セル電圧信号を、隣接する監視IC間で相互に伝達するため信号伝送路である。具体的には、監視IC41−監視IC42間、監視IC42−監視IC43間、監視IC43−監視IC44間、監視IC44−監視IC45間、監視IC45−監視IC46間、監視IC46−監視IC47間、監視IC47−監視IC48間が、それぞれ信号線49を介して接続されている。
As shown in FIG. 2, the unit cells C21 to C28 are connected in series, and the negative electrode side of the unit cell C28 is connected to GND. The unit cells C21 to C28 connected in series are connected to the
信号線49は、図3に示すように、5組の信号線49a〜49eによって構成され、各組の信号線49a等は、それぞれ入力用及び出力用の2本の信号線から構成される。そして、監視IC41に接続されるブロック電池CG1を構成する複数の単位セルC21〜C2nのセル電圧の最低値(最低セル電圧)の電圧レベルが3.2V未満の場合、信号線49a〜49eにおける監視IC41から監視IC42への出力線がすべてオフ(ローレベル)となる。最低セル電圧の電圧レベルが3.2V以上3.4V未満の場合、最も左側の信号線49eのみがオン(ハイレベル)、他の信号線49a〜49dがオフとなる。最低セル電圧の電圧レベルが3.4V以上3.6V未満の場合、信号線49d、49eがオン、信号線49a〜49cがオフとなる。最低セル電圧の電圧レベルが3.6V以上3.8V未満の場合、信号線49c〜49eがオン、信号線49a、49bがオフとなる。最低セル電圧の電圧レベルが3.8V以上4.0V未満の場合、信号線49b〜49eがオン、信号線49aのみがオフとなる。また、最低セル電圧の電圧レベルが4.0V以上の場合、信号線49a〜49eがすべてオンとなる。
As shown in FIG. 3, the
一方、信号線49a〜49eにおける監視IC42から監視IC41への入力線についても、監視IC42に接続されるブロック電池CG2を構成する複数の単位セルC21〜C2nの最低セル電圧に応じて、上述した出力線と同様の信号状態となる。
On the other hand, for the input lines from the monitoring
このように、隣接する監視IC間に接続された5組の信号線49a〜49eからなる信号線49を介して、監視IC41〜48間で相互に各ブロック電池CG1等における単位セルC21等の最低セル電圧の電圧レベルを情報伝達することが可能となっている。
As described above, the minimum of the unit cell C21 and the like in each block battery CG1 and the like between the monitoring
また、図4に示すように、ブロック電池CG8に設けられた監視IC48と電池ECUマイコン7との間にも、隣接する監視IC間と同様に、信号線50が設けられ、監視IC48から電池ECUマイコン7へ最低セル電圧の電圧レベル情報が出力される。電池ECUマイコン7に接続されている監視IC48の左端の信号線50eがオフとなる場合は、ブロック電池CG8は過放電状態であり、右端の信号線50aがオンとなる場合は、ブロック電池CG8は、過充電状態である。このように監視IC48から電池ECUマイコン7へ最低セル電圧レベル情報が出力されるため、ブロック電池CG1〜CG8におけるセル電圧の状態を電池ECUマイコン7が認識することができる。
Further, as shown in FIG. 4, a
次に、監視IC41〜48の回路構成について図5を参照しつつ説明する。図5は、監視IC41等を示す回路図である。なお、監視IC42〜48も同一構成であるので説明を省略する。監視IC41〜48は、イグニッションキーがオフの時でも、常時通電されてブロック電池CG1〜CG8の監視を行う。
Next, the circuit configuration of the
監視IC41は、ブロック電池CG1を構成する単位セルC21〜C2n毎に設けられた複数(n個)の均等化回路Kと、ブロック電池CG1における単位セルC21〜C2nの最低セル電圧の電圧レベルを検出する最低セル電圧検出回路Dとから構成される。
The
均等化回路Kは、単位セルC21の端子電圧(以下、セル電圧と称する)に応じて放電制御を行うための回路であり、セル電圧検出回路Aと、判定回路Bと、放電回路Cとから構成される。 The equalization circuit K is a circuit for performing discharge control in accordance with the terminal voltage of the unit cell C21 (hereinafter referred to as cell voltage), and includes a cell voltage detection circuit A, a determination circuit B, and a discharge circuit C. Composed.
セル電圧検出回路Aは、単位セルC21等のセル電圧を検出するための回路であり、セル電圧が複数の電圧レベル(3.2V、3.4V、3.6V、3.8V、4.0V)を超えているか否かをそれぞれ検出できるように構成されている。 The cell voltage detection circuit A is a circuit for detecting a cell voltage of the unit cell C21 and the like, and the cell voltage has a plurality of voltage levels (3.2V, 3.4V, 3.6V, 3.8V, 4.0V). ) Is detected in each case.
セル電圧検出回路Aは、単位セルC21等の両端に並列接続された分圧比の異なる複数の分圧回路からなる分圧回路部A1と、定電流回路I1及び基準電圧源を含み基準電圧Vrefを供給する基準電圧供給部A2と、分圧回路部A1における各分圧回路の接続点a〜eにおける分圧Va〜Veと基準電圧Vrefとをそれぞれ比較する複数のコンパレータ(比較器)CP1a〜CP1eとから構成される。尚、基準電圧Vrefは、例えば、1.2V程度に設定されている。 The cell voltage detection circuit A includes a voltage dividing circuit unit A1 composed of a plurality of voltage dividing circuits having different voltage dividing ratios connected in parallel at both ends of the unit cell C21 and the like, a constant current circuit I1 and a reference voltage source, and a reference voltage Vref. A plurality of comparators (comparators) CP1a to CP1e for comparing the reference voltage supply unit A2 to be supplied and the divided voltages Va to Ve at the connection points a to e of the voltage dividing circuits in the voltage dividing circuit unit A1 and the reference voltage Vref, respectively. It consists of. The reference voltage Vref is set to about 1.2V, for example.
分圧回路部A1は、具体的には、抵抗R1と抵抗R6とが接続点aを介して直列接続された第1分圧回路、抵抗R2と抵抗R7とが接続点bを介して直列接続された第2分圧回路、抵抗R3と抵抗R8とが接続点cを介して直列接続された第3分圧回路、抵抗R4と抵抗R9とが接続点dを介して直列接続された第4分圧回路、及び抵抗R5と抵抗R10とが接続点eを介して直列接続された第5分圧回路を、単位セルC21に対して並列接続することにより構成される。 Specifically, the voltage dividing circuit unit A1 is a first voltage dividing circuit in which a resistor R1 and a resistor R6 are connected in series via a connection point a, and a resistor R2 and a resistor R7 are connected in series via a connection point b. A second voltage dividing circuit, a third voltage dividing circuit in which a resistor R3 and a resistor R8 are connected in series via a connection point c, and a fourth voltage in which a resistor R4 and a resistor R9 are connected in series via a connection point d. A voltage dividing circuit and a fifth voltage dividing circuit in which a resistor R5 and a resistor R10 are connected in series via a connection point e are connected in parallel to the unit cell C21.
分圧回路部A1を構成する各分圧回路は、互いに異なる分圧比に設定されている。例えば、抵抗R1〜R5を同一の抵抗値とした場合、抵抗R6〜R10の抵抗値の大小関係は、R6<R7<R8<R9<R10に設定される。そして、単位セルC21のセル電圧が4.0Vの時に接続点aの電位Vaが基準電圧Vref以上となり、セル電圧3.8Vの時に接続点bの電位Vbが基準電圧Vref以上となり、セル電圧3.6Vの時に接続点cの電位Vcが基準電圧Vref以上となり、セル電圧3.4Vの時に接続点dの電位Vdが基準電圧Vref以上となり、セル電圧3.2Vの時に接続点eの電位Veが基準電圧Vref以上となるように、抵抗R1とR6、R2とR7、R3とR8、R4とR9、R5とR10との抵抗比(換言すれば、各分圧回路の分圧比)が設定される。 The voltage dividing circuits constituting the voltage dividing circuit unit A1 are set to different voltage dividing ratios. For example, when the resistors R1 to R5 have the same resistance value, the magnitude relationship of the resistance values of the resistors R6 to R10 is set to R6 <R7 <R8 <R9 <R10. When the cell voltage of the unit cell C21 is 4.0V, the potential Va at the connection point a is equal to or higher than the reference voltage Vref. When the cell voltage is 3.8V, the potential Vb at the connection point b is equal to or higher than the reference voltage Vref. The potential Vc at the connection point c is equal to or higher than the reference voltage Vref when the voltage is .6V, the potential Vd at the connection point d is equal to or higher than the reference voltage Vref when the cell voltage is 3.4V, and the potential Ve at the connection point e when the cell voltage is 3.2V. R1 and R6, R2 and R7, R3 and R8, R4 and R9, R5 and R10, the resistance ratio (in other words, the voltage dividing ratio of each voltage dividing circuit) is set so that is equal to or higher than the reference voltage Vref. The
各コンパレータCP1a〜CP1eの反転入力端子には、定電流回路I1と基準電圧源との接続点IV1より基準電圧Vrefが印加される。 A reference voltage Vref is applied to an inverting input terminal of each of the comparators CP1a to CP1e from a connection point IV1 between the constant current circuit I1 and the reference voltage source.
コンパレータCP1aの非反転入力端子には、接続点aから単位セルC21のセル電圧の抵抗R1、R6による分圧Vaが印加される。例えば、接続点aの電位Vaは、単位セルC21の電圧をVとすると、Va=V×R6/(R1+R6)である。コンパレータCP1bの非反転入力端子には、接続点bからセル電圧の抵抗R2、R7による分圧Vbが印加される。コンパレータCP1cの非反転入力端子には、接続点cからセル電圧の抵抗R3、R8による分圧Vcが印加される。コンパレータCP1dの非反転入力端子には、接続点dからセル電圧の抵抗R4、R9による分圧Vdが印加される。コンパレータCP1eの非反転入力端子には、接続点eからセル電圧の抵抗R5、R10による分圧Veが印加される。 The voltage Va divided by the resistors R1 and R6 of the cell voltage of the unit cell C21 is applied from the connection point a to the non-inverting input terminal of the comparator CP1a. For example, the potential Va at the connection point a is Va = V × R6 / (R1 + R6) where the voltage of the unit cell C21 is V. A voltage Vb divided by the cell voltage resistors R2 and R7 is applied from the connection point b to the non-inverting input terminal of the comparator CP1b. A voltage division Vc of the cell voltage resistors R3 and R8 is applied from the connection point c to the non-inverting input terminal of the comparator CP1c. The voltage division Vd of the cell voltage resistors R4 and R9 is applied from the connection point d to the non-inverting input terminal of the comparator CP1d. A voltage division Ve of cell voltage resistors R5 and R10 is applied from the connection point e to the non-inverting input terminal of the comparator CP1e.
そして、上記構成を有するセル電圧検出回路Aによれば、セル電圧が4.0V以上のとき、すべてのコンパレータCP1a〜CP1eからハイレベル信号が出力される。セル電圧が3.8V以上4.0V未満であるとき、コンパレータCP1aからローレベル信号が出力され、コンパレータCP1b〜CP1eからハイレベル信号が出力される。セル電圧が3.6V以上3.8V未満であるとき、コンパレータCP1a、CP1bからローレベル信号が出力され、コンパレータCP1c〜CP1eからハイレベル信号が出力される。セル電圧が3.4V以上3.6V未満であるとき、コンパレータCP1a〜CP1cからローレベル信号が出力され、コンパレータCP1d、CP1eからハイレベル信号が出力される。セル電圧が3.2V以上3.4V未満であるとき、コンパレータCP1a〜CP1dからローレベル信号が出力され、コンパレータCP1eからハイレベル信号が出力される。セル電圧が3.2V未満であるとき、すべてのコンパレータCP1a〜CP1eからローレベル信号が出力される。 According to the cell voltage detection circuit A having the above configuration, when the cell voltage is 4.0 V or higher, high level signals are output from all the comparators CP1a to CP1e. When the cell voltage is 3.8 V or higher and lower than 4.0 V, a low level signal is output from the comparator CP1a, and high level signals are output from the comparators CP1b to CP1e. When the cell voltage is 3.6 V or more and less than 3.8 V, low level signals are output from the comparators CP1a and CP1b, and high level signals are output from the comparators CP1c to CP1e. When the cell voltage is 3.4 V or more and less than 3.6 V, low level signals are output from the comparators CP1a to CP1c, and high level signals are output from the comparators CP1d and CP1e. When the cell voltage is 3.2 V or more and less than 3.4 V, low level signals are output from the comparators CP1a to CP1d, and high level signals are output from the comparator CP1e. When the cell voltage is less than 3.2 V, low level signals are output from all the comparators CP1a to CP1e.
判定回路Bは、セル電圧検出回路Aによるセル電圧の検出結果と出力線Oa〜Oeの信号とに基づいて、単位セルC21の放電を行うか否かを判定するための回路であって、複数のANDゲート31a〜31eと、1つのORゲート31fとから構成される。
The determination circuit B is a circuit for determining whether to discharge the unit cell C21 based on the detection result of the cell voltage by the cell voltage detection circuit A and the signals of the output lines Oa to Oe. AND
ANDゲート31aは、入力側にはコンパレータCP1aの出力端子が接続されると共に、出力線OaがNOTゲートを介して接続され(入力側の小さなマル(○)は、NOTゲートの省略記号。以下同様。)、出力側にはORゲート31fが接続される。そして、コンパレータCP1aの出力がハイレベル(単位セルC21のセル電圧が4.0V以上)であり且つ出力線Oaがローレベル(最低セル電圧が4.0V未満)であるとき、ANDゲート31aから放電実行を示すハイレベル信号が出力され、それ以外では放電停止を示すローレベル信号が出力される。
The AND
ANDゲート31bは、入力側にはコンパレータCP1bの出力端子が接続されると共に、出力線ObがNOTゲートを介して接続され、出力側にはORゲート31fが接続される。そして、コンパレータCP1bの出力がハイレベル(単位セルC21のセル電圧が3.8V以上)であり且つ出力線Obがローレベル(最低セル電圧が3.8V未満)であるとき、ANDゲート31bから放電実行を示すハイレベル信号が出力され、それ以外では放電停止を示すローレベル信号が出力される。
The AND
ANDゲート31cは、入力側にはコンパレータCP1cの出力端子が接続されると共に、出力線OcがNOTゲートを介して接続され、出力側にはORゲート31fが接続される。従って、コンパレータCP1cの出力がハイレベル(単位セルC21のセル電圧が3.6V以上)であり且つ出力線Ocがローレベル(最低セル電圧が3.6V未満)であるとき、ANDゲート31cから放電実行を示すハイレベル信号が出力され、それ以外では放電停止を示すローレベル信号が出力される。
The AND
ANDゲート31dは、入力側にはコンパレータCP1dの出力端子が接続されると共に、出力線OdがNOTゲートを介して接続され、出力側にはORゲート31fが接続される。従って、コンパレータCP1dの出力がハイレベル(単位セルC21のセル電圧が3.4V以上)であり且つ出力線Odがローレベル(最低セル電圧が3.4V未満)であるとき、ANDゲート31dから放電実行を示すハイレベル信号が出力され、それ以外では放電停止を示すローレベル信号が出力される。
In the AND
ANDゲート31eは、入力側にはコンパレータCP1eの出力端子が接続されると共に、出力線OeがNOTゲートを介して接続され、出力側にはORゲート31fが接続される。従って、コンパレータCP1eの出力がハイレベル(単位セルC21のセル電圧が3.2V以上)であり且つ出力線Oeがローレベル(最低セル電圧が3.2V未満)であるとき、ANDゲート31eから放電実行を示すハイレベル信号が出力され、それ以外では放電停止を示すローレベル信号が出力される。
The AND
ORゲート31fは、入力側にANDゲート31a〜31eの出力が接続され、これらの論理和を出力する。また、ORゲート31fの出力側には、放電回路Cが接続されている。従って、ORゲート31fは、ANDゲート31a〜31eの出力のいずれかがハイレベルであるとき、放電実行を示すハイレベル信号を出力し、ANDゲート31a〜31eの出力のすべてがローレベルであるとき、放電停止を示すローレベル信号を出力する。
The
放電回路Cは、判定回路Bによる判定結果である出力信号に基づいて単位セルC21等を個別に放電実行又は放電停止するための回路であって、トランジスタTR1と、放電抵抗Rとから構成される。トランジスタTR1は、ベースにORゲート31fの出力側が、コレクタに単位セルC21の正極側が、エミッタに放電抵抗Rの一端がそれぞれ接続され、放電抵抗Rの他端は単位セルC21の負極側に接続されている。ORゲート31fからハイレベル信号が出力されてトランジスタTR1がオンされ、コレクタ−エミッタ間が導通状態となって放電抵抗Rに電流が流れることにより、単位セルC21の放電が行われる(放電実行)。一方、ORゲート31fからローレベル信号が出力されるとき、トランジスタTR1はオフとなるので、コレクタ−エミッタ間が遮断状態となって放電抵抗Rに電流が流れず、単位セルC21の放電は行われない(放電停止)。
The discharge circuit C is a circuit for individually executing or stopping the discharge of the unit cell C21 and the like based on the output signal that is the determination result by the determination circuit B, and includes a transistor TR1 and a discharge resistor R. . The transistor TR1 has the base connected to the output side of the
最低セル電圧検出回路Dは、複数のANDゲート35a〜35eによって構成される。ANDゲート35aの入力側には、コンパレータCP1a〜CPnaの出力と、隣接する上位の監視ICとのインタフェースIF1aの入力側と、隣接する下位の監視ICとのインタフェースIF2aの入力側とが入力される。従って、ANDゲート35aへの入力のうち、1つでもローレベルがある場合、換言すれば、単位セルC21〜C2nのいずれかのセル電圧検出結果が4.0V未満、又は隣接する上位の監視ICから信号線49aを介して入力される最低セル電圧レベルが4.0V未満、又は隣接する下位の監視ICから信号線49aを介して入力される最低セル電圧が4.0V未満である場合、ANDゲート35aから出力線Oaへローレベル信号が出力され、それ以外ではハイレベル信号が出力される。
The lowest cell voltage detection circuit D includes a plurality of AND
ANDゲート35bの入力側には、コンパレータCP1b〜CPnbの出力と、隣接する上位の監視ICとのインタフェースIF1bの入力側と、隣接する下位の監視ICとのインタフェースIF2bの入力側とが入力される。従って、ANDゲート35bへの入力のうち、1つでもローレベルがある場合、換言すれば、単位セルC21〜C2nのいずれかのセル電圧検出結果が3.8V未満、又は隣接する上位の監視ICから信号線49bを介して入力される最低セル電圧が3.8V未満、又は隣接する下位の監視ICから信号線49bを介して入力される最低電圧レベルが3.8V未満である場合、ANDゲート35bから出力線Obへローレベル信号が出力され、それ以外ではハイレベル信号が出力される。
To the input side of the AND
ANDゲート35cの入力側には、コンパレータCP1c〜CPncの出力と、隣接する上位の監視ICとのインタフェースIF1cの入力側と、隣接する下位の監視ICとのインタフェースIF2cの入力側とが入力される。従って、ANDゲート35cへの入力のうち、1つでもローレベルがある場合、換言すれば、単位セルC21〜C2nのいずれかのセル電圧検出結果が3.6V未満、又は隣接する上位の監視ICから信号線49cを介して入力される最低セル電圧が3.6V未満、又は隣接する下位の監視ICから信号線49cを介して入力される最低電圧レベルが3.6V未満である場合、ANDゲート35cから出力線Ocへローレベル信号が出力され、それ以外ではハイレベル信号が出力される。
The input side of the AND
ANDゲート35dの入力側には、コンパレータCP1d〜CPndの出力と、隣接する上位の監視ICとのインタフェースIF1dの入力側と、隣接する下位の監視ICとのインタフェースIF2dの入力側とが入力される。従って、ANDゲート35dへの入力のうち、1つでもローレベルがある場合、換言すれば、単位セルC21〜C2nのいずれかのセル電圧検出結果が3.4V未満、又は隣接する上位の監視ICから信号線49を介して入力される最低セル電圧が3.4V未満、又は隣接する下位の監視ICから信号線49を介して入力される最低電圧レベルが3.4V未満である場合、ANDゲート35dから出力線Odへローレベル信号が出力され、それ以外ではハイレベル信号が出力される。
The outputs of the comparators CP1d to CPnd, the input side of the interface IF1d with the adjacent upper monitoring IC, and the input side of the interface IF2d with the adjacent lower monitoring IC are input to the input side of the AND
ANDゲート35eの入力側には、コンパレータCP1e〜CPneの出力と、隣接する上位の監視ICとのインタフェースIF1eの入力側と、隣接する下位の監視ICとのインタフェースIF2eの入力側とが入力される。従って、ANDゲート35eへの入力のうち、1つでもローレベルがある場合、換言すれば、単位セルC21〜C2nのいずれかのセル電圧検出結果が3.2V未満、又は隣接する上位の監視ICから信号線49を介して入力される最低セル電圧が3.2V未満、又は隣接する下位の監視ICから信号線49を介して入力される最低電圧レベルが3.2V未満である場合、ANDゲート35eから出力線Oeへローレベル信号が出力され、それ以外ではハイレベル信号が出力される。
The input side of the AND
次に、組電池の充電状態制御装置1においてセル電圧の均等化を実施する際の各部の作用について説明する。尚、以下の説明では、監視IC41等の初期状態が、上位の監視ICから信号線49を介して入力される最低電圧信号が3.6V以上3.8V未満、下位の監視ICから信号線49を介して入力される最低低電圧信号が3.2V以上3.4V未満、単位セルC21の端子電圧は3.5V、単位セルC22〜C2nの端子電圧はすべて3.9Vであると仮定する。
Next, the operation of each part when carrying out equalization of the cell voltage in the charged
上記条件より、上位の監視ICから信号線49を介して入力される最低セル電圧を表す信号は、3.6V以上3.8V未満を示している。つまり、上位とのインタフェースIF1a〜IF1eからの入力信号は、順に、L,L,H,H,Hとなっている(「L」はローレベルを、「H」はハイレベルをそれぞれ表す。以下同様。)。また、下位の監視ICから信号線49を介して入力される最低セル電圧を表す信号は、3.2V以上3.4V未満を示している。つまり、下位とのインタフェースIF2a〜IF2eからの入力信号は、順に、L,L,L,L,Hとなる。
From the above conditions, the signal representing the lowest cell voltage input from the host monitoring IC via the
セル電圧検出回路Aにおいて、分圧回路部A1の接続点a〜eから分圧Va〜VeがコンパレータCP1a〜CP1eの非反転入力端子にそれぞれ入力され、基準電圧VrefがコンパレータCP1a〜CP1eの反転入力端子にそれぞれ入力される。単位セルC21の端子電圧は3.5Vであるので、コンパレータCP1a〜CP1eからの出力は、順に、L,L,L,H,Hとなる。 In the cell voltage detection circuit A, the divided voltages Va to Ve are input to the non-inverting input terminals of the comparators CP1a to CP1e from the connection points a to e of the dividing circuit unit A1, respectively, and the reference voltage Vref is the inverting input of the comparators CP1a to CP1e. Input to each terminal. Since the terminal voltage of the unit cell C21 is 3.5V, the outputs from the comparators CP1a to CP1e are L, L, L, H, and H in order.
一方、最低セル電圧検出回路Dにおいて、ANDゲート35aは、上位とのインタフェースIF1a、単位セルC21、単位セルC22〜C2n、及び下位とのインタフェースIF2aからそれぞれローレベルが入力されるため、これらの論理積であるローレベル信号が出力線Oaへ出力される。ANDゲート35bは、単位セルC22〜C2nからハイレベル信号が入力されるが(端子電圧≧3.8V)、上位とのインタフェースIF1b、単位セルC21、及び下位とのインタフェースIF2bからそれぞれローレベル信号が入力されるため、これらの論理積であるローレベル信号が出力線Obへ出力される。ANDゲート35cは、上位とのインタフェースIF1c及び単位セルC22〜C2nからハイレベル信号が入力されるが、単位セルC21及び下位とのインタフェースIF2cからローレベル信号が入力されるため、これらの論理積であるローレベル信号が出力線Ocへ出力される。ANDゲート35dは、上位とのインタフェースIF1d、単位セルC21、C22〜C2nからハイレベル信号が入力されるが、下位とのインタフェースIF2dからローレベル信号が入力されるため、これらの論理積であるローレベル信号が出力線Odへ出力される。ANDゲート35eは、上位とのインタフェースIF1e、単位セルC21、C22〜C2n、下位とのインタフェースIF2eからすべてハイレベル信号が入力されるため、これらの論理積であるハイレベル信号が出力線Oeへ出力される。つまり、最低セル電圧検出回路Dから出力線Oa〜Oeへ、順に、L,L,L,L,Hの各信号が出力される。尚、出力線Oeのみがハイレベルであることは、最低セル電圧の電圧レベルが3.2V以上3.4V未満であると検出されたことを示している。
On the other hand, in the lowest cell voltage detection circuit D, the AND
次に、判定回路Bにおいて、ANDゲート31aは、非反転入力端子にコンパレータCP1aの出力であるローレベルが入力され、反転入力端子に出力線Oaの出力であるローレベルがNOTゲートにより反転された結果であるハイレベルが入力され、これらの論理積であるローレベルを出力する。ANDゲート31bは、非反転入力端子にコンパレータCP1bの出力であるローレベルが入力され、反転入力端子に出力線Obの出力であるローレベルがNOTゲートにより反転された結果であるハイレベルが入力され、これらの論理積であるローレベルを出力する。ANDゲート31cは、非反転入力端子にコンパレータCP1cの出力であるローレベルが入力され、反転入力端子に出力線Ocの出力であるローレベルがNOTゲートにより反転された結果であるハイレベルが入力され、これらの論理積であるローレベルを出力する。ANDゲート31dは、非反転入力端子にコンパレータCP1dの出力であるハイレベルが入力され、反転入力端子に出力線Odの出力であるローレベルがNOTゲートにより反転された結果であるハイレベルが入力され、これらの論理積であるハイレベルを出力する。ANDゲート31eは、非反転入力端子にコンパレータCP1eの出力であるハイレベルが入力され、反転入力端子に出力線Oeの出力であるハイレベルがNOTゲートにより反転された結果であるローレベルが入力され、これらの論理積であるローレベルを出力する。そして、ORゲート31fは、ANDゲート31a〜31eの出力であるL,L,L,H,Lが入力されることにより、これらの論理和としてハイレベル信号を出力する。
Next, in the determination circuit B, in the AND
放電回路Cでは、ORゲート31fからのハイレベル信号の入力によってトランジスタTR1がオンし、コレクタ−エミッタ間が導通状態となって放電抵抗Rに電流が流れることによって単位セルC21の放電が行われる。
In the discharge circuit C, the transistor TR1 is turned on by the input of the high level signal from the
このようにして単位セルC21の放電が継続すると、セル電圧が3.5Vから徐々に低下していき、やがて3.4Vを下回る。すると、セル電圧検出回路AにおけるコンパレータCp1dからの出力は、ハイレベルからローレベルへ変化する。従って、判定回路BにおけるANDゲート31dは、非反転入力端子にローレベルが入力され、反転入力端子に出力線Odの出力であるローレベルがNOTゲートにより反転された結果であるハイレベルが入力され、これらの論理積であるローレベルを出力する。ORゲート31fは、ANDゲート31a〜31eの出力であるL,L,L,L,Lが入力されることにより、これらの論理和としてローレベルを出力する。
When the discharge of the unit cell C21 is continued in this way, the cell voltage gradually decreases from 3.5V and eventually falls below 3.4V. Then, the output from the comparator Cp1d in the cell voltage detection circuit A changes from the high level to the low level. Therefore, in the AND
放電回路Cでは、ORゲート31fからのローレベル信号の入力によってトランジスタTR1がオフし、コレクタ−エミッタ間が遮断状態となって放電抵抗Rに電流が流れなくなり、単位セルC21の放電は停止される。
In the discharge circuit C, the transistor TR1 is turned off by the input of the low level signal from the
そして、ブロック電池CG1を構成する単位セルC21〜C2nについて、監視IC41等が上述した動作をすることによって各単位セルC21等の電圧レベルが最低セル電圧の電圧レベルに一致するように放電が行われ、これによってセル電圧の均等化が図られる。さらに、信号線49を介して互いに接続された他の監視IC42等も同様に動作することによって、組電池3を構成する複数のブロック電池CG1〜CG8全体においてセル電圧が均等化されることになる。
Then, the unit cells C21 to C2n constituting the block battery CG1 are discharged so that the voltage level of each unit cell C21 and the like matches the voltage level of the lowest cell voltage by the monitoring
以上詳述したことから明らかなように、本実施形態の組電池の充電状態制御装置1は、二次電池からなる単位セルC21等を直列に複数個接続してなるブロック電池CG1等を直列に複数個接続して構成される組電池3の充電状態を制御する装置であって、各ブロック電池CG1等の充電状態を監視するためにブロック電池毎に監視IC41等が設けられ、
隣接する監視IC41等同士は、信号線49を介して互いに接続され、各監視IC41等は、単位セルC21等毎に設けられ且つ当該単位セルC21等のセル電圧を検出するセル電圧検出回路Aと、各セル電圧検出回路Aにより検出された当該ブロック電池CG1等における各単位セルC21等の各セル電圧及び隣接する他の監視ICから信号線49を介して入力される他のブロック電池CG2等の最低セル電圧を示す最低セル電圧信号に基づいて当該ブロック電池CG1等における最低セル電圧を検出すると共に、隣接する他の監視IC42等へ信号線49を介して当該ブロック電池CG1等における最低セル電圧を最低セル電圧信号として出力する最低セル電圧検出回路Dと、単位セルC21等毎に設けられ且つセル電圧検出回路Aにより検出された当該単位セルC21等のセル電圧が最低セル電圧検出回路Dにより検出された最低セル電圧よりも高い場合に当該単位セルC21等を放電させるとの判定結果を出力し、それ以外の場合に当該単位セルC21等を放電させないとの判定結果を出力する判定回路Bと、単位セルC21等毎に設けられ且つ判定回路Bによる判定結果に基づいて当該単位セルC21等を放電させる放電回路Cとを備えている。
As is clear from the above detailed description, the battery pack state-of-
そして、組電池の充電状態制御装置1によれば、各監視IC41等において、単位セルC21等毎に設けられたセル電圧検出回路Aは、当該単位セルC21等のセル電圧を検出する。また、最低セル電圧検出回路Dは、各セル電圧検出回路A等により検出された当該ブロック電池CG1における各単位セルC21等の各セル電圧及び隣接する他の監視IC42等から信号線49を介して入力される他のブロック電池CG2等の最低セル電圧を示す最低セル電圧信号に基づいて当該ブロック電池CG1等における最低セル電圧を検出すると共に、隣接する他の監視IC42等へ信号線49を介して当該ブロック電池CG1における最低セル電圧を最低セル電圧信号として出力する。また、単位セルC21等毎に設けられた判定回路Bは、セル電圧検出回路Aにより検出された当該単位セルC21等のセル電圧が最低セル電圧検出回路Dにより検出された最低セル電圧よりも高い場合に当該単位セルを放電させるとの判定結果を出力し、それ以外の場合に当該単位セルC21等を放電させないとの判定結果を出力する。そして、単位セルC21等毎に設けられた放電回路Cは、判定回路Bによる判定結果に基づいて当該単位セルC21等を放電させる。
According to the assembled battery charge
従って、ブロック電池CG1等を構成する各単位セルC21等は、当該ブロック電池CG1等内の他の単位セルC22等のセル電圧又は信号線49を介して入力された最低セル電圧信号によって示される他のブロック電池CG2等の最低セル電圧よりも高い場合に放電が行われるので、当該ブロック電池CG1等を構成する複数の単位セルC21〜C2n間及び組電池3を構成する複数のブロック電池CG1〜CG8間においてセル電圧の均等化を図ることにより充電状態のバラツキを確実に低減することができる。
Accordingly, each unit cell C21 etc. constituting the block battery CG1 etc. is indicated by the cell voltage of the other unit cell C22 etc. in the block battery CG1 etc. or the lowest cell voltage signal input via the
また、マイクロコンピュータを用いることなく、ハードウェア(複数の監視IC41等)のみによって複数のブロック電池CG1〜CG8間で均等化を実現することができる。よって、イグニッションキーがオフの時にも監視IC41等が常時動作して均等化が実行されるので、マイコン7の起動が不要であり、マイコン起動用のタイマ回路を設ける必要がなく、コスト低減を図ることができる。
Further, equalization can be realized among the plurality of block batteries CG1 to CG8 only by hardware (such as a plurality of monitoring ICs 41) without using a microcomputer. Therefore, even when the ignition key is off, the monitoring
特に、隣接する監視IC41等同士が複数の信号線49a〜49eを介して互いに接続されている。各監視IC41等において、セル電圧検出回路Aは、当該単位セルC21等のセル電圧を複数の電圧レベル(4.0V、3.8V、3.6V、3.4V、3.2V)で検出する。また、最低セル電圧検出回路Dは、各セル電圧検出回路Aにより検出された当該ブロック電池CG1等における各単位セルC21等の各セル電圧及び隣接する他の監視IC42等から複数の信号線49a〜49eを介して入力される最低セル電圧信号に基づいて当該ブロック電池CG1における最低セル電圧を複数の電圧レベルで検出すると共に、隣接する他の監視IC42等へ複数の信号線49a〜49eを介して当該ブロック電池CG1等における最低セル電圧を最低セル電圧信号として出力する。また、判定回路Bは、セル電圧検出回路Aにより検出された当該単位セルC21等のセル電圧の電圧レベルが最低セル電圧検出回路Dにより検出された最低セル電圧の電圧レベルよりも高い場合に当該単位セルC21を放電させるとの判定結果を出力し、それ以外の場合に当該単位セルを放電させないとの判定結果を出力し、放電回路Cが判定回路Bによる判定結果に基づいて当該単位セルC21等を放電させる。
In particular,
従って、ブロック電池CG1等を構成する各単位セルC21等は、当該ブロック電池CG1等内の他の単位セルC21等のセル電圧の電圧レベル又は信号線49a〜49eを介して入力された最低セル電圧信号によって示される他のブロック電池CG2等の最低セル電圧の電圧レベルよりも高い場合に放電が行われるので、当該ブロック電池CG1等を構成する複数の単位セルC21〜C2n間及び組電池3を構成する複数のブロック電池CG1〜CG8間において複数の電圧レベルでセル電圧の均等化を図ることにより充電状態のバラツキを確実に低減することができる。
Accordingly, each unit cell C21 etc. constituting the block battery CG1 etc. has the cell voltage level of the other unit cell C21 etc. in the block battery CG1 etc. or the lowest cell voltage inputted via the
また、セル電圧検出回路Aは、当該単位セルC21等のセル電圧を分圧する互いに分圧比の異なる複数の分圧回路を並列接続して構成される分圧回路部A1と、分圧回路部A1の各分圧回路から出力される各分圧を基準電圧Vrefとそれぞれ比較して比較結果を出力する複数の比較器としてのコンパレータCP1a〜CP1eからなる比較回路部A2とを備えている。よって、簡単な構成で当該単位セルC21等のセル電圧を複数の電圧レベルで確実に検出することができる。 In addition, the cell voltage detection circuit A includes a voltage dividing circuit unit A1 configured by connecting in parallel a plurality of voltage dividing circuits having different voltage dividing ratios for dividing the cell voltage of the unit cell C21 and the like, and the voltage dividing circuit unit A1. And a comparison circuit unit A2 composed of a plurality of comparators CP1a to CP1e that compare the divided voltages output from the respective voltage dividing circuits with a reference voltage Vref and output comparison results. Therefore, the cell voltage of the unit cell C21 and the like can be reliably detected at a plurality of voltage levels with a simple configuration.
また、各監視IC41等から最低セル電圧検出回路Dにより検出された最低セル電圧を、複数の信号線50a〜50eを介してマイコン7や上位ECU8へ出力するように構成されているので、マイコン7又は上位ECU8において複数のブロック電池CG1〜CG8における過放電や過充電の発生を確実に認識することができる。尚、信号線50aがオン(Hレベル)の場合、マイコン7等はブロック電池CG1等が過充電であると認識し、信号線50eがオフ(ローレベル)の場合、ブロック電池CG1等が過放電であると認識することができる。
Further, since the minimum cell voltage detected by the minimum cell voltage detection circuit D from each monitoring
さらに、マイコン7は、各監視IC41等の最低セル電圧検出回路Dにより検出された最低セル電圧に基づいて当該ブロック電池CG1等のSOC(State of Charge,電池残存容量)を算出する。具体的には、マイコン7において、CPUがROMからSOC算出プログラムを読み出し、複数の信号線50a〜50eを介して取得した最低セル電圧に単位セル数を乗じてブロック電池CG1の起電圧(下限値)を算出するステップと、実験等によって予め求められている起電圧とSOCとの関係(起電圧が何ボルトの時にSOCが何%になるかの関係)を表すテーブルや関数に基づいて起電圧に対応するSOCを算出するステップとを実行する。尚、マイコン7が、本発明の残存容量算出手段を構成するものである。
Further, the
尚、本発明は上述した実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲で種々の変更を施すことが可能であることは云うまでもない。 Needless to say, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the present invention.
例えば、上記実施形態では、セル電圧検出回路A、最低セル電圧検出回路D、信号線49における複数の電圧レベルを等間隔(0.2V間隔で5段階)に設定した例を示したが、複数の電圧レベルを、単位セルC21等の起電圧とSOCとの関係に基づいて設定してもよい。ここで、図6は、第1変形例を説明するための説明図であり、単位セルの起電圧とSOCとの関係を示すグラフである。すなわち、本変形例では、電圧レベルを、SOC100%に対応するV100、SOC80%に対応するV80、SOC60%に対応するV60、SOC40%に対応するV40、SOC20%に対応するV20の5段階に設定している。本変形例によれば、当該ブロック電池CG1を構成する複数の単位セルC21〜C2n間及び組電池3を構成する複数のブロック電池CG1〜CG8間において、SOC100%、80%、60%、40%にそれぞれ対応した複数の電圧レベルでセル電圧の均等化を図ることができる。また、本変形例において、マイコン7は、各監視IC41等の最低セル電圧検出回路Aにより検出された最低セル電圧に基づいて当該ブロック電池CG1等のSOCをより簡単に算出することができる。すなわち、電圧レベルが単位セルC21等の起電圧とSOCとの関係に基づいて設定されているので、最低セル電圧に単位セル数を乗じてブロック電池CG1の起電圧を算出し、実験等によって予め求められている起電圧とSOCとの関係を表す関数、テーブル等に基づいて簡単にSOCを算出することができる。
For example, in the above-described embodiment, an example in which a plurality of voltage levels in the cell voltage detection circuit A, the lowest cell voltage detection circuit D, and the
また、上記実施形態において、各監視IC41等において当該ブロック電池CG1等における最低セル電圧検出回路Dに加えて、最高セル電圧を検出するための最高セル電圧検出回路Eを設ける構成としてもよい。ここで、図7は、第2変形例における最高セル電圧検出回路Eの回路構成を示す回路図である。すなわち、本変形例では、各監視IC41等は、各セル電圧検出回路Aにより検出された当該ブロック電池CG1における各単位セルC21等の各セル電圧に基づいて当該ブロック電池CG1等における最高セル電圧を検出する最高セル電圧検出回路Eを備えている。
Moreover, in the said embodiment, it is good also as a structure which provides the highest cell voltage detection circuit E for detecting the highest cell voltage in addition to the lowest cell voltage detection circuit D in the said block battery CG1 etc. in each monitoring IC41. FIG. 7 is a circuit diagram showing a circuit configuration of the highest cell voltage detection circuit E in the second modification. That is, in this modification, each monitoring
最高セル電圧検出回路Eは、複数のORゲート36a〜36eによって構成され、ORゲート36aの入力には、コンパレータCP1a〜CPnaの出力と上位とのインタフェースIF1aの入力側と下位とのインタフェースIF2aの入力側から入力される。ORゲート36a〜36eは、入力のうちの1つでもハイレベルがある場合は、ハイレベル信号を出力する。従って、例えば、ブロック電池CG1における最高セル電圧が3.9Vである場合、ORゲート36aの出力のみがローレベルとなり、ORゲート36b〜36eの出力がハイレベルとなる。
The highest cell voltage detection circuit E is composed of a plurality of OR
そして、マイコン7は、各監視IC7の最低セル電圧検出回路Dにより検出された最低セル電圧及び最高セル電圧検出回路Eにより検出された最高セル電圧に基づいて当該ブロック電池CG1のSOCの範囲(最小値と最大値)を確実に算出することができる。
The
また、上記実施形態では、各単位セルC21等のセル電圧の電圧レベルが最低セル電圧の電圧レベルよりも高い場合は常に単位セルC21の放電が許可される構成であったが、セル電圧が所定の電圧レベル以下の場合は、最低セル電圧よりも高い場合であっても、放電回路Cによる当該単位セルC21等の放電を禁止するように構成してもよい。すなわち、組電池3を構成する二次電池の種類や特性、用途によっては、セル電圧が所定以下になったとき、セル電圧の均等化よりも組電池3全体で必要な電圧を維持することを優先すべきで、例えば、ハイブリッド自動車のエンジン始動最低容量を残すような場合があるからである。 In the above embodiment, the unit cell C21 is always allowed to discharge when the voltage level of the cell voltage of each unit cell C21 is higher than the voltage level of the lowest cell voltage. If the voltage level is equal to or lower than the minimum cell voltage, the discharge circuit C may be prohibited from discharging the unit cell C21 and the like even if the voltage level is higher than the lowest cell voltage. In other words, depending on the type, characteristics, and application of the secondary battery constituting the assembled battery 3, when the cell voltage becomes a predetermined value or less, it is necessary to maintain the necessary voltage across the assembled battery 3 rather than equalizing the cell voltage. For example, there is a case where the minimum engine starting capacity of a hybrid vehicle is left.
ここで、図8は、放電禁止回路Fを設けた第3変形例の監視IC41の回路構成を示す回路図である。図8に示すように、本変形例では、図5に示す上記実施形態の監視IC41の回路構成に対して放電禁止回路Fが追加されている。放電禁止回路Fは、当該ブロック電池CG1等におけるセル電圧が、予めスイッチによって設定された所定の電圧レベル以下の場合は放電回路Cによる当該単位セルC21等の放電を禁止する回路である。
Here, FIG. 8 is a circuit diagram showing a circuit configuration of the
以下、放電禁止回路Fの回路構成について説明する。放電禁止回路Fは、定電流回路I2に複数の分圧回路を並列接続してなり、各分圧回路の接地側にスイッチが設けられている。より具体的には、抵抗RS1とRS10とを直列接続した分圧回路は、抵抗RS1の一端が定電流回路I2に、抵抗RS1とRS10との接続点がANDゲート31e〜3neの入力側に、抵抗RS10の他端がスイッチSW1に、スイッチSW1の他端がGND(グランド)にそれぞれ接続されている。抵抗RS2とRS9とを直列接続した分圧回路は、抵抗RS2の一端が定電流回路I2に、抵抗RS2とRS9との接続点がANDゲート31d〜3ndの入力側に、抵抗RS9の他端がスイッチSW2に、スイッチSW2の他端がGNDにそれぞれ接続されている。抵抗RS3とRS8とを直列接続した分圧回路は、抵抗RS3の一端が定電流回路I2に、抵抗RS3とRS8との接続点がANDゲート31c〜3ncの入力側に、抵抗RS8の他端がスイッチSW3に、スイッチSW3の他端がGNDにそれぞれ接続されている。抵抗RS4とRS7とを直列接続した分圧回路は、抵抗RS4の一端が定電流回路I2に、抵抗RS4とRS7との接続点がANDゲート31b〜3nbの入力側に、抵抗RS7の他端がスイッチSW4に、スイッチSW4の他端がGNDにそれぞれ接続されている。抵抗RS5とRS6とを直列接続した分圧回路は、抵抗RS5の一端が定電流回路I2に、抵抗RS5とRS6との接続点がANDゲート31a〜3naの入力側に、抵抗RS6の他端がスイッチSW5に、スイッチSW5の他端がGNDにそれぞれ接続されている。
Hereinafter, the circuit configuration of the discharge inhibition circuit F will be described. The discharge inhibition circuit F is formed by connecting a plurality of voltage dividing circuits in parallel to the constant current circuit I2, and a switch is provided on the ground side of each voltage dividing circuit. More specifically, in the voltage dividing circuit in which the resistors RS1 and RS10 are connected in series, one end of the resistor RS1 is connected to the constant current circuit I2, and the connection point of the resistors RS1 and RS10 is connected to the input side of the AND
次に、放電禁止回路Fの作用について説明する。ここで、スイッチSW1〜SW3はオンに設定され、スイッチSW4、SW5はオフに設定されているものとする。このため、抵抗RS1、RS10の接続点からANDゲート31eへ、抵抗RS2、RS9の接続点からANDゲート31dへ、抵抗RS3、RS8の接続点からANDゲート31cへそれぞれLレベルの電位が入力され、抵抗RS4、RS7の接続点からANDゲート31bへ、抵抗RS5、RS6の接続点からANDゲート31aへそれぞれHレベルの電位が入力される。
Next, the operation of the discharge inhibition circuit F will be described. Here, it is assumed that the switches SW1 to SW3 are set to ON and the switches SW4 and SW5 are set to OFF. Therefore, an L level potential is input from the connection point of the resistors RS1 and RS10 to the AND
従って、ANDゲート31aの出力は、上記実施形態と同様に、コンパレータCP1a及び出力線Oaからの入力によって決定され、ANDゲート31bの出力は、コンパレータCP1b及び出力線Obからの入力によって決定される。換言すれば、単位セルC21等のセル電圧が3.8V以上においては、セル電圧が最低セル電圧よりも高い場合、放電回路Cによる放電が許可される。一方、ローレベルの電位が入力されるANDゲート31c、31d、31eでは、出力が常にローレベルとなる。換言すれば、単位セルC21等のセル電圧が3.8V未満においては、セル電圧が最低セル電圧よりも高い場合であっても、放電回路Cによる放電が禁止される。これにより、スイッチによって予め設定された所定電圧以下ではセル電圧の均等化が行われないことになるが、組電池3全体として必要とされる電圧を維持することが可能となる。
Therefore, the output of the AND
次に、マイコン7においてブロック電池CG1等におけるセル電圧を検出するための具体的構成例である第4変形例について、図9を参照しつつ説明する。図9は、第4変形例を示す回路図であって、上位の監視ICとのインタフェースIF1aと、下位の監視ICとのインタフェースIF2aと、電池ECUマイコン7と、マイコン7と監視IC間インタフェースIF1aとのインタフェースM1とを示す回路図である。
Next, a fourth modification, which is a specific configuration example for detecting a cell voltage in the block battery CG1 or the like in the
上位の監視ICとのインタフェースIF1aと下位の監視ICとのインタフェースIF2aとは、監視IC41等の上位側と下位側とにそれぞれ設置されて二つ1組で機能するものである。すなわち、上位側監視ICの出力線Oa等における最低セル電圧信号が、下位とのインタフェースIF2aから信号線49を介して下位側監視ICの上位とのインタフェースIF1aへ伝達され、下位側監視ICの入力線Ia等へ伝達される。一方、下位側監視ICの出力線Oa等における最低セル電圧信号が、上位とのインタフェースIF1aから信号線49を介して上位側監視ICの下位とのインタフェースIF2aへ伝達され、上位側監視ICの入力線Ia等へ伝達される。以下、これらの回路構成について、図9を参照しつつ説明する。
The interface IF1a with the higher-order monitoring IC and the interface IF2a with the lower-order monitoring IC are installed on the upper side and the lower side of the
下位とのインタフェースIF2aは、抵抗R20がPNP形トランジスタTR21のベースと抵抗R21とに接続されている。PNP形トランジスタTR21のコレクタは、抵抗R22と接続され、抵抗R22はNPN形トランジスタTR22のベースと抵抗R23とに接続され、抵抗R23は、接続点eに接続されている。NPN形トランジスタTR22のエミッタは、抵抗R23と抵抗R25とに接続され、NPN形トランジスタTR22のコレクタは、抵抗R24の一端とNOTゲート(NOT1)とに接続されている。抵抗R24の他端は、NPN形トランジスタTR23のコレクタに接続されており、NPN形トランジスタTR23のベースには、抵抗R25と抵抗R26とが接続されている。抵抗R26は、バッファゲートB1の出力端子に接続されている。NPN形トランジスタTR23のエミッタは、抵抗R27が接続され、上位とのインタフェースIF1aの抵抗R31に接続されている。なお、下位とのインタフェースIF2aと下位とのインタフェースIF3aとは、同一構成である。 In the lower interface IF2a, the resistor R20 is connected to the base of the PNP transistor TR21 and the resistor R21. The collector of the PNP transistor TR21 is connected to the resistor R22, the resistor R22 is connected to the base of the NPN transistor TR22 and the resistor R23, and the resistor R23 is connected to the connection point e. The emitter of the NPN transistor TR22 is connected to the resistors R23 and R25, and the collector of the NPN transistor TR22 is connected to one end of the resistor R24 and a NOT gate (NOT1). The other end of the resistor R24 is connected to the collector of an NPN transistor TR23, and a resistor R25 and a resistor R26 are connected to the base of the NPN transistor TR23. The resistor R26 is connected to the output terminal of the buffer gate B1. The emitter of the NPN transistor TR23 is connected to the resistor R27, and is connected to the resistor R31 of the interface IF1a with the host. The lower interface IF2a and the lower interface IF3a have the same configuration.
上位とのインタフェースIF1aは、下位とのインタフェースIF2aの抵抗R21に接続されている抵抗R28が、NPN形トランジスタTR24のコレクタに接続され、NPN形トランジスタTR24のエミッタは、抵抗R29の一端に接続され、抵抗R29の他端はNPN形トランジスタTR24のベースと抵抗R30が接続されている。抵抗R30は、バッファゲートB2の出力端子に接続され、バッファゲートB2の入力端子は、下位とのインタフェースIF3aのNOTゲート(NOT3)の出力端子に接続されている。なお下位とのインタフェースIF2aと下位とのインタフェースIF3aとは、同一構成である。抵抗R29は、抵抗R32とNPN形トランジスタTR25のエミッタとに接続されている。抵抗R32は、NPN形トランジスタTR25のベースと抵抗R31とに接続されている。また、抵抗R31は、下位とのインタフェースIF2aの抵抗R27に接続されている。NPN形トランジスタTR25のコレクタはNOTゲート(NOT2)の入力端子と抵抗R33に接続され、NOTゲート(NOT2)の出力端子は、下位とのインタフェースIF3aのバッファゲートB3の入力端子に接続されている。抵抗R33は、接続点fに接続されている。 The upper interface IF1a has a resistor R28 connected to the resistor R21 of the lower interface IF2a connected to the collector of the NPN transistor TR24, and the emitter of the NPN transistor TR24 connected to one end of the resistor R29. The other end of the resistor R29 is connected to the base of the NPN transistor TR24 and the resistor R30. The resistor R30 is connected to the output terminal of the buffer gate B2, and the input terminal of the buffer gate B2 is connected to the output terminal of the NOT gate (NOT3) of the lower interface IF3a. The lower interface IF2a and the lower interface IF3a have the same configuration. The resistor R29 is connected to the resistor R32 and the emitter of the NPN transistor TR25. The resistor R32 is connected to the base of the NPN transistor TR25 and the resistor R31. The resistor R31 is connected to the resistor R27 of the lower interface IF2a. The collector of the NPN transistor TR25 is connected to the input terminal of the NOT gate (NOT2) and the resistor R33, and the output terminal of the NOT gate (NOT2) is connected to the input terminal of the buffer gate B3 of the lower interface IF3a. The resistor R33 is connected to the connection point f.
電池ECUマイコン7とのインタフェースM1には、下位とのインタフェースIF3aの出力側から抵抗R42とNPN形トランジスタTR29のベースに接続されている。NPN形トランジスタTR29のコレクタには、フォトカプラ100のダイオードの出力端子に接続され、フォトカプラ100のダイオードの入力端子には抵抗R43が接続され、抵抗R43は、組電池3のプラス端子へ接続されている。フォトカプラ100のトランジスタ側のエミッタには、抵抗R44とマイコンと接続され、抵抗R44は、GNDに接続されている。
The interface M1 with the
上位とのインタフェースIF1aと下位とのインタフェースIF3aの動作を説明する。上位とのインタフェースIF1aの入力側の抵抗R31を経てNPN形トランジスタTR25のベースに電流が流れるとNOTゲート(NOT2)から監視IC内を経て下位とのインタフェースIF3aのバッファゲートB3、そしてNPN形トランジスタTR28から出力側の抵抗R41を経てマイコン7とのインタフェースM1へ出力される。下位とのインタフェースIF3aからの出力により、電池ECUマイコン7とのインタフェースM1のトランジスタTR29に電流が流れるとフォトカプラ100のダイオードに電流が流れる。するとフォトカプラ100の受光素子から電池ECUマイコン7へ出力される。電池ECUマイコン7は、どのラインがオンしているかに基づいて当該ブロック電池CG1等の最低セル電圧を認識することができ、これにより、組電池3の充電状態を認識することができる。
The operation of the upper interface IF1a and the lower interface IF3a will be described. When a current flows to the base of the NPN transistor TR25 through the resistor R31 on the input side of the interface IF1a with the higher order, the buffer gate B3 of the interface IF3a with the lower order passes through the monitoring IC from the NOT gate (NOT2), and the NPN transistor TR28. To the interface M1 with the
また、上記実施形態では、監視IC41、42・・・48間を接続する信号線49を5組の信号線49a〜49eによって構成したが、信号線49の数を増やしてもよい。信号線49の数を増加させることで、より細かく電圧レベルを伝達可能となり、各ブロック電池CG1等の充電状態をより高精度に監視することが可能となる。
Moreover, in the said embodiment, although the signal wire |
1:組電池の充電状態制御装置
3:組電池
4、41〜48:監視IC
7:電池ECUマイコン
8:上位ECU
10:サーミスタ
49、49a〜49e:信号線
K:均等化回路
A:セル電圧検出回路
B:判定回路
C:放電回路
D:最低セル電圧検出回路
E:最高セル電圧検出回路
F:放電禁止回路
CG1〜CG8:ブロック電池
C21〜C2n:単位セル
CP1a〜CP1e、CP2a〜CP2e、CPna〜CPne:コンパレータ
IF1a〜IF1e:上位とのインタフェース
IF2a〜IF2e、IF3a〜IF3e:下位とのインタフェース
31a〜31e、32a〜32e、35a〜35e、371a〜371e、372a〜372e、37na〜37ne、3na〜3ne:ANDゲート
31f、32f、3nf、36a〜36e、371f、372f、37nf:ORゲート
R:放電抵抗
RS1〜RS10、R20〜R44:抵抗
TR1〜TR2、TRn、TR21〜TR29:トランジスタ
M1:マイコンとのI/F
NOT1〜NOT3:NOTゲート
B1、B2:バッファゲート
SW1〜SW5:放電用スイッチ
1: Battery charge state control device 3: Battery pack 4, 41-48: Monitoring IC
7: Battery ECU microcomputer 8: Host ECU
10:
NOT1 to NOT3: NOT gate B1, B2: buffer gate SW1 to SW5: discharge switch
Claims (8)
隣接する前記監視回路同士は、信号線を介して互いに接続され、
前記各監視回路は、
前記単位セル毎に設けられ且つ当該単位セルのセル電圧を検出するセル電圧検出回路と、
前記各セル電圧検出回路により検出された当該ブロック電池における各単位セルの各セル電圧及び隣接する他の前記監視回路から前記信号線を介して入力される他のブロック電池の最低セル電圧を示す最低セル電圧信号に基づいて当該ブロック電池における最低セル電圧を検出すると共に、隣接する他の前記監視回路へ前記信号線を介して当該ブロック電池における前記最低セル電圧を最低セル電圧信号として出力する最低セル電圧検出回路と、
前記単位セル毎に設けられ且つ前記セル電圧検出回路により検出された当該単位セルのセル電圧が前記最低セル電圧検出回路により検出された最低セル電圧よりも高い場合に当該単位セルを放電させるとの判定結果を出力し、それ以外の場合に当該単位セルを放電させないとの判定結果を出力する判定回路と、
前記単位セル毎に設けられ且つ前記判定回路による判定結果に基づいて当該単位セルを放電させる放電回路と
を備えたことを特徴とする組電池の充電状態制御装置。 A device for controlling the state of charge of an assembled battery configured by connecting a plurality of block batteries connected in series with a plurality of unit cells composed of secondary batteries, wherein the state of charge of each block battery is determined. In the battery pack state-of-charge control device in which a monitoring circuit is provided for each block battery to monitor,
The adjacent monitoring circuits are connected to each other via a signal line,
Each of the monitoring circuits is
A cell voltage detection circuit provided for each unit cell and detecting a cell voltage of the unit cell;
Each cell voltage of each unit cell in the block battery detected by each cell voltage detection circuit and the lowest cell voltage indicating the lowest cell voltage of another block battery input from the other adjacent monitoring circuit via the signal line The lowest cell that detects the lowest cell voltage in the block battery based on the cell voltage signal and outputs the lowest cell voltage in the block battery as the lowest cell voltage signal to the other adjacent monitoring circuit via the signal line A voltage detection circuit;
The unit cell is discharged when the cell voltage of the unit cell provided for each unit cell and detected by the cell voltage detection circuit is higher than the lowest cell voltage detected by the lowest cell voltage detection circuit. A determination circuit that outputs a determination result and outputs a determination result that the unit cell is not discharged in other cases;
A battery pack charge state control apparatus comprising: a discharge circuit provided for each unit cell and discharging the unit cell based on a determination result by the determination circuit.
前記セル電圧検出回路は、当該単位セルのセル電圧を複数の電圧レベルで検出可能に構成され、
前記最低セル電圧検出回路は、前記各セル電圧検出回路により検出された当該ブロック電池における各単位セルの各セル電圧及び隣接する他の前記監視回路から前記複数の信号線を介して入力される前記最低セル電圧信号に基づいて当該ブロック電池における最低セル電圧を前記複数の電圧レベルで検出すると共に、隣接する他の前記監視回路へ前記複数の信号線を介して当該ブロック電池における最低セル電圧を最低セル電圧信号として出力するように構成されたことを特徴とする請求項1に記載の組電池の充電状態制御装置。 The adjacent monitoring circuits are connected to each other via a plurality of signal lines,
The cell voltage detection circuit is configured to be able to detect the cell voltage of the unit cell at a plurality of voltage levels,
The lowest cell voltage detection circuit is input via the plurality of signal lines from each cell voltage of each unit cell in the block battery detected by each cell voltage detection circuit and the other adjacent monitoring circuit. Based on the lowest cell voltage signal, the lowest cell voltage in the block battery is detected at the plurality of voltage levels, and the lowest cell voltage in the block battery is minimized through the plurality of signal lines to the other adjacent monitoring circuit. 2. The assembled battery charge state control device according to claim 1, wherein the battery state signal is output as a cell voltage signal.
当該単位セルのセル電圧を分圧する互いに分圧比の異なる複数の分圧回路を並列接続して構成される分圧回路部と、
前記分圧回路部の前記各分圧回路から出力される各分圧を基準電圧とそれぞれ比較して比較結果を出力する複数の比較器からなる比較回路部と
を備えたことを特徴とする請求項2に記載の組電池の充電状態制御装置。 The cell voltage detection circuit includes:
A voltage dividing circuit unit configured by connecting in parallel a plurality of voltage dividing circuits having different voltage dividing ratios to divide the cell voltage of the unit cell;
A comparison circuit unit comprising a plurality of comparators for comparing each divided voltage output from each voltage dividing circuit of the voltage dividing circuit unit with a reference voltage and outputting a comparison result. Item 3. An assembled battery charge state control device according to Item 2.
をさらに備えたことを特徴とする請求項4に記載の組電池の充電状態制御装置。 The remaining capacity calculation means for calculating a remaining battery capacity of the block battery based on the lowest cell voltage detected by the lowest cell voltage detection circuit of each of the monitoring circuits. Battery pack state-of-charge control device.
前記各監視回路の前記最低セル電圧検出回路により検出された前記最低セル電圧及び前記最高セル電圧検出回路により検出された最高セル電圧に基づいて当該ブロック電池の電池残存容量の範囲を算出する残存容量算出手段
をさらに備えたことを特徴とする請求項1乃至4のいずれか1つに記載の組電池の充電状態制御装置。 Each monitoring circuit is a highest cell voltage detection circuit that detects the highest cell voltage in the block battery based on each cell voltage of each unit cell in the block battery detected by the cell voltage detection circuit;
A remaining capacity for calculating a range of remaining battery capacity of the block battery based on the lowest cell voltage detected by the lowest cell voltage detection circuit and the highest cell voltage detected by the highest cell voltage detection circuit of each monitoring circuit The battery pack state-of-charge control device according to claim 1, further comprising a calculation unit.
をさらに備えたことを特徴とする請求項1乃至6のいずれか1つに記載の組電池の充電状態制御装置。 Each of the monitoring circuits further comprises a discharge inhibition circuit that inhibits the discharge of the unit cell by the discharge circuit when a cell voltage in the block battery is equal to or lower than a predetermined value. The charge state control apparatus of the assembled battery as described in one.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008229381A JP5024242B2 (en) | 2008-09-08 | 2008-09-08 | Charged state control device for battery pack |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008229381A JP5024242B2 (en) | 2008-09-08 | 2008-09-08 | Charged state control device for battery pack |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010063334A JP2010063334A (en) | 2010-03-18 |
JP5024242B2 true JP5024242B2 (en) | 2012-09-12 |
Family
ID=42189516
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008229381A Expired - Fee Related JP5024242B2 (en) | 2008-09-08 | 2008-09-08 | Charged state control device for battery pack |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5024242B2 (en) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5440315B2 (en) * | 2010-03-26 | 2014-03-12 | 株式会社Ihi | Battery module and module voltage balancing method using the battery module |
JP5556745B2 (en) * | 2011-06-13 | 2014-07-23 | 株式会社デンソー | Battery voltage control system |
JP2014207720A (en) * | 2011-08-24 | 2014-10-30 | パナソニック株式会社 | Battery block, and power supply system |
JP2013153596A (en) | 2012-01-25 | 2013-08-08 | Hitachi Ulsi Systems Co Ltd | Charge/discharge monitoring device and battery pack |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4258133B2 (en) * | 2001-04-25 | 2009-04-30 | 株式会社デンソー | Charge state control device |
JP4605952B2 (en) * | 2001-08-29 | 2011-01-05 | 株式会社日立製作所 | Power storage device and control method thereof |
JP4193787B2 (en) * | 2004-10-19 | 2008-12-10 | 株式会社デンソー | Cell voltage equalization device for battery pack |
JP4569460B2 (en) * | 2005-12-16 | 2010-10-27 | 日産自動車株式会社 | Battery pack capacity adjustment device |
JP4785797B2 (en) * | 2007-07-03 | 2011-10-05 | 三洋電機株式会社 | Power supply for vehicle |
-
2008
- 2008-09-08 JP JP2008229381A patent/JP5024242B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2010063334A (en) | 2010-03-18 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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