JP5015887B2 - 画像表示装置 - Google Patents

Description

本発明は多階調表示が可能な画像表示装置に係り、特に、画素間での表示特性
ばらつきが十分に小さい画像表示装置に関する。

以下に図１６及び図１７，図１８を用いて、２つの従来の技術に関して説明する。
図１６は従来の技術を用いた、発光表示デバイスの構成図である。画素発光体としての有機EL(Organic Electro-luminescent)素子204を有する画素205が表示部にマトリクス状に配置され、画素205はゲートライン206、ソースライン207、電源線208等を介して外部の駆動回路に接続されている。各画素205においては、ソースライン207は論理TFT(Thin-Film-Transistor)201を介して電力TFT203のゲート及び記憶コンデンサ202に接続されており、電力TFT203の一端と記憶コンデンサ202の他端とは共通に電源線208に接続されている。また電力TFT203の他端は有機EL素子204を介して共通電源端子に接続されている。
以下、本第一の従来例の動作を説明する。ゲートライン206が所定の画素行の論理TFT201を開閉することによって、外部の駆動回路からソースライン207に入力されていた信号電圧は電力TFT203のゲート及び記憶コンデンサ202に入力、保持される。電力TFT203は、上記信号電圧に応じた駆動電流を有機EL素子204に入力し、これによって有機EL素子204は上記信号電圧に対応して発光する。
このような従来技術に関しては、例えば公開特許広報／特開平8-241048等に詳しく記載されている。

なお本従来例では上記公知例に合せて有機EL(Organic Electro-luminescent)素子という呼称を用いたが、これは近年は有機発光ダイオード(OLED, Organic Light Emitting Diode)素子と称されることが多い。本明細書中でも、以降では後者の呼称を用いることとする。
次に図１７及び図１８を用いて、他の従来の技術を説明する。
図１７は第二の従来の技術を用いた発光表示デバイスの構成図である。画素発光体としての有機発光ダイオード(OLED, Organic Light Emitting Diode)素子214を有する画素215が、表示部にマトリクス状に配置されている。但し図１７では図面の簡略化のため、単一の画素のみを記載している。画素215は選択線216、データ線217、電源線218等を介して外部の駆動回路に接続されている。各画素215においては、データ線217は入力TFT211を介してキャンセルコンデンサ210に接続されており、キャンセルコンデンサ210の他端は駆動TFT213のゲート、記憶コンデンサ212、オートゼロスイッチ221の一端に入力されている。記憶コンデンサ212の他端と駆動TFT213の一端は共通に電源線218に接続されている。また駆動TFT213とオートゼロスイッチ221の他端とは、共通にELスイッチ223の一端に接続され、ELスイッチ223の他端はOLED素子214を介して共通電源端子に接続されている。なおここで、オートゼロスイッチ221とELスイッチ223はTFTで構成されており、これらのゲートはそれぞれオートゼロ入力線(AZ)222とEL入力線(AZB)224に接続されている。
以下、本第二の従来例の動作を図１８を用いて説明する。ここで図１８には、画素への表示信号入力時におけるデータ線217、オートゼロ入力線(AZ)222、EL入力線(AZB)224、選択線216の駆動波形が示されている。なお本画素はpチャネルのTFTで構成されているため、図１８の駆動波形は、上(高電圧側)がTFTのオフ、下(低電圧側)がTFTのオンに対応する。

始めに図に記載したタイミング（１）では、選択線216がオン、オートゼロ入力線(AZ)222がオン、EL入力線(AZB)224がオフである。これに対応してそれぞれ入力TFT211がオン、オートゼロスイッチ221がオン、ELスイッチ223がオフする。
これによってデータ線217に入力されていたオフレベルの信号電圧がキャンセルコンデンサ210の一端に入力されると同時に、オートゼロスイッチ221がオンすることによってダイオード接続された駆動TFT213のゲート・ソース間電圧は、（電源線218の電圧＋Vth）にリセットされる。ここでVthは駆動TFT213のしきい値電圧である。この動作によって、画素はオフレベルの信号電圧が入力した場合に、駆動TFT213のゲートが丁度しきい値電圧にオートゼロバイアスされることになる。

次に図に記載したタイミング（２）では、オートゼロ入力線(AZ)222がオフ、データ線217に所定レベルの信号が入力される。これによってそれぞれオートゼロスイッチ221がオフし、キャンセルコンデンサ210の一端にはオンレベルの信号が入力される。この動作によって、駆動TFT213のゲート電圧は上記オートゼロバイアス条件時に比べて、信号の入力レベルを加算した分だけ電圧が変化する。

次に図に記載したタイミング（３）では、選択線216がオフ、EL入力線(AZB)224がオンする。これによって入力TFT211がオンして印加されていた入力レベルの信号をキャンセルコンデンサ210に記憶し、更にELスイッチ223がオンする。この動作によって、駆動TFT213のゲートはしきい値電圧から信号の入力レベルを加算した分だけ電圧が変化した状態で固定され、更に駆動TFT213によって駆動される信号電流がOLED素子214を所定の輝度で発光させる。
このような従来技術に関しては、例えばDigest of Technical Papers, SID98,
pp.11-14等に詳しく記載されている。

上記従来技術によれば、多階調表示が可能であり、かつまた画素間での表示特性ばらつきが十分に小さい画像表示装置を提供するには困難があった。以下これに関して説明する。図１６を用いて説明した第一の従来例においては、多階調の表示を行うことは困難であった。有機EL素子204は電流駆動型の素子であり、これを駆動する電力TFT203は電圧入力の電流出力素子として機能している。ところがここで電力TFT203のしきい値電圧，Vthにばらつきがあると、このばらつき成分は入力した信号電圧に加算されてしまい、画素毎に固定した輝度むらを生じてしまう。一般にTFTは単結晶Si素子と比較して個々の素子間ばらつきが大きく、特に画素のように多数のTFTをつくり込んだ場合は、各素子間の特性ばらつきを抑えることは非常に困難である。例えば低温多結晶Si TFTの場合、１V単位でVthのばらつきが生じてしまうことが知られている。OLED素子は一般に入力電圧に対しては発光特性が敏感であり、1Vの入力電圧の違いによって発光輝度が倍近く変わることもあるため、中間調表示ではこのような輝度むらを許容することはできない。そこでこの輝度むらを回避するためには入力する信号電圧をオン、オフの二値に限定せざるを得ず、このために中間調表示を含む多階調表示は困難であった。
これに対して図１７、図１８を用いて説明した第二の従来例は、キャンセルコンデンサ210とオートゼロスイッチ221の導入によって、上記問題点の解決を図っている。即ち本従来例は、駆動TFT213のVthばらつきをキャンセルコンデンサ210の両端電圧に吸収することによって、OLED素子214における輝度むらの発生回避を狙ったものである。しかしながら本従来例でも、Vth以外の駆動TFT213の特性ばらつきによって、OLED素子214の階調発光精度は低下してしまう。本従来例ではOLED素子214の駆動電流は、駆動TFT213の電流出力によって得られている。このことは例え駆動TFT213のVthばらつきをキャンセルすることができたとしても、駆動TFT213に移動度ばらつき等に起因する電流駆動能力のばらつきがあれば、同様に画素毎に利得ばらつき様の輝度むらを生じてしまうことを意味している。前述のように一般にTFTは個々の素子間ばらつきが大きく、特に画素のように多数のTFTをつくり込んだ場合は、各素子間のばらつきを抑えることは非常に困難である。例えば低温多結晶Si TFTの場合、数十％単位で移動度のばらつきが生じてしまうことが知られている。このため本従来例を持ってしても、このような輝度むらの発生に起因する画素間の表示特性ばらつきを、十分に小さくすることは困難であった。なお以上のような画素間の表示特性ばらつきを解決する方法として、「入力信号の振幅をパルス幅変調に変換する」ための「PWM(Pulse Width Modulation)信号変換回路」を各画素に集積するという方法が公開特許公報「特開2000-235370」に開示されている。この方法ではOLED素子の駆動はオンとオフのみで制御されるため、表示画面が低温多結晶Si TFTの特性ばらつきに影響されることはない、という考え方である。しかしながら本公知例には以下のような問題点がある。１つ目は「PWM信号変換回路」もまた、低温多結晶Si TFTで構成することが低コスト化のためには望ましいが、その場合には低温多結晶Si TFTの特性ばらつきのため、今度は「PWM信号変換回路」の出力であるパルス幅変調特性がばらついてしまうという問題である。２つ目は従来知られている「PWM表示方式」では、「擬似輪郭」ノイズに起因する画質劣化が生じることである。これはプラズマディスプレイで問題となった現象であり、表示期間がフレーム中で時間的に片寄ってしまうと、動画像に輪郭状のノイズが生じるという問題である。プラズマディスプレイではこれを変調パルス幅の信号処理によって対策しているが、画素内に設けられた「PWM信号変換回路」でそのような高度な信号処理機能を実現することは現実的ではない。

上記の課題は、複数の画素により構成された表示部と、画素領域に表示信号電圧を入力するための信号線とを少なくとも有する画像表示装置において、信号線から第一の容量の一端に表示信号電圧を入力するために設けられた第一のスイッチ手段と、第一の容量の他端に入力が接続された入力電圧反転出力手段と、入力電圧反転出力手段の出力によって制御された発光手段と、入力電圧反転出力手段の入力端と出力端の間に設けられた第二のスイッチ手段とを画素領域の少なくとも１つに有し、更に上記表示信号電圧を含む所定の電圧範囲内で掃引される画素駆動電圧を発生するための画素駆動電圧発生手段と、上記画素駆動電圧を画素における第一の容量の一端に入力するための画素駆動電圧入力手段を有することによって解決することができる。

上記画像表示装置には、通常、外部から取り込まれた表示信号を記憶し、更にそのデータ処理を行う表示信号処理部が設けられる。

また、本発明の課題は、複数の画素により構成された表示部と、該画素領域に表示信号電圧を入力するための信号線を有する画像表示装置において、上記複数の画素領域の少なくとも１つにおいて、上記信号線から上記画素領域に入力された表示信号電圧を記憶する記憶手段と、該表示信号電圧に基づいて上記画素領域における画像出力のオン期間とオフ期間を決定する画素オン期間決定手段と、上記画像出力のオン動作を１フレーム内で複数回繰り返させるための画素駆動手段とを有することによっても解決することができる。

本発明によれば、多階調表示が可能であり、かつまた画素間での表示特性ばらつきが十分に小さい画像表示装置を提供することができる。

（第一の実施例）
以下図１〜図８を用いて、本発明の第一の実施例に関して説明する。
始めに図１を用いて、本実施例の全体構成に関して述べる。

図１は本実施例であるOLED(Organic Light Emitting Diode)表示パネルの構成
図である。画素発光体としてのOLED素子4を有する画素5が表示部にマトリクス状に配置され、画素5はゲート線6、信号線7、リセット線10等を介して所定の駆動回路に接続されている。なおここでゲート線6及びリセット線10はゲート駆動回路22に、信号線7は信号駆動回路21及び三角波入力回路20に接続されており、画素5、ゲート駆動回路22、信号駆動回路21及び三角波入力回路20は全て、多結晶Si TFTを用いてガラス基板上に構成されている。各画素5においては、信号線7は入力TFT 1を介して記憶コンデンサ2に接続されており、記憶コンデンサ2の他端はリセットTFT 9の一端とインバータ回路 3の入力端子に接続されている。リセットTFT 9の他端とインバータ回路 3の出力端子は共通に、OLED素子4を介して共通接地端子に接地されている。

次に図６を用いて、上記インバータ回路 3に関して説明する。

図６は本実施例における一画素の構成図である。インバータ回路 3は、ｎチャネル多結晶Si TFT 32及びｐチャネル多結晶Si TFT 31で構成されており、両者のソースはそれぞれ、ｎチャネルソース線 24及びｐチャネルソース線 23に接続されている。また本実施例では後に述べるように縦方向配線を低抵抗メタルで、横方向配線をゲートメタルで構成したため、両ソース線 24，23はより低抵抗な縦方向配線で実現されている。

以下、本実施例の全体の動作を説明するに先立って、図６に示したインバータ回路 3の動作について図２〜図４を用いて述べる。

図３はインバータ回路 3の入力電圧，Vin−出力電圧，Vout特性であり、図中に実線で示した曲線がこの電圧特性である。さてここでリセットTFT 9がオンした場合を考えると、この場合にはVinとVoutが等しくなる。図中に”Ａ”と記入した白丸がその際の動作点であり、入出力電圧はVrstにリセットされる。良く知られているように、このときVrstはインバータ電圧特性上における論理反転しきい値になる。

次にOLED素子4の入力電圧，Voled−出力電流，Ioled特性を図２に示した。OLEDはダイオードであるから、図に示すようにある電圧，Velonを超えると急激にその電流が立上る（ターンオンする）ことが判る。一般にはこのOLED電流特性は、入力電圧に対して6乗から7乗程度の関数になると報告されている。

さてここで図３に示したインバータ回路 3の特性と、図２に示したOLED素子4の特性を組み合わせることを考える。即ちインバータ回路 3の出力電圧，VoutをOLED素子4の入力電圧，Voledと置く。更に図３に示すように、Velonを”Ａ”よりも大きく、かつインバータ回路 3の出力ハイレベルよりも小さい（インバータ回路 3の出力範囲内でOLED素子4がターンオンする）ように、ｎチャネルソース線 24及びｐチャネルソース線 23の電圧を設定する。このとき出力，Velonに対応する入力をVonとすると、OLED素子4の電流，Ioledはインバータ回路 3の入力電圧，Von近傍で急激に立上るであろうことが理解される。

図４はインバータ回路 3の入力電圧，Vinを横軸に、OLED素子4の電流，Ioledを縦軸に取って、この様子を示したものである。Ioledは、Vrstより若干低い入力電圧であるVonにおいて、ほぼ矩形に近い立上りでターンオンする。またインバータ回路 3の立上り特性が十分に急峻ならば、このVrstとVonの値は非常に近い値になり、近似的には同電圧と見なすことができるようになる。

次に本実施例の全体の動作を、図５を用いて説明する。

図５は本実施例におけるｎ行目のゲート線6及びリセット線10と、(ｎ+1)行目のゲート線6及びリセット線10、更に任意の信号線7の動作波形を、２行分の画素の書込み期間（二水平期間）に渡って示したものである。

一水平期間の前半は表示信号の「書込み期間」であり、図中に示したタイミング（１）で、選択された行（ここではｎ行目）のゲート線6及びリセット線10が立上る。なおここで本実施例では入力TFT 1、リセットTFT 9はｎチャネルなので、ゲート線6及びリセット線10は上（高電圧側）がオン、下（低電圧側）がオフに対応し、選択された行の入力TFT 1及びリセットTFT 9がオンになる。リセットTFT 9がオンになると、先にインバータ回路 3の動作説明で述べたように、インバータ回路 3の入出力電圧はVrstにリセットされ、この電圧は記憶コンデンサ2の一端に印加される。またこのとき同時に各信号線7には所定の表示信号電圧が入力されており、この表示信号電圧はオンになった入力TFT 1を通して記憶コンデンサ2の他端に印加される。この後リセット線10の電圧が下がってリセットTFT 9はオフするが、以上の動作によって、選択された行の画素の各記憶コンデンサ2には、信号線7から上記表示信号電圧が入力されたときにインバータ回路 3の入力にVrstを入力するように、必要な信号電荷が書込まれたことになる。なお前述のようにインバータ回路 3の立上り特性が十分に急峻ならば、VrstとVonの値は極めて近い値になり、近似的に同電圧と見なすことができる。即ちこの画素は、信号線7から上記の表示信号電圧が入力されると、インバータ回路3の出力がほぼVelonとなってOLED素子4がターンオンないしターンオフすることになる。なお図５では簡略化のために、このVrstとVonの値を近似的に同電圧として示してある。

一水平期間の後半は選択された画素行のみならず、全画素に対する「駆動期間」である。図５に示したタイミング（２）では、全画素のゲート線6が立上り、全画素の入力TFT 1がオン状態になる。またこの期間には、各信号線7には先程画素に書込まれた表示信号電圧レベルを含む範囲で、三角波状の画素駆動電圧が印加、掃引される。入力TFT 1がオンしているため、この画素駆動電圧は全ての画素の各記憶コンデンサ2に入力されるが、ここで三角波状の画素駆動電圧が、予め書込まれていた表示信号電圧に一致した画素から順番に、インバータ回路 3の入力電圧はVrst（＝Von）となり、その画素のOLED 4がターンオン（点灯）する。これによって本実施例においては、予め書込まれた表示信号電圧に基づき、各画素の点灯時間を変調することで、多階調の画素点灯表示が可能である。このとき画素駆動電圧の電圧掃引範囲の下端を、最も低電圧の表示信号電圧レベルと一致させておけば、最も低電圧の表示信号電圧レベルが書込まれた画素だけはOLED 4が全く点灯しない黒レベルとすることができる。但し現実にはノイズ等の影響もあるため、全く点灯しない黒レベルを保証して表示パネルのコントラストを十分に大きくするためには、画素駆動電圧の掃引電圧範囲の下端は、最も低電圧の表示信号電圧レベルより若干高い電圧で止めておくことが望ましい。

なお本実施例によれば、OLED 4を駆動するインバータ回路 3を構成するｎチャネル多結晶Si TFT 32及びｐチャネル多結晶Si TFT 31の特性ばらつきは、殆んど輝度むらを生じることはなく、画素間の表示特性ばらつき発生を回避することができる。なぜならばリセットTFT 9がオンした際のインバータ回路 3入力電圧，Vrstは、先に述べたようにTFT特性のばらつきとは無関係に、近似的にVonとみなすことができるからである。このための前提条件は、インバータ回路 3の出力立上り特性が十分に急峻ならば満足される。これはｎチャネル多結晶Si TFT 32及びｐチャネル多結晶Si TFT 31の相互コンダクタンスを、各TFTのドレインコンダクタンスやOLED 4の入力コンダクタンスよりも十分に大きくなるように、各素子のパラメータやその動作条件を設計することで達成可能である。

次に本実施例の具体的な構造について、図７，図８を用いて説明する。

図７は本実施例の画素 5のレイアウト図である。縦方向に信号線7、ｎチャネルソース線 24、ｐチャネルソース線 23が低抵抗Al配線で設けられており、横方向にはゲート線6及びリセット線10がゲート配線で設けられている。信号線7とゲート線6の交点には低温多結晶Si TFTプロセスで作られた入力TFT 1が構成されており、入力TFT 1の他端はそのまま横方向に延在して記憶コンデンサ2の一方の電極を構成している。記憶コンデンサ2の対向電極は、そのままｎチャネル低温多結晶Si TFT 32及びｐチャネル低温多結晶Si TFT 31のゲート電極になっている。
ここで既に述べたように、ｎチャネル低温多結晶Si TFT 32及びｐチャネル低温多結晶Si TFT 31のソースはそれぞれｎチャネルソース線 24及びｐチャネルソース線 23に接続されており、ｎチャネル低温多結晶Si TFT 32及びｐチャネル低温多結晶Si TFT 31のドレインは共通にOLED素子4に入力している。またこのドレイン端子は同時に、リセット線10でゲートが構成されているリセットTFT 9の一端にも接続されており、リセットTFT 9の他端は前述の記憶コンデンサ2の対向電極に接続されている。なおここでOLED素子4における共通接地端子は、各画素間で共通に接続されかつ接地されているが、図面の簡略化のために図７では省略した。

図８は、図７に示したライン”Ｌ−Ｍ−Ｎ”における断面図である。既に述べたように入力TFT 1のチャネルを構成する多結晶Siアイランドは横方向に延在し、ｎチャネル低温多結晶Si TFT 32及びｐチャネル低温多結晶Si TFT 31のゲート電極との間で記憶コンデンサ2を構成している。ここで記憶コンデンサ2はTFTのゲート容量で構成されているため、記憶コンデンサ2のチャネルが構成されるように、常にゲート容量の両電極間にはVth以上の電圧が印加される条件の下で駆動されている。なお記憶コンデンサ2は、予め十分に大きい値に設計しておくことが重要である。これはｎチャネル低温多結晶Si TFT 32及びｐチャネル低温多結晶Si TFT 31のゲート電極入力容量が、ミラー効果によって見かけ上極めて大きくなることに起因する。図８に示したように、上記構造は透明なガラス基板33上に構成され、OLED素子4からの発光を基板下方に取り出せるようにしている。

なおシフトレジスタと切替スイッチで構成されるゲート駆動回路22、6bitのDA変換回路で構成される信号駆動回路21、外部から入力される三角波をバッファする三角波入力回路20からなる周辺駆動回路も、図８に示した画素部と同様の低温多結晶Si TFT回路で構成されている。これらの回路形態は一般に知られている技術で実現が可能であるため、ここではその説明は省略する。
さて以上に述べた本実施例においては、本発明の主旨を損なわない範囲でいくつもの変更が可能である。例えば本実施例ではTFT基板としてガラス基板33を用いたが、これを石英基板や透明プラスチック基板等の他の透明絶縁基板に変更することも可能であるし、またOLED素子4の発光を上面に取り出すようにすれば、不透明基板を用いることも可能である。
或いは各TFTに関しても本実施例では入力TFT 1やリセットTFTにｎチャネルを用いたが、駆動波形を適宜変更すれば、これらをｐチャネルやCMOSスイッチに変更することも可能である。インバータ回路 3に関しても、ここで用いたようなCMOSインバータに限る必要はなく、例えばｎチャネルTFTを定電流源回路に変更する等の変形が可能であることは言うまでもない。
また本実施例においては、先に述べたように記憶コンデンサ2の構造をTFTゲート構造と同一のプロセスで形成することによって、製造プロセスの簡略化による低コスト化を実現している。しかしながら本発明の目的とする効果を得るためには、必ずしもこれらの各構成要素の共通化を図る必要はなく、記憶コンデンサ2のゲート下に高濃度不純物を導入したりすることや、或いは記憶コンデンサ2の構造をゲート層と配線層で形成する等の変更も可能である。
また本実施例の説明においては、画素数やパネルサイズ等に関しては敢えて言及していない。これは本発明が特にこれらのスペックないしフォーマットに制限されるものではないためである。また今回は表示信号電圧を64階調（6bit）のディスクリートな階調電圧としているが、これを例えばアナログ電圧にすることも容易であり、或いは信号電圧階調数も特に特定の値に制限されるものではない。
またOLED素子4における共通端子の電圧を接地電圧としているが、この電圧値も所定の条件の下で変更可能であることは言うまでもない。

また本実施例ではゲート駆動回路22、信号駆動回路21、三角波入力回路20からなる周辺駆動回路は、低温多結晶Si TFT回路で構成している。しかしながらこれらの周辺駆動回路あるいはその一部分を単結晶ＬＳＩ(Large Scale Integrated circuit)回路で構成して実装することも、本発明の範囲内で可能である。

本実施例では、発光デバイスとしてOLED素子4を用いることとした。しかしこれに代えてその他の無機を含む一般の発光素子を用いても、本発明を実現することが可能であることは明らかである。

なお発光デバイスを赤、緑、青の３種類の色毎に作り分けてカラー化を実現する場合には、色バランスを取るために各発光デバイスの面積や、駆動電圧条件を変化させることが好ましい。ここで駆動電圧条件を変化させる場合、本実施例においてはｎチャネルソース線24及びｐチャネルソース線23の電圧を色毎に変化させて調整することができる。この場合、配線の簡略化の観点からは、特に３色はストライプ配置することが望ましい。また本実施例でOLED素子4の共通端子電圧を接地電圧としたことに対しても、OLED素子4の共通端子を赤、緑、青の３種類の色毎に作り分け、それぞれ適当な電圧で駆動することも可能である。更にこの駆動電圧を表示条件や表示の絵柄等によって適当に調整することで、色温度補正機能を実現することも可能である。
以上の種々の変更等は、本実施例に限らず以下のその他の実施例においても、基本的に同様に適用可能である。
（第二の実施例）
以下図９を用いて、本発明の第二の実施例に関して説明する。
本実施例の構成及び動作は、第一の実施例では図５に示した信号線7の動作波形が異なっていることを除けば、基本的に第一の実施例のそれと同一である。従ってここでは構成及びその動作の記載は省略し、本実施例の特徴である信号線7の動作波形に関して以下説明する。
第９は、本第二の実施例における信号線7の動作波形を示したものである。ここで第一の実施例では駆動期間中の画素駆動電圧掃引波形は、水平期間毎に同一波形の繰返しであったが、本第二の実施例では、画素駆動電圧掃引波形は３つの部分に分割されており、三水平期間を合せて一回の三角波を構成している。
これによって本実施例においては三角波の駆動周波数が低減されるため、三角波入力回路20の出力インピーダンスをより大きく設計することができ、駆動消費電力の低減が可能となっている。
なお本実施例では三角波の掃引周波数を水平期間の３倍としたが、これは一般的には任意のｎ倍とすることが可能であり、全画素の書換え期間に相当するフレーム周波数としたり、さらにフレーム周波数の任意のｍ倍とすること、或いは三角波の掃引周波数を表示画像の内容（静止画か動画か、など）やその他の使い方によって可変とすることも可能である。但し三角波の掃引周波数をあまり遅くしすぎた場合、或いは水平期間の自然数倍から外した場合には、視覚上でフリッカとなってしまうことがあるので注意が必要である。

また三角波の掃引周波数をフレーム周波数以下とした場合は、プラズマディスプレイ（PDP, Plasma Display Panel）で問題になったと同様な擬似輪郭雑音が生じる可能性がある。このことから三角波の掃引周波数はフレーム周波数以上、できればフレーム周波数の２倍以上であることが望ましい。
（第三の実施例）
以下図１０を用いて、本発明の第三の実施例に関して説明する。
本実施例の構成及び動作は、第一の実施例では図５に示した信号線7の動作波形が異なっていることを除けば、基本的に第一の実施例のそれと同一である。従ってここでも構成及びその動作の記載は省略し、本実施例の特徴である信号線7の動作波形に関して以下説明する。
第１０は、本第三の実施例における信号線7の動作波形を示したものである。ここで第一の実施例では駆動期間中の画素駆動電圧掃引波形は連続して変化する三角波であったが、本第三の実施例では書込み信号は４階調（2bit）であると同時に、画素駆動電圧掃引波形も４階調の階段波形となっている。なおここでは特に、４階調の各書込み信号電圧レベルは、画素駆動電圧掃引波形における階段波形の各階段電圧レベルの丁度中間値になるように設定されている。
これによって本実施例においては、雑音等に起因する微妙な信号線電圧の変化がOLED素子4の発光に反映されることが殆んど無くなるため、よりＳ/Ｎの良い表示を得ることができる。４階調の各書込み信号電圧レベルは、画素駆動電圧掃引波形における階段波形の各階段電圧レベルの丁度中間値になるように設定されているため、各階段電圧レベルの半分以下の雑音では、対応する電圧レベルがずれてしまうことはないからである。
なお本実施例では書込み信号及び画素駆動電圧掃引波形を４階調（2bit）としたが、明らかに本発明はその信号階調数を制限するものではない。例えば同様の考え方から64階調（6bit）等、任意の階調表示が実現可能である。但し先程のＳ/Ｎの考え方からは、各階調間の電圧差が小さくなるほど雑音に対しては弱くなるため注意が必要である。

なお本実施例を含め、以上の実施例では画素駆動電圧掃引波形は基本的に線形であった。しかしながら上記のＳ/Ｎの観点や、或いはγ特性の観点から、非線型の画素駆動電圧掃引を行うことも必要に応じて可能である。
（第四の実施例）
以下図１１を用いて、本発明の第四の実施例に関して説明する。
本実施例の構成及び動作は、第一の実施例では図６に示した画素構造が異なっていることを除けば、基本的に第一の実施例のそれと同一である。従ってここでも全体の構成及びその動作の記載は省略し、本実施例の特徴である画素構造に関して以下説明する。
図１１は第四の実施例における一画素の構成図である。
画素発光体としてのOLED素子44を有する画素45は、ゲート線46、信号線47、リセット線50、ｐチャネルソース線 54を介して周辺の駆動回路に接続されている。
信号線47はゲート線46で制御される入力TFT 41を介して記憶コンデンサ42に接続されており、記憶コンデンサ42の他端はリセット線50で制御されるリセットTFT 49の一端とｐチャネル多結晶Si TFT 51のゲート端子に接続されている。リセットTFT 49の他端とｐチャネル多結晶Si TFT 51の一端は共通に、OLED素子44を介して共通接地端子に接地されている。またｐチャネル多結晶Si TFT 51のゲートは補助容量40を介してｐチャネル多結晶Si TFT 51のソースに接続されており、ｐチャネル多結晶Si TFT 51のソースはｐチャネルソース線 54に接続されている。また本実施例でも縦方向配線を低抵抗メタルで、横方向配線をゲートメタルで構成したため、信号線47とｐチャネルソース線 54はより低抵抗な縦方向配線で実現されている。ここで本第四の実施例においては、第一の実施例におけるインバータ回路 3は等価的に、OLED素子44を負荷としたｐチャネル多結晶Si TFT 51で構成されていることになる。なお補助容量40は、OLED素子44を負荷としたｐチャネル多結晶Si TFT 51で構成されるインバータ回路の入力容量値を安定化させるために付加されたものである。但し等価インバータ回路の立上り特性が安定していれば、補助容量40はなくとも構わない。
本第四の実施例の画素部の動作は、基本的には第一の実施例のそれと同様である
。但し本実施例においては入力TFT 41とリセットTFT 49はｎチャネルではなくｐチャネル低温多結晶Si TFTで構成されているため、ゲート線46とリセット線50の駆動波形が第一の実施例とは反転していることに注意が必要である。
本実施例においては、画素45を構成するTFTの数が減っており、より高歩留りで低価格の表示パネルを提供することが可能である。また更に画素にｎチャネル多結晶Si TFTが存在しないことから、周辺回路を外付けLSIで構成したり、或いは同様にｎチャネル多結晶Si TFTを用いずにｐチャネルの回路のみで構成すれば、ｎチャネル多結晶Si TFTを形成せずに表示パネルを製造することも可能である。
この場合はｎチャネル形成工程が不要になるため、より低価格な表示パネルを実現することができる。
（第五の実施例）
以下図１２を用いて、本発明の第五の実施例に関して説明する。
本実施例の構成及び動作は、第一の実施例では図６に示した画素構造が異なっていることを除けば、基本的に第一の実施例のそれと同一である。従ってここでも全体の構成及びその動作の記載は省略し、本実施例の特徴である画素構造に関して以下に説明する。
図１２は第五の実施例における一画素の構成図である。
画素発光体としてのOLED素子64を有する画素65は、ゲート線66、信号線67、リセット線70、ｎチャネルソース線 73及びｐチャネルソース線 74を介して周辺の駆動回路に接続されている。信号線67はゲート線66で制御される入力TFT 61を介して記憶コンデンサ62に接続されており、記憶コンデンサ62の他端はリセット線70で制御されるリセットTFT 69の一端とｐチャネル多結晶Si TFT 71及びｎチャネル多結晶Si TFT 72のゲート端子に接続されている。リセットTFT 69の他端とｐチャネル多結晶Si TFT 71及びｎチャネル多結晶Si TFT 72のドレインは共通に、OLED駆動TFT70のゲートに入力し、OLED駆動TFT70のドレインはOLED素子64を介して共通接地端子に接地されている。またｐチャネル多結晶Si TFT 71及びOLED駆動TFT70のソースは共にｐチャネルソース線 74に接続され、ｎチャネル多結晶Si TFT 72のソースはｎチャネルソース線 73に接続されている。また本実施例でも縦方向配線を低抵抗メタルで、横方向配線をゲートメタルで構成したため、、信号線67とｎチャネルソース線 73及びｐチャネルソース線 74はより低抵抗な縦方向配線で実現されている。ここで本第五の実施例においては、第一の実施例におけるインバータ回路 3は等価的に、OLED駆動TFT70をバッファとして有していることになる。
本第五の実施例の画素部の動作は、基本的には第一の実施例のそれと同様であるので、ここでは説明は省略する。本実施例においては、ｐチャネル多結晶Si TFT 71及びｎチャネル多結晶Si TFT 72で構成されるインバータ回路とOLED素子64とは、OLED駆動TFT70によるバッファで隔てられているため、インバータ回路はOLED素子64の特性とは無関係に駆動される。従ってインバータ回路の動作安定性が増してより立上り特性の良いインバータ回路を実現することができ、その結果画素間の発光特性のばらつきをより低減することができる。
（第六の実施例）
以下図１３、図１４を用いて、本発明の第六の実施例に関して説明する。
本実施例の構成及び動作は、第一の実施例では図６に示した画素構造が異なっていることを除けば、基本的に第一の実施例のそれと同一である。従ってここでも全体の構成及びその動作の記載は省略し、本実施例の特徴である画素構造に関して以下説明する。
図１３は第六の実施例における一画素の構成図である。
画素発光体としてのOLED素子84を有する画素85は、ゲート線86、信号線87、リット線90、ｐチャネルソース線 94、駆動信号線96、駆動ゲート線97を介して周辺の駆動回路に接続されている。信号駆動回路21（図示せず）から伸びる信号線87はゲート線86で制御される入力TFT 81を介して記憶コンデンサ82に接続されており、同時に三角波入力回路20（図示せず）から伸びる駆動信号線96も駆動ゲート線97で制御される駆動入力TFT 98を介して同様に記憶コンデンサ82に接続されている。記憶コンデンサ82の他端はリセット線90で制御されるリセットTFT 89の一端とｐチャネル多結晶Si TFT 91のゲート端子に接続されている。リセットTFT 89の他端とｐチャネル多結晶Si TFT 91の一端は共通に、OLED素子84を介して共通接地端子に接地されている。またｐチャネル多結晶Si TFT 91のソースはｐチャネルソース線 94に接続されている。また本実施例でも縦方向配線を低抵抗メタルで、横方向配線をゲートメタルで構成したため、信号線87、駆動信号線96、ｐチャネルソース線 94はより低抵抗な縦方向配線で実現されている。ここで本第六の実施例においては、第一の実施例におけるインバータ回路 3が等価的に、OLED素子84を負荷としたｐチャネル多結晶Si TFT 91で構成されていることは、第四の実施例と同様である。
本第六の実施例の画素部の動作は、基本的には第一の実施例のそれと同様である。但し本実施例においては記憶コンデンサ82への入力経路は、信号線87を経由するものと駆動信号線96を経由するものの二通りが使い分けられている。以下これに関して図１４を用いて説明する。
図１４は信号線87及び駆動信号線96の駆動波形である。選択された画素行では、「書込み期間」に選択された行のゲート線86がオンし、信号線87と入力TFT 81を経由して表示信号電圧が書込まれる。一方選択されていないその他の画素行では、常に全ての駆動ゲート線97がオンし、駆動信号線96と駆動入力TFT 98を経由して三角波である画素駆動電圧が入力し、各画素に予め書込まれていた表示信号に対応してOLED素子84が発光する。

本実施例においては、画素に対して表示信号電圧と画素駆動電圧のいずれかがそれぞれ、信号線87と駆動信号線96という別々の配線を経由して入力される。このために選択された画素に表示信号電圧が書込まれている期間内にも、書込み選択されていない画素は常に発光駆動されることが可能であり、同一の電流駆動条件では表示輝度が向上する。また選択された画素行では、「書込み期間」を最大で一水平期間にまで延長することが可能である。従って書込みの時定数を拡大することができ、表示信号電圧書込み時の消費電力低減も可能である。
（第七の実施例）
以下図１５を用いて、本発明における第七の実施例に関して説明する。
図１５は第七の実施例である画像表示端末（PDA：Personal Digital Assistants）100の構成図である。
無線インターフェース（I/F）回路101には、圧縮された画像データ等が外部からbluetooth規格に基づく無線データとして入力し、無線I/F回路101の出力はI/O（Input/Output）回路102を介してデータバス103に接続される。データバス103にはこの他にマイクロプロセサ104、表示パネルコントローラ105、フレームメモリ106等が接続されている。更に表示パネルコントローラ105の出力はOLED表示パネル110に入力しており、OLED表示パネル110には画素マトリクス111、ゲート駆動回路22、信号駆動回路21等が設けられている。なお画像表示端末100には更に、三角波発生回路112、電源107が設けられており、三角波発生回路112の出力はOLED表示パネル110に入力している。なおここでOLED表示パネル110は、パネル内に三角波入力回路20が設けられていないことを除けば、先に延べた第一の実施例と同一の構成および動作を有しているので、その内部の構成及び動作の記載はここでは省略する。
以下に本第七の実施例の動作を説明する。始めに無線I/F回路101は命令に応じて圧縮された画像データを外部から取り込み、この画像データをI/O回路102を介してマイクロプロセサ104及びフレームメモリ106に転送する。マイクロプロセサ104はユーザからの命令操作を受けて、必要に応じて画像表示端末100を駆動し、圧縮された画像データのデコードや信号処理、情報表示を行う。ここで信号処理された画像データは、フレームメモリ106に一時的に蓄積される。
ここでマイクロプロセサ104が表示命令を出した場合には、その指示に従ってフ
レームメモリ106から表示パネルコントローラ105を介してOLED表示パネル110に画像データが入力され、画素マトリクス111は入力された画像データをリアルタイムで表示する。このとき表示パネルコントローラ105は、同時に画像を表示するために必要な所定のタイミングパルスを出力し、これと同期して三角波発生回路112は三角波状の画素駆動電圧を出力する。なおOLED表示パネル110がこれらの信号を用いて、画素マトリクス111に６ビット画像データから生成された表示データをリアルタイムで表示することに関しては、第一の実施例で述べたとおりである。なおここで電源107には二次電池が含まれており、これらの画像表示端末100全体を駆動する電力を供給する。
本実施例によれば、多階調表示が可能であり、かつまた画素間での表示特性ばらつきが十分に小さい画像表示端末100を提供することができる。
なお本実施例では画像表示デバイスとして、第一の実施例で説明したOLED表示パネルと類似のパネルを用いたが、これ以外のその他の本発明の実施例に記載されたような種々の表示パネルを用いることが可能であることは明らかである。

第一の実施例であるOLED表示パネルの構成図。 第一の実施例におけるOLED素子の電圧−電流特性図。 第一の実施例におけるインバータ回路の入力電圧−出力電圧特性図。 第一の実施例におけるインバータ回路の入力電圧−電流特性図。 第一の実施例におけるゲート線、リセット線、信号線動作波形図。 第一の実施例における一画素の構成図。 第一の実施例における画素レイアウト図。 第一の実施例における画素断面図。 第二の実施例における信号線の動作波形図。 第三の実施例における信号線の動作波形図。 第四の実施例における画素の構成図。 第五の実施例における画素の構成図。 第六の実施例における画素の構成図。 第六の実施例における信号線及び駆動信号線の駆動波形図。 第七の実施例における画像表示端末の構成図。 従来の技術を用いた発光表示デバイスの構成図。 第二の従来の技術を用いた発光表示デバイスの構成図。 第二の従来の技術を用いた発光表示デバイスの動作説明図。

符号の説明

１…入力ＴＦＴ、２…記憶コンデンサ、３…インバータ回路、４…ＯＬＥＤ素子、５…画素、６…ゲート線、７…信号線、１０…リセット線、２０…三角波入力回路、２１…信号駆動回路、２２…ゲート駆動回路、３３…ガラス基板。

Claims (8)

1. 複数の画素を備えた有機ＥＬ表示装置において、
   基板上に、表示信号電圧を供給する第１配線（信号線）と、電流を供給する第２配線（電源線）と、第１選択信号が供給される第３配線（リセット線）と、第２選択信号が供給される第４配線（ゲート線）と、を備え、
   前記画素は、ＯＬＥＤ素子と、第１ＴＦＴ（駆動ＴＦＴ）と、容量と、第２ＴＦＴ（リセットＴＦＴ）と、第３ＴＦＴ（入力ＴＦＴ）と、を備え、
   前記第３ＴＦＴ（入力ＴＦＴ）のゲートに前記第４配線（ゲート線）が接続され、前記第３ＴＦＴ（入力ＴＦＴ）は前記第１配線（信号線）と前記容量の間に接続され、
   前記容量は、前記第３ＴＦＴ（入力ＴＦＴ）と前記第１ＴＦＴ（駆動ＴＦＴ）のゲートとの間に接続され、
   前記第２配線（電源線）は、前記第１ＴＦＴ（駆動ＴＦＴ）のソースに接続され、
   前記ＯＬＥＤ素子は、前記第１ＴＦＴ（駆動ＴＦＴ）のドレインに接続され、前記第３配線（リセット線）は、前記第２ＴＦＴ（リセットＴＦＴ）のゲートに接続され、
   前記第２ＴＦＴ（リセットＴＦＴ）のソースとドレインは前記第１ＴＦＴ（駆動ＴＦＴ）のゲートとドレインとの間に接続され、
   書込み期間において、前記第２ＴＦＴ（リセットＴＦＴ）と前記第３ＴＦＴ（入力ＴＦＴ）はともにオンされて、前記第１配線（信号線）に印加される電圧に応じて前記容量に表示信号電圧が書き込まれ、
   駆動期間において、前記第１配線（信号線）に印加される画素駆動電圧を変化させることにより、前記画素駆動電圧と前記表示信号電圧との差によって、前記第２配線（電源線）より前記ＯＬＥＤ素子に入力される駆動電流が制御される、
   ことを特徴とする画像表示装置。
2. 請求項１において、
   前記ＯＬＥＤ素子は画素毎に主発光波長の異なる複数の種類を有し、電流を供給する前記第２配線（電源線）には、主発光波長の異なる複数のＯＬＥＤ素子の種類毎に対応して、それぞれ異なる電源電圧が印加する構造を有することを特徴とする画像表示装置。
3. 請求項１において、
   前記第１ＴＦＴ（駆動ＴＦＴ５１）と、前記第２ＴＦＴ（リセットＴＦＴ４０）と、前記第３ＴＦＴ（入力ＴＦＴ４１）とが同一の半導体極性を有することを特徴とする画像表示装置。
4. 請求項１において、
   第３選択信号が供給される第５配線（駆動ゲート線９７）と、
   第６配線（駆動信号線９６）と、
   ゲートに前記第５配線（駆動ゲート線９７）が接続され、前記第６配線（駆動信号線９６）と前記容量の間に接続された前記第４ＴＦＴ（駆動入力ＴＦＴ９８）と、
   をさらに備えることを特徴とする画像表示装置。
5. 請求項４において、
   前記第２ＴＦＴ（リセットＴＦＴ）と前記第４ＴＦＴ（駆動入力ＴＦＴ９８）とが同時にオンとなる状態はないことを特徴とする画像表示装置。
6. 請求項１において、
   前記第１ＴＦＴ（駆動ＴＦＴ５１）のゲートとソースとの間に、第２の容量（補助容量４０）を備えることを特徴とする画像表示装置。
7. 請求項１乃至６のいずれかにおいて、
   前記駆動期間において、前記画素駆動電圧は、時間の経過とともに連続的に三角波形に変化する、
   ことを特徴とする画像表示装置。
8. 請求項１乃至６のいずれかにおいて、
   前記駆動期間において、前記画素駆動電圧は、時間の経過とともに階段波形に変化する、
   ことを特徴とする画像表示装置。

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