WO2021161677A1 - 表示装置 - Google Patents

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WO2021161677A1
WO2021161677A1 PCT/JP2020/048745 JP2020048745W WO2021161677A1 WO 2021161677 A1 WO2021161677 A1 WO 2021161677A1 JP 2020048745 W JP2020048745 W JP 2020048745W WO 2021161677 A1 WO2021161677 A1 WO 2021161677A1
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尭之 坂口
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ソニーセミコンダクタソリューションズ株式会社
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    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Definitions

  • This technology relates to an active matrix type display device.
  • a display device using an organic light emitting diode (hereinafter referred to as OLED (Organic Light Emitting Diode)) element as a light emitting element is known.
  • a pixel circuit including a light emitting element or a transistor corresponds to a pixel at an intersection of a scanning line (gate line) from a vertical scanning circuit and a data line (signal line) from a horizontal scanning circuit.
  • the transistor supplies a current corresponding to the voltage between the gate and the source to the light emitting element.
  • the light emitting element emits light with a brightness corresponding to the gradation level.
  • the transistors TDr and TWS in the pixel 11R adjacent to the pixel 11B are arranged farther from the pixel 11B than the terminal 33B having the holding capacity Cs in the pixel 11R.
  • the transistors TDr and TWS in the pixel 11G adjacent to the pixel 11B are arranged apart from the pixel 11B as compared with the terminal 33C having the holding capacity Cs in the pixel 11G. It is described that the amount of light L leaked from the pixel 11B incident on the transistors TDr and TWS in the adjacent pixels 11B and 11G is reduced to reduce the deterioration of the long-term reliability of these transistors. There is.
  • Patent Document 1 cannot solve the problem of the influence of parasitic capacitance.
  • the purpose of this technology is to provide a display device that can suppress the influence of parasitic capacitance.
  • the present technology is a display device having a plurality of scanning lines, a plurality of data lines, and a pixel portion in which pixels are designated by the scanning lines and the data lines.
  • the light emitting element provided in each pixel circuit of the pixel part and It has a drive transistor that supplies a drive signal to the light emitting element. It is a display device having a layout such that the anode of the light emitting element and the control terminal of the drive transistor are separated from each other.
  • FIG. 1 is a block diagram of an organic EL display device including an active matrix type drive circuit to which the present technology can be applied.
  • FIG. 2 is a block diagram showing a schematic configuration of an embodiment of the present technology.
  • FIG. 3 is a connection diagram showing a configuration example of a pixel circuit to which the present technology can be applied.
  • FIG. 4 is a schematic diagram showing the layout of a conventional pixel circuit.
  • FIG. 5 is a schematic diagram showing a partial cross section of FIG.
  • FIG. 6 is a timing chart for explaining the operation of the conventional pixel circuit.
  • FIG. 7 is a schematic diagram used for explaining the parasitic capacitance formed by the conventional pixel circuit.
  • FIG. 8 is a graph used to explain the problems of the conventional pixel circuit.
  • FIG. 1 is a block diagram of an organic EL display device including an active matrix type drive circuit to which the present technology can be applied.
  • FIG. 2 is a block diagram showing a schematic configuration of an embodiment of the present technology.
  • FIG. 3
  • FIG. 9 is a schematic diagram showing the layout of the first embodiment of the present technology.
  • FIG. 10 is a schematic diagram showing a partial cross section of FIG.
  • FIG. 11 is a timing chart for explaining the operation of the first embodiment.
  • FIG. 12 is a schematic diagram showing a layout of a modified example of the first embodiment.
  • FIG. 13 is a schematic diagram showing a layout of a second embodiment of the present technology.
  • FIG. 14 is a schematic diagram showing a partial cross section of FIG.
  • FIG. 15 is a schematic diagram showing a layout of a second embodiment of the present technology.
  • FIG. 16 is a schematic diagram showing a layout of a modified example of the second embodiment.
  • FIG. 17 is a schematic diagram of a layout used for explaining the third embodiment of the present technology.
  • FIG. 18 is a schematic diagram of the layout of the third embodiment of the present technology.
  • This technology can be applied to an organic EL display device 1 (electro-optical device) including the active matrix type drive circuit shown in FIG.
  • the display device 1 includes a display panel 1A and a control circuit that controls the operation of the display panel 1A.
  • Digital image data is supplied to the display device 1 in synchronization with the data synchronization signal.
  • the image data is data that defines, for example, 8 bits for the gradation level of the pixels of the image to be displayed on the display panel 1A.
  • the synchronization signal is a signal including a vertical synchronization signal, a horizontal synchronization signal, and a dot clock signal.
  • the control circuit generates various control signals based on the synchronization signal and supplies the control signals to the display panel 1A.
  • the control circuit also includes a voltage generation circuit. The voltage generation circuit supplies various potentials to the display panel 1A. Further, the control circuit generates an analog image signal based on the image data.
  • the display panel 1A forms a vertical scanning circuit (scanning line driving circuit) 2, a horizontal scanning circuit (data line driving circuit) 3, and a pixel portion 4 on a semiconductor substrate, for example, a silicon substrate.
  • a plurality of scanning lines from the vertical scanning circuit 2 are extended in the horizontal direction with respect to the pixel unit 4, and a plurality of data lines from the horizontal scanning circuit 3 are extended in the vertical direction.
  • Pixel circuits are connected in a matrix to data lines extending in the vertical direction and scanning lines extending in the horizontal direction.
  • the pixel unit 4 has three scanning lines (first scanning line 5, first scanning line 5, and th) along the row direction (arrangement direction of pixels in the pixel row) with respect to the array of matrix-shaped pixel circuits.
  • the 2 scanning lines 6 and the 3rd scanning lines 7) are wired for each pixel line.
  • the data lines 8 are wired for each pixel row along the column direction (arrangement direction of the pixels of the pixel row) with respect to the arrangement of the pixel circuits in a matrix.
  • the pixel unit 4 is provided with a pixel circuit (referred to as a sub-pixel) corresponding to the pixels of the three primary colors, as indicated by R (red), B (blue), and G (green).
  • pixels expressing one unit (1 dot) are not limited to this, and is configured by adding W (white) pixels for improving brightness or adding complementary color pixels for expanding the color reproduction range. You may. That is, the present technology can be applied to the case where one unit is composed of n sub-pixels.
  • Each of the first scan line 5, each of the second scan line 6 and each of the third scan line 7 is connected to the output end of the corresponding line of the vertical scan circuit 2.
  • Each of the data lines 8 is connected to the output end of the corresponding column of the horizontal scanning circuit 3.
  • the vertical scanning circuit 2 is composed of a shift register circuit and the like.
  • the vertical scanning circuit 2 sequentially supplies the writing scanning signal WS to each of the first scanning lines 5 when writing the data signal according to the gradation level to each pixel circuit of the pixel unit 4, so that the pixel unit 4
  • Each pixel circuit of No. 1 is sequentially scanned line by line (line sequential scanning).
  • the vertical scanning circuit 2 controls light emission / non-emission (quenching) of the pixel circuit by supplying the first control signal DS to the second scanning line 6.
  • the vertical scanning circuit 2 supplies the second control signal AZ to the third scanning line 7 to control the pixel circuit so that it does not emit light during the non-emission period.
  • the vertical scanning circuit 2 is not limited to line sequential scanning, and may be scanned by an address designation method.
  • the horizontal scanning circuit 3 selectively writes the signal potential (signal voltage Vdata) and the correction potential (reference voltage Vofs) of the data signal according to the gradation level described above as the writing voltage to each of the data lines 8. That is, the signal voltage Vdata is a voltage corresponding to the gradation level (luminance). The reference voltage Vofs is used when performing the threshold value correction operation.
  • the data signal output from the horizontal scanning circuit 3 is written to each pixel circuit of the pixel unit 4 via each of the data lines 8 in units of pixel rows selected by scanning by the vertical scanning circuit 2. That is, the horizontal scanning circuit 3 adopts a drive form of line sequential writing in which data signals are written in line units.
  • FIG. 3 shows an example of a pixel circuit of one sub-pixel.
  • the pixel circuit is connected to the first scanning line 5, the second scanning line 6 and the third scanning line 7 from the vertical scanning circuit 2, and the data line 8 from the horizontal scanning circuit 3.
  • the pixel circuit includes four transistors (driving transistor DrvTr, first transistor WSTr, second transistor DSTR, third transistor AZTr), holding capacitance Cs, auxiliary capacitance Csub, and OLED.
  • P-channel type transistors are used as these four transistors. That is, the pixel circuit is composed of Pch4Tr2C. N-channel type transistors may be used.
  • the source is connected to the feeder line 11 via the transistor DSTR, the drain is connected to the anode of the OLED, and the current flowing through the OLED is controlled.
  • a high-potential power source (VCCP) is supplied to the feeder line 11.
  • the cathode of the OLED is connected to the power supply line 12 to serve as a common electrode, and is set to a low-potential power supply (Vcat).
  • the gate is connected to the first scanning line 5
  • one of the source and drain for example, the source WSs
  • the other for example, the drain WSd is connected to the gate (Drvg) of the drive transistor DrvTr. It is connected.
  • the transistor WSTr writes the data line potential (gradation potential) to the gate (Drvg) of the drive transistor DrvTr according to the write scan signal WS.
  • the gate is connected to the second scanning line 6, one of the source and the drain is connected to the feeder line 11, and the other is connected to the source of the drive transistor DrvTr, and the power supply to the drive transistor DrvTr. Control the supply.
  • the gate is connected to the third scanning line 7
  • one of the source and the drain is connected to the drain of the drive transistor DrvTr and the anode of the OLED, and the other is connected to the power line 13 of the power supply VSS.
  • NS the transistor AZTr
  • the holding capacitance Cs is connected between the gate and source of the drive transistor DrvTr, and holds the gate-source voltage Vgs of the drive transistor DrvTr.
  • the auxiliary capacitance Csub is connected between the source of the drive transistor DrvTr and the fixed power supply VCCP, suppresses fluctuations in the source voltage of the drive transistor DrvTr, and corrects the threshold value of the drive transistor DrvTr by capacitive coupling with the holding capacitance Cs. Acts to do.
  • the emission brightness of the OLED is controlled by the current controlled by the drive transistor DrvTr in each pixel circuit. Therefore, if the threshold voltage Vth of the drive transistor DrvTr varies in each pixel circuit, the emission brightness varies from pixel to pixel, and the uniformity of the screen is impaired. Therefore, in the organic EL display device 1, in order to reduce the variation in the emission luminance caused by the variation in the threshold voltage Vth of the drive transistor DrvTr, the above-mentioned threshold correction is performed together with the line sequential scanning.
  • FIG. 4 The layout of the four transistors DsTr, WSTr, DrvTr, and AZTr in the pixel circuit described above is shown in FIG. 4, and the cross-sectional view (one layer) of the line shown by the alternate long and short dash line in FIG. 4 is shown in FIG.
  • the drawings showing the layout and cross section are schematic. Further, in the drawings of FIG. 4 and other layouts, Tr is omitted in the reference reference numerals added to the regions where DsTr, WSTr, DrvTr, and AZTr are formed.
  • the well tap is for supplying VCCP.
  • the transistor WS is composed of a semiconductor layer 21, a source electrode WSs, a drain electrode WSd, a gate insulating film 21I, and a gate electrode 21G. Moreover, the cross section of the anode 21A of the OLED is shown.
  • the drain WSd of the transistor WS is electrically connected to the gate (Drvg) of the drive transistor DrvTr, and the anode of the OLED is electrically connected to the drain (Drvd) of the drive transistor DrvTr (see FIG. 3).
  • Transistors DSTR, AZTr and WSTr are turned on during periods of low levels of DS, AZ and WS, and transistors DSTR, AZTr and WSTr are turned off during periods of high levels.
  • the transistors AZTr and WSTr are turned on, a voltage corresponding to the desired brightness is written to the gate of the driving transistor DrvTr, and the current to be passed through the OLED is determined.
  • the source of the drive transistor DrvTr and the voltage between its gates gradually increase.
  • the transistors WSTr and AZTr are turned off, the DS is set to a low level, the transistor DSTR is turned on, a current corresponding to the gate voltage of the drive transistor DrvTr flows through the OLED, and the OLED emits light.
  • the potential of the gate of the drive transistor DrvTr which is electrically connected to the drain of the transistor WSTr, also changes.
  • the potential of the anode of the OLED changes in this way, the potential of the gate of the drive transistor DrvTr changes due to the parasitic capacitance Cp between the drain of the drive transistor DrvTr and the drain of the transistor WSTr.
  • the potential of the gate of the drive transistor DrvTr of its own pixel which is electrically connected to the drain of the transistor WSTr, also changes.
  • the potential of the anode of the OLED of another pixel changes in this way, the potential of the gate of the drive transistor DrvTr changes due to the parasitic capacitance Cp'between the drain of the drive transistor DrvTr and the drain of the transistor WSTr.
  • the voltage fluctuation of the anode during light emission increases the gate voltage of the ideal drive transistor DrvTr.
  • the higher the gate voltage the lower the voltage between the gate and the source, resulting in a brightness lower than the desired brightness.
  • a well contact (well tap) is arranged between the gate of the drive transistor DrvTr and the anode of the light emitting element OLED.
  • FIG. 9 shows the layout of the first embodiment
  • FIG. 10 shows a cross-sectional view of the line shown by the alternate long and short dash line in FIG.
  • the gate of the drive transistor DrvTr from becoming higher than the ideal voltage when the write period transitions to the light emission period in which the DSTR is turned on. .. Therefore, it is possible to prevent the gradation vs. luminance characteristic (gamma curve) from deviating from the ideal one.
  • the well tap is not limited to the one for supplying VCCP, and may be a ground or a well tap for supplying a negative potential.
  • a signal node of the transistor WSTr that controls the write timing of the drive transistor DrvTr to the gate (a node that is not connected to the gate of the drive transistor DrvTr, for example, the source WSs of the transistor WS) and the anode of the OLED.
  • the layout is such that According to the second embodiment, the parasitic capacitance between the gate and the anode of the drive transistor DrvTr can be reduced, and the gamma deviation can be suppressed.
  • FIG. 13 shows the layout of the second embodiment
  • FIG. 14 shows a cross-sectional view of the line shown by the alternate long and short dash line in FIG.
  • the positions of the drain WSd and the source WSs of the transistor WSTr are reversed in the vertical direction, the source (signal node) WSs of the WSTr and the anode electrode 21A of the OLED are close to each other, and the WSTr
  • the layout is such that the drain WSd (gate Drvg of the drive transistor DrvTr) is separated from the anode electrode 21A.
  • the second embodiment shows the distance between the drain WSd (gate Drvg) of the own pixel transistor WSTr and the own pixel anode, and the own pixel transistor WSTR.
  • the distance between the drain WSd (gate Drvg) and the anode of the adjacent pixel can be increased as compared with the conventional case. Therefore, it is possible to suppress the parasitic capacitance Cp between the anode of the own pixel and the gate of the drive transistor DrvTr of the own pixel and the parasitic capacitance Cp'between the gate of the adjacent pixel anode and the drive transistor DrvTr of the own pixel. Therefore, it is possible to suppress the influence of the voltage fluctuations of the anode of the own pixel and the anode of the adjacent pixel on the drain WSd of the transistor WSTr (gate Drvg of the drive transistor DrvTr).
  • FIG. 16 shows a first modification of the second embodiment.
  • the layout of the own pixel is the same as in FIGS. 13 and 15.
  • the positions of the transistor WSTr are exchanged with respect to the drive transistor DrvTr.
  • the distance between the drain WSd (gate Drvg) of the transistor WSTr and the anode of the adjacent pixel can be made larger than that in the layout shown in FIG. 15, and the parasitic capacitance Cp'can be further suppressed. ..
  • the pixel unit has a pixel circuit (sub-pixel) corresponding to the pixels of the three primary colors of R (red), B (blue), and G (green), the pixel circuit of one of the two colors
  • the layout is flipped horizontally. As a result, it is possible to mitigate the influence of the anode fluctuation of the adjacent pixels for the two colors and suppress the gamma deviation.
  • the potential fluctuation of the anode affects the drive transistor DrvTr of the own pixel gate via the parasitic capacitance Cp'between the gates of the adjacent pixel anode and the drive transistor DrvTr of the own pixel.
  • the gate voltage fluctuates by giving, and a brightness shift occurs. This phenomenon becomes more prominent because the fluctuation amount of the anode potential increases as the brightness increases. The higher the brightness, the more the difference from the ideal gate voltage according to the desired brightness causes a problem of causing a gradation-luminance characteristic (gamma) deviation.
  • the position of the transistor WSTR is reversed left and right with respect to the drive transistor DrvTr for each sub-pixel.
  • Left-right inversion means that a plurality of sub-pixels are arranged along the first direction, and the transistor WStr of one of the sub-pixels exists on the right side of the drive transistor DrvTr, and the transistor WSTR of the other sub-pixel is present. Is on the left side of the drive transistor DrvTr.
  • FIG. 17 shows a layout for two pixels (R1, B1, G1, R2, B2, G2) in the case where the three RGB sub-pixels are one pixel.
  • the distance from the anode of the adjacent pixel to the gate Drvg of the drive transistor DrvTr of the own pixel can be increased, and the parasitic capacitance can be reduced.
  • the left and right positions are switched for each pixel between sub-pixels of the same color (between R1 and R2, between B1 and B2, and between G1 and G2), so that they are the same.
  • the effect of parasitic capacitance changes between the color sub-pixels, which may cause streaks (vertical streaks) in the displayed image.
  • FIG. 18 shows the layout of another example of the third embodiment.
  • FIG. 18 shows a layout for two pixels (R1, B1, G1, R2, B2, G2) in the case where the three RGB sub-pixels are one pixel.
  • the sub-pixels R1, R2, B1 and B2 have a layout in which the transistor WSTr is located on the left side of the anode, whereas the sub-pixels G1 and G2 have a layout in which the transistor WSTr is located on the right side of the anode.
  • the layout is such that the position of the transistor WSTR of the G (green) sub-pixel is reversed (left-right swapped) with the position of the transistor WSTR of the other R (red) and B (blue) sub-pixels.
  • the channel of the transistor WSTr of the sub-pixel B1 exists between the drain WSd of the transistor WSTr of the sub-pixel G1 (gate Drvg of the drive transistor DrvTr) and the anode of the adjacent sub-pixel B1, it is parasitic.
  • the capacity can be reduced.
  • the channel of the transistor WSTR of the sub-pixel G1 exists between the drain WSd of the transistor WSTr of the sub-pixel B1 (gate Drvg of the drive transistor DrvTr) and the anode of the adjacent sub-pixel G1, the parasitic capacitance is reduced. be able to.
  • the third embodiment is not limited to the configuration in which the sub-pixels of three colors are one pixel, and can be applied to the case where one pixel is composed of four or more sub-pixels.
  • Electro-optic devices are suitable for high-definition display applications with small pixels. Therefore, as an electronic device, it can be applied to a display device such as a head-mounted display, smart glasses, a smartphone, or an electronic viewfinder of a digital camera.
  • the present invention is not limited to the above-described embodiments, and various modifications based on the technical idea of the present technology are possible. For example, various modifications as described below are possible. In addition, one or a plurality of arbitrarily selected modifications may be appropriately combined in the following modification modes. In addition, the configurations, methods, processes, shapes, materials, numerical values, and the like of the above-described embodiments can be combined with each other as long as they do not deviate from the gist of the present technology.
  • the pixel circuit can have a configuration other than the configuration shown in FIG.
  • the pixel circuit may include a drive transistor, a first transistor WSTR, a light emitting element, and a holding (writing) capacitance.
  • the numerical value such as the number of scanning lines in the vertical direction of the display device is an example, and may be another number of scanning lines.
  • the pixel circuit is not limited to the P-channel type transistor, and the pixel circuit may be formed by the N-channel type transistor.
  • a display device having a plurality of scanning lines, a plurality of data lines, and a pixel portion in which pixels are designated by the scanning lines and the data lines.
  • a light emitting element provided in each pixel circuit of the pixel portion and It has a drive transistor that supplies a drive signal to the light emitting element, and has a drive transistor.
  • a display device having a layout such that the anode of the light emitting element and the control terminal of the drive transistor are separated from each other.
  • the anode of the light emitting element is connected to the source of the driving transistor, the cathode of the light emitting element is connected to a predetermined power source, and the light emitting element is connected to a predetermined power source.
  • a first transistor having a first terminal connected to a signal line and a second terminal connected to a control terminal of the drive transistor is provided.
  • the display device according to (1) wherein a signal is written to the drive transistor by the first transistor, and the light emitting element is driven based on the signal.
  • the display device according to (2) which has a layout in which a portion having a constant potential is formed between the second terminal of the first transistor and the anode.
  • the second distance is The display device according to (2), which has a layout larger than the first distance.
  • One unit of the pixel circuit has n sub-pixels. Described in (2), the position of the first transistor of one sub-pixel among the n sub-pixels is set to be different from the position of the first transistor of the other (n-1) sub-pixels. Display device.
  • One unit of the pixel circuit has n sub-pixels.
  • the display device according to (2) wherein the position of the first transistor of 1 to (n-1) sub-pixels is inverted.
  • the display device according to (8) wherein the position of the first transistor of one specific sub-pixel among n sub-pixels is inverted.

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Abstract

複数の走査線と、複数のデータ線と、走査線及びデータ線によって画素が指定される画素部とを有する表示装置であって、画素部の各画素回路に設けられた発光素子と、発光素子に対する駆動信号を供給する駆動トランジスタとを有し、発光素子のアノードと駆動トランジスタの制御端子の距離を離すようなレイアウトを備える表示装置である。

Description

表示装置
　本技術は、アクティブマトリクス型の表示装置に関する。
　発光素子として有機発光ダイオード（以下、ＯＬＥＤ（Organic Light Emitting Diode）という）素子などを用いた表示装置が知られている。表示装置では、垂直走査回路からの走査線（ゲート線）と、水平走査回路からのデータ線（信号線）との交差箇所に対して、発光素子やトランジスタなどを含む画素回路が画素に対応して設けられる。画素回路に対して、画素の階調レベルに応じた電位のデータ信号が当該トランジスタのゲートに印加されると、当該トランジスタは、ゲート・ソース間の電圧に応じた電流を発光素子に対して供給し、発光素子が階調レベルに応じた輝度で発光する。
　例えば特許文献１には、ピクセル１１Ｂに隣接するピクセル１１Ｒ内のトランジスタＴＤｒ、ＴＷＳが、ピクセル１１Ｒ内の保持容量Ｃｓの端子３３Ｂと比べて、ピクセル１１Ｂから離れて配置されている。ピクセル１１Ｂに隣接するピクセル１１Ｇ内のトランジスタＴＤｒ、ＴＷＳが、ピクセル１１Ｇ内の保持容量Ｃｓの端子３３Ｃと比べて、ピクセル１１Ｂから離れて配置されている。これにより、ピクセル１１Ｂから漏れ出た光Ｌの、隣接するピクセル１１Ｂ，１１Ｇ内のトランジスタＴＤｒ、ＴＷＳへの入射量を少なくしてこれらのトランジスタの長期信頼性の低下を低減することが記載されている。
特開２０１０－２１７３２６号公報
　従来の画素回路では、自画素及び隣接する画素間では、自画素のアノードと自画素のゲート間の寄生容量と、隣接画素アノードと自画素ゲート間の寄生容量とが存在する。したがって、アノードの電位変動がこれらの寄生容量を介して自画素のゲートへ影響を与えることで、ゲート電位が変動し、輝度ずれが生じる。また、寄生容量によって加法混色時の輝度減少が生じたり、色ずれが生じる。特許文献１は、このような寄生容量の影響の問題を解決することができないものであった。
　したがって、本技術は、寄生容量の影響を抑制することができる表示装置を提供することを目的とする。
　本技術は、複数の走査線と、複数のデータ線と、走査線及びデータ線によって画素が指定される画素部とを有する表示装置であって、
　画素部の各画素回路に設けられた発光素子と、
　発光素子に対する駆動信号を供給する駆動トランジスタとを有し、
　発光素子のアノードと駆動トランジスタの制御端子の距離を離すようなレイアウトを備える表示装置である。
図１は、本技術を適用することができるアクティブマトリクス型駆動回路を備える有機ＥＬ表示装置のブロック図である。 図２は、本技術の一実施形態の概略的構成を示すブロック図である。 図３は、本技術を適用することができる画素回路の構成例を示す接続図である。 図４は、従来の画素回路のレイアウトを示す略線図である。 図５は、図４の一部断面を示す略線図である。 図６は、従来の画素回路の動作を説明するためのタイミングチャートである。 図７は、従来の画素回路で形成される寄生容量の説明に使用する略線図である。 図８は、従来の画素回路の問題点の説明に使用するグラフである。 図９は、本技術の第１実施形態のレイアウトを示す略線図である。 図１０は、図９の一部断面を示す略線図である。 図１１は、第１実施形態の動作を説明するためのタイミングチャートである。 図１２は、第１実施形態の変形例のレイアウトを示す略線図である。 図１３は、本技術の第２実施形態のレイアウトを示す略線図である。 図１４は、図１３の一部断面を示す略線図である。 図１５は、本技術の第２実施形態のレイアウトを示す略線図である。 図１６は、第２実施形態の変形例のレイアウトを示す略線図である。 図１７は、本技術の第３実施形態の説明に使用するレイアウトの略線図である。 図１８は、本技術の第３実施形態のレイアウトの略線図である。
　以下に説明する実施形態は、本技術の好適な具体例であり、技術的に好ましい種々の限定が付されている。しかしながら、本技術の範囲は、以下の説明において、特に本技術を限定する旨の記載がない限り、これらの実施形態に限定されないものとする。また、以下の説明において、同一の名称、符号については同一もしくは同質の構成要素を示しており、重複する説明を適宜省略する。
　本技術は、図１に示すアクティブマトリクス型駆動回路を備える有機ＥＬ表示装置１（電気光学装置）に適用することができる。表示装置１は、表示パネル１Ａと表示パネル１Ａの動作を制御する制御回路とを備える。
　表示装置１には、デジタルの画像データがデータ同期信号に同期して供給される。画像データは、表示パネル１Ａで表示すべき画像の画素の階調レベルを例えば８ビットで規定するデータである。また、同期信号とは、垂直同期信号、水平同期信号、及び、ドットクロック信号を含む信号である。制御回路は、同期信号に基づいて、各種制御信号を生成し、これを表示パネル１Ａに対して供給する。また、制御回路は電圧生成回路を含む。電圧生成回路は、表示パネル１Ａに対して、各種電位を供給する。さらに、制御回路は、画像データに基づいて、アナログの画像信号を生成する。
　図１に示すように、表示パネル１Ａは、半導体基板例えばシリコン基板上に垂直走査回路（走査線駆動回路）２、水平走査回路（データ線駆動回路）３及び画素部４を形成している。画素部４に対して垂直走査回路２からの複数の走査線が水平方向に延長され、水平走査回路３からの複数のデータ線が垂直方向に延長されている。垂直方向に延びるデータ線と水平方向に延びる走査線に対して画素回路がマトリクス状に接続されている。
　図２に示すように、画素部４には、マトリクス状の画素回路の配列に対して、行方向（画素行の画素の配列方向）に沿って３つの走査線（第１走査線５、第２走査線６及び第３走査線７）が画素行ごとに配線されている。また、行列状の画素回路の配列に対して、列方向（画素列の画素の配列方向）に沿ってデータ線８が画素列毎に配線されている。なお、画素部４には、Ｒ（赤）、Ｂ（青）、Ｇ（緑）で示すように、三原色の画素に対応する画素回路（サブ画素と称される）が設けられている。これら３画素がカラー画像の１ドットを表現する。なお、１単位（１ドット）を表現する画素の組み合わせはこれに限らず、輝度向上のためのＷ（白）画素を加えて構成したり、色再現範囲拡大のための補色画素を加えて構成してもよい。すなわち、１単位がｎ個のサブ画素で構成される場合に対して本技術を適用できる。
　第１走査線５の各々、第２走査線６の各々及び第３走査線７の各々は、垂直走査回路２の対応する行の出力端にそれぞれ接続されている。データ線８の各々は、水平走査回路３の対応する列の出力端にそれぞれ接続されている。
　垂直走査回路２は、シフトレジスタ回路等によって構成されている。垂直走査回路２は、画素部４の各画素回路への階調レベルに応じたデータ信号の書込みに際し、第１走査線５の各々に対して書込み走査信号ＷＳを順次供給することによって画素部４の各画素回路を行単位で順番に走査（線順次走査）する。また、垂直走査回路２は、第２走査線６に対して第１制御信号ＤＳを供給することにより、画素回路の発光／非発光（消光）の制御を行う。さらに、垂直走査回路２は、第３走査線７に対して第２制御信号ＡＺを供給することにより、非発光期間において画素回路を発光しないようにする制御を行う。なお、垂直走査回路２は、線順次走査に限らずアドレス指定方式で走査するようにしてもよい。
　水平走査回路３は、書き込み電圧として、前述した階調レベルに応じたデータ信号の信号電位（信号電圧Ｖdata）と、補正電位（基準電圧Ｖｏｆｓ）とを選択的にデータ線８の各々に書き込む。つまり、信号電圧Ｖdataは、階調レベル（輝度）に応じた電圧である。基準電圧Ｖｏｆｓは、しきい値補正動作を行う際に用いられる。
　水平走査回路３から出力されるデータ信号は、データ線８の各々を介して画素部４の各画素回路に対し、垂直走査回路２による走査によって選択された画素行の単位で書き込まれる。すなわち、水平走査回路３は、データ信号を行（ライン）単位で書き込む線順次書込みの駆動形態を採っている。
　図３は、１サブ画素の画素回路の一例を示す。画素回路は、垂直走査回路２からの第１走査線５、第２走査線６及び第３走査線７と、水平走査回路３からのデータ線８とに接続されている。画素回路は、４つのトランジスタ（駆動トランジスタＤｒｖＴｒ、第１トランジスタＷＳＴｒ、第２トランジスタＤＳＴｒ、第３トランジスタＡＺＴｒ）と、保持容量Ｃｓと、補助容量Ｃｓｕｂと、ＯＬＥＤとを含んでいる。なお、ここでは、この４つのトランジスタとして、Ｐチャネル型のトランジスタを用いている。つまり、画素回路を、Ｐｃｈ４Ｔｒ２Ｃで構成している。Ｎチャネル型のトランジスタを使用してもよい。
　駆動トランジスタＤｒｖＴｒは、ソースがトランジスタＤＳＴｒを介して給電線１１に接続され、ドレインはＯＬＥＤのアノードに接続され、ＯＬＥＤに流れる電流を制御する。給電線１１には、高電位の電源（ＶＣＣＰ）が給電される。ＯＬＥＤのカソードは電源線１２と接続されて共通電極とされ、低電位の電源（Ｖｃａｔｈ）に設定される。
　トランジスタＷＳＴｒ（第１トランジスタ）は、ゲートが第１走査線５に接続され、ソース及びドレインの一方例えばソースＷＳｓがデータ線８に接続され、他方例えばドレインＷＳｄが駆動トランジスタＤｒｖＴｒのゲート（Ｄｒｖｇ）に接続されている。トランジスタＷＳＴｒは、書込み走査信号ＷＳに応じてデータ線電位（階調電位）を駆動トランジスタＤｒｖＴｒのゲート（Ｄｒｖｇ）に書込む。
　トランジスタＤＳＴｒ（第２トランジスタ）は、ゲートが第２走査線６に接続され、ソース及びドレインの一方が給電線１１に接続され、他方が駆動トランジスタＤｒｖＴｒのソースに接続され、駆動トランジスタＤｒｖＴｒへの電源供給を制御する。
　トランジスタＡＺＴｒ（第３トランジスタ）は、ゲートが第３走査線７に接続され、ソース及びドレインの一方が駆動トランジスタＤｒｖＴｒのドレイン及びＯＬＥＤのアノードに接続され、他方が電源ＶＳＳの電源線１３に接続される。
　保持容量Ｃｓは、駆動トランジスタＤｒｖＴｒのゲート・ソース間に接続され、駆動トランジスタＤｒｖＴｒのゲート・ソース間電圧Ｖｇｓを保持する。補助容量Ｃｓｕｂは、駆動トランジスタＤｒｖＴｒのソースと固定電源ＶＣＣＰとの間に接続され、駆動トランジスタＤｒｖＴｒのソース電圧の変動を抑制するとともに、保持容量Ｃｓとの容量結合により駆動トランジスタＤｒｖＴｒのしきい値補正を行う作用をなす。
　前述した構成を備える有機ＥＬ表示装置１では、各画素回路において、ＯＬＥＤの発光輝度を駆動トランジスタＤｒｖＴｒによって制御される電流で制御している。そのため、各画素回路において駆動トランジスタＤｒｖＴｒのしきい値電圧Ｖｔｈがばらつくと画素ごとに発光輝度がばらつくことになり、画面の一様性（ユニフォーミティ）が損なわれてしまう。そこで、有機ＥＬ表示装置１では、駆動トランジスタＤｒｖＴｒのしきい値電圧Ｖｔｈのばらつきに起因する発光輝度のばらつきを低減するために、上述のしきい値補正を線順次走査に併せて行っている。
　本技術の説明に先立って従来の技術の問題点について説明する。上述した画素回路における４個のトランジスタＤｓＴｒ、ＷＳＴｒ、ＤｒｖＴｒ，ＡＺＴｒのレイアウトを図４に示し、図４において一点鎖線で示す線の断面図（ある一つのレイヤー）を図５に示す。なお、レイアウト及び断面を示す図面は、概略的なものである。また、図４その他のレイアウトの図面において、ＤｓＴｒ、ＷＳＴｒ、ＤｒｖＴｒ，ＡＺＴｒの形成される領域に対して付加される参照符号では、Ｔｒを省略している。
　レイアウト図において、ウェルタップは、ＶＣＣＰを供給するためのものである。トランジスタＷＳは、半導体層２１、ソース電極ＷＳｓ、ドレイン電極ＷＳｄ、ゲート絶縁膜２１Ｉ及びゲート電極２１Ｇによって構成される。また、ＯＬＥＤのアノード２１Ａの断面が示されている。トランジスタＷＳのドレインＷＳｄは、駆動トランジスタＤｒｖＴｒのゲート（Ｄｒｖｇ）と電気的に接続され、ＯＬＥＤのアノードは、駆動トランジスタＤｒｖＴｒのドレイン（Ｄｒｖｄ）と電気的に接続されている（図３参照）。
　上述した画素回路の駆動タイミングチャートを図６に示す。ＤＳ、ＡＺ及びＷＳがローレベルの期間で、トランジスタＤＳＴｒ、ＡＺＴｒ及びＷＳＴｒがオンし、これらがハイレベルの期間でトランジスタＤＳＴｒ、ＡＺＴｒ及びＷＳＴｒがオフする。書き込み期間では、ＡＺ及びＷＳがローレベルのために、トランジスタＡＺＴｒ及びＷＳＴｒがオンし、駆動トランジスタＤｒｖＴｒのゲートに所望の輝度に応じた電圧が書き込まれ、ＯＬＥＤへ流す電流が決められる。駆動トランジスタＤｒｖＴｒのソース及びそのゲート間電圧が徐々に増加する。次に、発光期間では、トランジスタＷＳＴｒ及びＡＺＴｒがオフし、ＤＳがローレベルとされてトランジスタＤＳＴｒがオンし、駆動トランジスタＤｒｖＴｒのゲート電圧に応じた電流がＯＬＥＤに流れ、ＯＬＥＤが発光する。
　図７に示すように、自画素の駆動トランジスタＤｒｖのドレインと自画素の第１トランジスタＷＳＴｒのドレインが近接配置される場合、これらの間に寄生容量Ｃｐが生じる。ＯＬＥＤのアノードの電位が変化すると、ＯＬＥＤのアノードに電気的に接続されている駆動トランジスタＤｒｖＴｒのドレインの電位も変化する。駆動トランジスタのドレインの電位が変化すると、寄生容量Ｃｐにより、トランジスタＷＳＴｒのドレインの電位も変化する。
　トランジスタＷＳＴｒのドレインの電位が変化すると、トランジスタＷＳＴｒのドレインと電気的に接続されている駆動トランジスタＤｒｖＴｒのゲートの電位も変化する。このようにしてＯＬＥＤのアノードの電位が変化すると、駆動トランジスタＤｒｖＴｒのドレインとトランジスタＷＳＴｒのドレインとの間の寄生容量Ｃｐにより、駆動トランジスタＤｒｖＴｒのゲートの電位が変化してしまう。
　また、隣接画素（他画素）の駆動トランジスタＤｒｖのドレインと自画素の第１トランジスタＷＳＴｒのドレインが近接配置される場合、これらの間に寄生容量Ｃｐ' が生じる。他画素のＯＬＥＤのアノードの電位が変化すると、ＯＬＥＤのアノードに電気的に接続されている他画素の駆動トランジスタＤｒｖＴｒのドレインの電位も変化する。他画素の駆動トランジスタのドレインの電位が変化すると、寄生容量Ｃｐ' により、自画素のトランジスタＷＳＴｒのドレインの電位も変化する。
　トランジスタＷＳＴｒのドレインの電位が変化すると、トランジスタＷＳＴｒのドレインと電気的に接続されている自画素の駆動トランジスタＤｒｖＴｒのゲートの電位も変化する。このようにして他画素のＯＬＥＤのアノードの電位が変化すると、駆動トランジスタＤｒｖＴｒのドレインとトランジスタＷＳＴｒのドレインとの間の寄生容量Ｃｐ' により、駆動トランジスタＤｒｖＴｒのゲートの電位が変化してしまう。
　このように、寄生容量Ｃｐ及びＣｐ' によってＯＬＥＤのアノードの電位変動が自画素の駆動トランジスタＤｒｖＴｒのゲート電位を生じさせ、輝度ずれが生じる。この現象は、高輝度ほどアノードの変動量が大きいので、顕著に現れる。すなわち、高輝度ほど寄生容量Ｃｐ、Ｃｐ' によって所望の輝度に応じた理想のドライブゲート電圧（点線で示す）からの相違が生じて、図８において破線で示すように、理想的なガンマカーブに対してずれたガンマカーブとなるおそれがあった。
従来の画素回路では、寄生容量Ｃｐ及びＣｐ' のために、発光時のアノードの電圧変動から理想の駆動トランジスタＤｒｖＴｒのゲート電圧から高くなる。Ｐチャンネルトランジスタからなる画素回路では、ゲート電圧が高くなることによって、ゲート及びソース間電圧が小さくなり、所望の輝度より低い輝度となる。高輝度ほどアノードの電圧変動が大きくなり、高輝度ほど理想のガンマカーブからのずれの量が大きくなる。
　本技術の第１実施形態は、かかる問題点を解決するものである。第１実施形態は、駆動トランジスタＤｒｖＴｒのゲートと発光素子ＯＬＥＤのアノード間にウェルのコンタクト（ウェルタップ）を配するようにしたものである。図９に第１実施形態のレイアウトを示し、図９において一点鎖線で示す線の断面図を図１０に示す。
　図９及び図１０に示すように、隣接する画素間で、自画素のアノードと自画素の駆動トランジスタＤｒｖＴｒのゲート（Ｄｒｖｇ，ＷＳｄ）間、並びに隣接画素アノードと自画素の駆動トランジスタＤｒｖＴｒのゲート（Ｄｒｖｇ，ＷＳｄ）間にウェルタップ２１Ｗが位置するので、シールド効果によって従来のように、寄生容量Ｃｐ及びＣｐ' が形成されることを抑制することができる。したがって、自画素のアノード及び隣接画素のアノードの電圧変動がトランジスタＷＳＴｒのドレインＷＳｄ（駆動トランジスタＤｒｖＴｒのゲートＤｒｖｇ）に対して影響することを抑制することができる。
　したがって、第１実施形態によれば、図１１に示すように、書き込み期間からＤＳＴｒがオンする発光期間に遷移した時に、駆動トランジスタＤｒｖＴｒのゲートが理想の電圧より高くなることを抑制することができる。したがって、階調対輝度特性（ガンマカーブ）が理想的なものからずれることを抑制することができる。
　なお、図１２に示すように、ウェルタップは、ＶＣＣＰを供給するためのものに限らず、グランド、又は負電位を供給するウェルタップであってもよい。
　次に、本技術の第２実施形態について説明する。第２実施形態は、ある画素回路内において、駆動トランジスタＤｒｖＴｒのゲートへの書き込みタイミングを制御するトランジスタＷＳＴｒのシグナルノード（駆動トランジスタＤｒｖＴｒのゲートと接続されないノード例えばトランジスタＷＳのソースＷＳｓ）とＯＬＥＤのアノードを近接させるレイアウトとするものである。かかる第２実施形態によれば、駆動トランジスタＤｒｖＴｒのゲート及びアノード間の寄生容量を減少させ、ガンマずれを抑制することができる。図１３に第２実施形態のレイアウトを示し、図１３において一点鎖線で示す線の断面図を図１４に示す。
　図１３及び図１４に示すように、トランジスタＷＳＴｒのドレインＷＳｄとソースＷＳｓの位置が上下方向で反転されており、ＷＳＴｒのソース（シグナルノード）ＷＳｓとＯＬＥＤのアノード電極２１Ａが近接し、また、ＷＳＴｒのドレインＷＳｄ（駆動トランジスタＤｒｖＴｒのゲートＤｒｖｇ）がアノード電極２１Ａと離れるようなレイアウトとされる。
　自画素及び隣接画素のレイアウトを示す図１５から分かるように、第２実施形態は、自画素のトランジスタＷＳＴｒのドレインＷＳｄ（ゲートＤｒｖｇ）と自画素のアノード間の距離、並びに自画素のトランジスタＷＳＴｒのドレインＷＳｄ（ゲートＤｒｖｇ）と隣接画素のアノード間の距離を従来と比較して大きくすることができる。したがって、自画素のアノードと自画素の駆動トランジスタＤｒｖＴｒのゲート間の寄生容量Ｃｐと、隣接画素アノードと自画素の駆動トランジスタＤｒｖＴｒのゲート間の寄生容量Ｃｐ' を抑制させることができる。したがって、自画素のアノード及び隣接画素のアノードの電圧変動がトランジスタＷＳＴｒのドレインＷＳｄ（駆動トランジスタＤｒｖＴｒのゲートＤｒｖｇ）に対して影響することを抑制することができる。
　図１６は、第２実施形態の第１の変形例を示す。自画素のレイアウトは、図１３及び図１５と同様である。これに対して、隣接画素のレイアウトでは、駆動トランジスタＤｒｖＴｒに対してトランジスタＷＳＴｒの位置が左右入れ替えられる。このようにすると、トランジスタＷＳＴｒのドレインＷＳｄ（ゲートＤｒｖｇ）と隣接画素のアノードとの距離が図１５に示すレイアウトと比較してより大きくすることができ、寄生容量Ｃｐ' をより抑制することができる。
　次に、本技術の第３実施形態について説明する。画素部がＲ（赤）、Ｂ（青）、Ｇ（緑）の三原色の画素に対応する画素回路（サブ画素）を有する構成とされている場合、２色の中の１色の画素回路のレイアウトを左右反転とする。その結果、２色について隣接画素のアノード変動による影響を緩和し、ガンマずれを抑制することができる。
　図７を参照して説明したように、ＯＬＥＤの発光時にアノードの電位変動が隣接画素アノード及び自画素の駆動トランジスタＤｒｖＴｒのゲート間の寄生容量Ｃｐ' を介して自画素ゲートの駆動トランジスタＤｒｖＴｒに影響を与えることでゲート電圧が変動し、輝度ずれが生じる。この現象は高輝度ほどアノードの電位の変動量が大きくなるため、顕著に現れる。高輝度ほど、所望の輝度に応じた理想のゲート電圧から差異が生じることで階調-輝度特性（ガンマ）ずれを引き起こす問題がある。
　この輝度ずれを抑制するために、図１７に示すように、第３実施形態では、１サブ画素ごとにトランジスタＷＳＴｒの位置を駆動トランジスタＤｒｖＴｒに対して左右反転するレイアウトとする。左右反転とは、複数のサブ画素が第１の方向に沿って並んでいて、そのうちの一つのサブ画素のトランジスタＷＳＴｒは、駆動トランジスタＤｒｖＴｒの右側に存在し、他の一つのサブ画素のトランジスタＷＳＴｒは、駆動トランジスタＤｒｖＴｒの左側に存在することである。図１７は、ＲＧＢの３個のサブ画素を１画素とする場合で、２画素分（Ｒ１，Ｂ１，Ｇ１，Ｒ２，Ｂ２，Ｇ２）のレイアウトを示している。
　このレイアウトから分かるように、隣接画素のアノードから自画素の駆動トランジスタＤｒｖＴｒのゲートＤｒｖｇまでの距離を大きくすることができ、寄生容量を減少させることができる。一方、サブ画素の配列の単位が奇数の場合では、同じ色のサブ画素間（Ｒ１及びＲ２間、Ｂ１及びＢ２間、Ｇ１及びＧ２間）では、１画素ごとに左右の位置が入れ替わるため、同じ色のサブ画素間で寄生容量による影響が変化し、表示画像にスジ（縦スジ）が発生するおそれが生じる。
　かかる問題に対処するために、第３実施形態の他の例は、３個のサブ画素ＲＧＢの内の一つの色のサブ画素を他の二つの色のサブ画素に対して、左右反転したレイアウトとすることによってスジ（縦スジ）の発生も抑制することができる。左右反転する色は、視感度が高い色（例えば緑Ｇ）とする。特に視感度の高い２色（緑及び青）の内の１色のサブ画素を左右反転するレイアウトとすることによって、寄生容量の影響を緩和するとともに、図１７のレイアウトと比較してスジの発生を抑えることができる。図１８に第３実施形態の他の例のレイアウトを示す。図１８は、ＲＧＢの３個のサブ画素を１画素とする場合で、２画素分（Ｒ１，Ｂ１，Ｇ１，Ｒ２，Ｂ２，Ｇ２）のレイアウトを示している。
　サブ画素Ｒ１，Ｒ２，Ｂ１，Ｂ２では、アノードの左側にトランジスタＷＳＴｒが位置するレイアウトであるのに対して、サブ画素Ｇ１，Ｇ２では、アノードの右側にトランジスタＷＳＴｒが位置するレイアウトとなされる。このように、Ｇ（緑）のサブ画素のトランジスタＷＳＴｒの位置が他のＲ（赤）及びＢ（青）のサブ画素のトランジスタＷＳＴｒの位置と左右反転した（左右入れ替えた）レイアウトとされる。
　このようにすれば、サブ画素Ｇ１のトランジスタＷＳＴｒのドレインＷＳｄ（駆動トランジスタＤｒｖＴｒのゲートＤｒｖｇ）と隣接するサブ画素Ｂ１のアノードとの間に、サブ画素Ｂ１のトランジスタＷＳＴｒのチャンネルが存在するので、寄生容量を減少させることができる。また、サブ画素Ｂ１のトランジスタＷＳＴｒのドレインＷＳｄ（駆動トランジスタＤｒｖＴｒのゲートＤｒｖｇ）と隣接するサブ画素Ｇ１のアノードとの間に、サブ画素Ｇ１のトランジスタＷＳＴｒのチャンネルが存在するので、寄生容量を減少させることができる。さらに、緑、青、赤の各色のサブ画素は、トランジスタＷＳの左右の位置が変化しないので、寄生容量による影響が変化し、表示画像にスジが発生することを抑制することができる。なお、第３実施形態は、３色のサブ画素を１画素とする構成に限らず、４個以上のサブ画素により１画素を構成する場合に対しても適用できる。
　次に、実施形態等や応用例に係る電気光学装置を適用した電子機器について説明する。電気光学装置は、画素が小サイズで高精細な表示の用途に向いている。そこで、電子機器として、ヘッドマウント・ディスプレイ、スマートメガネ、スマートフォン、デジタルカメラの電子式ビューファインダー等の表示装置に適用することができる。
　以上、本技術の実施形態について具体的に説明したが、上述の各実施形態に限定されるものではなく、本技術の技術的思想に基づく各種の変形が可能である。例えば次に述べるような各種の変形が可能である。また、次に述べる変形の態様は、任意に選択された一または複数を、適宜に組み合わせることもできる。また、上述の実施形態の構成、方法、工程、形状、材料および数値などは、本技術の主旨を逸脱しない限り、互いに組み合わせることが可能である。
　例えば画素回路は、図３に示す構成以外の構成が可能である。画素回路としては、駆動トランジスタ、第１トランジスタＷＳＴｒ、発光素子、保持（書き込み）容量を備えていればよい。例えば表示装置の垂直方向の走査線数などの数値は、一例であって、他の走査線数であってもよい。また、Ｐチャンネル型トランジスタに限らず、Ｎチャンネル型トランジスタによって画素回路を構成してもよい。
　なお、本技術は、以下のような構成も採ることができる。
（１）
　複数の走査線と、複数のデータ線と、前記走査線及び前記データ線によって画素が指定される画素部とを有する表示装置であって、
　前記画素部の各画素回路に設けられた発光素子と、
　前記発光素子に対する駆動信号を供給する駆動トランジスタとを有し、
　前記発光素子のアノードと前記駆動トランジスタの制御端子の距離を離すようなレイアウトを備える表示装置。
（２）
　前記発光素子のアノードが前記駆動トランジスタのソースと接続され、前記発光素子のカソードが所定の電源に接続され、
　信号線に接続された第１端子及び前記駆動トランジスタの制御端子と接続された第２端子を有する第１トランジスタを設け、
　前記駆動トランジスタに対して前記第１トランジスタによって信号が書き込まれ、前記信号に基づいて前記発光素子が駆動されるようにした（１）に記載の表示装置。
（３）
　前記第１トランジスタの前記第２端子と前記アノードの間に、一定電位の部位が形成されたレイアウトを有する（２）に記載の表示装置。
（４）
　前記第１トランジスタの前記第１端子と前記アノードの間の第１の距離と、前記第１トランジスタの前記第２端子と前記アノードの間の第２の距離の関係において、前記第２の距離が前記第１の距離より大とされたレイアウトを有する（２）に記載の表示装置。
（５）
　前記第１トランジスタの前記第１端子及び前記第２端子の位置と、前記アノードの位置との関係によって、前記レイアウトを形成するようにした（４）に記載の表示装置。
（６）
　前記アノードの延長方向に対して前記第１トランジスタの位置を上下又は左右反転するようにした（５）に記載の表示装置。
（７）
　前記画素回路の１単位がｎ個のサブ画素を有し、
　前記ｎ個のサブ画素の中の一つのサブ画素の前記第１トランジスタの位置を他の（ｎ－１）個のサブ画素の前記第１トランジスタの位置と異ならせるようにした（２）に記載の表示装置。
（８）
　前記画素回路の１単位がｎ個のサブ画素を有し、
　１から（ｎ－１）個のサブ画素の前記第１トランジスタの位置を反転するようにした（２）に記載の表示装置。
（９）
　ｎ個のサブ画素の中の特定の一つのサブ画素の前記第１のトランジスタの位置を反転するようにした（８）に記載の表示装置。
（１０）
　前記特定の一つのサブ画素が緑のサブ画素である（９）に記載の表示装置。
　１・・・有機ＥＬ表示装置、２・・・垂直走査回路
  ３・・・水平走査回路、４・・・画素部、８・・・データ線
  ＤｒｖＴｒ・・・駆動トランジスタ
  ＯＬＥＤ・・・発光素子としての有機ＥＬ
  Ｄｒｖｇ・・・駆動トランジスタのゲート
  ＷＳｄ・・・トランジスタＷＳのドレイン
  ＷＳｓ・・・トランジスタＷＳのソース

Claims (10)

  1. 　複数の走査線と、複数のデータ線と、前記走査線及び前記データ線によって画素が指定される画素部とを有する表示装置であって、
    　前記画素部の各画素回路に設けられた発光素子と、
    　前記発光素子に対する駆動信号を供給する駆動トランジスタとを有し、
    　前記発光素子のアノードと前記駆動トランジスタの制御端子の距離を離すようなレイアウトを備える表示装置。
  2. 　前記発光素子のアノードが前記駆動トランジスタのソースと接続され、前記発光素子のカソードが所定の電源に接続され、
    　信号線に接続された第１端子及び前記駆動トランジスタの制御端子と接続された第２端子を有する第１トランジスタを設け、
    　前記駆動トランジスタに対して前記第１トランジスタによって信号が書き込まれ、前記信号に基づいて前記発光素子が駆動されるようにした請求項１に記載の表示装置。
  3. 　前記第１トランジスタの前記第２端子と前記アノードの間に、一定電位の部位が形成されたレイアウトを有する請求項２に記載の表示装置。
  4. 　前記第１トランジスタの前記第１端子と前記アノードの間の第１の距離と、前記第１トランジスタの前記第２端子と前記アノードの間の第２の距離の関係において、前記第２の距離が前記第１の距離より大とされたレイアウトを有する請求項２に記載の表示装置。
  5. 　前記第１トランジスタの前記第１端子及び前記第２端子の位置と、前記アノードの位置との関係によって、前記レイアウトを形成するようにした請求項４に記載の表示装置。
  6. 　前記アノードの延長方向に対して前記第１トランジスタの位置を上下又は左右反転するようにした請求項５に記載の表示装置。
  7. 　前記画素回路の１単位がｎ個のサブ画素を有し、
    　前記ｎ個のサブ画素の中の一つのサブ画素の前記第１トランジスタの位置を他の（ｎ－１）個のサブ画素の前記第１トランジスタの位置と異ならせるようにした請求項２に記載の表示装置。
  8. 　前記画素回路の１単位がｎ個のサブ画素を有し、
    　１から（ｎ－１）個のサブ画素の前記第１トランジスタの位置を反転するようにした請求項２に記載の表示装置。
  9. 　ｎ個のサブ画素の中の特定の一つのサブ画素の前記第１のトランジスタの位置を反転するようにした請求項８に記載の表示装置。
  10. 　前記特定の一つのサブ画素が緑のサブ画素である請求項９に記載の表示装置。
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