JP5013238B2

JP5013238B2 - Semiconductor multilayer structure

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Publication number: JP5013238B2
Application number: JP2001275239A
Authority: JP
Inventors: 敬三安富
Original assignee: Shin Etsu Handotai Co Ltd
Current assignee: Shin Etsu Handotai Co Ltd
Priority date: 2001-09-11
Filing date: 2001-09-11
Publication date: 2012-08-29
Anticipated expiration: 2021-09-11
Also published as: JP2003086520A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体多層構造に関し、特に基板上に化合物半導体層をヘテロエピタキシャル成長させた半導体多層構造に関する。
【０００２】
【従来の技術】
化合物半導体の多層構造は、周知の通り、発光ダイオードやレーザーなどの発光素子や、ＭＥＳＦＥＴ（Metal-Semiconductor Field Effect Transistor）やＨＥＭＴ（High Electron Mobility Transistor）などの超高速トランジスタに応用され、多くの需要を獲得するに至っている。特に後者の超高速トランジスタは、ＧａＡｓ／ＡｌＧａＡｓヘテロ接合を用いたものが実用化されており、その優れたマイクロ波・ミリ波特性により、衛星放送用受信器等の低雑音素子として広く使用されている。ここで、高性能の超高速トランジスタを実現するためには、基板部分への漏洩電流を極力抑えるために高抵抗率基板の使用が不可欠である。ＧａＡｓ／ＡｌＧａＡｓヘテロ接合においては、半絶縁性のＧａＡｓ単結晶基板が比較的容易に製造可能であることが、これを用いた超高速トランジスタ等のデバイス普及の一因ともなっている。
【０００３】
他方、近年注目を集めている半導体多層構造に、ＧａＮ系化合物を用いたヘテロ接合構造がある。ＧａＮ系化合物は室温におけるバンドギャップが２．０ｅＶ〜６．２ｅＶまで変化可能であり、化学的にも安定であることから、青色等の発光素子に応用され、普及しつつある。また、ＧａＮ系化合物はバンドギャップの広さに加え、高い電子移動度を有し、かつヘテロ接合形成が容易であることから、高温環境での動作が可能であり、より高速・高出力の次世代型超高速トランジスタへの応用も注目されており、研究が重ねられている。
【０００４】
ここで、ＧａＮ系化合物はＧａＡｓ系化合物と異なり、ホモエピタキシャル成長を可能とする半絶縁性ＧａＮ単結晶基板を製造することが困難であるため、ヘテロ接合構造を有する素子層を形成するに際しては、サファイア（単結晶アルミナ）基板やＳｉＣ単結晶基板が使用されている。この際、基板とＧａＮ系化合物からなる素子層との間の格子不整合を緩和する目的で、ＧａＮあるいはＡｌＮ層をバッファ層として基板上に成長させ、その後、素子層をヘテロエピタキシャル成長させることにより、素子層の品質を高めることがなされている。
【０００５】
【発明が解決しようとする課題】
上記のように、ＧａＮ系化合物のヘテロエピタキシャル成長を行なう場合、ＧａＡｓ系化合物の場合と異なり、成長する化合物層とは全く異種の材料であるサファイアあるいはＳｉＣが基板として使用されるため、製造時の熱履歴により少なからぬ応力が、成長によって得られるエピタキシャルウェーハに残留することがある。ＧａＮの線膨張係数は５．５９×１０^−６／Ｋであり、バンドギャップ調整のためにこれと混晶化されるＡｌＮ、ＩｎＮ等の化合物もそれぞれ５．６４×１０^−６／Ｋ及び５．７０×１０^−６／Ｋ程度の値を示す。これに対し、サファイア基板の線膨張係数は７．４９×１０^−６／Ｋ、ＳｉＣの線膨張係数は４．１９×１０^−６／Ｋであり、上記の化合物とは±２５〜３５％程度の開きがある。このため、図８に示すように、例えば層成長後のエピタキシャルウェーハを室温まで冷却する際に、該線膨張係数の差に起因した応力によりウェーハが大きく反ってしまうことがある。このような状態になると、ウェーハをＭＥＳＦＥＴやＨＥＭＴなどの素子に加工する際に、ステッパ等による電極形成等のための微小加工の精度（特に位置決めのためのフォーカシング精度）を確保することが困難となり、製品歩留まりの低下につながる問題がある。また、発生する応力が高い場合には、成長したエピタキシャル層に転位やクラックなどの欠陥が発生してしまい、同様に素子品質あるいは歩留まりの低下につながる。
【０００６】
本発明の課題は、基板とその上に成長する化合物層との間の線膨張係数の差が大きい場合にも、残留する応力を軽減することができ、ひいてはウェーハの反りやエピタキシャル層への欠陥発生などを効果的に抑制できる半導体多層構造を提供することにある。
【０００７】
【課題を解決するための手段及び作用・効果】
上記の課題を解決するために、本発明の半導体多層構造は、サファイア及びＳｉＣのいずれかよりなる単結晶基板の主表面上にバッファ層を介して、ＮをＶ族元素として含有するＩＩＩ−Ｖ族化合物半導体からなる素子層をヘテロエピタキシャル成長させた構造をなした半導体多層構造であって、
前記バッファ層は、前記素子層を構成するいずれの層よりもＩｎ含有率の高いＩＩＩ−Ｖ族化合物半導体からなる単一層又はこれを含む複数層にて形成された応力緩和層を含み、
前記応力緩和層は、ＩｎＮに、ＧａＮ、ＡｌＮ及びＢＮの１種又は２種以上を混晶化させた化合物層として構成され、
前記応力緩和層のＩｎ混晶比は０．１〜０．５とされ、
前記応力緩和層の形成厚さは２ｎｍ〜３００ｎｍとされ、
前記応力緩和層には、室温よりも高温に設定された成長温度にて前記素子層をエピタキシャル成長させた後、冷却する際に前記単結晶基板と前記素子層との線膨張係数差に起因して生ずる応力によって導入された転位が含まれていることを特徴とする。
【０００８】
上記の構成においては、単結晶基板と化合物半導体からなる素子層との間に介挿されるバッファ層に、自身の転位導入変形に基づいて応力緩和を行なう応力緩和層を設けた。従って、単結晶基板とその上に成長する化合物層との間の線膨張係数の差が大きい場合でも、熱履歴が加わったときに残留しようとする応力の弾性エネルギーが、応力緩和層内部への転位導入により解放されるので、残留応力を軽減することができる。
【０００９】
上記のような線膨張係数の差に起因した応力は、特に、室温よりも高温に設定された成長温度にて素子層をエピタキシャル成長させた後、冷却する際に多く残留しやすく、得られるエピタキシャルウェーハ（以下、単にウェーハともいう）に反り等をもたらしやすい。この場合、上記のような応力緩和層を設けておくと、該ウェーハの反りや、エピタキシャル層への欠陥発生などを効果的に抑制できる。
【００１０】
ウェーハの反りによる変位は、ウェーハ（単結晶基板）の直径が大きくなったとき、その外縁部において特に著しくなる。例えばバッファ層と素子層とを、直径４インチ以上の単結晶基板上にヘテロエピタキシャル成長する場合には、著しい反り変位のために、前記したような素子化の際の加工精度低下や、素子層への転位導入による品質あるいは歩留まりの低下が避けがたい。しかしながら、本発明の構成によれば、応力緩和層のいわば自らを犠牲にした応力緩和効果により、このような大直径の単結晶基板を用いる場合でも、得られるウェーハの反りや素子層への転位導入といった不具合の発生を効果的に防止ないし抑制することができる。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を添付の図面により説明する。
図５は、本発明の半導体多層構造を用いた半導体素子の一例であるＭＥＳＦＥＴの構造を模式的に示すものである。該ＭＥＳＦＥＴ１００は、ＳｉＣあるいはサファイアからなる単結晶基板１０１上に、バッファ層１０２を介して素子層１０３をヘテロエピタキシャル成長法により形成したものである。素子層１０３はＧａＮにて構成されており、具体的にはバッファ層１０２に近い側からノンドープＧａＮ層（以下、ノンドープであることを「ｉ−」にて表す）１０４とｎ型ＧａＮ層１０５とがこの順序にて積層されたものである（従って、本実施形態のＭＥＳＦＥＴ１００は、例えばＳｉをドープしたｎチャネル型であるが、例えばＭｇをドープしたｐチャネル型の場合は、ｎ型ＧａＮ層１０５の代わりにｐ型ＧａＮ層を用いればよい）。そして、ｎ型ＧａＮ層１０５上には、ドレイン電極１０６、ソース電極１０７及びゲート電極１０８が形成されている。ドレイン電極１０６とソース電極１０７とはｎ型ＧａＮ層１０５との間でオーミック接合を形成する金属（例えばＴｉ／Ａｌ）により、ゲート電極１０８はｎ型ＧａＮ層１０５との間でショットキー（Schottky）接合を形成する金属（例えばＰｄ／Ａｕ）により、それぞれ構成されている。該ＭＥＳＦＥＴ１００の動作原理自体は周知であるので、詳細な説明は省略する。
【００１２】
また、図６は、本発明の半導体多層構造の適用対象となるＨＥＭＴの構造を模式的に示すものである。該ＨＥＭＴ１５０は、バッファ層１０２上に形成される素子層１０３の構造が図５のＭＥＳＦＥＴ１００と相違する。素子層１０３は、バッファ層１０２に近い側から能動層として機能するｉ−ＧａＮ層１０４、電子供給層として機能するｎ型ＡｌＧａＮ層１１０、電極とのコンタクト層として機能するｎ型ＧａＮ層１１１とがこの順序にて積層されたものである（従って、本実施形態のＨＥＭＴ１５０はｎチャネル型であるが、ｐチャネル型の場合は、ｎ型ＡｌＧａＮ層１１０及びｎ型ＧａＮ層１１１を、それぞれｐ型のものに置き換えればよい）。そして、ｎ型ＧａＮ層１０５上には、ドレイン電極１０６、ソース電極１０７が形成され、ｎ型ＧａＮ層１０５の非形成領域に露出するｎ型ＡｌＧａＮ層１１０にゲート電極１０８が形成されている。各電極の材質は図５のＭＥＳＦＥＴ１００と同じである。該ＨＥＭＴ１５０の動作原理自体は周知であるので、詳細な説明は省略する。
【００１３】
上記の素子１００，１５０は、いずれも単結晶基板１の上にバッファ層１０２を介して周知の気相成長法、例えばＭＯＶＰＥ（Metalorganic Vapor Phase Epitaxy: 有機金属気相エピタキシャル成長）法を用いて、ヘテロエピタキシャル成長させることにより得られるエピタキシャルウェーハから製造されるものであり、そのエピタキシャルウェーハは、素子層部分を除けば同一の構造を有するものである。以下、図６のＨＥＭＴ１５０の製造に用いるエピタキシャルウェーハで代表させて、さらに詳細に説明を行なう。
【００１４】
図１に示すエピタキシャルウェーハ５０は、ＨＥＭＴ１５０と同じ半導体積層構造を有するものである。すなわち、サファイアからなる単結晶基板１の主表面上にバッファ層２を介して化合物半導体からなる素子層３をヘテロエピタキシャル成長させた構造をなし、さらに応力緩和層２ｂが、バッファ層２内に設けられている点に特徴がある。単結晶基板１の直径は例えば４インチ（約１００ｍｍ）以上のものである。
【００１５】
素子層３は、ＮをＶ族元素として含有するＩＩＩ−Ｖ族化合物半導体であり、具体的には既に説明した通り、ＧａＮ単結晶層４，６あるいはＡｌＧａＮ混晶層５の積層体として構成される。素子層３の線膨張係数は５．５９×１０^−６／Ｋ程度であり、サファイアからなる単結晶基板１の線膨張係数は７．４９×１０^−６／Ｋであり、およそ３５％程度の開きがある。ＭＯＶＰＥ法による素子層３の成長温度は１０００〜１１００℃程度であり、成長後の冷却時には単結晶基板１の方が素子層３よりも大きく収縮するので、図８に示すように、単結晶基板１側が凹状となる反りを発生させる応力が生ずる。
【００１６】
しかしながら、図１のエピタキシャルウェーハ５０においては、図２に示すようにバッファ層２内に設けられた応力緩和層２ｂが、この応力を受けて自身の内部に転位を導入する形で変形し、応力による弾性エネルギーを解放する。その結果、エピタキシャルウェーハ５０に反りが発生することが防止ないし抑制される。
【００１７】
本実施形態では、応力緩和層２ｂは、素子層３を構成するいずれの層よりもＩｎ含有率の高いＩＩＩ−Ｖ族化合物半導体にて形成されている（以下、このようにＩｎ含有率の高いＩＩＩ−Ｖ族化合物半導体層を「応力緩和高Ｉｎ層」という）。具体的には、ＩｎＮ又はＩｎＮに、ＧａＮ、ＡｌＮ及びＢＮの１種又は２種以上を混晶化させた化合物層として構成することができる。ＩｎＮは、他のＩＩＩ族元素窒化物よりも格子の滑り変形を起こしやすく（つまり、パイエルスポテンシャルが小さい）、転位導入が容易であるため、応力緩和層２ｂの構成材料として好適に採用可能である。
【００１８】
また、応力緩和層２ｂ（応力緩和高Ｉｎ層）をＩｎ_ｘＧａ_１−ｘＮにて構成する場合、良好な結晶を得るためには、その成長温度は例えば６００〜９００℃とすることが望ましく、成長時に使用するキャリアガスはＮ_２を用いることが望ましい。なお、成長温度は、Ｉｎ混晶比ｘが大きいほど低くすることが望ましい。該Ｉｎ混晶比ｘは、０．１〜０．５とするのがよい。ｘが０．１未満であると転位導入による応力緩和効果が生じにくくなり、０．５を超えると、層が過度に柔らかくなる結果、導入される転位が過剰となり、剥離等の問題を生じやすくなる。また、形成厚さは、例えば１ｎｍ以上３００ｎｍ以下に調整されていることが望ましい。該厚さが１ｎｍ未満では、応力緩和層２ｂとしての機能確保が困難となり、３００ｎｍを超えると、Ｉｎ含有率の高い応力緩和層２ｂを含むバッファ層２を、ＧａＮを主体とする素子層３と格子整合させることが困難となる。
【００１９】
なお、応力緩和層２ｂの形成厚さは、成長温度において転位が導入される臨界膜厚より小さくする必要があり、その臨界膜厚はＩｎ混晶比ｘに応じて異なる値となる。具体的には、Ｉｎ混晶比ｘが大きくなるほど成長温度において隣接する層との格子不整合が大きくなり、臨界膜厚は小さくなる。上記望ましいＩｎ混晶比ｘの下限及び上限に対応した形成厚さの上限値は、例えばｘ＝０．１にて３００ｎｍであり、ｘ＝０．５にて２ｎｍである。この数値の間において、応力緩和層２ｂは組成及び形成厚さを自由に設計できる。
【００２０】
一例をあげれば、応力緩和層２ｂをＩｎ_０．１５Ｇａ_０．８５Ｎにて構成する場合、成長温度を７００℃とし、形成厚さを１０ｎｍとする。これにより、降温時に応力緩和層２ｂに応力緩和に必要十分な量の転位を導入することができる。
【００２１】
次に、応力緩和層２ｂは、応力緩和機能を優先させるための組成が採用される（例えばＩｎＮ混晶比が高められた応力緩和高Ｉｎ層とされている）ため、基板１あるいは素子層３との格子整合という観点では不利な側面も有している。そこで、バッファ層２には、応力緩和層２ｂと素子層３との格子整合性を高めるため、また、転位が導入された応力緩和層２ｂの上に直接、素子層３を形成させる場合の素子層３への悪影響を排除するために、両者を接続する素子層側接続層２ｃを形成することができる。また、応力緩和層２ｂと単結晶基板１との間にも、両者の格子整合性を高めるための基板側接続層２ａを形成することができる。素子層側接続層２ｃは、例えば応力緩和層２ｂ（応力緩和高Ｉｎ層）と素子層３（の素子層側接続層２ｃと接する部分）との中間の格子定数を有する化合物半導体層である。上記実施形態では、具体的な組合せとして、素子層３の素子層側接続層２ｃと接する部分がＧａＮ層（ｉ−ＧａＮ層）４とされ、他方、該素子層側接続層２ｃは応力緩和層２ｂよりＩｎ含有率の低い低Ｉｎ層（ＩｎＧａＮ層）とされ、格子整合の改善が図られている。また、基板側接続層２ａも同様の考えからＡｌＧａＮ層としている。
【００２２】
素子層側接続層２ｃをＩｎ_ｘＧａ_１−ｘＮにて構成する場合、成長温度を例えば６００〜９００℃とし、成長時に使用するキャリアガスはＮ_２を用いることが好ましい。また、低Ｉｎ層とは、Ｉｎ_ｘＧａ_１−ｘＮにおいてｘが０．１未満の層のことをいう。ｘが０．１以上になると素子層側接続層２ｃそのものに転位導入されやすくなり、十分な整合性改善効果が得られなくなるので、Ｉｎ混晶比ｘは、０．０１より大きく０．１未満とし、成長温度からの降温時に転位導入されない臨界膜厚以下とする。例えば、混晶比ｘの値が０．１近傍では最適膜厚は１０〜３００ｎｍであり、ｘが小さくなる程、最適膜厚の上限値を大きくできる。例えばｘが０．０１のとき、最適膜厚は１〜１０００ｎｍである。
【００２３】
一方、基板側接続層２ａをＡｌ_ｙＧａ_１−ｙＮにて構成する場合、良好な結晶を得るためには、その成長温度は例えば１０００〜１１００℃とすることが望ましく、成長時に使用するキャリアガスはＨ_２を用いることが望ましい。また、Ａｌ混晶比ｙは、０より大きく０．３以下とするのがよい。ｙが該範囲外になると十分な整合性改善効果が得られなくなる。
【００２４】
応力緩和層２ｂは、上記実施形態では素子層３を構成するいずれの層よりもＩｎ含有率の高いＩＩＩ−Ｖ族化合物半導体からなる単一層にて構成されていたが、これを含む複数層にて形成してもよく、例えば、前記の応力緩和高Ｉｎ層を複数含む層として形成することができる。このようにすると、応力緩和高Ｉｎ層が複数存在する結果、転位導入による応力緩和をよりスムーズに進行させることができ、また、転位が複数層に分散導入されることで、均一な応力緩和が可能となる。
【００２５】
この場合、図７に示す応力緩和層５２ｂのように、複数の応力緩和高Ｉｎ層５２ｂ−１間に介在させる層５２ｂ−２を、応力緩和高Ｉｎ層５２ｂ−１との格子定数差の大きな層、例えばＡｌＧａＮ層とすることが好ましい。このように応力緩和高Ｉｎ層５２ｂ−１に隣接して、一定の格子定数差を有した化合物半導体層（以下、不整合層という）５２ｂ−２を形成することで、各応力緩和高Ｉｎ層５２ｂ−１には、整合歪による潜在した応力が蓄積した（プレストレス）状態が形成され、成長温度からの降温時において、応力緩和高Ｉｎ層５２ｂ−１に転位（ミスフィット転位）が導入されやすくなり、応力緩和効果を高めることができる。
【００２６】
なお、素子層３と隣接する素子層側接続層２ｃは、素子層３と応力緩和高Ｉｎ層５２ｂ−１との中間の格子定数を有する化合物半導体層、例えば、応力緩和高Ｉｎ層５２ｂ−１よりもＩｎ組成比を小さくした低ＩｎＧａＮ層とすることができる。その結果、応力緩和高Ｉｎ層５２ｂ−１と素子層３との格子整合性を高める効果が向上する。また、同様に基板側接続層２ａを基板１と応力緩和層５２ｂ−１との中間の格子定数を有する化合物半導体層（例えば、ＡｌＧａＮ層）とすることができる。
【００２７】
応力緩和高Ｉｎ層５２ｂ−１のＩｎ混晶比ｘ及び形成厚さの望ましい範囲は、単一の応力緩和高Ｉｎ層にて構成した図２の応力緩和層２ｂの場合と同様である。他方、不整合層５２ｂ−２を、Ａｌ_ｙＧａ_１−ｙＮにて構成する場合、良好な結晶を得るためには、Ａｌ混晶比ｙを０．３以下（０を含む）とし、成長温度を１０００〜１１００℃とし、さらに成長時に使用するキャリアガスとしてＨ_２を用いることが望ましい。また、形成厚さは、例えば１ｎｍ以上３００ｎｍに調整されていることが望ましい。該厚さが１ｎｍ未満では、不整合層５２ｂ−２としての機能確保が困難となり、応力緩和高Ｉｎ層５２ｂ−１に対するプレストレス状態形成効果が不十分となる。他方、厚さが３００ｎｍを超えると、応力緩和高Ｉｎ層５２ｂ−１に加わる格子不整合による歪応力が過剰となり、成長温度で転位が導入されてしまい、プレストレス状態形成効果が不十分となる。
【００２８】
なお、望ましいＡｌ混晶比ｙの下限及び上限に対応した形成厚さの上限値は、例えばｙ＝０．０１にて３００ｎｍであり、ｙ＝０．３にて２ｎｍである。この数値の間において、不整合層５２ｂ−２は組成及び形成厚さを自由に設計できる。
【００２９】
一例をあげれば、図７において、各応力緩和高Ｉｎ層５２ｂ−１をＩｎ_０．２Ｇａ_０．８Ｎにて構成し、成長温度を７００℃とし、形成厚さを７ｎｍとする。また、不整合層５２ｂ−２をＡｌ_０．１Ｇａ_０．９Ｎにて構成し、成長温度は１０５０℃、形成厚さを５０オングストロームとする。この実施形態では、全ての応力緩和高Ｉｎ層５２ｂ−１及び不整合層５２ｂ−２を、それぞれ同一組成及び同一厚さにて形成することにより、一定の厚さ及び組成の組合せの応力緩和高Ｉｎ層５２ｂ−１／不整合層５２ｂ−２の対からなる周期構造を複数周期（例えば５周期）形成したものとしている。ただし、応力緩和高Ｉｎ層５２ｂ−１及び不整合層５２ｂ−２は、厚さ及び組成を一定としない、非周期的な構造に組み込むことも可能である。
【００３０】
なお、ＩｎＧａＮ層を緩和層として用いる思想自体は、特開平１１−４０８４７号、あるいは特開平１１−１４５５１４号公報に開示されている通り周知である。しかしながら、緩和層に対し成長後の降温時に転位が導入されるためには、すでに説明した通り層組成（Ｉｎ混晶比ｘ）に応じた形成厚さの調整が重要である。そして、上記公報には転位導入に基づく応力緩和の思想についてはもとより、それを実現するための組成あるいは形成厚さの選択に関し、何ら具体的な開示はなされていない。例えば形成厚さが過剰となった場合には、ＩｎＧａＮを使用しているといえども、単に格子軟化による弾性変形量の増加がもたらされるのみであり、結果的に弾性エネルギーは分布が変わるのみで結晶内に残留するから、基板反り等の解消を必ずしも十分に図ることができない。
【００３１】
他方、本発明における応力緩和高Ｉｎ層（２ｂあるいは５２ｂ−１）は、層成長後の降温時に層内に転位が積極導入されることにより歪吸収して応力緩和の機能を果たすものであって、格子軟化による弾性変形量の増加によってのみ歪吸収するものではない。具体的には、転位の導入は熱力学的には不可逆過程であるから、弾性変形による応力緩和と異なり、緩和された応力の歪エネルギーは結晶内に残留せず、外部に解放される。従って、基板反り等の不具合をより確実に解消することができるのである。
【００３２】
図３は、図１のエピタキシャルウェーハの別の実施形態の例を示すものである。該エピタキシャルウェーハ５０は、単結晶基板１としてＳｉＣ基板が使用されていること以外は、図１と同じ構成である。ＳｉＣ基板１の線膨張係数は４．１９×１０^−６／Ｋであり、素子層３の線膨張係数よりも約２５％小さい。従って、成長後の冷却時には素子層３の方が単結晶基板１よりも大きく収縮するので、図８とは逆、つまり、単結晶基板１側が凸状となる形態の反りを発生させる応力が生ずる。この場合でも応力緩和層２ｂは、図１のエピタキシャルウェーハ５０と同様に作用し、反り発生抑制効果をもたらす。また、素子層側接続層２ｃは図１と同様にＩｎＧａＮ（ｉ−ＩｎＧａＮ）層とされている。他方、基板側接続層２ａはＡｌＮ（ｉ−ＡｌＮ）層とされている。
【００３３】
また、図４のエピタキシャルウェーハ５０においては、単結晶基板１の主表面上に成長阻止層２ｄが分散形成され、応力緩和層２ｂは、該成長阻止層２ｄ以外の残余の領域にて、単結晶基板１の主表面上に選択成長されたものとされている。このとき、応力緩和層２ｂは、成長阻止層２ｄと同一厚さにて形成してもよいし、成長阻止層２ｄを埋めるように、これよりも厚く形成することもできる。該構造の応力緩和層２ｂは、成長阻止層２ｄとの界面部分が転位導入の起点となりやすく、ひいては応力緩和のための変形を起こしやすい。図４の実施形態では、単結晶基板１がＳｉＣ基板とされ、成長阻止層２ｄはＳｉＯ_２層とされている。このような成長阻止層２ｄは、ＣＶＤ法等により積層させた後、その酸化膜をエッチングにより部分的に除去することで簡単に形成できる。また、このような成長阻止層２ｄを単結晶基板１上にバッファ層をある程度成長させた後で形成することで、応力緩和がより助長されるので、より好ましい。また、応力緩和層２ｂは、本実施形態ではＩｎＧａＮ層とされているが、選択成長による界面増大により転位導入が助長させれるため、ＩｎＧａＮ層以外の化合物半導体を用いても応力緩和効果が得られる場合がある。例えば、素子層側接続層２ｃと一体のｉ−ＡｌＮ層として形成すれば、製造が一層容易となる。
【００３４】
【発明の効果】
本発明が示すように、単結晶基板の主表面上にバッファ層を介して化合物半導体からなる素子層をヘテロエピタキシャル成長させた半導体多層構造において、単結晶基板と素子層との線膨張係数差に起因して生ずる応力を自身の転位導入変形に基づいて緩和する応力緩和層を、バッファ層内に設けることで、単結晶基板とその上に成長する化合物層との間の線膨張係数の差が大きい場合でも、熱履歴が加わったときに残留しようとする応力の弾性エネルギーが、応力緩和層内部への転位導入により解放されるので、残留応力レベルを軽減することができ、得られるエピタキシャルウェーハの反りや、エピタキシャル層への欠陥発生などを効果的に抑制できる半導体多層構造を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体積層構造を有するエピタキシャルウェーハの一実施形態を示す模式図。
【図２】その応力緩和層の作用説明図。
【図３】本発明の半導体積層構造を有するエピタキシャルウェーハの、別の実施形態を示す模式図。
【図４】本発明の半導体積層構造を有するエピタキシャルウェーハの、さらに別の実施形態を示す模式図。
【図５】本発明の半導体積層構造を用いたＭＥＳＦＥＴの一実施形態を示す模式図。
【図６】同じくＨＥＭＴの一実施形態を示す模式図。
【図７】応力緩和層の変形例を示す模式図。
【図８】従来の半導体積層構造の問題点を説明する図。
１単結晶基板
２バッファ層
２ａ基板側接続層
２ｂ，５２ｂ応力緩和層
２ｃ素子層側接続層
３素子層[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor multilayer structure, and more particularly to a semiconductor multilayer structure in which a compound semiconductor layer is heteroepitaxially grown on a substrate.
[0002]
[Prior art]
As is well known, compound semiconductor multilayer structures are applied to light-emitting elements such as light-emitting diodes and lasers, ultra-high-speed transistors such as MESFETs (Metal-Semiconductor Field Effect Transistors) and HEMTs (High Electron Mobility Transistors). Has led to the acquisition. In particular, the latter ultrahigh-speed transistor, which uses a GaAs / AlGaAs heterojunction, has been put into practical use and is widely used as a low-noise element for satellite broadcast receivers due to its excellent microwave and millimeter wave characteristics. ing. Here, in order to realize a high-performance ultrahigh-speed transistor, it is indispensable to use a high resistivity substrate in order to suppress the leakage current to the substrate portion as much as possible. In a GaAs / AlGaAs heterojunction, a semi-insulating GaAs single crystal substrate can be manufactured relatively easily, which is one of the causes of widespread use of devices such as ultrahigh-speed transistors.
[0003]
On the other hand, there is a heterojunction structure using a GaN-based compound as a semiconductor multilayer structure that has attracted attention in recent years. GaN-based compounds have a band gap that can be changed from 2.0 eV to 6.2 eV at room temperature and are chemically stable, and thus are applied to light-emitting elements such as blue and are becoming popular. In addition to the wide band gap, GaN-based compounds have high electron mobility and can easily form heterojunctions, so they can operate in high-temperature environments. Application to next-generation ultrahigh-speed transistors is also attracting attention, and research is being repeated.
[0004]
Here, unlike a GaAs compound, it is difficult to produce a semi-insulating GaN single crystal substrate capable of homoepitaxial growth. A (single crystal alumina) substrate or a SiC single crystal substrate is used. At this time, for the purpose of relaxing the lattice mismatch between the substrate and the device layer made of the GaN-based compound, a GaN or AlN layer is grown on the substrate as a buffer layer, and then the device layer is heteroepitaxially grown. The quality of the element layer has been improved.
[0005]
[Problems to be solved by the invention]
As described above, when heteroepitaxial growth of a GaN-based compound is performed, unlike the case of a GaAs-based compound, sapphire or SiC, which is a completely different material from the compound layer to be grown, is used as a substrate. Due to the history, considerable stress may remain on the epitaxial wafer obtained by the growth. The coefficient of linear expansion of GaN is 5.59 × 10 ⁻⁶ / K, and compounds such as AlN and InN mixed with this for adjusting the band gap are also 5.64 × 10 ⁻⁶ / K and 5 respectively. A value of about 70 × 10 ⁻⁶ / K is shown. On the other hand, the linear expansion coefficient of the sapphire substrate is 7.49 × 10 ⁻⁶ / K, and the linear expansion coefficient of SiC is 4.19 × 10 ⁻⁶ / K, which is about ± 25 to 35% with the above compound. There is an opening. For this reason, as shown in FIG. 8, for example, when the epitaxial wafer after the layer growth is cooled to room temperature, the wafer may be greatly warped due to the stress caused by the difference in the linear expansion coefficient. In such a state, when processing the wafer into an element such as MESFET or HEMT, it becomes difficult to ensure the accuracy of micro-processing (particularly focusing accuracy for positioning) for electrode formation by a stepper or the like. There is a problem that leads to a decrease in product yield. In addition, when the generated stress is high, defects such as dislocations and cracks are generated in the grown epitaxial layer, which similarly leads to a reduction in device quality or yield.
[0006]
The object of the present invention is to reduce the residual stress even when the difference in coefficient of linear expansion between the substrate and the compound layer grown on the substrate is large, and thus warp of the wafer and defects in the epitaxial layer. An object of the present invention is to provide a semiconductor multilayer structure capable of effectively suppressing generation and the like.
[0007]
[Means for solving the problems and actions / effects]
In order to solve the above-described problems, the semiconductor multilayer structure of the present invention includes III-V containing N as a group V element via a buffer layer on the main surface of a single crystal substrate made of either sapphire or SiC. A semiconductor multilayer structure having a structure obtained by heteroepitaxially growing an element layer made of a group compound semiconductor,
The buffer layer includes a stress relaxation layer formed of a single layer or a plurality of layers including the III-V group compound semiconductor having a higher In content than any of the layers constituting the element layer,
The stress relaxation layer is configured as a compound layer obtained by mixing InN with one or more of GaN, AlN, and BN.
The In mixed crystal ratio of the stress relaxation layer is 0.1 to 0.5,
The thickness of the stress relaxation layer is 2 nm to 300 nm,
The stress relaxation layer is caused by a difference in linear expansion coefficient between the single crystal substrate and the element layer when the element layer is epitaxially grown at a growth temperature set higher than room temperature and then cooled. Dislocations introduced by the generated stress are included .
[0008]
In the above configuration, a stress relaxation layer is provided in the buffer layer interposed between the single crystal substrate and the element layer made of a compound semiconductor to perform stress relaxation based on its own dislocation introduction deformation. Therefore, even when the difference in linear expansion coefficient between the single crystal substrate and the compound layer grown on the single crystal substrate is large, the elastic energy of the stress that is to remain when the thermal history is applied is Since it is released by the introduction of dislocations, the residual stress can be reduced.
[0009]
The stress caused by the difference in linear expansion coefficient as described above tends to remain much when the element layer is epitaxially grown at a growth temperature set higher than room temperature and then cooled, and the resulting epitaxial wafer is obtained. (Hereinafter, also simply referred to as a wafer) is likely to cause warpage or the like. In this case, when the stress relaxation layer as described above is provided, warpage of the wafer, generation of defects in the epitaxial layer, and the like can be effectively suppressed.
[0010]
Displacement due to the warpage of the wafer becomes particularly significant at the outer edge when the diameter of the wafer (single crystal substrate) increases. For example, when the buffer layer and the element layer are heteroepitaxially grown on a single crystal substrate having a diameter of 4 inches or more, due to the significant warpage displacement, the processing accuracy is reduced when the element is formed as described above, or the element layer is formed. It is unavoidable that the quality or yield decreases due to the introduction of dislocations. However, according to the configuration of the present invention, due to the stress relaxation effect of the stress relaxation layer at the expense of itself, even when such a large-diameter single crystal substrate is used, warpage of the resulting wafer or dislocation to the element layer is achieved. The occurrence of problems such as introduction can be effectively prevented or suppressed.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the accompanying drawings.
FIG. 5 schematically shows the structure of a MESFET which is an example of a semiconductor element using the semiconductor multilayer structure of the present invention. The MESFET 100 is obtained by forming an element layer 103 on a single crystal substrate 101 made of SiC or sapphire via a buffer layer 102 by a heteroepitaxial growth method. The element layer 103 is made of GaN. Specifically, from the side close to the buffer layer 102, a non-doped GaN layer (hereinafter referred to as “i-”) 104, an n-type GaN layer 105, Are stacked in this order (the MESFET 100 of the present embodiment is, for example, an n-channel type doped with Si, but an n-type GaN layer 105 in the case of a p-channel type doped with, for example, Mg) Instead of p-type GaN layer). A drain electrode 106, a source electrode 107, and a gate electrode 108 are formed on the n-type GaN layer 105. The drain electrode 106 and the source electrode 107 are made of a metal (eg, Ti / Al) that forms an ohmic junction with the n-type GaN layer 105, and the gate electrode 108 is Schottky with the n-type GaN layer 105. Each of them is made of a metal (for example, Pd / Au) that forms a bond. Since the operating principle of the MESFET 100 is well known, detailed description thereof is omitted.
[0012]
FIG. 6 schematically shows the structure of the HEMT to which the semiconductor multilayer structure of the present invention is applied. The HEMT 150 is different from the MESFET 100 of FIG. 5 in the structure of the element layer 103 formed on the buffer layer 102. The element layer 103 includes an i-GaN layer 104 that functions as an active layer from a side close to the buffer layer 102, an n-type AlGaN layer 110 that functions as an electron supply layer, and an n-type GaN layer 111 that functions as a contact layer with an electrode. The HEMT 150 of this embodiment is an n-channel type. However, in the case of the p-channel type, the n-type AlGaN layer 110 and the n-type GaN layer 111 are respectively connected to the p-type. Replace it with something). A drain electrode 106 and a source electrode 107 are formed on the n-type GaN layer 105, and a gate electrode 108 is formed on the n-type AlGaN layer 110 exposed in a region where the n-type GaN layer 105 is not formed. The material of each electrode is the same as that of the MESFET 100 in FIG. Since the operating principle of the HEMT 150 is well known, detailed description thereof is omitted.
[0013]
The elements 100 and 150 are both heterogeneous on the single crystal substrate 1 via the buffer layer 102 using a well-known vapor phase growth method, for example, MOVPE (Metalorganic Vapor Phase Epitaxy) method. The wafer is manufactured from an epitaxial wafer obtained by epitaxial growth, and the epitaxial wafer has the same structure except for the element layer portion. Hereinafter, the epitaxial wafer used for manufacturing the HEMT 150 of FIG.
[0014]
An epitaxial wafer 50 shown in FIG. 1 has the same semiconductor multilayer structure as that of the HEMT 150. That is, the element layer 3 made of a compound semiconductor is heteroepitaxially grown on the main surface of the single crystal substrate 1 made of sapphire via the buffer layer 2, and the stress relaxation layer 2 b is provided in the buffer layer 2. There is a feature in that. The diameter of the single crystal substrate 1 is, for example, 4 inches (about 100 mm) or more.
[0015]
The element layer 3 is a group III-V compound semiconductor containing N as a group V element. Specifically, as described above, the element layer 3 is configured as a laminate of the GaN single crystal layers 4 and 6 or the AlGaN mixed crystal layer 5. The The linear expansion coefficient of the element layer 3 is about 5.59 × 10 ⁻⁶ / K, and the linear expansion coefficient of the single crystal substrate 1 made of sapphire is 7.49 × 10 ⁻⁶ / K, which is about 35%. There is an opening. The growth temperature of the element layer 3 by the MOVPE method is about 1000 to 1100 ° C., and the single crystal substrate 1 contracts more than the element layer 3 at the time of cooling after the growth. Therefore, as shown in FIG. A stress is generated that generates a warp that is concave on one side.
[0016]
However, in the epitaxial wafer 50 of FIG. 1, as shown in FIG. 2, the stress relaxation layer 2b provided in the buffer layer 2 is deformed by receiving this stress and introducing dislocations within itself. To release the elastic energy. As a result, warpage of the epitaxial wafer 50 is prevented or suppressed.
[0017]
In the present embodiment, the stress relaxation layer 2b is formed of a III-V group compound semiconductor having a higher In content than any of the layers constituting the element layer 3 (hereinafter, such an In content is high). III-V group compound semiconductor layer is referred to as “stress relaxation high In layer”). Specifically, a compound layer in which one or more of GaN, AlN, and BN are mixed into InN or InN can be formed. InN is more likely to cause lattice slip deformation than other group III element nitrides (that is, has a small Peierls potential) and can easily introduce dislocations, and thus can be suitably used as a constituent material of the stress relaxation layer 2b. .
[0018]
Further, when the stress relaxation layer 2b (stress relaxation high In layer) is composed of In _x Ga _1-x N, the growth temperature is preferably set to, for example, 600 to 900 ° C. in order to obtain a good crystal. The carrier gas used during the growth is preferably N ₂ . The growth temperature is desirably lowered as the In mixed crystal ratio x increases. The In mixed crystal ratio x is preferably 0.1 to 0.5. If x is less than 0.1, the stress relaxation effect due to the introduction of dislocations is less likely to occur, and if it exceeds 0.5, the layer becomes excessively soft, resulting in excessive dislocations being introduced, and problems such as peeling are likely to occur. Become. The formation thickness is desirably adjusted to, for example, 1 nm or more and 300 nm or less. When the thickness is less than 1 nm, it is difficult to ensure the function as the stress relaxation layer 2b. When the thickness exceeds 300 nm, the buffer layer 2 including the stress relaxation layer 2b having a high In content is formed with the element layer 3 mainly composed of GaN. It becomes difficult to match the lattice.
[0019]
The formation thickness of the stress relaxation layer 2b needs to be smaller than the critical film thickness at which the dislocation is introduced at the growth temperature, and the critical film thickness varies depending on the In mixed crystal ratio x. Specifically, the larger the In mixed crystal ratio x, the larger the lattice mismatch with the adjacent layer at the growth temperature, and the smaller the critical film thickness. The upper limit value of the formation thickness corresponding to the lower limit and the upper limit of the desirable In mixed crystal ratio x is, for example, 300 nm when x = 0.1, and 2 nm when x = 0.5. Between these values, the stress relaxation layer 2b can be freely designed in composition and formation thickness.
[0020]
As an example, when the stress relaxation layer 2b is composed of In _0.15 Ga _0.85 N, the growth temperature is set to 700 ° C. and the formation thickness is set to 10 nm. As a result, a necessary and sufficient amount of dislocations for stress relaxation can be introduced into the stress relaxation layer 2b when the temperature is lowered.
[0021]
Next, since the stress relaxation layer 2b employs a composition for giving priority to the stress relaxation function (for example, a stress relaxation high In layer with an increased InN mixed crystal ratio), the substrate 1 or the element layer 3 is used. It also has a disadvantageous aspect in terms of lattice matching. Therefore, in the buffer layer 2, in order to improve the lattice matching between the stress relaxation layer 2b and the element layer 3, and in the case where the element layer 3 is formed directly on the stress relaxation layer 2b into which dislocations are introduced. In order to eliminate the adverse effect on the layer 3, the element layer side connection layer 2 c that connects them can be formed. Further, the substrate-side connection layer 2a for enhancing the lattice matching between the stress relaxation layer 2b and the single crystal substrate 1 can be formed. The element layer side connection layer 2c is, for example, a compound semiconductor layer having an intermediate lattice constant between the stress relaxation layer 2b (stress relaxation high In layer) and the element layer 3 (portion in contact with the element layer side connection layer 2c). In the above embodiment, as a specific combination, the portion of the element layer 3 that contacts the element layer side connection layer 2c is the GaN layer (i-GaN layer) 4, while the element layer side connection layer 2c is a stress relaxation layer. It is a low In layer (InGaN layer) having an In content lower than 2b, and the lattice matching is improved. The substrate-side connection layer 2a is also an AlGaN layer based on the same idea.
[0022]
When the element layer side connection layer 2c is composed of In _x Ga _1-x N, it is preferable to set the growth temperature to, for example, 600 to 900 ° C. and use N ₂ as the carrier gas used during the growth. Moreover, a low In layer means a layer in which x is less than 0.1 in In _x Ga _1-x N. When x is 0.1 or more, dislocations are easily introduced into the element layer side connection layer 2c itself, and a sufficient effect of improving the consistency cannot be obtained. Therefore, the In mixed crystal ratio x is larger than 0.01 and smaller than 0.1. And below the critical film thickness at which dislocations are not introduced when the temperature is lowered from the growth temperature. For example, when the value of the mixed crystal ratio x is near 0.1, the optimum film thickness is 10 to 300 nm, and the upper limit value of the optimum film thickness can be increased as x becomes smaller. For example, when x is 0.01, the optimum film thickness is 1-1000 nm.
[0023]
On the other hand, when the substrate-side connection layer 2a is composed of Al _y Ga _1-y N, the growth temperature is preferably set to, for example, 1000 to 1100 ° C. in order to obtain a good crystal, and the carrier used during the growth is used. It is desirable to use H ₂ as the gas. The Al mixed crystal ratio y is preferably greater than 0 and not greater than 0.3. When y is outside this range, a sufficient effect of improving the consistency cannot be obtained.
[0024]
The stress relaxation layer 2b is composed of a single layer made of a III-V group compound semiconductor having a higher In content than any of the layers constituting the element layer 3 in the above embodiment. For example, it can be formed as a layer including a plurality of the stress relaxation high In layers. In this way, as a result of the presence of a plurality of stress relaxation high In layers, the stress relaxation due to the introduction of dislocations can proceed more smoothly, and the dislocations are dispersedly introduced into the plurality of layers, so that uniform stress relaxation can be achieved. It becomes possible.
[0025]
In this case, like the stress relaxation layer 52b shown in FIG. 7, the layer 52b-2 interposed between the plurality of stress relaxation high In layers 52b-1 has a large lattice constant difference from the stress relaxation high In layer 52b-1. Preferably, the layer is an AlGaN layer, for example. In this way, by forming the compound semiconductor layer (hereinafter referred to as a mismatched layer) 52b-2 having a constant lattice constant difference adjacent to the stress relaxation high In layer 52b-1, each stress relaxation high In layer is formed. In 52b-1, a state in which latent stress due to matching strain is accumulated (prestress) is formed, and dislocations (misfit dislocations) are introduced into the stress relaxation high In layer 52b-1 when the temperature is lowered from the growth temperature. It becomes easy and the stress relaxation effect can be enhanced.
[0026]
The element layer side connection layer 2c adjacent to the element layer 3 is a compound semiconductor layer having an intermediate lattice constant between the element layer 3 and the stress relaxation high In layer 52b-1, for example, a stress relaxation high In layer 52b-1. Thus, a low InGaN layer having a smaller In composition ratio can be obtained. As a result, the effect of improving the lattice matching between the stress relaxation high In layer 52b-1 and the element layer 3 is improved. Similarly, the substrate-side connection layer 2a can be a compound semiconductor layer (for example, an AlGaN layer) having an intermediate lattice constant between the substrate 1 and the stress relaxation layer 52b-1.
[0027]
The desirable range of the In mixed crystal ratio x and the formation thickness of the stress relaxation high In layer 52b-1 is the same as that of the stress relaxation layer 2b of FIG. 2 configured by a single stress relaxation high In layer. On the other hand, when the mismatching layer 52b-2 is composed of Al _y Ga _1-y N, the Al mixed crystal ratio y is set to 0.3 or less (including 0) in order to obtain a good crystal. It is desirable to set the temperature to 1000 to 1100 ° C. and to use H ₂ as a carrier gas used during growth. The formation thickness is desirably adjusted to, for example, 1 nm to 300 nm. If the thickness is less than 1 nm, it is difficult to ensure the function as the mismatching layer 52b-2, and the effect of forming a prestress state on the stress relaxation high In layer 52b-1 becomes insufficient. On the other hand, if the thickness exceeds 300 nm, the strain stress due to lattice mismatch applied to the stress relaxation high In layer 52b-1 becomes excessive, dislocations are introduced at the growth temperature, and the effect of forming the prestress state becomes insufficient. .
[0028]
The upper limit value of the formation thickness corresponding to the lower limit and upper limit of the desired Al mixed crystal ratio y is, for example, 300 nm at y = 0.01 and 2 nm at y = 0.3. Between these values, the mismatching layer 52b-2 can be freely designed in composition and formation thickness.
[0029]
For example, in FIG. 7, each stress relaxation high In layer 52b-1 is made of In _0.2 Ga _0.8 N, the growth temperature is 700 ° C., and the formation thickness is 7 nm. The mismatching layer 52b-2 is made of Al _0.1 Ga _0.9 N, the growth temperature is 1050 ° C., and the formation thickness is 50 angstroms. In this embodiment, all the stress relaxation high In layers 52b-1 and the mismatch layers 52b-2 are formed with the same composition and the same thickness, respectively. A periodic structure composed of a pair of In layer 52b-1 / mismatched layer 52b-2 is formed in a plurality of periods (for example, 5 periods). However, the stress relaxation high In layer 52b-1 and the mismatching layer 52b-2 can be incorporated into an aperiodic structure in which the thickness and the composition are not constant.
[0030]
The idea of using the InGaN layer as a relaxation layer is well known as disclosed in JP-A-11-40847 or JP-A-11-145514. However, in order for dislocations to be introduced into the relaxed layer at the time of temperature drop after growth, it is important to adjust the formation thickness according to the layer composition (In mixed crystal ratio x) as already described. In addition, the above publication does not disclose any specifics concerning the selection of the composition or the formation thickness for realizing the concept of stress relaxation based on the introduction of dislocations. For example, if the formation thickness is excessive, even if InGaN is used, the amount of elastic deformation is merely increased by lattice softening, and as a result, the distribution of elastic energy only changes. Since it remains in the crystal, it is not always possible to sufficiently solve the substrate warp and the like.
[0031]
On the other hand, the stress relaxation high In layer (2b or 52b-1) in the present invention performs the stress relaxation function by absorbing strain by vigorously introducing dislocations into the layer when the temperature is lowered after the layer growth. The strain is not absorbed only by the increase in the amount of elastic deformation due to the lattice softening. Specifically, since the introduction of dislocation is a thermodynamically irreversible process, unlike the stress relaxation by elastic deformation, the strain energy of the relaxed stress does not remain in the crystal but is released to the outside. Therefore, problems such as substrate warpage can be solved more reliably.
[0032]
FIG. 3 shows an example of another embodiment of the epitaxial wafer of FIG. The epitaxial wafer 50 has the same configuration as that shown in FIG. 1 except that a SiC substrate is used as the single crystal substrate 1. The linear expansion coefficient of the SiC substrate 1 is 4.19 × 10 ⁻⁶ / K, which is about 25% smaller than the linear expansion coefficient of the element layer 3. Therefore, since the element layer 3 contracts more than the single crystal substrate 1 during cooling after growth, stress opposite to that in FIG. 8, that is, stress that generates a warp in which the single crystal substrate 1 side is convex is generated. . Even in this case, the stress relaxation layer 2b acts in the same way as the epitaxial wafer 50 of FIG. The element layer side connection layer 2c is an InGaN (i-InGaN) layer as in FIG. On the other hand, the substrate side connection layer 2a is an AlN (i-AlN) layer.
[0033]
Further, in the epitaxial wafer 50 of FIG. 4, the growth inhibition layer 2d is dispersedly formed on the main surface of the single crystal substrate 1, and the stress relaxation layer 2b is formed in the remaining region other than the growth inhibition layer 2d. It is assumed that it is selectively grown on the main surface of the substrate 1. At this time, the stress relaxation layer 2b may be formed with the same thickness as the growth inhibition layer 2d, or may be formed thicker than this so as to fill the growth inhibition layer 2d. In the stress relaxation layer 2b having this structure, the interface portion with the growth inhibition layer 2d is likely to be a starting point for introducing dislocations, and thus is likely to undergo deformation for stress relaxation. In the embodiment of FIG. 4, the single crystal substrate 1 is a SiC substrate, and the growth inhibition layer 2d is a SiO ₂ layer. Such a growth prevention layer 2d can be easily formed by laminating by the CVD method or the like and then partially removing the oxide film by etching. In addition, it is more preferable to form such a growth prevention layer 2d after the buffer layer is grown to some extent on the single crystal substrate 1, since stress relaxation is further promoted. Further, although the stress relaxation layer 2b is an InGaN layer in this embodiment, since the introduction of dislocation is facilitated by the increase in the interface by selective growth, the stress relaxation effect can be obtained even if a compound semiconductor other than the InGaN layer is used. There is a case. For example, if it is formed as an i-AlN layer integrated with the element layer side connection layer 2c, the manufacture becomes easier.
[0034]
【Effect of the invention】
As shown in the present invention, in a semiconductor multilayer structure in which an element layer made of a compound semiconductor is heteroepitaxially grown on a main surface of a single crystal substrate through a buffer layer, the difference is caused by a difference in linear expansion coefficient between the single crystal substrate and the element layer. By providing a stress relaxation layer in the buffer layer that relieves the stress generated as a result of its own dislocation introduction deformation, the difference in the linear expansion coefficient between the single crystal substrate and the compound layer grown thereon is large. Even when the thermal history is applied, the elastic energy of the residual stress is released by the introduction of dislocations inside the stress relaxation layer, which can reduce the residual stress level and warp the resulting epitaxial wafer. In addition, it is possible to provide a semiconductor multilayer structure that can effectively suppress the occurrence of defects in the epitaxial layer.
[Brief description of the drawings]
FIG. 1 is a schematic view showing an embodiment of an epitaxial wafer having a semiconductor multilayer structure according to the present invention.
FIG. 2 is an explanatory diagram of the action of the stress relaxation layer.
FIG. 3 is a schematic view showing another embodiment of an epitaxial wafer having a semiconductor multilayer structure according to the present invention.
FIG. 4 is a schematic view showing still another embodiment of an epitaxial wafer having a semiconductor multilayer structure according to the present invention.
FIG. 5 is a schematic view showing an embodiment of a MESFET using the semiconductor multilayer structure of the present invention.
FIG. 6 is a schematic diagram showing one embodiment of a HEMT.
FIG. 7 is a schematic diagram showing a modification of the stress relaxation layer.
FIG. 8 is a diagram illustrating a problem of a conventional semiconductor stacked structure.
DESCRIPTION OF SYMBOLS 1 Single crystal substrate 2 Buffer layer 2a Substrate side connection layer 2b, 52b Stress relaxation layer 2c Element layer side connection layer 3 Element layer

Claims

A semiconductor having a structure in which an element layer made of a III-V group compound semiconductor containing N as a group V element is heteroepitaxially grown on a main surface of a single crystal substrate made of either sapphire or SiC via a buffer layer A multilayer structure,
The buffer layer includes a stress relaxation layer formed of a single layer or a plurality of layers including the III-V group compound semiconductor having a higher In content than any of the layers constituting the element layer,
The stress relaxation layer is configured as a compound layer obtained by mixing InN with one or more of GaN, AlN, and BN.
The In mixed crystal ratio of the stress relaxation layer is 0.1 to 0.5,
The thickness of the stress relaxation layer is 2 nm to 300 nm,
The stress relaxation layer is caused by a difference in linear expansion coefficient between the single crystal substrate and the element layer when the element layer is epitaxially grown at a growth temperature set higher than room temperature and then cooled. A semiconductor multilayer structure characterized in that it contains dislocations introduced by the resulting stress.

2. The semiconductor multilayer structure according to claim 1, wherein the buffer layer and the element layer are heteroepitaxially grown on a single crystal substrate having a diameter of 4 inches or more.

The semiconductor multilayer structure according to claim 1, wherein the buffer layer includes an element layer side connection layer that connects the stress relaxation layer and the element layer.

4. The semiconductor multilayer structure according to claim 1, wherein the buffer layer includes a substrate-side connection layer that connects the stress relaxation layer and the single crystal substrate. 5.

A growth inhibition layer is dispersedly formed on the main surface of the single crystal substrate or after forming a part of the buffer layer, and the stress relaxation layer is formed in the remaining region other than the growth inhibition layer. 5. The semiconductor multilayer structure according to claim 1, wherein the semiconductor multilayer structure is selectively grown on the main surface or after forming a part of the buffer layer.

The portion of the element layer in contact with the element layer side connection layer is a GaN layer, and the element layer side connection layer is a layer having a lower In content than the stress relaxation layer. 4. The semiconductor multilayer structure according to 3 .

The semiconductor multilayer structure according to claim 4, wherein the single crystal substrate is a sapphire substrate, and the substrate-side connection layer is a GaN layer .

5. The semiconductor multilayer structure according to claim 4, wherein the single crystal substrate is a SiC substrate, and the substrate-side connection layer is an AlN layer .

The semiconductor multilayer structure according to claim 5, wherein the growth-blocking layer is SiO ₂ layer.