JP5004382B2

JP5004382B2 - Driving device for plasma display panel

Info

Publication number: JP5004382B2
Application number: JP2001160542A
Authority: JP
Inventors: 勉徳永; 満志北川
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2001-05-29
Filing date: 2001-05-29
Publication date: 2012-08-22
Anticipated expiration: 2021-05-29
Also published as: JP2002351394A

Description

【０００１】
【発明が属する技術分野】
本発明は、マトリクス表示方式のプラズマディスプレイパネルの駆動方法に関する。
【０００２】
【従来の技術】
かかるマトリクス表示方式のプラズマディスプレイパネル(以下、ＰＤＰと称する)の一つとして交流放電型のＰＤＰが知られている。
交流放電型のＰＤＰは、複数の列電極と、放電ガスが封入されている放電空間を挟んで上記列電極各々と交叉して配列された複数の行電極対を備えている。そして、この放電空間を含む各行電極対と列電極との各交差部に、その放電時において赤色で発光する放電セル、緑色で発光する放電セル、又は青色で発光する放電セルが形成されている。
【０００３】
この際、各放電セルは、放電現象を利用して発光を行うものである為、所定の輝度で発光する"点灯状態"と、"消灯状態"の２つの状態しかもたない。つまり、２階調分の輝度しか表現出来ないのである。そこで、このような放電セルを用いて、入力された映像信号に対応した中間調の輝度表示を実現させるべく、サブフィールド法を用いた階調駆動を実施する。
【０００４】
サブフィールド法では、１フィールドの表示期間をＮ個のサブフィールドに分割し、各サブフィールドに、放電セルを連続して発光(又は消灯)させるべき期間を予め割り付けておく。そして、各サブフィールド毎に放電セル各々をそのサブフィールドに割り当てられている期間だけ、入力映像信号に応じて発光、又は消灯させるのである。これにより、１フィールド表示期間内において発光を実施させるサブフィールドの組み合わせにより、２^N(Ｎ：サブフィールドの数)段階(以下、階調と称する)で各種の中間輝度を表現することが可能となる。
【０００５】
ここで、上記サブフィールド法に基づく階調駆動を実施するにあたり、駆動装置(図示せぬ)は、ＰＤＰに対して各種駆動パルスを印加することにより、放電セルの各々に種々の放電を生起させる。すなわち、先ず、駆動装置は、ＰＤＰの行電極対にリセットパルスを印加することにより、全ての放電セルにリセット放電を生起させる。この際、上記リセット放電により、所定量の壁電荷が全放電セル内に一様に形成される。次に、駆動装置は、放電セルを１水平走査ライン(以下、１表示ラインと称する)分ずつ順次、入力映像信号に応じて選択的に消去放電させる。この際、選択消去放電の生起された放電セルではその放電セル内に残留していた壁電荷が消滅し、この放電セルは"消灯放電セル"に設定される。一方、上記選択消去放電の生起されなかった放電セルでは、上記リセット放電によって形成された壁電荷がそのまま残留することになるので、この放電セルは"点灯放電セル"に設定される。次に、駆動装置は、全ての行電極対間に交互に、かつ一斉に各サブフィールドに対応した回数だけ維持パルスを印加する。かかる維持パルスの印加に応じて、壁電荷が残留している放電セル、つまり"点灯放電セル"に設定された放電セルのみがサブフィールドに対応した期間だけ繰り返し維持放電し、この維持放電に伴う発光の状態を維持する。尚、"消灯放電セル"に設定された放電セルでは放電が生起されず、そのサブフィールドに対応した期間だけ消灯状態を維持する。
【０００６】
ところが、ＰＤＰでは、パネルの温度変動、表示輝度の推移、経年変化等によって、上述した如き各種放電によって形成される壁電荷量が一定とはならなくなる為、放電の強度にバラツキが生じて表示品質が劣化するという問題があった。
【０００７】
【発明が解決しようとする課題】
本発明は、上記の問題を解決するためになされたものであり、常時、良好な画像表示を行うことが出来るプラズマディスプレイパネルの駆動装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
請求項１記載によるプラズマディスプレイパネルの駆動装置は、表示ラインに対応した複数の行電極対と前記行電極対の各々に交叉して配列された複数の列電極とを有し前記行電極対及び前記列電極の各交差部に画素を担う放電セルが形成されているプラズマディスプレイパネルを、映像信号の１フィールド表示期間を構成する複数のサブフィールド毎に駆動するプラズマディスプレイパネルの駆動装置であって、前記サブフィールド各々の内の少なくとも１において全ての前記行電極対の各々に繰り返しリセットパルスを印加して全ての前記放電セルを繰り返しリセット放電せしめることにより前記放電セル各々を点灯放電セル状態及び消灯放電セル状態のいずれか一方に初期化するリセット手段と、前記サブフィールドの各々において前記行電極対の一方の行電極に走査パルスを印加すると共に前記映像信号に対応した画素データパルスを前記列電極に印加することにより前記放電セルの各々を選択的に放電せしめて前記放電セルを前記点灯放電セル状態及び前記消灯放電セル状態のいずれか一方に設定するアドレス手段と、前記サブフィールドの各々において前記行電極対の各々に前記サブフィールドに対応した回数だけ維持パルスを印加することにより前記点灯放電セル状態にある前記放電セルのみを繰り返し維持放電せしめる発光維持手段と、を有し、各サブフィールド内で印加される前記維持パルス各々の内の最終の維持パルスにおいて電圧が低下する立ち下がり区間において放電が生起し、前記立ち下がり区間は、その直前の維持パルスの立ち下がり区間での時間経過に伴う電圧の変化率と同一変化率にて電圧が低下する第１区間と、当該第１区間よりも低い変化率にて電圧が徐々に低下して最低電位の状態に到る第２区間と、を含む。
【０００９】
又、請求項２記載によるプラズマディスプレイパネルの駆動装置は、表示ラインに対応した複数の行電極対と前記行電極対の各々に交叉して配列された複数の列電極とを有し前記行電極対及び前記列電極の各交差部に画素を担う放電セルが形成されているプラズマディスプレイパネルを、映像信号の１フィールド表示期間を構成する複数のサブフィールド毎に駆動するプラズマディスプレイパネルの駆動装置であって、前記サブフィールド各々の内の少なくとも１において全ての前記行電極対の各々に繰り返し夫々が同一波形を有するリセットパルスを印加して全ての前記放電セルを繰り返しリセット放電せしめることにより前記放電セル各々を点灯放電セル状態及び消灯放電セル状態のいずれか一方に初期化するリセット手段と、前記サブフィールドの各々において前記行電極対の一方の行電極に走査パルスを印加すると共に前記映像信号に対応した画素データパルスを前記列電極に印加することにより前記放電セルの各々を選択的に放電せしめて前記放電セルを前記点灯放電セル状態及び前記消灯放電セル状態のいずれか一方に設定するアドレス手段と、前記サブフィールドの各々において前記行電極対の各々に前記サブフィールドに対応した回数だけ維持パルスを印加することにより前記点灯放電セル状態にある前記放電セルのみを繰り返し維持放電せしめる発光維持手段と、を有し、前記１のサブフィールド内で印加される前記リセットパルス各々の内の最終のリセットパルスにおいて電圧が低下する立ち下がり区間において放電が生起し、前記立ち下がり区間は、その直前のリセットパルスの立ち下がり区間での時間経過に伴う電圧の変化率と同一変化率にて電圧が低下する第１区間と、当該第１区間よりも低い変化率にて電圧が徐々に低下して最低電位の状態に到る第２区間と、を含む。
【００１０】
【発明の実施の形態】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
図１は、本発明によるプラズマディスプレイ装置の概略構成を示す図である。
図１において、プラズマディスプレイパネルとしてのＰＤＰ１０は、ｍ個の列電極Ｄ₁〜Ｄ_mと、これら列電極各々と交叉して配列された夫々ｎ個の行電極Ｘ₁〜Ｘ_n及び行電極Ｙ₁〜Ｙ_nを備えている。これら行電極Ｘ₁〜Ｘ_n及び行電極Ｙ₁〜Ｙ_nは、夫々一対の行電極Ｘ_i(1≦i≦n)及びＹ_i(1≦i≦n)にて、ＰＤＰ１０における第１表示ライン〜第ｎ表示ラインを担っている。列電極Ｄと、行電極Ｘ及びＹとの間には、放電ガスが封入されている放電空間が形成されている。そして、この放電空間を含む各行電極対と列電極との各交差部に、赤色で放電発光する放電セル、緑色で放電発光する放電セル、又は青色で放電発光する放電セルが形成される構造となっている。
【００１１】
Ａ／Ｄ変換器１は、駆動制御回路２から供給されたクロック信号に応じてアナログの入力映像信号をサンプリングし、これを各画素に対応した例えば４ビットの画素データＰＤに変換する。画素駆動データ生成回路３０は、４ビットの画素データＰＤを、図２に示す如きデータ変換テーブルに従って１４ビットの画素駆動データＧＤに変換し、これをメモリ４に供給する。メモリ４は、駆動制御回路２から供給されてくる書込信号に従って上記画素駆動データＧＤを順次書き込む。かかる書込動作により１画面（ｎ行、ｍ列）分の書き込みが終了すると、メモリ４は、この１画面分の画素駆動データＧＤ_11-nmを、各ビット桁毎に分割して読み出し、これを１行分(ｍ個)毎に順次アドレスドライバ６に供給する。すなわち、先ず、メモリ４は、画素駆動データＧＤ_11-nm各々の第１ビット目のみを抽出し、これらを画素駆動データビットＤＢ１_11-nmとして読み出し、これらを１行分毎に順次アドレスドライバ６に供給する。次に、メモリ４は、画素駆動データＧＤ_11-nm各々の第２ビット目のみを抽出し、これらを画素駆動データビットＤＢ２_11-nmとして読み出し、これらを１行分毎に順次アドレスドライバ６に供給する。以下、同様にしてメモリ４は、画素駆動データＧＤ_11-nmの第３ビット目〜第１４ビット目を夫々抽出し、各ビット毎の画素駆動データビットＤＢ３_11-nm〜ＤＢ１４として読み出し、これらを１行分毎に順次アドレスドライバ６に供給する。
【００１２】
駆動制御回路２は、上記入力映像信号中の水平及び垂直同期信号に同期して、上記Ａ／Ｄ変換器１に対するクロック信号、及びメモリ４に対する書込・読出信号を発生する。更に、駆動制御回路２は、かかる水平及び垂直同期信号に同期して、アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々を駆動制御すべき各種タイミング信号を発生する。
【００１３】
アドレスドライバ６は、メモリ４から読み出された１行分毎の画素駆動データビットＤＢ各々の論理レベルに対応した電圧を有するｍ個の画素データパルスを発生し、これらをＰＤＰ１０の列電極Ｄ₁〜Ｄ_mに夫々印加する。第１サスティンドライバ７及び第２サスティンドライバ８各々は、ＰＤＰ１０の放電セル各々に各種の放電を生起させるべき各種駆動パルスを発生して、ＰＤＰ１０の行電極Ｘ₁〜Ｘ_n及びＹ₁〜Ｙ_nに印加する。駆動制御回路２は、図３に示す如き発光駆動フォーマットに従ってＰＤＰ１０を階調駆動すべく、上記アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々を制御する。
【００１４】
尚、図３に示される発光駆動フォーマットでは、１フィールドの表示期間を１４個のサブフィールドＳＦ１〜ＳＦ１４に分割し、各サブフィールドにおいてＰＤＰ１０を駆動する。この際、各サブフィールド内ではアドレス行程Ｗc及び発光維持行程Ｉcを実施し、先頭のサブフィールドＳＦ１内においてのみで一斉リセット行程Ｒcを実行する。又、最後尾のサブフィールドＳＦ１４においてのみで消去行程Ｅを実施する。
【００１５】
図４は、上記一斉リセット行程Ｒc、アドレス行程Ｗc、発光維持行程Ｉc及び消去行程Ｅにおいて上記アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々がＰＤＰ１０に印加する各種駆動パルスと、その印加タイミングを示す図である。
先ず、先頭のサブフィールドＳＦ１において実施される一斉リセット行程Ｒcでは、第１サスティンドライバ７及び第２サスティンドライバ８各々が、ＰＤＰ１０の行電極Ｘ₁〜Ｘ_n及びＹ₁〜Ｙ_n各々に対して図４に示す如き波形を有する第１リセットパルスＲＰ_x1及びＲＰ_Y1を同時に印加する。これにより、ＰＤＰ１０中の全ての放電セルがリセット放電されて、各放電セル内には一様に所定量の壁電荷が形成される。そして、上記第１リセットパルスＲＰ_x1及びＲＰ_Y1の印加直後、第１サスティンドライバ７は、図４に示す如き第２リセットパルスＲＰ₂を行電極Ｘ₁〜Ｘ_nの各々に同時印加する。更に、この第２リセットパルスＲＰ₂の印加直後、第２サスティンドライバ８は、図４に示す如き第３リセットパルスＲＰ₃を行電極Ｙ₁〜Ｙ_nの各々に同時印加する。この際、上記第２リセットパルスＲＰ₂及び第３リセットパルスＲＰ₃が印加される度に、各放電セルにリセット放電が生起され、その放電空間内には所望量のプライミング粒子が形成される。
【００１６】
次に、アドレス行程Ｗcでは、アドレスドライバ６は、メモリ４から供給された１行分(ｍ個)毎の画素駆動データビットＤＢ各々の論理レベルに応じた電圧を有する画素データパルスを生成し、ｍ個の画素データパルスからなる画素データパルス群ＤＰを列電極Ｄ₁〜Ｄ_mに印加する。すなわち、アドレスドライバ６は、サブフィールドＳＦ１のアドレス行程Ｗcでは、上記画素駆動データビットＤＢ１_11-nm各々の論理レベルに応じた電圧を有する画素データパルス群ＤＰ１を１表示ライン分ずつ(ＤＰ１₁、ＤＰ１₂、ＤＰ１₃、・・・・、ＤＰ１_n)順次、列電極Ｄ₁〜Ｄ_mに印加する。又、サブフィールドＳＦ２のアドレス行程Ｗcでは、上記画素駆動データビットＤＢ２_11-nm各々の論理レベルに応じた電圧を有する画素データパルス群ＤＰ２を１表示ライン分ずつ(ＤＰ２₁、ＤＰ２₂、ＤＰ２₃、・・・・、ＤＰ２_n)順次、列電極Ｄ₁〜Ｄ_mに印加する。同様にして、サブフィールドＳＦ３〜ＳＦ１４各々のアドレス行程Ｗcにおいて、アドレスドライバ６は、上記画素駆動データビットＤＢ(ＤＢ３_11-nm〜ＤＢ１４_11-nm)各々の論理レベルに応じた電圧を有する画素データパルス群ＤＰ(ＤＰ３〜ＤＰ１４)２を１表示ライン分ずつ順次、列電極Ｄ₁〜Ｄ_mに印加して行く。尚、アドレスドライバ６は、画素駆動データビットＤＢが論理レベル"０"である場合には低電圧(０ボルト)、論理レベル"１"である場合には高電圧の画素データパルスを生成する。
【００１７】
更に、上記アドレス行程Ｗcでは、第２サスティンドライバ８が、各画素データパルス群ＤＰの印加タイミングと同一タイミングにて、図４に示されるが如き走査パルスＳＰを発生してこれを行電極Ｙ₁〜Ｙ_nへと順次印加して行く。この際、走査パルスＳＰが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ選択的に放電（選択消去放電）が生じ、その放電セル内に残存していた壁電荷が消去される。ここで、上記選択消去放電が生起されて壁電荷を失った放電セルは"消灯放電セル"の状態に設定される。一方、上記選択消去放電の生起されなかった放電セル内には壁電荷が残留したままとなるので、この放電セルは"点灯放電セル"の状態に設定されることになる。
【００１８】
すなわち、アドレス行程Ｗｃの実行により、後述する発光維持行程Ｉcにおいて放電して発光する発光セルと、消灯状態のままの非発光セルとが、画素データに応じて択一的に設定され、いわゆる各放電セルに対する画素データの書き込みが為されるのである。
次に、サブフィールドＳＦ１〜ＳＦ１４各々において実施される発光維持行程Ｉcでは、第１サスティンドライバ７及び第２サスティンドライバ８が行電極Ｘ₁〜Ｘ_n及びＹ₁〜Ｙ_nに対して図４に示されるように交互に維持パルスＩＰ_X及びＩＰ_Yを繰り返し印加する。尚、かかる発光維持行程Ｉcにおいて印加する維持パルスＩＰの回数は、図３に示す如くされるように各サブフィールド毎に異なる。
【００１９】
すなわち、サブフィールドＳＦ１での発光維持行程Ｉcにおける印加回数を"１"とした場合、
ＳＦ１：１
ＳＦ２：３
ＳＦ３：５
ＳＦ４：８
ＳＦ５：１０
ＳＦ６：１３
ＳＦ７：１６
ＳＦ８：１９
ＳＦ９：２２
ＳＦ10：２５
ＳＦ11：２８
ＳＦ12：３２
ＳＦ13：３５
ＳＦ14：３９
である。
【００２０】
この際、壁電荷が残留したままとなっている放電セル、すなわち上記アドレス行程Ｗcにおいて"点灯放電セル"の状態に設定された放電セルのみが、上記維持パルスＩＰ_X及びＩＰ_Yが印加される度に維持放電し、各サブフィールド毎に割り当てられた放電回数分だけ、その維持放電に伴う発光状態を維持する。尚、各サブフィールド毎の発光維持行程Ｉc内の最後に生起される維持放電は、次のサブフィールドのアドレス行程Ｗcでの選択消去放電を適切に生起させるべく、各放電セル内に残留する壁電荷の量を適量に調整する役目をも担っている。
【００２１】
ここで、各放電セルがアドレス行程Ｗcにおいて"点灯放電セル"の状態に設定されるか否かは、入力映像信号に基づいて生成された上記画素駆動データＧＤによって決まる。この際、１４ビットの画素駆動データＧＤとして取り得るパターンは、図２に示されるが如き１５パターンである。図２に示すように、画素駆動データＧＤは、その第１ビット〜第１４ビット各々の内で論理レベル"１"となるビットが１つ以下となるビットパターンを有するものである。従って、かかる画素駆動データＧＤを用いた駆動によれば、図２の黒丸印にて示すように、サブフィールドＳＦ１〜ＳＦ１４の内の１つのサブフィールドでのアドレス行程Ｗｃにおいてのみで選択消去放電が生起される。すなわち、一斉リセット行程Ｒｃの実行によってＰＤＰ１０の全放電セル内に形成された壁電荷が上記選択消去放電の生起されるまでの間残留するので、その間に存在する連続したサブフィールド各々での発光維持行程Ｉｃにおいて維持放電が生起されることになる。つまり、各放電セルは１フィールド期間内において上記選択消去放電が為されるまでの間、"点灯放電セル"の状態に保持され、その間に存在するサブフィールド（白丸にて示す）で連続して発光するのである。
【００２２】
そして、最後尾のサブフィールドＳＦ１４のみで実施される消去行程Ｅでは、アドレスドライバ６が、消去パルスＡＰを発生してこれを列電極Ｄ_1-mの各々に印加する。更に、第２サスティンドライバ８は、かかる消去パルスＡＰの印加タイミングと同時に消去パルスＥＰを発生してこれを行電極Ｙ₁〜Ｙ_n各々に印加する。これら消去パルスＡＰ及びＥＰの同時印加により、ＰＤＰ１０における全放電セル内において消去放電が生起され、全ての放電セル内に残存している壁電荷が消滅する。
【００２３】
従って、図２に示す如き１５パターンからなる画素駆動データＧＤを用いて図３に示す発光駆動フォーマットに従った駆動を実施すれば、
｛0、1、4、9、17、27、40、56、75、97、122、150、182、217、255｝
なる１５段階分の中間輝度が表現可能となり、ＰＤＰ１０の画面上には入力映像信号に対応した表示画像が表れることになる。
【００２４】
図５は、上記リセットパルスＲＰ、走査パルスＳＰ、維持パルスＩＰ及び消去パルスＥＰを発生する第１サスティンドライバ７及び第２サスティンドライバ８各々の内部構成を示す図である。
図５に示すように、第１サスティンドライバ７には、上記リセットパルスＲＰ_Xを発生する為のリセットパルス発生回路ＲＸ、及び上記維持パルスＩＰ_Xを発生する為の維持パルス発生回路ＩＸが設けられている。
【００２５】
リセットパルス発生回路ＲＸは、直流の電圧Ｖ_Rを発生する直流電源Ｂ２、スイッチング素子Ｓ７、及び抵抗Ｒ１から構成される。直流電源Ｂ２の正側端子はアース電位に設定されており、その負側端子は上記スイッチング素子Ｓ７に接続されている。スイッチング素子Ｓ７は、駆動制御回路２から供給されたスイッチング信号ＳＷ７が論理レベル"１"である期間中に限りオン状態となり、直流電源Ｂ２の負側端子電圧である電圧−Ｖ_Rを抵抗Ｒ１を介して行電極Ｘに印加する。
【００２６】
リセットパルス発生回路ＲＸは、図６に示す如きシーケンスに従って上記スイッチング素子Ｓ７をオフ状態−オン状態−オフ状態に順次切り換えるべきスイッチング信号ＳＷ７が駆動制御回路２から供給されると、図６に示す如きその立ち下がり変化が緩やかな負極性の第１リセットパルスＲＰ_x1を発生する。
維持パルス発生回路ＩＸは、直流の電圧Ｖ_Sを発生する直流電源Ｂ１、スイッチング素子Ｓ１〜Ｓ４、コイルＬ１及びＬ２、ダイオードＤ１及びＤ２、及びコンデンサＣ１から構成される。スイッチング素子Ｓ１は、駆動制御回路２から供給されたスイッチング信号ＳＷ１が論理レベル"１"である期間中に限りオン状態となり、コンデンサＣ１の一端上の電位をコイルＬ１、ダイオードＤ１を介して行電極Ｘに印加する。スイッチング素子Ｓ２は、駆動制御回路２から供給されたスイッチング信号ＳＷ２が論理レベル"１"である期間中に限りオン状態となり、行電極Ｘ上の電位をコイルＬ２、及びダイオードＤ２を介してコンデンサＣ１の一端に印加する。スイッチング素子Ｓ３は、駆動制御回路２から供給されたスイッチング信号ＳＷ３が論理レベル"１"である期間中に限りオン状態となり、上記直流電源Ｂ１が発生した電圧Ｖ_Sを行電極Ｘに印加する。スイッチング素子Ｓ４は、駆動制御回路２から供給されたスイッチング信号ＳＷ４が論理レベル"１"である期間中に限りオン状態となり、行電極Ｘをアース電位に設定する。
【００２７】
維持パルス発生回路ＩＸは、図７に示す如きスイッチングシーケンスＳＳ_Xに従って推移するスイッチング信号ＳＷ１〜ＳＷ４に応じて、維持パルスＩＰ_Xを発生する。すなわち、先ず、論理レベル"１"のスイッチ信号ＳＷ１に応じて、スイッチング素子Ｓ１のみがオン状態となり、コンデンサＣ１に蓄えられていた電荷に伴う電流がコイルＬ１、ダイオードＤ１、行電極Ｘを介して放電セルに流れ込む。これにより、行電極Ｘ上の電圧は図７に示す如く徐々に上昇して行く。次に、論理レベル"１"のスイッチ信号ＳＷ３に応じて、スイッチング素子Ｓ３のみがオン状態となり、直流電源Ｂ１の電圧Ｖ_Sが直に行電極Ｘに印加される。これにより、行電極Ｘ上の電圧は図７に示す如く電圧Ｖ_Sとなる。次に、論理レベル"１"のスイッチ信号ＳＷ２に応じてスイッチング素子Ｓ２のみがオン状態となり、行電極Ｘ及びＹ間の負荷容量Ｃ₀に蓄えられていた電荷に伴う電流がコイルＬ２、ダイオードＤ２を介してコンデンサＣ１に流れ込む。これにより、行電極Ｘ上の電圧は図７に示す如く徐々に下降して行く。
【００２８】
駆動制御回路２は、上記スイッチングシーケンスＳＳ_Xに従った制御を、前述した如く各サブフィールド毎に割り当てられた放電回数に応じた回数だけ周期的に繰り返し実行する。これにより、維持パルス発生回路ＩＸは、図７に示す如き波形を有する維持パルスＩＰ_Xを、各サブフィールドに割り当てられた放電回数に応じた回数だけ図４に示す如く繰り返し発生する。
【００２９】
一方、第２サスティンドライバ８には、図５に示す如くリセットパルスＲＰ_Yを発生する為のリセットパルス発生回路ＲＹ、上記走査パルスＳＰを発生する為の走査パルス発生回路ＳＹ、及び上記維持パルスＩＰ_Y及びＩＰ_YEを発生する為の維持パルス発生回路ＩＹが設けられている。
リセットパルス発生回路ＲＹは、直流の電圧Ｖ_Rを発生する直流電源Ｂ４、スイッチング素子Ｓ１５〜Ｓ１７、ダイオードＤ１０、抵抗Ｒ２及びＲ３から構成される。直流電源Ｂ４の負側端子は接地されており、その正側端子は上記スイッチング素子Ｓ１７に接続されている。スイッチング素子Ｓ１７は、駆動制御回路２から供給されたスイッチング信号ＳＷ１７が論理レベル"１"である期間中に限りオン状態となり、直流電源Ｂ４の正側端子電圧である電圧Ｖ_Rを抵抗Ｒ３を介してライン２０上に印加する。ダイオードＤ１０は、そのカソード端がアース電位に設定されている。抵抗Ｒ２の一端にはダイオードＤ１０のアノード端が接続されており、その他端にはスイッチング素子Ｓ１６が接続されている。スイッチング素子Ｓ１６は、駆動制御回路２から供給されたスイッチング信号ＳＷ１６が論理レベル"１"である期間中に限りオン状態となり、抵抗Ｒ２の他端とライン１２とを接続する。
【００３０】
リセットパルス発生回路ＲＹは、図６に示す如く上記スイッチング素子Ｓ１７をオフ状態−オン状態−オフ状態に順次切り換えるべきスイッチング信号ＳＷ１７が駆動制御回路２から供給されると、図６に示す如きその立ち上がり変化が緩やかな正極性の第１リセットパルスＲＰ_Y1を発生する。
走査パルス発生回路ＳＹは、各行電極Ｙ₁〜Ｙ_n毎に設けられており、夫々、直流の電圧Ｖ_hを発生する直流電源Ｂ５、スイッチング素子Ｓ２１、Ｓ２２、ダイオードＤ５及びＤ６から構成される。スイッチング素子Ｓ２１は、駆動制御回路２から供給されたスイッチング信号ＳＷ２１が論理レベル"１"である期間中に限りオン状態となり、直流電源Ｂ５の正側端子と、ダイオードＤ５のアノード端を行電極Ｙに夫々接続する。スイッチング素子Ｓ２２は、駆動制御回路２から供給されたスイッチング信号ＳＷ２２が論理レベル"１"である期間中に限りオン状態となり、直流電源Ｂ５の負側端子と、ダイオードＤ６のカソード端を行電極Ｙに夫々接続する。この際、駆動制御回路２は、論理レベル"０"のスイッチング信号ＳＷ２１及び論理レベル"１"のスイッチング信号ＳＷ２２を順次、行電極Ｙ₁〜Ｙ_n各々に対応した走査パルス発生回路ＳＹの各々に供給して行く。かかるスイッチング信号ＳＷ２１及びＳＷ２２が供給された走査パルス発生回路ＳＹでは、スイッチング素子Ｓ２２がオン状態、Ｓ２１がオフ状態となる。これにより、この走査パルス発生回路ＳＹに対応した行電極Ｙ上には、図４に示す如き電圧−Ｖ_hを有する負極性の走査パルスＳＰが発生する。
【００３１】
上記維持パルス発生回路ＩＹは、直流の電圧Ｖ_Sを発生する直流電源Ｂ３、スイッチング素子Ｓ１１〜Ｓ１４、コイルＬ３及びＬ４、ダイオードＤ３及びＤ４、及びコンデンサＣ２から構成される。スイッチング素子Ｓ１１は、駆動制御回路２から供給されたスイッチング信号ＳＷ１１が論理レベル"１"である期間中に限りオン状態となり、コンデンサＣ２の一端上の電位をコイルＬ３、ダイオードＤ３を介してライン１２上に印加する。スイッチング素子Ｓ１２は、駆動制御回路２から供給されたスイッチング信号ＳＷ１２が論理レベル"１"である期間中に限りオン状態となり、上記ライン１２上の電位をコイルＬ４、及びダイオードＤ４を介してコンデンサＣ２の一端に印加する。スイッチング素子Ｓ１３は、駆動制御回路２から供給されたスイッチング信号ＳＷ１３が論理レベル"１"である期間中に限りオン状態となり、上記直流電源Ｂ３が発生した電圧Ｖ_Sを上記ライン１２上に印加する。スイッチング素子Ｓ１４は、駆動制御回路２から供給されたスイッチング信号ＳＷ１４が論理レベル"１"である期間中に限りオン状態となり、上記ライン１２をアース電位に設定する。
【００３２】
維持パルス発生回路ＩＹは、図７に示す如きスイッチングシーケンスＳＳ_Yに従って推移するスイッチング信号ＳＷ１１〜ＳＷ１４に応じて、維持パルスＩＰ_Yを発生する。すなわち、先ず、論理レベル"１"のスイッチ信号ＳＷ１１に応じて、スイッチング素子Ｓ１１のみがオン状態となる。この際、コンデンサＣ２に蓄えられていた電荷に伴う電流がコイルＬ３、ダイオードＤ３、スイッチング素子Ｓ１１、スイッチング素子Ｓ１５及びＳ２１を介して行電極Ｙに流れ込む。これにより、行電極Ｙ上の電圧は図７に示す如く徐々に上昇して行く。次に、論理レベル"１"のスイッチ信号ＳＷ１３に応じて、スイッチング素子Ｓ１３のみがオン状態となり、直流電源Ｂ３の電圧Ｖ_Sが直に行電極Ｙに印加される。これにより、行電極Ｙ上の電圧は図７に示す如く電圧Ｖ_Sとなる。次に、論理レベル"１"のスイッチ信号ＳＷ１２に応じてスイッチング素子Ｓ１２のみがオン状態となり、行電極Ｘ及びＹ間の負荷容量Ｃ₀に蓄えられていた電荷に伴う電流がコイルＬ４、ダイオードＤ４を介してコンデンサＣ２に流れ込む。これにより、行電極Ｙ上の電圧は図７に示す如く徐々に下降して行く。
【００３３】
駆動制御回路２は、上記スイッチングシーケンスＳＳ_Yに従った制御を前述した如く各サブフィールド毎に割り当てられた放電回数に応じた回数だけ周期的に繰り返し実行する。これにより、維持パルス発生回路ＩＹは、図７に示す如き波形を有する維持パルスＩＰ_Yを図４に示す如く繰り返し発生する。ただし、駆動制御回路２は、発光維持行程Ｉc内の最後尾に限り、図７に示す如きスイッチングシーケンスＳＳ_YEに従った制御を実行する。これにより、維持パルス発生回路ＩＹは、サブフィールドＳＦ１〜ＳＦ１４各々の発光維持行程Ｉc内において繰り返し発生する維持パルスの内の最終の維持パルスＩＰ_YEのみを発生する。
【００３４】
以下に、維持パルスＩＰ_YEの発生動作について図７を参照しつつ説明する。
上記スイッチングシーケンスＳＳ_YEに従った制御により、先ず、論理レベル"１"のスイッチ信号ＳＷ１１が維持パルス発生回路ＩＹに供給され、スイッチング素子Ｓ１１のみがオン状態となる。この際、コンデンサＣ２に蓄えられていた電荷に伴う電流がコイルＬ３、ダイオードＤ３、スイッチング素子Ｓ１１、スイッチング素子Ｓ１５及びＳ２１を介して行電極Ｙに流れ込む。これにより、行電極Ｙ上の電圧は上昇して行く。次に、論理レベル"１"のスイッチ信号ＳＷ１３に応じて、スイッチング素子Ｓ１３のみがオン状態となり、直流電源Ｂ３の電圧Ｖ_Sが直に行電極Ｙに印加される。これにより、行電極Ｙ上の電圧は電圧Ｖ_Sになる。次に、論理レベル"１"のスイッチ信号ＳＷ１２に応じてスイッチング素子Ｓ１２のみがオン状態となり、行電極Ｘ及びＹ間の負荷容量Ｃ₀に蓄えられていた電荷に伴う電流がコイルＬ４、ダイオードＤ４を介してコンデンサＣ２に流れ込む。これにより、行電極Ｙ上の電圧は図７に示す如く徐々に低下して行く(共振立ち下がり区間Ｔb1)。そして、この電圧低下中において、駆動制御回路２は、スイッチ信号ＳＷ１２を論理レベル"０"、スイッチ信号ＳＷ１６を論理レベル"１"に切り換える。すると、抵抗Ｒ２及びダイオードＤ１０からなる直列回路がライン１２上に接続され、この間、行電極Ｙ上における電圧低下は図７に示す如く更に緩やかなものとなる(抵抗立ち下がり区間Ｔb2)。
【００３５】
従って、上記維持パルスＩＰ_YEの立ち下がり区間(Ｔb1＋Ｔb2)における電圧値の変化率は、その直前に印加される維持パルスＩＰ_Y又はＩＰ_Xの立ち下がり区間Ｔbでの電圧値の変化率に比して緩やかになる。
ここで、発光維持行程Ｉcの最後尾に印加する維持パルスに応じて生起される放電(図７に示すＤＳ１、ＤＳ２)は、アドレス行程Ｗcでの選択消去放電を適切に生じさせるべく、放電セル内に残留する壁電荷の量を適量に調整する役目をも担っている。ところが、かかる最終の維持パルスの立ち下がり区間における電圧推移が他の維持パルスと同様に急峻であり、かつ、この最終の維持パルスが印加される直前に放電セル内に残留している壁電荷の量が多いと、以下の如き問題が生じる。
【００３６】
例えば、１サブフィールドでの発光負荷(１画面内において維持放電の生起される放電セルの数)が大きい場合には維持パルスの波形が歪み、残留する壁電荷の量が例えば多くなる。又、所定時間に亘り維持放電の生起された放電セルに隣接している放電セルが消灯状態から点灯状態になった場合には放電し易くなっている為、多くの壁電荷が形成される。このように、放電セル内に残留している壁電荷量が多いと、発光維持行程Ｉc内の最終の維持パルスの立ち下がり区間で生起される放電ＤＳ２が比較的強い放電となり、多くの壁電荷が消滅してしまうのである。従って、アドレス行程Ｗcでの選択消去放電を適切に生起させるほどの量の壁電荷を残留させることが出来なくなるという問題が生じる。
【００３７】
一方、放電セル内に残留している壁電荷が少ない場合にも以下の如き問題が生じる。例えば、１画面内において維持放電が生起される放電セルの数、いわゆる発光負荷が小さい場合には維持パルスの歪みもなくなり、それに伴い放電セル内に残留する壁電荷も少なくなる。又、所定時間に亘り維持放電の生起された放電セルでは、放電が起こりにくくなっているので、これを再び維持放電せしめた際に形成される壁電荷の量も少ない。又、ＰＤＰ１０の温度が高くなる場合、あるいはＰＤＰ１０による連続表示時間が長くなった場合にも同様に放電が起こりにくくなっているので、維持放電によって形成される壁電荷の量も少なくなる。このように、放電セル内の残留壁電荷の量が少ない状態において、発光維持行程Ｉcにて最終の維持放電が生起されると、この維持放電を生起させるべく印加された最終の維持パルスの立ち下がり区間で生起される放電ＤＳ２は比較的弱いものとなり、少量の壁電荷が消滅する。ところが、この際、放電セル内に残留している壁電荷の量が元々少ないので、そこから少量の壁電荷が消滅しただけでも、上記選択消去放電を適切に生じさせるほどの壁電荷量を確保することが困難となる。
【００３８】
そこで、本発明においては、図７に示す如く、各発光維持行程Ｉcの最後尾に印加する維持パルスＩＰ_YEの立ち下がり区間(Ｔb1＋Ｔb2)での電圧値の変化率を、その直前の維持パルスＩＰ_Yの立ち下がり区間での電圧値の変化率よりも緩やかにしたのである。このように、発光維持行程Ｉcの最後尾に印加する維持パルスＩＰ_YEの立ち下がり区間における電圧推移を緩やかにすると、この立ち下がり区間で生起される放電ＤＳ２が弱まる。よって、例え放電セル内に多くの壁電荷が残留していても、この放電ＤＳ２が微弱なものとなるので、壁電荷の消滅量が抑制され、アドレス行程Ｗcにおいて選択放電を適切に生じさせる程度の適量の壁電荷を残留させることが可能となる。又、放電セル内に残留する壁電荷の量が少ない場合には、上記の如き立ち下がり区間で生起される放電ＤＳ２が更に微弱なものとなるので、上述した如き適量の壁電荷量を残留させることが可能となる。
【００３９】
従って、本発明によれば、各アドレス行程Ｗcの直前において、各放電セル内に、このアドレス行程Ｗcでの選択放電を正しく生起させるべき適量の壁電荷を形成させることが出来る。よって、アドレス行程Ｗcにおいて入力映像信号に対応した適切な選択放電が生起されるようになるので、表示品質の劣化を抑制することが可能となる。
【００４０】
又、上記実施例においては、発光維持行程Ｉcの最後尾に印加する維持パルスＩＰ_YEのみ、その立ち下がり区間における電圧値の変化率を緩やかなものにしている。しかしながら、サブフィールドＳＦ１では、更に、一斉リセット行程Ｒc内の最後尾で印加する第３リセットパルスＲＰ₃の立ち下がり区間における電圧値の変化率を緩やかにする。尚、かかる第３リセットパルスＲＰ₃は、上記維持パルス発生回路ＩＹ及びリセットパルス発生回路ＲＹにおいて生成され、上記第２リセットパルスＲＰ₂は、上記維持パルス発生回路ＩＸによって生成される。
【００４１】
すなわち、維持パルス発生回路ＩＸは、図６に示す如きスイッチングシーケンスＳＲ_Xに従って推移するスイッチング信号ＳＷ１〜ＳＷ４に応じて、第２リセットパルスＲＰ₂を発生する。すなわち、先ず、論理レベル"１"のスイッチ信号ＳＷ１に応じて、スイッチング素子Ｓ１のみがオン状態となり、コンデンサＣ１に蓄えられていた電荷に伴う電流がコイルＬ１、ダイオードＤ１、行電極Ｘを介して放電セルに流れ込む。これにより、行電極Ｘ上の電圧は図６に示す如く徐々に上昇して行く。次に、論理レベル"１"のスイッチ信号ＳＷ３に応じて、スイッチング素子Ｓ３のみがオン状態となり、直流電源Ｂ１の電圧Ｖ_Sが直に行電極Ｘに印加される。これにより、行電極Ｘ上の電圧は図６に示す如く電圧Ｖ_Sとなる。次に、論理レベル"１"のスイッチ信号ＳＷ２に応じてスイッチング素子Ｓ２のみがオン状態となり、行電極Ｘ及びＹ間の負荷容量Ｃ₀に蓄えられていた電荷に伴う電流がコイルＬ２、ダイオードＤ２を介してコンデンサＣ１に流れ込む。従って、行電極Ｘ上の電圧は図６に示す如く徐々に下降して行く。
【００４２】
以上の如き動作により、図６に示す如き波形を有する正極性の第２リセットパルスＲＰ₂が行電極Ｘ上に生成される。その後、維持パルス発生回路ＩＹは、図６に示す如きスイッチングシーケンスＳＲ_Yに従って推移するスイッチング信号ＳＷ１１〜ＳＷ１４及びＳＷ１６に応じて、第３リセットパルスＲＰ₃を発生する。すなわち、先ず、論理レベル"１"のスイッチ信号ＳＷ１１に応じて、スイッチング素子Ｓ１１のみがオン状態となる。この際、コンデンサＣ２に蓄えられていた電荷に伴う電流がコイルＬ３、ダイオードＤ３、スイッチング素子Ｓ１１、スイッチング素子Ｓ１５及びＳ２１を介して行電極Ｙに流れ込む。これにより、行電極Ｙ上の電圧は上昇して行く。次に、論理レベル"１"のスイッチ信号ＳＷ１３に応じて、スイッチング素子Ｓ１３のみがオン状態となり、直流電源Ｂ３の電圧Ｖ_Sが直に行電極Ｙに印加される。これにより、行電極Ｙ上の電圧は電圧Ｖ_Sになる。次に、論理レベル"１"のスイッチ信号ＳＷ１２に応じてスイッチング素子Ｓ１２のみがオン状態となり、行電極Ｘ及びＹ間の負荷容量Ｃ₀に蓄えられていた電荷に伴う電流がコイルＬ４、ダイオードＤ４を介してコンデンサＣ２に流れ込む。これにより、行電極Ｙ上の電圧は図６に示す如く徐々に低下して行く(共振立ち下がり区間Ｔb1)。そして、この電圧低下中に、スイッチ信号ＳＷ１６が論理レベル"１"に切り換わる。すると、抵抗Ｒ２及びダイオードＤ１０からなる直列回路がライン１２上に接続され、この間、行電極Ｙ上における電圧低下は図６に示す如く更に緩やかなものとなる(抵抗立ち下がり区間Ｔb2)。
【００４３】
以上の如き動作により、図６に示す如く、その立ち下がり区間(Ｔb1＋Ｔb2)での電圧値の変化率が第２リセットパルスＲＰ₂の立ち下がり区間での電圧値の変化率よりも緩やかな第３リセットパルスＲＰ₃が全ての行電極Ｙ上に印加される。かかる第３リセットパルスＲＰ₃が全ての行電極Ｙ上に印加されると、全放電セル内においてリセット放電が生起され、その放電空間内にプライミング粒子が発生する。更に、第３リセットパルスＲＰ₃の立ち下がり区間(Ｔb1＋Ｔb2)において微弱な放電が生起され、全放電セル内には、ＳＦ１のアドレス行程Ｗcでの選択放電を正しく生起させるべき適量の壁電荷が形成されるようになる。
【００４４】
尚、上記実施例においては、第３リセットパルスＲＰ₃及び維持パルスＩＰ_YEの立ち下がり区間での電圧値の変化率を緩やかにするにあたり、主に、抵抗立ち下がり区間Ｔb2でその電圧値の変化率を緩やかにしている。しかしながら、共振立ち下がり区間Ｔb1のみ、あるいは、この共振立ち下がり区間Ｔb1及び抵抗立ち下がり区間Ｔb2の両方で、電圧推移を緩やかにしても良い。
【００４５】
図８は、本発明の他の実施例によるプラズマディスプレイ装置の構成を示す図である。
尚、図８に示されるプラズマディスプレイ装置においては、Ａ／Ｄ変換器１、画素駆動データ生成回路３０、メモリ４、アドレスドライバ６、第１サスティンドライバ７及びＰＤＰ１０なる構成は図１に示されるものと同一であるので、その説明は省略する。更に、図８に示すプラズマディスプレイ装置では、駆動制御回路２'が図２〜図４にて説明した駆動方法に従ってＰＤＰ１０を駆動する点も図１に示されるプラズマディスプレイ装置と同様であるので、その説明も省略する。
【００４６】
すなわち、図８に示すプラズマディスプレイ装置は、図１に示す装置に、パネル温度センサ８１、累積表示時間タイマ８２、発光負荷測定回路８３、及び点灯状態反転検出回路８４を追加したものである。更に、図１に示す及び第２サスティンドライバ８に代わり、図９に示す如き内部構成を有する第２サスティンドライバ８'を採用している。
【００４７】
第２サスティンドライバ８'は、リセットパルス発生回路ＲＹ'を除く、維持パルス発生回路ＩＹ及び走査パルス発生回路ＳＹ各々の構成は、図５に示す第２サスティンドライバ８のものと同一である。上記リセットパルス発生回路ＲＹ'では、図５に示すリセットパルス発生回路ＲＹにおいて用いられている抵抗Ｒ２に代わり、駆動制御回路２'から供給された電圧変化率調整信号Ｖ_Cに応じてその抵抗値を変更する可変抵抗ＶＬを採用している。
【００４８】
上記パネル温度センサ８１は、ＰＤＰ１０の近傍位置に設置されており、このＰＤＰ１０のパネル温度を検出して得たパネル温度情報を駆動制御回路２'に供給する。累積表示時間タイマ８２は、このプラズマディスプレイ装置の製造後、第１回目の電源投入によって最初の画像表示が為されてから現時点までの画像表示時間の累積を計時し、その累積表示時間を示す情報を駆動制御回路２'に供給する。発光負荷測定回路８３は、画素駆動データ生成回路３０から供給された画素駆動データＧＤに基づいて、１つのサブフィールド内において維持放電発光する放電セルの数を求め、これを発光負荷の大きさを表す発光負荷情報として駆動制御回路２'に供給する。点灯状態反転検出回路８４は、先ず、上記画素データＰＤに基づき、ＰＤＰ１０の全放電セルの内から所定時間に亘り連続して"点灯放電セル"状態になる放電セルの各々を求める。ここで、かかる放電セルに隣接して形成されている放電セルが"消灯放電セル"状態から"点灯放電セル"状態に推移したら、点灯状態反転検出回路８４は、点灯状態反転検出信号を駆動制御回路２'に供給する。
【００４９】
駆動制御回路２'は、上記パネル温度情報、累積表示時間情報、発光負荷情報、又は点灯状態反転検出信号に基づき、各サブフィールドのアドレス行程Ｗcの直前にＰＤＰ１０に印加する駆動パルス(維持パルスＩＰ_YE、第３リセットパルスＲＰ₃)の立ち下がり区間での電圧値の変化率を制御する。
例えば、駆動制御回路２'は、ＰＤＰ１０のパネル温度が比較的高い、又は累積表示時間が大、又は発光負荷が大きい、あるいは上記点灯状態反転検出信号の発生頻度が高いほど、リセットパルス発生回路ＲＹ'の可変抵抗ＶＬの抵抗値を高くする。すると、可変抵抗ＶＬの抵抗値に応じた分だけ、一斉リセット行程Ｒcの最後尾にて印加される第３リセットパルスＲＰ₃及び各発光維持行程Ｉcの最後尾に印加される維持パルスＩＰ_YE各々の抵抗立ち下がり区間Ｔb2での電圧値の変化率が緩やかになる。この際、立ち下がり区間Ｔb2での電圧推移が緩やかになるほど、この立ち下がり区間で生じる放電が弱くなり、消滅する壁電荷の量も減少する。つまり、ＰＤＰ１０のパネル温度、累積表示時間、発光負荷の大きさ、又は上記点灯状態反転検出信号の発生頻度等の状況に応じて、上記立ち下がり区間において消滅させる壁電荷の量を調整することが出来るのである。
【００５０】
よって、図８及び図９に示す構成によれば、上述した如き各種状況に追従させて、各放電セル内に残留する壁電荷の量を、アドレス行程Ｗcの選択放電を適切に生起させるべき適量に調整することが可能となる。
尚、上記実施例においては、可変抵抗ＶＬの抵抗値を制御することにより、第３リセットパルスＲＰ₃及び維持パルスＩＰ_YE各々の抵抗立ち下がり区間Ｔb2での電圧値の変化率を調整しているが、かかる調整方法に限定されるものではない。
【００５１】
例えば、図１０に示す如く、維持パルスＩＰ_YE(又は第３リセットパルスＲＰ₃)の抵抗立ち下がり区間Ｔb2の期間自体をＰＤＰ１０のパネル温度、累積表示時間、発光負荷の大きさ、又は上記点灯状態反転検出信号の発生頻度に応じて調整しても良い。つまり、図７(又は図６)に示す如きスイッチングシーケンスＳＳ_YE(又はＳＲ_Y)に従って維持パルスＩＰ_YE(又は第３リセットパルスＲＰ₃)を生成するにあたり、駆動制御回路２'は、スイッチング信号ＳＷ１６の論理レベル"１"である期間を変更する。例えば、ＰＤＰ１０のパネル温度が高い、又は累積表示時間が大、又は発光負荷が大きい、あるいは上記点灯状態反転検出信号の発生頻度が高い場合には、図１０(ａ)に示す如くスイッチング信号ＳＷ１６の論理レベル"１"である期間を長くして抵抗立ち下がり区間Ｔb2の期間を長くする。これにより、抵抗立ち下がり区間Ｔb2において生起させる放電が弱くなり、壁電荷の消滅量が少なくなる。一方、ＰＤＰ１０のパネル温度が低い、又は累積表示時間が小、又は発光負荷が小さい、あるいは上記点灯状態反転検出信号の発生頻度が低い場合には、図１０(ｂ)に示す如くスイッチング信号ＳＷ１６の論理レベル"１"である期間を短くすることにより、抵抗立ち下がり区間Ｔb2の期間を図１０(ａ)に比して短くする。これにより、上記抵抗立ち下がり区間Ｔb2において生起させる放電が強くなり、壁電荷の消滅量が多くなる。
【００５２】
又、維持パルスＩＰ_YE(又は第３リセットパルスＲＰ₃)の抵抗立ち下がり区間Ｔb2を変更する代わりに、維持パルスＩＰ_YE(又は第３リセットパルスＲＰ₃)のパルス幅自体を変更するようにしても良い。つまり、図７(又は図６)に示す如きスイッチングシーケンスＳＳ_YE(又はＳＲ_Y)に従って維持パルスＩＰ_YE(又は第３リセットパルスＲＰ₃)を生成するにあたり、駆動制御回路２'は、スイッチング信号ＳＷ１３の論理レベル"１"である期間を変更する。例えば、ＰＤＰ１０のパネル温度が低い、又は累積表示時間が短い、又は発光負荷が小さい、あるいは上記点灯状態反転検出信号の発生頻度が低い場合には、図１１(ａ)に示す如くスイッチング信号ＳＷ１６の論理レベル"１"である期間を短くして維持パルスＩＰ_YE(又は第３リセットパルスＲＰ₃)のパルス幅を短くする。一方、ＰＤＰ１０のパネル温度が高い、又は累積表示時間が大、又は発光負荷が大きい、あるいは上記点灯状態反転検出信号の発生頻度が高い場合には、図１１(ｂ)に示す如くスイッチング信号ＳＷ１６の論理レベル"１"である期間を図１１(ａ)に比して短くする。これにより行電極上に印加される維持パルスＩＰ_YE(又は第３リセットパルスＲＰ₃)のパルス幅は、図１１(ａ)に比して長くなる。すなわち、ＰＤＰ１０のパネル温度が高い、又は累積表示時間が長い、又は発光負荷が大きい、あるいは上記点灯状態反転検出信号の発生頻度が高い場合には、図１１(ｂ)に示す如く、行電極Ｙに電圧Ｖsを印加しつづける時間を長くして壁電荷の形成量を増やすのである。
【００５３】
又、上述した如き維持パルスＩＰ_YE(又は第３リセットパルスＲＰ₃)のパルス幅の変更、及び立ち下がり区間での電圧値の変化率の変更動作を併用して実行するようにしても良い。
又、上記実施例においては、サブフィールド法に基づく階調駆動として、図２〜図４に示す如き階調駆動方法を採用しているが、本発明が適用される階調駆動方法としてはこれに限定されるものではない。
【００５４】
又、上記実施例においては、サブフィールド法として、予め全放電セル内に壁電荷を形成させておき(一斉リセット行程Ｒc)、各放電セル内の壁電荷を入力映像信号に応じて選択的に消去する(アドレス行程Ｗc)という、いわゆる選択消去アドレス法を採用している。しかしながら、本発明は、サブフィールド法として、予め全放電セル内の壁電荷を消滅させておき、入力映像信号に応じて各放電セル内に選択的に壁電荷を形成させる、いわゆる選択書込アドレス法を採用したものにも同様に適用可能である。
【００５５】
【発明の効果】
以上詳述した如く、本発明においては、一斉リセット行程及び発光維持行程各々の最後尾で放電を生起させるべく印加する最終のリセットパルス及び維持パルスの立ち下がり区間での電圧値の変化率をその直前に印加するパルスよりも緩やかにしている。かかる構成により、上記一斉リセット行程及び発光維持行程各々の最後尾に印加される最終のリセットパルス及び維持パルス各々の立ち下がり区間で生じる放電が弱まる。従って、パネル温度、発光負荷の大きさ、経年変化等の影響により放電セル内に多くの壁電荷が形成されてしまう場合においても、上記立ち下がり区間で生じる放電によって適切な量だけ壁電荷を消失させることが可能となる。よって、アドレス行程の直前に、壁電荷の残留量を適量に調整することが出来るので、このアドレス行程では入力映像信号に対応した適切な選択放電が生起されるようになる。
【００５６】
従って、本発明によれば、パネルの温度、発光負荷の大きさ、経年変化等に拘わらず、常時、入力映像信号に対応した良好な画像表示を行うことが可能となる。
【図面の簡単な説明】
【図１】本発明によるプラズマディスプレイ装置の概略構成を示す図である。
【図２】画素駆動データ生成回路３０のデータ変換テーブル、及び１フィールド表示期間内での発光駆動パターンの一例を示す図である。
【図３】発光駆動フォーマットの一例を示す図である。
【図４】ＰＤＰ１０に印加される各種駆動パルスと、その印加タイミングの一例を示す図である。
【図５】図１に示す第１サスティンドライバ７及び第２サスティンドライバ８各々の内部構成の一例を示す図である。
【図６】ＰＤＰ１０に印加される各種リセットパルスと、各リセットパルスを生成する際のスイッチングシーケンスの一例を示す図である。
【図７】ＰＤＰ１０に印加される各種維持パルスと、各維持パルスを生成する際のスイッチングシーケンスの一例を示す図である。
【図８】本発明の他の実施例によるプラズマディスプレイ装置の構成を示す図である。
【図９】図８に示す第１サスティンドライバ７及び第２サスティンドライバ８'各々の内部構成の一例を示す図である。
【図１０】図８に示すプラズマディスプレイ装置において、維持パルスＩＰ_YE又は第３リセットパルスＲＰ₃の立ち下がり区間長を変更する際のスイッチングシーケンスの一例を示す図である。
【図１１】図８に示すプラズマディスプレイ装置において、維持パルスＩＰ_YE又は第３リセットパルスＲＰ₃のパルス幅を変更する際のスイッチングシーケンスの一例を示す図である。
【主要部分の符号の説明】
２、２' 駆動制御回路
６アドレスドライバ
７第１サスティンドライバ
８、８' 第２サスティンドライバ
１０ＰＤＰ
８１パネル温度センサ
８２累積表示時間タイマ
８３発光負荷測定回路
８４点灯状態反転検出回路[0001]
[Technical field to which the invention belongs]
The present invention relates to a method for driving a matrix display type plasma display panel.
[0002]
[Prior art]
As one of such matrix display type plasma display panels (hereinafter referred to as PDP), an AC discharge type PDP is known.
The AC discharge type PDP includes a plurality of column electrodes and a plurality of row electrode pairs arranged so as to cross each of the column electrodes across a discharge space in which a discharge gas is sealed. At each intersection of each row electrode pair and column electrode including this discharge space, a discharge cell that emits red light, a discharge cell that emits green light, or a discharge cell that emits blue light is formed at the time of discharge. .
[0003]
At this time, each discharge cell emits light by utilizing a discharge phenomenon, and therefore has only two states of “lighting state” and “lighting state” that emit light with a predetermined luminance. In other words, only the luminance for two gradations can be expressed. Therefore, using such a discharge cell, gradation driving using the subfield method is performed in order to realize halftone luminance display corresponding to the input video signal.
[0004]
In the subfield method, a display period of one field is divided into N subfields, and a period in which the discharge cells are to be continuously lit (or turned off) is allocated in advance to each subfield. Then, for each subfield, each discharge cell is lit or extinguished according to the input video signal only during the period assigned to that subfield. As a result, a combination of subfields that cause light emission within one field display period allows 2 ^N Various intermediate luminances can be expressed in the stage (N: number of subfields) (hereinafter referred to as gradation).
[0005]
Here, when performing gradation driving based on the subfield method, a driving device (not shown) applies various driving pulses to the PDP to cause various discharges in each of the discharge cells. . That is, first, the drive device generates a reset discharge in all the discharge cells by applying a reset pulse to the row electrode pair of the PDP. At this time, a predetermined amount of wall charges is uniformly formed in all the discharge cells by the reset discharge. Next, the driving device selectively erases and discharges the discharge cells sequentially for one horizontal scanning line (hereinafter referred to as one display line) according to the input video signal. At this time, the wall charge remaining in the discharge cell disappears in the discharge cell in which the selective erasing discharge has occurred, and this discharge cell is set as a “light-off discharge cell”. On the other hand, in the discharge cell in which the selective erasing discharge has not occurred, the wall charge formed by the reset discharge remains as it is, so that this discharge cell is set as a “lighting discharge cell”. Next, the driving device applies a sustain pulse alternately and simultaneously between all the row electrode pairs for the number of times corresponding to each subfield. In response to the application of the sustain pulse, only the discharge cells in which the wall charges remain, that is, the discharge cells set as “lighting discharge cells”, are repeatedly subjected to the sustain discharge for a period corresponding to the subfield, and this sustain discharge is accompanied. Maintain the light emission state. It should be noted that no discharge occurs in the discharge cell set as the “light-off discharge cell”, and the light-off state is maintained for a period corresponding to the subfield.
[0006]
However, in the PDP, the amount of wall charges formed by various discharges as described above does not become constant due to panel temperature fluctuations, display luminance transitions, secular changes, etc., so that the discharge intensity varies and the display quality varies. There was a problem of deterioration.
[0007]
[Problems to be solved by the invention]
The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a plasma display panel driving apparatus capable of always displaying a good image.
[0008]
[Means for Solving the Problems]
2. The plasma display panel driving apparatus according to claim 1, further comprising: a plurality of row electrode pairs corresponding to display lines; and a plurality of column electrodes arranged to cross each of the row electrode pairs. A plasma display panel driving apparatus for driving a plasma display panel in which discharge cells that carry pixels at each intersection of the column electrodes are driven for each of a plurality of subfields constituting one field display period of a video signal. In each of the subfields, a reset pulse is repeatedly applied to each of all the row electrode pairs to repeatedly reset and discharge all of the discharge cells, thereby turning on and off each of the discharge cells. Resetting means for initializing to one of the discharge cell states, and in each of the subfields A scan pulse is applied to one row electrode of a pair of row electrodes and a pixel data pulse corresponding to the video signal is applied to the column electrode to selectively discharge each of the discharge cells, thereby The address means for setting one of the lit discharge cell state and the unlit discharge cell state, and applying the sustain pulse to each of the row electrode pairs in each of the subfields a number of times corresponding to the subfield. A light-emission sustaining unit that repeatedly sustains and discharges only the discharge cells in the lit-up discharge cell state, and a voltage drop at the last sustain pulse of each of the sustain pulses applied in each subfield section Discharge occurs in the Is a first interval in which the voltage drops at the same rate of change as the voltage changes with time in the immediately preceding sustain pulse falling interval, and the voltage gradually at a rate of change lower than that of the first interval. And a second interval that reaches a state of the lowest potential.
[0009]
The plasma display panel driving apparatus according to claim 2, further comprising: a plurality of row electrode pairs corresponding to display lines; and a plurality of column electrodes arranged to cross each of the row electrode pairs. A plasma display panel driving apparatus that drives a plasma display panel in which discharge cells that carry pixels at each intersection of a pair and the column electrode are driven for each of a plurality of subfields constituting one field display period of a video signal. And repeating each of all the row electrode pairs in at least one of each of the subfields. Each has the same waveform In each of the subfields, reset means for initializing each of the discharge cells to one of a lighted discharge cell state and a lighted discharge cell state by applying a reset pulse to repeatedly reset discharge all the discharge cells. The discharge cells are selectively discharged by applying a scan pulse to one row electrode of the row electrode pair and applying a pixel data pulse corresponding to the video signal to the column electrode. By applying a sustaining pulse to each of the row electrode pairs in each of the subfields for the number of times corresponding to the subfield in each of the subfields, and the address means for setting either the lighted discharge cell state or the extinguished discharge cell state Sustained light emission in which only the discharge cells in the lighting discharge cell state are repeatedly sustained and discharged. Trailing edge has a stage, and the voltage drops in the final reset pulse of said reset pulse each applied in subfields of the 1 Discharge occurs in the Is a first period in which the voltage decreases at the same rate of change as the voltage changes with time in the immediately preceding falling edge of the reset pulse, and the voltage gradually at a rate of change lower than that of the first period. And a second interval that reaches a state of the lowest potential.
[0010]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
FIG. 1 is a diagram showing a schematic configuration of a plasma display device according to the present invention.
In FIG. 1, a plasma display panel PDP 10 includes m column electrodes D. ₁ ~ D _m And n row electrodes X arranged so as to cross each of these column electrodes. ₁ ~ X _n And row electrode Y ₁ ~ Y _n It has. These row electrodes X ₁ ~ X _n And row electrode Y ₁ ~ Y _n Is a pair of row electrodes X, respectively. _i (1 ≦ i ≦ n) and Y _i (1 ≦ i ≦ n) is responsible for the first display line to the nth display line in the PDP 10. A discharge space in which a discharge gas is sealed is formed between the column electrode D and the row electrodes X and Y. A structure in which a discharge cell emitting discharge light in red, a discharge cell emitting discharge light in green, or a discharge cell emitting discharge light in blue is formed at each intersection of each row electrode pair and column electrode including the discharge space. It has become.
[0011]
The A / D converter 1 samples an analog input video signal in accordance with the clock signal supplied from the drive control circuit 2, and converts it into, for example, 4-bit pixel data PD corresponding to each pixel. The pixel drive data generation circuit 30 converts the 4-bit pixel data PD into 14-bit pixel drive data GD according to the data conversion table as shown in FIG. The memory 4 sequentially writes the pixel drive data GD in accordance with the write signal supplied from the drive control circuit 2. When writing for one screen (n rows and m columns) is completed by such writing operation, the memory 4 stores the pixel drive data GD for the one screen. _11-nm Are divided and read for each bit digit, and are sequentially supplied to the address driver 6 for each row (m). That is, first, the memory 4 stores the pixel drive data GD. _11-nm Only the first bit of each is extracted, and these are extracted as pixel drive data bits DB1. _11-nm These are sequentially supplied to the address driver 6 line by line. Next, the memory 4 stores the pixel drive data GD. _11-nm Only the second bit of each is extracted, and these are extracted as pixel drive data bits DB2 _11-nm These are sequentially supplied to the address driver 6 line by line. Hereinafter, similarly, the memory 4 stores the pixel drive data GD. _11-nm 3rd to 14th bits are extracted, and pixel drive data bit DB3 for each bit is extracted. _11-nm Are read as DB14, and these are sequentially supplied to the address driver 6 line by line.
[0012]
The drive control circuit 2 generates a clock signal for the A / D converter 1 and a write / read signal for the memory 4 in synchronization with the horizontal and vertical synchronization signals in the input video signal. Further, the drive control circuit 2 generates various timing signals for driving and controlling the address driver 6, the first sustain driver 7 and the second sustain driver 8 in synchronization with the horizontal and vertical synchronization signals.
[0013]
The address driver 6 generates m pixel data pulses having voltages corresponding to the logical levels of the pixel drive data bits DB for each row read from the memory 4 and outputs them to the column electrode D of the PDP 10. ₁ ~ D _m Respectively. Each of the first sustain driver 7 and the second sustain driver 8 generates various drive pulses that cause various discharges to occur in the discharge cells of the PDP 10, and the row electrode X of the PDP 10. ₁ ~ X _n And Y ₁ ~ Y _n Apply to. The drive control circuit 2 controls each of the address driver 6, the first sustain driver 7 and the second sustain driver 8 so as to drive the PDP 10 in gray scale according to the light emission drive format as shown in FIG.
[0014]
In the light emission drive format shown in FIG. 3, the display period of one field is divided into 14 subfields SF1 to SF14, and the PDP 10 is driven in each subfield. At this time, the address process Wc and the light emission sustain process Ic are performed in each subfield, and the simultaneous reset process Rc is performed only in the first subfield SF1. Further, the erasing process E is performed only in the last subfield SF14.
[0015]
FIG. 4 shows various drive pulses applied to the PDP 10 by the address driver 6, the first sustain driver 7 and the second sustain driver 8 in the simultaneous reset process Rc, address process Wc, light emission sustain process Ic and erase process E, respectively. It is a figure which shows the application timing.
First, in the simultaneous reset process Rc performed in the first subfield SF1, each of the first sustain driver 7 and the second sustain driver 8 is connected to the row electrode X of the PDP 10. ₁ ~ X _n And Y ₁ ~ Y _n A first reset pulse RP having a waveform as shown in FIG. _x1 And RP _Y1 Are simultaneously applied. As a result, all discharge cells in the PDP 10 are reset and discharged, and a predetermined amount of wall charges are uniformly formed in each discharge cell. The first reset pulse RP _x1 And RP _Y1 Immediately after the application of the first sustain driver 7, the first sustain driver 7 generates a second reset pulse RP as shown in FIG. ₂ Row electrode X ₁ ~ X _n Are simultaneously applied to each of the above. Further, this second reset pulse RP ₂ Immediately after the application of the second sustain driver 8, the second sustain driver 8 generates a third reset pulse RP as shown in FIG. _Three Row electrode Y ₁ ~ Y _n Are simultaneously applied to each of the above. At this time, the second reset pulse RP ₂ And the third reset pulse RP _Three Each time is applied, a reset discharge is generated in each discharge cell, and a desired amount of priming particles is formed in the discharge space.
[0016]
Next, in the address process Wc, the address driver 6 generates a pixel data pulse having a voltage corresponding to the logic level of each pixel drive data bit DB supplied from the memory 4 for each row (m). A pixel data pulse group DP composed of m pixel data pulses is converted into a column electrode D. ₁ ~ D _m Apply to. That is, the address driver 6 performs the pixel drive data bit DB1 in the address step Wc of the subfield SF1. _11-nm A pixel data pulse group DP1 having a voltage corresponding to each logic level is divided into one display line (DP1). ₁ , DP1 ₂ , DP1 _Three ... DP1 _n ) Sequentially, column electrode D ₁ ~ D _m Apply to. In the address step Wc of the subfield SF2, the pixel drive data bit DB2 is used. _11-nm A pixel data pulse group DP2 having a voltage corresponding to each logic level is divided into one display line (DP2 ₁ , DP2 ₂ , DP2 _Three ... DP2 _n ) Sequentially, column electrode D ₁ ~ D _m Apply to. Similarly, in the address process Wc of each of the subfields SF3 to SF14, the address driver 6 performs the pixel drive data bit DB (DB3 _11-nm ~ DB14 _11-nm ) A pixel data pulse group DP (DP3 to DP14) 2 having a voltage corresponding to each logic level is sequentially applied to one display line by one column electrode D. ₁ ~ D _m Apply to. The address driver 6 generates a low voltage (0 volt) when the pixel drive data bit DB is at a logic level “0”, and generates a high voltage pixel data pulse when the pixel level is “1”.
[0017]
Further, in the address process Wc, the second sustain driver 8 generates the scan pulse SP as shown in FIG. 4 at the same timing as the application timing of each pixel data pulse group DP, and this is generated as the row electrode Y. ₁ ~ Y _n Apply sequentially to. At this time, discharge (selective erasure discharge) is selectively generated only in the discharge cells at the intersection between the “row” to which the scan pulse SP is applied and the “column” to which the high-voltage pixel data pulse is applied. Wall charges remaining in the discharge cells are erased. Here, the discharge cell in which the selective erasing discharge is generated and the wall charge is lost is set to a “light-off discharge cell” state. On the other hand, since wall charges remain in the discharge cells in which the selective erasing discharge has not occurred, this discharge cell is set to a “lighting discharge cell” state.
[0018]
That is, by executing the addressing step Wc, light emitting cells that discharge and emit light in a light emission sustaining step Ic described later and non-light emitting cells that remain in an extinguished state are alternatively set according to pixel data. Pixel data is written to the discharge cells.
Next, in the light emission sustaining process Ic performed in each of the subfields SF1 to SF14, the first sustain driver 7 and the second sustain driver 8 are connected to the row electrode X. ₁ ~ X _n And Y ₁ ~ Y _n In contrast, as shown in FIG. _X And IP _Y Is repeatedly applied. Note that the number of sustain pulses IP applied in the light emission sustaining step Ic differs for each subfield as shown in FIG.
[0019]
That is, when the number of times of application in the light emission sustaining process Ic in the subfield SF1 is “1”,
SF1: 1
SF2: 3
SF3: 5
SF4: 8
SF5: 10
SF6: 13
SF7: 16
SF8: 19
SF9: 22
SF10: 25
SF11: 28
SF12: 32
SF13: 35
SF14: 39
It is.
[0020]
At this time, only the discharge cells in which the wall charges remain, that is, the discharge cells set to the “lighting discharge cell” state in the addressing process Wc, are supplied with the sustain pulse IP. _X And IP _Y Each time is applied, sustain discharge is performed, and the light emission state associated with the sustain discharge is maintained for the number of discharges assigned to each subfield. Note that the last sustain discharge generated in the light emission sustaining process Ic for each subfield is a wall remaining in each discharge cell in order to appropriately generate the selective erasing discharge in the address process Wc of the next subfield. It also plays the role of adjusting the amount of charge to an appropriate amount.
[0021]
Here, whether or not each discharge cell is set to the “lighting discharge cell” state in the address process Wc is determined by the pixel drive data GD generated based on the input video signal. At this time, the patterns that can be taken as the 14-bit pixel drive data GD are 15 patterns as shown in FIG. As shown in FIG. 2, the pixel drive data GD has a bit pattern in which the number of bits having the logic level “1” is 1 or less in each of the first to 14th bits. Therefore, according to the driving using the pixel driving data GD, as shown by the black circles in FIG. 2, the selective erasing discharge is performed only in the address process Wc in one of the subfields SF1 to SF14. Is born. That is, the wall charges formed in all the discharge cells of the PDP 10 by the simultaneous reset process Rc remain until the selective erasure discharge occurs, so that the light emission is maintained in each of the continuous subfields existing in the period. A sustain discharge is generated in the process Ic. That is, each discharge cell is held in a “lighted discharge cell” state until the selective erasing discharge is performed within one field period, and continuously in a subfield (indicated by white circles) existing between them. It emits light.
[0022]
In the erasing process E performed only in the last subfield SF14, the address driver 6 generates an erasing pulse AP which is used as the column electrode D. _1-m To each of the above. Further, the second sustain driver 8 generates an erase pulse EP simultaneously with the application timing of the erase pulse AP, and generates the erase pulse EP. ₁ ~ Y _n Apply to each. By simultaneously applying these erasing pulses AP and EP, an erasing discharge is generated in all the discharge cells in the PDP 10, and the wall charges remaining in all the discharge cells are extinguished.
[0023]
Therefore, if driving according to the light emission driving format shown in FIG. 3 is performed using the pixel driving data GD having 15 patterns as shown in FIG.
{0, 1, 4, 9, 17, 27, 40, 56, 75, 97, 122, 150, 182, 217, 255}
Thus, the intermediate brightness for 15 stages can be expressed, and a display image corresponding to the input video signal appears on the screen of the PDP 10.
[0024]
FIG. 5 is a diagram showing an internal configuration of each of the first sustain driver 7 and the second sustain driver 8 that generate the reset pulse RP, the scan pulse SP, the sustain pulse IP, and the erase pulse EP.
As shown in FIG. 5, the first sustain driver 7 receives the reset pulse RP. _X Reset pulse generating circuit RX for generating the sustain pulse and the sustain pulse IP _X Sustain pulse generation circuit IX is provided for generating.
[0025]
The reset pulse generation circuit RX has a DC voltage V _R DC power source B2, generating switching element S7, and resistor R1. The positive terminal of the DC power supply B2 is set to the ground potential, and the negative terminal thereof is connected to the switching element S7. The switching element S7 is turned on only during the period when the switching signal SW7 supplied from the drive control circuit 2 is at the logic level “1”, and the voltage −V that is the negative terminal voltage of the DC power supply B2. _R Is applied to the row electrode X via the resistor R1.
[0026]
When the switching signal SW7 for sequentially switching the switching element S7 from the OFF state-ON state-OFF state according to the sequence shown in FIG. 6 is supplied from the drive control circuit 2, the reset pulse generating circuit RX is as shown in FIG. First reset pulse RP of negative polarity whose falling change is gradual _x1 Is generated.
Sustain pulse generating circuit IX has a DC voltage V _S DC power source B1, generating switching elements S1 to S4, coils L1 and L2, diodes D1 and D2, and a capacitor C1. The switching element S1 is turned on only while the switching signal SW1 supplied from the drive control circuit 2 is at the logic level “1”, and the potential on one end of the capacitor C1 is set to the row electrode via the coil L1 and the diode D1. Apply to X. The switching element S2 is turned on only while the switching signal SW2 supplied from the drive control circuit 2 is at the logic level “1”, and the potential on the row electrode X is supplied to the capacitor C1 via the coil L2 and the diode D2. Is applied to one end. The switching element S3 is turned on only during the period in which the switching signal SW3 supplied from the drive control circuit 2 is at the logic level “1”, and the voltage V generated by the DC power supply B1. _S Is applied to the row electrode X. The switching element S4 is turned on only while the switching signal SW4 supplied from the drive control circuit 2 is at the logic level “1”, and sets the row electrode X to the ground potential.
[0027]
The sustain pulse generation circuit IX has a switching sequence SS as shown in FIG. _X In accordance with switching signals SW1 to SW4 that change according to _X Is generated. That is, first, only the switching element S1 is turned on in response to the switch signal SW1 of the logic level “1”, and the current associated with the electric charge stored in the capacitor C1 passes through the coil L1, the diode D1, and the row electrode X It flows into the discharge cell. As a result, the voltage on the row electrode X gradually increases as shown in FIG. Next, only the switching element S3 is turned on in response to the switch signal SW3 of the logic level “1”, and the voltage V of the DC power supply B1 _S Is applied directly to the row electrode X. As a result, the voltage on the row electrode X becomes the voltage V as shown in FIG. _S It becomes. Next, only the switching element S2 is turned on in response to the switch signal SW2 having the logic level “1”, and the load capacitance C between the row electrodes X and Y is set. ₀ Current associated with the charge stored in the capacitor C1 flows into the capacitor C1 via the coil L2 and the diode D2. As a result, the voltage on the row electrode X gradually decreases as shown in FIG.
[0028]
The drive control circuit 2 includes the switching sequence SS _X As described above, the control according to the above is repeated periodically for the number of times corresponding to the number of discharges assigned to each subfield. Thus, sustain pulse generating circuit IX has sustain pulse IP having a waveform as shown in FIG. _X Is repeatedly generated as many times as the number of discharges assigned to each subfield as shown in FIG.
[0029]
On the other hand, the second sustain driver 8 has a reset pulse RP as shown in FIG. _Y The reset pulse generation circuit RY for generating the scan pulse SP, the scan pulse generation circuit SY for generating the scan pulse SP, and the sustain pulse IP _Y And IP _YE Sustain pulse generation circuit IY is provided for generating.
The reset pulse generation circuit RY has a DC voltage V _R DC power source B4 that generates power, switching elements S15 to S17, diode D10, resistors R2 and R3. The negative terminal of the DC power supply B4 is grounded, and the positive terminal is connected to the switching element S17. The switching element S17 is turned on only during a period in which the switching signal SW17 supplied from the drive control circuit 2 is at the logic level “1”, and the voltage V that is the positive terminal voltage of the DC power supply B4. _R Is applied on line 20 via resistor R3. The cathode end of the diode D10 is set to the ground potential. One end of the resistor R2 is connected to the anode end of the diode D10, and the other end is connected to the switching element S16. The switching element S16 is turned on only while the switching signal SW16 supplied from the drive control circuit 2 is at the logic level “1”, and connects the other end of the resistor R2 and the line 12.
[0030]
When the switching signal SW17 for sequentially switching the switching element S17 from the OFF state-ON state-OFF state as shown in FIG. 6 is supplied from the drive control circuit 2, the reset pulse generating circuit RY rises as shown in FIG. Positive first reset pulse RP that changes slowly _Y1 Is generated.
The scan pulse generation circuit SY is connected to each row electrode Y ₁ ~ Y _n Each is provided with a DC voltage V _h DC power supply B5 generating switching, switching elements S21 and S22, and diodes D5 and D6. The switching element S21 is turned on only while the switching signal SW21 supplied from the drive control circuit 2 is at the logic level “1”, and the positive terminal of the DC power supply B5 and the anode terminal of the diode D5 are connected to the row electrode Y. Connect to each. The switching element S22 is turned on only while the switching signal SW22 supplied from the drive control circuit 2 is at the logic level “1”, and the negative terminal of the DC power supply B5 and the cathode terminal of the diode D6 are connected to the row electrode Y. Connect to each. At this time, the drive control circuit 2 sequentially applies the switching signal SW21 having the logic level “0” and the switching signal SW22 having the logic level “1” to the row electrode Y. ₁ ~ Y _n The scanning pulse generation circuit SY corresponding to each is supplied. In the scan pulse generation circuit SY to which the switching signals SW21 and SW22 are supplied, the switching element S22 is turned on and S21 is turned off. As a result, a voltage −V as shown in FIG. 4 is formed on the row electrode Y corresponding to the scan pulse generating circuit SY. _h A negative-polarity scanning pulse SP is generated.
[0031]
The sustain pulse generating circuit IY has a DC voltage V _S DC power supply B3 that generates power, switching elements S11 to S14, coils L3 and L4, diodes D3 and D4, and a capacitor C2. The switching element S11 is turned on only while the switching signal SW11 supplied from the drive control circuit 2 is at the logic level “1”, and the potential on one end of the capacitor C2 is set to the line 12 via the coil L3 and the diode D3. Apply on top. The switching element S12 is turned on only while the switching signal SW12 supplied from the drive control circuit 2 is at the logic level “1”, and the potential on the line 12 is supplied to the capacitor C2 via the coil L4 and the diode D4. Is applied to one end. The switching element S13 is turned on only during the period when the switching signal SW13 supplied from the drive control circuit 2 is at the logic level “1”, and the voltage V generated by the DC power supply B3 is generated. _S Is applied on the line 12. The switching element S14 is turned on only while the switching signal SW14 supplied from the drive control circuit 2 is at the logic level “1”, and sets the line 12 to the ground potential.
[0032]
The sustain pulse generation circuit IY has a switching sequence SS as shown in FIG. _Y In accordance with switching signals SW11 to SW14 that change according to _Y Is generated. That is, first, only the switching element S11 is turned on in response to the switch signal SW11 having the logic level “1”. At this time, a current accompanying the charge stored in the capacitor C2 flows into the row electrode Y through the coil L3, the diode D3, the switching element S11, the switching elements S15 and S21. As a result, the voltage on the row electrode Y gradually increases as shown in FIG. Next, only the switching element S13 is turned on in response to the switch signal SW13 of the logic level “1”, and the voltage V of the DC power supply B3 _S Is applied directly to the row electrode Y. As a result, the voltage on the row electrode Y is set to the voltage V as shown in FIG. _S It becomes. Next, only the switching element S12 is turned on in response to the switch signal SW12 having the logic level “1”, and the load capacitance C between the row electrodes X and Y is set. ₀ The current accompanying the charge stored in the capacitor flows into the capacitor C2 via the coil L4 and the diode D4. As a result, the voltage on the row electrode Y gradually decreases as shown in FIG.
[0033]
The drive control circuit 2 includes the switching sequence SS _Y As described above, the control according to the above is repeated periodically for the number of times corresponding to the number of discharges assigned to each subfield. Thus, sustain pulse generating circuit IY has sustain pulse IP having a waveform as shown in FIG. _Y Is repeatedly generated as shown in FIG. However, the drive control circuit 2 does not change the switching sequence SS as shown in FIG. 7 only at the end of the light emission sustaining process Ic. _YE The control according to is executed. Thereby, sustain pulse generating circuit IY has the last sustain pulse IP among the sustain pulses repeatedly generated in the light emission sustain process Ic of each of subfields SF1 to SF14. _YE Only occurs.
[0034]
Below, sustain pulse IP _YE The generation | occurrence | production operation | movement is demonstrated referring FIG.
Switching sequence SS above _YE In accordance with the control according to FIG. 1, first, the switch signal SW11 having the logic level “1” is supplied to the sustain pulse generation circuit IY, and only the switching element S11 is turned on. At this time, a current accompanying the charge stored in the capacitor C2 flows into the row electrode Y through the coil L3, the diode D3, the switching element S11, the switching elements S15 and S21. As a result, the voltage on the row electrode Y rises. Next, only the switching element S13 is turned on in response to the switch signal SW13 of the logic level “1”, and the voltage V of the DC power supply B3 _S Is applied directly to the row electrode Y. As a result, the voltage on the row electrode Y becomes the voltage V _S become. Next, only the switching element S12 is turned on in response to the switch signal SW12 having the logic level “1”, and the load capacitance C between the row electrodes X and Y is set. ₀ The current accompanying the charge stored in the capacitor flows into the capacitor C2 via the coil L4 and the diode D4. As a result, the voltage on the row electrode Y gradually decreases as shown in FIG. 7 (resonance falling interval Tb1). During this voltage drop, the drive control circuit 2 switches the switch signal SW12 to the logic level “0” and the switch signal SW16 to the logic level “1”. Then, a series circuit composed of the resistor R2 and the diode D10 is connected on the line 12, and during this time, the voltage drop on the row electrode Y becomes more gradual as shown in FIG. 7 (resistance falling section Tb2).
[0035]
Therefore, the sustain pulse IP _YE The rate of change of the voltage value in the falling period (Tb1 + Tb2) of the current is the sustain pulse IP applied immediately before _Y Or IP _X Compared to the rate of change of the voltage value in the falling interval Tb of
Here, the discharge (DS1, DS2 shown in FIG. 7) generated in response to the sustain pulse applied at the end of the light emission sustain process Ic is a discharge cell in order to appropriately generate a selective erasure discharge in the address process Wc. It also plays a role in adjusting the amount of wall charges remaining in the interior to an appropriate amount. However, the voltage transition in the falling section of the final sustain pulse is as steep as the other sustain pulses, and the wall charges remaining in the discharge cells immediately before the final sustain pulse is applied. When the amount is large, the following problems occur.
[0036]
For example, when the light emission load in one subfield (the number of discharge cells in which a sustain discharge is generated in one screen) is large, the waveform of the sustain pulse is distorted, and the amount of remaining wall charges increases, for example. In addition, when a discharge cell adjacent to a discharge cell in which a sustain discharge is generated for a predetermined time is changed from a light-off state to a light-on state, it is easy to discharge, so that a lot of wall charges are formed. As described above, when the amount of wall charge remaining in the discharge cell is large, the discharge DS2 generated in the falling period of the final sustain pulse in the light emission sustain process Ic becomes a relatively strong discharge, and a lot of wall charges are generated. Disappears. Therefore, there arises a problem that it becomes impossible to leave the wall charges in such an amount that the selective erasing discharge is appropriately generated in the address process Wc.
[0037]
On the other hand, when the wall charge remaining in the discharge cell is small, the following problem occurs. For example, when the number of discharge cells in which one of the sustain discharges is generated in one screen, that is, a so-called light emission load is small, the sustain pulse is not distorted, and the wall charges remaining in the discharge cells are reduced accordingly. Further, since it is difficult for discharge to occur in the discharge cell in which the sustain discharge is generated for a predetermined time, the amount of wall charges formed when the discharge is maintained again is small. Similarly, when the temperature of the PDP 10 becomes high or when the continuous display time by the PDP 10 becomes long, the discharge is hardly caused, so that the amount of wall charges formed by the sustain discharge is also reduced. As described above, when the final sustain discharge is generated in the light emission sustaining process Ic in a state where the amount of residual wall charges in the discharge cell is small, the last sustain pulse applied to cause the sustain discharge is generated. The discharge DS2 generated in the falling section is relatively weak, and a small amount of wall charges disappear. However, since the amount of wall charge remaining in the discharge cell is originally small at this time, even if only a small amount of wall charge disappears from it, a wall charge amount sufficient to cause the selective erasure discharge appropriately is secured. Difficult to do.
[0038]
Therefore, in the present invention, as shown in FIG. 7, the sustain pulse IP applied at the end of each light emission sustain process Ic. _YE The change rate of the voltage value in the falling period (Tb1 + Tb2) of _Y The rate of change of the voltage value in the falling section of the is made more gradual. In this way, the sustain pulse IP applied at the end of the light emission sustain process Ic. _YE When the voltage transition in the falling section is made gentle, the discharge DS2 generated in the falling section is weakened. Therefore, even if a large amount of wall charge remains in the discharge cell, the discharge DS2 becomes weak, so that the amount of disappearance of the wall charge is suppressed, and the selective discharge is appropriately generated in the address process Wc. It is possible to leave an appropriate amount of wall charges. In addition, when the amount of wall charge remaining in the discharge cell is small, the discharge DS2 generated in the falling section as described above becomes weaker, so that the appropriate amount of wall charge as described above remains. It becomes possible.
[0039]
Therefore, according to the present invention, it is possible to form an appropriate amount of wall charges that should cause the selective discharge in this address process Wc to occur correctly in each discharge cell immediately before each address process Wc. Therefore, appropriate selective discharge corresponding to the input video signal is generated in the address process Wc, so that deterioration in display quality can be suppressed.
[0040]
In the above embodiment, the sustain pulse IP applied at the end of the light emission sustain process Ic. _YE Only the rate of change of the voltage value in the falling section is made moderate. However, in the subfield SF1, the third reset pulse RP applied at the end of the simultaneous reset process Rc is further performed. _Three The rate of change of the voltage value in the falling interval is made moderate. The third reset pulse RP _Three Is generated in the sustain pulse generation circuit IY and the reset pulse generation circuit RY, and the second reset pulse RP ₂ Is generated by the sustain pulse generation circuit IX.
[0041]
That is, sustain pulse generating circuit IX has a switching sequence SR as shown in FIG. _X In response to the switching signals SW1 to SW4 that change according to the second reset pulse RP ₂ Is generated. That is, first, only the switching element S1 is turned on in response to the switch signal SW1 of the logic level “1”, and the current associated with the charge stored in the capacitor C1 is passed through the coil L1, the diode D1, and the row electrode X. It flows into the discharge cell. Thereby, the voltage on the row electrode X gradually increases as shown in FIG. Next, only the switching element S3 is turned on in response to the switch signal SW3 of the logic level “1”, and the voltage V of the DC power supply B1 _S Is applied directly to the row electrode X. As a result, the voltage on the row electrode X becomes the voltage V as shown in FIG. _S It becomes. Next, only the switching element S2 is turned on in response to the switch signal SW2 having the logic level “1”, and the load capacitance C between the row electrodes X and Y is set. ₀ Current associated with the charge stored in the capacitor C1 flows into the capacitor C1 via the coil L2 and the diode D2. Therefore, the voltage on the row electrode X gradually decreases as shown in FIG.
[0042]
With the above operation, the positive second reset pulse RP having the waveform as shown in FIG. ₂ Are generated on the row electrode X. Thereafter, sustain pulse generating circuit IY has switching sequence SR as shown in FIG. _Y In response to the switching signals SW11 to SW14 and SW16 that change according to _Three Is generated. That is, first, only the switching element S11 is turned on in response to the switch signal SW11 having the logic level “1”. At this time, a current accompanying the charge stored in the capacitor C2 flows into the row electrode Y through the coil L3, the diode D3, the switching element S11, the switching elements S15 and S21. As a result, the voltage on the row electrode Y rises. Next, only the switching element S13 is turned on in response to the switch signal SW13 of the logic level “1”, and the voltage V of the DC power supply B3 _S Is applied directly to the row electrode Y. As a result, the voltage on the row electrode Y becomes the voltage V _S become. Next, only the switching element S12 is turned on in response to the switch signal SW12 having the logic level “1”, and the load capacitance C between the row electrodes X and Y is set. ₀ The current accompanying the charge stored in the capacitor flows into the capacitor C2 via the coil L4 and the diode D4. As a result, the voltage on the row electrode Y gradually decreases as shown in FIG. 6 (resonance falling interval Tb1). During this voltage drop, the switch signal SW16 is switched to the logic level “1”. Then, a series circuit composed of the resistor R2 and the diode D10 is connected on the line 12, and during this time, the voltage drop on the row electrode Y becomes more gradual as shown in FIG. 6 (resistance falling section Tb2).
[0043]
With the above operation, as shown in FIG. 6, the change rate of the voltage value in the falling section (Tb1 + Tb2) becomes the second reset pulse RP. ₂ The third reset pulse RP, which is gentler than the rate of change of the voltage value in the falling section of _Three Is applied to all the row electrodes Y. The third reset pulse RP _Three Is applied to all the row electrodes Y, a reset discharge is generated in all the discharge cells, and priming particles are generated in the discharge space. Furthermore, the third reset pulse RP _Three A weak discharge is generated in the falling period (Tb1 + Tb2) of the current period, and an appropriate amount of wall charges for correctly generating the selective discharge in the address process Wc of SF1 is formed in all the discharge cells.
[0044]
In the above embodiment, the third reset pulse RP _Three And sustain pulse IP _YE In order to moderate the rate of change of the voltage value in the falling period of the first, the rate of change of the voltage value is moderated mainly in the resistance falling period Tb2. However, the voltage transition may be moderated only in the resonance falling section Tb1 or in both the resonance falling section Tb1 and the resistance falling section Tb2.
[0045]
FIG. 8 is a diagram illustrating a configuration of a plasma display apparatus according to another embodiment of the present invention.
In the plasma display device shown in FIG. 8, the configuration of the A / D converter 1, the pixel drive data generation circuit 30, the memory 4, the address driver 6, the first sustain driver 7 and the PDP 10 is shown in FIG. The description thereof will be omitted. Further, in the plasma display device shown in FIG. 8, since the drive control circuit 2 ′ drives the PDP 10 according to the driving method described in FIGS. 2 to 4, it is the same as the plasma display device shown in FIG. The explanation is also omitted.
[0046]
That is, the plasma display device shown in FIG. 8 is obtained by adding a panel temperature sensor 81, a cumulative display time timer 82, a light emission load measuring circuit 83, and a lighting state inversion detection circuit 84 to the device shown in FIG. Further, instead of the second sustain driver 8 shown in FIG. 1, a second sustain driver 8 ′ having an internal configuration as shown in FIG. 9 is adopted.
[0047]
The configuration of each of sustain pulse generation circuit IY and scan pulse generation circuit SY except for reset pulse generation circuit RY ′ is the same as that of second sustain driver 8 ′ shown in FIG. In the reset pulse generation circuit RY ′, the voltage change rate adjustment signal V supplied from the drive control circuit 2 ′ is used instead of the resistor R2 used in the reset pulse generation circuit RY shown in FIG. _C A variable resistor VL that changes the resistance value according to the above is employed.
[0048]
The panel temperature sensor 81 is installed in the vicinity of the PDP 10 and supplies panel temperature information obtained by detecting the panel temperature of the PDP 10 to the drive control circuit 2 ′. The accumulated display time timer 82 counts the accumulated image display time from the first image display after the first power-on after the plasma display device is manufactured to the present time, and indicates the accumulated display time. Is supplied to the drive control circuit 2 ′. Based on the pixel drive data GD supplied from the pixel drive data generation circuit 30, the light emission load measurement circuit 83 obtains the number of discharge cells that emit sustain discharge in one subfield, and determines the number of light emission loads. This is supplied to the drive control circuit 2 ′ as light emission load information. The lighting state inversion detection circuit 84 first obtains each of the discharge cells that are continuously in the “lighting discharge cell” state for a predetermined time from all the discharge cells of the PDP 10 based on the pixel data PD. Here, when a discharge cell formed adjacent to the discharge cell transitions from the “lighted discharge cell” state to the “lighted discharge cell” state, the lighting state inversion detection circuit 84 controls driving of the lighting state inversion detection signal. Supply to circuit 2 '.
[0049]
Based on the panel temperature information, accumulated display time information, light emission load information, or lighting state inversion detection signal, the drive control circuit 2 ′ applies a drive pulse (sustain pulse IP) applied to the PDP 10 immediately before the address process Wc of each subfield. _YE , Third reset pulse RP _Three ) To control the rate of change of the voltage value in the falling interval.
For example, the drive control circuit 2 ′ has a reset pulse generation circuit RY as the panel temperature of the PDP 10 is relatively high, the accumulated display time is large, the light emission load is large, or the frequency of occurrence of the lighting state inversion detection signal is high. The resistance value of the variable resistor VL is increased. Then, the third reset pulse RP applied at the end of the simultaneous reset process Rc by the amount corresponding to the resistance value of the variable resistor VL. _Three And a sustain pulse IP applied at the end of each light emission sustain process Ic. _YE The rate of change of the voltage value in each resistance falling section Tb2 becomes gradual. At this time, as the voltage transition in the falling section Tb2 becomes gentler, the discharge generated in the falling section becomes weaker and the amount of wall charges that disappear is also reduced. That is, the amount of wall charge to be extinguished in the falling section can be adjusted according to the panel temperature of the PDP 10, the cumulative display time, the light emission load, or the frequency of occurrence of the lighting state inversion detection signal. It can be done.
[0050]
Therefore, according to the configuration shown in FIG. 8 and FIG. 9, the amount of wall charge remaining in each discharge cell is made to follow the various situations as described above, and the appropriate amount to appropriately cause the selective discharge in the address process Wc. It becomes possible to adjust to.
In the above embodiment, the third reset pulse RP is controlled by controlling the resistance value of the variable resistor VL. _Three And sustain pulse IP _YE Although the rate of change of the voltage value in each resistance falling section Tb2 is adjusted, it is not limited to such an adjustment method.
[0051]
For example, as shown in FIG. _YE (Or third reset pulse RP _Three The resistance falling period Tb2 itself may be adjusted according to the panel temperature of the PDP 10, the cumulative display time, the magnitude of the light emission load, or the occurrence frequency of the lighting state inversion detection signal. That is, the switching sequence SS as shown in FIG. 7 (or FIG. 6). _YE (Or SR _Y Sustain pulse IP according to _YE (Or third reset pulse RP _Three ), The drive control circuit 2 ′ changes the period during which the switching signal SW16 is at the logic level “1”. For example, when the panel temperature of the PDP 10 is high, the accumulated display time is large, the light emission load is large, or the occurrence frequency of the lighting state inversion detection signal is high, the switching signal SW16 is changed as shown in FIG. The period of the logic level “1” is lengthened and the period of the resistance falling section Tb2 is lengthened. As a result, the discharge generated in the resistance falling section Tb2 is weakened, and the amount of disappearance of wall charges is reduced. On the other hand, when the panel temperature of the PDP 10 is low, the cumulative display time is short, the light emission load is small, or the occurrence frequency of the lighting state inversion detection signal is low, the switching signal SW16 is switched as shown in FIG. By shortening the period in which the logic level is “1”, the period of the resistance falling section Tb2 is shortened as compared with FIG. Thereby, the discharge generated in the resistance falling section Tb2 becomes strong, and the amount of disappearance of wall charges increases.
[0052]
Also, sustain pulse IP _YE (Or third reset pulse RP _Three ), Instead of changing the resistance falling interval Tb2, the sustain pulse IP _YE (Or third reset pulse RP _Three ) Pulse width itself may be changed. That is, the switching sequence SS as shown in FIG. 7 (or FIG. 6). _YE (Or SR _Y Sustain pulse IP according to _YE (Or third reset pulse RP _Three ), The drive control circuit 2 ′ changes the period during which the switching signal SW13 is at the logic level “1”. For example, when the panel temperature of the PDP 10 is low, the cumulative display time is short, the light emission load is small, or the occurrence frequency of the lighting state inversion detection signal is low, the switching signal SW16 is changed as shown in FIG. The duration of the logic level “1” is shortened and the sustain pulse IP _YE (Or third reset pulse RP _Three ) Pulse width is shortened. On the other hand, when the panel temperature of the PDP 10 is high, the accumulated display time is large, the light emission load is large, or the occurrence frequency of the lighting state inversion detection signal is high, the switching signal SW16 is switched as shown in FIG. The period in which the logic level is “1” is made shorter than that in FIG. This causes sustain pulse IP applied on the row electrode. _YE (Or third reset pulse RP _Three ) Is longer than that in FIG. That is, when the panel temperature of the PDP 10 is high, the accumulated display time is long, the light emission load is large, or the occurrence frequency of the lighting state inversion detection signal is high, as shown in FIG. The amount of wall charge formation is increased by lengthening the time during which the voltage Vs is continuously applied.
[0053]
Also, the sustain pulse IP as described above _YE (Or third reset pulse RP _Three ) And the change operation of the change rate of the voltage value in the falling section may be executed in combination.
In the above embodiment, the gradation driving method as shown in FIGS. 2 to 4 is adopted as the gradation driving based on the subfield method. However, as the gradation driving method to which the present invention is applied, It is not limited to.
[0054]
In the above embodiment, as a subfield method, wall charges are formed in advance in all discharge cells (simultaneous reset process Rc), and the wall charges in each discharge cell are selectively selected according to the input video signal. A so-called selective erase address method of erasing (address process Wc) is employed. However, according to the present invention, as a subfield method, a so-called selective write address in which wall charges in all discharge cells are extinguished in advance and wall charges are selectively formed in each discharge cell in accordance with an input video signal. The same applies to those adopting the law.
[0055]
【Effect of the invention】
As described above in detail, in the present invention, the rate of change of the voltage value in the trailing edge of the last reset pulse and sustain pulse applied to cause discharge at the end of each of the simultaneous reset process and the light emission sustain process is shown as follows. It is gentler than the pulse applied immediately before. With such a configuration, the discharge generated in the trailing edge of each of the final reset pulse and the sustain pulse applied at the end of each of the simultaneous reset process and the light emission sustain process is weakened. Therefore, even when a large amount of wall charges are formed in the discharge cell due to the panel temperature, the size of the light emission load, aging, etc., the wall charges are lost by an appropriate amount due to the discharge generated in the falling section. It becomes possible to make it. Therefore, the remaining amount of the wall charges can be adjusted to an appropriate amount immediately before the addressing process, so that an appropriate selective discharge corresponding to the input video signal is generated in this addressing process.
[0056]
Therefore, according to the present invention, it is possible to always perform a good image display corresponding to the input video signal regardless of the temperature of the panel, the magnitude of the light emission load, the secular change, and the like.
[Brief description of the drawings]
FIG. 1 is a diagram showing a schematic configuration of a plasma display device according to the present invention.
FIG. 2 is a diagram illustrating an example of a data conversion table of a pixel drive data generation circuit 30 and a light emission drive pattern within one field display period.
FIG. 3 is a diagram illustrating an example of a light emission drive format.
FIG. 4 is a diagram illustrating an example of various drive pulses applied to the PDP 10 and their application timing.
FIG. 5 is a diagram showing an example of an internal configuration of each of a first sustain driver 7 and a second sustain driver 8 shown in FIG.
FIG. 6 is a diagram showing an example of various reset pulses applied to the PDP 10 and a switching sequence when generating each reset pulse.
FIG. 7 is a diagram illustrating an example of various sustain pulses applied to the PDP 10 and a switching sequence when generating each sustain pulse.
FIG. 8 is a diagram illustrating a configuration of a plasma display apparatus according to another embodiment of the present invention.
9 is a diagram showing an example of an internal configuration of each of a first sustain driver 7 and a second sustain driver 8 ′ shown in FIG.
10 shows a sustain pulse IP in the plasma display device shown in FIG. _YE Or the third reset pulse RP _Three It is a figure which shows an example of the switching sequence at the time of changing the falling section length of.
11 shows a sustain pulse IP in the plasma display device shown in FIG. _YE Or the third reset pulse RP _Three It is a figure which shows an example of the switching sequence at the time of changing the pulse width of.
[Explanation of main part codes]
2, 2 'drive control circuit
6 Address driver
7 First Sustain Driver
8, 8 '2nd sustain driver
10 PDP
81 Panel temperature sensor
82 Cumulative display time timer
83 Light emitting load measurement circuit
84 Lighting state inversion detection circuit

Claims

A discharge cell having a plurality of row electrode pairs corresponding to a display line and a plurality of column electrodes arranged to cross each of the row electrode pairs, and carrying a pixel at each intersection of the row electrode pairs and the column electrodes A plasma display panel driving apparatus that drives the plasma display panel formed for each of a plurality of subfields constituting one field display period of a video signal,
In each of the subfields, a reset pulse is repeatedly applied to each of all the row electrode pairs in at least one of the subfields to repeatedly reset and discharge all of the discharge cells, thereby causing each of the discharge cells to be turned on and off. Reset means for initializing one of the cell states; and applying a scanning pulse to one row electrode of the row electrode pair in each of the subfields and applying a pixel data pulse corresponding to the video signal to the column electrode Addressing means for selectively discharging each of the discharge cells by applying and setting the discharge cells to either the lighting discharge cell state or the extinguishing discharge cell state; and the row in each of the subfields. A sustain pulse is applied to each electrode pair for the number of times corresponding to the subfield. Anda light emission sustaining means allowed to repeat sustain discharges only the discharge cells more in the lighted discharge cell state,
A discharge occurs in a falling period where the voltage drops in the last sustain pulse of each of the sustain pulses applied in each subfield,
The falling period includes a first period in which the voltage drops at the same rate of change as the voltage changes over time in the last falling period of the sustain pulse, and a lower rate of change than the first period. And a second section in which the voltage gradually decreases to reach the lowest potential state.

A discharge cell having a plurality of row electrode pairs corresponding to a display line and a plurality of column electrodes arranged to cross each of the row electrode pairs, and carrying a pixel at each intersection of the row electrode pairs and the column electrodes A plasma display panel driving apparatus that drives the plasma display panel formed for each of a plurality of subfields constituting one field display period of a video signal,
Each of the discharge cells is turned on by repeatedly applying a reset pulse having the same waveform to each of all the row electrode pairs in at least one of the subfields to repeatedly reset and discharge all the discharge cells. Pixel data corresponding to the video signal and applying a scanning pulse to one row electrode of the row electrode pair in each of the subfields; reset means for initializing to one of a discharge cell state and an extinguished discharge cell state; Addressing means for selectively discharging each of the discharge cells by applying a pulse to the column electrode to set the discharge cell to either the lighting discharge cell state or the extinguishing discharge cell state; In each field, each row electrode pair is maintained for the number of times corresponding to the subfield. Has a light emission sustaining means allowed to the only discharge cells repeating sustain discharge in the lighted discharge cell state by applying a pulse, the,
Discharge occurs in a falling section where the voltage drops in the last reset pulse of each of the reset pulses applied in the one subfield, and the falling section is a falling section of the reset pulse immediately before The first interval in which the voltage drops at the same rate of change as the voltage changes over time in the period of time, and the voltage gradually decreases at the rate of change lower than the first interval to reach the lowest potential state. And a second section. A driving device for a plasma display panel, comprising: a second section;