JP4988981B2 - Ｍｏｓ素子の電流をシミュレートするためにレート方程式を用いる方法及び装置 - Google Patents
Ｍｏｓ素子の電流をシミュレートするためにレート方程式を用いる方法及び装置 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は全般に半導体素子の電気的な動きを測定することに関し、より詳細には改善された障壁モデルレート方程式に基づいてＭＯＳＦＥＴ素子の電流をシミュレートすることに関する。
【０００２】
【従来の技術】
現在の半導体製造における流れは、依然として縮小したサイズの半導体チップを製造することである。またこれにより、コンピュータ、セルラー電話、コンパクトディスクプレーヤ等のような電子機器を、より小さく、よりコンパクトにできるとともに、動作速度も速くすることができる。消費者は、同じような価格で、大きなモデルよりは、より小型の装置を好む傾向があるため、電子機器の小型化は、その装置の販売及びマーケティングにおいて、より有利に働くものと考えられる。
【０００３】
この全体的な小型化を達成するために、これらの電子機器を構成するより小型形態の内部素子を作製することが必要になる。例えば、より小型のマイクロプロセッサ及び他の半導体チップを作製するために、より小型で、より高密度に実装したトランジスタを作製することに、多くの注意が払われている。そのようなより小型のトランジスタを作製するために、製造前に理論的な設計の動きをモデル化し、シミュレートできることが好ましい。
【０００４】
ソース領域、ゲート領域、ドレイン領域及びその関連するチャネル領域を有するＭＯＳＦＥＴのような半導体素子は、これまでに良好にモデル化されてきた。しかしながら、素子がより小型になると、これらの関連する領域の寸法は必然的に小さくなる。特にチャネル長が縮小するので、ドリフト、拡散等のような従来からの輸送概念は、信頼性が低下することがわかっている。その結果、これらの素子をモデル化するために用いられ、これらの要因に依存する輸送方程式の精度は制約を受ける。こうして、より小型のＭＯＳＦＥＴのシミュレーション及び設計において輸送方程式はその有用性を失う。
【０００５】
【発明が解決しようとする課題】
従って、ＭＯＳＦＥＴのような半導体素子において電気的な動きをシミュレートし、正確で有用な結果をもたらすとともに、より小型の素子においてモデル化する場合に信頼性を低下させるようになる電子の移動度、拡散及び速度のような要因を考慮した改善されたモデルを開発することが必要である。
【０００６】
【課題を解決するための手段】
本発明は、移動度、拡散或いは従来からの電子の速度を用いることなく、短チャネルＭＯＳＦＥＴの電流をモデル化することの実現可能性を示す。そのようなモデルは、チャネルを横切る電子の速度の不確定性が、素子内の電子の飽和速度に匹敵するようになる場合に有用である。現在製造されているシリコン系金属酸化物半導体の電界効果トランジスタ（ＭＯＳＦＥＴ）には、この好ましくない特性がある。ここで述べるレート方程式によるモデルは、比較し得る輸送方程式が以前には適用されていなかった場合、短チャネルＭＯＳＦＥＴに対して特に有用である。本レート方程式（或いは障壁モデル）により生成される電流−電圧（Ｉ−Ｖ）特性を含む結果は、及びＰＡＤＲＥ並びにＳＰＩＣＥのような電気素子コンピュータシミュレーションプログラムからの結果と同様、実験データに定性的によく一致する。さらに、移動度はレート方程式に含まれないが、本障壁モデルは、多くの場合に移動度が変動する結果生じる電流−電圧曲線の特徴と一致する。
【０００７】
本発明の第１の態様によれば、ソース領域、ドレイン領域及びチャネル領域を有する半導体素子に対する電流−電圧特性を決定するための方法は、複数の固定値の１つを、素子に適用されるゲート−ソース間電圧（ＶGS）と、素子に適用されるドレイン−ソース間電圧（ＶDS）と、素子のソース領域に対応する第１のフェルミ準位（Ｆ1）と、素子のチャネル領域に対応する第２のフェルミ準位（Ｆ2）と、チャネル領域の幅（Ｗ）と、素子の動作温度（Ｔ）と、素子の量子エネルギー準位（Ｅqv）と、素子のソースチャネル障壁の高さ（Ｖｏ）と、チャネルの谷における電子のｚ方向の質量（ｍZV）とを含む複数のモデル変数のうちの少なくとも１つにそれぞれ割り当てるステップと、残りのモデル変数のそれぞれに対して複数の異なる値を割り当てるステップと、その複数の異なる値のそれぞれに対して、ソース−チャネル障壁に応じてモデル化されたレート方程式から電流値（Ｉ12）を決定するステップとを含む。上記の変数において、ｖは特定の谷を示し、ｚはチャネル幅に沿った方向を示す。
【０００８】
本発明の第２の態様に従えば、ソース領域、チャネル領域及びドレイン領域を有する半導体素子における電流−電圧特性の動きをシミュレートするために、コンピュータにより実行される方法を実現し、処理命令で符号化されるコンピュータ読取り可能媒体が開示され、その方法は、素子に適用されるゲート−ソース間電圧（ＶGS）と、素子に適用されるドレイン−ソース間電圧（ＶDS）と、素子のソース領域に対応する第１のフェルミ準位（Ｆ1）と、素子のチャネル領域に対応する第２のフェルミ準位（Ｆ2）と、チャネル領域の幅（Ｗ）と、素子の動作温度（Ｔ）と、素子の量子エネルギー準位（Ｅqv）と、素子のソースチャネル障壁の高さ（Ｖｏ）と、チャネルの谷における電子のｚ方向の質量（ｍZV）とを含む複数のモデル変数のうちの少なくとも１つのそれぞれ対する複数の固定値の１つを含む入力を受信するステップと、残りのモデル変数のそれぞれに対して複数の異なる値を割り当てるステップと、その複数の異なる値のそれぞれの場合に、ソース−チャネル障壁に応じてモデル化されたレート方程式から電流値（Ｉ12）を決定するステップとを含む。
【０００９】
本発明の第３の態様に従えば、ソース領域、チャネル領域及びドレイン領域を有する半導体素子における電流−電圧特性の動きをシミュレートするための装置であって、プロセッサと、プロセッサに接続され、プロセッサの動作を制御するためのプログラムを記憶するメモリとを備え、プロセッサは、素子に適用されるゲート−ソース間電圧（ＶGS）と、素子に適用されるドレイン−ソース間電圧（ＶDS）と、素子のソース領域に対応する第１のフェルミ準位（Ｆ1）と、素子のチャネル領域に対応する第２のフェルミ準位（Ｆ2）と、チャネル領域の幅（Ｗ）と、素子の動作温度（Ｔ）と、素子の量子エネルギー準位（Ｅqv）と、素子のソースチャネル障壁の高さ（Ｖｏ）と、チャネルの谷における電子のｚ方向の質量（ｍZV）とを含む複数のモデル変数のうちの少なくとも１つのそれぞれに対する複数の固定値の１つを含む入力を受信し、残りのモデル変数のそれぞれに対して複数の異なる値を割り当て、その複数の異なる値のそれぞれの場合に、ソース−チャネル障壁に応じてモデル化されたレート方程式から電流値（Ｉ12）を決定するためのプログラムで動作する。
【００１０】
【発明の実施の形態】
本発明のさらに別の態様及び実施形態は、添付の図面とともに取り上げられる以下の詳細な説明を検討することにより明らかになるであろう。
【００１１】
本明細書では、短チャネルＭＯＳ素子の電流を計算する新規の方法が開示される。開示される方法によれば、従来のシミュレーションプログラム及びｎ型のＭＯＳ素子から得られる実際の測定値と比較して好ましい結果が得られている。
【００１２】
金属酸化物半導体の電界効果トランジスタのように、ソース、チャネル及びドレインを有するＭＯＳ素子では、より短いチャネルで素子の電気的な動きをモデル化しようとする際に問題が生じる。その問題は、チャネル長が縮小する際に、電子のチャネル速度Δｖの不確定性が増大することに直接由来する。この問題点は、Δｖの計算の概要を述べることにより示すことができる。
【００１３】
電子がソース、チャネル及びドレインのいずれに存在するかを判定するために、波動パケットの位置における最大の物理的な不確定性Δｘは、チャネル長Ｌである。従来からの分布関数が、チャネル内の電子の位置（ｘ）及び運動量（ｐ）の両方により規定されるため、Δｘは実際には、ゲート長より極めて短くなければならない。電子の速度はｐ／ｍとして計算される。ただしｍは電子の実効質量である。従ってΔｖはΔｐ／ｍに等しくなければならない。ハイゼンベルグの関係を組み込むと、最小のΔｖはｈ／ｍΔｘであることがわかる。従って、Δｖが標準的な二次元のグラフにおいてゲート長に対して示されるなら、Δｖの不確定性がゲート長Ｌが減少するとともに増大することが容易に示される。こうして、より小さなΔｖの不確定性に依存している従来からのモデルは、チャネル長が減少するともに、その有効性を失う。
【００１４】
本発明の障壁モデルレート方程式は、この問題点を回避する。このアプローチでは、ＭＯＳ素子における電子輸送のレート制限ステップは、図１に概略的に示されるソース−チャネル間障壁を越えるジャンプであると仮定される。ソースとチャネルとの間のドーピングの差のために、この障壁が発生する。その際、本発明の障壁モデルレート方程式は、一般に以下の原理に従って導出される。まず、ソース内のある状態からチャネル内のある状態への電子遷移の平均割合は、最初に占有状態で、最後に空状態になる確率に比例する。次に、順方向電流速度及び逆方向電流速度が計算され、その後それらの比例定数が関係していることが示される。その後、障壁を横切る全ての可能な遷移対を加算することにより、全電流が見い出される。この定式化により、ソース−チャネル障壁高に指数関数的に依存する電流が計算される。その際ソース−チャネル障壁高は、正確にわからなければならないパラメータになる。上記のように短チャネルＭＯＳ素子において望ましくない移動度及び拡散は、Δｖに依存することにより、モデルに組み込まれない。しかしながらそのモデルにおいては、これらの要因に起因するＭＯＳ素子の特性が依然として示される。
【００１５】
例えば、上記の障壁モデルレート方程式からの結果は、素子シミュレータＰＡＤＲＥからの結果、及び０．１μｍ乃至０．２５μｍのゲート長を有する２００μｍ幅ＮＭＯＳ素子からのデータと比較されてきた。これらの結果は、障壁モデルによる結果的な電流−電圧特性の顕著な特徴が、ＰＡＤＲＥシミュレータの結果に定性的に一致することを示している。しかしながら、図４Ａ〜図４Ｃが示すように、試験された素子のドーパント濃度の不確定性に起因して、いくらかの定量的な差異が存在する。ここで開示される簡略化されたモデルは、電流の大きさは不正確ではあるが、ＭＯＳ素子の動きを物理的に洞察する有用な解析結果をもたらす。そのような定性的な特性は、例えば製造前にＭＯＳ素子の設計をシミュレートする際に有用である。
【００１６】
図２は、ＰＡＤＲＥシミュレーションを通して生成されたＩ−Ｖ特性と、本モデルにより生成されたＩ−Ｖ特性の二次元のグラフを示す。ＰＡＤＲＥからのソース−チャネル間障壁高対ゲートバイアス（Ｖgs）が破線で示される。この値を用いて、図２に実線で示される、障壁内の電流を計算した。ＰＡＤＲＥからの電流の値は、図２において二点鎖線で示されており、ＰＡＤＲＥシミュレーション及び本モデルにより予測される曲線の類似度を示すために、一定のスケールファクタ（約５）により基準化される。そのグラフによれば、Ｖgsが増加する場合に障壁高が飽和する動きにより、電流が飽和するようになることが明らかである。この作用は従来から、境界面の粗さによる散乱の増大に起因して、移動度が減少することが原因とされている。従って、障壁モデルは、明示的にそのような要因を考慮することなく、移動度に起因する物理的な特性を示す。
【００１７】
図３では、同じ３つの量が、ドレインバイアスＶdsの関数として示される。再び、本モデルと従来技術によるシミュレーションは、定性的に一致する。破線はＰＡＤＲＥからの障壁高の値であり、実線は障壁モデルの結果的な電流であり、二点鎖線はＰＡＤＲＥから計算された電流である。障壁モデルでは、出力コンダクタンスは、ドレインバイアスが障壁高を変化させる度合いに対応する。
【００１８】
障壁を中心にしたモデル（barrier-dominated model）のための計算及びＩd対Ｖdsの実際の測定値が、２００μｍのゲート幅と、０．１０、０．１５、０．２０及び０．２５μｍのゲート高とを有する素子の場合に、それぞれ図４（ａ）及び４（ｂ）に示される。ＰＡＤＲＥにより計算された電流は図４（ｃ）に示される。行われた試験では、素子のドーパントの活性化された濃度に関して幾分不確定性があったため、障壁高は、幾分定量的には不確定性を伴って推定された。このパラメータに関して、より正確な知識が得られれば、障壁モデルとデータとの間の定量的な一致が改善されるであろう。
【００１９】
要するに、短チャネルＭＯＳ素子の電流を計算する新規の方法が開発された。障壁モデルは、ソース−チャネル間障壁高に指数関数的に依存し、いくつかの仮定を簡略化しているにもかかわらず、定性的に正確な動きをする電流をもたらす。その結果生成された解析的な表現は、回路解析に適していると考えられる複雑性を有する。
【００２０】
そのモデルの導出が以下に記載される。バイアスをかけられたＭＯＳ素子は、図１に概略的に示されるバンド構造を有する。上記のように、ソースとチャネルとの間のドーピングの差に起因して生じる障壁が存在する。電流は連続的でなければならないため、チャネル内の障壁に近い点で計算することができる。ソースを離れて、チャネルを移動中の電子は、ソース−ドレイン間バイアスが著しく大きいとき、飽和速度まで急速に加速するであろう。その結果、チャネル内の電子輸送は非常に高速になる。しかしながら、電子がソース−ドレインフィールド領域に到達する前に、電子はソースからチャネル内を横切らなければならない。ソース内の電子が熱的に分散されるものと仮定すると、ある量の電子は、障壁を横切るだけの十分な量のエネルギーを持たないであろう。他の電子は最低限のエネルギーを有しており、その後エネルギーが増加していくと、キャリアの数は指数関数的に減少するであろう。
【００２１】
この時点で電子はバンドの縁に比較的近いので、電子の速度は以下のように書くことができる。
ｈｋ x／ｍx *
ただしｋは、電子に関連し、成分ｋ x、ｋ y、ｋ zを有する波数ベクトルである（方向の定義については図１を参照）。ｋは、随意に小さくできるため、ある量の電子は、それに応じて障壁を横切るのに長い時間がかかるであろう。より高いエネルギーの他の電子は、より早く横切ることになろうが、飽和した速度で障壁を横切る電子は非常に少ないであろう。
【００２２】
他に記載がなければ、ここで用いられるように、以下の障壁モデル変数は、以下の意味で用いられる。
Ｉ12：ソース領域からチャネル領域への電流
ｑ：公知の電子電荷の定数（〜１．６０２×１０-19クーロン）
ｈ：公知の変換したプランク定数（（〜６．６２×１０-27ｅｒｇ／ｓｅｃ）／２π）~
ｋ：公知のボルツマン定数（〜１．３８×１０-16ｅｒｇ／℃）
Ｔ：絶対温度（Ｋ）
ｅ：自然対数の底
Ｆ1：ソース領域のフェルミ分布
Ｆ2：チャネル領域のフェルミ分布
Ｅqv：チャネル領域のための量子化エネルギー
Ｖｏ：ソース−チャネル間障壁高
ｍZV：チャネルの谷にある電子のｚ方向の質量
【００２３】
上記のように、素子を流れる電流は連続していなければならないため、電子が障壁を横切る速度の計算は、素子を流れる電流を計算することと等価である。その際、図１の障壁のそれぞれ左側、右側の領域である領域１から領域２に電子が進む割合を考慮する必要がある。両方の領域において電子はｙ方向（すなわち障壁に垂直な方向）に量子化され、電子はさらに、位相の一致に起因してｋ zを保存するものと想定される。これから、領域１から領域２に進む電子の全割合Ｒ1-2は、以下の式で与えられる。
【数４】
ただしＷは素子の幅であり、ｆは領域ｎにおいてｈ及びｋに対応するエネルギーを有する状態の占有ファクタである。谷領域（Ｖ）に渡る和は、表面のポテンシャルの谷における種々のバンド最小値と種々のサブバンドとの説明となる。その際、その逆方向の機構Ｒ2-1は以下の通りである。
【数５】
領域１の電子はソースと準平衡の状態にあるものと想定されるであろう。領域２の電子は、チャネルに押し流されており、その電子は領域１の電子とは異なるフェルミ準位を有することになる。障壁を横切る前後の遷移の割合に応じて、この近似の正確さは変化するであろう。しかしながら、このモデルの範囲内では、領域１から領域２まで障壁を横切る全ての電子は、チャネルに流れ続ける。
【００２４】
エネルギーを保存している遷移の場合、全電流は以下のようになる。
【数６】
【００２５】
占有ファクタは以下のように拡張されることもできる。
【数７】
【００２６】
再び、チャネルがバイアスの下にあるとき、領域２のフェルミ準位は領域１のフェルミ準位に比べて非常に小さいことに留意されたい。あるいは、電子が入っている状態は、一旦障壁を横切っていれば、本質的には占有されないと言うことができる。この場合には、上記式の分母は、
【外１】
により支配される。その際、全電流は以下の式により近似される。
【数８】
電子のエネルギーは以下の式により表される。
【数９】
ただしＥqvは、ｖ谷に対する量子化エネルギーである。エネルギーについてのこの式を用いると、その積分は以下のようになる。
【数１０】
【００２７】
積分は、ｋ zの全ての値に渡って実行されるが、この値は、障壁を越えてチャネル内まで電子を運ぶために必要な運動量の成分に関連するため、ｋ xは正の値のみをとる。積分が行われた後、電流についての最終的な式は以下のようになる。
【数１１】
【００２８】
最初に、記号ｑ、ｈ及びｋはそれぞれ公知の特定の定数を表すことに留意されたい。変数ｅは数学上の定数である。また、Ｗ及びＴは、従来通りに簡単に計算される物理的な変数を表す。最後に、Ｆ1、Ｆ2、Ｅqv及びｍZVは全て、当分野において周知の式により容易に計算可能な理論的な値である。従って、この障壁モデルレート方程式は、提案されるＭＯＳ素子のうちの、特に電流−電圧特性を決定するために、回路解析において簡単に用いることができる。本モデルの使用を通して、そのような素子の定性的な特性は、最初に素子を製造することなく、容易に決定することができる。従って、上記式を連続して適用することにより、設計者は、上記式に複数の異なる変数を入力して、意図したＭＯＳ素子のための所望のＩ−Ｖ特性を達成することもできる。そのような導出は、容易にコンピュータ上で実行できるものと考えられる。
【００２９】
ここで図５を参照すると、コンピュータシステム９０が示されており、そのハードウエア構成は現在実現可能である。コンピュータシステム９０は、プログラム命令及びユーザ入力を受信するように動作し、さらに本発明に従って、そのような命令及び入力に対応する結果を出力するように動作する。コンピュータシステム９０は、ＩＮＴＥＬ社が製造するＰＥＮＴＩＵＭＩＩＩのような一般に入手できる任意のマイクロプロセッサである中央演算装置（プロセッサ）１００を備える。プロセッサ１００は、ＲＡＭ／ＲＯＭ１０２、クロック１０４、データ記憶装置１０６（プログラム１０７を記憶する）、入力装置１０８及び出力装置１１０に動作可能に接続される。
【００３０】
ランダムアクセスメモリ（ＲＡＭ）は、特に、コンピュータシステム９０の動作中にプロセッサ１００によって用いられる処理命令を格納するのに十分な記憶容量（典型的にはメガ（Ｍ）バイトで表される）を有する、適当な数のシングル・インライン・メモリ・モジュール（ＳＩＭＭ）チップであってもよい。リードオンリーメモリ（ＲＯＭ）は、特に、コンピュータシステム９０の起動ルーチン中にプロセッサ１００により実行される処理命令を格納することができる任意の固定記憶媒体であってもよい。さらなるＲＡＭ／ＲＯＭ１０２の機能は、当業者には明らかであろう。
【００３１】
クロック１０４は、プロセッサ１００が実行し、コンピュータシステム９０のハードウエア構成要素間の通信に同期するクロック速度（典型的にはＭＨｚで表される）を指示するプロセッサ１００上の構成要素であってもよい。さらなるクロック１０４の機能は、当業者には明らかであろう。
【００３２】
入力装置１０８は、他のコンピュータシステムを介して、またはユーザ入力によって、コンピュータシステム９０に情報を伝送するために用いられる、１つ或いは複数の一般に知られている装置であってもよい。従って、入力装置１０８は、キーボード、マウス、グラフィクスタブレット、スキャナ、音声認識装置、パラレル或いはシリアル通信ポート、ネットワーク接続並びに任意の適当なネットワークカード或いはデータを受信するための通信カードを備える場合がある。入力装置１０８は、本発明に従ってユーザが命令及び値を入力できるように動作する。
【００３３】
出力装置１１０は、入力された命令及び値の結果をコンピュータシステム９０のユーザに通信するためにコンピュータシステム９０により用いられる、１つ或いは複数の一般に知られた装置であってもよい。従って、出力装置１１０は、ディスプレイモニタ、音声合成装置、プリンタ、パラレル或いはシリアル通信ポート、ネットワーク接続並びに任意の適当なネットワークカード或いはデータを送信するための他の通信カードを備える場合がある。出力装置１１０は、ユーザが、本発明に従って入力命令及び値の結果を受信できるように動作する。
【００３４】
データ記憶装置１０６は、コンピュータデータを格納する内部或いは外部の大容量記憶装置であってもよく、その記憶容量は典型的には、ギガ（Ｇ）バイトで表される。データ記憶装置１０６は特に、ＭＩＣＲＯＳＯＦＴ社によるＷＩＮＤＯＷＳ ＮＴのようなオペレーティングシステムと、プログラム１０７のような１つ或いは複数のアプリケーションプログラムとを格納する。従って、データ記憶装置１０６は、１つ或いは複数の記憶装置、すなわちフロッピィディスクドライブ、ハードディスクドライブ、ＣＤ−ＲＯＭディスク及び読取り並びに書込み装置、ＤＶＤディスク及び読取り並びに書込み装置、ＩＯＭＥＧＡ社が製造するタイプのＺＩＰディスク及びＺＩＰドライブ、及び／または読出し専用或いは読出し／書込みフォーマットの処理命令で符号化することができる任意の他の読取り可能媒体であってもよい。データ記憶装置１０６のさらなる機能及び利用可能な装置は、当業者には明らかであろう。
【００３５】
プログラム１０７は、コンピュータシステム９０が、データ及び情報の入力を受信し、本発明に従ってＭＯＳ素子の電圧−電流特性を決定できるようにする複数の処理命令を含む。プログラム１０７は、Ｃ＋＋のようなコンピュータシステム９０が理解することができる任意の従来のコンピュータ言語で書くことができる。プログラム１０７は、コンピュータシステム９０が障壁モデル変数の入力を受け入れ、かつ／または障壁モデル変数に適した値を選択できるようにする処理命令を含むことが好ましい。またプログラム１０７は、コンピュータシステム９０が入力の種類及び選択された変数のそれぞれの場合の結果を決定できるようにする処理命令を含むことが好ましい。その結果は、ここに開示される障壁モデルレート方程式から得られる入力値のそれぞれに対する電流値を含む。最後に、プログラム１０７は、コンピュータシステム９０が、入力変数により表される特性を示すＭＯＳ素子のＩ−Ｖ特性を生成できるようにする処理命令を含むことが好ましい。そのようなＩ−Ｖ特性は典型的には、図４（ａ）〜図４（ｃ）に示されるような、標準的な二次元グラフ上の電流値対電圧値の曲線のプロットである。Ｉ−Ｖ特性は、コンピュータシステム９０とともに用いることを考慮した出力装置１１０の任意のものを介してユーザに提供することができる。
【００３６】
図示及び記載された本発明の実施形態は所望の結果を完全に達成することができるが、この実施形態は、例示だけを目的としており、制限するものではないことを理解されたい。当業者が考案することができ、本発明の精神及び範囲内にある形態及び細部を有する他の実施形態は特に言及されていない。それゆえ本発明は、添付の請求の範囲によってのみ限定される。
【００３７】
【発明の効果】
上記のように本発明によれば、ＭＯＳＦＥＴのような半導体素子において電気的な動きをシミュレートし、正確で有用な結果をもたらすとともに、より小型の素子においてモデル化する場合に信頼性を低下させるようになる電子の移動度、拡散及び速度のような要因を見込んだ改善されたモデルを作製することができる。
【図面の簡単な説明】
【図１】電流の方向に平行な方向における伝導帯ＥCの典型的なプロットを含む、モデル化される半導体素子のソース−チャネル間障壁の概略図である。
【図２】ソース−ドレイン間電圧（ＶDS）が一定値に保持される場合のゲート−ソース間電圧（ＶGS）の関数として示された、典型的なソース−チャネル間障壁高のプロットと、本発明の障壁モデルにより予測される結果的な電流と、従来技術のコンピュータシミュレーションにより予測される電流とを示す図である。
【図３】ゲート−ソース間電圧（ＶGS）が一定値に保持される場合のドレイン−ソース間電圧（ＶDS）の関数としてそれぞれ示された、典型的なソース−チャネル間障壁高のプロットと、本発明の障壁モデルにより予測される結果的な電流と、従来技術のコンピュータシミュレーションによりシミュレートされる電流とを示す図である。
【図４Ａ】本発明の障壁モデルによりシミュレートされる一群の電流−電圧特性の図である。
【図４Ｂ】実際のＭＯＳＦＥＴ素子から測定される一群の電流−電圧特性の図である。
【図４Ｃ】従来技術のコンピュータシミュレーションプログラムによりシミュレートされる一群の電流−電圧特性の図である。
【図５】本発明の障壁モデルによるシミュレーションを実行するためにプログラミングされるコンピュータシステムの概略的なブロック図である。
【符号の説明】
１００ ＣＰＵ
１０２ ＲＡＭ／ＲＯＭ
１０４ クロック
１０６ データ記憶装置
１０７ プログラム
１０８ 入力装置
１１０ 出力装置
【発明の属する技術分野】
本発明は全般に半導体素子の電気的な動きを測定することに関し、より詳細には改善された障壁モデルレート方程式に基づいてＭＯＳＦＥＴ素子の電流をシミュレートすることに関する。
【０００２】
【従来の技術】
現在の半導体製造における流れは、依然として縮小したサイズの半導体チップを製造することである。またこれにより、コンピュータ、セルラー電話、コンパクトディスクプレーヤ等のような電子機器を、より小さく、よりコンパクトにできるとともに、動作速度も速くすることができる。消費者は、同じような価格で、大きなモデルよりは、より小型の装置を好む傾向があるため、電子機器の小型化は、その装置の販売及びマーケティングにおいて、より有利に働くものと考えられる。
【０００３】
この全体的な小型化を達成するために、これらの電子機器を構成するより小型形態の内部素子を作製することが必要になる。例えば、より小型のマイクロプロセッサ及び他の半導体チップを作製するために、より小型で、より高密度に実装したトランジスタを作製することに、多くの注意が払われている。そのようなより小型のトランジスタを作製するために、製造前に理論的な設計の動きをモデル化し、シミュレートできることが好ましい。
【０００４】
ソース領域、ゲート領域、ドレイン領域及びその関連するチャネル領域を有するＭＯＳＦＥＴのような半導体素子は、これまでに良好にモデル化されてきた。しかしながら、素子がより小型になると、これらの関連する領域の寸法は必然的に小さくなる。特にチャネル長が縮小するので、ドリフト、拡散等のような従来からの輸送概念は、信頼性が低下することがわかっている。その結果、これらの素子をモデル化するために用いられ、これらの要因に依存する輸送方程式の精度は制約を受ける。こうして、より小型のＭＯＳＦＥＴのシミュレーション及び設計において輸送方程式はその有用性を失う。
【０００５】
【発明が解決しようとする課題】
従って、ＭＯＳＦＥＴのような半導体素子において電気的な動きをシミュレートし、正確で有用な結果をもたらすとともに、より小型の素子においてモデル化する場合に信頼性を低下させるようになる電子の移動度、拡散及び速度のような要因を考慮した改善されたモデルを開発することが必要である。
【０００６】
【課題を解決するための手段】
本発明は、移動度、拡散或いは従来からの電子の速度を用いることなく、短チャネルＭＯＳＦＥＴの電流をモデル化することの実現可能性を示す。そのようなモデルは、チャネルを横切る電子の速度の不確定性が、素子内の電子の飽和速度に匹敵するようになる場合に有用である。現在製造されているシリコン系金属酸化物半導体の電界効果トランジスタ（ＭＯＳＦＥＴ）には、この好ましくない特性がある。ここで述べるレート方程式によるモデルは、比較し得る輸送方程式が以前には適用されていなかった場合、短チャネルＭＯＳＦＥＴに対して特に有用である。本レート方程式（或いは障壁モデル）により生成される電流−電圧（Ｉ−Ｖ）特性を含む結果は、及びＰＡＤＲＥ並びにＳＰＩＣＥのような電気素子コンピュータシミュレーションプログラムからの結果と同様、実験データに定性的によく一致する。さらに、移動度はレート方程式に含まれないが、本障壁モデルは、多くの場合に移動度が変動する結果生じる電流−電圧曲線の特徴と一致する。
【０００７】
本発明の第１の態様によれば、ソース領域、ドレイン領域及びチャネル領域を有する半導体素子に対する電流−電圧特性を決定するための方法は、複数の固定値の１つを、素子に適用されるゲート−ソース間電圧（ＶGS）と、素子に適用されるドレイン−ソース間電圧（ＶDS）と、素子のソース領域に対応する第１のフェルミ準位（Ｆ1）と、素子のチャネル領域に対応する第２のフェルミ準位（Ｆ2）と、チャネル領域の幅（Ｗ）と、素子の動作温度（Ｔ）と、素子の量子エネルギー準位（Ｅqv）と、素子のソースチャネル障壁の高さ（Ｖｏ）と、チャネルの谷における電子のｚ方向の質量（ｍZV）とを含む複数のモデル変数のうちの少なくとも１つにそれぞれ割り当てるステップと、残りのモデル変数のそれぞれに対して複数の異なる値を割り当てるステップと、その複数の異なる値のそれぞれに対して、ソース−チャネル障壁に応じてモデル化されたレート方程式から電流値（Ｉ12）を決定するステップとを含む。上記の変数において、ｖは特定の谷を示し、ｚはチャネル幅に沿った方向を示す。
【０００８】
本発明の第２の態様に従えば、ソース領域、チャネル領域及びドレイン領域を有する半導体素子における電流−電圧特性の動きをシミュレートするために、コンピュータにより実行される方法を実現し、処理命令で符号化されるコンピュータ読取り可能媒体が開示され、その方法は、素子に適用されるゲート−ソース間電圧（ＶGS）と、素子に適用されるドレイン−ソース間電圧（ＶDS）と、素子のソース領域に対応する第１のフェルミ準位（Ｆ1）と、素子のチャネル領域に対応する第２のフェルミ準位（Ｆ2）と、チャネル領域の幅（Ｗ）と、素子の動作温度（Ｔ）と、素子の量子エネルギー準位（Ｅqv）と、素子のソースチャネル障壁の高さ（Ｖｏ）と、チャネルの谷における電子のｚ方向の質量（ｍZV）とを含む複数のモデル変数のうちの少なくとも１つのそれぞれ対する複数の固定値の１つを含む入力を受信するステップと、残りのモデル変数のそれぞれに対して複数の異なる値を割り当てるステップと、その複数の異なる値のそれぞれの場合に、ソース−チャネル障壁に応じてモデル化されたレート方程式から電流値（Ｉ12）を決定するステップとを含む。
【０００９】
本発明の第３の態様に従えば、ソース領域、チャネル領域及びドレイン領域を有する半導体素子における電流−電圧特性の動きをシミュレートするための装置であって、プロセッサと、プロセッサに接続され、プロセッサの動作を制御するためのプログラムを記憶するメモリとを備え、プロセッサは、素子に適用されるゲート−ソース間電圧（ＶGS）と、素子に適用されるドレイン−ソース間電圧（ＶDS）と、素子のソース領域に対応する第１のフェルミ準位（Ｆ1）と、素子のチャネル領域に対応する第２のフェルミ準位（Ｆ2）と、チャネル領域の幅（Ｗ）と、素子の動作温度（Ｔ）と、素子の量子エネルギー準位（Ｅqv）と、素子のソースチャネル障壁の高さ（Ｖｏ）と、チャネルの谷における電子のｚ方向の質量（ｍZV）とを含む複数のモデル変数のうちの少なくとも１つのそれぞれに対する複数の固定値の１つを含む入力を受信し、残りのモデル変数のそれぞれに対して複数の異なる値を割り当て、その複数の異なる値のそれぞれの場合に、ソース−チャネル障壁に応じてモデル化されたレート方程式から電流値（Ｉ12）を決定するためのプログラムで動作する。
【００１０】
【発明の実施の形態】
本発明のさらに別の態様及び実施形態は、添付の図面とともに取り上げられる以下の詳細な説明を検討することにより明らかになるであろう。
【００１１】
本明細書では、短チャネルＭＯＳ素子の電流を計算する新規の方法が開示される。開示される方法によれば、従来のシミュレーションプログラム及びｎ型のＭＯＳ素子から得られる実際の測定値と比較して好ましい結果が得られている。
【００１２】
金属酸化物半導体の電界効果トランジスタのように、ソース、チャネル及びドレインを有するＭＯＳ素子では、より短いチャネルで素子の電気的な動きをモデル化しようとする際に問題が生じる。その問題は、チャネル長が縮小する際に、電子のチャネル速度Δｖの不確定性が増大することに直接由来する。この問題点は、Δｖの計算の概要を述べることにより示すことができる。
【００１３】
電子がソース、チャネル及びドレインのいずれに存在するかを判定するために、波動パケットの位置における最大の物理的な不確定性Δｘは、チャネル長Ｌである。従来からの分布関数が、チャネル内の電子の位置（ｘ）及び運動量（ｐ）の両方により規定されるため、Δｘは実際には、ゲート長より極めて短くなければならない。電子の速度はｐ／ｍとして計算される。ただしｍは電子の実効質量である。従ってΔｖはΔｐ／ｍに等しくなければならない。ハイゼンベルグの関係を組み込むと、最小のΔｖはｈ／ｍΔｘであることがわかる。従って、Δｖが標準的な二次元のグラフにおいてゲート長に対して示されるなら、Δｖの不確定性がゲート長Ｌが減少するとともに増大することが容易に示される。こうして、より小さなΔｖの不確定性に依存している従来からのモデルは、チャネル長が減少するともに、その有効性を失う。
【００１４】
本発明の障壁モデルレート方程式は、この問題点を回避する。このアプローチでは、ＭＯＳ素子における電子輸送のレート制限ステップは、図１に概略的に示されるソース−チャネル間障壁を越えるジャンプであると仮定される。ソースとチャネルとの間のドーピングの差のために、この障壁が発生する。その際、本発明の障壁モデルレート方程式は、一般に以下の原理に従って導出される。まず、ソース内のある状態からチャネル内のある状態への電子遷移の平均割合は、最初に占有状態で、最後に空状態になる確率に比例する。次に、順方向電流速度及び逆方向電流速度が計算され、その後それらの比例定数が関係していることが示される。その後、障壁を横切る全ての可能な遷移対を加算することにより、全電流が見い出される。この定式化により、ソース−チャネル障壁高に指数関数的に依存する電流が計算される。その際ソース−チャネル障壁高は、正確にわからなければならないパラメータになる。上記のように短チャネルＭＯＳ素子において望ましくない移動度及び拡散は、Δｖに依存することにより、モデルに組み込まれない。しかしながらそのモデルにおいては、これらの要因に起因するＭＯＳ素子の特性が依然として示される。
【００１５】
例えば、上記の障壁モデルレート方程式からの結果は、素子シミュレータＰＡＤＲＥからの結果、及び０．１μｍ乃至０．２５μｍのゲート長を有する２００μｍ幅ＮＭＯＳ素子からのデータと比較されてきた。これらの結果は、障壁モデルによる結果的な電流−電圧特性の顕著な特徴が、ＰＡＤＲＥシミュレータの結果に定性的に一致することを示している。しかしながら、図４Ａ〜図４Ｃが示すように、試験された素子のドーパント濃度の不確定性に起因して、いくらかの定量的な差異が存在する。ここで開示される簡略化されたモデルは、電流の大きさは不正確ではあるが、ＭＯＳ素子の動きを物理的に洞察する有用な解析結果をもたらす。そのような定性的な特性は、例えば製造前にＭＯＳ素子の設計をシミュレートする際に有用である。
【００１６】
図２は、ＰＡＤＲＥシミュレーションを通して生成されたＩ−Ｖ特性と、本モデルにより生成されたＩ−Ｖ特性の二次元のグラフを示す。ＰＡＤＲＥからのソース−チャネル間障壁高対ゲートバイアス（Ｖgs）が破線で示される。この値を用いて、図２に実線で示される、障壁内の電流を計算した。ＰＡＤＲＥからの電流の値は、図２において二点鎖線で示されており、ＰＡＤＲＥシミュレーション及び本モデルにより予測される曲線の類似度を示すために、一定のスケールファクタ（約５）により基準化される。そのグラフによれば、Ｖgsが増加する場合に障壁高が飽和する動きにより、電流が飽和するようになることが明らかである。この作用は従来から、境界面の粗さによる散乱の増大に起因して、移動度が減少することが原因とされている。従って、障壁モデルは、明示的にそのような要因を考慮することなく、移動度に起因する物理的な特性を示す。
【００１７】
図３では、同じ３つの量が、ドレインバイアスＶdsの関数として示される。再び、本モデルと従来技術によるシミュレーションは、定性的に一致する。破線はＰＡＤＲＥからの障壁高の値であり、実線は障壁モデルの結果的な電流であり、二点鎖線はＰＡＤＲＥから計算された電流である。障壁モデルでは、出力コンダクタンスは、ドレインバイアスが障壁高を変化させる度合いに対応する。
【００１８】
障壁を中心にしたモデル（barrier-dominated model）のための計算及びＩd対Ｖdsの実際の測定値が、２００μｍのゲート幅と、０．１０、０．１５、０．２０及び０．２５μｍのゲート高とを有する素子の場合に、それぞれ図４（ａ）及び４（ｂ）に示される。ＰＡＤＲＥにより計算された電流は図４（ｃ）に示される。行われた試験では、素子のドーパントの活性化された濃度に関して幾分不確定性があったため、障壁高は、幾分定量的には不確定性を伴って推定された。このパラメータに関して、より正確な知識が得られれば、障壁モデルとデータとの間の定量的な一致が改善されるであろう。
【００１９】
要するに、短チャネルＭＯＳ素子の電流を計算する新規の方法が開発された。障壁モデルは、ソース−チャネル間障壁高に指数関数的に依存し、いくつかの仮定を簡略化しているにもかかわらず、定性的に正確な動きをする電流をもたらす。その結果生成された解析的な表現は、回路解析に適していると考えられる複雑性を有する。
【００２０】
そのモデルの導出が以下に記載される。バイアスをかけられたＭＯＳ素子は、図１に概略的に示されるバンド構造を有する。上記のように、ソースとチャネルとの間のドーピングの差に起因して生じる障壁が存在する。電流は連続的でなければならないため、チャネル内の障壁に近い点で計算することができる。ソースを離れて、チャネルを移動中の電子は、ソース−ドレイン間バイアスが著しく大きいとき、飽和速度まで急速に加速するであろう。その結果、チャネル内の電子輸送は非常に高速になる。しかしながら、電子がソース−ドレインフィールド領域に到達する前に、電子はソースからチャネル内を横切らなければならない。ソース内の電子が熱的に分散されるものと仮定すると、ある量の電子は、障壁を横切るだけの十分な量のエネルギーを持たないであろう。他の電子は最低限のエネルギーを有しており、その後エネルギーが増加していくと、キャリアの数は指数関数的に減少するであろう。
【００２１】
この時点で電子はバンドの縁に比較的近いので、電子の速度は以下のように書くことができる。
ｈｋ x／ｍx *
ただしｋは、電子に関連し、成分ｋ x、ｋ y、ｋ zを有する波数ベクトルである（方向の定義については図１を参照）。ｋは、随意に小さくできるため、ある量の電子は、それに応じて障壁を横切るのに長い時間がかかるであろう。より高いエネルギーの他の電子は、より早く横切ることになろうが、飽和した速度で障壁を横切る電子は非常に少ないであろう。
【００２２】
他に記載がなければ、ここで用いられるように、以下の障壁モデル変数は、以下の意味で用いられる。
Ｉ12：ソース領域からチャネル領域への電流
ｑ：公知の電子電荷の定数（〜１．６０２×１０-19クーロン）
ｈ：公知の変換したプランク定数（（〜６．６２×１０-27ｅｒｇ／ｓｅｃ）／２π）~
ｋ：公知のボルツマン定数（〜１．３８×１０-16ｅｒｇ／℃）
Ｔ：絶対温度（Ｋ）
ｅ：自然対数の底
Ｆ1：ソース領域のフェルミ分布
Ｆ2：チャネル領域のフェルミ分布
Ｅqv：チャネル領域のための量子化エネルギー
Ｖｏ：ソース−チャネル間障壁高
ｍZV：チャネルの谷にある電子のｚ方向の質量
【００２３】
上記のように、素子を流れる電流は連続していなければならないため、電子が障壁を横切る速度の計算は、素子を流れる電流を計算することと等価である。その際、図１の障壁のそれぞれ左側、右側の領域である領域１から領域２に電子が進む割合を考慮する必要がある。両方の領域において電子はｙ方向（すなわち障壁に垂直な方向）に量子化され、電子はさらに、位相の一致に起因してｋ zを保存するものと想定される。これから、領域１から領域２に進む電子の全割合Ｒ1-2は、以下の式で与えられる。
【数４】
【数５】
【００２４】
エネルギーを保存している遷移の場合、全電流は以下のようになる。
【数６】
占有ファクタは以下のように拡張されることもできる。
【数７】
再び、チャネルがバイアスの下にあるとき、領域２のフェルミ準位は領域１のフェルミ準位に比べて非常に小さいことに留意されたい。あるいは、電子が入っている状態は、一旦障壁を横切っていれば、本質的には占有されないと言うことができる。この場合には、上記式の分母は、
【外１】
【数８】
【数９】
【数１０】
積分は、ｋ zの全ての値に渡って実行されるが、この値は、障壁を越えてチャネル内まで電子を運ぶために必要な運動量の成分に関連するため、ｋ xは正の値のみをとる。積分が行われた後、電流についての最終的な式は以下のようになる。
【数１１】
最初に、記号ｑ、ｈ及びｋはそれぞれ公知の特定の定数を表すことに留意されたい。変数ｅは数学上の定数である。また、Ｗ及びＴは、従来通りに簡単に計算される物理的な変数を表す。最後に、Ｆ1、Ｆ2、Ｅqv及びｍZVは全て、当分野において周知の式により容易に計算可能な理論的な値である。従って、この障壁モデルレート方程式は、提案されるＭＯＳ素子のうちの、特に電流−電圧特性を決定するために、回路解析において簡単に用いることができる。本モデルの使用を通して、そのような素子の定性的な特性は、最初に素子を製造することなく、容易に決定することができる。従って、上記式を連続して適用することにより、設計者は、上記式に複数の異なる変数を入力して、意図したＭＯＳ素子のための所望のＩ−Ｖ特性を達成することもできる。そのような導出は、容易にコンピュータ上で実行できるものと考えられる。
【００２９】
ここで図５を参照すると、コンピュータシステム９０が示されており、そのハードウエア構成は現在実現可能である。コンピュータシステム９０は、プログラム命令及びユーザ入力を受信するように動作し、さらに本発明に従って、そのような命令及び入力に対応する結果を出力するように動作する。コンピュータシステム９０は、ＩＮＴＥＬ社が製造するＰＥＮＴＩＵＭＩＩＩのような一般に入手できる任意のマイクロプロセッサである中央演算装置（プロセッサ）１００を備える。プロセッサ１００は、ＲＡＭ／ＲＯＭ１０２、クロック１０４、データ記憶装置１０６（プログラム１０７を記憶する）、入力装置１０８及び出力装置１１０に動作可能に接続される。
【００３０】
ランダムアクセスメモリ（ＲＡＭ）は、特に、コンピュータシステム９０の動作中にプロセッサ１００によって用いられる処理命令を格納するのに十分な記憶容量（典型的にはメガ（Ｍ）バイトで表される）を有する、適当な数のシングル・インライン・メモリ・モジュール（ＳＩＭＭ）チップであってもよい。リードオンリーメモリ（ＲＯＭ）は、特に、コンピュータシステム９０の起動ルーチン中にプロセッサ１００により実行される処理命令を格納することができる任意の固定記憶媒体であってもよい。さらなるＲＡＭ／ＲＯＭ１０２の機能は、当業者には明らかであろう。
【００３１】
クロック１０４は、プロセッサ１００が実行し、コンピュータシステム９０のハードウエア構成要素間の通信に同期するクロック速度（典型的にはＭＨｚで表される）を指示するプロセッサ１００上の構成要素であってもよい。さらなるクロック１０４の機能は、当業者には明らかであろう。
【００３２】
入力装置１０８は、他のコンピュータシステムを介して、またはユーザ入力によって、コンピュータシステム９０に情報を伝送するために用いられる、１つ或いは複数の一般に知られている装置であってもよい。従って、入力装置１０８は、キーボード、マウス、グラフィクスタブレット、スキャナ、音声認識装置、パラレル或いはシリアル通信ポート、ネットワーク接続並びに任意の適当なネットワークカード或いはデータを受信するための通信カードを備える場合がある。入力装置１０８は、本発明に従ってユーザが命令及び値を入力できるように動作する。
【００３３】
出力装置１１０は、入力された命令及び値の結果をコンピュータシステム９０のユーザに通信するためにコンピュータシステム９０により用いられる、１つ或いは複数の一般に知られた装置であってもよい。従って、出力装置１１０は、ディスプレイモニタ、音声合成装置、プリンタ、パラレル或いはシリアル通信ポート、ネットワーク接続並びに任意の適当なネットワークカード或いはデータを送信するための他の通信カードを備える場合がある。出力装置１１０は、ユーザが、本発明に従って入力命令及び値の結果を受信できるように動作する。
【００３４】
データ記憶装置１０６は、コンピュータデータを格納する内部或いは外部の大容量記憶装置であってもよく、その記憶容量は典型的には、ギガ（Ｇ）バイトで表される。データ記憶装置１０６は特に、ＭＩＣＲＯＳＯＦＴ社によるＷＩＮＤＯＷＳ ＮＴのようなオペレーティングシステムと、プログラム１０７のような１つ或いは複数のアプリケーションプログラムとを格納する。従って、データ記憶装置１０６は、１つ或いは複数の記憶装置、すなわちフロッピィディスクドライブ、ハードディスクドライブ、ＣＤ−ＲＯＭディスク及び読取り並びに書込み装置、ＤＶＤディスク及び読取り並びに書込み装置、ＩＯＭＥＧＡ社が製造するタイプのＺＩＰディスク及びＺＩＰドライブ、及び／または読出し専用或いは読出し／書込みフォーマットの処理命令で符号化することができる任意の他の読取り可能媒体であってもよい。データ記憶装置１０６のさらなる機能及び利用可能な装置は、当業者には明らかであろう。
【００３５】
プログラム１０７は、コンピュータシステム９０が、データ及び情報の入力を受信し、本発明に従ってＭＯＳ素子の電圧−電流特性を決定できるようにする複数の処理命令を含む。プログラム１０７は、Ｃ＋＋のようなコンピュータシステム９０が理解することができる任意の従来のコンピュータ言語で書くことができる。プログラム１０７は、コンピュータシステム９０が障壁モデル変数の入力を受け入れ、かつ／または障壁モデル変数に適した値を選択できるようにする処理命令を含むことが好ましい。またプログラム１０７は、コンピュータシステム９０が入力の種類及び選択された変数のそれぞれの場合の結果を決定できるようにする処理命令を含むことが好ましい。その結果は、ここに開示される障壁モデルレート方程式から得られる入力値のそれぞれに対する電流値を含む。最後に、プログラム１０７は、コンピュータシステム９０が、入力変数により表される特性を示すＭＯＳ素子のＩ−Ｖ特性を生成できるようにする処理命令を含むことが好ましい。そのようなＩ−Ｖ特性は典型的には、図４（ａ）〜図４（ｃ）に示されるような、標準的な二次元グラフ上の電流値対電圧値の曲線のプロットである。Ｉ−Ｖ特性は、コンピュータシステム９０とともに用いることを考慮した出力装置１１０の任意のものを介してユーザに提供することができる。
【００３６】
図示及び記載された本発明の実施形態は所望の結果を完全に達成することができるが、この実施形態は、例示だけを目的としており、制限するものではないことを理解されたい。当業者が考案することができ、本発明の精神及び範囲内にある形態及び細部を有する他の実施形態は特に言及されていない。それゆえ本発明は、添付の請求の範囲によってのみ限定される。
【００３７】
【発明の効果】
上記のように本発明によれば、ＭＯＳＦＥＴのような半導体素子において電気的な動きをシミュレートし、正確で有用な結果をもたらすとともに、より小型の素子においてモデル化する場合に信頼性を低下させるようになる電子の移動度、拡散及び速度のような要因を見込んだ改善されたモデルを作製することができる。
【図面の簡単な説明】
【図１】電流の方向に平行な方向における伝導帯ＥCの典型的なプロットを含む、モデル化される半導体素子のソース−チャネル間障壁の概略図である。
【図２】ソース−ドレイン間電圧（ＶDS）が一定値に保持される場合のゲート−ソース間電圧（ＶGS）の関数として示された、典型的なソース−チャネル間障壁高のプロットと、本発明の障壁モデルにより予測される結果的な電流と、従来技術のコンピュータシミュレーションにより予測される電流とを示す図である。
【図３】ゲート−ソース間電圧（ＶGS）が一定値に保持される場合のドレイン−ソース間電圧（ＶDS）の関数としてそれぞれ示された、典型的なソース−チャネル間障壁高のプロットと、本発明の障壁モデルにより予測される結果的な電流と、従来技術のコンピュータシミュレーションによりシミュレートされる電流とを示す図である。
【図４Ａ】本発明の障壁モデルによりシミュレートされる一群の電流−電圧特性の図である。
【図４Ｂ】実際のＭＯＳＦＥＴ素子から測定される一群の電流−電圧特性の図である。
【図４Ｃ】従来技術のコンピュータシミュレーションプログラムによりシミュレートされる一群の電流−電圧特性の図である。
【図５】本発明の障壁モデルによるシミュレーションを実行するためにプログラミングされるコンピュータシステムの概略的なブロック図である。
【符号の説明】
１００ ＣＰＵ
１０２ ＲＡＭ／ＲＯＭ
１０４ クロック
１０６ データ記憶装置
１０７ プログラム
１０８ 入力装置
１１０ 出力装置
Claims (11)
- ソース領域、ドレイン領域及びチャネル領域を有する半導体素子の電流−電圧特性をコンピュータにより決定する方法であって、
複数の固定値のうちの第１の固定値を、前記素子に印加されるゲート−ソース間電圧（ＶＧＳ）と、前記素子に印加されるドレイン−ソース間電圧（ＶＤＳ）と、前記素子の前記ソース領域に対応する第１のフェルミ準位（Ｆ１）と、前記素子の前記チャネル領域に対応する第２のフェルミ準位（Ｆ２）と、前記チャネル領域の幅（Ｗ）と、前記素子の動作温度（Ｔ）と、前記素子のチャンネル領域の量子化エネルギー（Ｅｑｖ）と、前記素子のソース−チャネル間障壁の高さ（Ｖｏ）と、谷における電子のｚ方向の質量（ｍＺＶ）とを含む複数の障壁モデル変数のうちの少なくとも１つの変数の各々に割り当てるステップと、
前記第一の固定値とは異なる前記複数の固定値の各々を、その他の障壁モデル変数の各々の少なくとも一つに対して割り当てるステップと、
前記第一の固定値とは異なる前記複数の固定値の各々に対して、以下の障壁モデルレート方程式から電流値（Ｉ１２）を決定するステップとを含み、
ここで、ｑは電子電荷の定数（ 〜 １．６０２×１０ −１９ クーロン）、ｈはプランク定数（ 〜 ６．６２×１０ −２７ ｅｒｇ／ｓｅｃ）／２π）、ｋはボルツマン定数（ 〜 １．３８×１０ −１６ ｅｒｇ／℃）、Ｔは絶対温度（Ｋ）、ｅは自然対数の底とし、
前記半導体素子の電流−電圧特性は、上記電流値（Ｉ １２ ）の関すとして、前記障壁モデルレート方程式、及び前記半導体素子に印加された前記ゲート−ソース間電圧（Ｖ ＧＳ ）と前記ドレイン−ソース間電圧（Ｖ ＤＳ ）との内の何れか一つに基づいて決定されることを特徴とする半導体素子の電流−電圧特性をコンピュータにより決定する方法。 - 複数の決定された電流値（Ｉ１２）と複数の電圧値から電流−電圧特性を決定するステップをさらに含むことを特徴とする請求項１に記載の半導体素子の電流−電圧特性をコンピュータにより決定する方法。
- 前記複数の電圧値は、複数のゲート−ソース間電圧（Ｖ ＧＳ ）を含むことを特徴とする請求項２に記載の半導体素子の電流−電圧特性をコンピュータにより決定する方法。
- 前記ドレイン−ソース間電圧（ＶＤＳ）の前記値は一定に保持されることを特徴とする請求項３に記載の半導体素子の電流−電圧特性をコンピュータにより決定する方法。
- 前記複数の電圧値は、複数ドレイン−ソース間電圧（Ｖ ＤＳ ）を含むことを特徴とする請求項２に記載の半導体素子の電流−電圧特性をコンピュータにより決定する方法。
- 前記ゲート−ソース間電圧（ＶＧＳ）の前記値は一定に保持されることを特徴とする請求項５に記載の半導体素子の電流−電圧特性をコンピュータにより決定する方法。
- 複数の固定値のうちの第２の固定値を、複数のモデル変数の少なくとも１つのそれぞれに割り当てることにより、第２の電流−電圧特性を導出するステップと、
その他のモデル変数のそれぞれに対して前記第２の固定値とは異なるそれぞれの値を割り当てるステップとをさらに含むことを特徴とする請求項２に記載の半導体素子の電流−電圧特性をコンピュータにより決定する方法。 - 前記素子は、金属酸化物半導体の電界効果トランジスタであることを特徴とする請求項１に記載の半導体素子の電流−電圧特性をコンピュータにより決定する方法。
- ソース領域、チャネル領域及びドレイン領域を有する半導体素子における電流−電圧特性の動きをシミュレートするために、コンピュータにより実行される方法を実現し、処理命令で符号化されるコンピュータ読取り可能媒体であって、前記方法が、
前記素子に印加されるゲート−ソース間電圧（ＶＧＳ）と、前記素子に印加されるドレイン−ソース間電圧（ＶＤＳ）と、前記素子の前記ソース領域に対応する第１のフェルミ準位（Ｆ１）と、前記素子の前記チャネル領域に対応する第２のフェルミ準位（Ｆ２）と、前記チャネル領域の幅（Ｗ）と、前記素子の動作温度（Ｔ）と、前記前記素子のチャンネル領域の量子化エネルギー（Ｅｑｖ）と、前記素子のソース−チャネル間障壁の高さ（Ｖｏ）と、チャネルの谷における電子のｚ方向の質量（ｍＺＶ）とを含む複数のモデル変数のうちの少なくとも１つのそれぞれに対する複数の固定値の１つを含む入力を受信するステップと、
前記固定値の１つとは異なる前記複数の固定値の各々を、その他の障壁モデル変数の各々の少なくとも一つに対して割り当てるステップと、
前記第１の固定値とは異なる前記複数の固定値の各々に対して、以下の障壁モデルレート方程式から電流値（Ｉ１２）を決定するステップとを含み、
ここで、ｑは電子電荷の定数（ 〜 １．６０２×１０ −１９ クーロン）、ｈはプランク定数（ 〜 ６．６２×１０ −２７ ｅｒｇ／ｓｅｃ）／２π）、ｋはボルツマン定数（ 〜 １．３８×１０ −１６ ｅｒｇ／℃）、Ｔは絶対温度（Ｋ）、ｅは自然対数の底とし、
前記半導体素子の電流−電圧特性は、上記電流値（Ｉ １２ ）の関すとして、前記障壁モデルレート方程式、及び前記半導体素子に印加された前記ゲート−ソース間電圧（Ｖ ＧＳ ）と前記ドレイン−ソース間電圧（Ｖ ＤＳ ）との内の何れか一つに基づいて決定されることを特徴とするコンピュータ読取り可能媒体。 - ソース領域、チャネル領域及びドレイン領域を有する半導体素子における電流−電圧特性の動きをシミュレートするための装置であって、プロセッサと、前記プロセッサに接続され、前記プロセッサの動作を制御するためのプログラムを記憶するメモリとを備え、前記プロセッサは、
前記素子に印加されるゲート−ソース間電圧（ＶＧＳ）と、前記素子に印加されるドレイン−ソース間電圧（ＶＤＳ）と、前記素子の前記ソース領域に対応する第１のフェルミ準位（Ｆ１）と、前記素子の前記チャネル領域に対応する第２のフェルミ準位（Ｆ２）と、前記チャネル領域の幅（Ｗ）と、前記素子の動作温度（Ｔ）と、前記前記素子のチャンネル領域の量子化エネルギー（Ｅｑｖ）と、前記素子のソース−チャネル間障壁の高さ（Ｖｏ）と、チャネルの谷における電子のｚ方向の質量（ｍＺＶ）とを含む複数のモデル変数のうちの少なくとも１つのそれぞれに対する複数の固定値の１つを含む入力を受信し、
前記固定値の１つとは異なる前記複数の固定値の各々を、その他の障壁モデル変数の各々の少なくとも一つに対して割り当て、
前記第一の固定値とは異なる前記複数の固定値の各々に対して、以下の障壁モデルレート方程式から電流値（Ｉ１２）を決定ためのプログラムで動作し、
ここで、ｑは電子電荷の定数（ 〜 １．６０２×１０ −１９ クーロン）、ｈはプランク定数（ 〜 ６．６２×１０ −２７ ｅｒｇ／ｓｅｃ）／２π）、ｋはボルツマン定数（ 〜 １．３８×１０ −１６ ｅｒｇ／℃）、Ｔは絶対温度（Ｋ）、ｅは自然対数の底とし、
前記半導体素子の電流−電圧特性は、上記電流値（Ｉ １２ ）の関すとして、前記障壁モデルレート方程式、及び前記半導体素子に印加された前記ゲート−ソース間電圧（Ｖ ＧＳ ）と前記ドレイン−ソース間電圧（Ｖ ＤＳ ）との内の何れか一つに基づいて決定されることを特徴とする装置。 - 前記プロセッサはさらに、前記電流値を出力装置によりユーザに表示するためのプログラムで動作することを特徴とする請求項１０に記載の装置。
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