JP4986727B2 - Amplifier circuit - Google Patents
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Description
本発明は増幅回路、特にバイポーラ型トランジスタを用いて集積回路化された増幅回路で、電源電圧の変動に対応するための構成に関する。 The present invention relates to an amplifier circuit, particularly an amplifier circuit integrated using a bipolar transistor, and a configuration for dealing with fluctuations in power supply voltage.
図４には、従来の集積回路化された増幅回路の一例が示されており、この増幅回路は、例えば電圧検出器の出力回路として用いられている。図４において、ロジック回路１に、増幅用のＮＰＮトランジスタＱ5 のベースが接続され、このトランジスタＱ5 のコレクタにＰＮＰトランジスタＱ1 のベース及びコレクタが接続され、このトランジスタＱ1にカレントミラー構成のＰＮＰトランジスタＱ2 が接続される。このトランジスタＱ2 のコレクタには、接地（ＧＮＤ）との間に抵抗Ｒ1 が接続されると共に、増幅用のＮＰＮトランジスタＱ6 のベースが接続され、このトランジスタＱ6 のコレクタが抵抗Ｒ2 を介して電源（Ｖcc）に接続され、エミッタがGNDに接地され、このトランジスタＱ6 のコレクタと上記抵抗Ｒ2 との接続点に出力端子２が接続される。
FIG. 4 shows an example of a conventional amplifier circuit integrated into an integrated circuit, and this amplifier circuit is used as an output circuit of a voltage detector, for example. In FIG. 4, the base of an NPN transistor Q5 for amplification is connected to the logic circuit 1, the base and collector of a PNP transistor Q1 are connected to the collector of this transistor Q5, and a PNP transistor Q2 having a current mirror configuration is connected to this transistor Q1. Connected. A resistor R1 is connected between the collector of the transistor Q2 and the ground (GND), and a base of an amplifying NPN transistor Q6 is connected. The collector of the transistor Q6 is connected to a power source (Vcc) via a resistor R2. ), The emitter is grounded to GND, and the
上記のような増幅回路では、ロジック回路１の出力がＬ（Low）で、トランジスタＱ5 がオフ（OFF）状態であるとき、カレントミラー構成のトランジスタＱ1 ，Ｑ2 とトランジスタＱ6 は全てオフ状態になり、出力端子２は電源電圧Ｖccと同電位となる。一方、ロジック回路１の出力がＨ（High）のときは、トランジスタＱ5 がオン（ON）状態で、トランジスタＱ1 ，Ｑ2 及びトランジスタＱ6 がオフ状態になり、出力端子２は略接地（GND）電位となる。
しかしながら、上記従来の増幅回路では、集積回路化されるトランジスタと基板との間に寄生容量が形成されることから、電源電圧Ｖccが急激に変化したとき、この寄生容量に対する充放電によって誤動作を起こす場合があった。一般に、集積回路化される、例えばバイポーラ型トランジスタでは、ＰＮＰトランジスタのベース対基板間に寄生容量が形成されるため、図４の増幅回路でも、基板が接地（GND）となる場合において、カレントミラー構成のＰＮＰトランジスタＱ1 及びＱ2 のベース−接地（GND）間に寄生容量Ｃ1 が形成される。そして、電源電圧Ｖccの急激な変動時には、この寄生容量Ｃ1 に対し充放電が行われることになり、これによってカレントミラー回路、そして増幅回路が誤動作する。 However, in the above-described conventional amplifier circuit, a parasitic capacitance is formed between the transistor integrated into the integrated circuit and the substrate. Therefore, when the power supply voltage Vcc changes suddenly, a malfunction occurs due to charging / discharging of the parasitic capacitance. There was a case. In general, in a bipolar transistor that is integrated, for example, a parasitic capacitance is formed between the base and the substrate of the PNP transistor. Therefore, even when the substrate is grounded (GND) in the amplifier circuit of FIG. A parasitic capacitance C1 is formed between the base and ground (GND) of the PNP transistors Q1 and Q2 having the configuration. When the power supply voltage Vcc changes suddenly, the parasitic capacitance C1 is charged and discharged, thereby causing the current mirror circuit and the amplifier circuit to malfunction.
図５には、電源電圧Ｖccの変化に対する出力電圧の変化が示されており、図４のロジック回路１の出力がＬで、トランジスタＱ1 ，Ｑ2 がオフ状態に制御されている場合であっても、電源電圧Ｖccが急激に上昇すると、トランジスタＱ2 がオンし、図５の矢印５０で示されるように、出力端子２の電圧が一時的に大きく低下してしまう。即ち、ＰＮＰトランジスタＱ1 及びＱ2 のベース−接地間には寄生容量Ｃ1 が存在することから、電源電圧Ｖccが上昇すると、ＰＮＰトランジスタＱ1 及びＱ2 のベース電位も電源電圧Ｖccに追従して上昇する。この電源電圧ＶccがｄＶ（Ｖ）だけ変化したとすると、次の式の電荷Ｑが寄生容量Ｃ1 に供給される。
Ｑ ＝ Ｃ1 ・ｄＶ
（Ｃ1 ：ＰＮＰトランジスタのベース−接地間寄生容量、ｄＶ：電源電圧の変化）
FIG. 5 shows the change of the output voltage with respect to the change of the power supply voltage Vcc. Even when the output of the logic circuit 1 of FIG. 4 is L and the transistors Q1 and Q2 are controlled to be in the OFF state. When the power supply voltage Vcc rises abruptly, the transistor Q2 is turned on, and the voltage at the
Q = C1 · dV
(C1: parasitic capacitance between base and ground of PNP transistor, dV: change in power supply voltage)
そして、充電電流の経路に抵抗が存在しないとき、充電電流ＩＣＨＧは以下の式で示すことができる。
ＩＣＨＧ＝ Ｑ／ｄｔ ＝（Ｃ1 ・ｄＶ）／ｄｔ
この式から、充電電流ＩＣＨＧは、電源電圧Ｖccの変化ｄＶが大きい場合、またこの電源電圧Ｖccが短時間で上昇する場合に、大きくなることが分かる。
When there is no resistance in the charging current path, the charging current I CHG can be expressed by the following equation.
I CHG = Q / dt = (C1 · dV) / dt
From this equation, it can be seen that the charging current I CHG becomes large when the change dV of the power supply voltage Vcc is large and when the power supply voltage Vcc rises in a short time.
そして、この充電電流ＩＣＨＧは、電源ノードから上記カレントミラー構成のトランジスタＱ1 及びＱ2 のエミッタを通って寄生容量Ｃ1 へ供給されるので、寄生容量Ｃ1 の充電が完了するまでの時間、トランジスタＱ1 及びＱ2 はオン状態となり、コレクタに電流が流れて誤動作を起こす。即ち、トランジスタＱ2 のコレクタ電流がトランジスタＱ6 と抵抗Ｒ1 と抵抗Ｒ2 から構成される出力段を駆動することから、出力端子２の電圧を一時的に低下させることになる。
Since this charging current I CHG is supplied from the power supply node to the parasitic capacitance C1 through the emitters of the transistors Q1 and Q2 having the current mirror configuration, the time until the charging of the parasitic capacitance C1 is completed, the transistors Q1 and Q2 is turned on, causing current to flow through the collector and causing malfunction. That is, since the collector current of the transistor Q2 drives the output stage composed of the transistor Q6, the resistor R1, and the resistor R2, the voltage at the
本発明は上記問題点に鑑みてなされたものであり、その目的は、電源電圧が急激に変化した場合でも、出力電圧の一時的な低下を防止して誤動作を起こすことのない増幅回路を提供することにある。 The present invention has been made in view of the above problems, and an object of the present invention is to provide an amplifier circuit that prevents a temporary decrease in the output voltage and does not cause a malfunction even when the power supply voltage changes rapidly. There is to do.
上記目的を達成するために、請求項１に係る発明は、増幅用トランジスタと、トランジスタに電源を供給することによって動作する第１増幅部とを備え、上記増幅用トランジスタの出力を第１増幅部へ入力する増幅回路において、入力端子を開放状態としかつ出力端子を上記第１増幅部の入力端子に接続し、共通の電源が供給される第２増幅部を設け、上記電源電力の変化時に、上記第２増幅部から上記第１増幅部内に形成された寄生容量へ電流を流すことにより、この第１増幅部内の寄生容量に対する充放電で生じる誤動作を抑制することを特徴とする。
上記第１増幅部としては、定電流回路等として機能するカレントミラー構成トランジスタ、エミッタ接地回路等その他の構成のトランジスタ、カレントミラー構成トランジスタとその他のトランジスタを組み合わせたものが用いられる。また、上記第２増幅部としては、カレントミラー構成トランジスタが用いられる。
請求項２に係る発明は、上記第１増幅部及び第２増幅部として、カレントミラー構成トランジスタを設け、上記第２増幅部のカレントミラー構成トランジスタの出力端子を上記第１増幅部のカレントミラー構成トランジスタのベース端子へ接続することを特徴とする。
In order to achieve the above object, an invention according to claim 1 includes an amplifying transistor and a first amplifying unit that operates by supplying power to the transistor, and outputs the amplifying transistor to the first amplifying unit. In the amplifier circuit for inputting to the input circuit, the input terminal is opened, the output terminal is connected to the input terminal of the first amplifier, and a second amplifier to which a common power is supplied is provided. By causing a current to flow from the second amplifying unit to the parasitic capacitance formed in the first amplifying unit, malfunction caused by charging / discharging of the parasitic capacitance in the first amplifying unit is suppressed.
As the first amplifying unit, a current mirror configuration transistor that functions as a constant current circuit or the like, a transistor having another configuration such as a grounded emitter circuit, or a combination of a current mirror configuration transistor and another transistor is used. Further, a current mirror configuration transistor is used as the second amplifying unit.
According to a second aspect of the present invention, a current mirror configuration transistor is provided as the first amplification unit and the second amplification unit, and an output terminal of the current mirror configuration transistor of the second amplification unit is configured as a current mirror configuration of the first amplification unit. It is connected to the base terminal of a transistor.
本発明の構成によれば、第２増幅部の出力端子が第１増幅部の入力端子に接続されるので、電源電圧が急激に変化したときには、第２増幅部からの電流が第１増幅部の寄生容量に与えられることになり、これによって第１増幅部の寄生容量への充電が防止され、誤動作が生じなくなる。 According to the configuration of the present invention, since the output terminal of the second amplifying unit is connected to the input terminal of the first amplifying unit, when the power supply voltage changes suddenly, the current from the second amplifying unit is changed to the first amplifying unit. Thus, charging of the parasitic capacitance of the first amplifying unit is prevented, and malfunction does not occur.
上記請求項２の場合は、電源電圧の変化時には、第２増幅部内の寄生容量に電流が供給されることにより、第２増幅部のカレントミラー構成トランジスタがオンされ、このトランジスタからの電流が第１増幅部内の寄生容量に供給され、この寄生容量に電荷が蓄積（充電）されることにより、第１増幅部のカレントミラー構成トランジスタから第１増幅部内の寄生容量への充電電流の供給がなくなる。この結果、出力電圧が一時的に低下することもなく、誤動作の発生が防止される。 In the case of the second aspect, when the power supply voltage is changed, a current is supplied to the parasitic capacitance in the second amplifying unit, whereby the current mirror constituting transistor of the second amplifying unit is turned on, and the current from this transistor is The charge current is supplied to the parasitic capacitance in the one amplifying unit, and the charge is accumulated (charged) in the parasitic capacitance, so that the charging current is not supplied from the current mirror constituting transistor of the first amplifying unit to the parasitic capacitance in the first amplifying unit. . As a result, the output voltage does not decrease temporarily, and the occurrence of malfunction is prevented.
本発明の増幅回路によれば、電源電圧が急激に変化した場合でも、出力電圧の一時的な低下が防止され、誤動作を起こすことがないという効果がある。 According to the amplifier circuit of the present invention, even when the power supply voltage changes abruptly, there is an effect that the output voltage is temporarily prevented from being lowered and no malfunction occurs.
図１には、本発明の第１実施例に係り、電圧検出器の出力回路に用いられる増幅回路の構成が示されており、この第１実施例は、増幅回路内の第１増幅部と同等の構成の第２増幅部を設けたものである。図１において、入力部４の出力をベースへ入力する増幅用のＮＰＮトランジスタＱ5 が設けられ、このトランジスタＱ5 のコレクタに第１増幅部６の入力端子（IN）が接続される。この第１増幅部６の出力端子（OUT）には、接地（ＧＮＤ）との間に抵抗Ｒ1 が接続されると共に、ＮＰＮトランジスタＱ6 のベースが接続され、このトランジスタＱ6 のコレクタが抵抗Ｒ2 を介して電源（Ｖcc）に接続され、エミッタがGNDに接地され、このトランジスタＱ6 のコレクタと上記抵抗Ｒ2 との接続点に出力端子（OUTPUT）２が接続される。
FIG. 1 shows a configuration of an amplifier circuit used in an output circuit of a voltage detector according to the first embodiment of the present invention. This first embodiment includes a first amplifier section in the amplifier circuit, and A second amplifying unit having the same configuration is provided. In FIG. 1, an amplifying NPN transistor Q5 for inputting the output of the
上記第１増幅部６は、カレントミラー構成トランジスタ（第２実施例）、エミッタ接地回路等その他の構成のトランジスタ、或いはこれらを組み合わせたものからなり、上記第２増幅部７は、カレントミラー構成トランジスタからなる。即ち、第２増幅部７の入力端子（IN）をオープンとし、出力端子（OUT）を第１増幅部６の入力端子（IN）に接続し、これら増幅部６，７には電源電圧Ｖccを与えるように構成される。また、これらの第１増幅部６と第２増幅部７の内部には、集積回路化によってトランジスタのベース−接地（GND）間に寄生容量が生じている。 The first amplifying unit 6 includes a current mirror constituent transistor (second embodiment), a transistor having other configurations such as a grounded emitter circuit, or a combination thereof, and the second amplifying unit 7 includes a current mirror constituent transistor. Consists of. That is, the input terminal (IN) of the second amplifying unit 7 is opened, the output terminal (OUT) is connected to the input terminal (IN) of the first amplifying unit 6, and the power supply voltage Vcc is supplied to these amplifying units 6 and 7. Configured to give. In addition, in the first amplifying unit 6 and the second amplifying unit 7, parasitic capacitance is generated between the base and ground (GND) of the transistor due to the integration of an integrated circuit.
このような第１実施例の構成によれば、電源電圧Ｖccが急激に変動したとき、第２増幅部７で発生した電流が第１増幅部６へ入力され、この電流によって第１増幅部６内の寄生容量が充電されるので、第１増幅部６を構成するトランジスタの誤動作が生じなくなる。 According to the configuration of the first embodiment, when the power supply voltage Vcc fluctuates rapidly, the current generated in the second amplifying unit 7 is input to the first amplifying unit 6, and the first amplifying unit 6 is generated by this current. Since the internal parasitic capacitance is charged, the malfunction of the transistors constituting the first amplifying unit 6 does not occur.
図２には、第２実施例に係り、電圧検出器の出力回路に用いられる増幅回路の構成が示されており、この第２実施例は、第１増幅部及び第２増幅部として、カレントミラー回路を設けたものである。図２において、ロジック回路１、増幅用のＮＰＮトランジスタＱ5 ，Ｑ6 、抵抗Ｒ1 ，Ｒ2 、出力端子２の構成は、図４及び図１の構成と同様となっており、上記トランジスタＱ5 のコレクタに、ＰＮＰトランジスタＱ1 のベース及びコレクタが接続され、このトランジスタＱ1 にカレントミラー構成のＰＮＰトランジスタＱ2 が接続され、両トランジスタＱ1 ，Ｑ2 のエミッタに電源（Ｖcc）が供給される。このトランジスタＱ2 のコレクタにＮＰＮトランジスタＱ6 のベースと抵抗Ｒ1 の一端が接続されており、上記トランジスタＱ1 及びＱ2 からなるカレントミラー回路は、定電流回路等として機能する。
FIG. 2 shows a configuration of an amplifier circuit used in the output circuit of the voltage detector according to the second embodiment. This second embodiment has a current amplifier as a first amplifier and a second amplifier. A mirror circuit is provided. 2, the configuration of the logic circuit 1, the NPN transistors Q5 and Q6 for amplification, the resistors R1 and R2, and the
そして、第２実施例では、上記トランジスタＱ1 及びＱ2 のカレントミラー回路と同じ構成のＰＮＰトランジスタＱ3 及びＱ4 を配置しており、このトランジスタＱ3 のコレクタがオープン（開放）状態とされ、トランジスタＱ4 のコレクタが上記トランジスタＱ1 のベースに接続される。また、これらトランジスタＱ3 ，Ｑ4 のエミッタは共通の電源（Ｖcc）に接続される。このような構成の回路（バイポーラ型）では、集積回路基板が接地（GND）となる場合、上記トランジスタＱ1 及びＱ2 のベース−接地間に寄生容量Ｃ1 、上記トランジスタＱ3 及びＱ4のベース−接地間に寄生容量Ｃ2 がそれぞれ形成される。 In the second embodiment, PNP transistors Q3 and Q4 having the same configuration as the current mirror circuit of the transistors Q1 and Q2 are arranged. The collector of the transistor Q3 is opened (opened), and the collector of the transistor Q4 is arranged. Is connected to the base of the transistor Q1. The emitters of the transistors Q3 and Q4 are connected to a common power source (Vcc). In the circuit (bipolar type) having such a configuration, when the integrated circuit board is grounded (GND), the parasitic capacitance C1 is connected between the bases and grounds of the transistors Q1 and Q2, and between the bases and grounds of the transistors Q3 and Q4. A parasitic capacitance C2 is formed.
このような第２実施例の構成によれば、電源電圧Ｖccが急激に上昇したとき、トランジスタＱ1 及びＱ2 のベース電圧も電源電圧Ｖccに追従して上昇するため、トランジスタＱ1 及びＱ2 のエミッタを通して寄生容量Ｃ1 へ充電電流が流れようとする。しかし、同時にトランジスタＱ3 及びＱ4 のベース電圧も電源電圧Ｖccに追従して上昇するため、寄生容量Ｃ2 にも充電電流が供給される。この充電電流は、電源からトランジスタＱ3 及びＱ4 のエミッタを通り寄生容量Ｃ2 に供給されるので、トランジスタＱ4 がオンしてコレクタ電流が流れ、このコレクタ電流がトランジスタＱ1 及びＱ2 のベースから寄生容量Ｃ1 へ電荷を供給することになり、この結果、トランジスタＱ1 及びＱ2 のエミッタから寄生容量Ｃ1 に対し充電電流が流れることが抑制される。 According to the configuration of the second embodiment, when the power supply voltage Vcc suddenly rises, the base voltages of the transistors Q1 and Q2 also rise following the power supply voltage Vcc, so that the parasitic voltage passes through the emitters of the transistors Q1 and Q2. A charging current tends to flow to the capacitor C1. However, at the same time, since the base voltages of the transistors Q3 and Q4 also increase following the power supply voltage Vcc, the charging current is also supplied to the parasitic capacitance C2. Since this charging current is supplied from the power source through the emitters of the transistors Q3 and Q4 to the parasitic capacitance C2, the transistor Q4 is turned on and a collector current flows. This collector current flows from the bases of the transistors Q1 and Q2 to the parasitic capacitance C1. As a result, charge current is suppressed from flowing from the emitters of the transistors Q1 and Q2 to the parasitic capacitance C1.
このようにして、ロジック回路１の出力がＬ（Low）のとき、電源電圧Ｖccが急激に上昇しても、トランジスタＱ1 及びＱ2 は誤動作することはなく、トランジスタＱ6 がオフ状態を維持するため、出力端子２の電位が一時的に低下することが抑制される。なお、上記トランジスタＱ4 のコレクタ電流は、トランジスタＱ3 とトランジスタＱ4 のエミッタの面積比を変化させることで調整することができる。
In this way, when the output of the logic circuit 1 is L (Low), the transistors Q1 and Q2 do not malfunction even if the power supply voltage Vcc rises rapidly, and the transistor Q6 maintains the OFF state. A temporary decrease in the potential of the
図３には、第１及び第２実施例の電源電圧Ｖccの変化に対する出力電圧の変化が示されており、図示されるように、電源電圧Ｖccが急激に上昇しても、出力電圧に従来の図５で示した一時的な変化（５０）は現れない。この結果、誤動作が抑制される。 FIG. 3 shows the change of the output voltage with respect to the change of the power supply voltage Vcc in the first and second embodiments. As shown in FIG. The temporary change (50) shown in FIG. 5 does not appear. As a result, malfunction is suppressed.
第１及び第２実施例では、電圧検出器の出力回路に適用した例を示したが、本願発明の増幅回路は、その他の回路にも適用することができる。 In the first and second embodiments, an example in which the present invention is applied to an output circuit of a voltage detector has been shown. However, the amplifier circuit of the present invention can also be applied to other circuits.
１…ロジック回路、 ４…入力部、
６…第１増幅部、 ７…第２増幅部、
Ｑ1 ，Ｑ2 ，Ｑ3 ，Ｑ4 …ＰＮＰトランジスタ、
Ｑ5 ，Ｑ6 …ＮＰＮトランジスタ、
Ｒ1 ，Ｒ2 …抵抗。
1 ... logic circuit, 4 ... input section,
6 ... 1st amplification part, 7 ... 2nd amplification part,
Q1, Q2, Q3, Q4 ... PNP transistors,
Q5, Q6 ... NPN transistor,
R1, R2 ... Resistance.
Claims (2)
入力端子を開放状態としかつ出力端子を上記第１増幅部の入力端子に接続し、共通の電源が供給される第２増幅部を設け、
上記電源電圧の変化時に、上記第２増幅部から上記第１増幅部内に形成された寄生容量へ電流を流すことにより、この第１増幅部内の寄生容量に対する充放電で生じる誤動作を抑制することを特徴とする増幅回路。 In an amplifier circuit comprising: an amplifying transistor; and a first amplifying unit that operates by supplying power to the integrated circuit transistor, wherein the output of the amplifying transistor is input to the first amplifying unit;
An input terminal is opened and an output terminal is connected to the input terminal of the first amplifying unit, and a second amplifying unit to which a common power is supplied is provided.
By causing a current to flow from the second amplifying unit to the parasitic capacitance formed in the first amplifying unit when the power supply voltage changes, it is possible to suppress malfunction caused by charging / discharging of the parasitic capacitance in the first amplifying unit. A characteristic amplification circuit.
上記第２増幅部のカレントミラー構成トランジスタの出力端子を上記第１増幅部のカレントミラー構成トランジスタのベース端子へ接続することを特徴とする請求項１記載の増幅回路。 As the first amplifying unit and the second amplifying unit, a current mirror configuration transistor is provided,
2. The amplifier circuit according to claim 1, wherein an output terminal of the current mirror constituting transistor of the second amplifying section is connected to a base terminal of the current mirror constituting transistor of the first amplifying section.
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