JP4983661B2 - 半導体装置の製造方法 - Google Patents

Description

本件は、電子デバイス等の搭載された基板の状態を検知する基板検知装置及び方法、並びに半導体装置の製造方法に関する。

従来より、半導体基板やガラス基板等の基板に、半導体素子や薄膜素子等の電子デバイスを形成する際には、基板を各種処理装置のチャンバ内に搬送し、チャンバ内に設けられた基板ステージ上に基板を静電吸着により載置固定（チャッキング）する。この状態で、当該基板の表面に各種処理（薄膜形成やエッチング、イオン注入等）を実行する。

特開平６−２０４３２５号公報 特開２０００−２６０８５５号公報 特開昭６０−９５９３２号公報 特開平５−３６８０６号公報

近年、半導体装置等の電子デバイスでは、微細化及び高集積化が益々進行しており、この要請に応えるべく、多層配線構造の装置構成が採用されている。
多層配線構造を有した半導体基板等が加熱されると、当該基板の歪み及び熱膨張が強調される。基板が基板ステージ上に移載されて加熱されたときの熱膨張と、基板ステージから開放されたときの熱収縮との発生により、基板ステージと基板の裏面との間に擦れが生じる。この擦れに起因して、基板ステージが異常磨耗して発塵する。また、基板ステージが異常磨耗した状態で基板をチャッキングすると、基板の破損に至ることがある。

また、半導体基板やガラス基板等では、その大型化が年々進行しており、それに伴って基板の歪み及び熱膨張に起因する当該基板の反りが益々顕在化するという問題がある。この場合、基板ステージ上に基板をチャッキングする際に、基板全面を一括して静電吸着する従来の手法では、十分なチャッキングを行うことができない。

このような問題に対処すべく、特許文献１では、静電吸着式の基板ステージを複数に分割し、基板に対してそれぞれ独立に電圧を印加する構成が開示されている。この場合、基板ステージと基板との間に流れる電流を測定し、電流値に応じて基板の平坦化の状態を判断して制御することができる、とされている。

しかしながらこの構成では、基板ステージと基板との間の接触抵抗は、基板裏面の状態に大きく依存し、制御を行ううえで障害となる。また、基板に電圧を印加して当該基板に流れる電流を測定するため、基板に形成されている半導体素子に対して深刻なダメージを与えてしまう懸念がある。

また、特許文献２では、基板を静電吸着式の基板ステージに固定するに際して、基板を固定するまでの処理を効率的に実行することを目的としており、基板の反りの状態を検出することなく電圧を印加するシーケンスで上記の目的を達成しようとしている。
しかしながらこの場合、大型化した基板に生じる様々な反りの態様に的確に対処することができない。

また、特許文献３では、基板ステージの中央部から外周部に向けてチャッキングを行うことにより、上凸状に変形している基板でも確実にチャッキングすることができるとしている。
しかしながら、上凸状に大きく変形している場合、基板ステージの中央部から電圧を印加すると、基板をチャッキングすることができない場合がある。

また、特許文献４では、静電チャックの吸着・剥離過渡特性を測定する手法が開示されている。
しかしながら、大型基板に対するチャッキングに関する実用的な手法は開示されていない。

本件では、上記の課題に鑑みてなされたものである。本件の目的は、基板に電圧を印加して基板にダメージを及ぼすことなく、当該基板における、大型基板において特に顕在化する複雑な態様の反りの発生部位及び発生状態を容易且つ正確に特定する。そして、大型基板でも確実なチャッキングに供することを可能とする基板検知装置及び方法、並びに半導体装置の製造方法を提供することにある。

本件の半導体装置の製造方法は、複数の静電容量センサが配置された基板搭載面を有する第１の支持台に基板を載置するステップと、前記各静電容量センサにより前記基板の反り状態を判断し、前記反り状態を示す信号を処理室の制御部へ送信するステップと、前記基板を前記処理室の第２の支持台に載置するステップと、前記信号に基づき、前記基板を前記第２の支持台にチャックするステップとを含み、前記第１の支持台は、複数の前記静電容量センサが、予め容量閾値の設定されたアクティブ回路に並設され、前記静電容量センサ及び前記アクティブ回路を埋め込むように所定の誘電率の保護膜が形成されてなり、前記保護膜の表面が前記基板搭載面とされる。

本件によれば、基板に電圧を印加して基板にダメージを及ぼすことなく、当該基板における、大型基板において特に顕在化する複雑な態様の反りの発生部位及び発生状態を容易且つ正確に特定し、大型基板でも確実なチャッキングに供することが可能とする。

―本件の基本骨子―
本件では、基板が基板面で載置される支持台と、支持台の基板の搭載面に、基板面に対応して配置された複数の静電容量センサを有するセンサ部とを含む基板検知装置を提示する。
この基板検知装置では、各静電容量センサを用いることにより、各静電容量センサごとに対応した基板の基板面について、その部分ごとに逐一検知することができる。これらの静電容量センサによる検知結果に応じて、基板に電圧を印加して基板にダメージを及ぼすことなく、基板の変形、即ち基板の反り状態をきめ細かく、しかも容易且つ正確に認識することが可能となる。

―本件を適用した好適な諸実施形態―
以下、本件を適用した具体的な諸実施形態について、図面を参照しながら詳細に説明する。

（第１の実施形態）
図１は、第１の実施形態による基板検知装置の概略構成を示す模式図である。ここで、基板が載置される支持台については、その平面視の状態を図示する。
この基板検知装置は、支持台１と、複数の静電容量センサ１０ａを有するセンサ部２と、データ記憶部３と、基板１の反り状態を判定する判定部４とを備えて構成されている。

支持台１には、基板が基板面で載置される。センサ部２は、支持台１の基板の搭載面１ａに、基板面に対応して配置（ここでは埋め込み配置）された複数の静電容量センサ１０ａを有して構成される。データ記憶部３は、センサ部２における各静電容量センサ１０ａの検知結果を一時的に記憶する。判定部４は、データ記憶部３に記憶された検知結果に基づいて基板１の反り状態を適宜判定する。

支持台１は、本実施形態で対象とされる半導体基板の形状に対応させて、搭載面１ａが円形状とされている。ここで、支持台１の搭載面１ａの面積は半導体基板の基板面の面積よりも大きい。搭載面１ａには、半導体基板を支持する基板リフトピン１４が設けられている。

センサ部２は、搭載面１ａの中央部分に設けられた第１のセンサ群１１と、第１のセンサ群１１を囲む第２のセンサ群１２と、第２のセンサ群１２を囲む第３のセンサ群１３とを有して構成されている。
第１のセンサ群１１は、搭載面１ａにおいて、基板面の中央部分に対応して設けられた少なくとも１つ、ここでは１つの静電容量センサ１０ａを有する。
第２のセンサ群１２は、第１のセンサ群１１を同心状に囲む複数の静電容量センサ１０ａを有する。
第３のセンサ群１３は、第２のセンサ群１２を同心状に囲み、搭載面１ａの周縁の近くに設けられた複数の静電容量センサ１０ａを有する。

静電容量センサ１０ａは、図２に示すように、コンデンサの電極となる電極部２１と、発振回路２２と、検波回路２３と、トリガ回路２４と、出力回路２５と、シールド部２６とを備えて構成されている。
電極部２１は、半導体基板やガラス基板等の基板である被検出体１００と対向して設けられる。発振回路２２では、電極部２１が発振用コンデンサとなって交流波を発振する。検波回路２３は、発振回路２２で発振した交流波を検波する。トリガ回路２４は、静電容量センサ１０ａのオン／オフを決定する電流閾値が設定されている。出力回路２５は、静電容量センサ１０ａのオン／オフを示す出力信号を出力する。シールド部２６は、電極部２１に対する側方からの電気的影響を排除し、電極部２１による検出領域を電極面に垂直な部分のみに規定するものである。

以下、静電容量センサ１０ａを用いた被検出体１００の検出原理を説明する。
静電容量センサ１０ａは、発信回路２２と接続された電極部２１と被検出体１００の間に形成される静電容量の変化を、例えば発信回路２２における電流（検出電流）の変化として検出する。
静電容量センサ１０ａでは、形成される静電容量は以下の３項目に依存する。
（１）電極部２１の大きさ(基本的にはセンサの外径)：図２では距離Ｄ１で示す。
（２）電極部２１と被検出体１００との間の距離：図２では距離Ｄ２で示す。
（３）被検出体１００の誘電率（ε）

発信回路２２に接続された電極部２１と、被検出体１００との間に静電容量が形成されると、電極部２１は、発振回路２２のコンデンサとして機能して発振が開始される。発振回路２２が発振を開始すると、発振回路２２に流れ込む検出電流が増大する。
図３（ａ）に示すように、静電容量センサ１０ａの検出領域内に被検出体１００が存在せず、電極部２１がコンデンサとして機能していない状態、即ち発振回路２２で発振していない状態でこの発振回路２２に流れ込む検出電流を例えば１(ｍＡ)とする。この場合、図３（ｂ）に示すように、検出領域内に被検出体１００が存在して発振回路２２で発振を開始した場合に、この値が例えば３(ｍＡ)〜４(ｍＡ)に増加する。

反対に、検出領域内に被検出体１００が存在する状態から、被検出体１００が存在しない状態となると発振回路２２で発振を停止し、発振回路２２に流れ込む検出電流は３(ｍＡ)〜４(ｍＡ)から、1(ｍＡ)に減少する。
なお、上記した検出電流の値は一例であり、被検出体１００が存在する状態と存在しない状態とを電流値で示しているに過ぎないため、電流値の大きさはこの限りではない。

静電容量センサ１０ａでは、発振回路２１に流れ込む検出電流を検波回路２３で検波し、トリガ回路２４で検出電流の増減と、予め設定された電流閾値 (不図示の調整部にて設定される。)とを比較して静電容量センサ１０ａのオン／オフを決定する。即ち、検出電流値が電流閾値以上であればオンとなる。一方、検出電流値が電流閾値より小値であればオフとなる。そして、オン／オフを示す出力信号を出力回路２５から出力する。

検出回路２２に流れ込む検出電流は、電極部２１と被検出体１００との間に形成される静電容量によって決定される。当該決定の際に、被検出体１００の誘電率が大きな要因の１つになる。従って、静電容量センサ１０ａでは、誘電率の異なる被検出体１００に対して感度に差異が生じる。ここで、誘電率がある一定の範囲内の被検出体１００を見込んで、静電容量センサ１０ａにおけるトリガ回路２４の電流閾値が設定されている。そのため、誘電率が上記の範囲を著しく超える（小さい場合及び大きい場合の双方が考えられる。）被検出体１００に対しては、これを適宜検出することが困難となる。

このような場合、第１〜第３のセンサ群１１〜１３のうちで同一のセンサ群に、例えば感度の相異なる複数の静電容量センサ１０ａを互いに電気的に干渉しないように配置する。この構成により、被検出体１００の誘電率が大きく異なる場合でも対応することができる。空気の誘電率を１とした場合、静電容量センサ１０ａの検出可能な誘電率は１．５以上であるとされている。参考に所定の各種誘電率を以下に示す。
空気：１
ポリエステル：１．２
木材：６〜８
ガラス：５〜１０
金属：５０
水：８０

静電容量センサと被検出体との間で検出される静電容量は、静電容量センサの電極部の前面に被検出体が存在する場合だけでなく、電極部の側面に被検出体が存在する場合においても程度の差はあるが形成される。そのため、電極部の周辺に何らかの手立てが加えられていない静電容量センサにおいては、静電容量センサの電極部の前面だけでなく側面においても測定感度を持つことになる。

この現象は、静電容量センサの特性、使用方法を決定するに際して利点とも欠点ともなるので、静電容量センサには、前面のみを検出するタイプのものと、前面及び側面の双方を検出するタイプのものがある。
本実施形態では、前者のタイプを採用し、静電容量センサ１０ａの電極部２１の側面をシールド部２６で覆う構成を採る。この構成により、静電容量センサ１０ａの検出領域を電極部２１の前面のみに限定することが可能になる。このようにしてシールドされた電極部２１を有する静電容量センサ１０ａの検出領域は、電極面方向に対して垂直に伸び、拡散することはない。

一方、ノンシールドタイプの静電容量センサを用いる場合には、静電容量センサ１０ａの側面にも検出領域が存在する。そのため、複数の静電容量センサを並設して使用する際には互いに電気的に干渉しない程度の距離をおいて設置する。

静電容量センサとしては、静電容量センサ１０ａ以外でも、図４に示すような静電容量センサ１０ｂを用いても良い。この静電容量センサ１０ｂでは、アクティブ回路２７に複数の電極部１５が並設されてキャパシタアレイ２８が構成されており、キャパシタアレイ２８上を覆うように所定誘電率の絶縁材料等からなる表面保護膜２９が形成されている。

静電容量センサ１０ｂを用いて被検出体１００の検知を行う様子を図５に示す。
静電容量センサ１０ｂでは、キャパシタアレイ２８と被検出体１００との間に形成される静電容量を検出し、その静電容量と、アクティブ回路２７において予め設定された容量閾値とを比較して静電容量センサ１０ｂのオン／オフを決定する。即ち、検出容量値が電流閾値以上であればオンとなる。一方、検出容量値が電流閾値より小値であればオフとなる。

ここで、静電容量センサ１０ｂの表面保護膜２９と被検出体１００とが接触した状態において、静電容量センサ１０ｂで検知される静電容量をＣ０とする（図５（ａ））。また、静電容量センサ１０ｂの表面保護膜２９に対して被検出体１００が近い距離で対向する場合、静電容量センサ１０ｂで検知される静電容量をＣ１とする。同様に、静電容量センサ１０ｂの表面保護膜２９と被検出体１００とが所定距離、例えば両者の最大離間距離だけ離れて対向する場合、静電容量センサ１０ｂで検知される静電容量をＣ２とする（図５（ｂ））。同様に、静電容量センサ１０ｂの表面保護膜２９と被検出体１００とが図５（ｂ）よりも大きい所定距離だけ離れて対向する場合、静電容量センサ１０ｂで検知される静電容量をＣ３とする（図５（ｃ））。このように検出容量を規定した場合、Ｃ０＞Ｃ１＞Ｃ２＞Ｃ３となる。静電容量センサ１０ｂでは、このように相異なる容量を検出して、オン／オフを判断する。

データ記憶部３は、センサ部２を構成する各静電容量センサ１０ａの検知結果（オン又はオフ）を記憶（例えば一時的に記憶）する機能を有しており、所定のＲＯＭやＲＡＭ等を有して構成されている。
判定部４は、データ記憶部３に記憶された各静電容量センサ１０ａの検知結果に基づいて、基板の反り状態、例えば基板が搭載面１ａに対して下に凸に反った状態又は上に凸に反った状態とされている旨を判断する。当該判断を示す判定部４からの出力信号は、基板をチャッキングして各種プロセスを行う処理室の制御部（不図示）へ送出される。
また、判定部４による判定の情報を例えばデータ記憶部３に記憶するようにしても良い。

図６は、図１の破線Ｉ−Ｉ'に沿った概略断面図である。
ここで、図６の支持台１上に基板、ここでは半導体基板２０を載置し、判定部４により半導体基板２０の反り状態を判定する場合について説明する。

先ず、半導体基板２０が搭載面１ａに対して下に凸に反った状態である場合を図７（ａ）に示す。このとき、例えば第１のセンサ群１１を構成する静電容量センサ１０ａと、第２のセンサ群１２を構成する静電容量センサ１０ａとが共にオンとなり、第３のセンサ群１３を構成する静電容量センサ１０ａがオフとなる。このとき、判定部４は、第１〜第３のセンサ群１１〜１３の各静電容量センサ１０ａのオン／オフの結果から、基板が搭載面１ａに対して下に凸に反った状態であると判断する。

一方、半導体基板２０が搭載面１ａに対して上に凸に反った状態である場合を図７（ｂ）に示す。このとき、例えば第３のセンサ群１３を構成する静電容量センサ１０ａと、第２のセンサ群１２を構成する静電容量センサ１０ａとが共にオンとなり、第１のセンサ群１１を構成する静電容量センサ１０ａがオフとなる。このとき、判定部４は、第１〜第３のセンサ群１１〜１３の各静電容量センサ１０ａのオン／オフの結果から、基板が搭載面１ａに対して上に凸に反った状態であると判断する。

また、判定部４は、例えば第１のセンサ群１１を構成する静電容量センサ１０ａがオンであり、第２のセンサ群１２を構成する静電容量センサ１０ａと第３のセンサ群１３を構成する静電容量センサ１０ａとが共にオフであった場合には、以下のように判断する。即ち、基板が搭載面１ａに対して下に凸に反った状態であるが、上記した下に凸の場合よりは反り量が大きいと判断する。一方、判定部４は、例えば第３のセンサ群１３を構成する静電容量センサ１０ａがオンであり、第１のセンサ群１１を構成する静電容量センサ１０ａと第２のセンサ群１２を構成する静電容量センサ１０ａとが共にオフであった場合には、以下のように判断する。即ち、基板が搭載面１ａに対して上に凸に反った状態であるが、上記した上に凸の場合よりは反り量が大きいと判断する。
なお、第２のセンサ群１２は、基板の反りの判定精度を向上させるために設けられたものである。そこで例えば、第２のセンサ群１２を構成する静電容量センサ１０ａのトリガ回路２４の電流閾値を適宜変えて、第２のセンサ群１２に関する判定基準を上記と異なるものとしても良い。

上記のように構成された基板検知装置は、図８に示すように、各種の半導体プロセスを行う複数の処理室が設けられてなる半導体製造ユニットに配置される。
半導体製造ユニットには、各種の真空処理（チャンバ内を所定の真空状態として、或いは続いて所定の雰囲気に制御して実行される、成膜処理やイオン注入処理等）をそれぞれ複数の処理室３１〜３６にて行う構成を採る。処理室３１〜３６は、内部が所定の真空状態又は雰囲気に調整される真空チャンバ３１ａ〜３６ａと、半導体基板２０がチャッキングされる基板ステージ３１ｂ〜３６ｂとを有して構成されている。

この半導体製造ユニットでは、半導体基板２０は、ローディング機構４４を通過して、搬送機構４３により半導体製造ユニットの内部に搬入される。加熱機構３７，３８では、半導体基板２０が必要な温度まで加熱される。加熱機構３７，３８は、チャンバ３７ａ，３８ａと、半導体基板２０がチャッキングされる基板ステージ３７ｂ，３８ｂとを有して構成されている。また、冷却機構３９では、半導体基板２０が所定温度まで冷却される。冷却機構３９は、半導体基板２０がチャッキングされる基板ステージ３９ａ，３９ｂとを有して構成されている。半導体基板２０は導体製造ユニットの内部において、搬送機構４２により所望の処理室に搬入又は処理室から搬出される。

この半導体製造ユニットにおいて、本実施形態による基板検知装置４０は、例えば図８に示すように、ローディング機構４４の近傍に配置される。基板検知装置４０は、チャンバ４１内が例えば常温・常圧に保たれており、常温・常圧における半導体基板２０の反り状態が検知される。基板検知装置４０をこのような部位に配置することにより、半導体製造ユニット外に配置された例えばリソグラフィー装置と同等の状態において半導体基板２０の反り状態を検知する。判定部４は、出力信号をこれらの処理室に送信する。

本実施形態による基板検知装置４０は、図８の構成と異なり、例えば図９に示すように、処理室３３，３４の間に配置しても良い。基板検知装置４０は、チャンバ４１内が例えば所期の真空状態に保たれており、所期の真空状態における半導体基板２０の反り状態が検知される。基板検知装置４０をこのような部位に配置することにより、処理室３１〜３６（特に処理室３３，３４等）と同等の真空状態において半導体基板２０の反り状態を検知する。判定部４は、出力信号をこれらの処理室に送信する。

更には、例えば図１０に示すように、例えば処理室３３，３４の間と、ローディング機構４４の近傍との双方に配置しても良い。この構成により、常温・常圧における半導体基板２０の反り状態と、所期の真空状態における半導体基板２０の反り状態との情報が、判定部４により、半導体基板２０の検知時と同様の条件下で処理が行われる処理室等に適宜供される。

以下、本実施形態による基板検知装置を用いた基板検知方法、及び基板の反り状態の情報を得て所定のプロセスを行う処理方法について説明する。
図１１は、第１の実施形態による基板検知装置を用いた基板検知方法をステップ順に示すフロー図である。図１２は、第１の実施形態による基板検知装置から基板の反り状態の情報を得て所定のプロセスを行う処理方法をステップ順に示すフロー図である。

先ず、本実施形態による基板検知方法について説明する。
搬送機構４２，４３は、基板、ここでは半導体基板２０を基板検知装置の支持台１の搭載面１ａに載置する（ステップＳ１）。
続いて、半導体基板２０の反り状態に応じて、センサ部２における第１〜第３のセンサ群１１〜１３の各静電容量センサ１０ａがオン又はオフとなる。このオン／オフの情報はデータ記憶部３に記憶される（ステップＳ２）。

続いて、判定部４は、データ記憶部３に記憶された情報に基づいて、センサ部２のうち第１のセンサ群１１を構成する静電容量センサ１０ａと、第２のセンサ群１２を構成する静電容量センサ１０ａとが共にオンであるか否かを判定する（ステップＳ３）。
ここで、第１のセンサ群１１を構成する静電容量センサ１０ａのみ、或いは第３のセンサ群１３を構成する静電容量センサ１０ａのみがオンであるか否かを併せて判定するようにしても良い。本実施形態では、半導体基板２０の反り状態としては、搭載面１ａに対して下に凸に反った状態と上に凸に反った状態以外の反り状態は想定が困難であり、不要であると考えられるため、これら２つの態様のみを考慮する。

続いて、判定部４は、ステップＳ３の判定結果に基づいて、半導体基板２０の反り状態を判断する。
具体的に、ステップＳ３において第１のセンサ群１１と第２のセンサ群１２とが共にオンであると判定された場合には、判定部４は、半導体基板２０が搭載面１ａに対して下に凸に反った状態であると判断する（ステップＳ４）。

一方、第１のセンサ群１１と第２のセンサ群１２とが共にオンではない、即ち第３のセンサ群１３を構成する静電容量センサ１０ａと、第２のセンサ群１２を構成する静電容量センサ１０ａとが共にオンであると判定される場合がある。このとき判定部４は、半導体基板２０が搭載面１ａに対して上に凸に反った状態であると判断する（ステップＳ５）。

ステップＳ３において、第１のセンサ群１１を構成する静電容量センサ１０ａのみ、或いは第３のセンサ群１３を構成する静電容量センサ１０ａのみがオンであるか否かを併せて判定する場合には、以下のように半導体基板２０の反り状態を判断する。

第１のセンサ群１１と第２のセンサ群１２とが共にオンであると判定された場合には、ステップＳ４と同様となる。
第１のセンサ群１１のみがオンであると判定された場合には、判定部４は、半導体基板２０が搭載面１ａに対して下に凸に反った状態であるが、ステップＳ４における下に凸の状態よりは反り量が大きいと判断する。
第３のセンサ群１３と第２のセンサ群１２とが共にオンであると判定された場合には、ステップＳ５と同様となる。
第３のセンサ群１３のみがオンであると判定された場合には、判定部４は、半導体基板２０が搭載面１ａに対して上に凸に反った状態であるが、ステップＳ５における上に凸の状態よりは反り量が大きいと判断する。

ステップＳ４，Ｓ５の判断を示す出力信号は、半導体基板２０をチャッキングして各種プロセスを行う処理室の制御部（不図示）へ送出される。

次に、基板検知装置から基板の反り状態の情報を得て所定のプロセス、例えば図１３の装置を用いて行う処理方法について説明する。
図１３は、半導体製造ユニットの処理室３１〜３６のうち、例えば処理室３２であるスパッタ装置等のＰＶＤ装置の概略構成を示す模式図である。

このＰＶＤ装置３２には、排気系５６を備えた真空チャンバ３２ａ内に、半導体基板２０をチャッキングする静電吸着方式の基板ステージ３２ｂが設けられている。基板ステージ３２ａにはＥＳＣ電源５５が接続されている。基板ステージ３２ｂは、中央部分のインナーチャック部５１ａと、インナーチャック部５１ａを同心円状に囲むミドルチャック部５１ｂと、ミドルチャック部５１ｂを同心円状に囲み周縁部分に位置するアウターチャック部５１ｃとを備えて構成されている。インナーチャック部５１ａ、ミドルチャック部５１ｂ及びアウターチャック部５１ｃは、ＥＳＣ電源５５からそれぞれ独立に所定電圧が印加される構成を採る。

真空チャンバ３２ａ内の基板ステージ３２ｂに対向する部位には、成膜材料となるターゲット５７が設置されるマグネット５２と、マグネット５２を回転させる回転機構５３とが設けられている。マグネット５２に設置されたターゲット５７には、ターゲット５７に所定の直流電圧を印加するＤＣ電源５４が接続される。

半導体基板２０は、搬送機構４２，４３により基板検知装置からＰＶＤ装置３２内に搬送される。ＰＶＤ装置３２では、先ず、判定部４からのステップＳ４，Ｓ５の判断を示す出力信号が所定の制御部に入力する。
出力信号が、半導体基板２０が搭載面１ａに対して下に凸に反った状態である旨を示すものであればステップＳ１１に進む。一方、半導体基板２０が搭載面１ａに対して上に凸に反った状態である旨を示すものであればステップＳ１２に進む。

ステップＳ１１では、搭載面１ａに対して下に凸に反った状態となった半導体基板２０に対応して、基板ステージ３２ｂは、内側から外側に向かって半導体基板２０をチャッキングする。即ち、インナーチャック部５１ａ、ミドルチャック部５１ｂ、アウターチャック部５１ｃの順にチャッキングを行う。

続いて、チャッキングされた半導体基板２０にＰＶＤ処理を適宜行い（ステップＳ１３）、半導体基板２０の表面に所期の薄膜を形成した後、ＰＶＤ処理を終了する（ステップＳ１４）。

続いて、基板ステージ３２ｂは、外側から内側に向かって半導体基板２０のチャッキングを解除する（ステップＳ１５）。即ち、アウターチャック部５１ｃ、ミドルチャック部５１ｂ、インナーチャック部５１ａの順にチャッキングを解除する。
しかる後、搬送機構４３は、半導体基板２０を基板ステージ３２ｂから外す（ステップＳ１７）。

一方、ステップＳ１２では、搭載面１ａに対して上に凸に反った状態となった半導体基板２０に対応して、基板ステージ３２ｂは、外側から内側に向かって半導体基板２０をチャッキングする。即ち、アウターチャック部５１ｃ、ミドルチャック部５１ｂ、インナーチャック部５１ａの順にチャッキングを行う。

続いて、ステップＳ１３，Ｓ１４を経た後、基板ステージ３２ｂは、内側から外側に向かって半導体基板２０のチャッキングを解除する。即ち、インナーチャック部５１ａ、ミドルチャック部５１ｂ、アウターチャック部５１ｃの順にチャッキングを解除する（ステップＳ１６）。
しかる後、ステップＳ１７において、搬送機構４３は半導体基板２０を基板ステージ３２ｂから外す。

以上説明したように、本実施形態によれば、半導体基板２０に電圧を印加して半導体基板２０にダメージを及ぼすことなく、当該半導体基板２０における、大型基板において特に顕在化する複雑な態様の反りの発生部位及び発生状態を容易且つ正確に特定することができる。この半導体基板２０の反り状態の情報を利用して、大型基板でも確実なチャッキングに供することが可能とする。

（変形例）
ここで、第１の実施形態の変形例について説明する。この変形例では、第１の実施形態と同様に基板検知装置及び方法、並びにプロセス処理方法を開示するが、基板検知装置の支持台の形状が異なる点で相違する。なお、第１の実施形態で説明した構成部材等と同様のものについては同符号を付し、詳しい説明を省略する。
図１４は、第１の実施形態の変形例による基板検知装置の概略構成を示す模式図である。ここで、基板が載置される支持台については、その平面視の状態を図示する。

本例では、検知対象である基板として、薄膜トランジスタ等が形成される矩形状のガラス基板を対象とする。
支持台３０は、本例で対象とされるガラス基板の形状に対応させて、搭載面３０ａが矩形状とされている。ここで、支持台３０の搭載面の面積３０ａはガラス基板の基板面の面積よりも大きい。搭載面３０ａには、ガラス基板を支持する基板リフトピン１４が設けられている。

本例では、支持台３０の形状に対応して、センサ部２の第１〜第３のセンサ群１１〜１３は以下のように配置（ここでは埋め込み配置）される。
第１のセンサ群１１の各静電容量センサ１０ａは、搭載面３０ａの中央部分の列方向に設けられる。第２のセンサ群１２の各静電容量センサ１０ａは、第１のセンサ群１１の外側の列方向（第１のセンサ群１１の両側）に設けられる。第３のセンサ群１３の各静電容量センサ１０ａは、第２のセンサ群１２の外側の列方向（第２のセンサ群１２の両側）に設けられる。

本例によれば、半導体基板２０に電圧を印加してガラス基板にダメージを及ぼすことなく、当該ガラス基板における、大型基板において特に顕在化する複雑な態様の反りの発生部位及び発生状態を容易且つ正確に特定することができる。このガラス基板の反り状態の情報を利用して、大型基板でも確実なチャッキングに供することが可能とする。

（第２の実施形態）
以下、第１の実施形態の変形例について説明する。この変形例では、第１の実施形態と同様に基板検知装置及び方法、並びにプロセス処理方法を開示するが、基板検知装置のセンサ部２の形態が異なる点で相違する。なお、第１の実施形態及びその変形例で説明した構成部材等と同様のものについては同符号を付し、詳しい説明を省略する。

図１５は、第２の実施形態による基板検知装置の概略構成を示す模式図である。図１６は、第２の実施形態による基板検知装置の他の例を示す模式図である。ここで、基板が載置される支持台については、その平面視の状態を図示する。図１７は、図１５又は図１６の破線Ｉ−Ｉ'に沿った概略断面図である。

センサ部２は、図１５に示すように、搭載面１ａのほぼ全面に亘って複数の静電容量センサ、ここでは例えば図４に示した静電容量センサ１０ｂが均一に配置されて構成されている。
本実施形態では、支持台１上で半径Ｒの円Ｃが例えば判定部４において規定されている。センサ部２は、円Ｃ内の領域に位置する静電容量センサ１０ｂを有する内側センサ群６１と、円Ｃ外の領域に位置する静電容量センサ１０ｂを有する外側センサ群６２とから構成される。円Ｃの半径Ｒは、例えば、内側センサ群６１の静電容量センサ１０ｂの数と、外側センサ群６２の静電容量センサ１０ｂの数とが等しくなるように規定される。

ここで、第１の実施形態の変形例と同様に、矩形状のガラス基板に対応して搭載面３０ａが矩形状とされた支持台３０を適用しても良い。この場合、センサ部２は、図１６に示すように、搭載面３０ａのほぼ全面に亘って複数の静電容量センサ１０ｂが均一に配置されて構成されている。

図１６では、支持台３０上で中心線から距離Ｌ、即ち短辺が長さ２Ｌの矩形の枠Ｆが例えば判定部４において規定されている。センサ部２は、枠Ｆ内の領域に位置する静電容量センサ１０ｂを有する内側センサ群６３と、枠Ｆ外の領域に位置する静電容量センサ１０ｂを有する外側センサ群６４とから構成される。枠Ｆの距離Ｌは、例えば、内側センサ群６３の静電容量センサ１０ｂの数と、外側センサ群６４の静電容量センサ１０ｂの数とが等しくなるように規定される。

以下、本実施形態による基板検知装置を用いた基板検知方法、及び基板の反り状態の情報を得て所定のプロセスを行う処理方法について説明する。
図１８は、第２の実施形態による基板検知装置を用いた基板検知方法をステップ順に示すフロー図である。図１９は、第２の実施形態による基板検知装置から基板の反り状態の情報を得て所定のプロセスを行う処理方法をステップ順に示すフロー図である。

先ず、本実施形態による基板検知方法について説明する。
搬送機構４２，４３は、半導体基板２０（又はガラス基板）を基板検知装置の支持台１の搭載面１ａに載置する（ステップＳ２１）。
続いて、半導体基板２０（又はガラス基板）の反り状態に応じて、センサ部２におけるセンサ部２の各静電容量センサ１０ａがオン又はオフとなる。このオン／オフの情報はデータ記憶部３に記憶される。

そして、判定部４は、データ記憶部３に記憶された情報に基づいて、センサ部２のうちでオンとされた静電容量センサ１０ｂの数をカウントする。具体的には、内側センサ群６１（又は６３）でオンとされた静電容量センサ１０ｂの数（M IN）と、外側センサ群６２（又は６４）でオンとされた静電容量センサ１０ｂの数（M OUT）とをそれぞれカウントする（ステップＳ２２）。

続いて、判定部４は、M INとM OUTとを比較し、M INとM OUTとの大小を判定する（ステップＳ２３）。
続いて、判定部４は、ステップＳ２３の判定結果に基づいて、半導体基板２０（又はガラス基板）の反り状態を判断する。
具体的に、ステップＳ２３においてM INがM OUTよりも大値であると判定された場合には、判定部４は、半導体基板２０（又はガラス基板）が搭載面１ａ（又は３０ａ）に対して下に凸に反った状態であると判断する（ステップＳ２４）。
一方、M INがM OUTよりも小値であると判定された場合には、判定部４は、半導体基板２０（又はガラス基板）が搭載面１ａ（又は３０ａ）に対して上に凸に反った状態であると判断する（ステップＳ２５）。

ここで、判定部４において、円Ｃの半径Ｒ（又は枠Ｆ）の距離Ｌの規定を適宜調節し、半導体基板２０（又はガラス基板）の反り状態に適合させるようにしても良い。
例えば、半径Ｒ（又は距離Ｌ）を大きく、即ち内側センサ群６１（又は６３）の静電容量センサ１０ｂの数が外側センサ群６２（又は６４）の静電容量センサ１０ｂの数よりも多くなるように規定することが考えられる。この場合、下に凸の反り状態の半導体基板２０（又はガラス基板）に対する感度に重み付けをすることができる。これは、半導体基板２０（又はガラス基板）の反り状態が上に凸の場合よりも下に凸の場合の方が多いと予め判明しているときに適用して好適である。

一方、半径Ｒ（又は距離Ｌ）を小さく、即ち外側センサ群６２（又は６４）の静電容量センサ１０ｂの数が内側センサ群６１（又は６３）の静電容量センサ１０ｂの数よりも多くなるように規定することが考えられる。この場合、上に凸の反り状態の半導体基板２０（又はガラス基板）に対する感度に重み付けをすることができる。これは、半導体基板２０（又はガラス基板）の反り状態が下に凸の場合よりも上に凸の場合の方が多いと予め判明しているときに適用して好適である。

ステップＳ２４，Ｓ２５の判断を示す出力信号は、半導体基板２０（又はガラス基板）をチャッキングして各種プロセスを行う処理室の制御部（不図示）へ送出される。

次に、基板検知装置から基板の反り状態の情報を得て所定のプロセス、例えば図１３で示したＰＶＤ装置３２を用いて行う処理方法について説明する。
半導体基板２０（又はガラス基板）は、搬送機構４２，４３により基板検知装置からＰＶＤ装置３２内に搬送される。ＰＶＤ装置３２では、先ず、判定部４からのステップＳ２４，Ｓ２５の判断を示す出力信号が所定の制御部に入力する。

出力信号が、半導体基板２０（又はガラス基板）が搭載面１ａ（又は３０ａ）に対して下に凸に反った状態である旨を示すものであればステップＳ３１に進む。一方、半導体基板２０（又はガラス基板）が搭載面１ａ（又は３０ａ）に対して上に凸に反った状態である旨を示すものであればステップＳ３２に進む。

ステップＳ３１では、搭載面１ａ（又は３０ａ）に対して下に凸に反った状態となった半導体基板２０（又はガラス基板）に対応して、基板ステージ３２ｂでは、内側から外側に向かって半導体基板２０（又はガラス基板）をチャッキングする。即ち、インナーチャック部５１ａ、ミドルチャック部５１ｂ、アウターチャック部５１ｃの順にチャッキングを行う。

続いて、チャッキングされた半導体基板２０（又はガラス基板）にＰＶＤ処理を適宜行い（ステップＳ３３）、半導体基板２０（又はガラス基板）の表面に所期の薄膜を形成した後、ＰＶＤ処理を終了する（ステップＳ３４）。

続いて、基板ステージ３２ｂは、外側から内側に向かって半導体基板２０（又はガラス基板）のチャッキングを解除する（ステップＳ３５）。即ち、アウターチャック部５１ｃ、ミドルチャック部５１ｂ、インナーチャック部５１ａの順にチャッキングを解除する。
しかる後、搬送機構４２は、半導体基板２０（又はガラス基板）を基板ステージ３２ｂから外す（ステップＳ３７）。

一方、ステップＳ３２では、搭載面１ａ（又は３０ａ）に対して上に凸に反った状態となった半導体基板２０（又はガラス基板）に対応して、基板ステージ３２ｂでは、外側から内側に向かって半導体基板２０（又はガラス基板）をチャッキングする。即ち、アウターチャック部５１ｃ、ミドルチャック部５１ｂ、インナーチャック部５１ａの順にチャッキングを行う。

続いて、ステップＳ３３，Ｓ３４を経た後、基板ステージ３２ｂは、内側から外側に向かって半導体基板２０（又はガラス基板）のチャッキングを解除する。即ち、インナーチャック部５１ａ、ミドルチャック部５１ｂ、アウターチャック部５１ｃの順にチャッキングを解除する（ステップＳ３６）。
しかる後、ステップＳ３７において、搬送機構４２は半導体基板２０（又はガラス基板）を基板ステージ３２ｂから外す。

以上説明したように、本実施形態によれば、半導体基板２０に電圧を印加して半導体基板２０（又はガラス基板）にダメージを及ぼすことなく、当該半導体基板２０（又はガラス基板）における、大型基板において特に顕在化する複雑な態様の反りの発生部位及び発生状態を容易且つ正確に特定することができる。この半導体基板２０（又はガラス基板）の反り状態の情報を利用して、大型基板でも確実なチャッキングに供することが可能とする。

以下、本件の諸態様を付記としてまとめて記載する。

（付記１）基板が載置される支持台を備え、
前記支持台の前記基板の搭載面に、複数の静電容量センサを有するセンサ部が配置されたことを特徴とする基板検知装置。

（付記２）前記センサ部は、
前記基板面の中央部分に対応して設けられた少なくとも１つの前記静電容量センサを有する第１のセンサ群と、
前記第１のセンサ群を囲む複数の前記静電容量センサを有する第２のセンサ群と、
前記第２のセンサ群を囲む複数の前記静電容量センサを有する第３のセンサ群と
を有することを特徴とする付記１に記載の基板検知装置。

（付記３）
基板が載置される支持台を備え、
前記支持台の前記基板の搭載面に、複数の静電容量センサを有するセンサ部が配置された基板検知装置を用いて、
前記基板を前記支持台に載置するステップと、
前記各静電容量センサにより前記基板を検知するステップと、
前記検知の結果に応じて、前記基板の反り状態を判断するステップと
を含むことを特徴とする基板検知方法。

（付記４）前記センサ部は、前記静電容量センサが前記搭載面の全面に均一に配置されて構成されており、
前記基板の反り状態を判断するステップにおいて、前記搭載面の中央部分から所定距離内の領域に存する前記静電容量センサの前記検知の結果と、前記搭載面の前記所定距離外の領域に存する前記静電容量センサの前記検知の結果とに基づいて、前記基板の反り状態を判断することを特徴とする付記３に記載の基板検知方法。

（付記５）前記支持台上において前記基板を所定の真空状態で保持することを特徴とする付記３又は４に記載の基板検知方法。

（付記６）複数の静電容量センサが配置された基板搭載面を有する第１の支持台に基板を載置するステップと、
前記各静電容量センサにより前記基板の反り状態を判断し、前記反り状態を示す信号を処理室の制御部へ送信するステップと、
前記基板を前記処理室の第２の支持台に載置するステップと、
前記信号に基づき、前記基板を前記第２の支持台にチャックするステップと
を含むことを特徴とする半導体装置の製造方法。

（付記７）前記第２の支持台は、複数のチャック部を有することを特徴とする付記６に記載の半導体装置の製造方法。

第１の実施形態による基板検知装置の概略構成を示す模式図である。 静電容量センサの概略構成を示す模式図である。 図２の静電容量センサの動作原理を説明するための模式図である。 静電容量センサ他の例の概略構成を示す模式図である。 図４の静電容量センサの動作原理を説明するための模式図である。 図１の破線Ｉ−Ｉ'に沿った概略断面図である。 半導体基板が搭載面に対して反った状態である場合を示す概略断面図である。 基板検知装置が配置された半導体製造ユニットを示す模式図である。 基板検知装置が配置された半導体製造ユニットの他の例を示す模式図である。 基板検知装置が配置された半導体製造ユニットの他の例を示す模式図である。 第１の実施形態による基板検知装置を用いた基板検知方法をステップ順に示すフロー図である。 第１の実施形態による基板検知装置から基板の反り状態の情報を得て所定のプロセスを行う処理方法をステップ順に示すフロー図である。 ＰＶＤ装置の概略構成を示す模式図である。 第１の実施形態の変形例による基板検知装置の概略構成を示す模式図である。 第２の実施形態による基板検知装置の概略構成を示す模式図である。 第２の実施形態による基板検知装置の他の例を示す模式図である。 図１５又は図１６の破線Ｉ−Ｉ'に沿った概略断面図である。 第２の実施形態による基板検知装置を用いた基板検知方法をステップ順に示すフロー図である。 第２の実施形態による基板検知装置から基板の反り状態の情報を得て所定のプロセスを行う処理方法をステップ順に示すフロー図である。

符号の説明

１，３０ 支持台
１ａ，３０ａ 搭載面
２ センサ部
３ データ記憶部
４ 判定部
１１ 第１のセンサ群
１２ 第２のセンサ群
１３ 第３のセンサ群
１４ 基板リフトピン
１５，２１ 電極部
１０ａ，１０ｂ 静電容量センサ
２２ 発振回路
２３ 検波回路
２４ トリガ回路
２５ 出力回路
２６ シールド部
２７ アクティブ回路
２８ キャパシタアレイ
３１〜３６ 処理室
３１ａ〜３６ａ 真空チャンバ
３１ｂ〜３６ｂ，３７ｂ，３８ｂ，３９ａ，３９ｂ 基板ステージ
３７ａ，３８ａ，４１ チャンバ
３９ 冷却機構
４０ 基板検知装置
４２，４３ 搬送機構
４４ ローディング機構
５１ａ インナーチャック部
５１ｂ ミドルチャック部
５１ｃ アウターチャック部
５２ マグネット
５３ 回転機構
５４ ＤＣ電源
５５ ＥＳＣ電源
５６ 排気系
５７ ターゲット
１００ 被検出体
６１，６３ 内側センサ群
６２，６４ 外側センサ群

Claims (5)

1. 複数の静電容量センサが配置された基板搭載面を有する第１の支持台に基板を載置するステップと、
   前記各静電容量センサにより前記基板の反り状態を判断し、前記反り状態を示す信号を処理室の制御部へ送信するステップと、
   前記基板を前記処理室の第２の支持台に載置するステップと、
   前記信号に基づき、前記基板を前記第２の支持台にチャックするステップと
   を含み、
   前記第１の支持台は、複数の前記静電容量センサが、予め容量閾値の設定されたアクティブ回路に並設され、前記静電容量センサ及び前記アクティブ回路を埋め込むように所定の誘電率の保護膜が形成されてなり、前記保護膜の表面が前記基板搭載面とされることを特徴とする半導体装置の製造方法。
2. 静電容量センサは、側面を覆うシールド部を有し、前記基板の検知領域を前記基板搭載面に垂直な部分のみとすることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 複数の前記静電容量センサは、第１のセンサと、前記第１のセンサと検知感度の異なる第２のセンサとからなることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
4. 前記処理室が複数配されており、隣接する前記処理室間に、前記第１の支持台を備えた基板検知装置が配されることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
5. 前記第２の支持台は、複数のチャック部を有することを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。

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