JP4982500B2 - Active matrix field emission display - Google Patents
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Description
本発明は、電界放出素子を平板ディスプレイに応用した電界放出ディスプレイ(FED;Field Emission Display)に係り、より詳細には、直列接続された複数の薄膜トランジスタを利用して薄膜トランジスタ及びピクセルの均一度を向上させるこができるアクティブマトリックス電界放出ディスプレイに関する。 The present invention relates to a field emission display (FED) in which a field emission device is applied to a flat panel display. More specifically, the present invention improves the uniformity of thin film transistors and pixels by using a plurality of thin film transistors connected in series. The present invention relates to an active matrix field emission display.
一般に、電界放出ディスプレイは、電界エミッタアレイを有したカソード板(cathode plate)と蛍光体(phosphor)を有したアノ−ド板(anode plate)をお互いに平行に狭い間隔、例えば、2mm以内で真空パッケージング(vacuum packaging)して製作し、カソード板の電界エミッタから放出された電子をアノ−ド板の蛍光体に衝突させて蛍光体の陰極発光(cathodoluminescence)で画像を表示する装置である。このような電界放出ディスプレイは、最近、従来のブラウン管(CRT;cathode ray tube)を取り替える平板ディスプレイとして研究開発されている。 In general, a field emission display includes a cathode plate having a field emitter array and an anode plate having a phosphor in parallel with each other at a narrow interval, for example, within 2 mm. It is an apparatus that is manufactured by packaging and displays an image by cathodoluminescence of the phosphor by causing electrons emitted from the field emitter of the cathode plate to collide with the phosphor of the anode plate. Such a field emission display has recently been researched and developed as a flat panel display that replaces a conventional cathode ray tube (CRT).
電界放出ディスプレイの核心構成要素である電界エミッタは、素子構造及びエミッタ物質、エミッタ模様によってその効率が大きく変わる。現在、電界放出素子の構造は、カソードとアノードで構成された2極構造と、カソード,ゲート,アノードで構成された3極構造とに大別できる。3極形電子放出素子において、カソード又は電界エミッタは電子を放出する機能を、ゲートは電子放出を誘導する機能を、アノ−ドは放出された電子を受ける機能を実行する。3極形構造ではカソードとゲートとの間に印加される電界により電子が放出されるため、2極構造に比べて低電圧駆動が可能であり、電子放出を容易に制御できる長所がある。このような長所により、最近3極構造の電界放出ディスプレイがたくさん開発されている。 The efficiency of field emitters, which are the core components of field emission displays, varies greatly depending on the device structure, emitter material, and emitter pattern. At present, the structure of a field emission device can be broadly divided into a bipolar structure composed of a cathode and an anode, and a tripolar structure composed of a cathode, a gate and an anode. In the tripolar electron-emitting device, the cathode or field emitter performs the function of emitting electrons, the gate performs the function of inducing electron emission, and the anode performs the function of receiving the emitted electrons. In the tripolar structure, electrons are emitted by an electric field applied between the cathode and the gate, and therefore, it can be driven at a lower voltage than the bipolar structure, and has an advantage that electron emission can be easily controlled. Due to these advantages, many field emission displays having a three-pole structure have been developed recently.
電界エミッタ物質では、金属,シリコン,ダイヤモンド,ダイヤモンド状炭素(diamond like carbon),カーボンナノチューブ(carbon nanotube),カーボンナノファイバー(carbon nanofiber)などがあり、最近カーボンナノチューブとナノファイバーなどはその自体が細鋭い、安全性が優秀なのでエミッタ物質として多く使われている。 Field emitter materials include metals, silicon, diamond, diamond-like carbon, carbon nanotubes, and carbon nanofibers. Recently, carbon nanotubes and nanofibers themselves are fine. Because it is sharp and has excellent safety, it is often used as an emitter material.
図1は、従来のパッシブマトリックス(passive−matrix)電界放出ディスプレイのピクセル構成を示す断面図で、従来のカーボンナノチューブ又はカーボンナノファイバーなどからなったカーボン電界エミッタとこれを利用したパッシブマトリックス電界放出ディスプレイのピクセル構成を示している。 FIG. 1 is a cross-sectional view illustrating a pixel configuration of a conventional passive-matrix field emission display, and a conventional carbon field emitter made of carbon nanotubes or carbon nanofibers and a passive matrix field emission display using the same. The pixel configuration of is shown.
図2は、図1に示した従来のパッシブマトリックス電界放出ディスプレイのカソード板の構成を示す概路図で、カソード板の電界エミッタアレイの構成を示す概路図である。 FIG. 2 is a schematic diagram showing the configuration of the cathode plate of the conventional passive matrix field emission display shown in FIG. 1, and is a schematic diagram showing the configuration of the field emitter array of the cathode plate.
図1を参照すれば、従来のパッシブマトリックス電界放出ディスプレイは、ガラス基板11と、このガラス基板11の一部の上に形成された電界エミッタ電極12と、電界エミッタ電極12の一部の上に形成されたカーボン電界エミッタ13と、カーボン電界エミッタ13の周りを取り囲んだゲートホール14を有するゲート絶縁膜15と、ゲート絶縁膜15の一部の上に形成された電界放出ゲート電極16とを備えたカソード板10aと、また、他のガラス基板17と、このガラス基板17の一部の上に形成された赤色(R),緑色(G),青色(B)の蛍光体18とを備えたアノ−ド板10bとがお互いに対向しながら平行に真空パッケージングされている。
Referring to FIG. 1, a conventional passive matrix field emission display includes a
上述したカソード板10aは、図2に示したように、電界エミッタ電極12と電界放出ゲート電極16とがお互いに交差して行列(matrix)形態でなり、交差により形成される領域が一つのピクセル(pixel)を定義し、各ピクセルは複数のカーボン電界エミッタ13で構成されている。
As shown in FIG. 2, the
上述した従来のパッシブマトリックス電界放出ディスプレイは、カーボン電界エミッタ13を取り囲むゲートホール14が大きくてゲート絶縁膜15が厚いので、電界放出のための駆動電圧が50V以上でよほど大きくて、カーボン電界エミッタ13がピクセルの間だけではなく、ピクセル内部でも不均一に電子を放出する問題があった。また、ゲートホール14に対してカーボン電界エミッタ13をまったく対称的に形成しにくいので、放出された電子が電界放出ゲート電極16に流れ込んで漏洩電流を形成する場合が頻繁に発生する問題があった。
In the conventional passive matrix field emission display described above, since the
このようなパッシブマトリックス電界放出ディスプレイの問題点を解決するための技術が、例えば、特許文献1及び特許文献2に提案されている。以下、この提案された技術について簡単に説明する。 For example, Patent Document 1 and Patent Document 2 have proposed techniques for solving the problems of such passive matrix field emission displays. The proposed technique will be briefly described below.
図3は、従来のアクティブマトリックス(active−matrix)電界放出ディスプレイのピクセルの構成を示す断面図で、図4は、図3に示した従来のアクティブマトリックス電界放出ディスプレイのカソード板の構成を示す概路図である。 FIG. 3 is a cross-sectional view showing a pixel configuration of a conventional active-matrix field emission display, and FIG. 4 is a schematic diagram showing a cathode plate configuration of the conventional active matrix field emission display shown in FIG. It is a road map.
図3を参照すれば、従来のアクティブマトリックス電界放出ディスプレイは、ガラス基板21と、このガラス基板21の一部の上に形成された薄膜トランジスタ22と、薄膜トランジスタ22のドレイン電極の一部の上に形成されたカーボン電界エミッタ23と、カーボン電界エミッタ23の周りを取り囲んだゲートホール24を有するゲート絶縁膜25と、ゲート絶縁膜25の一部の上に形成された電界放出ゲート電極26とを備えたカソード板20aと、また、他のガラス基板27と、このガラス基板27の一部の上に形成された赤色(R),緑色(G),青色(B)の蛍光体28を備え、カソード板とお互いに対向しながら平行に真空パッケージングされるアノ−ド板20bとで構成されている。
Referring to FIG. 3, a conventional active matrix field emission display is formed on a
上述した電界放出ディスプレイのカソード板20aは、図4に示したように、行列形態の複数の各々のピクセルにカーボン電界エミッタ23と直列に接続される薄膜トランジスタを備えている。各ピクセルのカーボン電界エミッタ23は、一つの共通電界放出ゲート電極26に対応して構成されている。上述した構成によれば、従来のアクティブマトリックス電界放出ディスプレイは、電界放出ゲート電極26に電圧を印加して電界エミッタ23から電子放出を誘導すると同時にアノ−ド板20bに高電圧を印加して放出された電子を高エネルギーで加速させることにより画像を表示する。この時、ディスプレイのスキャン及びデータ信号は薄膜トランジスタにアドレッシング(addressing)される。
As shown in FIG. 4, the
上述した従来のアクティブマトリックス電界放出ディスプレイは、パッシブマトリックス電界放出ディスプレイに比べて電界放出駆動電圧を薄膜トランジスタの駆動電圧に落とすことができ、ピクセル間の均一度もよほど向上させることができる。 In the conventional active matrix field emission display described above, the field emission driving voltage can be lowered to the driving voltage of the thin film transistor as compared with the passive matrix field emission display, and the uniformity between pixels can be further improved.
しかしながら、上述した従来のアクティブマトリックス電界放出ディスプレイは、各ピクセルに対して一つの薄膜トランジスタが電界エミッタの電流を制御するのでピクセル内部での均一度は相変らず悪くて、かつ薄膜トランジスタのソース−ドレイン漏洩電流により電界放出電流をまともに切られなくなって、これによってディスプレイの明暗比が悪くなる。特に、電界放出に必要な電圧が高ければ、薄膜トランジスタのドレインに高い電圧が印加されるのでソース−ドレイン漏洩電流がよほど大きくなることがある。 However, the conventional active matrix field emission display described above has a uniform uniformity inside the pixel because one thin film transistor controls the current of the field emitter for each pixel, and the source-drain leakage of the thin film transistor. The electric field emission current cannot be properly cut off by the current, which deteriorates the light / dark ratio of the display. In particular, if the voltage required for field emission is high, a high voltage is applied to the drain of the thin film transistor, so that the source-drain leakage current may become much larger.
したがって、本発明者は、上述したような従来のアクティブマトリックス電界放出ディスプレイの問題点を解決することができるアクティブマトリックス電界放出ディスプレイを提案する。 Accordingly, the present inventor proposes an active matrix field emission display capable of solving the problems of the conventional active matrix field emission display as described above.
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、各ピクセル内で直列接続される第1及び第2の薄膜トランジスタと、第2の薄膜トランジスタのドレイン電極の一部の上に位置する電界エミッタと、を利用することにより、薄膜トランジスタとピクセルとの間の均一度を大きく改善させることができるアクティブマトリックス電界放出ディスプレイを提供することにある。 The present invention has been made in view of such a problem, and an object of the present invention is to provide first and second thin film transistors connected in series in each pixel and a part of the drain electrode of the second thin film transistor. It is an object of the present invention to provide an active matrix field emission display capable of greatly improving the uniformity between thin film transistors and pixels.
本発明の他の目的は、各ピクセル内で直列接続される複数の薄膜トランジスタの中で電界エミッタに結合される薄膜トランジスタで高電圧薄膜トランジスタを利用することにより、薄膜トランジスタとピクセルとの間の均一度を改善させるだけではなく、薄膜トランジスタのソース−ドレイン漏洩電流を大きく減少させることができるアクティブマトリックス電界放出ディスプレイを提供することにある。 Another object of the present invention is to improve uniformity between thin film transistors and pixels by utilizing a high voltage thin film transistor with a thin film transistor coupled to a field emitter among a plurality of thin film transistors connected in series within each pixel. In addition, it is an object of the present invention to provide an active matrix field emission display capable of greatly reducing the source-drain leakage current of a thin film transistor.
本発明のさらに他の目的は、直列に接続される複数の薄膜トランジスタを利用してピクセル内の複数の電界エミッタを個別的又はグループ的に制御することにより、ピクセル内部の均一度を大きく改善させることができ、ディスプレイの明暗比を大きく向上させることができるアクティブマトリックス電界放出ディスプレイを提供することにある。 Still another object of the present invention is to greatly improve the uniformity inside a pixel by individually or group-controlling a plurality of field emitters in the pixel using a plurality of thin film transistors connected in series. It is an object of the present invention to provide an active matrix field emission display capable of greatly improving the light / dark ratio of the display.
上記の目的を達成するための本発明の好ましい側面によれば、基板と、該基板上に直列に接続された第1及び第2の薄膜トランジスタと、該第2の薄膜トランジスタのドレイン電極上に位置する電界エミッタと、該電界エミッタの周りを取り囲むゲートホールを有するゲート絶縁膜と、該ゲート絶縁膜上に位置する電界放出ゲート電極とを備えたカソード板と、基板と、該基板上に位置する赤色(R),緑色(G),青色(B)の蛍光体とを備え、カソード板とお互いに対向しながら平行に真空パッケージングされるアノ−ド板とを備えている電界放出ディスプレイが提供される。 According to a preferred aspect of the present invention for achieving the above object, the substrate, the first and second thin film transistors connected in series on the substrate, and the drain electrode of the second thin film transistor are positioned. A cathode plate comprising a field emitter, a gate insulating film having a gate hole surrounding the field emitter, a field emission gate electrode positioned on the gate insulating film, a substrate, and a red color positioned on the substrate There is provided a field emission display comprising (R), green (G) and blue (B) phosphors, and an anode plate which is vacuum-packaged in parallel while facing the cathode plate. The
好ましくは、前記第1の薄膜トランジスタと前記第2の薄膜トランジスタのソース及びドレイン電極はお互いに直列に接続され、前記第1の薄膜トランジスタと前記第2の薄膜トランジスタのゲート電極は共通又は別個で有することができる。 Preferably, source and drain electrodes of the first thin film transistor and the second thin film transistor are connected in series with each other, and the gate electrodes of the first thin film transistor and the second thin film transistor may be common or separate. .
前記第2の薄膜トランジスタは、25V以上のドレイン電圧にも耐えることができる高電圧トランジスタである。 The second thin film transistor is a high voltage transistor that can withstand a drain voltage of 25 V or more.
前記カソード板の各ピクセルは一つの第1の薄膜トランジスタと複数の第2の薄膜トランジスタを備えている。各ピクセルが複数の第2の薄膜トランジスタを具備する場合、各々の第2の薄膜トランジスタは別の電界エミッタを有することができ、電界エミッタは共通又は別個の電界放出ゲート電極を有することができる。 Each pixel of the cathode plate includes a first thin film transistor and a plurality of second thin film transistors. If each pixel comprises a plurality of second thin film transistors, each second thin film transistor can have a separate field emitter, and the field emitter can have a common or separate field emission gate electrode.
前記第1の薄膜トランジスタと前記第2の薄膜トランジスタの活性層(active layer)は、非晶質シリコン(a−Si),マイクロ結晶シリコン(mc−Si),多結晶シリコン(poly−Si),ZnOのような広いバンドギャップ(wide band gap)を有する、又は有機半導体(organic semiconductor)からなる。 The active layer of the first thin film transistor and the second thin film transistor is made of amorphous silicon (a-Si), microcrystalline silicon (mc-Si), polycrystalline silicon (poly-Si), or ZnO. It has such a wide band gap or is made of an organic semiconductor.
前記電界エミッタは、ダイヤモンド,ダイヤモンド状炭素,カーボンナノチューブ,カーボンナノファイバーなどからなった膜型(薄膜又は厚膜)で形成されており、化学的気相蒸着法(CVD;Chemical Vapor Deposition)などによる直接成長や、粉末(powder)を利用したペースト(paste)方法で形成できる。 The field emitter is formed of a film type (thin film or thick film) made of diamond, diamond-like carbon, carbon nanotube, carbon nanofiber, etc., and is formed by a chemical vapor deposition (CVD) method or the like. It can be formed by direct growth or a paste method using powder.
前記電界エミッタの周りを取り囲んだゲートホール及びゲート絶縁膜の物理的なサイズは、前記電界エミッタより非常に大きくて厚いことである。 The physical size of the gate hole and gate insulating film surrounding the field emitter is much larger and thicker than the field emitter.
前記ゲートホールを有するゲート絶縁膜と電界放出ゲート電極は、カソード板とは別の基板で製作されて真空パッケージング時に結合することができる。 The gate insulating film having the gate hole and the field emission gate electrode may be manufactured on a substrate different from the cathode plate and may be combined during vacuum packaging.
本発明では、電界放出ディスプレイのピクセルを直列接続された第1及び第2の薄膜トランジスタと、第2の薄膜トランジスタのドレイン電極の一部の上に形成された電界エミッタとで構成することによって、ピクセル間だけではなくピクセル内部の均一度を大きく改善させることができ、かつ直列接続された第1及び第2の薄膜トランジスタによって高電圧に対する耐性を高めて電界放出ディスプレイの寿命を大きく向上できる。さらに、上述した直列接続された第1及び第2の薄膜トランジスタの構造により薄膜トランジスタの固有したソース−ドレイン漏洩電流を大きく減少させることができ、これによって電界放出ディスプレイの明暗比を大きく向上できる。 According to the present invention, a pixel of a field emission display is constituted by first and second thin film transistors connected in series, and a field emitter formed on a part of the drain electrode of the second thin film transistor. In addition, the uniformity inside the pixel can be greatly improved, and the first and second thin film transistors connected in series can increase the resistance to high voltage and greatly improve the lifetime of the field emission display. Furthermore, the structure of the first and second thin film transistors connected in series can greatly reduce the source-drain leakage current inherent in the thin film transistor, thereby greatly improving the light / dark ratio of the field emission display.
以下、本発明の属する分野における通常の知識を有する者が本発明を容易に実施できるように本発明の好ましい実施例を添付の図面を参照して説明する。 Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily practice the present invention.
図5は、本発明によるアクティブマトリックス電界放出ディスプレイのピクセル構成の実施例を示す断面図である。 FIG. 5 is a cross-sectional view illustrating an embodiment of a pixel configuration of an active matrix field emission display according to the present invention.
図5に示したように、本発明による電界放出ディスプレイは、ガラス基板110と、このガラス基板110の一部の上に直列に接続形成された第1の薄膜トランジスタ120(T1)及び第2の薄膜トランジスタ130(T2)と、第2の薄膜トランジスタ130のドレイン電極の一部の上に形成された電界エミッタ140と、電界エミッタ140の周りを取り囲んだゲートホーム150及びゲート絶縁膜160と、ゲート絶縁膜160の一部の上に形成された電界放出ゲート電極170とを備えたカソード板100aと、また、他のガラス基板180と、このガラス基板180の一部の上に形成された赤色,緑色,青色の蛍光体190とを備えたアノ−ド板100bとを含んでいる。カソード板100a及びアノ−ド板100bはお互いに対向しながら平行に真空パッケージングされている。
As shown in FIG. 5, the field emission display according to the present invention includes a
第1薄膜トランジスタ120は、ガラス基板110上の一部に金属又は合金で形成された薄膜トランジスタのゲート121と、ゲート121を備えたガラス基板110上に非晶質シリコン窒化膜(a−SiNx)又はシリコン酸化膜で形成された薄膜トランジスタのゲート絶縁膜122と、ゲート121とゲート絶縁膜122の一部の上に非晶質シリコン(a−Si)で形成された薄膜トランジスタの活性層123と、活性層123の両先端領域にn−型非晶質シリコンで形成された薄膜トランジスタのソース124及びドレイン125と、ソース124とゲート絶縁膜122の一部の上に金属又は合金で形成された薄膜トランジスタのソース電極126と、ドレイン125とゲート絶縁膜122の一部の上に金属又は合金で形成された薄膜トランジスタのドレイン電極127とで構成されている。
The first
第2の薄膜トランジスタ130は、ガラス基板110上の一部に金属又は合金で形成された薄膜トランジスタのゲート131と、ゲート131を備えたガラス基板110上に非晶質シリコン窒化膜(a−SiNx)又はシリコン酸化膜で形成された薄膜トランジスタのゲート絶縁膜132と、ゲート131とゲート絶縁膜132の一部の上に非晶質シリコン(a−Si)で形成された薄膜トランジスタの活性層133と、活性層133の両先端領域にn−型非晶質シリコンで形成された薄膜トランジスタのソース134及びドレイン135と、ソース134とゲート絶縁膜132の一部の上に金属又は合金で形成された薄膜トランジスタのソース電極136と、ドレイン135とゲート絶縁膜132の一部の上に金属又は合金で形成された薄膜トランジスタのドレイン電極137とで構成されている。
The second
第1の薄膜トランジスタ120のゲート絶縁膜122と、第2の薄膜トランジスタ130のゲート絶縁膜132は、お互いに同一な物質で連続的に連結されており、第1の薄膜トランジスタ120のドレイン電極127は、第2の薄膜トランジスタ130のソース電極136とお互いに同一な物質で連結されており、第1及び第2の薄膜トランジスタ120,130のゲート電極121,131はお互いに接続されているか別に形成されている。
The
第2の薄膜トランジスタ130は、ゲート131とドレイン135がお互いに垂直的に重畳されないオフセットレングス(offset length;Loff)を有するようにして、25V以上のドレイン電圧にも耐えることができる高電圧薄膜トランジスタで形成される。
The second
電界エミッタ140は、ダイヤモンド,ダイヤモンド状炭素,カーボンナノチューブ,カーボンナノファイバーなどからなった膜型、例えば、薄膜又は厚膜で形成されており、化学的気相蒸着法などによる直接成長や、粉末を利用したペースト方法で形成できる。
The
ゲートホーム150及びゲート絶縁膜160の物理的なサイズは電界エミッタ140より大きくて厚く、例えば、1倍以上100倍以下で構成できる。また、ゲートホール150を有するゲート絶縁膜160と電界放出ゲート電極170はカソード板110aとは別の基板で製作して真空パッケージング時に結合することができる。
The physical size of the
図6は、図5に示したアクティブマトリックス電界放出ディスプレイのカソード板の構成を示す概路図である。 FIG. 6 is a schematic diagram showing the configuration of the cathode plate of the active matrix field emission display shown in FIG.
図6に示したように、第1及び第2の薄膜トランジスタのゲート電極は、行バス(row bus;R1、R2、R3、…)線に接続されており、第1の薄膜トランジスタのソース電極は、列バス(column bus;C1、C2、C3、…)線に接続されており、電界エミッタの電界放出ゲート電極170は各ピクセルに対して共通(G)で接続されている。
As shown in FIG. 6, the gate electrodes of the first and second thin film transistors are connected to row bus lines (R1, R2, R3,...), And the source electrodes of the first thin film transistors are It is connected to a column bus (column bus; C1, C2, C3,...) Line, and the field
本実施例の電界放出ディスプレイの駆動は、次のような方法で行われる。ディスプレイ駆動のためのスキャン及びデータ信号を各々第1の薄膜トランジスタ120のゲート及びソース電極にアドレッシングし、電界放出ゲート電極170に電圧を印加して電界エミッタ140から電子放出を誘導すると共にアノ−ド板に高電圧を印加して放出された電子をそのエネルギーで加速させて画像を表現する。この時、ディスプレイの階調表現(gray representation)はデータ信号のパルス振幅(pulse amplitude)又はパルス幅(pulse width)を変化させて得る。参照で、ディスプレイのスキャン及びデータ信号は各々第1の薄膜トランジスタ120のソース及びゲート電極を変えてアドレッシングすることもできる。
The field emission display of this embodiment is driven by the following method. Scanning and data signals for driving the display are addressed to the gate and source electrodes of the first
図7は、本発明の他の実施例によるアクティブマトリックス電界放出ディスプレイのカソード板の構成を示す概路図である。 FIG. 7 is a schematic diagram illustrating a configuration of a cathode plate of an active matrix field emission display according to another embodiment of the present invention.
図7は、図6の実施例と基本的に同一であるが、各ピクセルが一つの第1の薄膜トランジスタ120と複数の第2の薄膜トランジスタ130aとで構成されており、複数の第2の薄膜トランジスタ130aの複数のソース電極は第1の薄膜トランジスタ120のドレイン電極に各々直列に接続されている。また、第2の薄膜トランジスタ130aの各ドレイン電極137には別の電界エミッタ140a,140b,140cが接続されており、各電界エミッタ140a,140b,140cは、共通の電界放出ゲート電極170に対応して位置している点が異なっている。
FIG. 7 is basically the same as the embodiment of FIG. 6, but each pixel includes one first
上述した構成によれば、第1の薄膜トランジスタ120に各々直列接続される複数の第2の薄膜トランジスタ130aを利用してピクセル内部の均一度を大きく改善できる。
According to the above-described configuration, the uniformity inside the pixel can be greatly improved by using the plurality of second
図8は、本発明のさらに他の実施例によるアクティブマトリックス電界放出ディスプレイのカソード板の構成を示す概路図である。 FIG. 8 is a schematic diagram illustrating a configuration of a cathode plate of an active matrix field emission display according to still another embodiment of the present invention.
図8は、図7の実施例と基本的に同一であるが、複数の第2の薄膜トランジスタ130aの各ドレイン電極に各々接続された複数の電界エミッタ140a,140b,140cに対応して複数の電界放出ゲート電極170a,170b,170cが各々独立的に位置している点が異なっている。
FIG. 8 is basically the same as the embodiment of FIG. 7, but a plurality of electric fields corresponding to the plurality of
上述した構成によれば、各ピクセル内で複数の電界エミッタを個別的又はグループ的に制御することによって、ピクセル間の均一度を大きく改善できる。 According to the configuration described above, the uniformity between pixels can be greatly improved by controlling a plurality of field emitters individually or in groups within each pixel.
以上において説明した本発明は、本発明が属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形及び変更が可能であるので、上述した実施例及び添付された図面に限定されるものではない。 The present invention described above can be variously replaced, modified, and changed without departing from the technical idea of the present invention as long as it has ordinary knowledge in the technical field to which the present invention belongs. Therefore, the present invention is not limited to the above-described embodiment and attached drawings.
Claims (12)
基板と、該基板上に位置する赤色,緑色,青色の蛍光体とを備え、前記カソード板とお互いに対向しながら平行に真空パッケージングされるアノ−ド板と
を備えた電界放出ディスプレイであって、
前記カソード板の各ピクセルは、一つの第1の薄膜トランジスタと複数の第2の薄膜トランジスタを備え、当該複数の第2の薄膜トランジスタは、各々別の電界エミッタに接続されていることを特徴とする電界放出ディスプレイ。Gate insulation having a substrate, first and second thin film transistors connected in series on the substrate, a field emitter located on the drain electrode of the second thin film transistor, and a gate hole surrounding the field emitter A cathode plate comprising a film and a field emission gate electrode formed on the gate insulating film;
A field emission display comprising: a substrate; and an anode plate that is provided with red, green, and blue phosphors positioned on the substrate and vacuum-packaged in parallel while facing the cathode plate. And
Each pixel of the cathode plate includes a first thin film transistor and a plurality of second thin film transistors, and the plurality of second thin film transistors are connected to different field emitters, respectively. display.
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