JP4981865B2

JP4981865B2 - Programmable controller

Info

Publication number: JP4981865B2
Application number: JP2009221502A
Authority: JP
Inventors: 英毅野田
Original assignee: Panasonic Electric Works SUNX Co Ltd
Current assignee: Panasonic Industrial Devices SUNX Co Ltd
Priority date: 2009-09-25
Filing date: 2009-09-25
Publication date: 2012-07-25
Anticipated expiration: 2029-09-25
Also published as: JP2011070445A

Description

本発明は、プログラマブルコントローラに関するものである。 The present invention relates to a programmable controller.

従来より、Ｉ／Ｏユニットが増設可能なプログラマブルコントローラが種々提供されている（例えば特許文献１参照）。 Conventionally, various programmable controllers to which I / O units can be added have been provided (see, for example, Patent Document 1).

図７（ａ）はビルディングブロックタイプのプログラマブルコントローラの一例であり、各１台の電源ユニット１およびＣＰＵユニット２と、複数（図７（ａ）では６台）のＩ／Ｏユニット３とがバックプレーン５に実装されている。このプログラマブルコントローラでは、電源ユニット１で生成されたシステム電源がバックプレーン５に設けられた内部バスを介してＣＰＵユニット２および各Ｉ／Ｏユニット３にそれぞれ供給される。 FIG. 7A shows an example of a building block type programmable controller, in which one power supply unit 1 and one CPU unit 2 and a plurality (six in FIG. 7A) of I / O units 3 are backed up. It is mounted on the plane 5. In this programmable controller, the system power generated by the power supply unit 1 is supplied to the CPU unit 2 and each I / O unit 3 via an internal bus provided in the backplane 5.

また、図７（ｂ）はスタッキング（積み重ね）タイプのプログラマブルコントローラの一例であり、各１台の電源ユニット１およびＣＰＵユニット２と、複数（図７（ｂ）では６台）のＩ／Ｏユニット３とで構成される。このプログラマブルコントローラでは、上述のビルディングブロックタイプのようにバックプレーン５を備えていないため、隣接するユニットに連結することで固定されるようになっており、また電源ユニット１で生成されたシステム電源もスタックコネクタ６を介してＣＰＵユニットおよび各Ｉ／Ｏユニットにそれぞれ供給される。 FIG. 7B is an example of a stacking type (stacked) type programmable controller. Each of the power supply unit 1 and the CPU unit 2 and a plurality (six in FIG. 7B) of I / O units. 3 is composed. Since this programmable controller does not include the backplane 5 as in the building block type described above, it is fixed by being connected to an adjacent unit, and the system power generated by the power supply unit 1 is also The power is supplied to the CPU unit and each I / O unit via the stack connector 6.

特開２００６−７９３６１号公報（段落［００１４］−段落［００１６］、及び、第２図）JP 2006-79361 A (paragraph [0014] -paragraph [0016] and FIG. 2)

上述の従来例では、突然の停電などによって電源が遮断されたときでも終了処理（例えばデータバックアップなど）が実行できるように、バックアップ電源（例えばキャパシタなど）を備えているが、バックアップ時間はキャパシタ容量によって決まっており、例えばシステムが複雑化して大きなデータを扱っている場合には、終了処理が完了する前に電源がＯＦＦになる可能性があった。 In the above-described conventional example, a backup power source (for example, a capacitor) is provided so that a termination process (for example, data backup) can be executed even when the power is cut off due to a sudden power failure or the like. For example, when the system is complicated and handles a large amount of data, the power may be turned off before the end processing is completed.

本発明は上記問題点に鑑みて為されたものであり、その目的とするところは、電源がＯＦＦになったときの電力消費を抑えることによって終了処理に時間的余裕を持たせたプログラマブルコントローラを提供することにある。 The present invention has been made in view of the above-mentioned problems, and its object is to provide a programmable controller with a time margin for termination processing by suppressing power consumption when the power is turned off. It is to provide.

請求項１の発明は、１乃至複数の増設ユニットと、増設ユニットを制御するＣＰＵユニットとを備え、１乃至複数の増設ユニットをＣＰＵユニットに順次連結したプログラマブルコントローラであって、１乃至複数の増設ユニットおよびＣＰＵユニットに外部からの電源を供給する電源ラインと、外部からの電源がＯＦＦになると電源ラインを介して１乃至複数の増設ユニットおよびＣＰＵユニットに電源を供給する充電要素とを備え、ＣＰＵユニットは、充電要素の出力電圧を検出し当該出力電圧が所定の基準値以下になると電圧低下信号を出力する第１の電圧検出回路と、第１の電圧検出回路からの電圧低下信号が入力された後、電源停止信号を出力する信号出力回路とを有し、増設ユニットは、電源ラインを介して給電されて内部電源を生成する電源回路と、電源回路の出力電圧を検出し当該出力電圧が所定の基準値以下になると電源停止信号を出力する第２の電圧検出回路と、信号出力回路または第２の電圧検出回路からの電源停止信号が入力されると電源回路を停止させる電源停止回路とを有することを特徴とする。 The invention of claim 1 is provided with a one or a plurality of expansion units, and a CPU unit for controlling the expansion unit, one or more extension units a programmable controller sequentially connected to the CPU unit, one or a plurality of additional and the power supply line for supplying power from the outside unit and the CPU unit, and a charging element for supplying power from the outside power to one or a plurality of expansion units and the CPU unit via a power line becomes to OFF, The CPU unit detects the output voltage of the charging element, and outputs a voltage drop signal when the output voltage falls below a predetermined reference value, and the voltage drop signal from the first voltage detection circuit is input. A signal output circuit that outputs a power stop signal, and the extension unit is powered via the power supply line A power supply circuit that generates a power supply circuit, a second voltage detection circuit that detects an output voltage of the power supply circuit and outputs a power supply stop signal when the output voltage falls below a predetermined reference value, and a signal output circuit or a second voltage detection circuit And a power supply stop circuit for stopping the power supply circuit when a power supply stop signal is input.

請求項２の発明は、増設ユニットは、ＣＰＵユニットからの信号ラインを形成する信号ライン形成部を有し、信号出力回路は、第１の電圧検出回路からの電圧低下信号が入力されると電源停止信号を出力する前に、電源が停止されることを通知する電源停止予告信号を信号ラインを介して増設ユニットに出力することを特徴とする。 According to a second aspect of the present invention, the extension unit has a signal line forming section for forming a signal line from the CPU unit, and the signal output circuit is supplied with a voltage drop signal from the first voltage detection circuit. Before outputting the stop signal, a power stop notice signal for notifying that the power is to be stopped is output to the extension unit via the signal line.

請求項１の発明によれば、外部からの供給電源がＯＦＦになって充電要素から電源が供給される場合、充電要素の出力電圧が所定の基準値以下になったところで増設ユニットの電源回路を停止させており、その結果電力消費が抑えられることから、従来例に比べてＣＰＵユニットの動作時間を長くすることができ、ＣＰＵユニットにおけるデータバックアップなどの終了処理に時間的余裕を持たせることができるという効果がある。 According to the first aspect of the present invention, when the power supply from the outside is turned off and the power is supplied from the charging element, the power supply circuit of the extension unit is provided when the output voltage of the charging element falls below a predetermined reference value. Since the power consumption is reduced as a result of this, the operation time of the CPU unit can be increased compared to the conventional example, and a time margin can be given to the end processing such as data backup in the CPU unit. There is an effect that can be done.

請求項２の発明によれば、電源停止に先立って電源が停止されることを増設ユニットに知らせることができるので、電源が停止されるまでの間にデータバックアップなどの終了処理を行うことができるという効果がある。 According to the invention of claim 2, since it is possible to notify the extension unit that the power supply is stopped prior to the power supply stop, it is possible to perform an end process such as data backup before the power supply is stopped. There is an effect.

本実施形態のプログラマブルコントローラの概略システム図である。It is a schematic system diagram of the programmable controller of this embodiment. （ａ）は同上に用いられるＩ／Ｏユニットのブロック図であり、（ｂ）〜（ｄ）はその構成回路の回路図である。(A) is a block diagram of an I / O unit used in the above, and (b) to (d) are circuit diagrams of its constituent circuits. 同上に用いられるＣＰＵユニットのブロック図である。It is a block diagram of CPU unit used for the same as the above. 同上に用いられるＩ／Ｏユニットの信号出力回路の接続例である。It is a connection example of the signal output circuit of the I / O unit used in the same as above. 同上に用いられるＩ／Ｏユニットの初期化時のタイムチャートである。It is a time chart at the time of initialization of the I / O unit used for the same as the above. 同上の動作時のタイムチャートである。It is a time chart at the time of operation | movement same as the above. （ａ）（ｂ）は従来例のプログラマブルコントローラを示す分解斜視図である。(A) (b) is a disassembled perspective view which shows the programmable controller of a prior art example.

以下に、本発明に係るプログラマブルコントローラの実施形態を図面に基づいて説明する。本発明に係るプログラマブルコントローラは、例えば産業機械などの制御機器として用いられる。なお、以下の説明では、スタッキング（積み重ね）タイプのプログラマブルコントローラを例に説明を行い、また外観については図７（ｂ）と同様であるから、図７（ｂ）も参照しながら説明を行う。 Embodiments of a programmable controller according to the present invention will be described below with reference to the drawings. The programmable controller according to the present invention is used as a control device such as an industrial machine. In the following description, a stacking (stacked) type programmable controller will be described as an example, and since the appearance is the same as that in FIG. 7B, the description will be made with reference to FIG. 7B.

図１は本実施形態のプログラマブルコントローラの概略システム図であり、本プログラマブルコントローラは、システム全体に電力を供給する電源ユニット１と、制御対象の機器に合わせたインターフェースを持つ複数（図１では４台）のＩ／Ｏユニット（増設ユニット）３と、各Ｉ／Ｏユニット３を個別に制御するＣＰＵユニット２と、終端のＩ／Ｏユニット３に連結される終端ユニット４とを備えている。そして、これらの各ユニットは、図７（ｂ）に示すように、左から電源ユニット１、ＣＰＵユニット２、Ｉ／Ｏユニット３、終端ユニット４（図７（ｂ）では図示を省略）の順番で順次連結される。なお、以下の説明において各Ｉ／Ｏユニット３を区別する必要がある場合には、ＣＰＵユニット２側から順番にＩ／Ｏユニット３Ａ，３Ｂ，３Ｃ，３Ｄと称す。すなわち、本実施形態では、Ｉ／Ｏユニット３Ｄが終端の増設ユニットとなる。また、各ユニット同士は、図１に示すようにスタックコネクタ６を介して電気的に接続されている。 FIG. 1 is a schematic system diagram of a programmable controller according to the present embodiment. The programmable controller includes a power supply unit 1 that supplies power to the entire system and a plurality of (four in FIG. 1) interfaces that are matched to devices to be controlled. ) I / O unit (extension unit) 3, a CPU unit 2 for individually controlling each I / O unit 3, and a termination unit 4 connected to the termination I / O unit 3. Then, as shown in FIG. 7B, these units are arranged in the order of the power supply unit 1, the CPU unit 2, the I / O unit 3, and the termination unit 4 (not shown in FIG. 7B) from the left. Are connected sequentially. In the following description, when the I / O units 3 need to be distinguished from each other, they are referred to as I / O units 3A, 3B, 3C, 3D in order from the CPU unit 2 side. That is, in this embodiment, the I / O unit 3D is a terminal extension unit. Each unit is electrically connected via a stack connector 6 as shown in FIG.

電源ユニット１は、図示しない外部電源から電力供給を受けてシステムが必要とする電圧に変換し、電源ライン１０を介してＣＰＵユニット２および各Ｉ／Ｏユニット３にそれぞれシステム電源Ｖ＋を供給する。なお、本実施形態の電源ユニット１は、例えば停電などによって外部電源がＯＦＦされた場合のバックアップ電源としてのキャパシタ（充電要素）Ｃ１を備えており（図３参照）、停電になった場合にはキャパシタＣ１が放電することで、ＣＰＵユニット２および各Ｉ／Ｏユニット３に電力供給できるようになっている。詳細については後述する。 The power supply unit 1 receives power supply from an external power supply (not shown), converts it to a voltage required by the system, and supplies the system power supply V + to the CPU unit 2 and each I / O unit 3 via the power supply line 10. In addition, the power supply unit 1 of this embodiment is provided with the capacitor (charging element) C1 as a backup power supply when an external power supply is turned off by a power failure etc., for example (refer FIG. 3), and when a power failure occurs As the capacitor C1 is discharged, power can be supplied to the CPU unit 2 and each I / O unit 3. Details will be described later.

ＣＰＵユニット２は、図１および図３に示すように、電源ライン１０を介して供給されるシステム電源Ｖ＋から駆動電源（内部電源）ＶＣＣを生成する電源回路２３と、システム電源Ｖ＋の電源電圧を検出して所定の検出信号を出力する電圧検出回路２４，２５と、電源回路２３からの駆動電源ＶＣＣが供給されると起動完了信号ＰＳＯを出力するリセット合成回路（信号出力回路）２２と、プログラマブルコントローラとしてのプログラムを実行する制御回路２１とを備えている。なお、リセット合成回路２２はシステムを起動させる際に最初に起動させる必要があり、本実施形態では、起動時間を無視できるＣＭＯＳロジックＩＣやＰＬＤ（プログラマブルロジックデバイス）などを用いている。 As shown in FIGS. 1 and 3, the CPU unit 2 includes a power supply circuit 23 that generates a drive power supply (internal power supply) VCC from a system power supply V + supplied via a power supply line 10, and a power supply voltage of the system power supply V +. Voltage detection circuits 24 and 25 that detect and output a predetermined detection signal, a reset synthesis circuit (signal output circuit) 22 that outputs a start completion signal PSO when the drive power VCC from the power supply circuit 23 is supplied, and a programmable And a control circuit 21 for executing a program as a controller. The reset synthesis circuit 22 needs to be activated first when the system is activated, and in this embodiment, a CMOS logic IC or PLD (programmable logic device) that can ignore the activation time is used.

電圧検出回路（第１の電圧検出回路）２４は、システム電源Ｖ＋の電源電圧を検出するとともに、この検出電圧が所定の基準電圧Ｖ１（図６参照）に達するとＨレベルの起動信号ＰＦ１をリセット合成回路２２に出力する。そして、リセット合成回路２２では、この起動信号ＰＦ１が入力されるとリセット信号ＣＰＵ＿ＲＥＳＥＴを制御回路２１に出力し、制御回路２１を起動させる。また、電圧検出回路２４は、例えば停電時にはキャパシタＣ１から供給されるシステム電源Ｖ＋の電源電圧を検出し、この検出電圧が上記の基準電圧Ｖ１以下になるとＬレベルの起動信号ＰＦ１（電圧低下信号）をリセット合成回路２２に出力する。そして、リセット合成回路２２では、この起動信号ＰＦ１が入力されるとリセット信号ＣＰＵ＿ＲＥＳＥＴを制御回路２１に出力し、制御回路２１を停止させる。ここに、制御回路２１を起動させる場合にはリセット信号ＣＰＵ＿ＲＥＳＥＴをＨレベルに設定し、逆に制御回路２１をリセットする場合にはリセット信号ＣＰＵ＿ＲＥＳＥＴをＬレベルに設定することになる。 The voltage detection circuit (first voltage detection circuit) 24 detects the power supply voltage of the system power supply V +, and resets the start signal PF1 at the H level when this detection voltage reaches a predetermined reference voltage V1 (see FIG. 6). Output to the synthesis circuit 22. When the activation signal PF <b> 1 is input, the reset synthesis circuit 22 outputs the reset signal CPU_RESET to the control circuit 21 to activate the control circuit 21. In addition, the voltage detection circuit 24 detects the power supply voltage of the system power supply V + supplied from the capacitor C1 at the time of a power failure, for example, and when the detected voltage becomes equal to or lower than the reference voltage V1, the L level activation signal PF1 (voltage drop signal). Is output to the reset synthesis circuit 22. Then, when the activation signal PF1 is input, the reset synthesis circuit 22 outputs the reset signal CPU_RESET to the control circuit 21 and stops the control circuit 21. Here, when the control circuit 21 is activated, the reset signal CPU_RESET is set to H level, and when the control circuit 21 is reset, the reset signal CPU_RESET is set to L level.

電圧検出回路２５は、システム電源Ｖ＋の電源電圧を検出するとともに、この検出電圧が所定の基準電圧Ｖ２（Ｖ２＜Ｖ１、図６参照）以下になると停止信号ＰＦ２をリセット合成回路２２に出力する。そして、リセット合成回路２２では、停止信号ＰＦ２が入力されるとＬレベルのリセット信号ＣＰＵ＿ＲＥＳＥＴを制御回路２１に出力し、制御回路２１を停止させる。 The voltage detection circuit 25 detects the power supply voltage of the system power supply V +, and outputs a stop signal PF2 to the reset synthesis circuit 22 when the detected voltage becomes equal to or lower than a predetermined reference voltage V2 (V2 <V1, see FIG. 6). When the stop signal PF <b> 2 is input, the reset synthesis circuit 22 outputs an L level reset signal CPU_RESET to the control circuit 21 to stop the control circuit 21.

リセット合成回路２２は、上記のように制御回路２１を起動・停止させるとともに、駆動電源ＶＣＣが供給されると隣接するＩ／Ｏユニット３Ａに対して起動完了信号ＰＳＯを出力する。また、終端ユニット４を介して入力されるＩ／Ｏユニット３Ｄからの起動完了信号ＰＳＯ（全ユニット起動完了信号ＰＳＲ）が信号ライン７を介してリセット合成回路２２に入力されると、リセット合成回路２２では、すべてのＩ／Ｏユニット３に電源が行き渡ったことを認識して、信号ライン８を介してリセット信号ＥＲＥＳＥＴを各Ｉ／Ｏユニット３に出力し、各Ｉ／Ｏユニット３のリセット状態を解除する。ここに、各Ｉ／Ｏユニット３を起動させる場合にはリセット信号ＥＲＥＳＥＴをＨレベルに設定し、逆に各Ｉ／Ｏユニット３をリセットする場合にはリセット信号ＥＲＥＳＥＴをＬレベルに設定することになる。また、後述の電源回路３３を起動させる場合には起動完了信号ＰＳＯをＨレベルに設定し、逆に電源回路３３を停止させる場合には起動完了信号ＰＳＯをＬレベルに設定することになる。ここに、本実施形態では、Ｌレベルの起動完了信号ＰＳＯが電源停止信号となる。 The reset synthesizing circuit 22 starts and stops the control circuit 21 as described above, and outputs a start completion signal PSO to the adjacent I / O unit 3A when the drive power supply VCC is supplied. When the activation completion signal PSO (all unit activation completion signal PSR) input from the I / O unit 3D input via the termination unit 4 is input to the reset synthesis circuit 22 via the signal line 7, the reset synthesis circuit In 22, it recognizes that the power has been distributed to all the I / O units 3, outputs a reset signal ERESET to each I / O unit 3 via the signal line 8, and resets each I / O unit 3. Is released. Here, when each I / O unit 3 is activated, the reset signal ERESET is set to H level, and when each I / O unit 3 is reset, the reset signal ERESET is set to L level. Become. Further, when starting the power supply circuit 33 described later, the start completion signal PSO is set to H level. Conversely, when stopping the power supply circuit 33, the start completion signal PSO is set to L level. Here, in the present embodiment, the L-level start completion signal PSO is a power supply stop signal.

Ｉ／Ｏユニット３は、図１および図２（ａ）に示すように、電源ライン１０を介して供給されるシステム電源Ｖ＋から駆動電源（内部電源）ＶＣＣを生成する電源回路３３と、電源回路３３の出力電圧を検出し、この出力電圧が所定の基準電圧Ｖ３（図６参照）に達すると起動完了信号ＰＳＯを出力する電圧検出回路（第２の電圧検出回路）３４と、上記のリセット合成回路２２または電圧検出回路３４からの起動完了信号ＰＳＯが入力されると電源回路３３を起動する起動トリガ回路３２と、Ｉ／Ｏユニットとしてのプログラムを実行する制御回路３１と、制御回路３１の初期化が完了したことを通知する初期化完了信号を出力する信号出力回路３５とを備えている。 As shown in FIGS. 1 and 2A, the I / O unit 3 includes a power supply circuit 33 that generates a drive power supply (internal power supply) VCC from a system power supply V + supplied via a power supply line 10, and a power supply circuit. 33, and when the output voltage reaches a predetermined reference voltage V3 (see FIG. 6), a voltage detection circuit (second voltage detection circuit) 34 that outputs a start completion signal PSO and the above-described reset synthesis When a start completion signal PSO from the circuit 22 or the voltage detection circuit 34 is input, a start trigger circuit 32 that starts the power supply circuit 33, a control circuit 31 that executes a program as an I / O unit, and an initial control circuit 31 And a signal output circuit 35 for outputting an initialization completion signal notifying that the initialization is completed.

図２（ｂ）は上記の起動トリガ回路３２の回路図であり、２つのトランジスタＴｒ１，Ｔｒ２を主な構成要素としている。トランジスタＴｒ１のベースは、抵抗Ｒ１を介してＣＰＵユニット２のリセット合成回路２２または隣接するＩ／Ｏユニット３の電圧検出回路３４に接続され、Ｈレベルの起動完了信号ＰＳＯが入力されるとトランジスタＴｒ１がＯＮになってコレクタ−エミッタ間が導通する。また、トランジスタＴｒ１のコレクタはトランジスタＴｒ２のベースに接続されるとともに、抵抗Ｒ６を介してシステム電源Ｖ＋に接続され、トランジスタＴｒ１がＯＮ、つまりトランジスタＴｒ１のコレクタ−エミッタ間が導通するとトランジスタＴｒ２がＯＦＦになるように構成されている。そして、トランジスタＴｒ２がＯＦＦになることによって電源回路（電源ＩＣ）３３が起動し、各回路に駆動電源ＶＣＣが供給されるのである。 FIG. 2B is a circuit diagram of the start trigger circuit 32 described above, and includes two transistors Tr1 and Tr2 as main components. The base of the transistor Tr1 is connected to the reset synthesis circuit 22 of the CPU unit 2 or the voltage detection circuit 34 of the adjacent I / O unit 3 via the resistor R1. When an H-level activation completion signal PSO is input, the transistor Tr1 Becomes ON, and the collector-emitter becomes conductive. The collector of the transistor Tr1 is connected to the base of the transistor Tr2 and is connected to the system power supply V + via the resistor R6. The transistor Tr1 is turned on, that is, the transistor Tr2 is turned off when the collector-emitter is turned on. It is comprised so that it may become. Then, when the transistor Tr2 is turned off, the power supply circuit (power supply IC) 33 is activated, and the drive power supply VCC is supplied to each circuit.

図２（ｃ）は上記の電圧検出回路３４の回路図であり、コンパレータＣＰ１を主な構成要素としている。コンパレータＣＰ１の入力端Ｖｉｎには抵抗Ｒ２を介して駆動電源ＶＣＣが接続されており、この駆動電源ＶＣＣの電源電圧を所定の基準電圧と比較し、基準電圧よりも高くなると出力端から起動完了信号ＰＳＯを出力するのである。 FIG. 2C is a circuit diagram of the voltage detection circuit 34 described above, and the comparator CP1 is a main component. A drive power supply VCC is connected to the input terminal Vin of the comparator CP1 through a resistor R2. The power supply voltage of the drive power supply VCC is compared with a predetermined reference voltage, and when it becomes higher than the reference voltage, a start completion signal is output from the output terminal. PSO is output.

図２（ｄ）は上記の信号出力回路３５の回路図であり、トランジスタＴｒ３，Ｔｒ４を主な構成要素としている。トランジスタＴｒ３のベースは、抵抗Ｒ３を介して制御回路３１に接続され、制御回路３１から出力されるＨレベルのＢＯＯＴ信号（初期化が完了したことを通知する信号）が入力されるとトランジスタＴｒ３がＯＮになってコレクタ−エミッタ間が導通する。また、トランジスタＴｒ３のコレクタはトランジスタＴｒ４のベースに接続されるとともに、抵抗Ｒ４を介して上記の電源ライン１０（実際には後述の信号ライン形成部１０ａ）に接続されている。さらに、トランジスタＴｒ４のコレクタは、すべてのＩ／Ｏユニット３の初期化が完了したことを通知する全ユニット初期化完了信号ＤＯＮＥを伝送するための信号ライン９（実際には後述の信号ライン形成部９ａ）に接続されている。この信号出力回路３５では、システム電源Ｖ＋が供給されるとトランジスタＴｒ４がＯＮになるが、その後制御回路３１からＨレベルのＢＯＯＴ信号が出力されるとトランジスタＴｒ３がＯＮになって、その結果トランジスタＴｒ４がＯＦＦになる。 FIG. 2D is a circuit diagram of the signal output circuit 35 described above, and includes transistors Tr3 and Tr4 as main components. The base of the transistor Tr3 is connected to the control circuit 31 via the resistor R3. When an H level BOOT signal (a signal notifying that the initialization is completed) output from the control circuit 31 is input, the transistor Tr3 Turns ON and conducts between collector and emitter. The collector of the transistor Tr3 is connected to the base of the transistor Tr4, and is connected to the power supply line 10 (actually a signal line forming unit 10a described later) via the resistor R4. Further, the collector of the transistor Tr4 is a signal line 9 for transmitting an all unit initialization completion signal DONE notifying that the initialization of all the I / O units 3 has been completed (in practice, a signal line forming unit described later). 9a). In this signal output circuit 35, the transistor Tr4 is turned on when the system power supply V + is supplied, but when the H level BOOT signal is outputted from the control circuit 31, the transistor Tr3 is turned on. As a result, the transistor Tr4 is turned on. Turns off.

ここにおいて、図４はＣＰＵユニット２およびＩ／Ｏユニット３Ａ〜３Ｄを接続した状態での信号ライン９の一例であり、各信号出力回路３５のトランジスタＴｒ４が信号ライン９に対してそれぞれ並列に接続され、また信号ライン９は抵抗Ｒ５を介して駆動電源ＶＣＣにプルアップされている。したがって、何れかのトランジスタＴｒ４がＯＮになっている状態では全ユニット初期化完了信号ＤＯＮＥはＬレベルに設定されることから、ＣＰＵユニット２はまだ初期化が完了していないＩ／Ｏユニット３があることを認識し、すべてのトランジスタＴｒ４がＯＦＦになっている状態では全ユニット初期化信号ＤＯＮＥはＨレベルに設定されることから、ＣＰＵユニット２はすべてのＩ／Ｏユニット３の初期化が完了したことを認識するのである。 4 is an example of the signal line 9 in a state where the CPU unit 2 and the I / O units 3A to 3D are connected, and the transistor Tr4 of each signal output circuit 35 is connected in parallel to the signal line 9, respectively. The signal line 9 is pulled up to the drive power supply VCC through a resistor R5. Therefore, in a state where any of the transistors Tr4 is ON, the all unit initialization completion signal DONE is set to the L level, so that the CPU unit 2 has the I / O unit 3 that has not been initialized yet. Recognizing that there is, all unit initialization signal DONE is set to H level when all transistors Tr4 are OFF, so CPU unit 2 has completed initialization of all I / O units 3 Recognize that.

また、Ｉ／Ｏユニット３は、図２（ａ）に示すように、隣接するＣＰＵユニット２や他のＩ／Ｏユニット３とともに１本の電源ライン１０を形成する電源ライン形成部１０ａと、同様に隣接するＣＰＵユニット２や他のＩ／Ｏユニット３とともに各１本の信号ライン７〜９を形成する信号ライン形成部７ａ〜９ａとを備えている。そして、Ｉ／Ｏユニット３では、電源ライン形成部１０ａを介してシステム電源Ｖ＋が供給され、また信号ライン形成部８ａを介してリセット信号ＥＲＥＳＥＴがＣＰＵユニット２から伝送される。さらに、信号ライン形成部９ａを介して初期化完了信号ＤＯＮＥをＣＰＵユニット２に伝送するとともに、信号ライン形成部７ａを介して全ユニット起動完了信号ＰＳＲをＣＰＵユニット２に伝送するのである。 Further, as shown in FIG. 2A, the I / O unit 3 is similar to the power supply line forming unit 10a that forms one power supply line 10 together with the adjacent CPU unit 2 and other I / O units 3. And signal line forming portions 7 a to 9 a for forming one signal line 7 to 9 together with the CPU unit 2 and the other I / O unit 3 adjacent to each other. In the I / O unit 3, the system power V + is supplied through the power line forming unit 10a, and the reset signal ERESET is transmitted from the CPU unit 2 through the signal line forming unit 8a. Further, the initialization completion signal DONE is transmitted to the CPU unit 2 through the signal line forming unit 9a, and the all unit activation completion signal PSR is transmitted to the CPU unit 2 through the signal line forming unit 7a.

図５はＩ／Ｏユニット３の初期化時のタイムチャートであり、時刻ｔ１のときに電源スイッチ（図示せず）がＯＮにされると、まだシステム電源Ｖ＋が供給されていないことから、全ユニット初期化完了信号ＤＯＮＥはＬレベルになっており、またリセット信号ＥＲＥＳＥＴおよびＢＯＯＴ信号はＨレベルになっている。そして、時刻ｔ２のときにシステム電源Ｖ＋が１０Ｖに達すると、リセット信号ＥＲＥＳＥＴおよびＢＯＯＴ信号がＬレベルになり、制御回路３１がリセットされる。このとき、出力信号回路３５のトランジスタＴｒ３がＯＦＦ、トランジスタＴｒ４がＯＮであることから、全ユニット初期化完了信号ＤＯＮＥはＬレベルのままである。 FIG. 5 is a time chart when the I / O unit 3 is initialized. When a power switch (not shown) is turned on at time t1, the system power V + is not yet supplied. The unit initialization completion signal DONE is at the L level, and the reset signal ERESET and the BOOT signal are at the H level. When system power supply V + reaches 10 V at time t2, reset signal ERESET and BOOT signal become L level, and control circuit 31 is reset. At this time, since the transistor Tr3 of the output signal circuit 35 is OFF and the transistor Tr4 is ON, the all unit initialization completion signal DONE remains at the L level.

その後、時刻ｔ３のときにシステム電源Ｖ＋が２４Ｖになると、リセット信号ＥＲＥＳＥＴおよびＢＯＯＴ信号がＨレベルになり、Ｉ／Ｏユニット３が１台である場合には全ユニット初期化完了信号ＤＯＮＥがＨレベルになるので、ＣＰＵユニット２では、すべて（１台）のＩ／Ｏユニット３の初期化が完了したことを認識する。一方、Ｉ／Ｏユニット３が複数台である場合には全ユニット初期化完了信号ＤＯＮＥはＬレベルのままであり、時刻ｔ４のときにすべてのＩ／Ｏユニット３からＨレベルの初期化完了信号が出力されると、全ユニット初期化完了信号ＤＯＮＥがＨレベルになるので、ＣＰＵユニット２では、同様にすべてのＩ／Ｏユニット３の初期化が完了したことを認識する。 After that, when the system power supply V + becomes 24 V at time t3, the reset signal ERESET and the BOOT signal become H level. When there is one I / O unit 3, all unit initialization completion signals DONE are at H level. Therefore, the CPU unit 2 recognizes that the initialization of all (one) I / O units 3 has been completed. On the other hand, when there are a plurality of I / O units 3, all unit initialization completion signals DONE remain at L level, and all I / O units 3 receive H level initialization completion signals at time t4. Is output, the all unit initialization completion signal DONE becomes H level, so that the CPU unit 2 recognizes that the initialization of all the I / O units 3 is completed in the same manner.

終端ユニット４は、図１に示すように、終端のＩ／Ｏユニット３Ｄの電圧検出回路３４の信号出力端と、信号ライン形成部７ａとの間を短絡するためのユニットであり、その結果終端のＩ／Ｏユニット３Ｄから出力される起動完了信号ＰＳＯ（全ユニット起動完了信号ＰＳＲ）は、信号ライン７を介してＣＰＵユニット２に入力されるのである。そして、この起動完了信号ＰＳＯがＣＰＵユニット２に入力されることで、ＣＰＵユニット２では、すべてのＩ／Ｏユニット３に電源が行き渡ったことを認識するのである。 As shown in FIG. 1, the termination unit 4 is a unit for short-circuiting between the signal output terminal of the voltage detection circuit 34 of the termination I / O unit 3D and the signal line forming unit 7a. The activation completion signal PSO (all unit activation completion signal PSR) output from the I / O unit 3D is input to the CPU unit 2 via the signal line 7. When the activation completion signal PSO is input to the CPU unit 2, the CPU unit 2 recognizes that power has been distributed to all the I / O units 3.

ここで、本実施形態のプログラマブルコントローラは、上述したようにキャパシタＣ１を備えているため、停電などによって電力供給がストップされた場合でも、このキャパシタＣ１から供給される電力によってＣＰＵユニット２の終了処理（例えばデータバックアップなど）が実行できるようになっている。ところが、このキャパシタＣ１は容量が限られていることから、連結されるＩ／Ｏユニット３が多い場合には上記の終了処理が完了する前に電源がＯＦＦになる可能性がある。そこで、本実施形態では、ＣＰＵユニット２の終了処理に時間的余裕を持たせるために、キャパシタＣ１からの出力電圧が所定の基準電圧Ｖ１（図６参照）以下になると起動完了信号ＰＳＯをＬレベルに設定し、各Ｉ／Ｏユニット３の電源回路３３を停止させるように構成している。 Here, since the programmable controller of the present embodiment includes the capacitor C1 as described above, even when the power supply is stopped due to a power failure or the like, the CPU unit 2 is terminated by the power supplied from the capacitor C1. (For example, data backup) can be executed. However, since the capacity of the capacitor C1 is limited, the power supply may be turned off before the termination process is completed when there are many connected I / O units 3. Therefore, in the present embodiment, in order to allow time for the termination process of the CPU unit 2, when the output voltage from the capacitor C1 becomes equal to or lower than a predetermined reference voltage V1 (see FIG. 6), the activation completion signal PSO is set to the L level. And the power supply circuit 33 of each I / O unit 3 is stopped.

次に、プログラマブルコントローラの動作を、図６のタイムチャートを参照しながら説明する。電源ユニット１から供給されるシステム電源Ｖ＋が時刻ｔ１のときに基準電圧Ｖ１に達すると、ＣＰＵユニット２では、電圧検出回路２４からリセット合成回路２２に起動信号ＰＦ１が出力され、リセット合成回路２２はＨレベルのリセット信号ＣＰＵ＿ＲＥＳＥＴを制御回路２１に出力する。また、リセット合成回路２２は、内蔵の遅延タイマにより時刻ｔ２のときに隣接するＩ／Ｏユニット３ＡにＨレベルの起動完了信号ＰＳＯを出力し、Ｉ／Ｏユニット３Ａでは、起動トリガ回路３２に起動完了信号ＰＳＯが入力されると電源回路３３が起動される。そして、時刻ｔ３のときに電源回路３３の出力電圧が基準電圧Ｖ３に達すると、電圧検出回路３４から隣接するＩ／Ｏユニット３ＢにＨレベルの起動完了信号ＰＳＯが出力される。 Next, the operation of the programmable controller will be described with reference to the time chart of FIG. When the system power supply V + supplied from the power supply unit 1 reaches the reference voltage V1 at time t1, in the CPU unit 2, the activation signal PF1 is output from the voltage detection circuit 24 to the reset synthesis circuit 22, and the reset synthesis circuit 22 An H level reset signal CPU_RESET is output to the control circuit 21. Further, the reset synthesis circuit 22 outputs an H level start completion signal PSO to the adjacent I / O unit 3A at time t2 by the built-in delay timer, and the I / O unit 3A starts the start trigger circuit 32. When the completion signal PSO is input, the power supply circuit 33 is activated. When the output voltage of the power supply circuit 33 reaches the reference voltage V3 at time t3, the H detection start signal PSO is output from the voltage detection circuit 34 to the adjacent I / O unit 3B.

以下同様にして、Ｈレベルの起動完了信号ＰＳＯがＩ／Ｏユニット３Ｃ，３Ｄの順に順次伝送され、時刻ｔ６のときに終端のＩ／Ｏユニット３Ｄの電源回路３３の出力電圧が基準電圧Ｖ３に達すると、電圧検出回路３４からＨレベルの起動完了信号ＰＳＯが出力される。そして、この起動完了信号ＰＳＯは、終端ユニット４を介して信号ライン７に伝送され、ＣＰＵユニット２のリセット合成回路２２に入力される。すなわち、ＣＰＵユニット２は、この時点ですべてのＩ／Ｏユニット３に電源が行き渡ったことを認識するのである。その後、ＣＰＵユニット２のリセット合成回路２２は、上記の遅延タイマにより時刻ｔ７のときにＨレベルのリセット信号ＥＲＥＳＥＴを信号ライン８に出力し、各Ｉ／Ｏユニット３では、このリセット信号ＥＲＥＳＥＴが入力されると制御回路３１のリセット状態を解除するのである。その結果、リセット状態が解除された各Ｉ／Ｏユニット３では制御回路３１の初期化がそれぞれ実行され、時刻ｔ８のときにすべてのＩ／Ｏユニット３の制御回路３１の初期化が完了すると、Ｈレベルの全ユニット初期化完了信号ＤＯＮＥがＣＰＵユニット２に入力される。そして、ＣＰＵユニット２では、すべてのＩ／Ｏユニット３が初期化されたことを認識するのである。 Similarly, the H-level start completion signal PSO is sequentially transmitted in the order of the I / O units 3C and 3D, and the output voltage of the power supply circuit 33 of the terminal I / O unit 3D at the time t6 becomes the reference voltage V3. When it reaches, the voltage detection circuit 34 outputs an H-level start completion signal PSO. The activation completion signal PSO is transmitted to the signal line 7 via the termination unit 4 and input to the reset synthesis circuit 22 of the CPU unit 2. That is, the CPU unit 2 recognizes that the power has been distributed to all the I / O units 3 at this time. Thereafter, the reset synthesizing circuit 22 of the CPU unit 2 outputs the reset signal ERESET at H level to the signal line 8 at the time t7 by the delay timer, and the reset signal ERESET is input to each I / O unit 3. Then, the reset state of the control circuit 31 is released. As a result, the initialization of the control circuit 31 is executed in each I / O unit 3 whose reset state is released, and when the initialization of the control circuits 31 of all the I / O units 3 is completed at time t8, The H-level all unit initialization completion signal DONE is input to the CPU unit 2. Then, the CPU unit 2 recognizes that all the I / O units 3 have been initialized.

次に、停電などで外部電源からの電力供給がストップした場合の動作を、同様に図６のタイムチャートを参照しながら説明する。上述したように、停電の場合には電源ユニット１が備えるキャパシタＣ１が放電することで、ＣＰＵユニット２および各Ｉ／Ｏユニット３にシステム電源Ｖ＋を供給するのであるが、時刻ｔ９のときにシステム電源Ｖ＋の出力電圧が基準電圧Ｖ１以下になると、ＣＰＵユニット２では、電圧検出回路２４からリセット合成回路２２にＬレベルの起動信号ＰＦ１（電圧低下信号）が出力される。そして、リセット合成回路２２は、Ｌレベルのリセット信号ＥＲＥＳＥＴを各Ｉ／Ｏユニット３に出力し、その結果各Ｉ／Ｏユニット３の制御回路３１がリセットされる。ここにおいて、各Ｉ／Ｏユニット３では、このＬレベルのリセット信号ＥＲＥＳＥＴが入力されることで、電源がＯＦＦされることを事前に知ることができ、したがって電源がＯＦＦされるまでの間に必要な終了処理（例えばデータバックアップなど）を実行することができる。すなわち、本実施形態では、このＬレベルのリセット信号ＥＲＥＳＥＴが電源停止予告信号となる。また、リセット合成回路２２は、遅延タイマにより時刻ｔ１０のときにＬレベルの起動完了信号ＰＳＯ（電源停止信号）を隣接するＩ／Ｏユニット３Ａに出力し、Ｉ／Ｏユニット３Ａでは、起動完了信号ＰＳＯがＬレベルにされたことで電源回路３３を停止させる。そして、時刻ｔ１１のときに電源回路３３の出力電圧が０Ｖになると、電圧検出回路３４から出力される起動完了信号ＰＳＯがＬレベルになり、この起動完了信号ＰＳＯ（電源停止信号）が隣接するＩ／Ｏユニット３Ｂに出力される。 Next, the operation when power supply from the external power supply is stopped due to a power failure or the like will be described with reference to the time chart of FIG. As described above, in the event of a power failure, the capacitor C1 included in the power supply unit 1 is discharged, so that the system power supply V + is supplied to the CPU unit 2 and each I / O unit 3. When the output voltage of the power supply V + becomes equal to or lower than the reference voltage V1, the CPU unit 2 outputs an L level activation signal PF1 (voltage drop signal) from the voltage detection circuit 24 to the reset synthesis circuit 22. Then, the reset synthesis circuit 22 outputs an L level reset signal ERESET to each I / O unit 3, and as a result, the control circuit 31 of each I / O unit 3 is reset. Here, in each I / O unit 3, it is possible to know in advance that the power is turned off by inputting the reset signal ERESET at the L level, and therefore it is necessary until the power is turned off. End processing (for example, data backup) can be executed. That is, in this embodiment, this L level reset signal ERESET serves as a power stop notice signal. Further, the reset synthesis circuit 22 outputs an L level activation completion signal PSO (power supply stop signal) to the adjacent I / O unit 3A at time t10 by the delay timer, and the I / O unit 3A activates the activation completion signal. The power supply circuit 33 is stopped by setting the PSO to the L level. When the output voltage of the power supply circuit 33 becomes 0 V at time t11, the activation completion signal PSO output from the voltage detection circuit 34 becomes L level, and this activation completion signal PSO (power supply stop signal) is adjacent to I. / O unit 3B.

以下同様にして、Ｌレベルの起動完了信号ＰＳＯがＩ／Ｏユニット３Ｃ，３Ｄの順に順次伝送されることで、Ｉ／Ｏユニット３が備える電源回路３３が順次停止され、時刻ｔ１４のときにＩ／Ｏユニット３Ｄの電源回路３３の出力電圧が０Ｖになり、電圧検出回路３４から出力される起動完了信号ＰＳＯがＬレベルになると、ＣＰＵユニット２では、信号ライン７を介して入力されるＬレベルの全ユニット起動完了信号ＰＳＲにより、すべてのＩ／Ｏユニット３の電源がＯＦＦされたことを認識するのである。そして最後に、時刻ｔ１５のときにキャパシタＣ１の出力電圧が基準電圧Ｖ２以下になると、電圧検出回路２５は停止信号ＰＦ２をリセット合成回路２２に出力し、リセット合成回路２２はＬレベルのリセット信号ＣＰＵ＿ＲＥＳＥＴを制御回路２１に出力する。その結果、制御回路２１はこのリセット信号ＣＰＵ＿ＲＥＳＥＴによりリセットされ、その後システム電源Ｖ＋および駆動電源ＶＣＣが０Ｖになる。なお、図６中の破線ａは、Ｉ／Ｏユニット３を電源ＯＦＦにしなかった場合のシステム電源Ｖ＋の電圧変化を示しており、本実施形態によれば、（ｔ１５−ｔ１４）だけＣＰＵユニット２の終了時間を遅延させることができる。その結果、ＣＰＵユニット２において、データバックアップなどの終了処理に時間的余裕を持たせることができる。 Similarly, the L level activation completion signal PSO is sequentially transmitted in the order of the I / O units 3C and 3D, so that the power supply circuit 33 included in the I / O unit 3 is sequentially stopped. When the output voltage of the power supply circuit 33 of the / O unit 3D becomes 0 V and the activation completion signal PSO output from the voltage detection circuit 34 becomes L level, the CPU unit 2 receives the L level input via the signal line 7 That is, it is recognized that all the I / O units 3 are powered off by the all unit activation completion signal PSR. Finally, when the output voltage of the capacitor C1 becomes equal to or lower than the reference voltage V2 at time t15, the voltage detection circuit 25 outputs the stop signal PF2 to the reset synthesis circuit 22, and the reset synthesis circuit 22 outputs the reset signal CPU_RESET at the L level. Is output to the control circuit 21. As a result, the control circuit 21 is reset by the reset signal CPU_RESET, and then the system power supply V + and the drive power supply VCC become 0V. 6 indicates the voltage change of the system power supply V + when the I / O unit 3 is not turned off. According to this embodiment, the CPU unit 2 is (t15-t14). Can be delayed. As a result, the CPU unit 2 can have a sufficient time for the end processing such as data backup.

而して、本実施形態によれば、外部からの供給電源がＯＦＦになってキャパシタ（充電要素）Ｃ１から電源が供給される場合、キャパシタＣ１の出力電圧が所定の基準電圧Ｖ１以下になったところでＩ／Ｏユニット３の電源回路３３を停止させており、その結果電力消費が抑えられることから、従来例に比べてＣＰＵユニット２の動作時間を長くすることができ、ＣＰＵユニット２におけるデータバックアップなどの終了処理に時間的余裕を持たせることができる。また、Ｌレベルのリセット信号（電源停止予告信号）ＥＲＥＳＥＴによって、電源停止に先立って電源が停止されることを各Ｉ／Ｏユニット３に知らせることができるので、電源が停止されるまでの間にデータバックアップなどの必要な終了処理を行うこともできる。 Thus, according to the present embodiment, when the external power supply is turned off and the power is supplied from the capacitor (charging element) C1, the output voltage of the capacitor C1 becomes equal to or lower than the predetermined reference voltage V1. By the way, the power supply circuit 33 of the I / O unit 3 is stopped. As a result, the power consumption is suppressed, so that the operation time of the CPU unit 2 can be extended as compared with the conventional example, and the data backup in the CPU unit 2 is performed. It is possible to give time margin to the end processing such as. In addition, each I / O unit 3 can be informed by the L level reset signal (power stop notice signal) ERESET that the power is stopped prior to the power stop. Necessary termination processing such as data backup can also be performed.

なお、本実施形態では、スタッキングタイプのプログラマブルコントローラを例に説明したが、図７（ａ）に示すようなビルディングブロックタイプのプログラマブルコントローラであってもよい。また、本実施形態では、増設ユニットがＩ／Ｏユニット３である場合を例に説明したが、増設ユニットは本実施形態に限定されるものではなく、例えば通信用のネットワークユニットやシリアルデータ用の制御ユニットなどであってもよい。さらに、本実施形態では、Ｉ／Ｏユニット３が４台の場合を例に説明したが、Ｉ／Ｏユニット３の台数は本実施形態に限定されるものではなく、１台であってもいいし、２台、３台、または５台以上であってもよい。また、本実施形態では、電源ユニット１が設けられているが、例えばＣＰＵユニット２内に電源機能を設けてもよい。 In the present embodiment, a stacking type programmable controller has been described as an example. However, a building block type programmable controller as shown in FIG. 7A may be used. In this embodiment, the case where the extension unit is the I / O unit 3 has been described as an example. However, the extension unit is not limited to this embodiment. For example, the extension unit is used for a communication network unit or serial data. It may be a control unit or the like. Furthermore, although the case where the number of I / O units 3 is four has been described as an example in the present embodiment, the number of I / O units 3 is not limited to the present embodiment, and may be one. Two, three, or five or more may be used. In the present embodiment, the power supply unit 1 is provided. However, for example, a power supply function may be provided in the CPU unit 2.

さらに、本実施形態では、電源回路３３の出力電圧が０Ｖになって、電圧検出回路３４からの起動完了信号ＰＳＯがＬレベルになったところで次のＩ／Ｏユニット３の電源をＯＦＦするように構成しているが、電源回路３３の出力電圧が所定の基準値以下になっていればよく、０Ｖに限定されるものではない。 Further, in the present embodiment, when the output voltage of the power supply circuit 33 becomes 0 V and the activation completion signal PSO from the voltage detection circuit 34 becomes L level, the power supply of the next I / O unit 3 is turned off. However, the output voltage of the power supply circuit 33 only needs to be equal to or lower than a predetermined reference value, and is not limited to 0V.

２ＣＰＵユニット
３Ａ〜３ＤＩ／Ｏユニット（増設ユニット）
２２リセット合成回路（信号出力回路）
２４電圧検出回路（第１の電圧検出回路）
３３電源回路
３４電圧検出回路（第２の電圧検出回路） 2 CPU units 3A to 3D I / O unit (extension unit)
22 Reset synthesis circuit (signal output circuit)
24 voltage detection circuit (first voltage detection circuit)
33 Power supply circuit 34 Voltage detection circuit (second voltage detection circuit)

Claims

A programmable controller comprising one or more extension units and a CPU unit for controlling the extension units, wherein the one or more extension units are sequentially connected to the CPU unit, wherein the one or more extension units and the comprising a power line for supplying power from the outside to the CPU unit, and a charging element for supplying power to one or a plurality of the extension unit and the CPU unit through said power line power from the outside is OFF the CPU unit is the detection by the output voltage of the output voltage of the charging element is equal to or less than a predetermined reference value and the first voltage detection circuit for outputting a voltage reduction signal, said from the first voltage detecting circuit after the voltage drop signal is input, and a signal output circuit for outputting a power supply stop signal, the extension unit is pre A power supply circuit for generating an internal power supply is fed via a serial power line, said second voltage detecting circuit detects the output voltage an output voltage of the power supply circuit for outputting a power supply stop signal becomes less than a predetermined reference value If, programmable controller and having a power supply stop circuit for stopping said power supply circuit and the power supply stop signal is inputted from the signal output circuit or the second voltage detection circuit.

The extension unit has a signal line forming unit that forms a signal line from the CPU unit, and the signal output circuit stops the power supply when the voltage drop signal from the first voltage detection circuit is input. 2. The programmable controller according to claim 1, wherein a power stop notice signal for notifying that the power is stopped is output to the extension unit via the signal line before outputting the signal.