JP2011070452A

JP2011070452A - Programmable controller

Info

Publication number: JP2011070452A
Application number: JP2009221600A
Authority: JP
Inventors: Hideki Noda; 英毅野田
Original assignee: Panasonic Electric Works Co Ltd
Current assignee: Panasonic Electric Works Co Ltd
Priority date: 2009-09-25
Filing date: 2009-09-25
Publication date: 2011-04-07

Abstract

PROBLEM TO BE SOLVED: To provide a programmable controller that can be reliably started one by one without requiring adjustments and that prevents start time from increasing. SOLUTION: The programmable controller includes a plurality of I/O units 3A to 3D and a CPU unit 2 controlling the I/O units 3A to 3D individually, and is integrally assembled as the I/O units 3A to 3D are connected to the CPU unit 2 one by one. The CPU unit 2 has a reset synthesis circuit 22 that outputs a start completion signal PSO when drive power VCC is supplied. Each of the I/O units 3A to 3D includes a power supply circuit 33 that supplies internal power, a voltage detection circuit 34 that detects an output voltage of the power supply circuit 33 and outputs a start completion signal PSO when the output voltage reaches a predetermined reference voltage, and a start trigger circuit that starts the power supply circuit 33 when the start completion signal PSO from the reset synthesis circuit 22 or the voltage detection circuit 34 is input. COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、プログラマブルコントローラに関するものである。 The present invention relates to a programmable controller.

従来より、Ｉ／Ｏユニットが増設可能なプログラマブルコントローラ（ＰＬＣ）が提供されている。図７（ａ）はビルディングブロックタイプのプログラマブルコントローラであり、各１台の電源ユニット１およびＣＰＵユニット２と、複数（図７（ａ）では６台）のＩ／Ｏユニット３とがバックプレーン５に実装されている。このプログラマブルコントローラでは、電源ユニット１で生成されたシステム電源がバックプレーン５に設けられた内部バスを介してＣＰＵユニット２および各Ｉ／Ｏユニット３にそれぞれ供給される。 Conventionally, a programmable controller (PLC) to which an I / O unit can be added has been provided. FIG. 7A shows a building block type programmable controller. Each power supply unit 1 and CPU unit 2 and a plurality (six in FIG. 7A) I / O units 3 are backplanes 5. Has been implemented. In this programmable controller, the system power generated by the power supply unit 1 is supplied to the CPU unit 2 and each I / O unit 3 via an internal bus provided in the backplane 5.

また、図７（ｂ）はスタッキング（積み重ね）タイプのプログラマブルコントローラであり、各１台の電源ユニット１およびＣＰＵユニット２と、複数（図７（ｂ）では６台）のＩ／Ｏユニット３とで構成される。このプログラマブルコントローラでは、上述のビルディングブロックタイプのようにバックプレーンを備えていないため、隣接するユニットに連結することで固定されるようになっており、また電源ユニット１で生成されたシステム電源もスタックコネクタ６を介してＣＰＵユニット２および各Ｉ／Ｏユニット３にそれぞれ供給される。 FIG. 7B shows a stacking (stacked) type programmable controller, which includes one power supply unit 1 and one CPU unit 2, and a plurality (six in FIG. 7B) of I / O units 3. Consists of. Since this programmable controller does not have a backplane like the above-mentioned building block type, it is fixed by being connected to an adjacent unit, and the system power generated by the power supply unit 1 is also stacked. It is supplied to the CPU unit 2 and each I / O unit 3 via the connector 6.

これらのプログラマブルコントローラでは、電源ユニット１で生成されたシステム電源がＣＰＵユニット２および各Ｉ／Ｏユニット３に同時に供給されるため、接続されるＩ／Ｏユニット３の台数や仕様によっては定常時の消費電流は電源ユニット１の容量を満たすものの、起動時の消費電流が電源ユニット１の容量を超える場合があり、そのためシステムが正常に起動できない場合があった。 In these programmable controllers, the system power generated by the power supply unit 1 is supplied to the CPU unit 2 and each I / O unit 3 simultaneously, so depending on the number and specifications of the connected I / O units 3, Although the current consumption satisfies the capacity of the power supply unit 1, the current consumption during startup may exceed the capacity of the power supply unit 1, and thus the system may not be able to start up normally.

そこで、上記の問題点を解決すべく、各Ｉ／Ｏユニットを所定の順番に起動させるプログラマブルコントローラが提案されている（例えば特許文献１参照）。このプログラマブルコントローラでは、互いに異なる時定数に設定された起動回路が各Ｉ／Ｏユニットにそれぞれ設けられており、各Ｉ／Ｏユニットは、それぞれ自己に設定された時定数に応じた起動タイミングで、内蔵の電源回路を起動させている。 In order to solve the above problems, a programmable controller that activates each I / O unit in a predetermined order has been proposed (for example, see Patent Document 1). In this programmable controller, each I / O unit is provided with a startup circuit set to a different time constant, and each I / O unit has a startup timing corresponding to its own set time constant, The built-in power supply circuit is activated.

特開２００９−１４７９９７号公報（段落［００１６］−段落［００２３］、及び、第１図）JP 2009-147997 A (paragraph [0016] -paragraph [0023] and FIG. 1)

上述の特許文献１に示したプログラマブルコントローラは、各Ｉ／Ｏユニットの電源回路の起動タイミングをずらすことによって、起動時の消費電流が電源ユニットの容量を超えないように配慮したものであり、その結果システムを正常に起動させることができるものではあるが、各Ｉ／Ｏユニットの起動時間は負荷や回路構成などによって異なるものであり、これらを考慮した上で最適な起動時間を設定するのは困難であった。 The programmable controller shown in the above-mentioned Patent Document 1 takes into consideration that the current consumption at startup does not exceed the capacity of the power supply unit by shifting the startup timing of the power supply circuit of each I / O unit. As a result, the system can be started up normally, but the startup time of each I / O unit varies depending on the load, circuit configuration, etc. It was difficult.

本発明は上記問題点に鑑みて為されたものであり、その目的とするところは、調節なく確実に１台ずつ起動できるとともに起動時間が長くなるのを防止したプログラマブルコントローラを提供することにある。 The present invention has been made in view of the above-mentioned problems, and an object of the present invention is to provide a programmable controller that can reliably start up one by one without any adjustment and prevents an increase in startup time. .

請求項１の発明は、１乃至複数の増設ユニットと、増設ユニットを制御するＣＰＵユニットとを備え、１乃至複数の増設ユニットをＣＰＵユニットに順次連結したプログラマブルコントローラであって、ＣＰＵユニットは、所定の駆動電源が供給されると起動完了信号を出力する信号出力回路を有し、増設ユニットは、内部電源を供給する電源回路と、電源回路の出力電圧を検出し当該出力電圧が所定の基準値に達すると起動完了信号を出力する電圧検出回路と、信号出力回路または電圧検出回路からの起動完了信号が入力されると電源回路を起動する起動トリガ回路とを有することを特徴とする。 The invention of claim 1 is a programmable controller comprising one or more extension units and a CPU unit for controlling the extension units, wherein the one or more extension units are sequentially connected to the CPU unit. When the drive power is supplied, the extension unit has a signal output circuit that outputs a start completion signal. The extension unit detects the output voltage of the power supply circuit that supplies the internal power supply and the power supply circuit, and the output voltage is a predetermined reference value. A voltage detection circuit that outputs a start-up completion signal when the value reaches, and a start-up trigger circuit that starts up the power supply circuit when a start-up completion signal from the signal output circuit or the voltage detection circuit is input.

請求項２の発明は、増設ユニットは、ＣＰＵユニットへの信号ラインを形成する信号ライン形成部を有し、ＣＰＵユニットから最も離れた終端の増設ユニットにおける電圧検出回路の信号出力端と信号ライン形成部とを短絡させる終端ユニットを設け、ＣＰＵユニットは、終端の増設ユニットから出力される起動完了信号が信号ラインを介して入力されると、すべての増設ユニットが起動したことを認識することを特徴とする。 According to a second aspect of the present invention, the extension unit has a signal line forming portion for forming a signal line to the CPU unit, and the signal output terminal of the voltage detection circuit and the signal line formation in the terminal extension unit farthest from the CPU unit A termination unit that short-circuits the unit is provided, and the CPU unit recognizes that all the expansion units have been activated when the activation completion signal output from the termination expansion unit is input via the signal line. And

請求項３の発明は、増設ユニットは、ＣＰＵユニットからの電源ラインを形成する電源ライン形成部を有し、電源回路は、電源ライン形成部より供給される所定の電源から内部回路に対応した電源を生成することを特徴とする。 According to a third aspect of the present invention, the extension unit has a power supply line forming section for forming a power supply line from the CPU unit, and the power supply circuit is a power supply corresponding to an internal circuit from a predetermined power supplied from the power supply line forming section. Is generated.

請求項１の発明によれば、隣接ユニットからの起動完了信号によって増設ユニットを起動させているので、従来例のように起動時間を設定する場合に比べて、調節することなく確実に１台ずつ起動させることができるとともに、起動時間が長くなるのを防止することができるという効果がある。また、複数の増設ユニットを連結した場合にはＣＰＵユニット側から順次起動させることになり、複数の増設ユニットが同時に起動することがないので、起動時の消費電流が外部電源の容量を超えることがなく、そのためシステムを正常に起動させることができるという効果もある。さらに、起動完了信号によって、隣接する増設ユニットが起動したことを各増設ユニットに知らせることができるという効果がある。 According to the first aspect of the present invention, since the extension unit is activated by the activation completion signal from the adjacent unit, one unit can be surely adjusted without adjustment compared to the case where the activation time is set as in the conventional example. There is an effect that it can be activated and it is possible to prevent the activation time from becoming long. In addition, when multiple expansion units are connected, the CPU units are started sequentially, and the multiple expansion units do not start at the same time. Therefore, the current consumption at the start may exceed the capacity of the external power supply. Therefore, there is an effect that the system can be normally started. Further, there is an effect that it is possible to notify each extension unit that the adjacent extension unit has been started by the start completion signal.

請求項２の発明によれば、終端の増設ユニットからの起動完了信号をＣＰＵユニットに入力することによって、すべての増設ユニットが起動したことをＣＰＵユニットに認識させることができるという効果がある。 According to the invention of claim 2, there is an effect that the CPU unit can recognize that all the expansion units have been activated by inputting the activation completion signal from the terminal expansion unit to the CPU unit.

請求項３の発明によれば、内部回路に対応した電源を内蔵の電源回路で生成しているため、増設ユニットへの供給電源を共通化することができ、例えば仕様変更などが生じて増設ユニットを交換したり、また増設ユニットを追加する場合でも外部電源の交換が不要であるという効果がある。 According to the invention of claim 3, since the power supply corresponding to the internal circuit is generated by the built-in power supply circuit, the power supply to the extension unit can be made common, for example, the specification change occurs and the extension unit There is an effect that it is not necessary to replace the external power supply even when replacing the power supply or adding an expansion unit.

本実施形態のプログラマブルコントローラの概略システム図である。It is a schematic system diagram of the programmable controller of this embodiment. （ａ）は同上に用いられるＩ／Ｏユニットのブロック図であり、（ｂ）〜（ｄ）はその構成回路の回路図である。(A) is a block diagram of an I / O unit used in the above, and (b) to (d) are circuit diagrams of its constituent circuits. 同上に用いられるＣＰＵユニットのブロック図である。It is a block diagram of CPU unit used for the same as the above. 同上に用いられるＩ／Ｏユニットの信号出力回路の接続例である。It is a connection example of the signal output circuit of the I / O unit used in the same as above. 同上に用いられるＩ／Ｏユニットの初期化時のタイムチャートである。It is a time chart at the time of initialization of the I / O unit used for the same as the above. 同上の動作時のタイムチャートである。It is a time chart at the time of operation | movement same as the above. （ａ）（ｂ）は従来例のプログラマブルコントローラを示す分解斜視図である。(A) (b) is a disassembled perspective view which shows the programmable controller of a prior art example.

以下に、本発明に係るプログラマブルコントローラの実施形態を図面に基づいて説明する。本発明に係るプログラマブルコントローラは、例えば産業機械などの制御機器として用いられる。なお、以下の説明では、スタッキング（積み重ね）タイプのプログラマブルコントローラを例に説明を行い、また外観については図７（ｂ）と同様であるから、図７（ｂ）も参照しながら説明を行う。 Embodiments of a programmable controller according to the present invention will be described below with reference to the drawings. The programmable controller according to the present invention is used as a control device such as an industrial machine. In the following description, a stacking (stacked) type programmable controller will be described as an example, and the external appearance is the same as that in FIG. 7B. Therefore, the description will be made with reference to FIG.

図１は本実施形態のプログラマブルコントローラの概略システム図であり、本プログラマブルコントローラは、システム全体に電力を供給する電源ユニット１と、制御対象の機器に合わせたインターフェースを持つ複数（図１では４台）のＩ／Ｏユニット（増設ユニット）３と、各Ｉ／Ｏユニット３を個別に制御するＣＰＵユニット２と、終端のＩ／Ｏユニット３に連結される終端ユニット４とを備えている。そして、これらの各ユニットは、図７（ｂ）に示すように、左から電源ユニット１、ＣＰＵユニット２、Ｉ／Ｏユニット３、終端ユニット４（図７（ｂ）では図示を省略）の順番で順次連結される。なお、以下の説明において各Ｉ／Ｏユニット３を区別する必要がある場合には、ＣＰＵユニット２側から順番にＩ／Ｏユニット３Ａ，３Ｂ，３Ｃ，３Ｄと称す。すなわち、本実施形態では、Ｉ／Ｏユニット３Ｄが終端の増設ユニットとなる。また、各ユニット同士は、図１に示すようにスタックコネクタ６を介して電気的に接続されている。 FIG. 1 is a schematic system diagram of a programmable controller according to the present embodiment. The programmable controller includes a power supply unit 1 that supplies power to the entire system and a plurality of (four in FIG. 1) interfaces that are matched to devices to be controlled. ) I / O unit (extension unit) 3, a CPU unit 2 for individually controlling each I / O unit 3, and a termination unit 4 connected to the termination I / O unit 3. Then, as shown in FIG. 7B, these units are arranged in the order of the power supply unit 1, the CPU unit 2, the I / O unit 3, and the termination unit 4 (not shown in FIG. 7B) from the left. Are connected sequentially. In the following description, when the I / O units 3 need to be distinguished from each other, they are referred to as I / O units 3A, 3B, 3C, 3D in order from the CPU unit 2 side. That is, in this embodiment, the I / O unit 3D is a terminal extension unit. Each unit is electrically connected via a stack connector 6 as shown in FIG.

電源ユニット１は、図示しない外部電源から電力供給を受けてシステムが必要とする電圧に変換し、電源ライン１０を介してＣＰＵユニット２および各Ｉ／Ｏユニット３にそれぞれシステム電源Ｖ＋を供給する。なお、本実施形態の電源ユニット１は、例えば停電などによって外部電源がＯＦＦされた場合のバックアップ電源としてのキャパシタ（充電要素）Ｃ１を備えており（図３参照）、停電になった場合にはキャパシタＣ１が放電することで、ＣＰＵユニット２および各Ｉ／Ｏユニット３に電力供給できるようになっている。詳細については後述する。 The power supply unit 1 receives power supply from an external power supply (not shown), converts it to a voltage required by the system, and supplies the system power supply V + to the CPU unit 2 and each I / O unit 3 via the power supply line 10. In addition, the power supply unit 1 of this embodiment is provided with the capacitor (charging element) C1 as a backup power supply when an external power supply is turned off by a power failure etc., for example (refer FIG. 3), and when a power failure occurs As the capacitor C1 is discharged, power can be supplied to the CPU unit 2 and each I / O unit 3. Details will be described later.

ＣＰＵユニット２は、図１および図３に示すように、電源ライン１０を介して供給されるシステム電源Ｖ＋から駆動電源（内部電源）ＶＣＣを生成する電源回路２３と、システム電源Ｖ＋の電源電圧を検出して所定の検出信号を出力する電圧検出回路２４，２５と、電源回路２３からの駆動電源ＶＣＣが供給されると起動完了信号ＰＳＯを出力するリセット合成回路（信号出力回路）２２と、プログラマブルコントローラとしてのプログラムを実行する制御回路２１とを備えている。なお、リセット合成回路２２はシステムを起動させる際に最初に起動させる必要があり、本実施形態では、起動時間を無視できるＣＭＯＳロジックＩＣやＰＬＤ（プログラマブルロジックデバイス）などを用いている。 As shown in FIGS. 1 and 3, the CPU unit 2 includes a power supply circuit 23 that generates a drive power supply (internal power supply) VCC from a system power supply V + supplied via a power supply line 10, and a power supply voltage of the system power supply V +. Voltage detection circuits 24 and 25 that detect and output a predetermined detection signal, a reset synthesis circuit (signal output circuit) 22 that outputs a start completion signal PSO when the drive power VCC from the power supply circuit 23 is supplied, and a programmable And a control circuit 21 for executing a program as a controller. The reset synthesis circuit 22 needs to be activated first when the system is activated, and in this embodiment, a CMOS logic IC or PLD (programmable logic device) that can ignore the activation time is used.

電圧検出回路２４は、システム電源Ｖ＋の電源電圧を検出するとともに、この検出電圧が所定の基準電圧Ｖ１（図６参照）に達すると起動信号ＰＦ１をリセット合成回路２２に出力する。そして、リセット合成回路２２では、起動信号ＰＦ１が入力されるとリセット信号ＣＰＵ＿ＲＥＳＥＴを制御回路２１に出力し、制御回路２１を起動させる。ここに、制御回路２１を起動させる場合にはリセット信号ＣＰＵ＿ＲＥＳＥＴをＨレベルに設定し、逆に制御回路２１をリセットする場合にはリセット信号ＣＰＵ＿ＲＥＳＥＴをＬレベルに設定することになる。 The voltage detection circuit 24 detects the power supply voltage of the system power supply V +, and outputs the activation signal PF1 to the reset synthesis circuit 22 when the detected voltage reaches a predetermined reference voltage V1 (see FIG. 6). When the activation signal PF 1 is input, the reset synthesis circuit 22 outputs the reset signal CPU_RESET to the control circuit 21 and activates the control circuit 21. Here, when the control circuit 21 is activated, the reset signal CPU_RESET is set to H level, and when the control circuit 21 is reset, the reset signal CPU_RESET is set to L level.

電圧検出回路２５は、システム電源Ｖ＋の電源電圧を検出するとともに、この検出電圧が所定の基準電圧Ｖ２（Ｖ２＜Ｖ１、図６参照）以下になると停止信号ＰＦ２をリセット合成回路２２に出力する。そして、リセット合成回路２２では、停止信号ＰＦ２が入力されるとＬレベルのリセット信号ＣＰＵ＿ＲＥＳＥＴを制御回路２１に出力し、制御回路２１を停止させる。 The voltage detection circuit 25 detects the power supply voltage of the system power supply V +, and outputs a stop signal PF2 to the reset synthesis circuit 22 when the detected voltage becomes equal to or lower than a predetermined reference voltage V2 (V2 <V1, see FIG. 6). When the stop signal PF 2 is input, the reset synthesis circuit 22 outputs an L level reset signal CPU_RESET to the control circuit 21 to stop the control circuit 21.

リセット合成回路２２は、上記のように制御回路２１を起動・停止させるとともに、駆動電源ＶＣＣが供給されると隣接するＩ／Ｏユニット３Ａに対して起動完了信号ＰＳＯを出力する。また、終端ユニット４を介して入力されるＩ／Ｏユニット３Ｄからの起動完了信号ＰＳＯ（全ユニット起動完了信号ＰＳＲ）が信号ライン７を介してリセット合成回路２２に入力されると、リセット合成回路２２では、すべてのＩ／Ｏユニット３に電源が行き渡ったことを認識して、信号ライン８を介してリセット信号ＥＲＥＳＥＴを各Ｉ／Ｏユニット３に出力し、各Ｉ／Ｏユニット３のリセット状態を解除する。ここに、各Ｉ／Ｏユニット３を起動させる場合にはリセット信号ＥＲＥＳＥＴをＨレベルに設定し、逆に各Ｉ／Ｏユニット３をリセットする場合にはリセット信号ＥＲＥＳＥＴをＬレベルに設定することになる。また、後述の電源回路３３を起動させる場合には起動完了信号ＰＳＯをＨレベルに設定し、逆に電源回路３３を停止させる場合には起動完了信号ＰＳＯをＬレベルに設定することになる。 The reset synthesizing circuit 22 starts and stops the control circuit 21 as described above, and outputs a start completion signal PSO to the adjacent I / O unit 3A when the drive power supply VCC is supplied. When the activation completion signal PSO (all unit activation completion signal PSR) input from the I / O unit 3D input via the termination unit 4 is input to the reset synthesis circuit 22 via the signal line 7, the reset synthesis circuit In 22, it recognizes that the power has been distributed to all the I / O units 3, outputs a reset signal ERESET to each I / O unit 3 via the signal line 8, and resets each I / O unit 3. Is released. Here, when each I / O unit 3 is activated, the reset signal ERESET is set to H level, and when each I / O unit 3 is reset, the reset signal ERESET is set to L level. Become. Further, when starting the power supply circuit 33 described later, the start completion signal PSO is set to H level. Conversely, when stopping the power supply circuit 33, the start completion signal PSO is set to L level.

Ｉ／Ｏユニット３は、図１および図２（ａ）に示すように、電源ライン１０を介して供給されるシステム電源Ｖ＋から駆動電源（内部電源）ＶＣＣを生成する電源回路３３と、電源回路３３の出力電圧を検出し、この出力電圧が所定の基準電圧Ｖ３（図６参照）に達すると起動完了信号ＰＳＯを出力する電圧検出回路３４と、上記のリセット合成回路２２または電圧検出回路３４からの起動完了信号ＰＳＯが入力されると電源回路３３を起動する起動トリガ回路３２と、Ｉ／Ｏユニットとしてのプログラムを実行する制御回路３１と、制御回路３１の初期化が完了したことを通知する初期化完了信号を出力する信号出力回路３５とを備えている。 As shown in FIGS. 1 and 2A, the I / O unit 3 includes a power supply circuit 33 that generates a drive power supply (internal power supply) VCC from a system power supply V + supplied via a power supply line 10, and a power supply circuit. From the voltage detection circuit 34 that detects the output voltage 33 and outputs a start completion signal PSO when the output voltage reaches a predetermined reference voltage V3 (see FIG. 6), and the reset synthesis circuit 22 or the voltage detection circuit 34 described above. When the activation completion signal PSO is input, the activation trigger circuit 32 that activates the power supply circuit 33, the control circuit 31 that executes the program as the I / O unit, and the completion of initialization of the control circuit 31 are notified. And a signal output circuit 35 for outputting an initialization completion signal.

図２（ｂ）は上記の起動トリガ回路３２の回路図であり、２つのトランジスタＴｒ１，Ｔｒ２を主な構成要素としている。トランジスタＴｒ１のベースは、抵抗Ｒ１を介してＣＰＵユニット２のリセット合成回路２２または隣接するＩ／Ｏユニット３の電圧検出回路３４に接続され、Ｈレベルの起動完了信号ＰＳＯが入力されるとトランジスタＴｒ１がＯＮになってコレクタ−エミッタ間が導通する。また、トランジスタＴｒ１のコレクタはトランジスタＴｒ２のベースに接続されるとともに、抵抗Ｒ６を介してシステム電源Ｖ＋に接続され、トランジスタＴｒ１がＯＮ、つまりトランジスタＴｒ１のコレクタ−エミッタ間が導通するとトランジスタＴｒ２がＯＦＦになるように構成されている。そして、トランジスタＴｒ２がＯＦＦになることによって電源回路（電源ＩＣ）３３が起動し、各回路に駆動電源ＶＣＣが供給されるのである。 FIG. 2B is a circuit diagram of the start trigger circuit 32 described above, and includes two transistors Tr1 and Tr2 as main components. The base of the transistor Tr1 is connected to the reset synthesis circuit 22 of the CPU unit 2 or the voltage detection circuit 34 of the adjacent I / O unit 3 via the resistor R1. When an H-level activation completion signal PSO is input, the transistor Tr1 Becomes ON, and the collector-emitter becomes conductive. The collector of the transistor Tr1 is connected to the base of the transistor Tr2 and is connected to the system power supply V + via the resistor R6. When the transistor Tr1 is turned on, that is, when the collector-emitter of the transistor Tr1 is conductive, the transistor Tr2 is turned off. It is comprised so that it may become. Then, when the transistor Tr2 is turned off, the power supply circuit (power supply IC) 33 is activated, and the drive power supply VCC is supplied to each circuit.

図２（ｃ）は上記の電圧検出回路３４の回路図であり、コンパレータＣＰ１を主な構成要素としている。コンパレータＣＰ１の入力端Ｖｉｎには抵抗Ｒ２を介して駆動電源ＶＣＣが接続されており、この駆動電源ＶＣＣの電源電圧を所定の基準電圧と比較し、基準電圧よりも高くなると出力端から起動完了信号ＰＳＯを出力するのである。 FIG. 2C is a circuit diagram of the voltage detection circuit 34 described above, and the comparator CP1 is a main component. A drive power supply VCC is connected to the input terminal Vin of the comparator CP1 via a resistor R2. The power supply voltage of the drive power supply VCC is compared with a predetermined reference voltage, and when it becomes higher than the reference voltage, a start completion signal is output from the output terminal. PSO is output.

図２（ｄ）は上記の信号出力回路３５の回路図であり、トランジスタＴｒ３，Ｔｒ４を主な構成要素としている。トランジスタＴｒ３のベースは、抵抗Ｒ３を介して制御回路３１に接続され、制御回路３１から出力されるＨレベルのＢＯＯＴ信号（初期化が完了したことを通知する信号）が入力されるとトランジスタＴｒ３がＯＮになってコレクタ−エミッタ間が導通する。また、トランジスタＴｒ３のコレクタはトランジスタＴｒ４のベースに接続されるとともに、抵抗Ｒ４を介して上記の電源ライン１０（実際には後述の信号ライン形成部１０ａ）に接続されている。さらに、トランジスタＴｒ４のコレクタは、すべてのＩ／Ｏユニット３の初期化が完了したことを通知する全ユニット初期化完了信号ＤＯＮＥを伝送するための信号ライン９（実際には後述の信号ライン形成部９ａ）に接続されている。この信号出力回路３５では、システム電源Ｖ＋が供給されるとトランジスタＴｒ４がＯＮになるが、その後制御回路３１からＨレベルのＢＯＯＴ信号が出力されるとトランジスタＴｒ３がＯＮになって、その結果トランジスタＴｒ４がＯＦＦになる。 FIG. 2D is a circuit diagram of the signal output circuit 35 described above, and includes transistors Tr3 and Tr4 as main components. The base of the transistor Tr3 is connected to the control circuit 31 via the resistor R3. When an H level BOOT signal (a signal notifying that the initialization is completed) output from the control circuit 31 is input, the transistor Tr3 Turns ON and conducts between collector and emitter. The collector of the transistor Tr3 is connected to the base of the transistor Tr4, and is connected to the power supply line 10 (actually a signal line forming unit 10a described later) via the resistor R4. Further, the collector of the transistor Tr4 is a signal line 9 for transmitting an all unit initialization completion signal DONE notifying that the initialization of all the I / O units 3 has been completed (in practice, a signal line forming unit described later). 9a). In this signal output circuit 35, the transistor Tr4 is turned on when the system power supply V + is supplied, but when the H level BOOT signal is outputted from the control circuit 31, the transistor Tr3 is turned on. As a result, the transistor Tr4 is turned on. Turns off.

ここにおいて、図４はＣＰＵユニット２およびＩ／Ｏユニット３Ａ〜３Ｄを接続した状態での信号ライン９の一例であり、各信号出力回路３５のトランジスタＴｒ４が信号ライン９に対してそれぞれ並列に接続され、また信号ライン９は抵抗Ｒ５を介して駆動電源ＶＣＣにプルアップされている。したがって、何れかのトランジスタＴｒ４がＯＮになっている状態では全ユニット初期化完了信号ＤＯＮＥはＬレベルに設定されることから、ＣＰＵユニット２はまだ初期化が完了していないＩ／Ｏユニット３があることを認識し、すべてのトランジスタＴｒ４がＯＦＦになっている状態では全ユニット初期化信号ＤＯＮＥはＨレベルに設定されることから、ＣＰＵユニット２はすべてのＩ／Ｏユニット３の初期化が完了したことを認識するのである。 4 is an example of the signal line 9 in a state where the CPU unit 2 and the I / O units 3A to 3D are connected, and the transistor Tr4 of each signal output circuit 35 is connected in parallel to the signal line 9, respectively. The signal line 9 is pulled up to the drive power supply VCC through a resistor R5. Therefore, in a state where any of the transistors Tr4 is ON, the all unit initialization completion signal DONE is set to the L level, so that the CPU unit 2 has the I / O unit 3 that has not been initialized yet. Recognizing that there is, all unit initialization signal DONE is set to H level when all transistors Tr4 are OFF, so CPU unit 2 has completed initialization of all I / O units 3 Recognize that.

また、Ｉ／Ｏユニット３は、図２（ａ）に示すように、隣接するＣＰＵユニット２や他のＩ／Ｏユニット３とともに１本の電源ライン１０を形成する電源ライン形成部１０ａと、同様に隣接するＣＰＵユニット２や他のＩ／Ｏユニット３とともに各１本の信号ライン７〜９を形成する信号ライン形成部７ａ〜９ａとを備えている。そして、Ｉ／Ｏユニット３では、電源ライン形成部１０ａを介してシステム電源Ｖ＋が供給され、また信号ライン形成部８ａを介してリセット信号ＥＲＥＳＥＴがＣＰＵユニット２から伝送される。さらに、信号ライン形成部９ａを介して初期化完了信号ＤＯＮＥをＣＰＵユニット２に伝送するとともに、信号ライン形成部７ａを介して全ユニット起動完了信号ＰＳＲをＣＰＵユニット２に伝送するのである。 Further, as shown in FIG. 2A, the I / O unit 3 is similar to the power supply line forming unit 10a that forms one power supply line 10 together with the adjacent CPU unit 2 and other I / O units 3. And signal line forming portions 7 a to 9 a for forming one signal line 7 to 9 together with the CPU unit 2 and the other I / O unit 3 adjacent to each other. In the I / O unit 3, the system power V + is supplied through the power line forming unit 10a, and the reset signal ERESET is transmitted from the CPU unit 2 through the signal line forming unit 8a. Further, the initialization completion signal DONE is transmitted to the CPU unit 2 through the signal line forming unit 9a, and the all unit activation completion signal PSR is transmitted to the CPU unit 2 through the signal line forming unit 7a.

図５はＩ／Ｏユニット３の初期化時のタイムチャートであり、時刻ｔ１のときに電源スイッチ（図示せず）がＯＮにされると、まだシステム電源Ｖ＋が供給されていないことから、全ユニット初期化完了信号ＤＯＮＥはＬレベルになっており、またリセット信号ＥＲＥＳＥＴおよびＢＯＯＴ信号はＨレベルになっている。そして、時刻ｔ２のときにシステム電源Ｖ＋が１０Ｖに達すると、リセット信号ＥＲＥＳＥＴおよびＢＯＯＴ信号がＬレベルになり、制御回路３１がリセットされる。このとき、出力信号回路３５のトランジスタＴｒ３がＯＦＦ、トランジスタＴｒ４がＯＮであることから、全ユニット初期化完了信号ＤＯＮＥはＬレベルのままである。 FIG. 5 is a time chart when the I / O unit 3 is initialized. When a power switch (not shown) is turned on at time t1, the system power V + is not yet supplied. The unit initialization completion signal DONE is at the L level, and the reset signal ERESET and the BOOT signal are at the H level. When system power supply V + reaches 10 V at time t2, reset signal ERESET and BOOT signal become L level, and control circuit 31 is reset. At this time, since the transistor Tr3 of the output signal circuit 35 is OFF and the transistor Tr4 is ON, the all unit initialization completion signal DONE remains at the L level.

その後、時刻ｔ３のときにシステム電源Ｖ＋が２４Ｖになると、リセット信号ＥＲＥＳＥＴおよびＢＯＯＴ信号がＨレベルになり、Ｉ／Ｏユニット３が１台である場合には全ユニット初期化完了信号ＤＯＮＥがＨレベルになるので、ＣＰＵユニット２では、すべて（１台）のＩ／Ｏユニット３の初期化が完了したことを認識する。一方、Ｉ／Ｏユニット３が複数台である場合には全ユニット初期化完了信号ＤＯＮＥはＬレベルのままであり、時刻ｔ４のときに全ユニット初期化完了信号ＤＯＮＥがＨレベルになると、ＣＰＵユニット２では、同様にすべてのＩ／Ｏユニット３の初期化が完了したことを認識する。 After that, when the system power supply V + becomes 24 V at time t3, the reset signal ERESET and the BOOT signal become H level. When there is one I / O unit 3, all unit initialization completion signals DONE are at H level. Therefore, the CPU unit 2 recognizes that the initialization of all (one) I / O units 3 has been completed. On the other hand, when there are a plurality of I / O units 3, the all unit initialization completion signal DONE remains at the L level. When the all unit initialization completion signal DONE becomes the H level at time t4, the CPU unit 2 recognizes that the initialization of all the I / O units 3 has been completed.

終端ユニット４は、図１に示すように、終端のＩ／Ｏユニット３Ｄの電圧検出回路３４の信号出力端と、信号ライン形成部７ａとの間を短絡するためのユニットであり、その結果終端のＩ／Ｏユニット３Ｄから出力される起動完了信号ＰＳＯ（全ユニット起動完了信号ＰＳＲ）は、信号ライン７を介してＣＰＵユニット２に入力されるのである。そして、この起動完了信号ＰＳＯがＣＰＵユニット２に入力されることで、ＣＰＵユニット２では、すべてのＩ／Ｏユニット３に電源が行き渡ったことを認識するのである。 As shown in FIG. 1, the termination unit 4 is a unit for short-circuiting between the signal output terminal of the voltage detection circuit 34 of the termination I / O unit 3D and the signal line forming unit 7a. The activation completion signal PSO (all unit activation completion signal PSR) output from the I / O unit 3D is input to the CPU unit 2 via the signal line 7. When the activation completion signal PSO is input to the CPU unit 2, the CPU unit 2 recognizes that power has been distributed to all the I / O units 3.

ここで、本実施形態のプログラマブルコントローラは、上述したようにキャパシタＣ１を備えているため、停電などによって電力供給がストップされた場合でも、このキャパシタＣ１から供給される電力によってＣＰＵユニット２の終了処理（例えばデータバックアップなど）が実行できるようになっている。ところが、このキャパシタＣ１は容量が限られていることから、連結されるＩ／Ｏユニット３が多い場合には上記の終了処理が完了する前に電源がＯＦＦになる可能性がある。そこで、本実施形態では、ＣＰＵユニット２の終了処理に時間的余裕を持たせるために、キャパシタＣ１からの出力電圧が所定の基準電圧Ｖ１（図６参照）以下になると起動完了信号ＰＳＯをＬレベルに設定し、各Ｉ／Ｏユニット３の電源回路３３を停止させるように構成している。 Here, since the programmable controller of the present embodiment includes the capacitor C1 as described above, even when the power supply is stopped due to a power failure or the like, the CPU unit 2 is terminated by the power supplied from the capacitor C1. (For example, data backup) can be executed. However, since the capacity of the capacitor C1 is limited, the power supply may be turned off before the termination process is completed when there are many connected I / O units 3. Therefore, in the present embodiment, in order to allow time for the termination process of the CPU unit 2, when the output voltage from the capacitor C1 becomes equal to or lower than a predetermined reference voltage V1 (see FIG. 6), the activation completion signal PSO is set to the L level. And the power supply circuit 33 of each I / O unit 3 is stopped.

次に、プログラマブルコントローラの動作を、図６のタイムチャートを参照しながら説明する。電源ユニット１から供給されるシステム電源Ｖ＋が時刻ｔ１のときに基準電圧Ｖ１に達すると、ＣＰＵユニット２では、電圧検出回路２４からリセット合成回路２２に起動信号ＰＦ１が出力され、リセット合成回路２２はＨレベルのリセット信号ＣＰＵ＿ＲＥＳＥＴを制御回路２１に出力する。また、リセット合成回路２２は、内蔵の遅延タイマにより時刻ｔ２のときに隣接するＩ／Ｏユニット３ＡにＨレベルの起動完了信号ＰＳＯを出力し、Ｉ／Ｏユニット３Ａでは、起動トリガ回路３２に起動完了信号ＰＳＯが入力されると電源回路３３が起動される。そして、時刻ｔ３のときに電源回路３３の出力電圧が基準電圧Ｖ３に達すると、電圧検出回路３４から隣接するＩ／Ｏユニット３ＢにＨレベルの起動完了信号ＰＳＯが出力される。 Next, the operation of the programmable controller will be described with reference to the time chart of FIG. When the system power supply V + supplied from the power supply unit 1 reaches the reference voltage V1 at time t1, in the CPU unit 2, the activation signal PF1 is output from the voltage detection circuit 24 to the reset synthesis circuit 22, and the reset synthesis circuit 22 An H level reset signal CPU_RESET is output to the control circuit 21. Further, the reset synthesis circuit 22 outputs an H level start completion signal PSO to the adjacent I / O unit 3A at time t2 by the built-in delay timer, and the I / O unit 3A starts the start trigger circuit 32. When the completion signal PSO is input, the power supply circuit 33 is activated. When the output voltage of the power supply circuit 33 reaches the reference voltage V3 at time t3, the H detection start signal PSO is output from the voltage detection circuit 34 to the adjacent I / O unit 3B.

以下同様にして、Ｈレベルの起動完了信号ＰＳＯがＩ／Ｏユニット３Ｃ，３Ｄの順に順次伝送され、時刻ｔ６のときに終端のＩ／Ｏユニット３Ｄの電源回路３３の出力電圧が基準電圧Ｖ３に達すると、電圧検出回路３４からＨレベルの起動完了信号ＰＳＯが出力される。そして、この起動完了信号ＰＳＯは、終端ユニット４を介して信号ライン７に伝送され、ＣＰＵユニット２のリセット合成回路２２に入力される。すなわち、ＣＰＵユニット２は、この時点ですべてのＩ／Ｏユニット３に電源が行き渡ったことを認識するのである。その後、ＣＰＵユニット２のリセット合成回路２２は、上記の遅延タイマにより時刻ｔ７のときにＨレベルのリセット信号ＥＲＥＳＥＴを信号ライン８に出力し、各Ｉ／Ｏユニット３では、このリセット信号ＥＲＥＳＥＴが入力されると制御回路３１のリセット状態を解除するのである。その結果、リセット状態が解除された各Ｉ／Ｏユニット３では制御回路３１の初期化がそれぞれ実行され、時刻ｔ８のときにすべてのＩ／Ｏユニット３の制御回路３１の初期化が完了すると、Ｈレベルの全ユニット初期化完了信号ＤＯＮＥがＣＰＵユニット２に入力される。そして、ＣＰＵユニット２では、すべてのＩ／Ｏユニット３が初期化されたことを認識するのである。 Similarly, the H-level start completion signal PSO is sequentially transmitted in the order of the I / O units 3C and 3D, and the output voltage of the power supply circuit 33 of the terminal I / O unit 3D at the time t6 becomes the reference voltage V3. When it reaches, the voltage detection circuit 34 outputs an H-level start completion signal PSO. The activation completion signal PSO is transmitted to the signal line 7 via the termination unit 4 and input to the reset synthesis circuit 22 of the CPU unit 2. That is, the CPU unit 2 recognizes that the power has been distributed to all the I / O units 3 at this time. Thereafter, the reset synthesizing circuit 22 of the CPU unit 2 outputs the reset signal ERESET at H level to the signal line 8 at the time t7 by the delay timer, and the reset signal ERESET is input to each I / O unit 3. Then, the reset state of the control circuit 31 is released. As a result, the initialization of the control circuit 31 is executed in each I / O unit 3 whose reset state is released, and when the initialization of the control circuits 31 of all the I / O units 3 is completed at time t8, The H-level all unit initialization completion signal DONE is input to the CPU unit 2. Then, the CPU unit 2 recognizes that all the I / O units 3 have been initialized.

次に、停電などで外部電源からの電力供給がストップした場合の動作を、同様に図６のタイムチャートを参照しながら説明する。上述したように、停電の場合には電源ユニット１が備えるキャパシタＣ１が放電することで、ＣＰＵユニット２および各Ｉ／Ｏユニット３にシステム電源Ｖ＋を供給するのであるが、時刻ｔ９のときにシステム電源Ｖ＋の出力電圧が基準電圧Ｖ１以下になると、ＣＰＵユニット２では、電圧検出回路２４からリセット合成回路２２にＬレベルの起動信号ＰＦ１（電圧低下信号）が出力される。そして、リセット合成回路２２は、Ｌレベルのリセット信号ＥＲＥＳＥＴを各Ｉ／Ｏユニット３に出力し、その結果各Ｉ／Ｏユニット３の制御回路３１がリセットされる。また、リセット合成回路２２は、遅延タイマにより時刻ｔ１０のときにＬレベルの起動完了信号ＰＳＯを隣接するＩ／Ｏユニット３Ａに出力し、Ｉ／Ｏユニット３Ａでは、起動完了信号ＰＳＯがＬレベルにされたことで電源回路３３を停止させる。そして、時刻ｔ１１のときに電源回路３３の出力電圧が０Ｖになると、電圧検出回路３４から出力される起動完了信号ＰＳＯがＬレベルになり、この起動完了信号ＰＳＯが隣接するＩ／Ｏユニット３Ｂに出力される。 Next, the operation when power supply from the external power supply is stopped due to a power failure or the like will be described with reference to the time chart of FIG. As described above, in the event of a power failure, the capacitor C1 included in the power supply unit 1 is discharged, so that the system power supply V + is supplied to the CPU unit 2 and each I / O unit 3. When the output voltage of the power supply V + becomes equal to or lower than the reference voltage V1, the CPU unit 2 outputs an L level activation signal PF1 (voltage drop signal) from the voltage detection circuit 24 to the reset synthesis circuit 22. Then, the reset synthesis circuit 22 outputs an L level reset signal ERESET to each I / O unit 3, and as a result, the control circuit 31 of each I / O unit 3 is reset. In addition, the reset synthesis circuit 22 outputs the L level activation completion signal PSO to the adjacent I / O unit 3A at time t10 by the delay timer, and the I / O unit 3A sets the activation completion signal PSO to L level. As a result, the power supply circuit 33 is stopped. When the output voltage of the power supply circuit 33 becomes 0 V at time t11, the activation completion signal PSO output from the voltage detection circuit 34 becomes L level, and this activation completion signal PSO is sent to the adjacent I / O unit 3B. Is output.

以下同様にして、Ｌレベルの起動完了信号ＰＳＯがＩ／Ｏユニット３Ｃ，３Ｄの順に順次伝送されることで、Ｉ／Ｏユニット３が備える電源回路３３が順次停止され、時刻ｔ１４のときにＩ／Ｏユニット３Ｄの電源回路３３の出力電圧が０Ｖになり、電圧検出回路３４から出力される起動完了信号ＰＳＯがＬレベルになると、ＣＰＵユニット２では、信号ライン７を介して入力されるＬレベルの全ユニット起動完了信号ＰＳＲにより、すべてのＩ／Ｏユニット３の電源がＯＦＦされたことを認識するのである。そして最後に、時刻ｔ１５のときにキャパシタＣ１の出力電圧が基準電圧Ｖ２以下になると、電圧検出回路２５は停止信号ＰＦ２をリセット合成回路２２に出力し、リセット合成回路２２はＬレベルのリセット信号ＣＰＵ＿ＲＥＳＥＴを制御回路２１に出力する。その結果、制御回路２１はこのリセット信号ＣＰＵ＿ＲＥＳＥＴによりリセットされ、その後システム電源Ｖ＋および駆動電源ＶＣＣが０Ｖになる。なお、図６中の破線ａは、Ｉ／Ｏユニット３を電源ＯＦＦにしなかった場合のシステム電源Ｖ＋の電圧変化を示しており、本実施形態によれば、（ｔ１５−ｔ１４）だけＣＰＵユニット２の終了時間を遅延させることができる。その結果、ＣＰＵユニット２において、データバックアップなどの終了処理に時間的余裕を持たせることができる。 Similarly, the L level activation completion signal PSO is sequentially transmitted in the order of the I / O units 3C and 3D, so that the power supply circuit 33 included in the I / O unit 3 is sequentially stopped. When the output voltage of the power supply circuit 33 of the / O unit 3D becomes 0 V and the activation completion signal PSO output from the voltage detection circuit 34 becomes L level, the CPU unit 2 receives the L level input via the signal line 7 It is recognized that all the I / O units 3 have been powered off by the all unit activation completion signal PSR. Finally, when the output voltage of the capacitor C1 becomes equal to or lower than the reference voltage V2 at time t15, the voltage detection circuit 25 outputs a stop signal PF2 to the reset synthesis circuit 22, and the reset synthesis circuit 22 outputs the reset signal CPU_RESET at the L level. Is output to the control circuit 21. As a result, the control circuit 21 is reset by the reset signal CPU_RESET, and then the system power supply V + and the drive power supply VCC become 0V. 6 indicates the voltage change of the system power supply V + when the I / O unit 3 is not turned off. According to this embodiment, the CPU unit 2 is (t15-t14). Can be delayed. As a result, the CPU unit 2 can have a sufficient time for the end processing such as data backup.

而して、本実施形態によれば、隣接ユニット（ＣＰＵユニット２またはＩ／Ｏユニット３）からの起動完了信号ＰＳＯによって各Ｉ／Ｏユニット３を起動させているので、従来例のように起動時間を設定する場合に比べて、調節することなく確実に１台ずつ起動させることができるとともに、起動時間が長くなるのを防止することができる。また、本実施形態のように複数のＩ／Ｏユニット３を連結した場合には、ＣＰＵユニット２側から順次起動させることになり、複数のＩ／Ｏユニット３が同時に起動することがないので、起動時の消費電流が外部電源の容量を超えることがなく、そのためシステムを正常に起動させることができる。さらに、起動完了信号ＰＳＯによって、隣接するＩ／Ｏユニット３が起動したことを各Ｉ／Ｏユニット３に知らせることができる。 Thus, according to the present embodiment, each I / O unit 3 is activated by the activation completion signal PSO from the adjacent unit (CPU unit 2 or I / O unit 3). Compared with the case where the time is set, it is possible to start up one by one without adjusting, and to prevent the start-up time from becoming longer. Further, when a plurality of I / O units 3 are connected as in this embodiment, the CPU units 2 are sequentially activated, and the plurality of I / O units 3 are not activated at the same time. The current consumption at startup does not exceed the capacity of the external power supply, so that the system can be started up normally. Furthermore, it is possible to notify each I / O unit 3 that the adjacent I / O unit 3 has been activated by the activation completion signal PSO.

また、終端のＩ／Ｏユニット３Ｄからの起動完了信号ＰＳＯ（全ユニット起動完了信号ＰＳＲ）をＣＰＵユニット２に入力することによって、すべてのＩ／Ｏユニット３が起動したことをＣＰＵユニット２に認識させることができ、さらに本実施形態のように駆動電源ＶＣＣを内蔵の電源回路３３で生成した場合には、Ｉ／Ｏユニット３への供給電源（つまりシステム電源Ｖ＋）については共通化することができるので、例えば仕様変更などが生じてＩ／Ｏユニット３を交換したり、またＩ／Ｏユニット３を追加する場合でも外部電源の交換が不要であるという利点もある。 In addition, the CPU unit 2 recognizes that all the I / O units 3 have been activated by inputting the activation completion signal PSO (all unit activation completion signal PSR) from the terminal I / O unit 3D to the CPU unit 2. Further, when the drive power supply VCC is generated by the built-in power supply circuit 33 as in the present embodiment, the power supply to the I / O unit 3 (that is, the system power supply V +) can be shared. Therefore, there is an advantage that, for example, the I / O unit 3 is replaced due to a specification change or the like, and even when the I / O unit 3 is added, it is not necessary to replace the external power source.

なお、本実施形態では、スタッキングタイプのプログラマブルコントローラを例に説明したが、図７（ａ）に示すようなビルディングブロックタイプのプログラマブルコントローラであってもよい。また、本実施形態では、増設ユニットがＩ／Ｏユニット３である場合を例に説明したが、増設ユニットは本実施形態に限定されるものではなく、例えば通信用のネットワークユニットやシリアルデータ用の制御ユニットなどであってもよい。さらに、本実施形態では、Ｉ／Ｏユニット３が４台の場合を例に説明したが、Ｉ／Ｏユニット３の台数は本実施形態に限定されるものではなく、１台であってもいいし、２台、３台、または５台以上であってもよい。また、本実施形態では、電源ユニット１が設けられているが、例えばＣＰＵユニット２内に電源機能を設けてもよい。 In the present embodiment, a stacking type programmable controller has been described as an example. However, a building block type programmable controller as shown in FIG. 7A may be used. In this embodiment, the case where the extension unit is the I / O unit 3 has been described as an example. However, the extension unit is not limited to this embodiment. For example, the extension unit is for a communication network unit or serial data. It may be a control unit or the like. Furthermore, although the case where the number of I / O units 3 is four has been described as an example in the present embodiment, the number of I / O units 3 is not limited to the present embodiment, and may be one. Two, three, or five or more may be used. In the present embodiment, the power supply unit 1 is provided. However, for example, a power supply function may be provided in the CPU unit 2.

２ＣＰＵユニット
３Ａ〜３ＤＩ／Ｏユニット（増設ユニット）
２２リセット合成回路（信号出力回路）
３２起動トリガ回路
３３電源回路
３４電圧検出回路
ＰＳＯ起動完了信号
ＶＣＣ駆動電源 2 CPU units 3A to 3D I / O unit (extension unit)
22 Reset synthesis circuit (signal output circuit)
32 start trigger circuit 33 power supply circuit 34 voltage detection circuit PSO start complete signal VCC drive power supply

Claims

A programmable controller comprising one or more extension units and a CPU unit for controlling the extension units, wherein the one or more extension units are sequentially connected to the CPU unit, the CPU unit having a predetermined drive power supply When supplied, it has a signal output circuit that outputs a start completion signal, and the extension unit detects the output voltage of the power supply circuit that supplies the internal power supply and the power supply circuit, and when the output voltage reaches a predetermined reference value A programmable controller comprising: a voltage detection circuit that outputs a start completion signal; and a start trigger circuit that starts the power supply circuit when the start completion signal from the signal output circuit or the voltage detection circuit is input.

The extension unit has a signal line forming part that forms a signal line to the CPU unit, and the signal output terminal of the voltage detection circuit and the signal line forming part in the terminal extension unit farthest from the CPU unit, The CPU unit recognizes that all the expansion units have been activated when the activation completion signal output from the termination expansion unit is input via the signal line. The programmable controller according to claim 1.

The extension unit has a power supply line forming unit that forms a power supply line from the CPU unit, and the power supply circuit generates power corresponding to an internal circuit from a predetermined power supplied from the power supply line forming unit. The programmable controller according to claim 1 or 2, characterized by the above-mentioned.