JP4973326B2

JP4973326B2 - アレイ検査装置

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Publication number: JP4973326B2
Application number: JP2007154859A
Authority: JP
Inventors: 昌夫平塚
Original assignee: Shimadzu Corp
Current assignee: Shimadzu Corp
Priority date: 2007-06-12
Filing date: 2007-06-12
Publication date: 2012-07-11
Anticipated expiration: 2027-06-12
Also published as: JP2008309506A

Description

本発明は、アレイ検査装置に関し、特にアレイ検査で行うデータ処理に関する。

ＴＦＴ（薄膜トランジスタ）をアレイ状に配列した構成として例えば液晶基板があり、液晶ディスプレイ等のフラットパネルディスプレイ（ＦＰＤ）等に用いられている。

ＴＦＴを用いて構成される液晶ディスプレイは、ＴＦＴ及びピクセル電極が形成された一方のガラス基板と対向電極が形成された他方のガラス基板との間に液晶を流しこんだ液晶パネルを基本構造としている。

ＴＦＴ及びピクセル電極が形成されたガラス基板（以下「ＴＦＴ基板」という。）の検査においては、電子線の電圧コントラスト技術を用いることによって、非接触で基板上の各ピクセルの状態を判定する方法が知られている（例えば、特許文献１参照）。電圧コントラスト技術を用いたＴＦＴアレイ検査装置では、検査されるＴＦＴ基板は高真空室内に搬送され、ステージ上に配置された状態において検査信号が印加され、このときに電圧状態を検出することでＴＦＴアレイ検査が行われる

このようなアレイ検査装置は、電子線発生源、二次電子検出器及びデータ処理手段を備える。電子線発生源は、ＴＦＴ基板のアレイに電子線を照射し、二次電子検出器は電子線照射によって発生した二次電子を検出する。二次電子検出器は、二次電子の検出量に基づいてアレイの電圧波形に対応した波形を表わす信号をデータ処理手段（コンピュータシステム等）に出力する。データ処理手段は、二次電子検出器の出力信号を解析して、アレイの欠陥の有無や欠陥の内容を検査する。

アレイ検査装置において、複数の電子線発生源と二次電子検出器とを配置し、基板上に検出された複数のアレイを同時に検査する構成とすることで、検査処理を高速化させることができる。このような、複数の二次電子検出器から得られる複数の検出処理をデータ処理する構成として、ＰＣ等を利用したデジタル信号処理装置を用いる場合が考えられ、このとき、装置コスト等の要求から１台のデジタル信号処理装置を用いる場合がある。

図６は、アレイ検査装置におけるデータ処理を説明するための図である。アレイ検査は、二次電子検出器で得られた電圧波形をクロックCLKに基づいてサンプリングしてＡ／Ｄ変換器１１でデジタル信号に変換し、ＦＩＦＯ１２を介してＤＭＡ（ダイレクトメモリアクセス）データバッファ１３に一時的に記憶する。ＰＣ等のデジタル信号処理装置は、データバッファ１３に一時的に記憶するデータをメインメモリ１４に取り込み、ＣＰＵの処理によって加算データメモリ１５に加算する。この加算データメモリ１５は、検出信号を複数回サンプリングして得られる各サンプリング点のデータを加算し、この加算値を平均化することによって、検出誤差を低減して測定精度を向上させる。

デジタル信号処理装置は、アレイの欠陥を判定し抽出するアルゴリズムを、アレイパターンに応じて処理プログラム１６等の形態で用意しておき、加算データメモリ１５に加算したデータを用いてアレイ欠陥処理を行う。
米国特許第５，９８２，１９０号明細書

上述したアレイ検査装置におけるデータ処理において、高密度データや複数のアナログデータに対応するためには高速化が必要となる。従来、このデータ処理の高速化は、ＰＬＤやＤＳＰ等を用いて処理をハードウエア化することで対応している。しかしながら、このハードウエアによるデータ処理の高速化では、検査対象の基板によってデータ処理が異なる場合や、フィルタリング処理や欠陥判定や抽出を行う欠陥処理の条件データ処理が異なる場合には、それぞれのデータ処理内容や条件に対応するハードウエアを用意する必要があり、また、新たにハードウエアを用意する場合には時間がかかるという問題がある。

一方、このデータ処理をソフトウエアで実現する場合には、新たにＡ／Ｄ変換処理を追加する必要があるが、ソフトウエアによるデータ処理では、新たな処理を追加する毎にデータ処理量が増え、その増加量がＣＰＵの処理能力を越える場合には、データ処理が困難となるという問題がある。このデータ処理量の増加により生じるデータ処理の問題は、サンプリングレートを高めた場合にも発生するため、欠陥の検出精度を向上させようとしてサンプリングレートを高めようとしても、ＣＰＵの処理能力に制限されて、サンプリングレートを高めることが困難となるという問題がある。

例えば、一台のデジタル信号処理装置で複数の複数の二次電子検出器から送られる検出波形に対して、Ａ／Ｄ変換処理、バッファ処理、データ加算処理等を行う構成とした場合には、デジタル信号処理装置が行うデータ処理の負担が過剰となり、従来のサンプリング周期で取得されるサンプリングデータについてＡ／Ｄ変換処理の対応を困難となる。

図７は、一台あるいは少数台のデジタル信号処理装置によって、複数の二次電子検出器から送られる検出波形をデータ処理する場合の処理例を説明するための図である。図７において、複数の二次電子検出器3-1〜3-nで検出された検出波形を、複数のアナログ入力回路4-1〜4-nを介してＰＣ等のデジタル信号処理装置に入力する。デジタル信号処理装置は、各アナログ入力回路4-1〜4-nから入力した検出波形をサンプリングしＡ／Ｄ変換し、Ａ／Ｄ変換で得られたデジタル信号をバッファ処理し、データ加算処理を行う。これらのＡ／Ｄ変換処理、バッファ処理、およびデータ加算処理は、リアルタイムで処理することで、二次電子検出器3-1〜3-nで検出された検出波形から取得可能なデータの取り溢しを防いでいる。

これらのＡ／Ｄ変換処理、バッファ処理、およびデータ加算処理は、処理するデータ量がデジタル処理装置の演算処理量以下であればリアルタイム処理で行うことが可能であるが、処理データ量が演算処理量を越える場合には処理が困難となり、所定期間内にデータ処理が終了しないことになる。このような場合には、未処理のデータが廃棄されたり、場合によってはデジタル処理自体が停止することになり場合も想定される。このような事態は、サンプリング周期が短ってサンプリング点の個数が増加するほど発生しやすくなる。

そこで、本発明は上記課題を解決し、アレイ検査装置において、複数の二次電子検出器から検出される検出波形を処理する際に、デジタル処理装置の処理負担を低減することを目的とし、さらに、検出信号のＡ／Ｄ変換処理の不良発生を防ぐことを目的とする。

上記目的を解決するために、本発明は、検出波形のデータ処理において、Ａ／Ｄ変換からバッファ処理およびデータ加算処理までの処理についてはリアルタイム処理を行うとともに、バッファ処理およびデータ加算処理についてはＡ／Ｄ変換に続いて割り込み処理を行うことによって、リアルタイム処理で処理するデータ量を低減させ、これによってデジタル処理装置の処理負担を低減する。デジタル処理装置の処理負担が低減することによって、検出信号のＡ／Ｄ変換処理の不良発生を低減させることができる。

また、デジタル処理装置の処理能力に余裕が生じるため、サンプリングレートを固めて欠陥検査の精度を向上させることができる。

本発明のアレイ検査装置は、検査対象アレイに電子線を照射する複数の電子銃と、照射電子線によってアレイから放出される二次電子を検出する二次電子検出器と、二次電子検出器の検出信号を信号処理する信号処理部とを備えるアレイ検査装置である。

アレイ検査装置が備える信号処理部は、検出信号のアナログ信号を複数回サンプリングし、各サンプリングで得られるサンプリング値をデジタル信号に変換するＡ／Ｄ変換処理と、各サンプリングで取得されＡ／Ｄ変換によるデジタル信号に変換されたデータを一時的に保持するバッファリング処理と、各サンプリング点のデータを加算して一測定における複数回のサンプリングの累積値を取得するデータ加算処理と、データ加算された値を平均化し、求めた平均値に基づいてアレイ欠陥を判定し抽出するデータ処理の各信号処理を含む。

本発明のアレイ検査装置は、この各信号処理のうちで、Ａ／Ｄ変換処理、バッファリング処理、およびデータ加算処理は各サンプリング周期内においてリアルタイムで処理し、バッファリング処理およびデータ加算処理は割り込み処理により行い、データ処理はバッチ処理する。

また、バッファリング処理およびデータ加算処理の割り込み処理は、Ａ／Ｄ変換処理の終了のタイミングで開始する。

また、データ処理のバッチ処理は、一測定で行う複数回のサンプリングの最後のサンプリングの後に行う。

本発明のアレイ検査装置によれば、複数の二次電子検出器から検出される検出波形を処理する際に、デジタル処理装置の処理負担を低減することができる。また、検出信号のＡ／Ｄ変換処理の不良発生を防ぐことができる。

以下、本発明の実施の形態について図を参照しながら詳細に説明する。なお、アレイ検査装置が検査対象とするアレイを有する基板は、液晶基板等のＴＦＴ基板の他、有機ＥＬの基板、半導体基板など各種の基板に適用することができる。

図１は、アレイ検査装置１の概略構成を説明するための図である。図１において、アレイ検査装置１は、複数の電子銃２（2-1〜2-n）と、この電子銃２に対応して設けられる二次電子検出器３（3-1〜3-n）と、二次電子検出器３で検出された検出信号を入力するアナログ入力部４と、検出信号のアナログ信号をデジタル信号に変換するＡ／Ｄ変換部５と、Ａ／Ｄ変換部５で変換したデジタル信号に基づいてアレイ欠陥判定を行うデジタル信号処理部６を備える。

電子銃１は検査対象の基板７に電子線を照射する。この電子線の照射は、電子線や基板を移動させることによって、基板７上のアレイを走査することができる。

電子線が照射された基板は二次電子を放出する。このとき、放出される二次電子の電子量は、そのアレイの電圧状態に応じる。二次電子検出器３は、この二次電子を検出する。二次電子量とアレイの電圧状態とは関連性があるため、検出した二次電子量から電圧波形を求め、検出した電圧波形と正常状態において検査信号を印加した際に検出される電圧波形とを比較する。この電圧波形を比較することによって、基板の欠陥検査を行う。

図２は、本発明のアレイ検査装置におけるデータ処理を説明するための図である。なお、ここでは、二組の電子銃と電子線検出器の組み合わせから取得される検出信号を１つのデジタル信号処理装置で処理する例について示しているが、１つのデジタル信号処理装置が処理する検出信号の信号数は２信号に限られるものではなく、２以上の複数の信号数とすることができる。

デジタル信号処理装置は、リアルタイム制御部１０と、バッチ処理を行うデータ処理部２０とを備える。リアルタイム制御部１０は、検出信号の入力処理からデータ加算処理までをリアルタイム処理し、データ処理部２０は、データ加算された信号に基づいて欠陥判定及び抽出のアレイ検査をバッチ処理する。

リアルタイム制御部１０によるリアルタイム処理では、二次電子検出器で得られる複数の検出信号をチャンネルch1、ch2から入力し、Ａ／Ｄ変換器１１（11-1，11-2）によって検出信号の電圧波形をクロックCLKに基づいてサンプリングしてデジタル信号に変換する。デジタル信号はＦＩＦＯ１２を介してＤＭＡ（ダイレクトメモリアクセス）データバッファ１３に一時的に記憶し、メインメモリ１４に取り込む。ＣＰＵはメインメモリ１４に記憶されるデータをチャンネルch1、ch2毎に振り分け、各チャンネルch1、ch2に設けた加算データメモリ１５（15-1，15-2）に加算する。

この加算データメモリ１５は、検出信号の電圧波形を複数回サンプリングして得られる各サンプリング点のデータを加算する。

一方、データ処理部２０は、加算データメモリ１５に加算されて記憶される加算データを平均化する処理、平均データに基づいてアレイの欠陥を判定し抽出する処理を非リアルタイム処理で行う。データ処理部２０が行う処理のうちで、加算データの平均化処理は、一サンプリング周期内においてリアルタイム処理の余り時間で行い、アレイの欠陥及び判定処理は、全サンプリングが終了し、全サンプリングで得られたデータによる加算データが得られた後に行う。

データ処理部２０は、上記した加算データの平均化処理や、欠陥判定および抽出を行う処理プログラム２１を用意する。この処理プログラム２１は、検査対象である基板のアレイパターンに応じて複数種の処理プログラム21-1〜21-nが用意され、アレイ検査を行うアレイパターンに応じて選択され、加算データメモリ１５（15-1，15-2）に格納された加算データを処理し、アレイの欠陥検査を行う。

図３、図４は、本発明のアレイ検査装置において、一台あるいは少数台のデジタル信号処理装置によって複数の二次電子検出器から送られる検出波形をデータ処理する場合の処理例を説明するための図、およびタイミングチャートである。

図３において、アレイ検査装置のデジタル信号処理装置は、複数の二次電子検出器3-1〜3-nで検出された検出波形を、複数のアナログ入力回路4-1〜4-nを介してＰＣ等のデジタル信号処理装置に入力する。

デジタル信号処理装置は、各アナログ入力回路4-1〜4-nから入力した検出波形の電圧信号をサンプリングトリガ（図４（ａ））に基づいてサンプリングし、サンプリングで得られたアナログ値をＡ／Ｄ変換によりデジタル信号に変換する（図４（ｂ））。Ａ／Ｄ変換で変換されたデジタル信号は、バッファ処理によって一時的にメモリに記憶された後にデータ加算処理が行われ、各サンプリング点のデータが加算される（図４（ｃ））。このバッファ処理とデータ加算処理は、各サンプリング周期内において、Ａ／Ｄ変換処理をトリガとする割り込み処理によって行われ、Ａ／Ｄ変換処理と割り込み処理によるバッファ処理およびデータ加算処理はリアルタイム処理で行われる。

また、各サンプリング周期において、リアルタイム処理が終了した後、次のサンプリング周期までに時間がある場合には、加算データを平均化する処理や、その他の装置制御処理が行われる（図４（ｄ））。

上記したサンプリング周期による処理を複数回繰り返すことによって、各サンプリング点について所定個数のデータが加算された加算データが得られる。予め設定された回数のサンプリングを終了し、各サンプリング点について予定した個数のデータが加算された加算データを取得した後、バッチ処理によって加算データに基づいてデータ処理を行う（図４（ｅ））。

データ処理には、加算データの平均を求める平均化処理、平均化で得られたデータに基づいて欠陥判定用の波形を形成する画像処理、得られた波形に基づいて欠陥の有無を判定する欠陥判定処理、欠陥と判定した波形に基づいてその欠陥の種類等を抽出する欠陥抽出処理、さらに、欠陥検査の検査結果をメインのＰＣに送信する送信処理等が含まれる。

本発明では、このデジタル信号処理装置が行う信号処理において、Ａ／Ｄ変換処理、バッファ処理、およびデータ加算処理をリアルタイム処理とするとともに、バッファ処理およびデータ加算処理を、Ａ／Ｄ変換処理の終了タイミングをトリガとする割り込み処理によって行い、その後に行うデータ処理については非リアルタイム処理とすることで、デジタル信号処理装置の負荷を軽減し、複数の電子線検出器から得られる検出信号を一台あるいは少数台数のデジタル信号処理装置で処理することができる。なお、デジタル信号処理装置の台数は、アレイ検査装置が備える電子線検出器の台数、サンプリングレート、デジタル信号処理装置のＣＰＵの処理能力等によって設定することができる。

図５は、本発明のアレイ検査装置の一構成例を説明するための図である。なお、図５に示す構成は一例であって、本発明のアレイ検査装置はこの構成に限られるものではない。

図５に示すアレイ検査装置は、装置全体の制御を行うメインＰＣ１３０、検査対象の基板１１１をアレイ検査用の信号パターンで駆動するパネルドライバ回路基板１１０、複数の電子銃２を制御し、二次電子線検出器３からの検出信号を処理するデジタル信号処理装置１００、およびメインＰＣ１３０とパネルドライバ回路基板１１０およびデジタル信号処理装置１００との間の通信するためのハブ１２０を備える。

メインＰＣ１３０は、ハブ１２０との間の通信を行うインターフェース１３０ａ、外部のＣＣＤ１５０からの画像データを取得してデジタル化し蓄積するためのフレームグラバ（Frame Grabber）１３０ｂ、真空排気装置（Vacuum System）１６０との間で信号の授受を行う入出力部（Ｉ／Ｏ）１３０ｃ、基板を支持するとともに基板位置を駆動するステージ駆動部（Stage Motor）１７０を制御する駆動制御部（Motor CTRL）１３０ｄ等を備える。また、メインＰＣ１３０は、種々の情報を表示し入力するインターフェース（GUI）１４０を備える。

メインＰＣ１３０は、検査対象の基板についてアレイ欠陥を検査するために、種々の基板に対応した検査信号パターンを複数用意して記憶し、検査対象の基板に応じて選択し、インターフェース１３０ａからハブ１２０を介してパネルドライバ回路基板１１０およびデジタル信号処理装置１００に送信する。なお、図５の構成では、ＴＣＰ／ＩＰのプロトコルを用い、イーサーネットによって信号の送受信を行う構成を示しているが、通信系はこれに限るものではない。

パネルドライバ回路基板１１０は、基板１１１を構成するＴＦＴを駆動する駆動信号（TFT Drive SIG）を出力する。基板のアレイを検査する場合には、この駆動信号としてアレイの欠陥検査を行うための検査信号パターンが用いられる。また、パネルドライバ回路基板１１０は、デジタル信号処理装置１００に対して、検査信号パターンと同期を採るために、クロック信号（CLK）やトリガ信号（TRG）を出力する。

デジタル信号処理装置１００は、複数の電子銃（e-GUN1, e-GUN2）２-1，２-2を駆動する構成として、タイミング回路基板（Timing PCB）１００ａ、デジタルパターン発生部（Digital Pattern Generator）１００b-1，１００b-2、および回路基板１０１-1，１０１-2を備える。

また、デジタル信号処理装置１００は、回路基板１０１-1，１０１-2を介して複数の電子線検出器（PMT1, PMT2）３-1，３-2から入力した検出信号をデジタル信号に変換するＡ／Ｄ変換器１００ｃ、変換したデジタル信号を一時的に記憶して加算するバッファ回路基板（Buffer PCB）１００ｄ、バッファ回路基板（Buffer PCB）１００ｄに記憶する加算信号をハブ１２０を通してメインＰＣ１３０に送信するためのインターフェース１００ｅを備える。ここで、Ａ／Ｄ変換器１００ｃおよびバッファ回路基板（Buffer PCB）１００ｄは、複数の二次電子線検出器からの検出信号を信号処理する。

図５では、１６台の電子銃２（2-1〜2-16）と、１６台の二次電子線検出器３（3-1〜3-n）をそれぞれ２台ずつの８組みに分け、この８組みを８台のデジタル信号処理装置１００（PC1〜PC8）で処理する例を示している。図５では、各デジタル信号処理装置１００（PC1〜PC8）に対する、パネルドライバ回路基板１１０とハブ１２０の信号をICM１，ICM2〜ICM8で示している。

本発明のアレイ検査装置は、液晶のＴＦＴ基板の検査に限らず、半導体基板に形成されたアレイの欠陥検査に適応することができる。

アレイ検査装置１の概略構成を説明するための図である。本発明のアレイ検査装置におけるデータ処理を説明するための図である。本発明のアレイ検査装置の検出波形のデータ処理を説明するための図である。本発明のアレイ検査装置の検出波形のデータ処理を説明するためのタイミングチャートである。本発明のアレイ検査装置の一構成例を説明するための図である。アレイ検査装置におけるデータ処理を説明するための図である。一台あるいは少数台のデジタル信号処理装置によって、複数の二次電子検出器から送られる検出波形をデータ処理する場合の処理例を説明するための図である。

符号の説明

１…アレイ検査装置、２…電子銃、３…二次電子線検出器、４…アナログ入力部、５…Ａ／Ｄ変換部、６…デジタル信号処理部、７…基板、１０…リアルタイム制御部、１１…Ａ／Ｄ変換器、１２…ＦＩＦＯ、１３…データバッファ、１４…メインメモリ、１５…加算データメモリ、２０…データ処理部、２１…処理プログラム、１００…デジタル信号処理装置、１００ａ…タイミング回路基板、１００ｂ…デジタルパターン発生部、１００ｃ…Ａ／Ｄ変換、１００ｄ…バッファ回路基板、１００ｅ…インターフェース、１０１…回路基板、１１０…パネルドライバ回路基板、１１１…基板、１２０…ハブ、１３０…メインＰＣ、１３０ａ…インターフェース、１３０ｂ…フレームグラバ、１３０ｃ…入出力部、１３０ｄ…駆動制御部、１４０…インターフェースＧＵＩ、１５０…ＣＣＤ、１６０…真空排気装置、１７０…ステージ駆動部。

Claims

検査対象アレイに電子線を照射する複数の電子銃と、照射電子線によってアレイから放出される二次電子を検出する二次電子検出器と、二次電子検出器の検出信号を信号処理する信号処理部とを備えるアレイ検査装置において、
前記信号処理部は、
前記検出信号のアナログ信号を複数回サンプリングし、各サンプリングで得られるサンプリング値をデジタル信号に変換するＡ／Ｄ変換処理と、
前記各サンプリングで取得されＡ／Ｄ変換によるデジタル信号に変換されたデータを一時的に保持するバッファリング処理と、
各サンプリング点のデータを加算して一測定における複数回のサンプリングの累積値を取得するデータ加算処理と、
前記データ加算された値を平均化し、求めた平均値に基づいてアレイ欠陥を判定し抽出するデータ処理の各信号処理を含み、
前記各信号処理のうちで、Ａ／Ｄ変換処理、バッファリング処理、およびデータ加算処理は各サンプリング周期内においてリアルタイムで処理し、
前記バッファリング処理およびデータ加算処理は割り込み処理により行い、
前記データ処理は、バッチ処理により行うことを特徴とするアレイ検査装置。
前記バッファリング処理およびデータ加算処理の割り込み処理は、前記Ａ／Ｄ変換処理の終了のタイミングで開始することを特徴とする、請求項１に記載のアレイ検査装置。
前記データ処理のバッチ処理は、一測定で行う複数回のサンプリングの最後のサンプリングの後に行うことを特徴とする、請求項１又は２に記載のアレイ検査装置。