JP4972063B2

JP4972063B2 - Semiconductor device and manufacturing method of semiconductor device

Info

Publication number: JP4972063B2
Application number: JP2008244856A
Authority: JP
Inventors: 昌男高橋; 紀行永井
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2008-09-24
Filing date: 2008-09-24
Publication date: 2012-07-11
Anticipated expiration: 2028-09-24
Also published as: JP2010080546A

Description

本発明は、ウエハー一括検査を実施する電極パッドと内部回路とを備えた半導体装置に関するものであり、めっき工程前にウエハーバーンインを実施する半導体装置の製造方法に関するものである。 The present invention relates to a semiconductor device provided with an electrode pad and an internal circuit for performing wafer batch inspection, and to a method for manufacturing a semiconductor device for performing wafer burn-in before a plating process.

近年、デジタル化社会が進展するに従って、半導体装置の高機能化、小型化および低コスト化の要望が高まってきている。半導体装置の低コスト化のためには１ウエハーあたりの半導体チップの採れ数を増やすことが有効であり、そのため微細化とともにチップ面積が縮小化している。このチップ面積の縮小化と多機能化に伴う多ピン化とが相伴って、半導体チップの電極パッドを高密度に配置する必要が出てきた。電極パッドのサイズは、外部接続の際に用いるワイヤボンドもしくはバンプなどと電極パッドとの接続性、電極パッドのピッチ、電極パッドの信頼性、さらには検査に用いるプローブのピッチなどが要因で、もはやこれ以上小さくできない領域に有る。このため、従来チップ外周部に配置していた電極パッドをチップ表面にエリアアレイ状に配置し、はんだなどのバンプによって電極パッドとインターポーザーとを電気的に接続するフリップチップパッケージが用いられるようになってきた。 In recent years, with the progress of the digital society, there has been an increasing demand for higher functionality, smaller size, and lower cost of semiconductor devices. In order to reduce the cost of a semiconductor device, it is effective to increase the number of semiconductor chips collected per wafer. For this reason, the chip area is reduced with miniaturization. With the reduction of the chip area and the increase in the number of pins accompanying the increase in functionality, it has become necessary to arrange the electrode pads of the semiconductor chip at a high density. The size of the electrode pad is no longer due to the connectivity between the wire bond or bump used for external connection and the electrode pad, the pitch of the electrode pad, the reliability of the electrode pad, and the pitch of the probe used for the inspection. It is in an area where it cannot be made smaller. Therefore, a flip chip package is used in which the electrode pads that are conventionally arranged on the outer periphery of the chip are arranged in an area array on the chip surface, and the electrode pads and the interposer are electrically connected by bumps such as solder. It has become.

一方、さらなるコストダウンに対応するため、また、初期不良を早期に除去するため、半導体装置を組み立てた後に各半導体チップに対してバーンインを実施するのではなく半導体装置を組み立てる前のウエハー状態でバーンインを一括に実施するいわゆるウエハーバーンインが導入されている。このウエハーバーンインを実現するためには、半導体ウエハー上の複数の半導体集積回路素子の各々に形成されたバーンイン検査に必要な電極パッドに一括で電源を印加する必要があり、大口径３００ｍｍウエハーでは７万個以上ものその電極を一括コンタクトさせることになる。その際に、不良の半導体素子に電源を供給すると、異常に発熱し、良品素子を不良にしたり、または、ウエハーバーンイン用のプローブカードを焼損するなどの不具合が発生する。そのため、事前のプローブ検査で不良と判定された半導体集積回路素子に対しては、電源の供給を遮断することが必要となっている。具体的には、半導体ウエハー上の不良の半導体集積回路素子に存在する多数の電極を樹脂で被覆して電気的に絶縁させる方法がとられている。（特許文献１〜３参照）
特開２００３−３０３８３７号公報特開２００５−１０１４３９号公報特開２００８−１０８９８８号公報 On the other hand, in order to cope with further cost reductions and to remove initial defects at an early stage, instead of performing burn-in on each semiconductor chip after assembling the semiconductor device, burn-in is performed in the wafer state before assembling the semiconductor device. So-called wafer burn-in is implemented to carry out all of the above. In order to realize this wafer burn-in, it is necessary to collectively apply power to electrode pads necessary for burn-in inspection formed in each of a plurality of semiconductor integrated circuit elements on the semiconductor wafer. Ten thousand or more electrodes are collectively contacted. At this time, if power is supplied to a defective semiconductor element, abnormal heat is generated, causing defects such as defective elements or burning of a wafer burn-in probe card. For this reason, it is necessary to cut off the supply of power to the semiconductor integrated circuit element that is determined to be defective by the prior probe inspection. Specifically, a method is adopted in which a large number of electrodes present in a defective semiconductor integrated circuit element on a semiconductor wafer are covered with a resin and electrically insulated. (See Patent Documents 1 to 3)
JP 2003-303837 A JP 2005-101439 A JP 2008-1089888 A

図５（ａ）および（ｂ）は、従来の第一実施例におけるウエハーの上面図および断面図である。このウエハーをダイシングして得られた半導体チップをフリップチップパッケージに接続すると、半導体装置を得ることができる。半導体ウエハーには複数の半導体チップ１１が形成されており、各半導体チップ１１の表面には電極パッド２１がエリアアレイ状に配置されている。電極パッド２１の上にはアンダーバンプメタル（以降本願ではＵＢＭと記載，ＵＢＭはunder bump metalの略）１３が形成されており、ＵＢＭ１３の上にははんだバンプ（はんだからなるバンプ）１５が形成されている。また、半導体ウエハーのうち隣り合う半導体チップ１１の間にはスクライブライン１２が形成されており、スクライブライン１２はウエハーをダイシングする際の切断代である。 5A and 5B are a top view and a cross-sectional view of a wafer in the first conventional example. A semiconductor device can be obtained by connecting a semiconductor chip obtained by dicing the wafer to a flip chip package. A plurality of semiconductor chips 11 are formed on the semiconductor wafer, and electrode pads 21 are arranged in an area array on the surface of each semiconductor chip 11. An under bump metal (hereinafter referred to as UBM, UBM is an abbreviation of under bump metal) 13 is formed on the electrode pad 21, and a solder bump (bump made of solder) 15 is formed on the UBM 13. ing. A scribe line 12 is formed between adjacent semiconductor chips 11 in the semiconductor wafer, and the scribe line 12 is a cutting allowance when dicing the wafer.

図６（ａ）は従来の第一実施例においてウエハーバーンインを実施した場合の工程フロー図であり、図６（ｂ）は従来の第一実施例における課題を示した図である。図６（ａ）に示すように、ステップＳ８０１において電極パッド２１上にＵＢＭ１３を形成し、ステップＳ８０２においてＵＢＭ１３上にはんだバンプ１５を形成したのち、ステップＳ８０６においてはんだバンプ１５上でウエハーバーンインを実施する。しかし、ウエハーバーンインを実施する前にリーク不良が発生したサンプルをスクリーニングして絶縁するため、ステップＳ８０３においてはんだバンプ１５上にて検査を実施し、ステップＳ８０４においてリーク不良が発生しているか否かを判定し、その後、ステップＳ８０５においてリーク不良が発生したサンプルのはんだバンプ１５上にのみ従来と同様に被膜樹脂１６を塗布する。しかし、この場合、図６（ｂ）に示すように、はんだバンプ１５上に塗布した被膜樹脂１６が矢印１９で示すようにはんだバンプ１５の表面を伝わって下方へ流れる場合があり、ウエハーバーンインの際にウエハーバーンイン用のプローブカードなどに接触するはんだバンプ１５の上面部を完全に絶縁することができないという課題が発生している。 FIG. 6A is a process flow diagram in the case where wafer burn-in is performed in the conventional first embodiment, and FIG. 6B is a diagram showing problems in the conventional first embodiment. As shown in FIG. 6A, after UBM 13 is formed on electrode pad 21 in step S801 and solder bump 15 is formed on UBM 13 in step S802, wafer burn-in is performed on solder bump 15 in step S806. . However, in order to screen and insulate a sample in which a leak failure has occurred before performing wafer burn-in, an inspection is performed on the solder bump 15 in step S803, and whether or not a leak failure has occurred in step S804. After that, the coating resin 16 is applied only on the solder bump 15 of the sample in which the leak failure has occurred in step S805 as in the conventional case. However, in this case, as shown in FIG. 6B, the coating resin 16 applied onto the solder bumps 15 may flow downward along the surface of the solder bumps 15 as indicated by arrows 19, In this case, there is a problem that the upper surface portion of the solder bump 15 that contacts the probe card for wafer burn-in cannot be completely insulated.

前記の課題を解決するため、はんだバンプを形成する前にウエハーバーンインを実施する手法も考えられている。図７（ａ）および（ｂ）は、従来の第二実施例におけるウエハーの上面図および断面図である。このウエハーをダイシングして得られた半導体チップをフリップチップパッケージに接続すると、半導体装置を得ることができる。半導体ウエハーには複数の半導体チップ１１が形成されており、各半導体チップ１１の表面には組立外部接続用電極パッド２３がエリアアレイ状に配置されている。組立外部接続用電極パッド２３の上にはＵＢＭ１３が形成されており、ＵＢＭ１３の上にははんだバンプ１５が形成されている。また、半導体ウエハーの表面のうち組立外部接続用電極パッド２３よりも周縁には、ウエハーバーンイン用電極パッド２２が配置されている。 In order to solve the above-described problem, a method of performing wafer burn-in before forming solder bumps has been considered. 7A and 7B are a top view and a cross-sectional view of a wafer in a second conventional example. A semiconductor device can be obtained by connecting a semiconductor chip obtained by dicing the wafer to a flip chip package. A plurality of semiconductor chips 11 are formed on the semiconductor wafer, and assembly external connection electrode pads 23 are arranged in an area array on the surface of each semiconductor chip 11. A UBM 13 is formed on the assembly external connection electrode pad 23, and a solder bump 15 is formed on the UBM 13. Further, a wafer burn-in electrode pad 22 is arranged on the periphery of the surface of the semiconductor wafer from the assembly external connection electrode pad 23.

図８は従来の第二実施例においてウエハーバーンインを実施した場合の工程フロー図である。この場合、ステップＳ９０５において組立外部接続用電極パッド２３上にＵＢＭ１３を形成する前に、ステップＳ９０１においてウエハーバーンイン用電極パッド２２にて検査を実施し、ステップＳ９０２においてリーク不良が発生しているか否かを判定し、ステップＳ９０３においてリーク不良が発生したサンプルのウエハーバーンイン用電極パッド２２上に被膜樹脂１６を塗付する。その後、ステップＳ９０４においてウエハーバーンイン用電極パッド２２上にてウエハーバーンインを実施し、ステップＳ９０５において組立外部接続用電極パッド２３上にＵＢＭ１３を形成し、ステップＳ９０６においてＵＢＭ１３上にはんだバンプ１５を形成する。しかしこの場合、ウエハーバーンイン用電極パッド２２の表面に被膜樹脂１６が塗付されたウエハー状態でＵＢＭ１３形成のめっき工程（ステップＳ９０５）を行うことになるので、被膜樹脂１６によるめっき槽またはめっき液の汚染が課題となる。 FIG. 8 is a process flow diagram when wafer burn-in is performed in the second conventional example. In this case, before forming the UBM 13 on the assembly external connection electrode pad 23 in step S905, an inspection is performed on the wafer burn-in electrode pad 22 in step S901, and whether or not a leak failure has occurred in step S902. In step S903, the coating resin 16 is applied on the wafer burn-in electrode pad 22 of the sample in which the leak failure has occurred. Thereafter, wafer burn-in is performed on the wafer burn-in electrode pad 22 in step S904, the UBM 13 is formed on the assembly external connection electrode pad 23 in step S905, and the solder bump 15 is formed on the UBM 13 in step S906. However, in this case, since the plating process (step S905) for forming the UBM 13 is performed in a wafer state in which the coating resin 16 is applied to the surface of the electrode pad 22 for wafer burn-in, the plating tank or plating solution of the coating resin 16 is used. Contamination becomes a challenge.

以上はんだバンプを用いたフリップチップ接続による半導体装置の製造方法においてＵＢＭを形成する前にウエハーバーンインを実施する場合についての課題を述べてきたが、本課題はめっき工程前にウエハーバーンインを実施する半導体装置の製造方法であれば本ケース以外の半導体装置の製造方法においても同様の課題が発生する。 In the method of manufacturing a semiconductor device by flip-chip connection using solder bumps, the problem of performing wafer burn-in before forming the UBM has been described. This problem is a semiconductor that performs wafer burn-in before the plating process. If it is a manufacturing method of an apparatus, the same subject will generate | occur | produce also in the manufacturing method of semiconductor devices other than this case.

前記に鑑み、本発明では、めっき工程前にウエハーバーンインが実施された半導体装置において、または、めっき工程前にウエハーバーンインを実施する半導体装置の製造方法において、被膜樹脂によるめっき槽またはめっき液の汚染を発生させることなくウエハーバーンイン前にリーク不良が発生したサンプルを確実に絶縁させることを目的とする。 In view of the above, in the present invention, in a semiconductor device in which wafer burn-in is performed before the plating step or in a method for manufacturing a semiconductor device in which wafer burn-in is performed before the plating step, contamination of the plating tank or plating solution by the coating resin It is an object of the present invention to reliably insulate a sample in which a leakage defect has occurred before wafer burn-in without generating any defects.

上記課題を解決するために、本発明では次のような半導体装置を採用した。 In order to solve the above problems, the present invention employs the following semiconductor device.

本発明に係る半導体装置は、半導体チップの内部回路と、半導体チップに設けられた電極パッドとを有する半導体装置であり、電極パッドは、スイッチ回路を介して内部回路と電気的に接続されており、スイッチ回路は、スイッチ回路をオンまたはオフにするという情報を記憶するとともに情報に従ってスイッチ回路をオンまたはオフに設定する不揮発性メモリデバイスにより、オンまたはオフに設定される。 A semiconductor device according to the present invention is a semiconductor device having an internal circuit of a semiconductor chip and an electrode pad provided on the semiconductor chip, and the electrode pad is electrically connected to the internal circuit via a switch circuit. The switch circuit is turned on or off by a non-volatile memory device that stores information that turns the switch circuit on or off and sets the switch circuit on or off according to the information.

本発明に係る半導体装置では、電極パッドはウエハーバーンインに用いられることが好ましい。 In the semiconductor device according to the present invention, the electrode pad is preferably used for wafer burn-in.

本発明に係る半導体装置では、電極パッドは、スイッチ回路を介して、内部回路の電源端子と、内部回路の出力端子、入力端子および入出力端子のうちの何れかの端子とに電気的に接続されていることが好ましい。ここで、電源端子に接続されるスイッチ回路はＰ型ＭＯＳトランジスタであることが好ましい。また、入力端子、出力端子または入出力端子に接続されるスイッチ回路は、ソース同士およびドレイン同士が互いに並列で接続されたＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとを有していることが好ましい。 In the semiconductor device according to the present invention, the electrode pad is electrically connected to the power supply terminal of the internal circuit and any one of the output terminal, the input terminal, and the input / output terminal of the internal circuit via the switch circuit. It is preferable that Here, the switch circuit connected to the power supply terminal is preferably a P-type MOS transistor. The switch circuit connected to the input terminal, the output terminal, or the input / output terminal preferably includes a P-type MOS transistor and an N-type MOS transistor in which sources and drains are connected in parallel to each other.

本発明に係る半導体装置では、不揮発性メモリデバイスは、フラッシュメモリであっても良く、電気ヒューズ回路であっても良い。 In the semiconductor device according to the present invention, the nonvolatile memory device may be a flash memory or an electric fuse circuit.

本発明に係る半導体装置では、内部回路とスイッチ回路とを電気的に接続する組立外部接続用電極パッドを更に有し、電極パッドはウエハーバーンイン用電極パッドであり、ウエハーバーンイン用電極パッドは、スイッチ回路および組立外部接続用電極パッドを介して内部回路に接続されていることが好ましい。 The semiconductor device according to the present invention further includes an assembly external connection electrode pad that electrically connects the internal circuit and the switch circuit, the electrode pad is a wafer burn-in electrode pad, and the wafer burn-in electrode pad is a switch. It is preferable to be connected to the internal circuit via the circuit and assembly external connection electrode pads.

本発明に係る半導体装置の製造方法は、内部回路と、電極パッドと、内部回路と電極パッドとを電気的に接続するスイッチ回路と、スイッチ回路をオンまたはオフにするという情報を記憶するとともに情報に基づいてスイッチ回路をオンまたはオフに設定する不揮発性メモリデバイスとを有する半導体チップが複数形成されたウエハーを準備する工程（ａ）と、半導体チップに対してリーク不良が発生しているか否かを判定する工程（ｂ）と、リーク不良が発生している半導体チップの不揮発性メモリデバイスにはスイッチ回路をオフにするという情報を記憶させ、リーク不良が発生していない半導体チップの不揮発性メモリデバイスにはスイッチ回路をオンにするという情報を記憶させる工程（ｃ）と、工程（ｃ）の後で、ウエハーに対してウエハーバーンインを実施する工程（ｄ）とを有している。 A method of manufacturing a semiconductor device according to the present invention stores an internal circuit, an electrode pad, a switch circuit that electrically connects the internal circuit and the electrode pad, and information that turns on or off the switch circuit. And (a) preparing a wafer on which a plurality of semiconductor chips having a nonvolatile memory device for setting the switch circuit on or off based on the semiconductor chip is formed, and whether or not a leakage defect has occurred in the semiconductor chip (B), and information on turning off the switch circuit is stored in the non-volatile memory device of the semiconductor chip in which the leak failure has occurred, and the non-volatile memory of the semiconductor chip in which no leak failure has occurred The device stores information that the switch circuit is turned on, and after the step (c) And a step (d) of performing the wafer burn.

本発明に係る半導体装置の製造方法では、ウエハーバーンインを実施した後で、電極パッドの上に金属層を形成するめっき工程を行うことが好ましい。また、このめっき工程は電極パッド上にアンダーバンプメタルを形成する工程であることが好ましく、アンダーバンプメタル上にバンプを形成し、バンプを介して半導体チップをフリップチップパッケージに電気的に接続することが好ましい。 In the method for manufacturing a semiconductor device according to the present invention, it is preferable to perform a plating step of forming a metal layer on the electrode pad after performing wafer burn-in. The plating step is preferably a step of forming an under bump metal on the electrode pad. A bump is formed on the under bump metal, and the semiconductor chip is electrically connected to the flip chip package through the bump. Is preferred.

以上により、めっき工程前にウエハーバーンインが実施された半導体装置において、または、めっき工程前にウエハーバーンインを実施する半導体装置の製造方法において、被膜樹脂によるめっき槽またはめっき液の汚染を発生させることなくウエハーバーンイン前にリーク不良が発生したサンプルを確実に絶縁させることが可能となる。 As described above, in the semiconductor device in which the wafer burn-in is performed before the plating process, or in the manufacturing method of the semiconductor device in which the wafer burn-in is performed before the plating process, the coating tank or the plating solution is not contaminated by the coating resin. It is possible to reliably insulate a sample in which a leak failure has occurred before wafer burn-in.

本発明では、ウエハーバーンイン前にリーク不良が発生したサンプルに対して、電極パッドと内部回路とを電気的に接続するスイッチ回路を切断する方法を採用できる。よって、従来技術のように電極パッドの表面に被膜樹脂を塗布する必要がない。このため、めっき工程前にウエハーバーンインが実施された半導体装置において、または、めっき工程前にウエハーバーンインを実施する半導体装置の製造方法において、被膜樹脂によるめっき槽またはめっき液の汚染を発生させることなくウエハーバーンイン前にリーク不良が発生したサンプルを確実に絶縁させることが可能となる。特に、フリップチップ接続により組み立てられた半導体装置において、ＵＢＭ形成などのめっき工程において被膜樹脂によるめっき槽またはめっき液の汚染を発生させることなくウエハーバーンイン前にリーク不良が発生したサンプルを確実に絶縁させることが可能となるため、フリップチップ接続とウエハーバーンインとの併用が可能となる。 In the present invention, a method of cutting a switch circuit that electrically connects an electrode pad and an internal circuit can be adopted for a sample in which a leak failure has occurred before wafer burn-in. Therefore, it is not necessary to apply the coating resin to the surface of the electrode pad as in the prior art. Therefore, in a semiconductor device in which wafer burn-in is performed before the plating process or in a method for manufacturing a semiconductor device in which wafer burn-in is performed before the plating process, the coating tank or plating solution is not contaminated by the coating resin. It is possible to reliably insulate a sample in which a leak failure has occurred before wafer burn-in. In particular, in a semiconductor device assembled by flip-chip connection, a sample in which a leak failure has occurred before wafer burn-in is reliably insulated without causing contamination of the plating tank or plating solution by a coating resin in a plating process such as UBM formation. Therefore, it is possible to use flip chip connection and wafer burn-in in combination.

以下、図面を参照しながら本発明の実施形態を説明する。なお、本発明は、以下に示す実施形態に限定されない。また、以下では、同一部材には同一の符号を付け、その説明を省略する場合がある。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In addition, this invention is not limited to embodiment shown below. Moreover, below, the same code | symbol may be attached | subjected to the same member and the description may be abbreviate | omitted.

（第１の実施形態）
図１（ａ）は本発明の第１の実施形態におけるウエハーの構成を示す概略図である。半導体ウエハーに複数存在する半導体チップ１１の表面には、組立外部接続用電極パッド２３がアレイ状に配置されている。半導体チップ１１の表面のうち組立外部接続用電極パッド２３よりも周縁にはスイッチ回路３１が配置されており、さらに周縁にはウエハーバーンイン用電極パッド（電極パッド）２２が配置されている。また、半導体ウエハーのうち隣り合う半導体チップ１１の間にはスクライブライン１２が形成されており、スクライブライン１２はウエハーをダイシングする際の切断代である。なお、図１（ａ）には不図示であるが、組立外部接続用電極パッド２３の上には図７（ｂ）に示すようにＵＢＭ１３およびはんだバンプ１５が順次形成されている。本実施形態に係る半導体装置では、図１（ａ）に示す半導体ウエハーをダイシングして得られた半導体チップ１１がはんだバンプ１５を介してフリップチップパッケージ（不図示）に接続されている。 (First embodiment)
FIG. 1A is a schematic view showing the configuration of a wafer in the first embodiment of the present invention. Assembly external connection electrode pads 23 are arranged in an array on the surface of a plurality of semiconductor chips 11 present on a semiconductor wafer. On the surface of the semiconductor chip 11, a switch circuit 31 is disposed on the periphery of the assembly external connection electrode pad 23, and a wafer burn-in electrode pad (electrode pad) 22 is disposed on the periphery. A scribe line 12 is formed between adjacent semiconductor chips 11 in the semiconductor wafer, and the scribe line 12 is a cutting allowance when dicing the wafer. Although not shown in FIG. 1A, a UBM 13 and solder bumps 15 are sequentially formed on the assembly external connection electrode pad 23 as shown in FIG. 7B. In the semiconductor device according to the present embodiment, a semiconductor chip 11 obtained by dicing the semiconductor wafer shown in FIG. 1A is connected to a flip chip package (not shown) through solder bumps 15.

図１（ｂ）は本発明の第１の実施形態に係る半導体装置の回路図である。複数のウエハーバーンイン用電極パッド２２はそれぞれスイッチ回路３１を介して組立外部接続用電極パッド２３を経由して内部回路１７に電気的に接続されている。よって、スイッチ回路３１がオフになると、ウエハーバーンイン用電極パッド２２と内部回路１７とは電気的に絶縁される。スイッチ回路３１には不揮発性メモリデバイス４１が接続されており、不揮発性メモリデバイス４１がスイッチ回路３１のオンオフを制御している。具体的には、不揮発性メモリデバイス４１は、スイッチ回路３１をオンに設定するという情報を記憶しているときにはスイッチ回路３１をオンに設定し、スイッチ回路３１をオフに設定するという情報を記憶しているときにはスイッチ回路３１をオフに設定する。なお、スイッチ回路３１をオンまたはオフに設定するという情報は、不揮発性メモリデバイス入力用電極パッド２４を介して不揮発性メモリデバイス４１に入力される。 FIG. 1B is a circuit diagram of the semiconductor device according to the first embodiment of the present invention. Each of the plurality of wafer burn-in electrode pads 22 is electrically connected to the internal circuit 17 via the switch circuit 31 and the assembly external connection electrode pad 23. Therefore, when the switch circuit 31 is turned off, the wafer burn-in electrode pad 22 and the internal circuit 17 are electrically insulated. A non-volatile memory device 41 is connected to the switch circuit 31, and the non-volatile memory device 41 controls on / off of the switch circuit 31. Specifically, the nonvolatile memory device 41 stores information that sets the switch circuit 31 to ON and sets the switch circuit 31 to OFF when the information that the switch circuit 31 is set to ON is stored. If so, the switch circuit 31 is set to OFF. The information that the switch circuit 31 is set to ON or OFF is input to the nonvolatile memory device 41 via the nonvolatile memory device input electrode pad 24.

図２は本発明の第１の実施形態に係る半導体装置の製造工程のフロー図である。まず、図１（ａ）に示すウエハーを準備し、ステップＳ１０１においてウエハーバーンイン用電極パッド２２にて検査を実施し、ステップＳ１０２においてリーク不良が発生しているか否かを判定する。リーク不良が発生している半導体チップでは、スイッチ回路３１をオフに設定するという情報が不揮発性メモリデバイス入力用電極パッド２４を介して不揮発性メモリデバイス４１に入力される（ステップＳ１０３）。これにより、不揮発性メモリデバイス４１は、スイッチ回路３１をオフに設定するという情報を記憶し、スイッチ回路３１をオフにする。よって、リーク不良が発生している半導体チップでは、ウエハーバーンイン用電極パッド２２と内部回路１７とが電気的に絶縁される。一方、リーク不良が発生していない半導体チップでは、スイッチ回路３１をオンに設定するという情報が不揮発性メモリデバイス入力用電極パッド２４を介して不揮発性メモリデバイス４１に入力される（ステップＳ１０４）。これにより、不揮発性メモリデバイス４１は、スイッチ回路３１をオンに設定するという情報を記憶し、スイッチ回路３１をオンにする。よって、リーク不良が発生していない半導体チップでは、ウエハーバーンイン用電極パッド２２と内部回路１７とが電気的に接続される。その後、ステップＳ１０５においてウエハーバーンイン用電極パッド２２上にてウエハーバーンインを実施する。このとき、リーク不良が発生している半導体チップでは、ウエハーバーンイン用電極パッド２２と内部回路１７とが電気的に絶縁されているので、ウエハーバーンインが実施されない。一方、リーク不良が発生していない半導体チップでは、ウエハーバーンイン用電極パッド２２と内部回路１７とが電気的に接続されているので、ウエハーバーンインが実施される。その後、ステップＳ１０６において組立外部接続用電極パッド２３上にＵＢＭ１３を形成し、ステップＳ１０７においてＵＢＭ１３上にはんだバンプ１５を形成する。その後ウエハーをダイシングして半導体チップ１１を形成し、はんだバンプ１５を介して半導体チップ１１をフリップチップパッケージに接続する。これにより、本実施形態に係る半導体装置を製造することができる。 FIG. 2 is a flowchart of the manufacturing process of the semiconductor device according to the first embodiment of the present invention. First, a wafer shown in FIG. 1A is prepared, an inspection is performed with the wafer burn-in electrode pad 22 in step S101, and it is determined whether or not a leak failure has occurred in step S102. In the semiconductor chip in which the leak failure has occurred, the information that the switch circuit 31 is set to OFF is input to the nonvolatile memory device 41 via the nonvolatile memory device input electrode pad 24 (step S103). Thereby, the nonvolatile memory device 41 stores information that the switch circuit 31 is set to OFF, and turns the switch circuit 31 OFF. Therefore, in the semiconductor chip in which the leak failure has occurred, the wafer burn-in electrode pad 22 and the internal circuit 17 are electrically insulated. On the other hand, in a semiconductor chip in which no leak failure has occurred, information that the switch circuit 31 is set to ON is input to the nonvolatile memory device 41 via the nonvolatile memory device input electrode pad 24 (step S104). Thereby, the nonvolatile memory device 41 stores information that the switch circuit 31 is set to ON, and turns on the switch circuit 31. Therefore, the wafer burn-in electrode pad 22 and the internal circuit 17 are electrically connected to each other in a semiconductor chip in which no leak failure has occurred. Thereafter, in step S105, wafer burn-in is performed on the wafer burn-in electrode pad 22. At this time, in the semiconductor chip in which the leak failure has occurred, the wafer burn-in is not performed because the wafer burn-in electrode pad 22 and the internal circuit 17 are electrically insulated. On the other hand, in a semiconductor chip in which no leak failure has occurred, since the wafer burn-in electrode pad 22 and the internal circuit 17 are electrically connected, wafer burn-in is performed. Thereafter, the UBM 13 is formed on the assembled external connection electrode pad 23 in step S106, and the solder bump 15 is formed on the UBM 13 in step S107. Thereafter, the wafer is diced to form the semiconductor chip 11, and the semiconductor chip 11 is connected to the flip chip package via the solder bumps 15. Thereby, the semiconductor device according to the present embodiment can be manufactured.

以上のように、本実施形態では、ウエハーバーンインを実施する前にリーク不良が発生した半導体チップに対しては、被膜樹脂をウエハーバーンイン用電極パッド２２の表面に塗布することなくウエハーバーンイン用電極パッド２２と内部回路１７とを電気的に絶縁することが可能となる。よって、ＵＢＭ形成などのめっき工程において、被覆樹脂によるめっき槽またはめっき液の汚染を発生させることなくウエハーバーンインの実現が可能となる。 As described above, in the present embodiment, the wafer burn-in electrode pad is not applied to the surface of the wafer burn-in electrode pad 22 for the semiconductor chip in which the leak failure occurs before the wafer burn-in is performed. 22 and the internal circuit 17 can be electrically insulated. Therefore, in the plating process such as UBM formation, wafer burn-in can be realized without causing contamination of the plating tank or the plating solution by the coating resin.

なお、本実施形態では、エリアアレイ状に配置された組立外部接続用電極パッド２３上にＵＢＭ１３及びはんだバンプ１５が順に形成された半導体チップ１１がフリップチップパッケージに接続された半導体装置に特化して記載したが、それ以外の半導体装置であってもめっき工程前にウエハーバーンインを実施する半導体装置であれば同様の効果が得られる。 In the present embodiment, the semiconductor device 11 in which the UBM 13 and the solder bumps 15 are sequentially formed on the assembly external connection electrode pads 23 arranged in an area array is specialized in the semiconductor device in which the flip chip package is connected. Although described, even if it is a semiconductor device other than that, the same effect will be acquired if it is a semiconductor device which performs wafer burn-in before a plating process.

また、本実施形態では、ウエハーバーンイン後の検査について明記していないが、ウエハーバーンイン後に検査を実施してもよい。 In this embodiment, the inspection after the wafer burn-in is not specified, but the inspection may be performed after the wafer burn-in.

また、本実施形態では、ウエハーバーンイン用電極パッド２２と組立外部接続用電極パッド２３とがスイッチ回路３１を介して電気的に接続され、組立外部接続用電極パッド２３と内部回路１７とが電気的に接続されているが、ウエハーバーンイン用電極パッド２２と内部回路１７とがスイッチ回路３１を介して接続されていれば同様の効果が得られる。また、ウエハーバーンイン用電極パッドと組立外部接続用電極パッドとを兼用した電極パッドがスイッチ回路３１を介して内部回路１７に接続されていても、同様の効果が得られる。本実施形態では、ウエハーバーンイン用電極パッド２２と組立外部接続用電極パッド２３とを分離しその間にスイッチ回路３１を設けているが、これにより、組立後の半導体装置ではスイッチ回路３１を介さずに信号や電源などのやりとりが可能となるため、スイッチ回路３１を導入することで製品として出荷されたあとの半導体装置の信頼性が低下するということを防ぐ効果が得られる。 In the present embodiment, the wafer burn-in electrode pad 22 and the assembly external connection electrode pad 23 are electrically connected via the switch circuit 31, and the assembly external connection electrode pad 23 and the internal circuit 17 are electrically connected. However, if the wafer burn-in electrode pad 22 and the internal circuit 17 are connected via the switch circuit 31, the same effect can be obtained. Further, the same effect can be obtained even if the electrode pad that serves as both the wafer burn-in electrode pad and the assembly external connection electrode pad is connected to the internal circuit 17 via the switch circuit 31. In this embodiment, the wafer burn-in electrode pad 22 and the assembly external connection electrode pad 23 are separated, and the switch circuit 31 is provided between them. However, in the assembled semiconductor device, the switch circuit 31 is not interposed. Since signals and power can be exchanged, the introduction of the switch circuit 31 can prevent the reliability of the semiconductor device after being shipped as a product from being lowered.

また、本実施形態では、半導体チップ１１の表面に組立外部接続用電極パッド２３をアレイ状に配置し、その周縁にウエハーバーンイン用電極パッド２２を配置しているが、各電極パッドの配置は任意でも問題ない。 Further, in this embodiment, the assembly external connection electrode pads 23 are arranged in an array on the surface of the semiconductor chip 11 and the wafer burn-in electrode pads 22 are arranged on the periphery thereof. But no problem.

また、本実施形態において、組立外部接続用電極パッド２３は、必ずしもスイッチ回路３１を介してウエハーバーンイン用電極パッド２２に電気的に接続されている必要はない。即ちウエハーバーンインに不要な内部回路１７の端子には、組立外部接続用電極パッド２３が接続されていればよく、スイッチ回路３１を介してウエハーバーンイン用電極パッド２２が接続されていなくてもよい。また、スイッチ回路３１は、リーク不良が発生したときに絶縁しなければウエハーバーンイン用のプローブカードや測定素子の破壊を引き起こす虞のある端子にのみ接続されていればよい。 In the present embodiment, the assembly external connection electrode pad 23 does not necessarily have to be electrically connected to the wafer burn-in electrode pad 22 via the switch circuit 31. That is, the electrode pad 23 for external assembly connection need only be connected to the terminal of the internal circuit 17 that is not necessary for wafer burn-in, and the electrode pad 22 for wafer burn-in need not be connected via the switch circuit 31. Further, the switch circuit 31 need only be connected to a terminal that may cause destruction of the wafer burn-in probe card or the measuring element if insulation is not performed when a leak failure occurs.

また、不揮発性メモリデバイス４１は、フラッシュメモリであってもよく、ヒューズの切断の有無によってスイッチ回路３１をオンまたはオフにすることを記憶する電気ヒューズ回路であっても良い。以上の実施形態の変形とその効果については本願の他の実施形態においても同様である。 Further, the nonvolatile memory device 41 may be a flash memory, or an electric fuse circuit that stores that the switch circuit 31 is turned on or off depending on whether or not the fuse is cut. The modifications and effects of the above embodiment are the same in other embodiments of the present application.

なお、本実施形態におけるスイッチ回路は以下の変形例におけるスイッチ回路であってもよい。 In addition, the switch circuit in this embodiment may be a switch circuit in the following modification.

（第１の実施形態の変形例）
図３は本発明の第１の実施形態の変形例に係る半導体装置の回路図である。本変形例では、内部回路１７の電極端子１７ａには、Ｐ型ＭＯＳトランジスタ３３で構成された電源用スイッチ回路３５が接続されており、内部回路１７の入出力端子１７ｂには、入出力用スイッチ回路３６が接続されている。入出力用スイッチ回路３６にはソース同士およびドレイン同士が互いに並列に接続されたＰ型ＭＯＳトランジスタ３３とＮ型ＭＯＳトランジスタ３２とが設けられており、Ｎ型ＭＯＳトランジスタ３２のゲートにはインバーター３４が接続されている。このような入出力用スイッチ回路３６では、不揮発性メモリデバイス４１からの信号は、反転されることなくＰ型ＭＯＳトランジスタ３３のゲートに入力されると同時に、インバーター３４で反転されてＮ型ＭＯＳトランジスタ３２のゲートに入力される。 (Modification of the first embodiment)
FIG. 3 is a circuit diagram of a semiconductor device according to a modification of the first embodiment of the present invention. In this modification, a power switch circuit 35 composed of a P-type MOS transistor 33 is connected to the electrode terminal 17a of the internal circuit 17, and an input / output switch is connected to the input / output terminal 17b of the internal circuit 17. A circuit 36 is connected. The input / output switch circuit 36 is provided with a P-type MOS transistor 33 and an N-type MOS transistor 32 whose sources and drains are connected in parallel with each other. An inverter 34 is connected to the gate of the N-type MOS transistor 32. It is connected. In such an input / output switch circuit 36, the signal from the nonvolatile memory device 41 is input to the gate of the P-type MOS transistor 33 without being inverted, and at the same time, inverted by the inverter 34 to be N-type MOS transistor. 32 gates are input.

本変形例に係る半導体装置では、不揮発性メモリデバイス４１は、不揮発性メモリデバイス入力用電極パッド２４を介して入力された「１」または「０」なる信号を記憶し、「１」なる信号を記憶しているときには電源用スイッチ回路３５および入出力用スイッチ回路３６をオフにする。これにより、ウエハーバーンイン用電極パッド２２と内部回路１７とは電気的に絶縁される。また、不揮発性メモリデバイス４１は、「０」なる信号を記憶しているときには電源用スイッチ回路３５および入出力用スイッチ回路３６をオフにする。これにより、ウエハーバーンイン用電極パッド２２と内部回路１７とは電気的に接続される。 In the semiconductor device according to this modification, the nonvolatile memory device 41 stores a signal “1” or “0” input via the nonvolatile memory device input electrode pad 24, and outputs a signal “1”. When the data is stored, the power switch circuit 35 and the input / output switch circuit 36 are turned off. Thereby, the wafer burn-in electrode pad 22 and the internal circuit 17 are electrically insulated. Further, the nonvolatile memory device 41 turns off the power switch circuit 35 and the input / output switch circuit 36 when the signal “0” is stored. Thereby, the wafer burn-in electrode pad 22 and the internal circuit 17 are electrically connected.

内部回路１７の電極端子１７ａに接続されるスイッチ回路としてＰ型ＭＯＳトランジスタ３３で構成された電源用スイッチ回路３５を適用することで、Ｎ型ＭＯＳトランジスタで構成された電源用スイッチ回路を適用する場合に比べて電源降下を小さくすることが可能となる。 A case where a power switch circuit composed of an N-type MOS transistor is applied by applying a power switch circuit 35 composed of a P-type MOS transistor 33 as a switch circuit connected to the electrode terminal 17a of the internal circuit 17 Compared to the above, it is possible to reduce the power supply drop.

また、内部回路１７の入出力端子１７ｂに接続されるスイッチ回路として、ソース同士およびドレイン同士が互いに並列に接続されたＰ型ＭＯＳトランジスタ３３とＮ型ＭＯＳトランジスタ３２とが設けられており且つ不揮発性メモリデバイス４１からの信号をそのままＰ型ＭＯＳトランジスタ３３のゲートに入力すると同時に不揮発性メモリデバイス４１からの信号をインバーター３４にて反転させてＮ型ＭＯＳトランジスタ３２のゲートに入力する入出力用スイッチ回路３６を用いることによって、ＯＮ-ＯＦＦと繰り返し入力あるいは出力された場合、ＯＮ→ＯＦＦに変化した場合、または、ＯＦＦ→ＯＮに変化した場合に、不揮発性メモリデバイス４１からの信号が揺らぐことを防止することが可能となる。なお、入出力端子は入力端子であってもよく出力端子であってもよい。 Further, as a switch circuit connected to the input / output terminal 17b of the internal circuit 17, a P-type MOS transistor 33 and an N-type MOS transistor 32 in which sources and drains are connected in parallel to each other are provided and are nonvolatile. An input / output switch circuit that inputs the signal from the memory device 41 as it is to the gate of the P-type MOS transistor 33 and simultaneously inverts the signal from the nonvolatile memory device 41 by the inverter 34 and inputs it to the gate of the N-type MOS transistor 32 36 is used to prevent the signal from the nonvolatile memory device 41 from fluctuating when ON-OFF is repeatedly input or output, when it is changed from ON to OFF, or when it is changed from OFF to ON. It becomes possible to do. The input / output terminal may be an input terminal or an output terminal.

図４は本発明の第１の実施形態の変形例に係る半導体装置の製造工程のフロー図である。まず、本変形例におけるウエハーを準備し、ステップＳ２０１においてウエハーバーンイン用電極パッド２２にて検査を実施し、ステップＳ２０２においてリーク不良が発生しているか否かを判定する。リーク不良が発生している半導体チップでは、「１」なる信号が不揮発性メモリデバイス入力用電極パッド２４を介して不揮発性メモリデバイス４１に入力される（ステップＳ２０３）。これにより、不揮発性メモリデバイス４１は、「１」なる信号を記憶して電源用スイッチ回路３５および入出力用スイッチ回路３６をオフにする。一方、リーク不良が発生していない半導体チップでは、「０」なる信号が不揮発性メモリデバイス入力用電極パッド２４を介して不揮発性メモリデバイス４１に入力される（ステップＳ２０４）。これにより、不揮発性メモリデバイス４１は、「０」なる信号を記憶して電源用スイッチ回路３５および入出力用スイッチ回路３６をオンにする。その後、ステップＳ２０５においてウエハーバーンイン用電極パッド２２上にてウエハーバーンインを実施する。このとき、リーク不良が発生している半導体チップでは、ウエハーバーンイン用電極パッド２２と内部回路１７とが電気的に絶縁されているので、ウエハーバーンインは実施されない。一方、リーク不良が発生していない半導体チップでは、ウエハーバーンイン用電極パッド２２と内部回路１７とが電気的に接続されているので、ウエハーバーンインは実施される。その後、ステップＳ２０６において組立外部接続用パッド上にＵＢＭ１３を形成し、ステップＳ２０７においてＵＢＭ１３上にはんだバンプ１５を形成する。その後は上記第１の実施形態と同様の工程を経て、本変形例に係る半導体装置を製造することができる。 FIG. 4 is a flowchart of the manufacturing process of the semiconductor device according to the modification of the first embodiment of the present invention. First, a wafer according to this modification is prepared, and inspection is performed with the wafer burn-in electrode pad 22 in step S201, and it is determined whether or not a leak failure has occurred in step S202. In a semiconductor chip in which a leak failure has occurred, a signal “1” is input to the nonvolatile memory device 41 via the nonvolatile memory device input electrode pad 24 (step S203). As a result, the nonvolatile memory device 41 stores the signal “1” and turns off the power switch circuit 35 and the input / output switch circuit 36. On the other hand, in a semiconductor chip in which no leak failure has occurred, a signal “0” is input to the nonvolatile memory device 41 via the nonvolatile memory device input electrode pad 24 (step S204). As a result, the nonvolatile memory device 41 stores the signal “0” and turns on the power switch circuit 35 and the input / output switch circuit 36. Thereafter, in step S205, wafer burn-in is performed on the wafer burn-in electrode pad 22. At this time, since the wafer burn-in electrode pad 22 and the internal circuit 17 are electrically insulated from each other in the semiconductor chip in which the leak failure has occurred, the wafer burn-in is not performed. On the other hand, in the semiconductor chip in which no leak failure has occurred, the wafer burn-in is performed because the wafer burn-in electrode pad 22 and the internal circuit 17 are electrically connected. Thereafter, the UBM 13 is formed on the assembly external connection pad in step S206, and the solder bump 15 is formed on the UBM 13 in step S207. Thereafter, the semiconductor device according to the present modification can be manufactured through the same steps as those in the first embodiment.

以上説明したように、本変形例では、不揮発性メモリデバイス４１が「１」を記憶した場合には電源用スイッチ回路３５および入出力用スイッチ回路３６はＯＦＦとなり、不揮発性メモリデバイス４１が「０」を記憶した場合には電源用スイッチ回路３５および入出力用スイッチ回路３６はＯＮとなる。よって、ウエハーバーンイン実施前にリーク不良が発生した半導体チップのみを選択的に被膜樹脂を塗布することなくウエハーバーンイン用電極パッド２２と内部回路１７との間に電流が流れないようにすることが可能となるので、ＵＢＭ形成などのめっき工程におけるめっき槽またはめっき液の汚染を発生させることなくウエハーバーンインの実現が可能となる。 As described above, in the present modification, when the nonvolatile memory device 41 stores “1”, the power switch circuit 35 and the input / output switch circuit 36 are turned OFF, and the nonvolatile memory device 41 is “0”. "Is stored, the power switch circuit 35 and the input / output switch circuit 36 are turned on. Therefore, it is possible to prevent a current from flowing between the wafer burn-in electrode pad 22 and the internal circuit 17 without selectively applying the coating resin only to the semiconductor chip in which the leak failure has occurred before the wafer burn-in. Therefore, wafer burn-in can be realized without causing contamination of a plating tank or a plating solution in a plating process such as UBM formation.

本発明は、めっき工程前にウエハーバーンインを実施する半導体装置にとって有用である。 The present invention is useful for a semiconductor device that performs wafer burn-in before a plating process.

（ａ）は本発明の第１の実施形態におけるウエハーの構成を示す概略図であり、（ｂ）は同実施形態に係る半導体装置の回路図(A) is the schematic which shows the structure of the wafer in the 1st Embodiment of this invention, (b) is a circuit diagram of the semiconductor device which concerns on the same embodiment 本発明の第１の実施形態に係る半導体装置の製造工程のフロー図1 is a flowchart of a manufacturing process of a semiconductor device according to a first embodiment of the present invention. （ａ）は本発明の第２の実施形態におけるウエハーの構成を示す概略図であり、（ｂ）は同実施形態に係る半導体装置の回路図(A) is the schematic which shows the structure of the wafer in the 2nd Embodiment of this invention, (b) is a circuit diagram of the semiconductor device which concerns on the same embodiment 本発明の第２の実施形態に係る半導体装置の製造工程のフロー図Flow chart of manufacturing process of semiconductor device according to second embodiment of the present invention （ａ）は従来の第一実施例におけるウエハーの上面図であり、（ｂ）は（ａ）に示すVB-VB'線における断面図(A) is a top view of the wafer in the conventional first embodiment, (b) is a cross-sectional view taken along line VB-VB ′ shown in (a). （ａ）従来の第一実施例においてウエハーバーンインを実施した場合の工程フロー図であり、（ｂ）は従来の第一実施例における課題を説明するための断面図(A) It is a process flowchart at the time of implementing wafer burn-in in the conventional 1st Example, (b) is sectional drawing for demonstrating the subject in the conventional 1st Example （ａ）は従来の第二実施例におけるウエハーの上面図であり、（ｂ）は（ａ）に示すVIIB-VIIB'線における断面図(A) is a top view of the wafer in the second conventional example, (b) is a cross-sectional view taken along the line VIIB-VIIB ′ shown in (a). 従来の第二実施例においてウエハーバーンインを実施した場合の工程フロー図Process flow diagram when performing wafer burn-in in the second conventional example

Explanation of symbols

１１半導体チップ
１２スクライブライン
１３アンダーバンプメタル（ＵＢＭ）
１５はんだバンプ
１６被膜樹脂
１７内部回路
１７ａ電極端子
１７ｂ入出力端子
２１電極パッド
２２ウエハーバーンイン用電極パッド
２３組立外部接続用電極パッド
２４不揮発性メモリデバイス入力用電源パッド
３１スイッチ回路
３２Ｎ型ＭＯＳトランジスタ
３３Ｐ型ＭＯＳトランジスタ
３４インバーター
３５電源用スイッチ回路
３６入出力用スイッチ回路
４１不揮発性メモリデバイス 11 Semiconductor chip 12 Scribe line 13 Under bump metal (UBM)
15 Solder bump 16 Coating resin 17 Internal circuit 17a Electrode terminal
17b Input / output terminal
21 Electrode pad 22 Wafer burn-in electrode pad 23 Assembly external connection electrode pad 24 Non-volatile memory device input power pad 31 Switch circuit 32 N-type MOS transistor 33 P-type MOS transistor 34 Inverter 35 Power switch circuit 36 Input / output switch Circuit 41 Nonvolatile memory device

Claims

Internal circuit of semiconductor chip, electrode pad and switch circuit for wafer burn- in provided on the semiconductor chip, and assembly external connection electrode for electrically connecting the internal circuit and the switch circuit provided on the semiconductor chip A semiconductor device having a pad ,
The wafer burn electrode pad in is connected to the internal circuit electrically through the switch circuit,
The switch circuit is set on or off by a non-volatile memory device that stores information on turning on or off the switch circuit and sets the switch circuit on or off according to the information. Semiconductor device.

2. The semiconductor device according to claim 1, wherein the wafer burn-in electrode pad is connected to the internal circuit via the assembly external connection electrode pad.

The wafer burn-in electrode pad is electrically connected to the power supply terminal of the internal circuit and any one of the input terminal, the output terminal, and the input / output terminal of the internal circuit via the switch circuit. The semiconductor device according to claim 1, wherein the semiconductor device is provided.

4. The semiconductor device according to claim 3, wherein the switch circuit connected to the power supply terminal is a P-type MOS transistor.

The switch circuit connected to the input terminal, the output terminal, or the input / output terminal includes a P-type MOS transistor and an N-type MOS transistor in which sources and drains are connected in parallel to each other. The semiconductor device according to claim 3.

The semiconductor device according to claim 1, wherein the nonvolatile memory device is a flash memory.

The semiconductor device according to claim 1, wherein the nonvolatile memory device is an electric fuse circuit.

8. The semiconductor device according to claim 1, wherein the wafer burn-in electrode pad is arranged at a peripheral edge with respect to the assembly external connection electrode pad.

An internal circuit, a wafer burn-in electrode pad, a switch circuit that electrically connects the internal circuit and the wafer burn-in electrode pad, and an assembly external connection that electrically connects the internal circuit and the switch circuit A wafer on which a plurality of semiconductor chips having electrode pads and nonvolatile memory devices that store information on turning on or off the switch circuit and set the switch circuit on or off based on the information are formed. Preparing step (a);
A step (b) of determining whether or not a leakage defect has occurred in the semiconductor chip;
Information on turning off the switch circuit is stored in the non-volatile memory device of the semiconductor chip in which a leak failure has occurred, and the non-volatile memory device of the semiconductor chip in which no leak failure has occurred Storing (c) information for turning on the switch circuit;
After the step (c), the method includes a step (d) of performing wafer burn-in on the wafer.

10. The method of manufacturing a semiconductor device according to claim 9, wherein after performing the wafer burn-in, a plating step of forming a metal layer on the assembly external connection electrode pad is performed.

The plating step is a step of forming an under bump metal on the assembly external connection electrode pad,
The method of manufacturing a semiconductor device according to claim 10, wherein a bump is formed on the under bump metal, and the semiconductor chip is electrically connected to the flip chip package through the bump.