JP4966697B2 - Electromagnetic interference noise analysis method and semiconductor integrated circuit - Google Patents
Electromagnetic interference noise analysis method and semiconductor integrated circuit Download PDFInfo
- Publication number
- JP4966697B2 JP4966697B2 JP2007064619A JP2007064619A JP4966697B2 JP 4966697 B2 JP4966697 B2 JP 4966697B2 JP 2007064619 A JP2007064619 A JP 2007064619A JP 2007064619 A JP2007064619 A JP 2007064619A JP 4966697 B2 JP4966697 B2 JP 4966697B2
- Authority
- JP
- Japan
- Prior art keywords
- chip
- power supply
- circuit
- voltage
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Description
本発明は、電磁障害ノイズ解析方法に関し、特に、LSIチップ内の回路が発生する電磁障害ノイズを解析するための電磁障害ノイズ解析方法に関する。 The present invention relates to an electromagnetic interference noise analysis method, and more particularly to an electromagnetic interference noise analysis method for analyzing electromagnetic interference noise generated by a circuit in an LSI chip.
半導体大規模集積回路(LSI)の市場は、PC、モバイル、デジタル家電、車・航空機、医療・バイオ機器等広範囲である。半導体微細加工技術の進化につれて、ますます大規模化し、また動作周波数や消費電力も増加している。このため、LSIチップ(以下、単に、チップという)から生じる電流変化がパッケージ(以下、PKGという)やプリント回路基板(以下、PCBという。PCBはprint circuit boardの略である)等を通して空間に電磁波を放射する、いわゆる電磁障害(以下、EMIという。EMIは electromagnetic interferenceの略である)が問題になってきている[非特許文献1-7を参照]。 The semiconductor large-scale integrated circuit (LSI) market is wide-ranging, including PCs, mobiles, digital home appliances, cars / aircraft, medical / bio equipment, and the like. As semiconductor microfabrication technology evolves, it is becoming larger and operating frequency and power consumption are increasing. For this reason, a current change generated from an LSI chip (hereinafter simply referred to as a chip) is caused to enter the space through a package (hereinafter referred to as PKG) or a printed circuit board (hereinafter referred to as PCB; PCB is an abbreviation of print circuit board). So-called electromagnetic interference (hereinafter referred to as EMI; EMI is an abbreviation for electromagnetic interference) has become a problem [see Non-Patent Documents 1-7].
EMIノイズは電子機器の外部に放射されて生じる機器間の干渉もしくは人体への影響と、機器内部のLSI同士の干渉によって回路が誤動作する問題に分けられる。前者は筐体や機器のシールディング等外側の対策で済むが、後者はチップ、PKG、PCBでの対策が必要になる。例えば車載用LSIではラジオ、オーディオ、ナビゲーション等制御する機能を搭載するのでそれらに使われる周波数の干渉を防止する必要がある。 EMI noise is divided into two problems: interference between devices caused by being radiated to the outside of an electronic device or influence on a human body, and malfunction of a circuit due to interference between LSIs inside the device. The former only requires countermeasures on the outside such as shielding of the casing and equipment, but the latter requires countermeasures with a chip, PKG, and PCB. For example, in-vehicle LSIs are equipped with functions for controlling radio, audio, navigation, etc., so it is necessary to prevent interference of frequencies used for them.
EMIノイズの対策は従来チップの外(例えばPCB上)で行っていた[非特許文献4,5を参照]が、近年はLSIの用途に応じて、チップ内対策が重要となってきている。しかしながら、チップ設計者にとって、LSIが実際の機器内の部品としてどのように電磁放射されているのかを厳密にシミュレーションするのは難しい。
Although countermeasures against EMI noise have been performed outside the conventional chip (for example, on a PCB) [see Non-Patent
なぜなら、開発、製造、パッケージング、セットは部門が違うだけではなく、会社も違う場合が多いので、例えばPCBの設計データを入手するのは困難であり、また設計前段階では当然そのデータはない。すなわち、チップ設計者がPCB上のアンテナを予想してCPUコストの高い電磁界解析ツールを使って、発生源のチップの影響を厳密に電界・磁界強度として解析するのは通常のLSI設計では現実的でない。 Because development, manufacturing, packaging, and sets are not only different in departments, but often in different companies, for example, it is difficult to obtain PCB design data, and naturally there is no such data in the pre-design stage . In other words, chip designers predict the antenna on the PCB and use the electromagnetic field analysis tool with high CPU cost to analyze the influence of the chip at the source strictly as the electric field / magnetic field strength. Not right.
チップからのノイズ発生の要因として、同時スイッチング・ノイズ(SSN)があり、その解析方法が提案されている[非特許文献1-3を参照]。またチップ内のモデリングが提案されている[非特許文献6,7を参照]。これらの報告された内容は、全体回路のシミュレーション[非特許文献2を参照]、実測からのチップ内のシンプル等価回路のモデリング[非特許文献3,6,7を参照]、チップの外側での対策や効果[非特許文献4,5を参照]に分類される。
しかしながら、全体回路のシミュレーションは準備と解析に時間を要し、実測からのモデリングはLSIを製造してからではないとわからないという課題がある。設計の前段階でチップ内対策を行うための解析方法はあまり報告されていない。また、クリスタル発振回路の一般的な設計方法は良く知られているが、水晶発振子X ’talに起因するEMIノイズに関して、チップ内対策の効果を詳細に解析した報告はない。そこで、本発明は、チップ設計者のために、EMIノイズの発生源であるチップからのEMIノイズを解析する電磁障害ノイズ解析方法を提供することを目的とする。 However, the simulation of the entire circuit requires time for preparation and analysis, and there is a problem that modeling from actual measurement is not known until after the LSI is manufactured. There have been few reports on analysis methods for implementing in-chip countermeasures at the pre-design stage. In addition, a general design method of a crystal oscillation circuit is well known, but there is no report analyzing in detail the effect of countermeasures in the chip regarding EMI noise caused by the crystal oscillator X'tal. Therefore, an object of the present invention is to provide an electromagnetic interference noise analysis method for analyzing EMI noise from a chip that is a generation source of EMI noise, for a chip designer.
本発明はLSIチップ内の回路が発生する電磁障害ノイズを解析するための電磁障害ノイズ解析方法において、電源パッドと、この電源パッドに接続された電源線と、接地パッドと、この接地パッドに接続された接地線と、前記電源線と前記接地線の間に接続された回路と、前記電源線と前記接地線の間に接続されたデカップリング容量と、前記電源線に挿入された抵抗とを含むLSIチップ内の回路モデルを準備する第1のステップと、ワークステーションが、前記回路モデルを用いて、前記デカップリング容量の値をパラメータとして、回路シミュレーションを実行して、前記電源パッドにおける電流及び電圧を取得する第2のステップと、前記電源パッドにおける電流の波形を表わす情報をフーリエ変換することにより、電流スペクトラムを取得する第3のステップと、を備えることを特徴とする。 The present invention relates to an electromagnetic interference noise analyzing method for analyzing electromagnetic interference noise generated by a circuit in an LSI chip, a power pad, a power line connected to the power pad, a ground pad, and a connection to the ground pad. a ground line that is, the connected circuit between the ground line and the power line, and connected decoupling capacitor between said ground line and said power line, and a resistor inserted in the power line A first step of preparing a circuit model in the LSI chip that includes the workstation, and using the circuit model , the workstation performs a circuit simulation using the value of the decoupling capacitance as a parameter, and a second step of obtaining the voltage, by the information representing the waveform of the current in the power supply pad to Fourier transform, the current spectrum Characterized in that it comprises a third step of acquiring the beam, the.
本発明の電磁障害ノイズ解析方法によれば、EMIノイズの発生源であるLSIチップからのEMIノイズを解析することができる。特に、デカップリング容量及び電源線に挿入する抵抗はEMIノイズの低減に有効であるが、本発明によれば、これらの最適値を決定することができるので、LSIチップの設計者にとって有用なシミュレーション・ツールを提供することができる。 According to the electromagnetic interference noise analysis method of the present invention, it is possible to analyze EMI noise from an LSI chip that is a source of EMI noise. In particular, the decoupling capacitor and the resistor inserted in the power supply line are effective in reducing EMI noise. According to the present invention, these optimum values can be determined, so that simulation useful for LSI chip designers is possible.・ Tools can be provided.
以下、本発明の実施の形態について詳しく説明する。 Hereinafter, embodiments of the present invention will be described in detail.
(1)本発明の概要
本発明は、チップ設計者のために、EMIノイズの発生源であるチップからのノイズを解析する方法と対策を提供するものである。解析は回路シミュレーション(SPICE)ベースで電流や電圧の変化として評価する。チップからのノイズにはチップの内部回路ブロックや入出力回路(I/O)の同時スイッチングがあり、前者の内部回路ブロックは一般に周辺に比べ電圧が低いが消費電力が大きく、後者の入出力回路は通常では電圧が高く周波数が低い。これらのノイズ対策として一般に空き領域へデカップリング容量(バイパス・コンデンサとも言う)を挿入している。本発明者の経験では、内部回路ブロックや通常の入出力回路は現設計方法である程度ノイズは抑えられているが、高い電圧で高速動作する水晶発振回路が他のチップ動作に影響を及ぼす場合がある。
(1) Summary of the Present Invention The present invention provides a chip designer with a method and a countermeasure for analyzing noise from a chip that is a source of EMI noise. Analysis is evaluated as changes in current and voltage based on circuit simulation (SPICE). Noise from the chip includes simultaneous switching of the internal circuit block and input / output circuit (I / O) of the chip. The former internal circuit block generally has a lower voltage but higher power consumption than the surroundings, and the latter input / output circuit. Usually has a high voltage and a low frequency. As a countermeasure against these noises, a decoupling capacitor (also referred to as a bypass capacitor) is generally inserted in an empty area. According to the inventor's experience, noise is suppressed to some extent by the current design method for internal circuit blocks and normal input / output circuits, but a crystal oscillation circuit that operates at high voltage and high speed may affect other chip operations. is there.
そこで、以下の実施形態では、水晶発振回路のEMIノイズへの影響の解析と対策について述べる。しかし、ここで示した方法は他の回路にも応用可能である。また、チップ内対策に限定して述べるが、解析に用いたモデルはチップ外の対策効果を見積もるのにも利用できる。 Therefore, in the following embodiment, analysis and countermeasures for the influence of the crystal oscillation circuit on the EMI noise will be described. However, the method shown here can be applied to other circuits. In addition, although limited to the countermeasures within the chip, the model used for the analysis can also be used to estimate the countermeasure effect outside the chip.
本発明の電磁障害ノイズ解析方法の特徴を要約すれば、以下の通りである。
1) SPICEベースでチップから発生するノイズを解析する方法をチップ外のモデリング(特にワイヤボンドのPKG)と一緒に示す。
2) 水晶発振回路に関するチップ内のパッド配置、デカップリング容量、抵抗挿入によるEMIノイズへの効果を示す。
The characteristics of the electromagnetic interference noise analysis method of the present invention are summarized as follows.
1) A method of analyzing noise generated from a chip based on SPICE is shown together with off-chip modeling (particularly, wire bond PKG).
2) The effect on the EMI noise by the pad arrangement in the chip, the decoupling capacitance, and the resistance insertion regarding the crystal oscillation circuit
(2)EMIノイズ解析のための回路モデル
ここでは、水晶発振に起因して発生する電源のノイズを解析するためのモデリングとシミュレーション方法を提示する。初めにシミュレーションに用いる回路のモデリングを提示し、次にシミュレーション方法を示す。
(2) Circuit Model for EMI Noise Analysis Here, a modeling and simulation method for analyzing power supply noise generated due to crystal oscillation is presented. First, modeling of a circuit used for simulation is presented, and then a simulation method is shown.
LSIは0.13umプロセス・テクノロジで作成された。図1は水晶発振回路周辺のPCB1、PKG2、チップ3の模式図である。これは、QFP(quad flat package)のワイヤボンドを用いたPKGの例である。水晶発振子4はPKG2の外に取り付けられている。チップ3内の回路は発振回路に関わるパッドに接続する入出力回路(I/O)5と内部回路ブロック6の一部を用いる。水晶発振子からの入力信号XIN、出力信号XOUT、3.3Vの電源電圧XV33、グラウンド電圧(接地電圧)XVSS、他の回路に接続する1.2Vの電源電圧V12、グラウンド電圧VSSに対応してパッドPDが設けられている。各パッドPDはボンディングワイヤ7を介してPKG2のリード8に接続されている。グラウンドはPCB上で共通となるがチップ3とPKG2の中では分離されている。
LSI was created with 0.13um process technology. FIG. 1 is a schematic diagram of PCB1, PKG2, and
図2にチップ3内の水晶発振回路周辺の回路モデルを示す。実際には、保護素子やトランスファー・ゲート、レベルシフタ等の回路から構成されるが簡略化してある。一般に水晶発振に使用するメインの電源(本解析では3.3V)は他の入出力回路に使われる電源とは分離される。この特徴を利用して、水晶発振に直接関係する回路のみを使用する。EMIは電流の変化に関係するが、グラウンドの電流は他の回路からの合成となるため、本解析では電源側の電流で評価する。
FIG. 2 shows a circuit model around the crystal oscillation circuit in the
この回路モデルにおいて、電源電圧XV33が供給された電源線9には抵抗Rが直列に挿入されている。また、電源線9とグラウンド電圧XVSSが供給された接地線10の間にデカップリング容量Cdが接続されている。水晶発振子からの入力信号はXIN増幅器として働くNAND回路11の第1の入力端に入力されている。NAND回路11の第2の入力端には発振制御信号が印加される。NAND回路11の出力はインバータ12を通して、内部回路ブロック6に入力される。NAND回路11、インバータ12は電源線9、接地線10に接続されて、電源電圧XV33とグラウンド電圧XVSSの供給を受ける。
In this circuit model, a resistor R is inserted in series in the power supply line 9 to which the power supply voltage XV33 is supplied. A decoupling capacitor Cd is connected between the power line 9 and the
次に、チップ外の回路モデルについて図3を用いて説明する。チップ3のパッドPDからPKG2を通して、水晶発振子4の入出力信号と電源線9、接地線10に分かれる。EMIノイズ低減にはPCB1上での部品対策も一般に行われるので、その効果を見るために、PKG端子とPCB配線間に部品対策部(AVD)13を入れている。本発明ではチップ3内の対策を対象としているので、チップ3外の対策に関する解析や効果には言及しない。
Next, a circuit model outside the chip will be described with reference to FIG. The input / output signal of the
図4はPKGの回路モデルである。PKG2内の配線は、配線のRLCだけではなく、配線間の干渉の影響も確認するために、相互インダクタンス14と結合容量15も考慮して構成する。図5(A)は水晶発振子4の等価モデルである。Rsは発振余裕度を解析するために用いる。発振余裕度を確保するためのドライバ・サイズの決定等は水晶発振回路の一般的な設計であるため触れない。図5(B)はPCB1のデカップリング容量Cd(バイパス・コンデンサとも言う)の等価回路である。
FIG. 4 is a circuit model of PKG. The wiring in the
本実施形態では、図3の部品対策部(AVD)13に、このデカップリング容量Cdのみ(3.3Vと1.2Vにそれぞれ0.1uF)が付加されているという条件で解析する。図5(C)はPCB1上の電源16までの配線のモデルである。
In the present embodiment, the analysis is performed under the condition that only the decoupling capacitance Cd (0.1 uF for 3.3V and 1.2V) is added to the component countermeasure unit (AVD) 13 of FIG. FIG. 5C is a model of wiring to the
(3)EMIノイズ解析のためのシミュレーション方法
チップ3内は、トランジスタ・レベルの寄生抽出ツールにより作成されたネットリストを使用する。チップ3外は図3から図5に示したRLCの回路モデルを使用する。図5(A)の水晶発振子4と図5(B)のPCB1のデカップリング容量Cdはメーカー規格の値を用い、それ以外は解析式[非特許文献10,11を参照]により求めた値を利用する。PKG2は誘電率やリード8の構造、およそのチップ・サイズ等の情報が必要である。PCB1はPKG2から電源16(もしくはレギュレータ)までの距離や基板構造等の情報が必要である。これらは、LSI設計前に行うので、上述した情報はある程度の予測であり、パラメータの幅を持たせて解析することが重要である。当然ながら、PCB試作後はその情報が入手できれば、そのデータを基に解析する。
(3) Simulation Method for EMI Noise Analysis The
水晶発振回路の回路シミュレーションの課題の1つは発振が安定するまでに非常に時間を要することである。図6に一例を載せる。この図は水晶発振回路の入力波形XINの電圧変化を示す。解析を高速に行うために、代表回路で1度シミュレーションして、図5(A)に示す水晶発振子4の入力波形XINを取得して、その波形を区分線形(PWL)近似で入力する方がリーズナブルである。その処理時間の一例を表1に示す。SUNワークステーション(CPU 3.6GHz、Redhat Enterprise Linux)上でHSPICEを400usまで実行した結果である。簡易化の方法は2桁以上速いことがわかる。電圧・電流変動の傾向や各パラメータの影響をおおよそ知る上でこの方法は有効である。
One of the challenges of circuit simulation of crystal oscillation circuits is that it takes a very long time for oscillation to stabilize. An example is shown in FIG. This figure shows the voltage change of the input waveform XIN of the crystal oscillation circuit. In order to perform the analysis at high speed, a simulation is performed once in the representative circuit to obtain the input waveform XIN of the
EMIノイズを評価するために、基本的にPKG2の端子やチップ3のパッドPDでの電流を高速フーリエ変換(FFT)することによって、周波数軸での電流スペクトラムを取得し、電流利得として解析する。電流利得が低減することと電磁放射レベルである電界強度が低減することは必ずしも一意ではないが、傾向を知る上で利用できる。本発明はチップ内対策による電流利得の低減が主目的であるが、そのために特性が劣化するのは問題なので、パッドPDでの電圧等の解析も同時に行う。
In order to evaluate EMI noise, a current spectrum on the frequency axis is obtained by performing a fast Fourier transform (FFT) on the current at the terminal of the
(4)チップ内対策と効果
以下では、上述の回路シミュレーションによって取得した、水晶発振回路に関する電源線9の電流スペクトラムやチップ3のパッドPDで電圧ノイズを基に、チップ内対策の解析結果を示す。
(4) In-chip countermeasures and effects Below, analysis results of in-chip countermeasures are shown based on the current spectrum of the power supply line 9 related to the crystal oscillation circuit and the voltage noise at the pad PD of the
(4−1)パッド配置による効果
初めにパッドPDの配置による特性の相違を調査する。PKG2内の容量性/誘導性クロストークや実効インダクタンスの変化による信号線や電源線9への影響を解析する。解析に用いた配置の組み合わせを図7に示す。水晶発振子の入出力を電源線9と接地線10で挟み、中間に接地線10を通したり、NC(非接続)な端子を設けたりした。NC(非接続)はPKG2の端子(ピン)だけではなく、チップ3内もNCパッド(非接続パッド)が存在すると仮定して解析した。
(4-1) Effect of Pad Arrangement First, the difference in characteristics due to the arrangement of the pad PD is investigated. The influence on the signal line and the power supply line 9 due to the change of the capacitive / inductive crosstalk and the effective inductance in the
図8はXV33のパッドPDでの電圧レベルである。X軸の番号は図7の番号に対応している。図8(A)はチップ3内のデカップリング容量Cd=1pFの時で、図8(B)はCd=200pFの時の結果である。
FIG. 8 shows the voltage level at the pad PD of XV33. The X axis numbers correspond to the numbers in FIG. FIG. 8A shows the result when the decoupling capacitance Cd = 1 pF in the
図9(A)はXOUTのパッドでの電圧レベルを示し、図9(B)は水晶発振子4の発振周波数を示す。図7の端子配置の組み合わせにおいて、特性に与える差は非常に小さいことがわかる。PKG端子での電流スペクトラムも同様なため省略する。水晶発振子4のPKG端子配置はNCやグラウンド線を通した方が良いと言われることもあるが、今回の場合は、配置による差異はさほど生じなかったので、図7のどの配置も利用可能である。この結果はPKG2の種類やチップ3のパッドPDの用途にも依るので1度は解析しておく必要がある。
9A shows the voltage level at the pad of XOUT, and FIG. 9B shows the oscillation frequency of the
(4−2)チップ内のデカップリング容量の効果
チップ内のデカップリング容量Cdは、チップ外のRLCとチップ内電流変動から生じるパッドPD近傍の電圧変動を抑制する効果があると共に、チップ3から発生する電磁波に関する電流ノイズを低減する効果がある。Cdを変動させた時の特性を図10に示す。図10(A)はXV33のパッド部の電圧波形、図10(B)は電圧波形の振幅レベルの最大と最小をプロットしたものである。Cdが大きくなるに従い電圧の揺れが小さくなり、1nF程度でおおよそ飽和することがわかる。
(4-2) Effect of Decoupling Capacitance in the Chip The decoupling capacitance Cd in the chip has the effect of suppressing voltage fluctuations in the vicinity of the pad PD caused by RLC outside the chip and current fluctuations in the chip, and from the
図11はPKG端子(電源線9に対応する端子)での電流スペクトラムを示す。Cd=1pFとCd=1nFで比較すると、全体的にCd=1nFでは電流レベルが低減することがわかる。FM帯域(70MHz〜110MHz)に特に着目し、PKG端子での第3高調波(約102MHz)のレベルをプロットしたものが図12である。Cd=150pF前後でピークを向かえ、その後はCdの増加と共にレベルも減少する。このピークはPKG2のインダクタンスとチップ3の容量による共振のためである。
FIG. 11 shows a current spectrum at the PKG terminal (terminal corresponding to the power supply line 9). A comparison between Cd = 1 pF and Cd = 1 nF shows that the current level decreases as a whole when Cd = 1 nF. FIG. 12 shows a plot of the level of the third harmonic (about 102 MHz) at the PKG terminal with particular attention to the FM band (70 MHz to 110 MHz). The peak is reached around Cd = 150pF, and then the level decreases with increasing Cd. This peak is due to resonance caused by the inductance of the
図12からCdを非常に小さい方がEMIノイズとしては良く見えるが、図10(B)からCd=1pFでは、パッド部での電圧変動の振幅が非常に大きくなることがわかる。すなわち、Cdの量は、電圧変動の振幅とEMIノイズの両面から決定されなければならない。 From FIG. 12, it can be seen that Cd is very small as EMI noise, but from FIG. 10B, it can be seen that when Cd = 1 pF, the amplitude of the voltage fluctuation at the pad portion becomes very large. That is, the amount of Cd must be determined from both aspects of voltage fluctuation amplitude and EMI noise.
(4−3)チップ内電源線抵抗の効果
ここまではパッド配置とCdの効果を示した。チップ内対策として、Cdは効果が大きいが、空き領域に入れる以外には、チップ面積の増加につながる。例えば、本論文で使用したテクノロジで1nFのCdを作るためには、Cdの作り方にも依るが、0.3mm2〜0.5mm2程度の面積を要する。すなわち、デカップリング容量でどこまで対策するかは、LSIの用途とコストに依存する。ここでは、チップ内対策としてCdに比べ非常に小面積で済む電源線抵抗による方法について効果を述べる。チップ3内の電源線9に抵抗Rを入れると言うことは、RCのローパスフィルターの役割を果たす。しかしながら、PCB1からチップ3のパッドまで定格電圧が来ていても、そのチップ3内の電源線9の抵抗Rとチップ3内の回路動作によって回路に供給する電圧の降下を引き起こす。これらの得失を解析する。
(4-3) Effect of in-chip power supply line resistance Up to this point, the pad arrangement and the effect of Cd have been shown. As a countermeasure against the chip, Cd has a large effect, but it leads to an increase in the chip area other than putting it in an empty area. For example, to make a Cd of 1nF a technology used in this paper, depending on how to make Cd, it requires 0.3 mm 2 to 0.5 mm 2 approximately of the area. In other words, how far the decoupling capacitance is taken depends on the application and cost of the LSI. Here, the effect of the power line resistance method, which requires a very small area compared to Cd, will be described as an internal countermeasure. Putting a resistor R into the power supply line 9 in the
図13は抵抗Rを増加させた時のチップ内のパッドPDから抵抗Rを通した箇所での電圧変動を示す。チップ内デカップリング容量Cd=1pFの場合である。電圧変動の最大、平均、最小をプロットしたものである。例えば10の時、電圧の平均は約3.21V、最小は2.96Vである。ティピカル電源電圧3.3Vであり、−10%で2.97Vであるので本ケースでは抵抗10は使用できない。
FIG. 13 shows the voltage fluctuation at the point where the resistor R is passed from the pad PD in the chip when the resistor R is increased. This is the case where the in-chip decoupling capacitance Cd = 1 pF. This is a plot of maximum, average, and minimum voltage fluctuations. For example, when the voltage is 10, the average voltage is about 3.21V and the minimum is 2.96V. Since the typical power supply voltage is 3.3V and -10% is 2.97V, the
図14は電流スペクトラムへの効果を解析した結果である。Cd=200pFでの例である。ほとんどの高調波(1次〜5次)で抵抗の増加と共に電流レベルが減少することがわかる。 FIG. 14 shows the result of analyzing the effect on the current spectrum. This is an example of Cd = 200pF. It can be seen that for most harmonics (1st to 5th), the current level decreases with increasing resistance.
(4−4)チップ内デカップリング容量と電源線抵抗の最適化
以上では、デカップリング容量Cdと電源線9に挿入される抵抗Rの効果を明確に示すために別々に解析した。対策として両方を使う場合は、それぞれの相乗効果を考慮する必要がある。図15にデカップリング容量Cdと抵抗Rの電圧降下(振幅の最小)への影響を示す。
(4-4) Optimization of In-Chip Decoupling Capacitance and Power Supply Line Resistance In the foregoing, separate analysis was performed to clearly show the effects of the decoupling capacitance Cd and the resistance R inserted into the power supply line 9. When both are used as countermeasures, it is necessary to consider their synergies. FIG. 15 shows the influence of the decoupling capacitance Cd and the resistance R on the voltage drop (minimum amplitude).
Cdが小さい場合は、チップ内の抵抗Rによって顕著に電圧降下が現れるが、Cdの増加と共に降下は抑制される。例えば、図13で示したようにCd=1pFでは10で2.97Vまで降下するのに対して、Cd=200pFでは3.16Vまでしか降下しない。図16に、電源線のPKG端子での電流スペクトラムの第3高調波のレベルを示す。チップ内の抵抗Rによって、電流利得は減少することがわかる。 When Cd is small, a significant voltage drop appears due to the resistance R in the chip, but the drop is suppressed as Cd increases. For example, as shown in FIG. 13, when Cd = 1pF, the voltage drops to 2.97V at 10 while it drops only to 3.16V at Cd = 200pF. FIG. 16 shows the level of the third harmonic of the current spectrum at the PKG terminal of the power supply line. It can be seen that the current gain is reduced by the resistance R in the chip.
チップ内のデカップリング容量Cdが小さいと、チップ3から発生する電流変化によって電源線9の電圧振幅が大きくなり、結果として電圧降下を招く。また、Cdの大きさによっては、重要な周波数(例えばFM帯域の周波数)への共振によって、EMIノイズと関係する電流利得を増加させる。更に、Cdを大きく取れば重要な周波数への共振は避けられ、電位は安定するが、チップ内Cdはチップ面積の増加(コスト増)を招く。電源線9に挿入される抵抗Rは小面積であり、チップ3から発生するノイズ(EMIノイズの元)を抑えるのに効果がある。
When the decoupling capacitance Cd in the chip is small, the voltage amplitude of the power supply line 9 is increased due to a current change generated from the
本発明による解析方法を用いることにより、電源線抵抗とデカップリング容量の最適な値を求めることができる。解析に用いた回路では数の抵抗と数百pFの容量が実用的なパラメータの範囲となる。例えば、5Ωで200pFの場合に、チップ内電源の電圧降下として振幅の最小は3.18V(平均3.28V)で、第3高調波の電流利得は、抵抗を入れなかった場合に比べ、約9dBA低減できる。 By using the analysis method according to the present invention, optimum values of the power supply line resistance and the decoupling capacitance can be obtained. In the circuit used for the analysis, the number of resistors and the capacitance of several hundreds pF are practical parameter ranges. For example, in the case of 5Ω at 200pF, the minimum amplitude of the voltage drop of the power supply in the chip is 3.18V (average 3.28V), and the current gain of the third harmonic is reduced by about 9dBA compared to the case without a resistor. it can.
以上のように、EMIノイズの発生源であるチップ3からのEMIノイズを抑えることは重要である。本実施形態においては、水晶発振回路を例として、チップ設計者のために、EMIノイズの発生源であるチップ3からのEMIノイズを解析する電磁障害ノイズ解析方法を提示した。今後、EMIノイズ対策はますます重要であり、本発明で示した解析方法と対策はチップ設計者にとって有効となるであろう。
As described above, it is important to suppress the EMI noise from the
1 PCB 2 PKG 3 チップ 4 水晶発振子
5 入出力回路 6 内部回路ブロック 7 ボンディングワイヤ
8 リード 9 電源線 10 接地線 11 NAND回路
12 インバータ 13 部品対策部(AVD) 14 相互インダクタンス
15 結合容量 16 電源
DESCRIPTION OF
Claims (5)
電源パッドと、この電源パッドに接続された電源線と、接地パッドと、この接地パッドに接続された接地線と、前記電源線と前記接地線の間に接続された回路と、前記電源線と前記接地線の間に接続されたデカップリング容量と、前記電源線に挿入された抵抗とを含むLSIチップ内の回路モデルを準備する第1のステップと、
ワークステーションが、前記回路モデルを用いて、前記デカップリング容量の値をパラメータとして、回路シミュレーションを実行して、前記電源パッドにおける電流及び電圧を取得する第2のステップと、
前記電源パッドにおける電流の波形を表わす情報をフーリエ変換することにより、電流スペクトラムを取得する第3のステップと、を備えることを特徴とする電磁障害ノイズ解析方法。 In an electromagnetic interference noise analysis method for analyzing electromagnetic interference noise generated by a circuit in an LSI chip,
A power supply pad, and a power supply line connected to the power supply pad, a ground pad, a ground line connected to the ground pad, and a circuit connected between said ground line and said power line, said power line A first step of preparing a circuit model in an LSI chip including a decoupling capacitor connected between the ground lines and a resistor inserted in the power line ;
A second step in which the workstation executes a circuit simulation using the circuit model and the value of the decoupling capacitance as a parameter to obtain a current and a voltage in the power supply pad ;
And a third step of acquiring a current spectrum by Fourier-transforming information representing a current waveform in the power supply pad .
前記抵抗を通した前記電源線の箇所における電流の波形を表わす情報をフーリエ変換することにより、第2の電流スペクトラムを取得する第6のステップと、を備えることを特徴とする請求項1又は2に記載の電磁障害ノイズ解析方法。 A fifth step in which the workstation uses the circuit model to execute a circuit simulation using the resistance value as a parameter to obtain a current and a voltage at a location of the power line through the resistor;
6. A sixth step of obtaining a second current spectrum by performing Fourier transform on information representing a waveform of a current at the position of the power supply line passing through the resistor. Electromagnetic interference noise analysis method described in 1.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007064619A JP4966697B2 (en) | 2007-03-14 | 2007-03-14 | Electromagnetic interference noise analysis method and semiconductor integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007064619A JP4966697B2 (en) | 2007-03-14 | 2007-03-14 | Electromagnetic interference noise analysis method and semiconductor integrated circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008225962A JP2008225962A (en) | 2008-09-25 |
JP4966697B2 true JP4966697B2 (en) | 2012-07-04 |
Family
ID=39844488
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007064619A Expired - Fee Related JP4966697B2 (en) | 2007-03-14 | 2007-03-14 | Electromagnetic interference noise analysis method and semiconductor integrated circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4966697B2 (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107247210A (en) * | 2017-08-11 | 2017-10-13 | 安徽江淮汽车集团股份有限公司 | A kind of vehicle EMC earth faults investigate method and system |
CN113536719B (en) * | 2020-04-13 | 2023-10-13 | 联合汽车电子有限公司 | PCB simulation circuit and PCB simulation circuit analysis method |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002304434A (en) * | 2001-04-06 | 2002-10-18 | Nec Corp | Generating method, device and program for semiconductor integrated circuit power supply model for emi simulation |
JP2005165871A (en) * | 2003-12-04 | 2005-06-23 | Denso Corp | Noise analysis method of semiconductor integrated circuit, noise analyzer and program |
JP4016005B2 (en) * | 2004-02-09 | 2007-12-05 | 松下電器産業株式会社 | Resistance value calculation method |
-
2007
- 2007-03-14 JP JP2007064619A patent/JP4966697B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2008225962A (en) | 2008-09-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7120893B2 (en) | System and method for evaluation of electric characteristics of printed-circuit boards | |
US6938231B2 (en) | Method and system for designing circuit layout | |
US20070057380A1 (en) | Method for designing semiconductor apparatus, system for aiding to design semiconductor apparatus, computer program product therefor and semiconductor package | |
JP4624415B2 (en) | Electronic equipment | |
CN101533426B (en) | Power supply noise analysis method, system and program for electronic circuit board | |
US9536033B2 (en) | Board design method and board design device | |
CN108694262A (en) | A kind of decoupling capacitor optimization method and device | |
US8935644B2 (en) | Printed substrate design system, and printed substrate design method | |
US20090228845A1 (en) | Method, design program and design system for semiconductor device | |
US6875920B2 (en) | Semiconductor device and design support method of electronic device using the same | |
JP4966697B2 (en) | Electromagnetic interference noise analysis method and semiconductor integrated circuit | |
JP2001175702A (en) | Method for designing circuit | |
JP5304460B2 (en) | Printed wiring board power circuit design apparatus, printed wiring board power circuit design method and program | |
JP6252494B2 (en) | Design support apparatus, design support method, and program | |
JP4453433B2 (en) | Bypass capacitor arrangement information acquisition apparatus and method | |
Ko et al. | Practical approach to power integrity‐driven design process for power‐delivery networks | |
Li et al. | Development and validation of a microcontroller model for EMC | |
Leca et al. | EMI modeling of a 32-bit microcontroller | |
Uematsu et al. | Chip-package-PCB co-simulation for power integrity design at the early design stage | |
US10621387B2 (en) | On-die decoupling capacitor area optimization | |
He et al. | Study of package EMI reduction for GHz microprocessors | |
Leca et al. | EMI Modeling of a 32-bit Microcontroller in Wait Mode | |
JP5645855B2 (en) | Fabrication method of printed circuit board | |
Adachi | Power noise analysis of large-scale printed circuit boards | |
Lee et al. | Innovative early stage CPS (Chip-Package-System) co-design methodology |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100225 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20110531 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20110602 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110913 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110922 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111128 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120321 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120402 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150406 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150406 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150406 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |