JP4963364B2 - Manufacturing method of semiconductor device - Google Patents

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Description

本発明は、第１半導体層上に第２半導体層を配置する工程を含む半導体装置の製造方法に関し、特には、第２半導体層を形成する時にステッパーマスクを用いることなく、第２半導体層を第１半導体層の上側であって、第１半導体層の外縁よりも内側に配置することができる半導体装置の製造方法に関する。   The present invention relates to a method of manufacturing a semiconductor device including a step of disposing a second semiconductor layer on a first semiconductor layer, and in particular, without forming a second semiconductor layer without using a stepper mask when forming the second semiconductor layer. The present invention relates to a method of manufacturing a semiconductor device that can be disposed on an upper side of a first semiconductor layer and inside an outer edge of the first semiconductor layer.

詳細には、本発明は、第２半導体層を形成する時にステッパーマスクを用いることなく、約２．０μｍの幅を有する第２半導体層を、約２．５μｍの幅を有する第１半導体層の外縁よりも内側に配置することができる半導体装置の製造方法に関する。   In detail, the present invention provides a second semiconductor layer having a width of about 2.0 μm and a first semiconductor layer having a width of about 2.5 μm without using a stepper mask when forming the second semiconductor layer. The present invention relates to a method for manufacturing a semiconductor device that can be disposed inside an outer edge.

従来から、第１半導体層上に第２半導体層が配置された半導体装置が知られている。この種の半導体装置の例としては、例えば特公昭６０−１３３１０号公報、特開平３−２１９６４０号公報、特開平９−１３５０２０号公報などに記載されたものがある。   Conventionally, a semiconductor device in which a second semiconductor layer is disposed on a first semiconductor layer is known. Examples of this type of semiconductor device include those described in Japanese Patent Publication No. 60-13310, Japanese Patent Laid-Open No. 3-219640, Japanese Patent Laid-Open No. 9-135020, and the like.

特公昭６０−１３３１０号公報の図５に記載された半導体装置では、第１半導体層としてのＰ形ベース層上に、第２半導体層としてのｎ＋形エミッタ領域が配置されている。詳細には、特公昭６０−１３３１０号公報の図５に記載された半導体装置では、第２半導体層としてのｎ＋形エミッタ領域が、第１半導体層としてのＰ形ベース層の上側であって、第１半導体層としてのＰ形ベース層の外縁よりも内側に配置されている。   In the semiconductor device shown in FIG. 5 of Japanese Patent Publication No. 60-13310, an n + -type emitter region as a second semiconductor layer is arranged on a P-type base layer as a first semiconductor layer. Specifically, in the semiconductor device described in FIG. 5 of Japanese Patent Publication No. 60-13310, the n + -type emitter region as the second semiconductor layer is above the P-type base layer as the first semiconductor layer, It arrange | positions inside the outer edge of the P-type base layer as a 1st semiconductor layer.

ところで、特公昭６０−１３３１０号公報には、第２半導体層としてのｎ＋形エミッタ領域を第１半導体層としてのＰ形ベース層の上側であって第１半導体層としてのＰ形ベース層の外縁よりも内側に配置するための方法について詳細に記載されていない。   In Japanese Patent Publication No. 60-13310, the n + -type emitter region as the second semiconductor layer is located above the P-type base layer as the first semiconductor layer and the outer edge of the P-type base layer as the first semiconductor layer. It does not describe in detail how to place it inside.

また、特開平３−２１９６４０号公報に記載された半導体装置では、第１半導体層としてのｐ−型ベース領域上に、第２半導体層としてのｎ＋型エミッタ領域が配置されている。詳細には、特開平３−２１９６４０号公報に記載された半導体装置では、第１半導体層としてのｐ−型ベース領域の表層における略中央部分に、第２半導体層としてのｎ＋型エミッタ領域が配置されている。その結果、特開平３−２１９６４０号公報に記載された半導体装置では、第２半導体層としてのｎ＋型エミッタ領域が、第１半導体層としてのｐ−型ベース領域の上側であって、第１半導体層としてのｐ−型ベース領域の外縁よりも内側に配置されている。   Further, in the semiconductor device described in Japanese Patent Laid-Open No. 3-219640, an n + -type emitter region as a second semiconductor layer is disposed on a p − -type base region as a first semiconductor layer. Specifically, in the semiconductor device described in Japanese Patent Application Laid-Open No. 3-219640, an n + -type emitter region as a second semiconductor layer is arranged at a substantially central portion of the surface layer of the p − -type base region as the first semiconductor layer. Has been. As a result, in the semiconductor device described in JP-A-3-219640, the n + -type emitter region as the second semiconductor layer is above the p − -type base region as the first semiconductor layer, and the first semiconductor It arrange | positions inside the outer edge of the p-type base area | region as a layer.

ところで、特開平３−２１９６４０号公報にも、第２半導体層としてのｎ＋型エミッタ領域を第１半導体層としてのｐ−型ベース層の上側であって第１半導体層としてのｐ−型ベース層の外縁よりも内側に配置するための方法について詳細に記載されていない。   By the way, Japanese Patent Application Laid-Open No. 3-219640 also discloses an n + -type emitter region as a second semiconductor layer above a p--type base layer as a first semiconductor layer and a p--type base layer as a first semiconductor layer. There is no detailed description of the method for placing the inner side of the outer edge.

更に、特開平９−１３５０２０号公報に記載された半導体装置では、第１半導体層としてのｐ形低抵抗領域上に、第２半導体層としてのｎ形カソード領域が配置されている。詳細には、特開平９−１３５０２０号公報に記載された半導体装置の製造方法では、第１半導体層としてのｐ形低抵抗領域がホウ素の選択拡散法によって形成され、次いで、第２半導体層としてのｎ形カソード領域がリンまたはヒ素の選択拡散法によって形成されている。   Furthermore, in the semiconductor device described in Japanese Patent Application Laid-Open No. 9-135020, an n-type cathode region as a second semiconductor layer is disposed on a p-type low resistance region as a first semiconductor layer. Specifically, in the method of manufacturing a semiconductor device described in Japanese Patent Application Laid-Open No. 9-135020, a p-type low resistance region as a first semiconductor layer is formed by a selective diffusion method of boron, and then as a second semiconductor layer. The n-type cathode region is formed by selective diffusion of phosphorus or arsenic.

ところで、特開平９−１３５０２０号公報に記載された半導体装置では、第１半導体層としてのｐ形低抵抗領域上に、第２半導体層としてのｎ形カソード領域が配置されているものの、第２半導体層としてのｎ形カソード領域が、第１半導体層としてのｐ形低抵抗領域の外縁よりも外側にはみ出してしまっている。   By the way, in the semiconductor device described in Japanese Patent Laid-Open No. 9-135202, the n-type cathode region as the second semiconductor layer is disposed on the p-type low resistance region as the first semiconductor layer. The n-type cathode region as the semiconductor layer protrudes outside the outer edge of the p-type low resistance region as the first semiconductor layer.

一方、上述したように、特公昭６０−１３３１０号公報の図５に記載された半導体装置では、第２半導体層としてのｎ＋形エミッタ領域が、第１半導体層としてのＰ形ベース層の外縁よりも内側に配置され、また、特開平３−２１９６４０号公報に記載された半導体装置では、第２半導体層としてのｎ＋型エミッタ領域が、第１半導体層としてのｐ−型ベース領域の外縁よりも内側に配置されているが、仮に第１半導体層の幅を例えば２．５μｍのような非常に小さい値に設定しなければならない場合には、第１半導体層の外縁よりも外側にはみ出すことなく、第２半導体層を第１半導体層の外縁よりも内側に配置するのが、非常に難しくなる。   On the other hand, as described above, in the semiconductor device described in FIG. 5 of Japanese Patent Publication No. 60-13310, the n + -type emitter region as the second semiconductor layer has an outer edge of the P-type base layer as the first semiconductor layer. In the semiconductor device described in JP-A-3-219640, the n + -type emitter region as the second semiconductor layer is more than the outer edge of the p--type base region as the first semiconductor layer. Although it is arranged on the inner side, if the width of the first semiconductor layer has to be set to a very small value such as 2.5 μm, it does not protrude beyond the outer edge of the first semiconductor layer. It is very difficult to dispose the second semiconductor layer inside the outer edge of the first semiconductor layer.

そこで、従来においては、第１半導体層に対して第２半導体層を高精度に位置合わせして第２半導体層を形成しなければならない場合に、一般に、ステッパーマスクが用いられていた。   Therefore, conventionally, a stepper mask is generally used when the second semiconductor layer has to be formed by aligning the second semiconductor layer with high accuracy with respect to the first semiconductor layer.

ところが、第１半導体層上に第２半導体層を形成するためにステッパーマスクが用いられる場合には、ステッパーマスクを位置合わせするためのアライメントターゲットを半導体チップ上、あるいは、隣接する半導体チップの間のスクライブライン上に設けなければならなくなる。つまり、アライメントターゲットを設けてステッパーマスクを位置合わせする工程が増加してしまい、その結果、半導体装置の製造コストが嵩んでしまう。   However, when a stepper mask is used to form the second semiconductor layer on the first semiconductor layer, an alignment target for aligning the stepper mask is provided on the semiconductor chip or between adjacent semiconductor chips. It must be provided on the scribe line. That is, the number of steps for aligning the stepper mask by providing the alignment target increases, and as a result, the manufacturing cost of the semiconductor device increases.

更に、アライメントターゲットを半導体チップ上、あるいは、隣接する半導体チップの間のスクライブライン上に設けると、最終的に製品として製造される半導体チップの数が減少してしまい、その結果、半導体装置の製造コストが嵩んでしまう。   Furthermore, if the alignment target is provided on a semiconductor chip or on a scribe line between adjacent semiconductor chips, the number of semiconductor chips finally manufactured as a product is reduced, and as a result, the manufacture of a semiconductor device is performed. Cost increases.

つまり、第２半導体層を形成する時にステッパーマスクを用いることにより、第２半導体層を第１半導体層の外縁よりも内側に配置しようとすると、半導体装置の製造コストが嵩んでしまう。   That is, by using a stepper mask when forming the second semiconductor layer, if the second semiconductor layer is arranged inside the outer edge of the first semiconductor layer, the manufacturing cost of the semiconductor device increases.

特公昭６０−１３３１０号公報Japanese Patent Publication No. 60-13310 特開平３−２１９６４０号公報JP-A-3-219640 特開平９−１３５０２０号公報Japanese Patent Laid-Open No. 9-1352020

前記問題点に鑑み、本発明は、第２半導体層を形成する時にステッパーマスクを用いることなく、第２半導体層を第１半導体層の上側であって、第１半導体層の外縁よりも内側に配置することができる半導体装置の製造方法を提供することを目的とする。   In view of the above problems, the present invention provides a second semiconductor layer on the upper side of the first semiconductor layer and on the inner side of the outer edge of the first semiconductor layer without using a stepper mask when forming the second semiconductor layer. It is an object of the present invention to provide a method for manufacturing a semiconductor device that can be arranged.

詳細には、本発明は、第２半導体層を形成する時にステッパーマスクを用いることなく、約２．０μｍの幅を有する第２半導体層を、約２．５μｍの幅を有する第１半導体層の外縁よりも内側に配置することができる半導体装置の製造方法を提供することを目的とする。   In detail, the present invention provides a second semiconductor layer having a width of about 2.0 μm and a first semiconductor layer having a width of about 2.5 μm without using a stepper mask when forming the second semiconductor layer. It is an object of the present invention to provide a method for manufacturing a semiconductor device that can be arranged inside an outer edge.

請求項１に記載の発明によれば、Ｎ＋層（２）上にＮ−層（１）を形成し、
次いで、Ｎ−層（１）上に酸化膜（３）を形成し、
次いで、Ｎ−層（１）上の酸化膜（３）に第１開口（３ａ）を形成し、
次いで、酸化膜（３）の第１開口（３ａ）を用いることによって、Ｐ−層（５）をＮ−層（１）上に形成し、
Ｐ−層（５）を形成するためのボロンのドライブインが行われる時に、酸化膜（３）の第１開口（３ａ）のうち、Ｎ−層（１）と接する部分に新たな酸化膜（３ｂ）が形成され、
次いで、Ｎ＋チャンネルストッパー領域（１０）を形成する時に用いられる第２開口（３ｃ）を酸化膜（３）に形成し、
次いで、酸化膜（３）の表面側の部分をガラス質に変質させるためのリンデポジションを行い、
リンデポジションが行われる時に、Ｎ−層（１）のうち、酸化膜（３）の第２開口（３ｃ）の下側の部分（１ａ）にリンが拡散し、
次いで、Ｐ−層（５）を形成する時に用いられた酸化膜（３）の第１開口（３ａ）と同じものを用いることによって、Ｐ−層（５）上にＰ＋層（７）を形成し、
Ｐ＋層（７）を形成する時の熱処理が、Ｐ−層（５）を形成する時の熱処理よりも弱くされ、
それにより、Ｐ＋層（７）がＰ−層（５）の外縁よりも内側に配置され、
Ｐ＋層（７）が形成される時に、酸化膜（３）の第２開口（３ｃ）を用いることによって、Ｎ＋チャンネルストッパー領域（１０）が形成されることを特徴とする半導体装置の製造方法が提供される。 According to the invention described in claim 1, the N− layer (1) is formed on the N + layer (2),
Next, an oxide film (3) is formed on the N− layer (1),
Next, a first opening (3a) is formed in the oxide film (3) on the N− layer (1),
Next, a P-layer (5) is formed on the N-layer (1) by using the first opening (3a) of the oxide film (3),
When the boron drive-in for forming the P-layer (5) is performed, a new oxide film (in the first opening (3a) of the oxide film (3) in contact with the N-layer (1) is formed. 3b) is formed,
Next, a second opening (3c) used in forming the N + channel stopper region (10) is formed in the oxide film (3).
Next, lindeposition is performed to change the surface side portion of the oxide film (3) to vitreous,
When lindeposition is performed, phosphorus diffuses into the portion (1a) below the second opening (3c) of the oxide film (3) in the N− layer (1),
Next, a P + layer (7) is formed on the P-layer (5) by using the same oxide film (3) as the first opening (3a) used when forming the P- layer (5). And
The heat treatment when forming the P + layer (7) is weaker than the heat treatment when forming the P− layer (5);
Thereby, the P + layer (7) is arranged inside the outer edge of the P- layer (5),
A method of manufacturing a semiconductor device, wherein an N + channel stopper region (10) is formed by using the second opening (3c) of the oxide film (3) when the P + layer (7) is formed. Provided.

請求項２に記載の発明によれば、新たな酸化膜（３ｂ）のうち、リンデポジション時にガラス質に変質しない部分をＰ＋層（７）形成前に厚さ１５００Å〜２０００Å残すことにより、Ｐ＋層（７）形成時に、リンを新たな酸化膜（３ｂ）よりも下側に拡散させることなく、ボロンのみを新たな酸化膜（３ｂ）よりも下側に拡散させることを特徴とする請求項１に記載の半導体装置の製造方法が提供される。 According to the second aspect of the present invention, by leaving a portion of the new oxide film (3b) that does not change to vitreous during Linde deposition to a thickness of 1500 mm to 2000 mm before forming the P + layer (7), the P + layer (7) At the time of formation, phosphorus is not diffused below the new oxide film (3b), but only boron is diffused below the new oxide film (3b). A method for manufacturing the semiconductor device described in 1) is provided.

請求項３に記載の発明によれば、一括露光方式によってレジスト膜（２０）に横縞状の開口（２０ａ）を形成することにより、Ｐ＋層（７）形成用の横縞状のレジストマスクを形成し、
次いで、Ｐ−層（５）を形成する時に用いられた酸化膜（３）の縦縞状の第１開口（３ａ）の一部を、横縞状のレジストマスクによってマスキングした状態でＰ＋層（７）を形成することにより、Ｐ−層（５）上にＰ＋層（７）が形成される部分と、Ｐ−層（５）上にＰ＋層（７）が形成されない部分とを半導体装置の縦方向に交互に配列し、
それにより、Ｐ−層（５）の最表面を概略梯子形状にし、Ｐ＋層（７）の深さをＰ−層（５）の深さよりも浅くすることを特徴とする請求項２に記載の半導体装置の製造方法が提供される。 According to the third aspect of the present invention, the horizontal stripe-shaped resist mask for forming the P + layer (7) is formed by forming the horizontal stripe-shaped opening (20a) in the resist film (20) by the collective exposure method. ,
Next, the P + layer (7) in a state where a part of the vertical stripe-shaped first openings (3a) of the oxide film (3) used when forming the P- layer (5) is masked by a horizontal stripe-shaped resist mask. Forming a portion where the P + layer (7) is formed on the P− layer (5) and a portion where the P + layer (7) is not formed on the P− layer (5). Alternately arranged
Thereby, the outermost surface of the P− layer (5) has a substantially ladder shape, and the depth of the P + layer (7) is shallower than the depth of the P− layer (5) . A method for manufacturing a semiconductor device is provided.

請求項１に記載の半導体装置の製造方法では、Ｐ−層を形成する時に用いられた酸化膜の開口と同じものが、Ｐ＋層を形成する時に用いられる。そのため、請求項１に記載の半導体装置の製造方法によれば、Ｐ＋層を形成する時にステッパーマスクを用いることなく、Ｐ−層上にＰ＋層を配置することができる。 In the method for manufacturing a semiconductor device according to claim 1 , the same opening as that of the oxide film used when forming the P− layer is used when forming the P + layer. Therefore, according to the method for manufacturing a semiconductor device of the first aspect , the P + layer can be disposed on the P− layer without using a stepper mask when forming the P + layer.

更に、請求項１に記載の半導体装置の製造方法では、Ｐ−層を形成するための熱処理よりも、Ｐ＋層を形成するための熱処理が弱くされている。そのため、請求項１に記載の半導体装置の製造方法によれば、Ｐ−層の外縁よりも外側にはみ出すことなく、Ｐ＋層をＰ−層の外縁よりも内側に配置することができる。 Furthermore, in the method for manufacturing a semiconductor device according to claim 1 , the heat treatment for forming the P + layer is weaker than the heat treatment for forming the P− layer. Therefore, according to the method for manufacturing a semiconductor device of the first aspect , the P + layer can be arranged on the inner side of the outer edge of the P− layer without protruding outside the outer edge of the P− layer.

すなわち、請求項１に記載の半導体装置の製造方法によれば、Ｐ＋層を形成する時にステッパーマスクを用いることなく、Ｐ＋層をＰ−層の上側であって、Ｐ−層の外縁よりも内側に配置することができる。 That is, according to the method for manufacturing a semiconductor device according to claim 1 , the P + layer is located above the P− layer and inside the outer edge of the P− layer without using a stepper mask when forming the P + layer. Can be arranged.

詳細には、請求項１に記載の半導体装置の製造方法によれば、Ｐ＋層を形成する時にステッパーマスクを用いることなく、約２．０μｍの幅を有するＰ＋層を、約２．５μｍの幅を有するＰ−層の外縁よりも内側に配置することができる。 Specifically, according to the method of manufacturing a semiconductor device according to claim 1 , a P + layer having a width of about 2.0 μm is formed with a width of about 2.5 μm without using a stepper mask when forming the P + layer. It can arrange | position inside the outer edge of P-layer which has these.

その結果、請求項１に記載の半導体装置の製造方法により製造された半導体装置では、Ｐ＋層がＰ−層の外縁よりも外側にはみ出している場合よりも、高電流領域における順電圧ＶＦを低減することができる。 As a result, in the semiconductor device manufactured by the method of manufacturing a semiconductor device according to claim 1 , the forward voltage VF in the high current region is reduced as compared with the case where the P + layer protrudes outside the outer edge of the P− layer. can do.

請求項１に記載の半導体装置の製造方法では、Ｐ−層を形成する時に用いられた酸化膜の開口に形成された新たな酸化膜に対してリンデポジションを行う工程が、Ｐ＋層を形成する工程の前に設けられている。 2. The method of manufacturing a semiconductor device according to claim 1 , wherein the step of performing the deposition on the new oxide film formed in the opening of the oxide film used when forming the P- layer forms the P + layer. It is provided before the process.

そのため、請求項１に記載の半導体装置の製造方法によれば、新たな酸化膜の膜厚を薄くした状態でＰ＋層を形成することができる。その結果、請求項１に記載の半導体装置の製造方法によれば、Ｐ−層を形成するための熱処理よりも弱い熱処理によってＰ＋層を形成することができる。換言すれば、請求項１に記載の半導体装置の製造方法によれば、Ｐ＋層がＰ−層の外縁よりも外側にはみ出してしまうのを確実に回避しつつ、Ｐ＋層を形成することができる。 Therefore, according to the method of manufacturing a semiconductor device according to claim 1, it is possible to form the P + layer while reducing the thickness of the new oxide film. As a result, according to the manufacturing method of the semiconductor device according to claim 1, it is possible to form the P + layer by a weak heat treatment than the heat treatment for forming the P- layer. In other words, according to the method for manufacturing a semiconductor device according to claim 1 , it is possible to form the P + layer while reliably avoiding the P + layer from protruding outside the outer edge of the P− layer. .

請求項２に記載の半導体装置の製造方法では、新たな酸化膜のうち、リンデポジション時にガラス質に変質しない部分が、Ｐ＋層形成前に厚さ１５００Å〜２０００Å残される。 In the method for manufacturing a semiconductor device according to the second aspect , a portion of the new oxide film that does not change to vitreous at the time of the deposition is left in a thickness of 1500 to 2000 mm before forming the P + layer.

そのため、請求項２に記載の半導体装置の製造方法によれば、Ｐ＋層形成時に、リンが新たな酸化膜よりも下側に拡散せしめられるのを回避しつつ、ボロンのみを新たな酸化膜よりも下側に拡散させることができる。つまり、請求項２に記載の半導体装置の製造方法によれば、リンの影響を回避しつつ、Ｐ−層上にＰ＋層を配置することができる。 Therefore, according to the method of manufacturing a semiconductor device according to claim 2 , only phosphorus is added from the new oxide film while avoiding that phosphorus is diffused below the new oxide film when forming the P + layer. Can also be diffused downward. That is, according to the manufacturing method of the semiconductor device according to claim 2, it is possible while avoiding the influence of phosphorus, placing the P + layer on the P- layer.

請求項３に記載の半導体装置の製造方法では、Ｐ−層を形成する時に用いられた酸化膜の開口の一部を、横縞状のレジストマスクによってマスキングした状態でＰ＋層を形成することにより、Ｐ−層上にＰ＋層が形成される部分と、Ｐ−層上にＰ＋層が形成されない部分とが、半導体装置の縦方向に交互に配列され、それにより、Ｐ−層の最表面が概略梯子形状にされ、Ｐ＋層の深さがＰ−層の深さよりも浅くされる。 In the method for manufacturing a semiconductor device according to claim 3 , by forming the P + layer in a state where a part of the opening of the oxide film used when forming the P− layer is masked by a horizontal stripe resist mask, The portion where the P + layer is formed on the P− layer and the portion where the P + layer is not formed on the P− layer are alternately arranged in the vertical direction of the semiconductor device, so that the outermost surface of the P− layer is approximately A ladder shape is used, and the depth of the P + layer is shallower than the depth of the P− layer.

換言すれば、請求項３に記載の半導体装置の製造方法では、Ｐ＋層がＰ−層の全面に形成されるのではなく、Ｐ＋層がＰ−層上に部分的に形成され、Ｐ＋層の深さがＰ−層の深さよりも浅くされる。 In other words, in the method of manufacturing the semiconductor device according to claim 3 , the P + layer is not formed on the entire surface of the P− layer, but the P + layer is partially formed on the P− layer. The depth is shallower than the depth of the P-layer.

そのため、請求項３に記載の半導体装置によれば、Ｐ型不純物量をなるべく微量に抑えつつ、Ｐ＋層の表面濃度を高くすることができ、それにより、Ｐ層のオーミックコンタクトを向上させることができる。 Therefore, according to the semiconductor device of the third aspect , it is possible to increase the surface concentration of the P + layer while suppressing the amount of P-type impurity as much as possible, thereby improving the ohmic contact of the P layer. it can.

請求項３に記載の半導体装置の製造方法では、一括露光方式によってレジスト膜に横縞状の開口を形成することにより、Ｐ＋層形成用の横縞状のレジストマスクが形成される。 According to a third aspect of the present invention, a horizontal stripe resist mask for forming a P + layer is formed by forming horizontal stripe openings in the resist film by a batch exposure method.

換言すれば、請求項３に記載の半導体装置の製造方法では、Ｐ＋層を形成する時にステッパーマスクが用いられるのではなく、一括露光方式によって形成されたレジストマスクが用いられる。 In other words, in the method for manufacturing a semiconductor device according to the third aspect , a stepper mask is not used when forming the P + layer, but a resist mask formed by a collective exposure method is used.

そのため、請求項３に記載の半導体装置によれば、Ｐ＋層形成時にステッパーマスクが用いられる場合よりも半導体装置の製造コストを抑制することができる。 Therefore, according to the semiconductor device of the third aspect , the manufacturing cost of the semiconductor device can be suppressed as compared with the case where the stepper mask is used when forming the P + layer.

本発明の半導体装置の製造方法の第１の実施形態を説明する前に、本発明に関連する発明の半導体装置の製造方法について説明する。   Before describing the first embodiment of the method for manufacturing a semiconductor device of the present invention, a method for manufacturing a semiconductor device of the invention related to the present invention will be described.

図１は本発明に関連する発明の半導体装置の製造方法により製造されるウエハーの概略的な断面図である。   FIG. 1 is a schematic cross-sectional view of a wafer manufactured by a method for manufacturing a semiconductor device according to the invention related to the present invention.

本発明に関連する発明の半導体装置の製造方法では、図１（Ａ）に示すように、まず最初に、Ａｓを２×１０１９／ｃｍ３含有するＮ＋層（Ｎ＋基板）２上に、Ｐ（リン）を５×１０１５／ｃｍ３〜７×１０１５／ｃｍ３含有するＮ−層１がエピタキシャル成長により形成される。次いで、Ｎ＋層２およびＮ−層１からなるウエハーが、酸化炉で酸化せしめられ、酸化膜（ＳｉＯ２）３が形成される。次いで、図１（Ｂ）に示すように、酸化膜３上にレジスト膜４が塗布される。 In the method of manufacturing a semiconductor device related to the present invention, as shown in FIG. 1A, first, P is formed on an N + layer (N + substrate) 2 containing As 2 × 10 19 / cm 3. N-layer 1 containing (phosphorus) at 5 × 10 15 / cm 3 to 7 × 10 15 / cm 3 is formed by epitaxial growth. Next, the wafer composed of the N + layer 2 and the N− layer 1 is oxidized in an oxidation furnace to form an oxide film (SiO 2 ) 3. Next, as shown in FIG. 1B, a resist film 4 is applied on the oxide film 3.

図２は図１（Ｂ）に示したウエハーの平面図などを示した図である。詳細には、図２（Ａ）は図１（Ｂ）に示したウエハーの平面図、図２（Ｂ）は図２（Ａ）に示した２４個のショットのうちの１個を拡大して示した図である。   FIG. 2 shows a plan view of the wafer shown in FIG. Specifically, FIG. 2A is a plan view of the wafer shown in FIG. 1B, and FIG. 2B is an enlarged view of one of the 24 shots shown in FIG. FIG.

本発明に関連する発明の半導体装置の製造方法では、図２（Ａ）に示すように、１個のウエハーから例えば２４個のショットが得られる。また、図２（Ｂ）に示すように、１個のショットから例えば９個の半導体チップが得られる。図２（Ｂ）において、１２は隣接する半導体チップの間に配置されたスクライブラインを示している。   In the method of manufacturing a semiconductor device related to the present invention, for example, 24 shots can be obtained from one wafer as shown in FIG. In addition, as shown in FIG. 2B, for example, nine semiconductor chips are obtained from one shot. In FIG. 2B, reference numeral 12 denotes a scribe line arranged between adjacent semiconductor chips.

図３は図２（Ｂ）に示した半導体チップの拡大図である。   FIG. 3 is an enlarged view of the semiconductor chip shown in FIG.

本発明に関連する発明の半導体装置の製造方法では、図３に示すように、レジスト膜４（図１（Ｂ）参照）の一部を除去することによって、開口４ａが形成され、酸化膜３の一部が露出せしめられる。詳細には、ステッパーマスク（図示せず）を用いることによって、レジスト膜４のうち、開口４ａの部分が露光せしめられ、フォトリソグラフィー技術によって、その開口４ａの部分のレジスト膜４が除去される。その結果、開口４ａが形成され、酸化膜３の一部が露出せしめられる。   In the method of manufacturing a semiconductor device related to the present invention, as shown in FIG. 3, by removing part of the resist film 4 (see FIG. 1B), an opening 4a is formed, and the oxide film 3 is formed. A part of is exposed. Specifically, by using a stepper mask (not shown), the portion of the opening 4a in the resist film 4 is exposed, and the resist film 4 in the portion of the opening 4a is removed by photolithography. As a result, an opening 4a is formed and a part of the oxide film 3 is exposed.

図４および図５は図３に示した半導体チップの断面図である。   4 and 5 are cross-sectional views of the semiconductor chip shown in FIG.

本発明に関連する発明の半導体装置の製造方法では、図４（Ａ）に示すように、次いで、塩素系ガスまたはフッ素系ガスを用いたガスエッチングによって、酸化膜３のうち、開口４ａの下側に位置する部分が除去され、その結果、酸化膜３に開口３ａが形成される。次いで、図４（Ｂ）に示すように、レジスト膜４が剥離され、ドーズ量１×１０１３／ｃｍ２〜５×１０１３／ｃｍ２、７０ｋｅＶの条件でボロン（Ｂ）がイオン注入される。 In the method for manufacturing a semiconductor device according to the invention related to the present invention, as shown in FIG. 4 (A), next, under the opening 4a in the oxide film 3 by gas etching using a chlorine-based gas or a fluorine-based gas. The portion located on the side is removed, and as a result, an opening 3 a is formed in the oxide film 3. Next, as shown in FIG. 4B, the resist film 4 is peeled off, and boron (B) is ion-implanted under the conditions of a dose of 1 × 10 13 / cm 2 to 5 × 10 13 / cm 2 and 70 keV. .

次いで、本発明に関連する発明の半導体装置の製造方法では、ドライブインおよび後酸化が行われ、ボロンが熱拡散せしめられる。その結果、図５（Ａ）に示すように、Ｐ−層（Ｐ−領域）５が形成される。尚、ドライブインが行われる時に、酸化膜３の開口３ａのうち、Ｎ−層１と接する部分に数十Å〜数百Åの厚さの新たな酸化膜３ｂが形成され、次いで、後酸化が行われる時に、その新たな酸化膜３ｂの厚さＴ１が３０００Å〜５０００Åになる。   Next, in the method of manufacturing a semiconductor device related to the present invention, drive-in and post-oxidation are performed, and boron is thermally diffused. As a result, a P-layer (P-region) 5 is formed as shown in FIG. When drive-in is performed, a new oxide film 3b having a thickness of several tens to several hundreds of inches is formed in a portion of the opening 3a of the oxide film 3 in contact with the N-layer 1, and then post-oxidation is performed. Is performed, the thickness T1 of the new oxide film 3b becomes 3000 to 5000 mm.

次いで、本発明に関連する発明の半導体装置の製造方法では、図５（Ｂ）に示すように、酸化膜３上にレジスト膜６が塗布される。   Next, in the method of manufacturing a semiconductor device related to the present invention, a resist film 6 is applied on the oxide film 3 as shown in FIG.

図６は図５（Ｂ）に示したレジスト膜６の一部が除去された状態を示した図である。詳細には、図６（Ａ）はレジスト膜６の一部が除去された状態を示した半導体チップの平面図、図６（Ｂ）は図６（Ａ）のＡ−Ａ断面図である。   FIG. 6 is a view showing a state where a part of the resist film 6 shown in FIG. 5B is removed. Specifically, FIG. 6A is a plan view of the semiconductor chip showing a state in which a part of the resist film 6 has been removed, and FIG. 6B is a cross-sectional view taken along line AA of FIG.

次いで、本発明に関連する発明の半導体装置の製造方法では、図６（Ａ）および図６（Ｂ）に示すように、レジスト膜６の一部を除去することによって開口６ａが形成され、新たな酸化膜３ｂの一部が露出せしめられる。詳細には、ステッパーマスク（図示せず）を用いることによって、レジスト膜６のうち、開口６ａの部分が露光せしめられ、フォトリソグラフィー技術によって、その開口６ａの部分のレジスト膜６が除去される。その結果、開口６ａが形成され、新たな酸化膜３ｂの一部が露出せしめられる。   Next, in the method of manufacturing a semiconductor device related to the present invention, as shown in FIGS. 6A and 6B, a part of the resist film 6 is removed to form an opening 6a. A part of the oxide film 3b is exposed. Specifically, by using a stepper mask (not shown), a portion of the opening 6a in the resist film 6 is exposed, and the resist film 6 in the portion of the opening 6a is removed by photolithography. As a result, an opening 6a is formed, and a part of the new oxide film 3b is exposed.

詳細には、本発明に関連する発明の半導体装置の製造方法では、ステッパーマスク（図示せず）を用いることによって、開口６ａの部分が露光せしめられる時に、図２（Ｂ）に示した９個の半導体チップのうち、右列上段の半導体チップおよび左列下段の半導体チップがアライメントターゲットとして用いられる。あるいは、右列上段の半導体チップと右列中段の半導体チップとの間のスクライブライン１２上の点、および、左列下段の半導体チップと左列中段の半導体チップとの間のスクライブライン１２上の点が、アライメントターゲットとして用いられる。   Specifically, in the method of manufacturing a semiconductor device according to the invention related to the present invention, when the portion of the opening 6a is exposed by using a stepper mask (not shown), the nine shown in FIG. Among the semiconductor chips, the upper right semiconductor chip and the lower left semiconductor chip are used as alignment targets. Alternatively, a point on the scribe line 12 between the upper right semiconductor chip and the right middle semiconductor chip, and a scribe line 12 between the lower left semiconductor chip and the left middle semiconductor chip. A point is used as an alignment target.

次いで、本発明に関連する発明の半導体装置の製造方法では、図６（Ｂ）に示すように、ドーズ量５×１０１４／ｃｍ２〜１×１０１５／ｃｍ２、４０ｋｅＶ〜７０ｋｅＶ、新たな酸化膜３ｂの膜厚３０００Å〜５０００Åの条件でボロン（Ｂ）がイオン注入される。 Next, in the method for manufacturing a semiconductor device according to the present invention, as shown in FIG. 6B, a dose amount of 5 × 10 14 / cm 2 to 1 × 10 15 / cm 2 , 40 keV to 70 keV, Boron (B) is ion-implanted under the condition of a thickness of 3000 to 5000 mm of the oxide film 3b.

図７〜図９は図６に示した半導体チップの断面図である。   7 to 9 are cross-sectional views of the semiconductor chip shown in FIG.

次いで、本発明に関連する発明の半導体装置の製造方法では、図７（Ａ）に示すように、レジスト膜６（図６（Ｂ）参照）が剥離され、１０００℃、６０分の条件でドライブインが行われる。その結果、Ｐ＋層（Ｐ＋領域）７がＰ−層５上に形成されるものの、そのＰ＋層７は、殆ど熱拡散せしめられない。それゆえ、Ｐ＋層７は、Ｐ−層５の外縁よりも外側にはみ出すことなく、Ｐ−層５の外縁よりも内側に配置される。また、ドライブインが行われる時に、結晶欠陥が修復される。   Next, in the method of manufacturing a semiconductor device related to the present invention, as shown in FIG. 7A, the resist film 6 (see FIG. 6B) is peeled off, and the drive is performed at 1000 ° C. for 60 minutes. In is performed. As a result, although the P + layer (P + region) 7 is formed on the P− layer 5, the P + layer 7 is hardly thermally diffused. Therefore, the P + layer 7 is disposed outside the outer edge of the P− layer 5 without protruding outside the outer edge of the P− layer 5. Also, crystal defects are repaired when drive-in is performed.

次いで、本発明に関連する発明の半導体装置の製造方法では、図７（Ｂ）に示すように、酸化膜３上にレジスト膜８が塗布される。   Next, in the method of manufacturing a semiconductor device related to the present invention, a resist film 8 is applied on the oxide film 3 as shown in FIG.

次いで、本発明に関連する発明の半導体装置の製造方法では、図８（Ａ）に示すように、レジスト膜８の一部を除去することによって開口８ａが形成され、酸化膜３の一部が露出せしめられる。詳細には、一括露光を用いることによって、レジスト膜８のうち、開口８ａの部分が露光せしめられ、フォトリソグラフィー技術によって、その開口８ａの部分のレジスト膜８が除去される。その結果、開口８ａが形成され、酸化膜３の一部が露出せしめられる。   Next, in the method of manufacturing a semiconductor device related to the present invention, as shown in FIG. 8A, an opening 8a is formed by removing a part of the resist film 8, and a part of the oxide film 3 is formed. Exposed. Specifically, by using batch exposure, a portion of the opening 8a in the resist film 8 is exposed, and the resist film 8 in the portion of the opening 8a is removed by photolithography. As a result, an opening 8a is formed and a part of the oxide film 3 is exposed.

次いで、本発明に関連する発明の半導体装置の製造方法では、図８（Ａ）に示すように、フッ酸を用いたウエットエッチングによって、酸化膜３のうち、開口８ａの下側に位置する部分が除去され、その結果、酸化膜３に開口３ｃが形成される。   Next, in the method of manufacturing a semiconductor device according to the invention related to the present invention, as shown in FIG. 8A, a portion of the oxide film 3 positioned below the opening 8a by wet etching using hydrofluoric acid. As a result, an opening 3 c is formed in the oxide film 3.

次いで、本発明に関連する発明の半導体装置の製造方法では、図８（Ｂ）に示すように、レジスト膜８（図８（Ａ）参照）が剥離され、リンデポジションが行われる。その結果、酸化膜３のうち、図８（Ｂ）中の破線で囲まれている上側（表面側）の部分がガラス質（リンシリケイドガラス）に変質する。詳細には、新たな酸化膜３ｂのうち、ガラス質（リンシリケイドガラス）に変質しない部分の厚さＴ２が１５００Å〜２０００Åになる。また、酸化膜３の下側のＮ−層１はリンの影響を受けないが、Ｎ−層１のうち、酸化膜３の開口３ｃの下側の部分１ａにはリンが拡散する。   Next, in the method for manufacturing a semiconductor device according to the invention related to the present invention, as shown in FIG. 8B, the resist film 8 (see FIG. 8A) is peeled off and the deposition is performed. As a result, in the oxide film 3, the upper (front side) portion surrounded by the broken line in FIG. 8B is changed to vitreous (phosphosilicate glass). Specifically, the thickness T2 of the portion of the new oxide film 3b that does not change to vitreous (phosphorus silicate glass) becomes 1500 to 2000 mm. In addition, the N − layer 1 below the oxide film 3 is not affected by phosphorus, but phosphorus diffuses into the portion 1 a below the opening 3 c of the oxide film 3 in the N − layer 1.

酸化膜３のうち、図８（Ｂ）中の破線で囲まれている上側（表面側）の部分のリンシリケイドガラスは、導電性が高く、アノードとカソードとの間をショートさせるパスを形成するおそれがあるため、本発明に関連する発明の半導体装置の製造方法では、次いで、そのリンシリケイドガラスが、フッ酸系のエッチング液によって除去される。また、そのフッ酸系のエッチング液によって、リンが拡散した部分１ａの上側に堆積したリン（図示せず）も除去される。その時、Ｎ−層１のうち、酸化膜３の開口３ｃの下側の部分１ａに拡散したリンは、そのまま残される。   Of the oxide film 3, the upper (surface side) portion of the phosphor silicate glass surrounded by a broken line in FIG. 8B has high conductivity and forms a path for short-circuiting between the anode and the cathode. Therefore, in the method for manufacturing a semiconductor device according to the invention related to the present invention, the phosphosilicate glass is then removed with a hydrofluoric acid-based etching solution. Further, phosphorus (not shown) deposited on the upper side of the portion 1a where phosphorus is diffused is also removed by the hydrofluoric acid-based etching solution. At that time, phosphorus diffused in the portion 1a below the opening 3c of the oxide film 3 in the N− layer 1 is left as it is.

次いで、本発明に関連する発明の半導体装置の製造方法では、図９（Ａ）に示すように、９００℃、４０分の条件でドライブインが行われる。その結果、Ｎ＋チャンネルストッパー領域１０が形成される。   Next, in the method of manufacturing a semiconductor device related to the present invention, as shown in FIG. 9A, drive-in is performed at 900 ° C. for 40 minutes. As a result, an N + channel stopper region 10 is formed.

次いで、本発明に関連する発明の半導体装置の製造方法では、図９（Ｂ）に示すように、フォトリソグラフィー技術によって、アクティブエリア１１の酸化膜３（図９（Ａ）参照）およびスクライブライン１２の酸化膜３（図９（Ａ）参照）が除去される。次いで、蒸着によって、アノード側の電極金属１３およびカソード側の電極金属１４が被着される。詳細には、アノード側の電極金属１３はＮ−層１とショットキー接合し、カソード側の電極金属１４はＮ＋層２とオーミックコンタクトする。次いで、スクライブライン１２においてウエハー（図２（Ａ）参照）が切断され、図９（Ｂ）に示すような半導体チップが得られる。   Next, in the method of manufacturing a semiconductor device related to the present invention, as shown in FIG. 9B, the oxide film 3 (see FIG. 9A) and the scribe line 12 in the active area 11 are formed by photolithography. The oxide film 3 (see FIG. 9A) is removed. Next, the electrode metal 13 on the anode side and the electrode metal 14 on the cathode side are deposited by vapor deposition. Specifically, the electrode metal 13 on the anode side is in Schottky junction with the N− layer 1, and the electrode metal 14 on the cathode side is in ohmic contact with the N + layer 2. Next, the wafer (see FIG. 2A) is cut at the scribe line 12, and a semiconductor chip as shown in FIG. 9B is obtained.

上述したように、本発明に関連する発明の半導体装置の製造方法では、Ｐ−層５を形成する時に酸化膜３の開口３ａが用いられ（図４（Ｂ）および図５（Ａ）参照）、Ｐ＋層７を形成する時にレジスト膜６の開口６ａが用いられる（図６（Ｂ）および図７（Ａ）参照）。詳細には、本発明に関連する発明の半導体装置の製造方法では、酸化膜３の開口３ａを形成する時にステッパーマスクが用いられ（図３および図４（Ａ）参照）、レジスト膜６の開口６ａを形成する時にも、ステッパーマスクが用いられる（図６（Ａ）および図６（Ｂ）参照）。   As described above, in the method of manufacturing a semiconductor device related to the present invention, the opening 3a of the oxide film 3 is used when forming the P− layer 5 (see FIGS. 4B and 5A). The opening 6a of the resist film 6 is used when forming the P + layer 7 (see FIGS. 6B and 7A). More specifically, in the method for manufacturing a semiconductor device according to the present invention, a stepper mask is used when forming the opening 3a of the oxide film 3 (see FIGS. 3 and 4A), and the opening of the resist film 6 is formed. A stepper mask is also used when forming 6a (see FIGS. 6A and 6B).

換言すれば、本発明に関連する発明の半導体装置の製造方法では、Ｐ−層５上にＰ＋層７層を配置するためにステッパーマスクが２回用いられる。そのため、本発明に関連する発明の半導体装置の製造方法では、２回目にステッパーマスクが用いられる時に、１回目に用いられたステッパーマスクに対して位置合わせするためのアライメントターゲットを半導体チップ上、あるいは、隣接する半導体チップの間のスクライブライン１２上に設けなければならない。つまり、本発明に関連する発明の半導体装置の製造方法では、ステッパーマスクが１回しか用いられない場合よりも、アライメントターゲットを設けてステッパーマスクを正確に位置合わせする工程が増加してしまい、その結果、半導体装置の製造コストが嵩んでしまう。   In other words, in the method of manufacturing a semiconductor device according to the invention related to the present invention, the stepper mask is used twice in order to dispose the P + layer 7 on the P− layer 5. Therefore, in the method of manufacturing a semiconductor device according to the invention related to the present invention, when the stepper mask is used for the second time, an alignment target for alignment with the stepper mask used for the first time is provided on the semiconductor chip, or , It must be provided on the scribe line 12 between adjacent semiconductor chips. That is, in the method of manufacturing a semiconductor device related to the present invention, the step of providing an alignment target and accurately aligning the stepper mask is increased compared to the case where the stepper mask is used only once. As a result, the manufacturing cost of the semiconductor device increases.

更に、本発明に関連する発明の半導体装置の製造方法では、２回目にステッパーマスクが用いられる時に、アライメントターゲットを半導体チップ上、あるいは、隣接する半導体チップの間のスクライブライン１２上に設けるのに伴って、最終的に製品として製造される半導体チップの数が減少し、結果として、半導体装置の製造コストが嵩んでしまうおそれがある。   Further, in the method of manufacturing a semiconductor device related to the present invention, when the stepper mask is used for the second time, the alignment target is provided on the semiconductor chip or on the scribe line 12 between adjacent semiconductor chips. As a result, the number of semiconductor chips that are finally manufactured as a product decreases, and as a result, the manufacturing cost of the semiconductor device may increase.

後述する本発明の半導体装置の製造方法では、これらの問題点を解決することが図られている。以下、本発明の半導体装置の製造方法の第１の実施形態について説明する。   In the manufacturing method of the semiconductor device of the present invention described later, it is intended to solve these problems. A semiconductor device manufacturing method according to a first embodiment of the present invention will be described below.

図１０は第１の実施形態の半導体装置の製造方法により製造されるウエハーの概略的な断面図である。   FIG. 10 is a schematic cross-sectional view of a wafer manufactured by the semiconductor device manufacturing method of the first embodiment.

第１の実施形態の半導体装置の製造方法では、図１０（Ａ）に示すように、まず最初に、Ａｓを２×１０１９／ｃｍ３含有するＮ＋層（Ｎ＋基板）２上に、Ｐ（リン）を５×１０１５／ｃｍ３〜７×１０１５／ｃｍ３含有するＮ−層１がエピタキシャル成長により形成される。次いで、Ｎ＋層２およびＮ−層１からなるウエハーが、酸化炉で酸化せしめられ、酸化膜（ＳｉＯ２）３が形成される。次いで、図１０（Ｂ）に示すように、酸化膜３上にレジスト膜４が塗布される。 In the method for manufacturing a semiconductor device of the first embodiment, as shown in FIG. 10A, first, P ((N + substrate) 2 containing As is contained on an N + layer (N + substrate) 2 containing 2 × 10 19 / cm 3. N-layer 1 containing 5 × 10 15 / cm 3 to 7 × 10 15 / cm 3 of phosphorus is formed by epitaxial growth. Next, the wafer composed of the N + layer 2 and the N− layer 1 is oxidized in an oxidation furnace to form an oxide film (SiO 2 ) 3. Next, as shown in FIG. 10B, a resist film 4 is applied on the oxide film 3.

図１１は図１０（Ｂ）に示したウエハーの平面図などを示した図である。詳細には、図１１（Ａ）は図１０（Ｂ）に示したウエハーの平面図、図１１（Ｂ）は図１１（Ａ）に示した２４個のショットのうちの１個を拡大して示した図である。   FIG. 11 is a plan view of the wafer shown in FIG. Specifically, FIG. 11A is a plan view of the wafer shown in FIG. 10B, and FIG. 11B is an enlarged view of one of the 24 shots shown in FIG. FIG.

第１の実施形態の半導体装置の製造方法では、図１１（Ａ）に示すように、１個のウエハーから例えば２４個のショットが得られる。また、図１１（Ｂ）に示すように、１個のショットから例えば９個の半導体チップが得られる。   In the method for manufacturing a semiconductor device of the first embodiment, for example, 24 shots are obtained from one wafer as shown in FIG. As shown in FIG. 11B, for example, nine semiconductor chips are obtained from one shot.

図１２は図１１（Ｂ）に示した半導体チップの拡大図である。   FIG. 12 is an enlarged view of the semiconductor chip shown in FIG.

第１の実施形態の半導体装置の製造方法では、図１２に示すように、レジスト膜４（図１０（Ｂ）参照）の一部を除去することによって、開口４ａが形成され、酸化膜３の一部が露出せしめられる。詳細には、ステッパーマスク（図示せず）を用いることによって、レジスト膜４のうち、開口４ａの部分が露光せしめられ、フォトリソグラフィー技術によって、その開口４ａの部分のレジスト膜４が除去される。その結果、開口４ａが形成され、酸化膜３の一部が露出せしめられる。   In the method of manufacturing the semiconductor device of the first embodiment, as shown in FIG. 12, by removing a part of the resist film 4 (see FIG. 10B), an opening 4a is formed, and the oxide film 3 A part is exposed. Specifically, by using a stepper mask (not shown), the portion of the opening 4a in the resist film 4 is exposed, and the resist film 4 in the portion of the opening 4a is removed by photolithography. As a result, an opening 4a is formed and a part of the oxide film 3 is exposed.

図１３は図１２に示した半導体チップの断面図である。   13 is a cross-sectional view of the semiconductor chip shown in FIG.

第１の実施形態の半導体装置の製造方法では、図１３に示すように、次いで、塩素系ガスまたはフッ素系ガスを用いたガスエッチングによって、酸化膜３のうち、開口４ａの下側に位置する部分が除去され、その結果、酸化膜３に開口３ａが形成される。次いで、レジスト膜４が剥離される。   In the method of manufacturing the semiconductor device according to the first embodiment, as shown in FIG. 13, the oxide film 3 is then positioned below the opening 4a by gas etching using a chlorine-based gas or a fluorine-based gas. As a result, the opening 3 a is formed in the oxide film 3. Next, the resist film 4 is peeled off.

図１４はレジスト膜４が剥離された状態を示した半導体チップの拡大図、図１５〜図１８は図１４に示した半導体チップの断面図である。   FIG. 14 is an enlarged view of the semiconductor chip showing a state where the resist film 4 is peeled off, and FIGS. 15 to 18 are cross-sectional views of the semiconductor chip shown in FIG.

第１の実施形態の半導体装置の製造方法では、図１５に示すように、次いで、ドーズ量１×１０１３／ｃｍ２〜５×１０１３／ｃｍ２、７０ｋｅＶの条件でボロン（Ｂ）がイオン注入される。 In the method of manufacturing the semiconductor device of the first embodiment, as shown in FIG. 15, boron (B) is then ionized under the conditions of a dose amount of 1 × 10 13 / cm 2 to 5 × 10 13 / cm 2 and 70 keV. Injected.

次いで、第１の実施形態の半導体装置の製造方法では、ドライブインおよび後酸化が行われ、ボロンが熱拡散せしめられる。その結果、図１６（Ａ）に示すように、Ｐ−層（Ｐ−領域）５が形成される。尚、ドライブインが行われる時に、酸化膜３の開口３ａのうち、Ｎ−層１と接する部分に数十Å〜数百Åの厚さの新たな酸化膜３ｂが形成され、次いで、後酸化が行われる時に、その新たな酸化膜３ｂの厚さＴ１が３０００Å〜５０００Åになる。   Next, in the semiconductor device manufacturing method of the first embodiment, drive-in and post-oxidation are performed, and boron is thermally diffused. As a result, a P-layer (P-region) 5 is formed as shown in FIG. When drive-in is performed, a new oxide film 3b having a thickness of several tens to several hundreds of inches is formed in a portion of the opening 3a of the oxide film 3 in contact with the N-layer 1, and then post-oxidation is performed. Is performed, the thickness T1 of the new oxide film 3b becomes 3000 to 5000 mm.

次いで、第１の実施形態の半導体装置の製造方法では、図１６（Ｂ）に示すように、酸化膜３上にレジスト膜６が塗布される。   Next, in the method for manufacturing the semiconductor device of the first embodiment, a resist film 6 is applied on the oxide film 3 as shown in FIG.

次いで、第１の実施形態の半導体装置の製造方法では、図１７（Ａ）に示すように、レジスト膜６の一部を除去することによって開口６ｂが形成され、酸化膜３の一部が露出せしめられる。詳細には、一括露光を用いることによって、レジスト膜６のうち、開口６ｂの部分が露光せしめられ、フォトリソグラフィー技術によって、その開口６ｂの部分のレジスト膜６が除去される。その結果、開口６ｂが形成され、酸化膜３の一部が露出せしめられる。   Next, in the semiconductor device manufacturing method of the first embodiment, as shown in FIG. 17A, a part of the resist film 6 is removed to form an opening 6b, and a part of the oxide film 3 is exposed. I'm damned. Specifically, by using batch exposure, a portion of the opening 6b in the resist film 6 is exposed, and the resist film 6 in the portion of the opening 6b is removed by photolithography. As a result, an opening 6b is formed, and a part of the oxide film 3 is exposed.

次いで、第１の実施形態の半導体装置の製造方法では、図１７（Ａ）に示すように、フッ酸を用いたウエットエッチングによって、酸化膜３のうち、開口６ｂの下側に位置する部分が除去され、その結果、酸化膜３に開口３ｃが形成される。   Next, in the method for manufacturing the semiconductor device of the first embodiment, as shown in FIG. 17A, a portion of the oxide film 3 positioned below the opening 6b is formed by wet etching using hydrofluoric acid. As a result, an opening 3 c is formed in the oxide film 3.

次いで、第１の実施形態の半導体装置の製造方法では、図１７（Ｂ）に示すように、レジスト膜６（図１７（Ａ）参照）が剥離され、リンデポジションが行われる。その結果、酸化膜３のうち、図１７（Ｂ）中の破線で囲まれている上側（表面側）の部分がガラス質（リンシリケイドガラス）に変質する。詳細には、新たな酸化膜３ｂのうち、ガラス質（リンシリケイドガラス）に変質しない部分が残され、その部分の厚さＴ３が１５００Å〜２０００Åになる。また、酸化膜３の下側のＮ−層１はリンの影響を受けないが、Ｎ−層１のうち、酸化膜３の開口３ｃの下側の部分１ａにはリンが拡散する。   Next, in the method for manufacturing the semiconductor device of the first embodiment, as shown in FIG. 17B, the resist film 6 (see FIG. 17A) is peeled off and the deposition is performed. As a result, in the oxide film 3, the upper (front side) portion surrounded by the broken line in FIG. 17B is transformed into vitreous (phosphosilicate glass). Specifically, a portion of the new oxide film 3b that does not change to vitreous (phosphosilicate glass) remains, and the thickness T3 of the portion becomes 1500 to 2000 mm. In addition, the N − layer 1 below the oxide film 3 is not affected by phosphorus, but phosphorus diffuses into the portion 1 a below the opening 3 c of the oxide film 3 in the N − layer 1.

酸化膜３のうち、図１７（Ｂ）中の破線で囲まれている上側（表面側）の部分のリンシリケイドガラスは、導電性が高く、アノードとカソードとの間をショートさせるパスを形成するおそれがあるため、第１の実施形態の半導体装置の製造方法では、次いで、そのリンシリケイドガラスが、フッ酸系のエッチング液によって除去される。また、そのフッ酸系のエッチング液によって、リンが拡散した部分１ａの上側に堆積したリン（図示せず）も除去される。その時、Ｎ−層１のうち、酸化膜３の開口３ｃの下側の部分１ａに拡散したリンは、そのまま残される。   Of the oxide film 3, the upper (surface side) portion of the phosphor silicate glass surrounded by the broken line in FIG. 17B is highly conductive and forms a path for short-circuiting between the anode and the cathode. In the semiconductor device manufacturing method according to the first embodiment, the phosphosilicate glass is then removed with a hydrofluoric acid-based etchant. Further, phosphorus (not shown) deposited on the upper side of the portion 1a where phosphorus is diffused is also removed by the hydrofluoric acid-based etching solution. At that time, phosphorus diffused in the portion 1a below the opening 3c of the oxide film 3 in the N− layer 1 is left as it is.

次いで、第１の実施形態の半導体装置の製造方法では、図１８に示すように、酸化膜３上にレジスト膜２０が塗布される。   Next, in the method of manufacturing the semiconductor device according to the first embodiment, a resist film 20 is applied on the oxide film 3 as shown in FIG.

図１９は図１８に示したレジスト膜２０の一部が除去された状態を示した図である。詳細には、図１９（Ａ）はレジスト膜２０の一部が除去された状態を示した半導体チップの平面図、図１９（Ｂ）は図１９（Ａ）のＢ−Ｂ断面図である。   FIG. 19 is a view showing a state where a part of the resist film 20 shown in FIG. 18 is removed. Specifically, FIG. 19A is a plan view of the semiconductor chip showing a state in which a part of the resist film 20 is removed, and FIG. 19B is a cross-sectional view taken along the line BB in FIG. 19A.

次いで、第１の実施形態の半導体装置の製造方法では、図１９（Ａ）および図１９（Ｂ）に示すように、レジスト膜２０の一部を除去することによって横縞状の開口２０ａが形成される。つまり、横縞状のレジストマスクが形成される。それにより、酸化膜３の一部および縦縞状の新たな酸化膜３ｂの一部が露出せしめられる。詳細には、一括露光方式によって、レジスト膜２０のうち、縦縞状の新たな酸化膜３ｂに略直交する横縞状の開口２０ａの部分が露光せしめられ、フォトリソグラフィー技術によって、その開口２０ａの部分のレジスト膜２０が除去される。その結果、横縞状の開口２０ａが形成され、酸化膜３の一部および縦縞状の新たな酸化膜３ｂの一部が露出せしめられる。   Next, in the method of manufacturing the semiconductor device of the first embodiment, as shown in FIGS. 19A and 19B, a part of the resist film 20 is removed to form a horizontal stripe-shaped opening 20a. The That is, a horizontal stripe resist mask is formed. As a result, a part of the oxide film 3 and a part of the new oxide film 3b having a vertical stripe shape are exposed. More specifically, the portion of the opening 20a in the horizontal stripe shape, which is substantially orthogonal to the new oxide film 3b in the vertical stripe shape, is exposed by the batch exposure method, and the portion of the opening 20a is exposed by photolithography. The resist film 20 is removed. As a result, a horizontal stripe-shaped opening 20a is formed, and a part of the oxide film 3 and a part of the vertical stripe-shaped new oxide film 3b are exposed.

詳細には、第１の実施形態の半導体装置の製造方法では、一括露光方式によって、横縞状の開口２０ａの部分が露光せしめられる時に、図１１（Ａ）に示した２点Ｐ１，Ｐ２がアライメントターゲットとして用いられる。図１１に示す第１の実施形態の半導体装置の製造方法の一括露光方式におけるアライメントターゲットＰ１，Ｐ２に対する位置合わせは、図６に示した本発明に関連する発明の半導体装置の製造方法のステッパーマスクが用いられる場合におけるアライメントターゲットに対する位置合わせよりも、かなりラフに行うことができる。   Specifically, in the semiconductor device manufacturing method of the first embodiment, when the portion of the horizontal stripe-shaped opening 20a is exposed by the batch exposure method, the two points P1 and P2 shown in FIG. Used as a target. The alignment with respect to the alignment targets P1 and P2 in the batch exposure method of the semiconductor device manufacturing method of the first embodiment shown in FIG. 11 is the stepper mask of the semiconductor device manufacturing method related to the present invention shown in FIG. Can be performed much rougher than the alignment with respect to the alignment target.

次いで、第１の実施形態の半導体装置の製造方法では、図１９（Ｂ）に示すように、ドーズ量５×１０１４／ｃｍ２〜１×１０１５／ｃｍ２、４０ｋｅＶ〜７０ｋｅＶ、新たな酸化膜３ｂの膜厚Ｔ３（＝１５００Å〜２０００Å）の条件でボロン（Ｂ）がイオン注入される。 Next, in the method for manufacturing the semiconductor device of the first embodiment, as shown in FIG. 19B, a dose amount of 5 × 10 14 / cm 2 to 1 × 10 15 / cm 2 , 40 keV to 70 keV, and new oxidation are performed. Boron (B) is ion-implanted under the condition of the film thickness T3 (= 1500 to 2000 mm) of the film 3b.

つまり、第１の実施形態の半導体装置の製造方法では、新たな酸化膜３ｂ（図１５（Ｂ）参照）のうち、リンデポジション時にガラス質に変質しない部分が厚さ１５００Å〜２０００Å残された状態で、ボロン（Ｂ）がイオン注入される。   That is, in the manufacturing method of the semiconductor device of the first embodiment, a state in which a portion of the new oxide film 3b (see FIG. 15B) that does not change to vitreous at the time of the deposition is left with a thickness of 1500 to 2000 mm. Then, boron (B) is ion-implanted.

そのため、第１の実施形態の半導体装置の製造方法によれば、ボロン（Ｂ）のイオン注入時あるいは後述するドライブイン時に、リンが新たな酸化膜３ｂよりも下側に拡散せしめられてしまうのを厚さ１５００Å〜２０００Åの新たな酸化膜３ｂによって回避しつつ、ボロン（Ｂ）のみを新たな酸化膜３ｂよりも下側に拡散させることができる。つまり、第１の実施形態の半導体装置の製造方法によれば、リンの影響を回避しつつ、後述するように、Ｐ−層５上にＰ＋層７を配置することができる。   Therefore, according to the semiconductor device manufacturing method of the first embodiment, phosphorus is diffused below the new oxide film 3b at the time of ion implantation of boron (B) or drive-in described later. Can be avoided by the new oxide film 3b having a thickness of 1500 to 2000 mm, and only boron (B) can be diffused below the new oxide film 3b. That is, according to the method of manufacturing the semiconductor device of the first embodiment, the P + layer 7 can be disposed on the P− layer 5 as described later while avoiding the influence of phosphorus.

図２０は図１９に示した半導体チップの断面図、図２１は図２０に示した半導体チップのＰ−層５およびＰ＋層７の最表面の平面図である。詳細には、図２１は図２０に示した半導体チップのＰ−層５およびＰ＋層７を図２０の上側から見た図である。図２２は図１９に示した半導体チップの断面図である。   20 is a cross-sectional view of the semiconductor chip shown in FIG. 19, and FIG. 21 is a plan view of the outermost surfaces of the P− layer 5 and the P + layer 7 of the semiconductor chip shown in FIG. Specifically, FIG. 21 is a view of the P− layer 5 and the P + layer 7 of the semiconductor chip shown in FIG. 20 as viewed from the upper side of FIG. 20. 22 is a cross-sectional view of the semiconductor chip shown in FIG.

次いで、第１の実施形態の半導体装置の製造方法では、図２０に示すように、横縞状の開口２０ａを有するレジスト膜２０（横縞状のレジストマスク）（図１９参照）が剥離され、次いで、ドライブインが行われる。その結果、図２０および図２１に示すように、Ｐ＋層（Ｐ＋領域）７がＰ−層５上に形成されるものの、そのＰ＋層７は、殆ど熱拡散せしめられない。それゆえ、Ｐ＋層７は、Ｐ−層５の外縁よりも外側にはみ出すことなく、Ｐ−層５の外縁よりも内側に配置される。   Next, in the method for manufacturing the semiconductor device of the first embodiment, as shown in FIG. 20, the resist film 20 (horizontal stripe-shaped resist mask) (see FIG. 19) having the horizontal stripe-shaped openings 20a is peeled, and then Drive-in is performed. As a result, as shown in FIGS. 20 and 21, although the P + layer (P + region) 7 is formed on the P− layer 5, the P + layer 7 is hardly thermally diffused. Therefore, the P + layer 7 is disposed outside the outer edge of the P− layer 5 without protruding outside the outer edge of the P− layer 5.

詳細には、第１の実施形態の半導体装置の製造方法では、図１５および図１６（Ａ）に示すようにＰ−層５を形成する時に用いられた酸化膜３の開口３ａと同じものが、図１９（Ｂ）および図２０に示すようにＰ＋層７を形成する時に用いられる。そのため、第１の実施形態の半導体装置の製造方法によれば、Ｐ＋層７を形成する時にステッパーマスクを用いることなく、図２０および図２１に示すように、Ｐ−層５上にＰ＋層７を配置することができる。   Specifically, in the method of manufacturing the semiconductor device of the first embodiment, as shown in FIGS. 15 and 16A, the same one as the opening 3a of the oxide film 3 used when forming the P− layer 5 is used. 19B and FIG. 20, it is used when forming the P + layer 7. Therefore, according to the manufacturing method of the semiconductor device of the first embodiment, the P + layer 7 is formed on the P− layer 5 as shown in FIGS. 20 and 21 without using a stepper mask when forming the P + layer 7. Can be arranged.

更に、第１の実施形態の半導体装置の製造方法では、Ｐ−層５を形成するための熱処理（詳細には、ドライブインおよび後酸化）よりも、Ｐ＋層７を形成するための熱処理（詳細には、ドライブイン）が弱くされている。そのため、第１の実施形態の半導体装置の製造方法によれば、図２０および図２１に示すように、Ｐ−層５の外縁よりも外側にはみ出すことなく、Ｐ＋層７をＰ−層５の外縁よりも内側に配置することができる。   Further, in the method of manufacturing the semiconductor device of the first embodiment, the heat treatment (details) for forming the P + layer 7 is higher than the heat treatment (specifically, drive-in and post-oxidation) for forming the P− layer 5. The drive-in) has been weakened. Therefore, according to the method of manufacturing the semiconductor device of the first embodiment, as shown in FIGS. 20 and 21, the P + layer 7 is formed on the P− layer 5 without protruding outside the outer edge of the P− layer 5. It can arrange | position inside an outer edge.

すなわち、第１の実施形態の半導体装置の製造方法によれば、Ｐ＋層７を形成する時にステッパーマスクを用いることなく、図２０および図２１に示すように、Ｐ＋層７をＰ−層５の上側であって、Ｐ−層５の外縁よりも内側に配置することができる。   That is, according to the manufacturing method of the semiconductor device of the first embodiment, the P + layer 7 is formed on the P− layer 5 as shown in FIGS. 20 and 21 without using a stepper mask when forming the P + layer 7. It can be arranged on the upper side and inside the outer edge of the P-layer 5.

詳細には、第１の実施形態の半導体装置の製造方法によれば、Ｐ＋層７を形成する時にステッパーマスクを用いることなく、図２０および図２１に示すように、約２．０μｍの横幅を有するＰ＋層５を、約２．５μｍの横幅を有するＰ−層７の外縁よりも内側に配置することができる。   Specifically, according to the method of manufacturing the semiconductor device of the first embodiment, a width of about 2.0 μm is obtained without using a stepper mask when forming the P + layer 7 as shown in FIGS. The P + layer 5 can be disposed inside the outer edge of the P− layer 7 having a lateral width of about 2.5 μm.

更に詳細には、第１の実施形態の半導体装置の製造方法では、Ｐ−層５を形成する時に用いられた酸化膜３の開口３ａに形成された新たな酸化膜３ｂに対してリンデポジションを行う工程（図１７（Ｂ）に示した工程）が、Ｐ＋層７を形成する工程（図１９（Ｂ）および図２０に示した工程）よりも前に設けられている。   More specifically, in the manufacturing method of the semiconductor device of the first embodiment, the deposition is performed on the new oxide film 3b formed in the opening 3a of the oxide film 3 used when the P− layer 5 is formed. The step to be performed (step shown in FIG. 17B) is provided before the step of forming the P + layer 7 (steps shown in FIG. 19B and FIG. 20).

そのため、第１の実施形態の半導体装置の製造方法によれば、図１９（Ｂ）に示すように、新たな酸化膜３ｂの膜厚Ｔ３（＝１５００Å〜２０００Å）を膜厚Ｔ１（＝３０００Å〜５０００Å）（図１６（Ａ）参照）よりも薄くした状態でＰ＋層７を形成することができる。その結果、第１の実施形態の半導体装置の製造方法によれば、Ｐ−層５を形成するための熱処理よりも弱い熱処理によってＰ＋層７を形成することができる。換言すれば、第１の実施形態の半導体装置の製造方法によれば、Ｐ＋層７がＰ−層５の外縁よりも外側にはみ出してしまうのを確実に回避しつつ、Ｐ＋層７を形成することができる。   Therefore, according to the method of manufacturing the semiconductor device of the first embodiment, as shown in FIG. 19B, the film thickness T3 (= 1500 to 2000 mm) of the new oxide film 3b is changed to the film thickness T1 (= 3000 to 5000+) (see FIG. 16A), the P + layer 7 can be formed in a thinner state. As a result, according to the semiconductor device manufacturing method of the first embodiment, the P + layer 7 can be formed by a heat treatment weaker than the heat treatment for forming the P− layer 5. In other words, according to the method for manufacturing the semiconductor device of the first embodiment, the P + layer 7 is formed while reliably avoiding the P + layer 7 from protruding outside the outer edge of the P− layer 5. be able to.

また、第１の実施形態の半導体装置の製造方法では、図１９（Ａ）、図２０および図２１に示すように、Ｐ−層５を形成する時に用いられた酸化膜３の開口３ａ（図１５および図１６（Ａ）参照）の一部を、横縞状のレジストマスク（横縞状の開口２０ａを有するレジスト膜２０）によってマスキングした状態でＰ＋層７が形成される。その結果、図２１に示すように、Ｐ−層５上にＰ＋層７が形成される部分と、Ｐ−層５上にＰ＋層７が形成されない部分とが、半導体チップの縦方向（図２１の上下方向）に交互に配列され、それにより、Ｐ−層５の最表面が概略梯子形状にされる。   Further, in the method of manufacturing the semiconductor device according to the first embodiment, as shown in FIGS. 19A, 20 and 21, the opening 3a (FIG. 19) of the oxide film 3 used when forming the P− layer 5 is formed. 15 and FIG. 16A) are partially masked by a horizontal stripe resist mask (resist film 20 having horizontal stripe-shaped openings 20a), and the P + layer 7 is formed. As a result, as shown in FIG. 21, the portion where the P + layer 7 is formed on the P− layer 5 and the portion where the P + layer 7 is not formed on the P− layer 5 are in the vertical direction of the semiconductor chip (FIG. 21). The uppermost surface of the P− layer 5 is formed into a substantially ladder shape.

更に、第１の実施形態の半導体装置の製造方法では、図２０に示すように、Ｐ＋層の深さがＰ−層の深さよりも浅くされる。   Further, in the semiconductor device manufacturing method of the first embodiment, as shown in FIG. 20, the depth of the P + layer is made shallower than the depth of the P− layer.

換言すれば、第１の実施形態の半導体装置の製造方法では、Ｐ＋層７がＰ−層５の全面に形成されるのではなく、図２１に示すように、Ｐ＋層７がＰ−層５上に部分的に形成され、図２０に示すように、Ｐ＋層７の深さがＰ−層５の深さよりも浅くされる。   In other words, in the manufacturing method of the semiconductor device of the first embodiment, the P + layer 7 is not formed on the entire surface of the P− layer 5, but the P + layer 7 is formed on the P− layer 5 as shown in FIG. As shown in FIG. 20, the depth of the P + layer 7 is made shallower than the depth of the P− layer 5.

そのため、第１の実施形態の半導体装置によれば、Ｐ型不純物量をなるべく微量に抑えつつ、Ｐ＋層７の表面濃度を高くすることができ、それにより、Ｐ層のオーミックコンタクトを向上させることができる。   Therefore, according to the semiconductor device of the first embodiment, the surface concentration of the P + layer 7 can be increased while suppressing the amount of P-type impurities as small as possible, thereby improving the ohmic contact of the P layer. Can do.

また、第１の実施形態の半導体装置の製造方法では、図２０に示すドライブイン工程において、Ｎ＋チャンネルストッパー領域１０が形成される。   In the semiconductor device manufacturing method of the first embodiment, the N + channel stopper region 10 is formed in the drive-in process shown in FIG.

次いで、第１の実施形態の半導体装置の製造方法では、図２２に示すように、フォトリソグラフィー技術によって、アクティブエリア１１の酸化膜３（図２０参照）およびスクライブライン１２の酸化膜３（図２０参照）が除去される。次いで、蒸着によって、アノード側の電極金属１３およびカソード側の電極金属１４が被着される。詳細には、アノード側の電極金属１３はＮ−層１とショットキー接合し、カソード側の電極金属１４はＮ＋層２とオーミックコンタクトする。次いで、スクライブライン１２においてウエハー（図１１（Ａ）参照）が切断され、図２２に示すような半導体チップが得られる。   Next, in the method of manufacturing the semiconductor device of the first embodiment, as shown in FIG. 22, the oxide film 3 in the active area 11 (see FIG. 20) and the oxide film 3 in the scribe line 12 (see FIG. 20) are formed by photolithography. Reference) is removed. Next, the electrode metal 13 on the anode side and the electrode metal 14 on the cathode side are deposited by vapor deposition. Specifically, the electrode metal 13 on the anode side is in Schottky junction with the N− layer 1, and the electrode metal 14 on the cathode side is in ohmic contact with the N + layer 2. Next, the wafer (see FIG. 11A) is cut at the scribe line 12 to obtain a semiconductor chip as shown in FIG.

図２３は第１の実施形態の半導体装置の製造方法により得られた半導体チップの順電圧特性と、比較例の半導体チップの順電圧特性とを比較して示した図である。図２３において、横軸は順電圧ＶＦを示しており、縦軸は順電流ＩＦを示している。   FIG. 23 is a diagram comparing the forward voltage characteristics of the semiconductor chip obtained by the semiconductor device manufacturing method of the first embodiment and the forward voltage characteristics of the semiconductor chip of the comparative example. In FIG. 23, the horizontal axis indicates the forward voltage VF, and the vertical axis indicates the forward current IF.

また、図２３において、実線Ａは第１の実施形態の半導体装置の製造方法により得られた半導体チップの順電圧特性を示している。詳細には、実線Ａは、Ｐ＋層７がＰ−層５の外縁よりも外側にはみ出すことなく、Ｐ−層５の上側に配置された半導体チップの順電圧特性を示している。また、破線Ｂは比較例の半導体チップの順電圧特性を示している。詳細には、破線Ｂは、Ｐ＋層７がＰ−層５の外縁よりも外側にはみ出している半導体チップの順電圧特性を示している。   In FIG. 23, a solid line A indicates a forward voltage characteristic of a semiconductor chip obtained by the semiconductor device manufacturing method of the first embodiment. Specifically, the solid line A indicates the forward voltage characteristic of the semiconductor chip disposed above the P− layer 5 without the P + layer 7 protruding outside the outer edge of the P− layer 5. A broken line B indicates a forward voltage characteristic of the semiconductor chip of the comparative example. Specifically, the broken line B indicates the forward voltage characteristic of the semiconductor chip in which the P + layer 7 protrudes outside the outer edge of the P− layer 5.

図２３に示すように、第１の実施形態の半導体装置の製造方法により製造された半導体チップ（実線Ａ）では、Ｐ＋層７がＰ−層５の外縁よりも外側にはみ出している比較例の半導体チップ（破線Ｂ）よりも、高電流領域における順電圧ＶＦを低減することができた。   As shown in FIG. 23, in the semiconductor chip (solid line A) manufactured by the semiconductor device manufacturing method of the first embodiment, the P + layer 7 protrudes outside the outer edge of the P− layer 5. The forward voltage VF in the high current region could be reduced as compared with the semiconductor chip (broken line B).

本発明に関連する発明の半導体装置の製造方法により製造されるウエハーの概略的な断面図である。It is a schematic sectional drawing of the wafer manufactured by the manufacturing method of the semiconductor device of the invention relevant to this invention. 図１（Ｂ）に示したウエハーの平面図などを示した図である。It is the figure which showed the top view etc. of the wafer shown to FIG. 1 (B). 図２（Ｂ）に示した半導体チップの拡大図である。FIG. 3 is an enlarged view of the semiconductor chip shown in FIG. 図３に示した半導体チップの断面図である。FIG. 4 is a cross-sectional view of the semiconductor chip shown in FIG. 3. 図３に示した半導体チップの断面図である。FIG. 4 is a cross-sectional view of the semiconductor chip shown in FIG. 3. 図５（Ｂ）に示したレジスト膜６の一部が除去された状態を示した図である。FIG. 6 is a view showing a state where a part of the resist film 6 shown in FIG. 5B is removed. 図６に示した半導体チップの断面図である。FIG. 7 is a cross-sectional view of the semiconductor chip shown in FIG. 6. 図６に示した半導体チップの断面図である。FIG. 7 is a cross-sectional view of the semiconductor chip shown in FIG. 6. 図６に示した半導体チップの断面図である。FIG. 7 is a cross-sectional view of the semiconductor chip shown in FIG. 6. 第１の実施形態の半導体装置の製造方法により製造されるウエハーの概略的な断面図である。It is a schematic sectional drawing of the wafer manufactured by the manufacturing method of the semiconductor device of a 1st embodiment. 図１０（Ｂ）に示したウエハーの平面図などを示した図である。It is the figure which showed the top view etc. of the wafer shown to FIG. 10 (B). 図１１（Ｂ）に示した半導体チップの拡大図である。12 is an enlarged view of the semiconductor chip shown in FIG. 図１２に示した半導体チップの断面図である。It is sectional drawing of the semiconductor chip shown in FIG. レジスト膜４が剥離された状態を示した半導体チップの拡大図である。It is the enlarged view of the semiconductor chip which showed the state from which the resist film 4 was peeled. 図１４に示した半導体チップの断面図である。It is sectional drawing of the semiconductor chip shown in FIG. 図１４に示した半導体チップの断面図である。It is sectional drawing of the semiconductor chip shown in FIG. 図１４に示した半導体チップの断面図である。It is sectional drawing of the semiconductor chip shown in FIG. 図１４に示した半導体チップの断面図である。It is sectional drawing of the semiconductor chip shown in FIG. 図１８に示したレジスト膜２０の一部が除去された状態を示した図である。It is the figure which showed the state from which a part of resist film 20 shown in FIG. 18 was removed. 図１９に示した半導体チップの断面図である。FIG. 20 is a cross-sectional view of the semiconductor chip shown in FIG. 19. 図２０に示した半導体チップのＰ−層５およびＰ＋層７の最表面の平面図（図２０の上側から見た図）である。FIG. 21 is a plan view of the outermost surfaces of P− layer 5 and P + layer 7 of the semiconductor chip shown in FIG. 20 (viewed from the upper side of FIG. 20). 図１９に示した半導体チップの断面図である。FIG. 20 is a cross-sectional view of the semiconductor chip shown in FIG. 19. 第１の実施形態の半導体装置の製造方法により得られた半導体チップの順電圧特性と、比較例の半導体チップの順電圧特性とを比較して示した図である。It is the figure which compared and showed the forward voltage characteristic of the semiconductor chip obtained by the manufacturing method of the semiconductor device of 1st Embodiment, and the forward voltage characteristic of the semiconductor chip of a comparative example.

符号の説明Explanation of symbols

１ Ｎ−層
２ Ｎ＋層
３ 酸化膜
３ａ 開口
３ｂ 新たな酸化膜
３ｃ 開口
４ レジスト膜
４ａ 開口
５ Ｐ−層
６ レジスト膜
６ａ，６ｂ 開口
７ Ｐ＋層
１０ Ｎ＋チャンネルストッパー領域
１２ スクライブライン
２０ レジスト膜
２０ａ 開口 1 N-layer 2 N + layer 3 Oxide film 3a Opening 3b New oxide film 3c Opening 4 Resist film 4a Opening 5 P-layer 6 Resist film 6a, 6b Opening 7 P + layer 10 N + Channel stopper region 12 Scribe line 20 Resist film 20a Opening

Claims (3)

Ｎ＋層（２）上にＮ−層（１）を形成し、
次いで、Ｎ−層（１）上に酸化膜（３）を形成し、
次いで、Ｎ−層（１）上の酸化膜（３）に第１開口（３ａ）を形成し、
次いで、酸化膜（３）の第１開口（３ａ）を用いることによって、Ｐ−層（５）をＮ−層（１）上に形成し、
Ｐ−層（５）を形成するためのボロンのドライブインが行われる時に、酸化膜（３）の第１開口（３ａ）のうち、Ｎ−層（１）と接する部分に新たな酸化膜（３ｂ）が形成され、
次いで、Ｎ＋チャンネルストッパー領域（１０）を形成する時に用いられる第２開口（３ｃ）を酸化膜（３）に形成し、
次いで、酸化膜（３）の表面側の部分をガラス質に変質させるためのリンデポジションを行い、
リンデポジションが行われる時に、Ｎ−層（１）のうち、酸化膜（３）の第２開口（３ｃ）の下側の部分（１ａ）にリンが拡散し、
次いで、Ｐ−層（５）を形成する時に用いられた酸化膜（３）の第１開口（３ａ）と同じものを用いることによって、Ｐ−層（５）上にＰ＋層（７）を形成し、
Ｐ＋層（７）を形成する時の熱処理が、Ｐ−層（５）を形成する時の熱処理よりも弱くされ、
それにより、Ｐ＋層（７）がＰ−層（５）の外縁よりも内側に配置され、
Ｐ＋層（７）が形成される時に、酸化膜（３）の第２開口（３ｃ）を用いることによって、Ｎ＋チャンネルストッパー領域（１０）が形成されることを特徴とする半導体装置の製造方法。 Forming an N− layer (1) on the N + layer (2);
Next, an oxide film (3) is formed on the N− layer (1),
Next, a first opening (3a) is formed in the oxide film (3) on the N− layer (1),
Next, a P-layer (5) is formed on the N-layer (1) by using the first opening (3a) of the oxide film (3),
When the boron drive-in for forming the P-layer (5) is performed, a new oxide film (in the first opening (3a) of the oxide film (3) in contact with the N-layer (1) is formed. 3b) is formed,
Next, a second opening (3c) used in forming the N + channel stopper region (10) is formed in the oxide film (3).
Next, lindeposition is performed to change the surface side portion of the oxide film (3) to vitreous,
When lindeposition is performed, phosphorus diffuses into the portion (1a) below the second opening (3c) of the oxide film (3) in the N− layer (1),
Next, a P + layer (7) is formed on the P-layer (5) by using the same oxide film (3) as the first opening (3a) used when forming the P- layer (5). And
The heat treatment when forming the P + layer (7) is weaker than the heat treatment when forming the P− layer (5);
Thereby, the P + layer (7) is arranged inside the outer edge of the P- layer (5),
A method of manufacturing a semiconductor device, wherein an N + channel stopper region (10) is formed by using the second opening (3c) of the oxide film (3) when the P + layer (7) is formed . 新たな酸化膜（３ｂ）のうち、リンデポジション時にガラス質に変質しない部分をＰ＋層（７）形成前に厚さ１５００Å〜２０００Å残すことにより、Ｐ＋層（７）形成時に、リンを新たな酸化膜（３ｂ）よりも下側に拡散させることなく、ボロンのみを新たな酸化膜（３ｂ）よりも下側に拡散させることを特徴とする請求項１に記載の半導体装置の製造方法。 The portion of the new oxide film (3b) that does not change to glassy during the deposition is left at a thickness of 1500 to 2000 mm before forming the P + layer (7), so that the phosphorus is newly oxidized when the P + layer (7) is formed. 2. The method of manufacturing a semiconductor device according to claim 1, wherein only boron is diffused below the new oxide film (3b) without diffusing downward from the film (3b) . 一括露光方式によってレジスト膜（２０）に横縞状の開口（２０ａ）を形成することにより、Ｐ＋層（７）形成用の横縞状のレジストマスクを形成し、
次いで、Ｐ−層（５）を形成する時に用いられた酸化膜（３）の縦縞状の第１開口（３ａ）の一部を、横縞状のレジストマスクによってマスキングした状態でＰ＋層（７）を形成することにより、Ｐ−層（５）上にＰ＋層（７）が形成される部分と、Ｐ−層（５）上にＰ＋層（７）が形成されない部分とを半導体装置の縦方向に交互に配列し、
それにより、Ｐ−層（５）の最表面を概略梯子形状にし、Ｐ＋層（７）の深さをＰ−層（５）の深さよりも浅くすることを特徴とする請求項２に記載の半導体装置の製造方法。 By forming a horizontal stripe-shaped opening (20a) in the resist film (20) by a batch exposure method, a horizontal stripe-shaped resist mask for forming the P + layer (7) is formed,
Next, the P + layer (7) in a state where a part of the vertical stripe-shaped first openings (3a) of the oxide film (3) used when forming the P- layer (5) is masked by a horizontal stripe-shaped resist mask. Forming a portion where the P + layer (7) is formed on the P− layer (5) and a portion where the P + layer (7) is not formed on the P− layer (5). Alternately arranged
Thereby, the outermost surface of the P− layer (5) has a substantially ladder shape, and the depth of the P + layer (7) is shallower than the depth of the P− layer (5) . A method for manufacturing a semiconductor device.
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