JP4956874B2

JP4956874B2 - Semiconductor device and semiconductor manufacturing method

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Publication number: JP4956874B2
Application number: JP2001235249A
Authority: JP
Inventors: 成兼松
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2001-08-02
Filing date: 2001-08-02
Publication date: 2012-06-20
Anticipated expiration: 2021-08-02
Also published as: JP2003045989A

Description

【０００１】
【発明の属する技術分野】
本技術は、半導体装置及び半導体装置の製造方法に関し、特にインダクタ素子を有する半導体装置及び半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、インターネットの急速な普及により、ＩＴ関連デジタル機器などに使用される半導体装置に対し、さらなる高集積化、高周波対応化が要求されている。
【０００３】
従来、半導体装置において、インダクタ素子は別個に製造されたものを外付けで後からワイヤーボンド等で接続していた。しかし、半導体装置の高周波対応化が進むに従い、ワイヤーのもつインダクタンスが無視できなくなってきている。
【０００４】
このため、直接半導体装置上にインダクタ素子を形成する方法が近年行われてきている。
図２０は従来のインダクタ素子を有する半導体装置の構造を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線での断面図である。
【０００５】
ここで、半導体装置はインダクタ配線３２、インダクタ素子の内側からの取り出しのためのアルミニウム配線３３、電極部３４とからなる。また、図のようにインダクタ配線３２は、スパイラル状に形成される。なおインダクタ配線３２の材質はアルミニウムなどの低抵抗の配線材料からなる。
【０００６】
インダクタ配線３２は半導体基板３０上に形成されたフィールド酸化膜３１の上に形成される。ここで、インダクタ素子の特性を示す値であるＱ値は理想的には、以下の式で与えられる。
【０００７】
【数１】
Ｑ＝ωＬ／Ｒ・・・・（１）
ここで、ωは角周波数、Ｌはインダクタンス、Ｒはインダクタ素子の配線抵抗である。
【０００８】
実際には、半導体基板３０の抵抗、半導体基板３０との間の寄生容量、配線間の容量も、Ｑ値に影響する。
例えば、半導体基板３０との間の寄生容量Ｃ_Sを考慮した場合、Ｑ値は以下の式で与えられる。
【０００９】
【数２】
Ｑ＝（ωＬ／Ｒ）−ωＣ_SＲ−（ω³Ｌ²Ｃ_S／Ｒ）・・・・（２）
数式（２）は、半導体基板３０の抵抗、配線間の容量を考慮していないが、これらの影響は半導体基板３０との間の寄生容量Ｃ_Sと同様に、Ｑ値を低くする方向に働く。これにより、インダクタ素子の性能が落ちてしまう。このことは、高機能の集積回路を作る上で問題であった。
【００１０】
この対策として、シリコン基板と、インダクタ配線との間のフィールド酸化膜（または層間絶縁膜）を厚くすることにより、寄生容量を小さくすることが試みられている。
【００１１】
【発明が解決しようとする課題】
しかし、単純に層間絶縁膜を厚くすると、層間の配線を接続するための電極の形成時に、段差の深い電極を形成しなければならず、その電極部に埋め込まれた配線の形状が非常に悪くなり、コンタクト不良などの問題を引き起こす可能性が生じる。そのため、層間絶縁膜を厚くするには限界があった。したがって、寄生容量を小さくすることにより、Ｑ値を高くすることには限界があった。
【００１２】
本技術は上記の点に鑑みてなされたものであり、その目的は、寄生容量が小さく、Ｑ値が高くかつ高集積化が可能なインダクタ素子を有する半導体装置を提供することである。
【００１３】
また、本技術の他の目的は、寄生容量が小さく、Ｑ値が高くかつ高集積化が可能なインダクタ素子を有する半導体装置の製造方法を提供することである。
【００１４】
【課題を解決するための手段】
本技術では上記課題を解決するために、インダクタ素子を有する半導体装置において、半導体基板上に形成された、フィールド酸化膜と、前記フィールド酸化膜上に形成された、一部の領域に中空部を有する第１の誘電膜と、前記第１の誘電膜の残りの領域上に形成された配線膜と、前記第１の誘電膜上に前記配線膜を覆うように形成された第２の誘電膜と、前記第２の誘電膜上かつ、前記中空部上に形成された第１のインダクタ配線と、前記第２の誘電膜上かつ、前記配線膜と接続して形成された第２のインダクタ配線と、を有し、前記中空部が前記フィールド酸化膜層まで、貫通する半導体装置が提供される。
【００１５】
また、インダクタ素子を有する半導体装置において、半導体基板上に形成された、フィールド酸化膜と、前記フィールド酸化膜上に形成された複数の中空部を有する第１の誘電膜と、前記第１の誘電膜上に形成された第２の誘電膜と、前記第２の誘電膜上かつ、一部の前記中空部上に形成された配線膜と、前記第２の誘電膜上に前記配線膜を覆うように形成された第３の誘電膜と、前記第３の誘電膜上かつ、残りの前記中空部上に形成された第１のインダクタ配線と、前記第３の誘電膜上かつ、前記配線膜と接続して形成された第２のインダクタ配線と、を有し、前記中空部が前記フィールド酸化膜層まで、貫通する半導体装置が提供される。
【００１６】
さらに、インダクタ素子を有する半導体装置の製造方法において、半導体基板上にフィールド酸化膜を形成する工程と、前記フィールド酸化膜上に第１の誘電膜を形成する工程と、前記第１の誘電膜の一部の領域にパターニングにより開口部を形成する工程と、前記第１の誘電膜の残りの領域上に配線膜を形成する工程と、前記第１の誘電膜上に第２の誘電膜を形成し、前記配線膜を覆うと共に前記開口部を覆って中空部を形成する工程と、前記第２の誘電膜上で、かつ前記中空部の上に第１のインダクタ配線を形成する工程と、前記第２の誘電膜上で、前記配線膜と接続する第２のインダクタ配線を形成する工程と、を有し、前記中空部が前記フィールド酸化膜まで、貫通する半導体装置の製造方法が提供される。
【００１７】
また、インダクタ素子を有する半導体装置の製造方法において、半導体基板上にフィールド酸化膜を形成する工程と、前記フィールド酸化膜上に第１の誘電膜を形成する工程と、前記第１の誘電膜にパターニングにより複数の開口部を形成する工程と、前記第１の誘電膜上に第２の誘電膜を形成し、前記開口部を覆って複数の中空部を形成する工程と、前記第２の誘電膜上かつ、一部の前記中空部上に配線膜を形成する工程と、前記第２の誘電膜上に前記配線膜を覆って第３の誘電膜を形成する工程と、前記第３の誘電膜上かつ、残りの前記中空部上に第１のインダクタ配線を形成する工程と、前記第３の誘電膜上かつ、前記配線膜と接続する第２のインダクタ配線を形成する工程と、を有し、前記中空部が前記フィールド酸化膜まで、貫通する半導体装置の製造方法が提供される。
【００１８】
このように、インダクタ配線と半導体基板間の誘電膜の一部を中空にしたので、インダクタ配線と半導体基板間の寄生容量が低下し、半導体基板に流れる電流が低減し、等価的にインダクタの損失が下がる。よって、Ｑ値が上がる。
【００１９】
【発明の実施の形態】
以下、本技術の実施の形態を図面を参照して説明する。
図１は本技術の実施の形態に係る半導体装置の概略の断面図である。
【００２０】
半導体装置１００は、半導体基板１上に形成され中空部３ａをもつ第１の誘電膜２、第１の誘電膜２の上面に形成される第２の誘電膜４、さらにその上に形成されるインダクタ配線５を有する。
【００２１】
ここで、第１の誘電膜２に形成される中空部３ａは、インダクタ配線５の下部に位置するように形成されている。中空部３ａの穴の幅は０．６μｍ以下であり、穴の深さは１μｍ以上である。また、インダクタ配線５はスパイラル状に形成されている。
【００２２】
このように、インダクタ配線５の下部の第１の誘電膜２に中空部３ａを有する構造を形成することにより、通常の構造より寄生容量を下げた、Ｑ値の高いインダクタを形成することが可能である。
【００２３】
次に、半導体装置１００の製造方法を説明する。
図２は本形態における半導体装置の製造方法の各工程を示した断面図であって、（ａ）は半導体基板の上に、誘電膜を形成する工程を示し、（ｂ）は（ａ）の次の工程での、誘電膜に開口部を形成する工程を示し、（ｃ）は（ｂ）の次の工程での、開口した誘電膜上にさらに誘電膜を形成する工程を示し、（ｄ）は（ｃ）の次の工程での、（ｃ）で形成した誘電膜上にパターニングによりインダクタ配線を形成する工程を示す。
【００２４】
図２（ａ）で示すように、例えばシリコン基板などの半導体基板１の上に、層間絶縁膜として二酸化シリコン（ＳｉＯ₂）などからなる第１の誘電膜２をＣＶＤ（Chemical Vapor Deposition）法で形成する。
【００２５】
次に通常のフォトリソグラフィー技術および、ＲＩＥ（Reactive Ion Etching）法によるエッチングを行い、図２（ｂ）で示すような開口部３を形成する。
ここで、形成する開口部３は、幅を例えば０．６μｍ程度以下と狭く、深さを例えば１μｍ程度以上と深く形成する。
【００２６】
次に、図２（ｃ）で示すように、開口部３を形成した第１の誘電膜２上に、さらに層間絶縁膜として例えば二酸化シリコンからなる第２の誘電膜４を通常のＣＶＤ法で形成する。
【００２７】
ここで、図２（ｂ）で示した工程で形成した開口部３は、前述したように幅が狭くかつ深く形成したため、通常のＣＶＤ法では、この空間を埋めことができない。よって、図２（ｃ）で示すような中空部３ａが形成される。
【００２８】
次に、図２（ｄ）で示すように、第２の誘電膜４上にインダクタ配線５を形成する。
ここで、インダクタ配線５の材質はアルミニウムなどを用いる。またインダクタ配線５はスパイラル状に形成する。
【００２９】
このような製造方法によって、インダクタ素子の下部に中空部３ａを有する構造を形成でき、寄生容量が低減したＱ値の高いインダクタが形成できる。
次に具体的な実施例について説明する。
【００３０】
（第１の実施の形態）
図３は第１の実施の形態の半導体装置の平面図であり、図４は図３のＡ−Ａ線における半導体装置の断面図である。
【００３１】
半導体装置２００においてインダクタ配線１８は、スパイラル状に形成されている。また、インダクタ素子の内部からの取り出しのためのアルミニウム配線１４を持ち、その上部には他素子などとの接触用に、電極部１７が形成されている。
【００３２】
半導体装置２００は、ｐ型の半導体基板１０上に、ｎ型エピタキシャル層１１、フィールド酸化膜１２、層間絶縁膜として第１の誘電膜１３が順に形成されており、第１の誘電膜１３の上面の一部に形成されたインダクタ内部からのアルミニウム配線１４、その上を覆うように層間絶縁膜として第２の誘電膜１６が形成されており、第２の誘電膜１６に、配線のための電極部１７がアルミニウム配線１４上に貫通するように形成されており、さらに、その上にインダクタ配線１８が第２の誘電膜１６上および、電極部１７に形成されており、アルミニウム配線１４上に存在するインダクタ配線１８以外のインダクタ配線１８の下部には、中空部１５ａが形成されている構造からなる。
【００３３】
ここで、ｐ型の半導体基板１０は不純物濃度が１×１０¹⁵ｃｍ^-3程度であり、ｎ型エピタキシャル層１１は膜厚１μｍ程度で、濃度は５×１０¹⁵ｃｍ^-3程度である。また、フィールド酸化膜１２は膜厚４００〜１５００ｎｍ程度であり、アルミニウム配線１４の厚さは１μｍ程度である。また第２の誘電膜１６の膜厚は５００ｎｍ程度である。また各絶縁膜は、二酸化シリコンなどからなる。第１の誘電膜１３として二酸化シリコンを用いた場合、二酸化シリコンの比誘電率は３．９であり、また中空部１５ａでの比誘電率は１であり、電気容量は比誘電率に比例するため、中空部１５ａでの電気容量（ここでは寄生容量）は中空部１５ａ以外の部分の１／３．９となる。
【００３４】
このように、インダクタ素子の下部に中空部１５ａを設けたことにより、寄生容量を緩和でき、Ｑ値の向上が図れる。またこの構造は、必要以上に層間絶縁膜を厚くすることなく実現できるため、電極部１７を深く形成する必要がなく、層間配線の断線などの問題を考慮しなくてもよい。
【００３５】
次に半導体装置２００の製造方法を図５〜１０を用いて説明する。
半導体装置の製造工程は、例えばｐ型の半導体基板上の全面に、順にｎ型エピタキシャル層、フィールド酸化膜、層間絶縁膜を形成する工程、アルミニウム配線を形成する工程、層間絶縁膜に開口部を形成する工程、開口部を形成した層間絶縁膜上及び、アルミニウム配線を覆うように層間絶縁膜を形成する工程、配線のための電極部を形成する工程、インダクタ配線を形成する工程からなる。
【００３６】
以下、これらの各工程について、順次説明を行っていく。
図５は、ｐ型の半導体基板上に、ｎ型エピタキシャル層を形成し、その上にフィールド酸化膜を形成し、第１の誘電膜を形成する工程を示す。
【００３７】
ここでは、濃度１×１０¹⁵ｃｍ^-3程度のｐ型の半導体基板１０上に、好ましくは、膜厚１μｍで、濃度５×１０¹⁵ｃｍ^-3程度のｎ型エピタキシャル層１１を形成する。次にＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ）酸化法によって、好ましくは４００〜１５００ｎｍ程度のフィールド酸化膜１２を形成する。その後、層間絶縁膜として、第１の誘電膜１３を形成する。なお、ＣＭＯＳＩＣ形成のプロセスのように、ｎ型エピタキシャル層１１は、形成しなくてもよい。
【００３８】
図６は、図５の次の工程を示す半導体装置の断面図であり、インダクタ素子の内側からの取り出しのためのアルミニウム配線を形成する工程を示す。
ここでは、図５の工程で形成した第１の誘電膜１３上の全面に、膜厚１μｍ程度のアルミニウムを成膜し、フォトリソグラフィー技術及びエッチングによって図６で示すような、アルミニウム配線１４を形成する。
【００３９】
なお、このアルミニウム配線１４は、インダクタ素子専用のものでなく、他の素子間の接続用の配線として用いてもよい。
図７は、図６の次の工程を示す半導体装置の断面図であり、第１の誘電膜に開口部を形成する工程を示す。
【００４０】
ここでは、第１の誘電膜１３にフォトリソグラフィー技術及びエッチングによって、図７で示すような開口部１５を形成する。開口部１５は、幅０．６μｍ程度以下、深さは例えば１μｍ以上であることが望ましい。また、図７では開口部１５の底部はｎ型エピタキシャル層１１に達していないが、ｎ型エピタキシャル層１１に達するまで開口部１５を掘り下げてもよい。
【００４１】
図８は、図７の次の工程を示す半導体装置の断面図であり、第１の誘電膜上及び、アルミニウム配線を覆うように第２の誘電膜を形成する工程を示す。
ここでは、膜厚５００ｎｍ程度の第２の誘電膜１６をＣＶＤ法によって第１の誘電膜１３上、及びアルミニウム配線１４を覆うように形成する。
【００４２】
このとき、開口部１５は、幅が狭くかつ深さも深くなっていることから、ＣＶＤ法では埋めることができず、図８のような中空部１５ａが形成されることとなる。また、ＣＶＤ法での成膜時にシラン系のガスを用いることによって、さらに開口部１５の埋め込みがされにくくなる。なお、この開口部１５は、同様の効果が得られれば、幅の細いスリット上に形成してもよい。
【００４３】
図９は、図８の次の工程を示す半導体装置の断面図であり、図８の工程で形成した第２の誘電膜に配線のための電極部を形成する工程を示す。
ここで、電極部１７は、フォトリソグラフィー技術及び、ＲＩＥなどにより第２の誘電膜１６をエッチングし、アルミニウム配線１４上に貫通するように２つ形成する。
【００４４】
図１０は、図９の次の工程を示す半導体装置の断面図であり、インダクタ配線を形成する工程を示す断面図である。
ここでは、第２の誘電膜１６上および、電極部１７を埋めるようにアルミニウムを成膜し、その後フォトリソグラフィー技術及びＲＩＥ法などによるエッチングを行い、インダクタ配線１８を形成する。ここで、インダクタ配線１８はスパイラル状に形成する。なお、ここで形成するインダクタ配線１８は、インダクタ素子専用のものでなく、他の素子間接続用の配線として用いてもよい。
【００４５】
このような製造方法を用いることにより、インダクタ配線と半導体基板の間の絶縁膜に中空部を形成することができ、寄生容量の緩和を行うことができる。
図１１、１２は、本形態における半導体装置における開口部を特に示した部分透視平面図である。
【００４６】
図１１、１２において、１４がインダクタ素子内部からのアルミニウム配線で、１５が開口部、１８がインダクタ配線である。
ここで開口部１５は、図１１のように細かくしてもよいし、図１２のようにスリット状に形成してもよい。
【００４７】
（第２の実施の形態）
次に本技術の第２の実施の形態について説明する。
図１３は、本技術の第２の実施の形態の半導体装置の断面図である。
【００４８】
半導体装置３００は、第１の実施の形態で示した半導体装置２００と異なり、アルミニウム配線２６の下部にも中空部２４ａが形成されている構造からなる。
このような構造を形成することにより、アルミニウム配線２６の下部で発生する寄生容量を低減することができる。
【００４９】
次に、第２の実施の形態に係る半導体装置３００の製造方法について説明する。
ここでは、第１の実施の形態で示した図５と同様の工程を行うので、その次の工程から説明する。
【００５０】
図１４は、第１の実施の形態で示した図５の次の工程を示す半導体装置の断面図であり、層間絶縁膜に開口部を形成するときの工程を示す。
第１の実施の形態では、図７のように、開口部１５の形成はアルミニウム配線１４の形成後に行う。これと異なり本形態では図１４の工程の段階でアルミニウム配線２６の形成前に、前もってアルミニウム配線２６を形成する予定位置の下部及び、インダクタ配線２９を形成する予定位置の下部に開口部２４を形成する。
【００５１】
ここでの開口部２４も第１の実施の形態と同様に、幅が０．６μｍ程度以下、深さは１μｍ以上であることが望ましい。また開口部２４の底はｎ型エピタキシャル層２１に達してもよい。
【００５２】
図１５は、図１４の次の工程を示す半導体装置の断面図であり、形成した開口部上に、層間絶縁膜を形成する工程を示す。
ここでは、第１の誘電膜２３の上面および、開口部２４上に第２の誘電膜２５を形成する。第２の誘電膜２５はＣＶＤ法により、層間絶縁膜上の全面に５００ｎｍ程度形成する。このとき、前述したように、開口部２４は幅が狭くかつ深さが深く形成されていることから、ＣＶＤ法ではこの開口部２４を埋めることができなく、図１５で示すような第２の誘電膜２５、第１の誘電膜２３などの誘電体で覆われた中空部２４ａを形成することができる。
【００５３】
図１６は、図１５の次の工程を示す半導体装置の断面図であり、インダクタ素子の内側からの取り出しのためのアルミニウム配線を形成する工程を示す。
ここでは、第２の誘電膜２５上にアルミニウムを１μｍ程度塗布し、フォトリソグラフィー技術及びＲＩＥ法などによって、エッチングし、アルミニウム配線２６を第２の誘電膜２５上の一部で、前の工程で形成した開口部２４の上に形成する。
【００５４】
図１７は、図１６の次の工程を示す半導体装置の断面図であり、アルミニウム配線を覆うための層間絶縁膜を形成する工程を示す。
ここでは、第２の誘電膜２５上及び、アルミニウム配線２６を覆うように、層間絶縁膜２７を形成する。
【００５５】
図１８は、図１７の次の工程を示す半導体装置の断面図であり、配線のための電極部を層間絶縁膜に形成する工程を示す。
ここでは、フォトリソグラフィー技術及びＲＩＥ法によるエッチングにより、層間絶縁膜２７に電極部２８を形成する。電極部２８は、アルミニウム配線２６の上面に貫通するように２つ形成する。
【００５６】
図１９は、図１８の次の工程を示す半導体装置の断面図であり、インダクタ配線を形成する工程を示す。
ここでは、まず層間絶縁膜２７上及び、電極部２８を埋めるように、１μｍ程度のアルミニウムを成膜し、フォトリソグラフィー技術によるパターニング及びＲＩＥ法によるエッチングを行い、インダクタ配線２９を形成する。またインダクタ配線２９をスパイラル状に形成する。
【００５７】
このような方法によって、形成されたインダクタ素子は、第１の実施の形態と違い、アルミニウム配線形成前に、アルミニウム配線の下部に位置するような、中空部を形成することができ、第１の実施の形態の場合よりも、全体の寄生容量を低減することができる。
【００５８】
なお、図１７と、図１８の工程の間に、層間絶縁膜２７に中空部を形成してもよい。このことによっても、更なる寄生容量の低減が図れる。
また本製造方法は、通常の電極形成（酸化膜開口）技術・層間膜形成のためのＣＶＤ成膜技術と同様の方法で実現できるものであり、工程が増えることによるコスト増しという点でも大きな問題にはなりえない。
【００５９】
【発明の効果】
以上説明したように、本技術ではインダクタ配線と半導体基板間の誘電膜の一部を中空にしたので、インダクタ配線と半導体基板間の寄生容量を低下させ、インダクタ素子のＱ値を高くすることができ、集積回路で使用可能なインダクタ素子を有する半導体装置を得ることができる。
【図面の簡単な説明】
【図１】本技術の半導体装置の概略の断面図である。
【図２】本技術の半導体装置の製造方法の各工程における半導体装置の断面図である。
【図３】本技術の第１の実施の形態に係る半導体装置の平面図である。
【図４】本技術の第１の実施の形態に係る半導体装置の断面図である。
【図５】本技術の第１の実施の形態に係る半導体装置の製造方法における、始めの工程での半導体装置の断面図である。
【図６】本技術の第１の実施の形態に係る半導体装置の製造方法を示し、図５の次の工程での半導体装置の断面図である。
【図７】本技術の第１の実施の形態に係る半導体装置の製造方法を示し、図６の次の工程での半導体装置の断面図である。
【図８】本技術の第１の実施の形態に係る半導体装置の製造方法を示し、図７の次の工程での半導体装置の断面図である。
【図９】本技術の第１の実施の形態に係る半導体装置の製造方法を示し、図８の次の工程での半導体装置の断面図である。
【図１０】本技術の第１の実施の形態に係る半導体装置の製造方法を示し、図９の次の工程での半導体装置の断面図である。
【図１１】本技術の実施の形態に係る半導体装置を示し、特に開口部の形状を例示した部分透視平面図である。
【図１２】本技術の実施の形態に係る半導体装置を示し、特に開口部の形状を例示した部分透視平面図である。
【図１３】本技術の第２の実施の形態に係る半導体装置を示す断面図である。
【図１４】本技術の第２の実施の形態に係る半導体装置の製造方法を示し、第２の工程での半導体装置の断面図である。
【図１５】本技術の第２の実施の形態に係る半導体装置の製造方法を示し、図１４の次の工程での半導体装置の断面図である。
【図１６】本技術の第２の実施の形態に係る半導体装置の製造方法を示し、図１５の次の工程での半導体装置の断面図である。
【図１７】本技術の第２の実施の形態に係る半導体装置の製造方法を示し、図１６の次の工程での半導体装置の断面図である。
【図１８】本技術の第２の実施の形態に係る半導体装置の製造方法を示し、図１７の次の工程での半導体装置の断面図である。
【図１９】本技術の第２の実施の形態に係る半導体装置の製造方法を示し、図１８の次の工程での半導体装置の断面図である。
【図２０】従来のインダクタ素子を有する半導体装置を示した断面図である。[0001]
BACKGROUND OF THE INVENTION
The present technology relates to a semiconductor device and a method for manufacturing the semiconductor device, and more particularly to a semiconductor device having an inductor element and a method for manufacturing the semiconductor device.
[0002]
[Prior art]
In recent years, due to the rapid spread of the Internet, semiconductor devices used for IT-related digital devices and the like are required to have higher integration and higher frequency compatibility.
[0003]
Conventionally, in a semiconductor device, an inductor element manufactured separately has been externally connected and later connected by wire bonding or the like. However, as semiconductor devices become more and more compatible with high frequencies, the inductance of wires has become more difficult to ignore.
[0004]
For this reason, a method of forming an inductor element directly on a semiconductor device has been performed recently.
20A and 20B are views showing the structure of a conventional semiconductor device having an inductor element, where FIG. 20A is a plan view and FIG. 20B is a sectional view taken along line BB in FIG.
[0005]
Here, the semiconductor device includes an inductor wiring 32, an aluminum wiring 33 for taking out from the inside of the inductor element, and an electrode portion 34. Further, as shown in the figure, the inductor wiring 32 is formed in a spiral shape. The inductor wiring 32 is made of a low resistance wiring material such as aluminum.
[0006]
Inductor wiring 32 is formed on field oxide film 31 formed on semiconductor substrate 30. Here, the Q value which is a value indicating the characteristics of the inductor element is ideally given by the following equation.
[0007]
[Expression 1]
Q = ωL / R (1)
Here, ω is an angular frequency, L is an inductance, and R is a wiring resistance of the inductor element.
[0008]
Actually, the resistance of the semiconductor substrate 30, the parasitic capacitance with the semiconductor substrate 30, and the capacitance between wirings also affect the Q value.
For example, when the parasitic capacitance C _S between the semiconductor substrate 30 is taken into consideration, the Q value is given by the following equation.
[0009]
[Expression 2]
Q = (ωL / R) −ωC _S R− (ω ³ L ² C _S / R) (2)
Equation (2) does not take into account the resistance of the semiconductor substrate 30 and the capacitance between the wirings, but these influences act in the direction of lowering the Q value, like the parasitic capacitance C _S with the semiconductor substrate 30. . This degrades the performance of the inductor element. This has been a problem in making high-performance integrated circuits.
[0010]
As a countermeasure, an attempt has been made to reduce the parasitic capacitance by increasing the thickness of the field oxide film (or interlayer insulating film) between the silicon substrate and the inductor wiring.
[0011]
[Problems to be solved by the invention]
However, if the interlayer insulating film is simply thickened, an electrode with a deep step must be formed when forming an electrode for connecting the wiring between the layers, and the shape of the wiring embedded in the electrode portion is very poor. This may cause problems such as contact failure. Therefore, there is a limit to increasing the thickness of the interlayer insulating film. Therefore, there is a limit to increasing the Q value by reducing the parasitic capacitance.
[0012]
The present technology has been made in view of the above points, and an object of the present technology is to provide a semiconductor device having an inductor element having a small parasitic capacitance, a high Q value, and high integration.
[0013]
Another object of the present technology is to provide a method of manufacturing a semiconductor device having an inductor element with a small parasitic capacitance, a high Q value, and high integration.
[0014]
[Means for Solving the Problems]
In order to solve the above-described problem, in the present technology, in a semiconductor device having an inductor element, a field oxide film formed on a semiconductor substrate and a hollow portion in a part of the region formed on the field oxide film are formed. A first dielectric film, a wiring film formed on the remaining region of the first dielectric film, and a second dielectric film formed on the first dielectric film so as to cover the wiring film A first inductor wiring formed on the second dielectric film and on the hollow portion, and a second inductor wiring formed on the second dielectric film and connected to the wiring film And the hollow portion penetrates to the field oxide film layer.
[0015]
In the semiconductor device having an inductor element, a field oxide film formed on a semiconductor substrate, a first dielectric film having a plurality of hollow portions formed on the field oxide film, and the first dielectric film A second dielectric film formed on the film; a wiring film formed on the second dielectric film and on a part of the hollow portion; and the wiring film is covered on the second dielectric film. The third dielectric film formed as described above, the first inductor wiring formed on the third dielectric film and on the remaining hollow portion, the third dielectric film and the wiring film And a second inductor wiring formed in connection with the semiconductor device, wherein the hollow portion penetrates to the field oxide film layer.
[0016]
Further, in a method of manufacturing a semiconductor device having an inductor element, a step of forming a field oxide film on a semiconductor substrate, a step of forming a first dielectric film on the field oxide film, and a step of forming the first dielectric film Forming an opening in a part of the region by patterning, forming a wiring film on the remaining region of the first dielectric film, and forming a second dielectric film on the first dielectric film Covering the wiring film and covering the opening, forming a hollow part, forming a first inductor wiring on the second dielectric film and on the hollow part, Forming a second inductor wiring connected to the wiring film on the second dielectric film, and a method of manufacturing a semiconductor device in which the hollow portion penetrates to the field oxide film is provided. .
[0017]
In the method of manufacturing a semiconductor device having an inductor element, a step of forming a field oxide film on a semiconductor substrate, a step of forming a first dielectric film on the field oxide film, and a step of forming a first dielectric film on the first dielectric film Forming a plurality of openings by patterning; forming a second dielectric film on the first dielectric film; and forming a plurality of hollow parts covering the openings; and the second dielectric Forming a wiring film on the film and a part of the hollow portion; forming a third dielectric film on the second dielectric film so as to cover the wiring film; and Forming a first inductor wiring on the film and the remaining hollow portion; and forming a second inductor wiring connected to the wiring film on the third dielectric film. and the hollow portion to said field oxide film, through That the method of manufacturing a semiconductor device is provided.
[0018]
As described above, since a part of the dielectric film between the inductor wiring and the semiconductor substrate is made hollow, the parasitic capacitance between the inductor wiring and the semiconductor substrate is reduced, the current flowing through the semiconductor substrate is reduced, and the inductor loss is equivalently reduced. Go down. Therefore, the Q value increases.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present technology will be described with reference to the drawings.
FIG. 1 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present technology .
[0020]
The semiconductor device 100 is formed on a first dielectric film 2 formed on a semiconductor substrate 1 and having a hollow portion 3a, a second dielectric film 4 formed on an upper surface of the first dielectric film 2, and further on the first dielectric film 2. Inductor wiring 5 is provided.
[0021]
Here, the hollow portion 3 a formed in the first dielectric film 2 is formed so as to be positioned below the inductor wiring 5. The width of the hole of the hollow portion 3a is 0.6 μm or less, and the depth of the hole is 1 μm or more. The inductor wiring 5 is formed in a spiral shape.
[0022]
Thus, by forming a structure having the hollow portion 3a in the first dielectric film 2 below the inductor wiring 5, it is possible to form an inductor having a high Q value with a lower parasitic capacitance than a normal structure. It is.
[0023]
Next, a method for manufacturing the semiconductor device 100 will be described.
2A and 2B are cross-sectional views showing the steps of the method of manufacturing a semiconductor device according to this embodiment. FIG. 2A shows a step of forming a dielectric film on the semiconductor substrate, and FIG. In the next step, a step of forming an opening in the dielectric film is shown. (C) shows a step of further forming a dielectric film on the opened dielectric film in the next step of (b). ) Shows a step of forming an inductor wiring by patterning on the dielectric film formed in (c) in the next step of (c).
[0024]
As shown in FIG. 2A, a first dielectric film 2 made of silicon dioxide (SiO ₂ ) or the like as an interlayer insulating film is formed on a semiconductor substrate 1 such as a silicon substrate by a CVD (Chemical Vapor Deposition) method. Form.
[0025]
Next, etching is performed by a normal photolithography technique and RIE (Reactive Ion Etching) method to form an opening 3 as shown in FIG.
Here, the opening 3 to be formed has a narrow width of, for example, about 0.6 μm or less and a depth of, for example, about 1 μm or more.
[0026]
Next, as shown in FIG. 2C, a second dielectric film 4 made of, for example, silicon dioxide as an interlayer insulating film is further formed on the first dielectric film 2 in which the opening 3 is formed by an ordinary CVD method. Form.
[0027]
Here, since the opening 3 formed in the process shown in FIG. 2B is narrow and deep as described above, this space cannot be filled by a normal CVD method. Therefore, the hollow part 3a as shown in FIG.2 (c) is formed.
[0028]
Next, as shown in FIG. 2D, the inductor wiring 5 is formed on the second dielectric film 4.
Here, the inductor wiring 5 is made of aluminum or the like. The inductor wiring 5 is formed in a spiral shape.
[0029]
By such a manufacturing method, a structure having the hollow portion 3a under the inductor element can be formed, and an inductor having a high Q value with reduced parasitic capacitance can be formed.
Next, specific examples will be described.
[0030]
(First embodiment)
FIG. 3 is a plan view of the semiconductor device according to the first embodiment, and FIG. 4 is a cross-sectional view of the semiconductor device taken along line AA of FIG.
[0031]
In the semiconductor device 200, the inductor wiring 18 is formed in a spiral shape. In addition, an aluminum wiring 14 for taking out from the inside of the inductor element is provided, and an electrode portion 17 is formed on the upper portion thereof for contact with other elements.
[0032]
In the semiconductor device 200, an n-type epitaxial layer 11, a field oxide film 12, and a first dielectric film 13 as an interlayer insulating film are sequentially formed on a p-type semiconductor substrate 10. A second dielectric film 16 is formed as an interlayer insulating film so as to cover the aluminum wiring 14 formed in part of the inductor from the inside of the inductor, and an electrode for wiring is formed on the second dielectric film 16. The part 17 is formed so as to penetrate the aluminum wiring 14, and the inductor wiring 18 is formed on the second dielectric film 16 and the electrode part 17 on the aluminum wiring 14, and exists on the aluminum wiring 14. In the lower part of the inductor wiring 18 other than the inductor wiring 18 to be formed, a hollow portion 15a is formed.
[0033]
Here, the p-type semiconductor substrate 10 has an impurity concentration of about 1 × 10 ¹⁵ cm ⁻³ , the n-type epitaxial layer 11 has a thickness of about 1 μm, and the concentration is about 5 × 10 ¹⁵ cm ⁻³ . The field oxide film 12 has a thickness of about 400 to 1500 nm, and the aluminum wiring 14 has a thickness of about 1 μm. The thickness of the second dielectric film 16 is about 500 nm. Each insulating film is made of silicon dioxide or the like. When silicon dioxide is used as the first dielectric film 13, the relative dielectric constant of silicon dioxide is 3.9, the relative dielectric constant in the hollow portion 15a is 1, and the electric capacity is proportional to the relative dielectric constant. Therefore, the electric capacity (parasitic capacity here) in the hollow portion 15a is 1 / 3.9 of the portion other than the hollow portion 15a.
[0034]
Thus, by providing the hollow part 15a in the lower part of the inductor element, the parasitic capacitance can be reduced and the Q value can be improved. Further, since this structure can be realized without making the interlayer insulating film thicker than necessary, it is not necessary to form the electrode portion 17 deeply, and problems such as disconnection of the interlayer wiring need not be considered.
[0035]
Next, a method for manufacturing the semiconductor device 200 will be described with reference to FIGS.
The semiconductor device manufacturing process includes, for example, forming an n-type epitaxial layer, a field oxide film, and an interlayer insulating film in order on the entire surface of a p-type semiconductor substrate, forming an aluminum wiring, and opening an opening in the interlayer insulating film. The process includes a step of forming, an interlayer insulating film on the interlayer insulating film in which the opening is formed, and a step of forming an interlayer insulating film so as to cover the aluminum wiring, a step of forming an electrode portion for wiring, and a step of forming inductor wiring.
[0036]
Hereinafter, each of these steps will be described sequentially.
FIG. 5 shows a process of forming an n-type epitaxial layer on a p-type semiconductor substrate, forming a field oxide film thereon, and forming a first dielectric film.
[0037]
Here, on the semiconductor substrate 10 of p-type having a concentration of about 1 × 10 ¹⁵ cm ^-3, preferably, a thickness of 1 [mu] m, to form an n-type epitaxial layer 11 having a concentration of about 5 × 10 ¹⁵ cm ^-3. Next, a field oxide film 12 of preferably about 400 to 1500 nm is formed by LOCOS (Local Oxidation of Silicon) oxidation method. Thereafter, a first dielectric film 13 is formed as an interlayer insulating film. Note that the n-type epitaxial layer 11 may not be formed as in the process of forming a CMOS IC.
[0038]
FIG. 6 is a cross-sectional view of the semiconductor device showing the next step of FIG. 5 and shows a step of forming an aluminum wiring for taking out from the inside of the inductor element.
Here, an aluminum film having a thickness of about 1 μm is formed on the entire surface of the first dielectric film 13 formed in the step of FIG. 5, and an aluminum wiring 14 as shown in FIG. 6 is formed by photolithography and etching. To do.
[0039]
The aluminum wiring 14 is not dedicated to the inductor element, but may be used as a wiring for connection between other elements.
FIG. 7 is a cross-sectional view of the semiconductor device showing the next step of FIG. 6 and shows the step of forming an opening in the first dielectric film.
[0040]
Here, an opening 15 as shown in FIG. 7 is formed in the first dielectric film 13 by photolithography and etching. The opening 15 desirably has a width of about 0.6 μm or less and a depth of, for example, 1 μm or more. In FIG. 7, the bottom of the opening 15 does not reach the n-type epitaxial layer 11, but the opening 15 may be dug until the n-type epitaxial layer 11 is reached.
[0041]
FIG. 8 is a cross-sectional view of the semiconductor device showing the next step of FIG. 7, showing the step of forming the second dielectric film on the first dielectric film and covering the aluminum wiring.
Here, the second dielectric film 16 having a thickness of about 500 nm is formed by CVD to cover the first dielectric film 13 and the aluminum wiring 14.
[0042]
At this time, since the opening 15 is narrow and deep, it cannot be filled by the CVD method, and a hollow portion 15a as shown in FIG. 8 is formed. In addition, by using a silane-based gas during film formation by the CVD method, the opening portion 15 is further hardly embedded. The opening 15 may be formed on a narrow slit as long as the same effect can be obtained.
[0043]
FIG. 9 is a cross-sectional view of the semiconductor device showing the next step of FIG. 8, showing a step of forming an electrode portion for wiring on the second dielectric film formed in the step of FIG.
Here, two electrode parts 17 are formed so as to penetrate the aluminum wiring 14 by etching the second dielectric film 16 by photolithography technique, RIE or the like.
[0044]
FIG. 10 is a cross-sectional view of the semiconductor device showing the next step of FIG. 9, and is a cross-sectional view showing a step of forming inductor wiring.
Here, aluminum is formed so as to fill the second dielectric film 16 and the electrode portion 17, and then etching is performed by a photolithography technique, an RIE method, or the like to form the inductor wiring 18. Here, the inductor wiring 18 is formed in a spiral shape. The inductor wiring 18 formed here is not dedicated to the inductor element, but may be used as a wiring for connection between other elements.
[0045]
By using such a manufacturing method, a hollow portion can be formed in the insulating film between the inductor wiring and the semiconductor substrate, and the parasitic capacitance can be reduced.
11 and 12 are partial perspective plan views specifically showing openings in the semiconductor device according to the present embodiment.
[0046]
11 and 12, 14 is an aluminum wiring from the inside of the inductor element, 15 is an opening, and 18 is an inductor wiring.
Here, the opening 15 may be fine as shown in FIG. 11, or may be formed in a slit shape as shown in FIG.
[0047]
(Second Embodiment)
Next, a second embodiment of the present technology will be described.
FIG. 13 is a cross-sectional view of the semiconductor device according to the second embodiment of the present technology .
[0048]
Unlike the semiconductor device 200 shown in the first embodiment, the semiconductor device 300 has a structure in which a hollow portion 24 a is also formed below the aluminum wiring 26.
By forming such a structure, the parasitic capacitance generated under the aluminum wiring 26 can be reduced.
[0049]
Next, a method for manufacturing the semiconductor device 300 according to the second embodiment will be described.
Here, since the same process as FIG. 5 shown in 1st Embodiment is performed, it demonstrates from the next process.
[0050]
FIG. 14 is a cross-sectional view of the semiconductor device showing the next step of FIG. 5 shown in the first embodiment, and shows a step of forming an opening in the interlayer insulating film.
In the first embodiment, the opening 15 is formed after the aluminum wiring 14 is formed, as shown in FIG. Unlike this, in the present embodiment, before forming the aluminum wiring 26 in the step of FIG. 14, the opening 24 is formed in the lower portion of the planned position where the aluminum wiring 26 is formed in advance and the lower portion of the planned position where the inductor wiring 29 is formed. To do.
[0051]
As in the first embodiment, the opening 24 here preferably has a width of about 0.6 μm or less and a depth of 1 μm or more. Further, the bottom of the opening 24 may reach the n-type epitaxial layer 21.
[0052]
FIG. 15 is a cross-sectional view of the semiconductor device showing the next step of FIG. 14 and shows a step of forming an interlayer insulating film over the formed opening.
Here, the second dielectric film 25 is formed on the upper surface of the first dielectric film 23 and on the opening 24. The second dielectric film 25 is formed with a thickness of about 500 nm on the entire surface of the interlayer insulating film by the CVD method. At this time, as described above, since the opening 24 is narrow and deep, the opening 24 cannot be filled by the CVD method. A hollow portion 24 a covered with a dielectric such as the dielectric film 25 and the first dielectric film 23 can be formed.
[0053]
FIG. 16 is a cross-sectional view of the semiconductor device showing the next step of FIG. 15 and shows a step of forming an aluminum wiring for taking out from the inside of the inductor element.
Here, about 1 μm of aluminum is applied on the second dielectric film 25 and etched by photolithography technique, RIE method or the like, and the aluminum wiring 26 is partly on the second dielectric film 25 in the previous step. It is formed on the formed opening 24.
[0054]
FIG. 17 is a cross-sectional view of the semiconductor device showing the next step of FIG. 16, showing the step of forming an interlayer insulating film for covering the aluminum wiring.
Here, an interlayer insulating film 27 is formed so as to cover the second dielectric film 25 and the aluminum wiring 26.
[0055]
FIG. 18 is a cross-sectional view of the semiconductor device showing the next step of FIG. 17, showing the step of forming electrode portions for wiring in the interlayer insulating film.
Here, the electrode portion 28 is formed in the interlayer insulating film 27 by etching using a photolithography technique and an RIE method. Two electrode portions 28 are formed so as to penetrate the upper surface of the aluminum wiring 26.
[0056]
FIG. 19 is a cross-sectional view of the semiconductor device showing the next step of FIG. 18, showing the step of forming the inductor wiring.
Here, first, aluminum having a thickness of about 1 μm is formed so as to fill the interlayer insulating film 27 and the electrode portion 28, and patterning by photolithography technique and etching by RIE method are performed to form the inductor wiring 29. Further, the inductor wiring 29 is formed in a spiral shape.
[0057]
Unlike the first embodiment, the inductor element formed by such a method can form a hollow portion located under the aluminum wiring before forming the aluminum wiring. Compared to the embodiment, the entire parasitic capacitance can be reduced.
[0058]
Note that a hollow portion may be formed in the interlayer insulating film 27 between the steps of FIG. 17 and FIG. This also makes it possible to further reduce the parasitic capacitance.
In addition, this manufacturing method can be realized by the same method as the usual electrode formation (oxide film opening) technology and CVD film formation technology for interlayer film formation, and it is a big problem also in terms of cost increase due to an increase in the number of processes. It cannot be.
[0059]
【Effect of the invention】
As described above, in this technique , since a part of the dielectric film between the inductor wiring and the semiconductor substrate is hollowed out, it is possible to reduce the parasitic capacitance between the inductor wiring and the semiconductor substrate and increase the Q value of the inductor element. Thus, a semiconductor device having an inductor element that can be used in an integrated circuit can be obtained.
[Brief description of the drawings]
FIG. 1 is a schematic cross-sectional view of a semiconductor device of the present technology .
FIG. 2 is a cross-sectional view of the semiconductor device in each step of the manufacturing method of the semiconductor device according to the present technology .
FIG. 3 is a plan view of the semiconductor device according to the first embodiment of the present technology .
FIG. 4 is a cross-sectional view of the semiconductor device according to the first embodiment of the present technology .
FIG. 5 is a cross-sectional view of the semiconductor device in the first step in the method of manufacturing a semiconductor device according to the first embodiment of the present technology .
6 is a cross-sectional view of the semiconductor device in the next step of FIG. 5, showing the method of manufacturing the semiconductor device according to the first embodiment of the present technology .
FIG. 7 is a cross-sectional view of the semiconductor device in the next step of FIG. 6, showing the method for manufacturing the semiconductor device according to the first embodiment of the present technology .
FIG. 8 is a cross-sectional view of the semiconductor device in the next step of FIG. 7, showing the method of manufacturing the semiconductor device according to the first embodiment of the present technology .
FIG. 9 is a cross-sectional view of the semiconductor device in the next step of FIG. 8, showing the method for manufacturing the semiconductor device according to the first embodiment of the present technology .
FIG. 10 is a cross-sectional view of the semiconductor device in the next step of FIG. 9, showing the method for manufacturing the semiconductor device according to the first embodiment of the present technology .
FIG. 11 is a partial perspective plan view illustrating the semiconductor device according to the embodiment of the present technology , and particularly illustrating the shape of the opening.
FIG. 12 is a partial perspective plan view illustrating the semiconductor device according to the embodiment of the present technology , and particularly illustrating the shape of the opening.
FIG. 13 is a cross-sectional view showing a semiconductor device according to a second embodiment of the present technology .
FIG. 14 is a cross-sectional view of the semiconductor device in the second step, illustrating the method for manufacturing the semiconductor device according to the second embodiment of the present technology .
15 is a cross-sectional view of the semiconductor device in the next step of FIG. 14, showing the method of manufacturing the semiconductor device according to the second embodiment of the present technology .
16 is a cross-sectional view of the semiconductor device in the next step of FIG. 15, showing the method of manufacturing the semiconductor device according to the second embodiment of the present technology .
FIG. 17 is a cross-sectional view of the semiconductor device in the next step of FIG. 16, illustrating the method of manufacturing the semiconductor device according to the second embodiment of the present technology .
18 is a cross-sectional view of the semiconductor device in the next step of FIG. 17, showing the method of manufacturing the semiconductor device according to the second embodiment of the present technology .
FIG. 19 is a cross-sectional view of the semiconductor device in the next step of FIG. 18, showing the method of manufacturing the semiconductor device according to the second embodiment of the present technology .
FIG. 20 is a cross-sectional view showing a semiconductor device having a conventional inductor element.

Claims

In a semiconductor device having an inductor element,
A field oxide film formed on a semiconductor substrate;
A first dielectric film formed on the field oxide film and having a hollow portion in a partial region;
A wiring film formed on the remaining region of the first dielectric film;
A second dielectric film formed on the first dielectric film so as to cover the wiring film;
A first inductor wiring formed on the second dielectric film and on the hollow portion;
A second inductor wiring formed on the second dielectric film and connected to the wiring film;
Have
A semiconductor device in which the hollow portion penetrates to the field oxide film layer.

It said first semiconductor device 請 Motomeko 1 wherein that having a lead wiring for extracting from said inductor element inside on the dielectric film signal to the outside.

In a semiconductor device having an inductor element,
A field oxide film formed on a semiconductor substrate;
A first dielectric film having a plurality of hollow portions formed on the field oxide film;
A second dielectric film formed on the first dielectric film;
A wiring film formed on the second dielectric film and on a part of the hollow part;
A third dielectric film formed on the second dielectric film so as to cover the wiring film;
A first inductor wiring formed on the third dielectric film and on the remaining hollow portion;
A second inductor wiring formed on the third dielectric film and connected to the wiring film;
Have
A semiconductor device in which the hollow portion penetrates to the field oxide film layer.

Wherein the second dielectric layer and a semiconductor device 請 Motomeko 3 wherein that having a lead wiring for extracting from said inductor element inside on the hollow portion of the signal to the outside.

4. The semiconductor device according to claim 1, further comprising an n-type epitaxial layer under the field oxide film layer.

The semiconductor device according to claim 5, wherein the hollow portion penetrates to the n-type epitaxial layer.

4. The semiconductor device according to claim 1, wherein the hole in the hollow portion is rectangular and the length of one side is 0.6 [mu] m or less.

The semiconductor device according to claim 1, wherein the hole of the hollow portion is circular and has a diameter of 0.6 μm or less.

The semiconductor device according to claim 1, wherein a depth of the hole of the hollow portion is 1 μm or more.

4. The semiconductor device according to claim 1, wherein the first inductor wiring and the second inductor wiring are formed in a spiral shape.

In a method for manufacturing a semiconductor device having an inductor element,
Forming a field oxide film on a semiconductor substrate;
Forming a first dielectric film on the field oxide film;
Forming an opening by patterning in a partial region of the first dielectric film;
Forming a wiring film on the remaining region of the first dielectric film;
Forming a second dielectric film on the first dielectric film, covering the wiring film and covering the opening, and forming a hollow portion;
Forming a first inductor wiring on the second dielectric film and on the hollow portion;
Forming a second inductor wiring connected to the wiring film on the second dielectric film;
Have
A method of manufacturing a semiconductor device, wherein the hollow portion penetrates to the field oxide film.

12. The method of manufacturing a semiconductor device according to claim 11, further comprising a step of forming a wiring for drawing a signal from the inside of the inductor element to the outside on the first dielectric film.

In a method for manufacturing a semiconductor device having an inductor element,
Forming a field oxide film on a semiconductor substrate;
Forming a first dielectric film on the field oxide film;
Forming a plurality of openings in the first dielectric film by patterning;
Forming a second dielectric film on the first dielectric film and forming a plurality of hollow portions covering the opening;
Forming a wiring film on the second dielectric film and on a part of the hollow part;
Forming a third dielectric film covering the wiring film on the second dielectric film;
Forming a first inductor wiring on the third dielectric film and on the remaining hollow portion;
Forming a second inductor wiring on the third dielectric film and connected to the wiring film;
Have
A method of manufacturing a semiconductor device, wherein the hollow portion penetrates to the field oxide film.

14. The method of manufacturing a semiconductor device according to claim 13, further comprising a step of forming a lead-out wiring for drawing a signal from the inside of the inductor element to the outside on the second dielectric film and on the hollow portion.

14. The method for manufacturing a semiconductor device according to claim 11, further comprising a step of forming an n-type epitaxial layer under the field oxide film layer.

The method of manufacturing a semiconductor device according to claim 11 or 13, wherein the hole in the hollow portion is rectangular and the length of one side is 0.6 μm or less.

14. The method of manufacturing a semiconductor device according to claim 11, wherein the hole of the hollow portion is circular and has a diameter of 0.6 [mu] m or less.

The method of manufacturing a semiconductor device according to claim 11, wherein a depth of the hole of the hollow portion is formed to be 1 μm or more.

14. The method of manufacturing a semiconductor device according to claim 11, wherein the first inductor wiring and the second inductor wiring are formed in a spiral shape.

14. The method of manufacturing a semiconductor device according to claim 11, wherein the first inductor wiring and the second inductor wiring are formed so as to be shared as an inter-element wiring of another element.