JP4956357B2 - 直流電圧発生回路 - Google Patents

Description

本発明は、直流電源から任意の出力電圧を生成する直流電圧発生回路の技術に関する。

図２１は、従来の直流電圧発生回路の回路構成の一例を示す回路図である。この直流電圧発生回路は、Ｖ［ｖ］の直流電圧を発生する直流電源１０と、グランド１１ａと直流電源１０との間に直列に接続された第１〜第４のキャパシタ１２ａ〜１２ｄと、一端が第１〜第４のキャパシタ１２ａ〜１２ｄの直流電源側の一端に接続された第１〜第４のスイッチ素子１３ａ〜１３ｄと、一端が第１〜第４のスイッチ素子１３ａ〜１３ｄの他端に接続され、他端がグランド１１ｂに接続された第０のスイッチ素子１３ｚと、一端が第１〜第４のスイッチ素子１３ａ〜１３ｄの他端と第０のスイッチ素子１３ｚの一端とに接続され、他端が第２のスイッチ素子１３ｂの一端に接続されたインダクタ１４と、第０のスイッチ素子１３ｚ及び第１〜第４のスイッチ素子１３ａ〜１３ｄを、第０，第１，第２，第３，第４の正順序でそれぞれ所定時間づつオンに制御し、次にそれと逆順序でそれぞれ所定時間づつオンに制御する動作を繰り返す制御回路１５と、を備えた構成である。なお、このような回路構成により直流電圧を発生させる技術は、非特許文献１に開示されている。

ここで、第１〜第４のキャパシタ１２ａ〜１２ｄのそれぞれの容量を、第１〜第４のキャパシタ容量Ｃ_１〜Ｃ_４と称する。また、第１〜第４のスイッチ素子１３ａ〜１３ｄの一端の電圧を、第１〜第４のノード電圧Ｖ_ｃ１〜Ｖ_ｃ４と称する。更に、第１〜第４のスイッチ素子１３ａ〜１３ｄの他端と第０のスイッチ素子１３ｚの一端との接続点を出力端子と称し、その出力端子に出力される出力電圧をＶ_ｏｕｔと称する。また、制御回路１５が、第０のスイッチ素子１３ｚをオンに制御する信号を第０の制御信号Ｔ_０と称し、第１〜４のスイッチ素子１３ａ〜１３ｄのそれぞれをオンに制御する信号を第１〜第４の制御信号Ｔ_１〜Ｔ_４と称する。なお、各スイッチ素子は、それら各スイッチ素子をそれぞれ制御する各制御信号が入力されない場合には、常にオフに制御されている。

ここで、グランド１１ａから数えてｉ番目のキャパシタとｉ＋１番目のキャパシタとの間のノード電圧をＶ_ｃｉとした場合、各ノード電圧Ｖ_ｃｉは、ｉ×Ｖ／Ｎに収束することが同非特許文献に開示されている。但し、Ｖは直流電源１０の持つ直流電源電圧値であり、Ｎはキャパシタの総数である。これにより、図２１に示す直流電圧発生回路における出力端子の出力電圧Ｖ_ｏｕｔの波形は、図２２に示すように、０［ｖ］→Ｖ／４［ｖ］→Ｖ／２［ｖ］→３Ｖ／４［ｖ］→Ｖ［ｖ］→３Ｖ／４［ｖ］→Ｖ／２［ｖ］→Ｖ／４［ｖ］→０［ｖ］の階段状の連続波形となる。

また、各ノード電圧Ｖ_ｃｉが上述したようにｉ×Ｖ／Ｎに収束し、安定した動作を提供することは、ＳＰＩＣＥによるシミュレーションの結果からも確認されている。図２３は、第１〜第３のノード電圧Ｖ_ｃ１〜Ｖ_ｃ３に出力される電圧値を示すシミュレーション結果である。このシミュレーション結果は、直流電源１０の直流電圧を２．０［ｖ］とし、第１〜第４のキャパシタ容量Ｃ_１〜Ｃ_４を２０［ｐＦ］としたシミュレーション結果である。また、インダクタ１４の自己インダクタンス値は４［ｍＨ］であり、第１〜第４のスイッチ素子１３ａ〜１３ｄ及び第０のスイッチ素子１３ｚを構成するトランジスタのゲート長及びゲート幅を、それぞれ０．２５［μｍ］及び６［μｍ］としている。更に、各スイッチ素子がオンに制御される期間Δｔを２５［ｎｓ］とし、各スイッチ素子が次に正順序でオンに制御されるまでの期間を示す周期Ｔを２００［ｎｓ］としている。また、周波数ｆを５［ＭＨｚ］としている。なお、第４のノード電圧Ｖ_ｃ４は、直流電源１０に直接接続されているので、この第４のノード電圧Ｖ_ｃ４に出力される電圧は２．０［ｖ］になることは当然であるため、ここでは、第１〜第３のノード電圧Ｖ_ｃ１〜Ｖ_ｃ３についてのみ説明する。

図２３に示すように、時間が０［μｓ］付近では、急激な逆起電力のために回路動作が安定しないため、第１〜第３のノード電圧Ｖ_ｃ１〜Ｖ_ｃ３の値は大きく変動している。しかしながら、時間の経過と共に各ノード電圧は収束し、時間が１００［μｓ］付近では、第１のノード電圧Ｖ_ｃ１は０．５［ｖ］（＝１×２／４［ｖ］），第２のノード電圧Ｖ_ｃ２は１．０［ｖ］（＝２×２／４［ｖ］），第３のノード電圧Ｖ_ｃ３は１．５［ｖ］（＝３×２／４［ｖ］）に収束していることを確認することができる。即ち、図２３に示すシミュレーション結果から、各ノード電圧Ｖ_ｃｉが上述したようにｉ×Ｖ／Ｎに収束することを確認することができる。

図２４は、１００．０［μｓ］経過時における出力電圧Ｖ_ｏｕｔのシミュレーション波形を示す図である。図２３で示す出力電圧Ｖ_ｏｕｔの波形は、前述したように第１〜第３のノード電圧Ｖ_ｃ１〜Ｖ_ｃ３が収束しているので、出力電圧Ｖ_ｏｕｔは、明瞭な階段状の波形であることが確認できる。なお、図２４，後述する図２５及び図２６に示す時間の領域ｒ_０，領域ｒ_１，領域ｒ_２，領域ｒ_３，領域ｒ_４，領域ｒ_５，領域ｒ_６，領域ｒ_７は、図２２に示す、第０の制御信号Ｔ_０，第１の制御信号Ｔ_１，第２の制御信号Ｔ_２，第３の制御信号Ｔ_３，第４の制御信号Ｔ_４，第３の制御信号Ｔ_３，第２の制御信号Ｔ_２，第１の制御信号Ｔ_１が入力される時間のそれぞれに対応している。

ここで、インダクタ１４で発生する電流Ｉは、図２１に示す回路構成が有する抵抗がゼロであると仮定すると、式（１）で表現することができる。

但し、Ｌはインダクタ１４の自己インダクタンス、ｄＩ／ｄｔは単位時間当りの電流の変化率を意味するものである。

従って、インダクタ１４で発生する電流Ｉは時間の１次関数であり、式（２）に示すように変化することがわかる。

但し、Ｉ_０は定数である。

また、インダクタ１４に印加される領域ｒ_０〜領域ｒ_７におけるそれぞれの印加電圧Ｅは、前述したようにインダクタ１４の他端にはＶ_ｃ２（＝１．０［ｖ］）の直流電圧点が接続されているため、Ｅ＝Ｖ_ｃ２−Ｖ_ｏｕｔを用いて、１．０［ｖ］，０．５［ｖ］，０［ｖ］，−０．５［ｖ］，−１．０［ｖ］，−０．５［ｖ］，０［ｖ］，０．５［ｖ］と算出することができる。即ち、時間の変化に伴って発生する電流Ｉは、図２５で示すような時間の１次関数となる。図２５は、インダクタ１４で発生した電流Ｉのシミュレーション波形を示す図である。図２４の領域ｒ_２及び領域ｒ_６の場合、上記計算での印加電圧Ｅは０［ｖ］なので、インダクタ１４に電圧は印加されないはずである。図２５に示すシミュレーション結果においても、同領域における電流Ｉの値は一定となっている。

また、図２４の領域ｒ_３及び領域ｒ_５の場合、上記計算での印加電圧Ｅは−０．５［ｖ］なので、時間の経過に従い一定の傾きで電流は変化するはずである。図２５に示すシミュレーション結果においても、同領域における電流Ｉは所定の傾きで直線状に変化している。

更に、図２４の領域ｒ_４の場合、上記計算での印加電圧Ｅは−１．０［ｖ］なので、時間の経過に従い、領域ｒ_３及び領域ｒ_５の場合よりも２倍の傾きで電流は変化するはずである。図２５に示すシミュレーション結果においても、同領域における電流Ｉは領域ｒ_３及び領域ｒ_５の場合よりも２倍の傾きで直線状に変化している。

即ち、時間の変化に伴って発生する電流Ｉは、時間ｔ＝０の時に電流Ｉ＝０とした場合に、図２６で示す波形となる。
S. Nakata、「Stability of an adiabatic circuit with inductive load using 1D-capaciror array between the power supply and ground」、IEICE Elections Express、2007、vol.4、No.15、p.485-491 S. Nakata、「Stability of adiabatic circuit using asymmetric 1D-capaciror array between the power supply and ground」、IEICE Election. Express、2007、vol.4、p165-171 今村勤、「物理と数学シリーズ 物理と行列」、岩波書店、1994 S. Nakata、「The stability of adiabatic reversible logic using asymmetric tank capacitors and its application to SRAM」、IEICE Elections Express、2005、vol.2、No.20、p.512-518

しかしながら、出力端子に出力される出力電圧がｉ×Ｖ／Ｎに限定されるという問題があった。

本発明は、上記を鑑みてなされたものであり、任意の出力電圧を生成する直流電圧発生回路を提供することを課題とする。

第１の請求項に係る発明は、Ｎ−１個の出力端を備え、当該出力端の電荷の変化ΔＱ_ｉが、当該出力端の電圧の変化ΔＶ_ｊとＮ−１次の正方行列且つ正値対称行列であるＦ_ｉｊとを用いて、ΔＱ_ｉ＝Ｆ_ｉｊΔＶ_ｊの関係を有する回路と、一端が前記Ｎ−１個の出力端にそれぞれ接続された第１〜第Ｎ−１のスイッチ素子と、一端が直流電源に接続され、他端が前記第１〜第Ｎ−１のスイッチ素子の他端に接続された第Ｎのスイッチ素子と、一端が前記第１〜第Ｎのスイッチ素子の他端に接続され、他端がグランドに接続された第０のスイッチ素子と、一端が前記第１〜第Ｎのスイッチ素子の他端と前記第０のスイッチ素子の一端とに接続され、他端が当該第１〜第Ｎ−１のスイッチ素子の一端のうちいずれかに接続されたインダクタと、前記第０のスイッチ素子及び前記第１〜第Ｎのスイッチ素子を、第０，第１，第２，…，第Ｎの正順序でそれぞれ所定時間づつオンに制御し、次にそれと逆順序でそれぞれ所定時間づつオンに制御する制御手段と、を有し、前記制御手段は、各スイッチ素子が正順序でオンに制御され、次に正順序でオンに制御されるまでの期間を１周期とした場合に、当該１周期後に前記インダクタに流れる電流値が当該１周期前に当該インダクタに流れた電流値と同じになるように前記所定時間を変化させることを要旨とする。

本発明にあっては、Ｎ−１個の出力端を備え、この出力端の電荷の変化ΔＱ_ｉが、この出力端の電圧の変化ΔＶ_ｊとＮ−１次の正方行列且つ正値対称行列であるＦ_ｉｊとを用いて、ΔＱ_ｉ＝Ｆ_ｉｊΔＶ_ｊの関係を有する回路と、一端がＮ−１個の出力端にそれぞれ接続された第１〜第Ｎ−１のスイッチ素子と、一端が直流電源に接続され、他端が第１〜第Ｎ−１のスイッチ素子の他端に接続された第Ｎのスイッチ素子と、一端が第１〜第Ｎのスイッチ素子の他端に接続され、他端がグランドに接続された第０のスイッチ素子と、一端が第１〜第Ｎのスイッチ素子の他端と第０のスイッチ素子の一端とに接続され、他端が第１〜第Ｎ−１のスイッチ素子の一端のうちいずれかに接続されたインダクタと、第０のスイッチ素子及び第１〜第Ｎのスイッチ素子を、第０，第１，第２，…，第Ｎの正順序でそれぞれ所定時間づつオンに制御し、次にそれと逆順序でそれぞれ所定時間づつオンに制御する制御手段とを有し、この制御手段は、各スイッチ素子が正順序でオンに制御され、次に正順序でオンに制御されるまでの期間を１周期とした場合に、当該１周期後に前記インダクタに流れる電流値が当該１周期前に当該インダクタに流れた電流値と同じになるようにその所定時間を変化させるため、任意の出力電圧を生成することができる。

第２の請求項に係る発明は、前記回路が、グランドと前記直流電源との間に直列に接続された第１〜第Ｎのキャパシタを更に備え、前記Ｎ−１個の出力端は、当該第１〜第Ｎ−１のキャパシタの直流電源側の一端であることを要旨とする。

第３の請求項に係る発明は、前記回路が、一端がグランドに接続された第１〜第Ｎ−１のキャパシタを更に備え、前記Ｎ−１個の出力端は、当該第１〜第Ｎ−１のキャパシタの他端であることを要旨とする。

第４の請求項に係る発明は、前記回路が、一端がグランドに接続された第１〜第Ｍのキャパシタと、グランドと前記直流電源との間に直列に接続された第Ｍ＋１〜第Ｎのキャパシタと、を更に備え、前記Ｎ−１個の出力端は、前記第１〜第Ｍのキャパシタの他端と、前記第Ｍ＋１〜第Ｎ−１のキャパシタの直流電源側の一端とであることを要旨とする。

第５の請求項に係る発明は、前記制御手段が、前記Ｎ−１個の出力端に生じる所望の直流電圧をＶ_ｃｋ（ｋ＝１，２，…，Ｎ−１）とし、前記直流電源をＶとし、前記インダクタの他端を前記第ｉのスイッチ素子の一端に接続し、前記インダクタの自己インダクタンスをＬとした場合に、第０，第１，第２，…，第Ｎの正順序で前記各スイッチ素子がそれぞれオンに制御される時間に前記インダクタにそれぞれ流れる電流の時間微分ｄＩ／ｄｔをＶ_ｃｉ／Ｌ，（Ｖ_ｃｉ−Ｖ_ｃ１）／Ｌ，（Ｖ_ｃｉ−Ｖ_ｃ２）／Ｌ，…，（Ｖ_ｃｉ−Ｖ）／Ｌとし、次に第Ｎ−１，第Ｎ−２，…，第１，第０の逆順序で前記各スイッチ素子がそれぞれオンに制御される時間に前記インダクタにそれぞれ流れる電流の時間微分ｄＩ／ｄｔを（Ｖ_ｃｉ−Ｖ_ｃＮ−１）／Ｌ，（Ｖ_ｃｉ−Ｖ_ｃＮ−２）／Ｌ，…，（Ｖ_ｃｉ−Ｖ_ｃ１）／Ｌ，Ｖ_ｃｉ／Ｌとする直線を順次接続して、前記１周期後に前記インダクタに流れる電流値が当該１周期前に当該インダクタに流れた電流値と同じになるように前記所定時間を設定することを要旨とする。

本発明によれば、任意の出力電圧を生成する直流電圧発生回路を提供することができる。

〔第１の実施の形態〕
図１は、第１の実施の形態に係る直流電圧発生回路の回路構成を示す回路図である。この直流電圧発生回路は、Ｖ［ｖ］の直流電圧を発生する直流電源１０と、グランド１１ａと直流電源１０との間に直列に接続された第１〜第４のキャパシタ１２ａ〜１２ｄと、一端が第１〜第４のキャパシタ１２ａ〜１２ｄの直流電源側の一端に接続された第１〜第４のスイッチ素子１３ａ〜１３ｄと、一端が第１〜第４のスイッチ素子１３ａ〜１３ｄの他端に接続され、他端がグランド１１ｂに接続された第０のスイッチ素子１３ｚと、一端が第１〜第４のスイッチ素子１３ａ〜１３ｄの他端と第０のスイッチ素子１３ｚの一端とに接続され、他端が第２のスイッチ素子１３ｂの一端に接続されたインダクタ１４と、第０のスイッチ素子１３ｚ及び第１〜第４のスイッチ素子１３ａ〜１３ｄを、第０，第１，第２，第３，第４の正順序でそれぞれ所定時間づつオンに制御し、次にそれと逆順序でそれぞれ所定時間づつオンに制御する動作を繰り返す制御回路１５と、を備えた構成である。

ここで、第１〜第４のキャパシタ１２ａ〜１２ｄのそれぞれの容量を、第１〜第４のキャパシタ容量Ｃ_１〜Ｃ_４と称する。また、第１〜第４のスイッチ素子１３ａ〜１３ｄの一端を第１〜第４のノードＮ_ｃ１〜Ｎ_ｃ４と称し、これら各ノードに発生する電圧を第１〜第４のノード電圧Ｖ_ｃ１〜Ｖ_ｃ４と称する。更に、第１〜第４のスイッチ素子１３ａ〜１３ｄの他端と第０のスイッチ素子１３ｚの一端との接続点を出力端子と称し、その出力端子に出力される出力電圧をＶ_ｏｕｔと称する。また、制御回路１５が、第０のスイッチ素子１３ｚをオンに制御する信号を第０の制御信号Ｔ_０と称し、第１〜第４のスイッチ素子１３ａ〜１３ｄのそれぞれをオンに制御する信号を第１〜第４の制御信号Ｔ_１〜Ｔ_４と称する。なお、各スイッチ素子は、それら各スイッチ素子をそれぞれ制御する各制御信号が入力されない場合には、常にオフに制御されている。

なお、図１に示す直流電圧発生回路は、図２１で示す従来の直流電圧発生回路と同じ回路構成である。しかしながら、本実施の形態は、第０のスイッチ素子１３ｚ及び第１〜第４のスイッチ素子１３ａ〜１３ｄをオンに制御しておく時間を一定とするものではなく、後述する所定の条件を満たすように各スイッチ素子をオンに制御する時間を変化させることに特徴がある。即ち、本実施の形態に係る直流電圧発生回路は、その条件に基づいて各スイッチ素子をオンに制御する時間を変化させることにより、グランド１１ａから数えてｉ番目のノード電圧をＶ_ｃｉとしキャパシタの総数をＮとした場合に、出力端子に出力される出力電圧Ｖ_ｏｕｔがｉ×Ｖ／Ｎに限定されることなく、任意の出力電圧を発生することを可能とする。

次に、図１に示す直流電圧発生回路の動作について説明する。図２は、各スイッチ素子がオンに制御される時間及びタイミングを示した図である。

制御回路１５は、時間ｔ_０から時間ｔ_１までのΔｔ時間の間、第０の制御信号Ｔ_０を出力して第０のスイッチ素子１３ｚをオンに制御する（ステップＳ１０１）。

次に、制御回路１５は、第０のスイッチ素子１３ｚをオフに制御すると共に、時間ｔ_１から時間ｔ_２までのΔｔ／２時間の間、第１の制御信号Ｔ_１を出力して第１のスイッチ素子１３ａをオンに制御する（ステップＳ１０２）。

そして、制御回路１５は、第１のスイッチ素子１３ａをオフに制御すると共に、時間ｔ_２から時間ｔ_３までのΔｔ／２時間の間、第２の制御信号Ｔ_２を出力して第２のスイッチ素子１３ｂをオンに制御する（ステップＳ１０３）。

続いて、制御回路１５は、第２のスイッチ素子１３ｂをオフに制御すると共に、時間ｔ_３から時間ｔ_４までのΔｔ／２時間の間、第３の制御信号Ｔ_３を出力して第３のスイッチ素子１３ｃをオンに制御する（ステップＳ１０４）。

そして、制御回路１５は、第３のスイッチ素子１３ｃをオフに制御すると共に、時間ｔ_４から時間ｔ_５までのΔｔ／２時間の間、第４の制御信号Ｔ_４を出力して第４のスイッチ素子１３ｄをオンに制御する（ステップＳ１０５）。

その後、制御回路１５は、第４のスイッチ素子１３ｄをオフに制御すると共に、時間ｔ_５から時間ｔ_６までのΔｔ時間の間、第３の制御信号Ｔ_３を出力して第３のスイッチ素子１３ｃをオンに制御する（ステップＳ１０６）。

そして、制御回路１５は、第３のスイッチ素子１３ｃをオフに制御すると共に、時間ｔ_６から時間ｔ_７までのΔｔ時間の間、第２の制御信号Ｔ_２を出力して第２のスイッチ素子１３ｂをオンに制御する（ステップＳ１０７）。

最後に、制御回路１５は、第２のスイッチ素子１３ｂをオフに制御すると共に、時間ｔ_７から時間ｔ_８までのΔｔ時間の間、第１の制御信号Ｔ_１を出力して第１のスイッチ素子１３ａをオンに制御する（ステップＳ１０８）。

以降、制御回路１５は、ステップＳ１０１〜ステップＳ１０８の動作を繰り返すことにより、Ｖ_ｃｉをｉ×Ｖ／Ｎとする電圧とは異なり、第１のノード電圧Ｖ_ｃ１を１／６×Ｖ［ｖ］，第２のノード電圧Ｖ_ｃ２を２／６×Ｖ［ｖ］，第３のノード電圧Ｖ_ｃ３を３／６×Ｖ［ｖ］に収束させることが可能となる。但し、Ｖは、前述したように直流電源１０の持つ直流電源電圧値である。

以下、上記電圧値に収束させることが可能な理由について説明する。

図３は、インダクタ１４で発生する電流の波形を示す波形図である。同図に示す領域ｒ_０〜領域ｒ_７のそれぞれの時間幅は、図２を用いて説明したステップＳ１０１〜ステップＳ１０８で各スイッチ素子をオンに制御しておく時間にそれぞれ対応している。即ち、領域ｒ_０は時間ｔ_０から時間ｔ_１までのΔｔ時間，領域ｒ_１は時間ｔ_１から時間ｔ_２までのΔｔ／２時間，領域ｒ_２は時間ｔ_２から時間ｔ_３までのΔｔ／２時間，領域ｒ_３は時間ｔ_３から時間ｔ_４までのΔｔ／２時間，領域ｒ_４は時間ｔ_４から時間ｔ_５までのΔｔ／２時間，領域ｒ_５は時間ｔ_５から時間ｔ_６までのΔｔ時間，領域ｒ_６は時間ｔ_６から時間ｔ_７までのΔｔ時間，領域ｒ_７は時間ｔ_７から時間ｔ_８までのΔｔ時間と同じである。

まず、収束した状態において、領域ｒ_０の場合、インダクタ１４に印加される印加電圧ＥはＥ＝Ｖ_ｃ２−Ｖ_ｏｕｔ＝Ｖ_ｃ２−０＝２／６×Ｖ［ｖ］となるので、式（１）の関係から、インダクタ１４で発生する電流の傾きは（２／６×Ｖ）／Ｌとなる。

次に、領域ｒ_０に続く領域ｒ_１の場合、印加電圧ＥはＥ＝Ｖ_ｃ２−Ｖ_ｃ１＝２／６×Ｖ−１／６×Ｖ＝１／６×Ｖ［ｖ］となるので、インダクタ１４で発生する電流の傾きは（１／６×Ｖ）／Ｌとなる。

続いて、領域ｒ_１に続く領域ｒ_２の場合、印加電圧ＥはＥ＝Ｖ_ｃ２−Ｖ_ｃ２＝０［ｖ］となるので、インダクタ１４で発生する電流の傾きは０（ゼロ）となる。

また、領域ｒ_２に続く領域ｒ_３の場合、印加電圧ＥはＥ＝Ｖ_ｃ２−Ｖ_ｃ３＝２／６×Ｖ−３／６×Ｖ＝−１／６×Ｖ［ｖ］となるので、インダクタ１４で発生する電流の傾きは（−１／６×Ｖ）／Ｌとなる。

領域ｒ_３に続く領域ｒ_４の場合、印加電圧ＥはＥ＝Ｖ_ｃ２−Ｖ_ｃ４＝２／６×Ｖ−Ｖ＝−４／６×Ｖ［ｖ］となるので、インダクタ１４で発生する電流の傾きは（−４／６×Ｖ）／Ｌとなる。

そして、領域ｒ_４に続く領域ｒ_５の場合、印加電圧ＥはＥ＝Ｖ_ｃ２−Ｖ_ｃ３なので、インダクタ１４で発生する電流の傾きは領域ｒ_３で発生する電流の傾きと同じになる。領域ｒ_５に続く領域ｒ_６の場合、印加電圧ＥはＥ＝Ｖ_ｃ２−Ｖ_ｃ２なので、インダクタ１４で発生する電流の傾きは領域ｒ_２で発生する電流の傾きと同じになる。領域ｒ_６に続く領域ｒ_７の場合、印加電圧ＥはＥ＝Ｖ_ｃ２−Ｖ_ｃ１なので、インダクタ１４で発生する電流の傾きは領域ｒ_１で発生する電流の傾きと同じになる。

領域ｒ_７の後には、再び、上述した領域ｒ_０〜領域ｒ_７で示す傾きの波形を有する電流が繰り返し発生する。この方法により、ｉ×Ｖ／Ｎ以外の任意の出力電圧を発生することが可能となる。なお、領域ｒ_７の終点の電流値は、領域ｒ_０の始点の電流値と同じとなっている必要がある。これは、各ノード電圧Ｖ_ｃｉが収束するための必要条件である。この必要条件が満たされるように、各スイッチ素子がオンとなる時間を制御する必要がある。

具体的には、Ｎ個のスイッチ素子がある場合に、第０，第１，第２，…，第Ｎの正順序で各スイッチ素子がそれぞれオンに制御される時間にインダクタ１４にそれぞれ流れる電流の時間微分ｄＩ／ｄｔをＶ_ｃｉ／Ｌ，（Ｖ_ｃｉ−Ｖ_ｃ１）／Ｌ，（Ｖ_ｃｉ−Ｖ_ｃ２）／Ｌ，…，（Ｖ_ｃｉ−Ｖ）／Ｌとし、次に第Ｎ−１，第Ｎ−２，…，第１，第０の逆順序で各スイッチ素子がそれぞれオンに制御される時間にインダクタ１４にそれぞれ流れる電流の時間微分ｄＩ／ｄｔを（Ｖ_ｃｉ−Ｖ_ｃＮ−１）／Ｌ，（Ｖ_ｃｉ−Ｖ_ｃＮ−２）／Ｌ，…，（Ｖ_ｃｉ−Ｖ_ｃ１）／Ｌ，Ｖ_ｃｉ／Ｌとする直線を順次接続して、１周期の後でＩ−ｔ曲線上で電流Ｉが再び初期の値になるように、各スイッチ素子をオンに制御しておく所定時間を設定する。

なお、本実施の形態では、ステップ１０１〜ステップ１０８において、第０のスイッチ素子１３ｚ及び第１〜第４のスイッチ素子１３ａ〜１３ｄがオンに制御されるそれぞれの時間を、Δｔ，Δｔ／２，Δｔ／２，Δｔ／２，Δｔ／２，Δｔ，Δｔ，Δｔとして説明したが、これはあくまでも一例であって、これに限られるものではなく、上述した必要条件を満たせば、各ノード電圧Ｖ_ｃｉが他の異なる任意の電圧に収束した直流電圧を出力することが可能となる。

続いて、図１で示す直流電圧発生回路が、任意の時間に基づくパルス制御により収束した直流電圧を生成することを検証するシミュレーション結果について説明する。

図４は、第１〜第３のノード電圧Ｖ_ｃ１〜Ｖ_ｃ３に出力される電圧値を示す第１のシミュレーション結果である。この第１のシミュレーション結果は、直流電源１０の直流電圧を２．０［ｖ］とし、第１〜第４のキャパシタ容量Ｃ_１〜Ｃ_４を２０［ｐＦ］としたシミュレーション結果である。また、インダクタ１４の自己インダクタンス値は４［ｍＨ］である。更に、第１〜第４のスイッチ素子１３ａ〜１３ｄ及び第０のスイッチ素子１３ｚを構成するトランジスタのゲート長及びゲート幅を、それぞれ０．２５［μｍ］及び６［μｍ］としている。また、領域ｒ_０の時間を４０［ｎｓ］，領域ｒ_１の時間を１０［ｎｓ］，領域ｒ_２の時間を１０［ｎｓ］，領域ｒ_３の時間を１０［ｎｓ］，領域ｒ_４の時間を１０［ｎｓ］，領域ｒ_５の時間を４０［ｎｓ］，領域ｒ_６の時間を４０［ｎｓ］，領域ｒ_７の時間を４０［ｎｓ］とし、周期Ｔ（領域ｒ_０から領域ｒ_７までの総時間）を２００［ｎｓ］としている。また、周波数は５［ＭＨｚ］としている。なお、第４のノード電圧Ｖ_ｃ４は、直流電源１０に直接接続されているので、この第４のノード電圧Ｖ_ｃ４に出力される電圧は２．０［ｖ］になることは当然であるため、ここでは、第１〜第３のノード電圧Ｖ_ｃ１〜Ｖ_ｃ３についてのみ説明する。

図４に示すように、時間が０［μｓ］付近では、急激な逆起電力のために回路動作が安定しないため、第１〜第３のノード電圧Ｖ_ｃ１〜Ｖ_ｃ３の値は大きく変動している。しかしながら、時間の経過と共に各ノード電圧は収束し、時間が１００［μｓ］付近では、第１のノード電圧Ｖ_ｃ１は０．２［ｖ］，第２のノード電圧Ｖ_ｃ２は０．６［ｖ］，第３のノード電圧Ｖ_ｃ３は１．４［ｖ］に収束していることを確認することができる。

図５は、第１〜第３のノード電圧Ｖ_ｃ１〜Ｖ_ｃ３に出力される電圧値を示す第２のシミュレーション結果である。第４のキャパシタ容量Ｃ_４を１００［ｐＦ］に変更し、他は第１のシミュレーション結果で用いたそれぞれの値と同じである。キャパシタの容量を変更した場合であっても、第１のシミュレーション結果と同様に、第１のノード電圧Ｖ_ｃ１は０．２［ｖ］，第２のノード電圧Ｖ_ｃ２は０．６［ｖ］，第３のノード電圧Ｖ_ｃ３は１．４［ｖ］に収束していることを確認することができる。これらシミュレーション結果により、各ノードで収束する電圧は、キャパシタの容量に依存しないことが確認できる。

次に、インダクタ１４に印加される段階的な出力電圧Ｖ_ｏｕｔと、その印加電圧Ｅによりインダクタ１４で発生する電流Ｉとのシミュレーション結果について説明する。なお、上述したように、第１のシミュレーションの場合でも第２のシミュレーションの場合でも各ノード電圧は同じ電圧値に収束するので、第２のシミュレーションの構成に基づいて得られる出力電圧Ｖ_ｏｕｔと、この出力電圧によりインダクタ１４で発生する交流電流のシミュレーション結果について、以下説明する。

図６は、１００．０［μｓ］経過時における出力電圧Ｖ_ｏｕｔのシミュレーション波形を示す図である。図６で示すＶ_ｏｕｔの波形は、前述したように第１〜第３のノード電圧Ｖ_ｃ１〜Ｖ_ｃ３が収束しているので、各領域の時間に応じて明瞭な階段状の波形であることを確認することができる。

図７は、インダクタ１４で発生した電流Ｉのシミュレーション波形を示す図である。同図から、インダクタ１４で発生する電流Ｉの曲線は、時間ｔの１次関数であることが確認できる。

続いて、第２のシミュレーションの構成において、領域ｒ_６の時間を４０［ｎｓ］から２４０［ｎｓ］に変更した場合に、インダクタ１４に印加される段階的な出力電圧Ｖ_ｏｕｔと、その印加電圧Ｅによりインダクタ１４で発生する電流Ｉとのシミュレーション結果について説明する。図８は、１００．０［μｓ］経過時における出力電圧Ｖ_ｏｕｔのシミュレーション波形を示す図である。図８で示すＶ_ｏｕｔの波形は、図６で示す波形と同様に、各領域の時間に応じて明瞭な階段状の波形であることを確認することができる。また、図９は、インダクタ１４で発生した電流Ｉのシミュレーション波形を示す図である。図７で示す波形よりも、領域ｒ_６の時間が長くなるものの、領域ｒ_６以外の部分の波形は、図７で示す波形と同じ波形である。

最後に、出力電圧Ｖ_ｏｕｔが安定して収束する理由について説明する。収束する電圧が、Ｖ_ｃｉ＝Ｖ_ｃｉ ^＊であるとする。このとき、ノイズ電流εが発生したと仮定し、収束電圧からの変化分をＶ_ｉ（＝Ｖ_ｃｉ−Ｖ_ｃｉ ^＊）とし、時刻ｔ＝０において電流Ｉ＝Ｉ_０の状態がＩ＝Ｉ_０＋ε（ε≠０）に変化すると定義する。

このとき、収束している場合には、明らかにＶ_ｉ＝ε＝０が成立する。また、１周期後の電荷Ｑ_ｉとεの変化量を、ΔＱ_ｉ及びΔεとすると、収束している場合には、ΔＱ_ｉ＝Δε＝０が成立する。

一方、ノイズが発生した場合には、ΔＱ_ｉ＝Δε＝０が成立しないため、ΔＱ_ｉとΔεとを、Ｖ_ｉとεとの１次オーダで展開すると式（３）が成立する。

ここで、ｑ_＋とｖ_＋というベクトルを式（４）として定義する。

式（３）及び式（４）から、式（５）が成立する。

また、非特許文献２に開示された技術から、式（６）及び式（７）が成立する。

但し、Ｆは（Ｎ−１）次の正方行列である。Ｖ_ｉ＝Ｖ_ｃｉ−Ｖ_ｃｉ ^＊の関係より、ΔＶ_ｉ＝ΔＶ_ｃｉであるから式（８）が成立する。

式（８）を、ΔＱ_ｉとΔＶ_ｉとに関して成分表示すると、式（９）を得ることができる。

そして、式（１０）を得ることができる。

ここで、Ｆ_＋はＮ次の正方行列である。式（４）を用いれば、式（１１）を得ることができる。

式（５）及び式（１１）を用いることにより、式（１２）を得ることができる。

次に、行列Ｆ_＋の性質について説明する。非特許文献２に開示された技術から、Ｆは正値対称行列であるから、Ｆ_＋も正値対称行列である。正値対称行列であれば、非特許文献３に開示された技術から、Ｐ^ｔＦ_＋Ｐ＝Ｉを満たす正則行列Ｐが存在する。なお、Ｐ^ｔＦ_＋Ｐは、通常、合同変換（congruent transformation）と称されている。

続いて、ジョルダン標準形の行列理論について説明する。この行列理論では、任意の行列Ｋに対して、Ｔ^−１ＫＴをジョルダン標準形Ｊに変換する行列Ｔが存在している。従い、式（１３）とすることが可能である。

ここで、Ｊはｎ_ｉ次正方行列で対角成分α_ｉを持つジョルダン細胞Ｊ_ｉ（α_ｉ，ｎ_ｉ）の直和であるため、式（１４）を意味している。

式（１３）は、最初にＰにより合同変換を行い、次にＴにより相似変換（similarity transformation）を行う事により、ＡとＦ_＋をそれぞれジョルダン標準形Ｊと単位行列Ｉに変換できることを意味している。

これは、非特許文献１に開示された結果と同じであり、これにより、図１に示す直流電圧発生回路の各ノード電圧Ｖ_ｃｉがＶ_ｃｉ ^＊に収束することがわかる。

即ち、図１に示す電源１０と、第１〜第４のコンデンサ１２ａ〜１２ｄと、グランド１１ａとで構成された部分を一つの回路と称する場合に、この回路は、Ｎ−１個の出力端（上記のノードに相当）を備え、この出力端の電荷の変化ΔＱ_ｉが、この出力端の電圧の変化ΔＶ_ｊとＮ−１次の正方行列且つ正値対称行列であるＦ_ｉｊとを用いて、ΔＱ_ｉ＝Ｆ_ｉｊΔＶ_ｊの関係を有する回路であればよい。従って、図１に示すような接続形態に限られるものではなく、後述する実施の形態で説明する接続形態であってもよい。

本実施の形態によれば、制御回路１５が、各スイッチ素子が正順序でオンに制御され、次に正順序でオンに制御されるまでの期間を１周期とした場合に、１周期後にインダクタ１４に流れる電流値が１周期前にインダクタ１４に流れた電流値と同じになるように所定時間を変化させるので、この時の制御回路１５の制御条件に対応した任意の出力電圧を生成する直流電圧発生回路を提供することが可能となる。

〔第２の実施の形態〕
図１０は、第２の実施の形態に係る直流電圧発生回路の回路構成を示す回路図である。この直流電圧発生回路は、Ｖ［ｖ］の直流電圧を発生する直流電源１０と、グランド１１ａと直流電源１０との間に直列に接続された第１〜第５のキャパシタ１２ａ〜１２ｅと、一端が第１〜第５のキャパシタ１２ａ〜１２ｅの直流電源側の一端に接続された第１〜第５のスイッチ素子１３ａ〜１３ｅと、一端が第１〜第５のスイッチ素子１３ａ〜１３ｅの他端に接続され、他端がグランド１１ｂに接続された第０のスイッチ素子１３ｚと、一端が第１〜第５のスイッチ素子１３ａ〜１３ｅの他端と第０のスイッチ素子１３ｚの一端とに接続され、他端が第２のスイッチ素子１３ｂの一端、若しくは、第１のスイッチ素子１３ａの一端のいずれかに接続されたインダクタ１４と、第０のスイッチ素子１３ｚ及び第１〜第５のスイッチ素子１３ａ〜１３ｅを、第０，第１，第２，第３，第４，第５の正順序でそれぞれ所定時間づつオンに制御し、次にそれと逆順序でそれぞれ所定時間づつオンに制御する動作を繰り返す制御回路１５と、を備えた構成である。

ここで、第１〜第５のキャパシタ１２ａ〜１２ｅのそれぞれの容量を、第１〜第５のキャパシタ容量Ｃ_１〜Ｃ_５と称する。また、第１〜第５のスイッチ素子１３ａ〜１３ｅの一端を第１〜第５のノードＮ_ｃ１〜Ｎ_ｃ５と称し、これら各ノードに発生する電圧を第１〜第５のノード電圧Ｖ_ｃ１〜Ｖ_ｃ５と称する。更に、第１〜第５のスイッチ素子１３ａ〜１３ｅの他端と第０のスイッチ素子１３ｚの一端との接続点を出力端子と称し、その出力端子に出力される出力電圧をＶ_ｏｕｔと称する。また、制御回路１５が、第０のスイッチ素子１３ｚをオンに制御する信号を第０の制御信号Ｔ_０と称し、第１〜第５のスイッチ素子１３ａ〜１３ｅのそれぞれをオンに制御する信号を第１〜第５の制御信号Ｔ_１〜Ｔ_５と称する。なお、各スイッチ素子は、それら各スイッチ素子をそれぞれ制御する各制御信号が入力されない場合には、常にオフに制御されている。

なお、図１０で示す本実施の形態の回路構成は、図１に示す第１の実施の形態と基本的には同様の構成であるが、コンデンサとスイッチ素子の数がそれぞれ１つづつ多いものであって、且つ、インダクタ１４の他端が第２のスイッチ素子１３ｂの一端、若しくは、第１のスイッチ素子１３ａの一端のいずれかに接続されている点において異なっている。更に、第１の実施の形態で説明した必要条件を満たす一つの例として、第０のスイッチ素子１３ｚ及び第１〜第５のスイッチ素子１３ａ〜１３ｅが正順序とそれと逆順序でそれぞれオンに制御されるそれぞれの時間を、４０［ｎｓ］，１０［ｎｓ］，１０［ｎｓ］，１０［ｎｓ］，１０［ｎｓ］，１０［ｎｓ］，１０［ｎｓ］，４０［ｎｓ］，４０［ｎｓ］，４０［ｎｓ］とし、周期Ｔを２２０［ｎｓ］としている。

なお、直流電源１０の直流電圧を２．０［ｖ］とし、第１〜第５のキャパシタ容量Ｃ_１〜Ｃ_５は２０［ｐＦ］である。また、インダクタ１４の自己インダクタンス値は４［ｍＨ］である。更に、第１〜第５のスイッチ素子１３ａ〜１３ｅ及び第０のスイッチ素子１３ｚを構成するトランジスタのゲート長及びゲート幅を、それぞれ０．２５［μｍ］及び６［μｍ］としている。

次に、本実施の形態に係る直流電圧発生回路の動作について説明する。

制御回路１５は、時間ｔ_０から時間ｔ_１までの４０［ｎｓ］の間（領域ｒ_０）、第０の制御信号Ｔ_０を出力して第０のスイッチ素子１３ｚをオンに制御する（ステップＳ２０１）。

次に、制御回路１５は、第０のスイッチ素子１３ｚをオフに制御すると共に、時間ｔ_１から時間ｔ_２までの１０［ｎｓ］の間（領域ｒ_１）、第１の制御信号Ｔ_１を出力して第１のスイッチ素子１３ａをオンに制御する（ステップＳ２０２）。

そして、制御回路１５は、第１のスイッチ素子１３ａをオフに制御すると共に、時間ｔ_２から時間ｔ_３までの１０［ｎｓ］の間（領域ｒ_２）、第２の制御信号Ｔ_２を出力して第２のスイッチ素子１３ｂをオンに制御する（ステップＳ２０３）。

続いて、制御回路１５は、第２のスイッチ素子１３ｂをオフに制御すると共に、時間ｔ_３から時間ｔ_４までの１０［ｎｓ］の間（領域ｒ_３）、第３の制御信号Ｔ_３を出力して第３のスイッチ素子１３ｃをオンに制御する（ステップＳ２０４）。

そして、制御回路１５は、第３のスイッチ素子１３ｃをオフに制御すると共に、時間ｔ_４から時間ｔ_５までの１０［ｎｓ］の間（領域ｒ_４）、第４の制御信号Ｔ_４を出力して第４のスイッチ素子１３ｄをオンに制御する（ステップＳ２０５）。

そして、制御回路１５は、第４のスイッチ素子１３ｄをオフに制御すると共に、時間ｔ_５から時間ｔ_６までの１０［ｎｓ］の間（領域ｒ_５）、第５の制御信号Ｔ_５を出力して第５のスイッチ素子１３ｅをオンに制御する（ステップＳ２０６）。

その後、制御回路１５は、第５のスイッチ素子１３ｅをオフに制御すると共に、時間ｔ_６から時間ｔ_７までの１０［ｎｓ］の間（領域ｒ_６）、第４の制御信号Ｔ_４を出力して第４のスイッチ素子１３ｄをオンに制御する（ステップＳ２０７）。

そして、制御回路１５は、第４のスイッチ素子１３ｄをオフに制御すると共に、時間ｔ_７から時間ｔ_８までの４０［ｎｓ］の間（領域ｒ_７）、第３の制御信号Ｔ_３を出力して第３のスイッチ素子１３ｃをオンに制御する（ステップＳ２０８）。

そして、制御回路１５は、第３のスイッチ素子１３ｃをオフに制御すると共に、時間ｔ_８から時間ｔ_９までの４０［ｎｓ］の間（領域ｒ_８）、第２の制御信号Ｔ_２を出力して第２のスイッチ素子１３ｂをオンに制御する（ステップＳ２０９）。

最後に、制御回路１５は、第２のスイッチ素子１３ｂをオフに制御すると共に、時間ｔ_９から時間ｔ_１０までの４０［ｎｓ］の間（領域ｒ_９）、第１の制御信号Ｔ_１を出力して第１のスイッチ素子１３ａをオンに制御する（ステップＳ２１０）。

最初に、インダクタ１４の他端が第２のスイッチ素子１３ｂの一端に接続されている場合の第３のシミュレーション結果について説明する。図１１は、第１〜第４のノード電圧Ｖ_ｃ１〜Ｖ_ｃ４に出力される電圧値を示す第３のシミュレーション結果である。同図に示すように、時間が０［μｓ］付近では、急激な逆起電力のために回路動作が安定しないため、第１〜第４のノード電圧Ｖ_ｃ１〜Ｖ_ｃ４の値は大きく変動している。しかしながら、時間の経過と共に各ノード電圧は収束し、時間が１００［μｓ］付近では、第１のノード電圧Ｖ_ｃ１は０．２［ｖ］，第２のノード電圧Ｖ_ｃ２は０．６［ｖ］，第３のノード電圧Ｖ_ｃ３は０．９［ｖ］，第４のノード電圧Ｖ_ｃ４は１．６［ｖ］に収束していることを確認することができる。

図１２は、１００．０［μｓ］経過時における出力電圧Ｖ_ｏｕｔのシミュレーション波形を示す図である。同図で示すＶ_ｏｕｔの波形は、図１１で示すように第１〜第４のノード電圧Ｖ_ｃ１〜Ｖ_ｃ４が収束しているので、各領域の時間に応じて明瞭な階段状の波形であることを確認することができる。

図１３は、インダクタ１４で発生した電流Ｉのシミュレーション波形を示す図である。同図から、インダクタ１４で発生する電流Ｉの曲線は、時間ｔの１次関数であることが確認できる。

次に、インダクタ１４の他端が第１のスイッチ素子１３ａの一端に接続されている場合の第４のシミュレーション結果について説明する。図１４は、第１〜第４のノード電圧Ｖ_ｃ１〜Ｖ_ｃ４に出力される電圧値を示す第４のシミュレーション結果である。同図に示すように、時間が０［μｓ］付近では、急激な逆起電力のために回路動作が安定しないため、第１〜第４のノード電圧Ｖ_ｃ１〜Ｖ_ｃ４の値は大きく変動している。しかしながら、時間の経過と共に各ノード電圧は収束し、時間が１００［μｓ］付近では、第１のノード電圧Ｖ_ｃ１は０．６［ｖ］，第２のノード電圧Ｖ_ｃ２は０．４［ｖ］，第３のノード電圧Ｖ_ｃ３は０．７［ｖ］，第４のノード電圧Ｖ_ｃ４は１．３［ｖ］に収束していることを確認することができる。

図１５は、１００．０［μｓ］経過時における出力電圧Ｖ_ｏｕｔのシミュレーション波形を示す図である。同図で示すＶ_ｏｕｔの波形は、図１４で示すように第１〜第４のノード電圧Ｖ_ｃ１〜Ｖ_ｃ４が収束しているので、各領域の時間に応じて明瞭な階段状の波形であることを確認することができる。

図１６は、インダクタ１４で発生した電流Ｉのシミュレーション波形を示す図である。同図から、インダクタ１４で発生する電流Ｉの曲線は、時間ｔの１次関数であることが確認できる。

即ち、直流電圧発生回路は、コンデンサやスイッチ素子の数量等に関係なく、任意の出力電圧を発生することができる。また、インダクタ１４の他端の接続先は、第１の実施の形態で説明したような第２のスイッチ素子１３ｂの一端に限られることなく、第１のスイッチ素子１３ａの一端や他のスイッチ素子の一端でも同様の効果を得ることができる。

本実施の形態によれば、制御回路１５が、各スイッチ素子が正順序でオンに制御され、次に正順序でオンに制御されるまでの期間を１周期とした場合に、１周期後にインダクタ１４に流れる電流値が１周期前にインダクタ１４に流れた電流値と同じになるように所定時間を変化させるので、この時の制御回路１５の制御条件に対応した任意の出力電圧を生成する直流電圧発生回路を提供することが可能となる。なお、出力電圧Ｖ_ｏｕｔが安定して収束する理由については、第１の実施の形態で説明した理由と同様である。

〔第３の実施の形態〕
図１７は、第３の実施の形態に係る直流電圧発生回路の回路構成を示す回路図である。この直流電圧発生回路は、Ｖ［ｖ］の直流電圧を発生する直流電源１０と、一端がグランド１１ａ〜１１ｃにそれぞれ接続された第１〜第３のキャパシタ１２ａ〜１２ｃと、一端が第１〜第３のキャパシタ１２ａ〜１２ｃの他端にそれぞれ接続された第１〜第３のスイッチ素子１３ａ〜１３ｃと、一端が直流電源１０に接続され、他端が第１〜第３のスイッチ素子１３ａ〜１３ｃの他端に接続された第４のスイッチ素子１３ｄと、一端が第１〜第４のスイッチ素子１３ａ〜１３ｄの他端に接続され、他端がグランド１１ｄに接続された第０のスイッチ素子１３ｚと、一端が第１〜第４のスイッチ素子１３ａ〜１３ｄの他端と第０のスイッチ素子１３ｚの一端とに接続され、他端が第２のスイッチ素子１３ｂの一端に接続されたインダクタ１４と、第０のスイッチ素子１３ｚ及び第１〜第４のスイッチ素子１３ａ〜１３ｄを、第０，第１，第２，第３，第４の正順序でそれぞれ所定時間づつオンに制御し、次にそれと逆順序でそれぞれ所定時間づつオンに制御する制御回路１５と、を備えた構成である。

ここで、第１〜第３のキャパシタ１２ａ〜１２ｃのそれぞれの容量を、第１〜第３のキャパシタ容量Ｃ_１〜Ｃ_３と称する。また、第１〜第４のスイッチ素子１３ａ〜１３ｄの一端を第１〜第４のノードＮ_ｃ１〜Ｎ_ｃ４と称し、これら各ノードに発生する電圧を第１〜第４のノード電圧Ｖ_ｃ１〜Ｖ_ｃ４と称する。更に、第１〜第４のスイッチ素子１３ａ〜１３ｄの他端と第０のスイッチ素子１３ｚの一端との接続点を出力端子と称し、その出力端子に出力される出力電圧をＶ_ｏｕｔと称する。また、制御回路１５が、第０のスイッチ素子１３ｚをオンに制御する信号を第０の制御信号Ｔ_０と称し、第１〜４のスイッチ素子１３ａ〜１３ｄのそれぞれをオンに制御する信号を第１〜第４の制御信号Ｔ_１〜Ｔ_４と称する。なお、各スイッチ素子は、それら各スイッチ素子をそれぞれ制御する各制御信号が入力されない場合には、常にオフに制御されている。

なお、本実施の形態は、各キャパシタの一端の接続先とスイッチの総数に対するキャパシタの総数とが異なる点を除いて、第１の実施の形態で説明したものと基本的には同様の構成である。また、本実施の形態に係る直流電圧発生回路の動作方法についても、第１の実施の形態で説明した動作と同じなので、ここでは同様の説明は省略する。

即ち、第１の実施の形態で説明した必要条件を満たす一つの例として、第０のスイッチ素子１３ｚ及び第１〜第４のスイッチ素子１３ａ〜１３ｄが第０，第１，第２，第３，第４の正順序とそれと逆順序とでオンに制御されるそれぞれの時間を、４０［ｎｓ］，１０［ｎｓ］，１０［ｎｓ］，１０［ｎｓ］，１０［ｎｓ］，４０［ｎｓ］，４０［ｎｓ］，４０［ｎｓ］とし、周期Ｔを２００［ｎｓ］としている。

また、直流電源１０の直流電圧を２．０［ｖ］としている。また、インダクタ１４の自己インダクタンス値は４［ｍＨ］である。更に、第１〜第４のスイッチ素子１３ａ〜１３ｄ及び第０のスイッチ素子１３ｚを構成するトランジスタのゲート長及びゲート幅を、それぞれ０．２５［μｍ］及び６［μｍ］としている。

最初に、第１〜第３のキャパシタ容量Ｃ_１〜Ｃ_３が２０［ｐＦ］の場合の第５のシミュレーション結果について説明する。図１８は、第１〜第３のノード電圧Ｖ_ｃ１〜Ｖ_ｃ３に出力される電圧値を示す第５のシミュレーション結果である。同図に示すように、時間が０［μｓ］付近では、急激な逆起電力のために回路動作が安定しないため、第１〜第３のノード電圧Ｖ_ｃ１〜Ｖ_ｃ３の値は大きく変動している。しかしながら、時間の経過と共に各ノード電圧は収束し、時間が１００［μｓ］付近では、第１のノード電圧Ｖ_ｃ１は０．２［ｖ］，第２のノード電圧Ｖ_ｃ２は０．６［ｖ］，第３のノード電圧Ｖ_ｃ３は１．４［ｖ］に収束していることを確認することができる。

次に、第１のキャパシタ容量Ｃ_１及び第２のキャパシタ容量Ｃ_２が２０［ｐＦ］，第３のキャパシタ容量Ｃ_３が１００［ｐＦ］の場合の第６のシミュレーション結果について説明する。図１９は、第１〜第３のノード電圧Ｖ_ｃ１〜Ｖ_ｃ３に出力される電圧値を示す第６のシミュレーション結果である。同図に示すように、時間が０［μｓ］付近では、急激な逆起電力のために回路動作が安定しないため、第１〜第３のノード電圧Ｖ_ｃ１〜Ｖ_ｃ３の値は大きく変動している。しかしながら、時間の経過と共に各ノード電圧は収束し、時間が１００［μｓ］付近では、第１のノード電圧Ｖ_ｃ１は０．２［ｖ］，第２のノード電圧Ｖ_ｃ２は０．６［ｖ］，第３のノード電圧Ｖ_ｃ３は１．４［ｖ］に収束していることを確認することができる。

従って、第１の実施の形態で示す回路構成と接続形態が異なる場合であっても、収束した任意の出力電圧を出力端子に出力することが可能となる。なお、出力電圧Ｖ_ｏｕｔが安定して収束する理由については、第１の実施の形態で説明した理由と同様である。

本実施の形態によれば、制御回路１５が、各スイッチ素子が正順序でオンに制御され、次に正順序でオンに制御されるまでの期間を１周期とした場合に、１周期後にインダクタ１４に流れる電流値が１周期前にインダクタ１４に流れた電流値と同じになるように所定時間を変化させるので、この時の制御回路１５の制御条件に対応した任意の出力電圧を生成する直流電圧発生回路を提供することが可能となる。

〔第４の実施の形態〕
図２０は、第４の実施の形態に係る直流電圧発生回路の回路構成を示す回路図である。この直流電圧発生回路は、Ｖ［ｖ］の直流電圧を発生する直流電源１０と、一端がグランド１１ａに接続された第１のキャパシタ１２ａと、グランド１１ｂと直流電源１０との間に直列に接続された第２〜第４のキャパシタ１２ｂ〜１２ｄと、一端が第１のキャパシタ１２ａの他端に接続された第１のスイッチ素子１３ａと、一端が第２〜第４のキャパシタ１２ｂ〜１２ｄの直流電源側の一端に接続された第２〜第４のスイッチ素子１３ｂ〜１３ｄと、一端が第１〜第４のスイッチ素子１３ａ〜１３ｄの他端に接続され、他端がグランド１１ｃに接続された第０のスイッチ素子１３ｚと、一端が第１〜第４のスイッチ素子１３ａ〜１３ｄの他端と第０のスイッチ素子１３ｚの一端とに接続され、他端が第２のスイッチ素子１３ｂの一端に接続されたインダクタ１４と、第０のスイッチ素子１３ｚ及び第１〜第４のスイッチ素子１３ａ〜１３ｄを、第０，第１，第２，第３，第４の正順序でそれぞれ所定時間づつオンに制御し、次にそれと逆順序でそれぞれ所定時間づつオンに制御する動作を繰り返す制御回路１５と、を備えた構成である。

ここで、第１〜第４のキャパシタ１２ａ〜１２ｄのそれぞれの容量を、第１〜第４のキャパシタ容量Ｃ_１〜Ｃ_４と称する。また、第１〜第４のスイッチ素子１３ａ〜１３ｄの一端を第１〜第４のノードＮ_ｃ１〜Ｎ_ｃ４と称し、これら各ノードに発生する電圧を第１〜第４のノード電圧Ｖ_ｃ１〜Ｖ_ｃ４と称する。更に、第１〜第４のスイッチ素子１３ａ〜１３ｄの他端と第０のスイッチ素子１３ｚの一端との接続点を出力端子と称し、その出力端子に出力される出力電圧をＶ_ｏｕｔと称する。また、制御回路１５が、第０のスイッチ素子１３ｚをオンに制御する信号を第０の制御信号Ｔ_０と称し、第１〜４のスイッチ素子１３ａ〜１３ｄのそれぞれをオンに制御する信号を第１〜第４の制御信号Ｔ_１〜Ｔ_４と称する。なお、各スイッチ素子は、それら各スイッチ素子をそれぞれ制御する各制御信号が入力されない場合には、常にオフに制御されている。

なお、図２０に示す直流電圧発生回路は、図１に示す第１の実施の形態に係る直流電圧発生回路（図２０に示す（Ａ）の部分）と、図１７に示す第３の実施の形態における直流電圧発生回路（図２０に示す（Ｂ）の部分）とを組み合わせた回路構成である。

ここで、本実施の形態に係る直流電圧発生回路を、第１の実施の形態の各ステップで説明した動作と同様に、各スイッチ素子を制御する動作を繰り返す。このとき、各スイッチ素子をオンに制御しておく時間も第１の実施の形態の場合と同様とする。図２０に示す回路構成において、図２０に示す（Ａ）の部分の正値対象行列Ｆは、第１の実施の形態での説明及び非特許文献２で開示された技術から、式（７）となる。また、図２０に示す（Ｂ）の部分の正値対象行列Ｆは、非特許文献４で開示された技術から、式（１５）となる。

従って、図２０に示す回路構成において、式（７）及び式（１５）を用いることにより、Ｆは、式（１６）で示すように変形することができる。

Ｆ_２は正値対象行列なので、非特許文献１に開示された技術に基づけば、第１の実施の形態で説明した理由と同様に、各ノード電圧Ｖ_ｃｉが収束することがわかる。

従って、本実施の形態に係る直流電圧発生回路は、第１〜第３の実施の形態で説明したのと同様に、収束した任意の出力電圧を出力端子に出力することができる。

本実施の形態によれば、制御回路１５が、各スイッチ素子が正順序でオンに制御され、次に正順序でオンに制御されるまでの期間を１周期とした場合に、１周期後にインダクタ１４に流れる電流値が１周期前にインダクタ１４に流れた電流値と同じになるように所定時間を変化させるので、この時の制御回路１５の制御条件に対応した任意の出力電圧を生成する直流電圧発生回路を提供することが可能となる。

最後に、第１〜第４の実施の形態に関し、収束した出力電圧に基づくインダクタ１４を流れる交流電流を発生することが可能である。また、キャパシタの数量を増加することにより、より滑らかな交流電流を流しうることが可能であることは言うまでも無い。

また、第３の実施の形態及び第４の実施の形態において、インダクタ１４の他端の接続先を第１のスイッチ素子１３ａの一端、第３のスイッチ素子１３ｃの一端のうちいずれかに接続した場合であっても、第２の実施の形態で説明したのと同様の効果が得られることは言うまでも無い。

第１の実施の形態に係る直流電圧発生回路の回路構成を示す回路図である。 各スイッチ素子がオンに制御される時間及びタイミングを示した図である。 インダクタ１４で発生する電流の波形を示す波形図である。 第１〜第３のノード電圧に出力される電圧値を示す第１のシミュレーション結果である。 第１〜第３のノード電圧に出力される電圧値を示す第２のシミュレーション結果である。 １００．０［μｓ］経過時における出力電圧のシミュレーション波形を示す図である。 インダクタで発生した電流のシミュレーション波形を示す図である。 １００．０［μｓ］経過時における出力電圧のシミュレーション波形を示す図である。 インダクタで発生した電流のシミュレーション波形を示す図である。 第２の実施の形態に係る直流電圧発生回路の回路構成を示す回路図である。 第１〜第４のノード電圧に出力される電圧値を示す第３のシミュレーション結果である。 １００．０［μｓ］経過時における出力電圧のシミュレーション波形を示す図である。 インダクタで発生した電流のシミュレーション波形を示す図である。 第１〜第４のノード電圧に出力される電圧値を示す第４のシミュレーション結果である。 １００．０［μｓ］経過時における出力電圧のシミュレーション波形を示す図である。 インダクタで発生した電流のシミュレーション波形を示す図である。 第３の実施の形態に係る直流電圧発生回路の回路構成を示す回路図である。 第１〜第３のノード電圧に出力される電圧値を示す第５のシミュレーション結果である。 第１〜第３のノード電圧に出力される電圧値を示す第６のシミュレーション結果である。 第４の実施の形態に係る直流電圧発生回路の回路構成を示す回路図である。 従来の直流電圧発生回路の回路構成の一例を示す回路図である。 各スイッチ素子がオンに制御されるタイミングに応じて出力端子から出力される出力電圧の波形を示した波形図である。 第１〜第３のノード電圧に出力される電圧値を示すシミュレーション結果である。 １００．０［μｓ］経過時における出力電圧のシミュレーション波形を示す図である。 インダクタで発生した電流のシミュレーション波形を示す図である。 インダクタで発生した電流を示す図である。

符号の説明

Ｃ_１〜Ｃ_４…第１〜第４のキャパシタ容量
ｒ_０〜ｒ_９…領域
Ｓ１０１〜Ｓ１０８，Ｓ２０１〜Ｓ２１０…ステップ
Ｔ_０〜Ｔ_５…第０〜第５の制御信号
ｔ_０〜ｔ_１０…時間
１０…直流電源
１１，１１ａ〜１１ｄ…グランド
１２ａ〜１２ｅ…第１〜第５のキャパシタ
１３ａ〜１３ｅ…第１〜第５のスイッチ素子
１３ｚ…第０のスイッチ素子
１４…インダクタ
１５…制御回路

Claims (5)

1. Ｎ−１個の出力端を備え、当該出力端の電荷の変化ΔＱ_ｉが、当該出力端の電圧の変化ΔＶ_ｊとＮ−１次の正方行列且つ正値対称行列であるＦ_ｉｊとを用いて、ΔＱ_ｉ＝Ｆ_ｉｊΔＶ_ｊの関係を有する回路と、
   一端が前記Ｎ−１個の出力端にそれぞれ接続された第１〜第Ｎ−１のスイッチ素子と、
   一端が直流電源に接続され、他端が前記第１〜第Ｎ−１のスイッチ素子の他端に接続された第Ｎのスイッチ素子と、
   一端が前記第１〜第Ｎのスイッチ素子の他端に接続され、他端がグランドに接続された第０のスイッチ素子と、
   一端が前記第１〜第Ｎのスイッチ素子の他端と前記第０のスイッチ素子の一端とに接続され、他端が当該第１〜第Ｎ−１のスイッチ素子の一端のうちいずれかに接続されたインダクタと、
   前記第０のスイッチ素子及び前記第１〜第Ｎのスイッチ素子を、第０，第１，第２，…，第Ｎの正順序でそれぞれ所定時間づつオンに制御し、次にそれと逆順序でそれぞれ所定時間づつオンに制御する制御手段と、を有し、
   前記制御手段は、各スイッチ素子が正順序でオンに制御され、次に正順序でオンに制御されるまでの期間を１周期とした場合に、当該１周期後に前記インダクタに流れる電流値が当該１周期前に当該インダクタに流れた電流値と同じになるように前記所定時間を変化させることを特徴とする直流電圧発生回路。
2. 前記回路は、グランドと前記直流電源との間に直列に接続された第１〜第Ｎのキャパシタを更に備え、前記Ｎ−１個の出力端は、当該第１〜第Ｎ−１のキャパシタの直流電源側の一端であることを特徴とする請求項１に記載の直流電圧発生回路。
3. 前記回路は、一端がグランドに接続された第１〜第Ｎ−１のキャパシタを更に備え、前記Ｎ−１個の出力端は、当該第１〜第Ｎ−１のキャパシタの他端であることを特徴とする請求項１に記載の直流電圧発生回路。
4. 前記回路は、
   一端がグランドに接続された第１〜第Ｍのキャパシタと、
   グランドと前記直流電源との間に直列に接続された第Ｍ＋１〜第Ｎのキャパシタと、を更に備え、
   前記Ｎ−１個の出力端は、前記第１〜第Ｍのキャパシタの他端と、前記第Ｍ＋１〜第Ｎ−１のキャパシタの直流電源側の一端とであることを特徴とする請求項１に記載の直流電圧発生回路。
5. 前記制御手段は、
   前記Ｎ−１個の出力端に生じる所望の直流電圧をＶ_ｃｋ（ｋ＝１，２，…，Ｎ−１）とし、前記直流電源をＶとし、前記インダクタの他端を前記第ｉのスイッチ素子の一端に接続し、前記インダクタの自己インダクタンスをＬとした場合に、第０，第１，第２，…，第Ｎの正順序で前記各スイッチ素子がそれぞれオンに制御される時間に前記インダクタにそれぞれ流れる電流の時間微分ｄＩ／ｄｔをＶ_ｃｉ／Ｌ，（Ｖ_ｃｉ−Ｖ_ｃ１）／Ｌ，（Ｖ_ｃｉ−Ｖ_ｃ２）／Ｌ，…，（Ｖ_ｃｉ−Ｖ）／Ｌとし、次に第Ｎ−１，第Ｎ−２，…，第１，第０の逆順序で前記各スイッチ素子がそれぞれオンに制御される時間に前記インダクタにそれぞれ流れる電流の時間微分ｄＩ／ｄｔを（Ｖ_ｃｉ−Ｖ_ｃＮ−１）／Ｌ，（Ｖ_ｃｉ−Ｖ_ｃＮ−２）／Ｌ，…，（Ｖ_ｃｉ−Ｖ_ｃ１）／Ｌ，Ｖ_ｃｉ／Ｌとする直線を順次接続して、前記１周期後に前記インダクタに流れる電流値が当該１周期前に当該インダクタに流れた電流値と同じになるように前記所定時間を設定することを特徴とする請求項１乃至４のいずれか１項に記載の直流電圧発生回路。

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