JP4954005B2 - メモリ・キャッシュ内のデータを無効化する方法、コンピュータ可読媒体及びイメージ処理システム - Google Patents
メモリ・キャッシュ内のデータを無効化する方法、コンピュータ可読媒体及びイメージ処理システム Download PDFInfo
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Description
図1は、本発明に従った多重コア処理要素100を示す。多重コア処理要素100は、複数の基本スループット・エンジン(BTE)105を含む。BTE105は、複数の処理スレッド及びコア・キャッシュ(例えば、L1キャッシュ)を含む。各BTE105の内部にある処理スレッドは、共有された多重コア処理要素キャッシュ110(例えば、L2キャッシュ)にアクセスする。
図3は、イメージ処理システムによって描画すべき3次元シーン305を例示する。3次元シーン305内には、物体320が存在する。図3の物体320は、互いに異なる幾何学的形状を有する。図3は、4つの物体320だけを示すが、典型的な3次元シーン内の物体の数は、これより多くてもよいし少なくてもよい。一般に、3次元シーンは、図3に示すものよりも多い物体を有するであろう。
光線追跡法を実装するときに遭遇する1つの問題は、出された光線が描画すべき3次元シーン内の任意の物体と交差するか否かを速やかに且つ効率的に決定することである。かかる光線の交差をより効率的に決定するための1つの公知の方法は、空間インデックスを使用するというものである。空間インデックスは、3次元シーン又は実世界を(この3次元シーン全体に比べて)小さなボリュームに分割する。これらの小さなボリュームは、プリミティブを含むこともあるし、含んでいないこともある。次に、イメージ処理システムは、これらの小さなボリュームの既知の境界を使用して、光線がこれらの小さなボリューム内に含まれるプリミティブと交差するか否かを決定する。もし、光線がプリミティブを含むボリュームと交差すれば、そのボリューム内に含まれるプリミティブの既知の位置及び次元に対する光線の軌跡を使用して、光線交差テストを行うことができる。もし、光線が特定のボリュームと交差しなければ、そのボリューム内に含まれるプリミティブについて光線−プリミティブ交差テストを行う必要はない。さらに、光線がプリミティブを含まないバウンディング・ボリュームと交差すれば、そのバウンディング・ボリュームについて光線−プリミティブ交差テストを行う必要はない。従って、空間インデックスを使用すると、必要な光線−プリミティブ交差テストの数を削減することができるので、光線追跡法を実装するイメージ処理システムの性能が大幅に向上する。異なる空間インデックス加速データ構造の幾つかの例には、オクトツリー、k次元のツリー(KDツリー)及び2分空間分割ツリー(BSPツリー)がある。幾つかの異なる空間インデックス構造が存在するが、本発明の実施形態を説明する便宜上、以下の例ではKDツリーを使用する。しかし、異なるタイプの空間インデックスのうち任意のものを本発明の実施形態に適用することができる。
図4〜図6は、イメージ処理システムによって描画すべき2次元空間及び対応するKDツリーを示す。説明を簡単にするため、KDツリーを構築するのに2次元シーンが使用されるものとする。しかし、KDツリーは、3次元シーンを表すためにも使用することができる。図4〜図6の2次元的例では、3次元構造内で使用される分割用平面及びバウンディング・ボリュームの代わりに、分割用線及びバウンディング・エリアが示されている。しかし、これらの概念は、物体を含む3次元シーンにも容易に適用することができる。
3次元シーンは、静的物体及び動的物体を有することがある。静的物体は、比較的長い期間(例えば、幾つかのフレーム)にわたって移動しないか又は形状を変えない物体である。例えば、建築物は、静的物体と見なすことができる。図7は、3次元シーン500内の建築物505を示す。この建築物505は、比較的長い期間にわたって移動しないか又は形状を変えないから、静的物体に相当する。
前述のように、本発明に従ったイメージ処理システム内のメモリ・キャッシュは、動的空間インデックス及び静的空間インデックスの両方を保持する。さらに、メモリ・キャッシュは、静的空間インデックスを格納するための静的空間インデックス部分と、動的空間インデックスを格納するための動的空間インデックス部分とを有する。或る状況では、静的空間インデックス及び動的空間インデックスを別個に格納することが望ましいであろう。というのは、静的空間インデックスを格納するための静的空間インデックス部分を有効状態に維持している間に、動的空間インデックスを格納するための動的空間インデックス部分を周期的に無効化することができるからである。
220 多重コア処理要素
620 メモリ・キャッシュ
625 静的空間インデックス部分
630 動的空間インデックス部分
1010 フレーム・リフレッシュ・タイマ回路
1105 メモリ・ディレクトリ
1115 メモリ・ディレクトリ・エントリ
1120 属性ビット
Claims (13)
- メモリ・キャッシュ内のデータを無効化する方法であって、
前記メモリ・キャッシュの第1の部分に対応する第1のメモリ・ディレクトリ・エントリ及び前記メモリ・キャッシュの第2の部分に対応する第2のメモリ・ディレクトリ・エントリを作成するステップを含み、
前記第1及び第2のメモリ・ディレクトリ・エントリは、前記メモリ・キャッシュ内の前記データのための有効アドレスを実アドレスに変換することを可能にし、
配布されるタイム・ベース信号を受信することに応答して前記第1のメモリ・ディレクトリ・エントリが無効であることを指示するように、前記第1のメモリ・ディレクトリ・エントリ内に第1のビットをセットするステップと、
前記配布されるタイム・ベース信号を生成するステップと、
前記配布されるタイム・ベース信号を受信することに応答して、前記第1及び第2のメモリ・ディレクトリ・エントリ内に第2のビットをセットするステップと、
前記メモリ・キャッシュの前記第1の部分のためのメモリ・アドレス変換要求を受信するステップと、
前記第1のメモリ・ディレクトリ・エントリ内の前記第1及び第2のビットを検査することにより、前記第1のメモリ・ディレクトリ・エントリが無効であることを決定するステップとをさらに含む、方法。 - 前記配布されるタイム・ベース信号を受信することに応答して、前記メモリ・キャッシュの前記第1の部分を無効化するステップと、
前記第1のメモリ・ディレクトリ・エントリに対応する第1の記憶位置内のデータを更新するステップと、
前記第1及び第2のメモリ・ディレクトリ・エントリ内の前記第2のビットをクリアするステップと、
前記メモリ・キャッシュの前記第1の部分のためのメモリ・アドレス変換要求を受信するステップと、
前記第1のメモリ・ディレクトリ・エントリ内の前記第1及び第2のビットを検査することにより、前記第1のメモリ・ディレクトリ・エントリが有効であることを決定するステップとをさらに含む、請求項1に記載の方法。 - 前記メモリ・キャッシュの前記第1の部分が無効であることを決定するステップと、
前記第1の記憶位置から前記データを検索するステップと、
前記データを前記メモリ・キャッシュの前記第1の部分内に配置するステップとをさらに含む、請求項2に記載の方法。 - 前記メモリ・キャッシュの前記第2の部分のためのメモリ・アドレス変換要求を受信するステップと、
前記第2のメモリ・ディレクトリ・エントリ内の前記第1及び第2のビットを検査することにより、前記第2のメモリ・ディレクトリ・エントリが有効であることを決定するステップとをさらに含み、
前記第2のメモリ・ディレクトリ・エントリ内の前記第1のビットは、前記配布されるタイム・ベース信号を受信することに応答して前記第2のメモリ・ディレクトリ・エントリが有効であると見なすべきであることを指示する、請求項1に記載の方法。 - 前記配布されるタイム・ベース信号は、イメージ処理システムのフレーム・リフレッシュ周波数に従って周期的に生成される、請求項1に記載の方法。
- 前記配布されるタイム・ベース信号は、各々が少なくとも1つのメモリ・キャッシュを有する複数の多重コア処理要素に配布される、請求項1に記載の方法。
- 動的空間インデックスが前記メモリ・キャッシュの前記第1の部分に格納され、静的空間インデックスが前記メモリ・キャッシュの前記第2の部分に格納される、請求項1に記載の方法。
- 請求項1ないし請求項7の何れか1項に記載の方法の各ステップをコンピュータに実行させるためのコンピュータ・プログラムを記録したコンピュータ可読媒体。
- イメージ処理システムであって、
第1の処理要素に結合され且つ配布されるタイム・ベース信号を周期的に生成するように構成されたフレーム・リフレッシュ・タイマ回路と、
少なくとも第1及び第2の部分を有するメモリ・キャッシュと、
少なくとも第1及び第2のメモリ・ディレクトリ・エントリを有するメモリ・ディレクトリとを備え、
前記第1のメモリ・ディレクトリ・エントリは、前記メモリ・キャッシュの前記第1の部分内のデータのための有効アドレスを実アドレスに変換することを可能にし、前記第2のメモリ・ディレクトリ・エントリは、前記メモリ・キャッシュの前記第2の部分内のデータのための有効アドレスを実アドレスに変換することを可能にし、
前記第1の処理要素は、配布されるタイム・ベース信号を受信することに応答して前記第1のメモリ・ディレクトリ・エントリが無効であることを指示するように、前記第1のメモリ・ディレクトリ・エントリ内に第1のビットをセットをセットし、前記配布されるタイム・ベース信号を受信することに応答して、前記第1及び第2のメモリ・ディレクトリ・エントリ内に第2のビットをセットし、前記メモリ・キャッシュの前記第1の部分内のデータのためのメモリ・アドレス変換要求を受信し、前記第1のメモリ・ディレクトリ・エントリ内の前記第1及び第2のビットを検査することにより、前記第1のメモリ・ディレクトリ・エントリが無効であることを決定するように構成される、イメージ処理システム。 - さらに、前記第1の処理要素は、
前記配布されるタイム・ベース信号を受信することに応答して、前記メモリ・キャッシュの前記第1の部分を無効化し、
前記第1のメモリ・ディレクトリ・エントリに対応する第1の記憶位置内のデータを更新し、
前記第1及び第2のメモリ・ディレクトリ・エントリ内の前記第2のビットをクリアし、
前記メモリ・キャッシュの前記第1の部分のためのメモリ・アドレス変換要求を受信し、
前記第1のメモリ・ディレクトリ・エントリ内の前記第1及び第2のビットを検査することにより、前記第1のメモリ・ディレクトリ・エントリが有効であることを決定するように構成される、請求項9に記載のイメージ処理システム。 - さらに、前記第1の処理要素は、
前記メモリ・キャッシュの前記第1の部分が無効であることを決定し、
前記データを前記第1の記憶位置から検索し、
前記データを前記メモリ・キャッシュの前記第1の部分内に配置するように構成される、請求項10に記載のイメージ処理システム。 - 前記フレーム・リフレッシュ・タイマ回路は、第2の処理要素にも結合される、請求項9に記載のイメージ処理システム。
- 動的空間インデックスが前記メモリ・キャッシュの前記第1の部分に格納され、静的空間インデックスが前記メモリ・キャッシュの前記第2の部分に格納される、請求項9に記載のイメージ処理システム。
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