JP4951212B2

JP4951212B2 - Image sensor

Info

Publication number: JP4951212B2
Application number: JP2005136220A
Authority: JP
Inventors: 和夫杉谷
Original assignee: Ricoh Imaging Co Ltd
Current assignee: Ricoh Imaging Co Ltd
Priority date: 2005-05-09
Filing date: 2005-05-09
Publication date: 2012-06-13
Anticipated expiration: 2025-05-09
Also published as: JP2006313846A

Description

本発明は、光電変換素子周辺の回路を半導体基板上の配線によって遮光する撮像素子に関する。 The present invention relates to an image sensor that shields a circuit around a photoelectric conversion element by wiring on a semiconductor substrate.

従来公知のＸＹアドレス方式の固体撮像素子として、例えばＣＭＯＳ／ＬＳＩ製造プロセスを流用したＣＭＯＳ固体撮像素子が知られている。ＣＭＯＳ固体撮像素子の撮像面には、ｐ型、またはｎ型半導体層に逆導電型の半導体層を接合させることにより、フォトダイオード（ＰＤ）やＭＯＳトランジスタが形成される。 As a conventionally known XY address type solid-state imaging device, for example, a CMOS solid-state imaging device using a CMOS / LSI manufacturing process is known. On the imaging surface of the CMOS solid-state imaging device, a photodiode (PD) or a MOS transistor is formed by bonding a reverse conductivity type semiconductor layer to a p-type or n-type semiconductor layer.

図１０に示すように、撮像面を形成する半導体基板３０’の上には、画素の回路を構成するための配線が、複数の層Ｌ１’、Ｌ２’、…になって形成される。配線が設けられる最上位の層の上に遮光膜ＳＬが設けられる。遮光膜ＳＬのさらに上にマイクロレンズ４１が設けられる。 As shown in FIG. 10, wirings for forming a pixel circuit are formed as a plurality of layers L1 ', L2', ... on a semiconductor substrate 30 'forming an imaging surface. A light shielding film SL is provided on the uppermost layer where wiring is provided. A microlens 41 is provided on the light shielding film SL.

遮光膜ＳＬを設けることにより、ＭＯＳトランジスタ３６などのＰＤ２１’の周辺回路への光の入射が防止される。なお、マイクロレンズ４１により集光された光Ｂは遮光膜ＳＬの開口部ＳＬ_Oを通過して、ＰＤ２１’に入射する。 Providing the light shielding film SL prevents light from entering the peripheral circuits of the PD 21 ′ such as the MOS transistor 36. The light B which has been condensed by the micro lens 41 passes through the opening SL _O of the light-shielding film SL, enters the PD 21 '.

ところで、遮光膜ＳＬとＰＤ２１’との間隔が大きくなるほど、遮光膜ＳＬの開口部ＳＬ_Oを通過可能な光の範囲が小さくなる、すなわちマイクロレンズ４１の辺部周辺に入射する光Ｂ’がＰＤ２１’において受光できないことが問題であった。 Meanwhile, 'greater spacing between, light in the range that can pass through the opening SL _O of the light-shielding film SL is reduced, i.e. light B incident on the peripheral edge portion of the microlens 41' shielding film SL and PD21 are PD21 The problem was that it could not receive light.

そこで、画素の回路を構成するための配線を遮光膜として用いて、ＰＤ２１’の周辺回路への光の入射を防止することが提案されている（特許文献１）。 Therefore, it has been proposed to prevent the incidence of light on the peripheral circuit of the PD 21 ′ by using a wiring for constituting the pixel circuit as a light shielding film (Patent Document 1).

しかし、撮像素子に入射される光を十分にＰＤ２１’に到達させるためには、ＰＤ２１’にさらに近い層において遮光することが望まれていた。
特許第３４７２１０２号公報 However, in order to make light incident on the image sensor sufficiently reach the PD 21 ′, it has been desired to shield the light in a layer closer to the PD 21 ′.
Japanese Patent No. 3472102

したがって、本発明では、ＰＤを有する基板に近い層においてＰＤの周辺回路の遮光を行なう撮像素子の提供を目的とする。 Therefore, an object of the present invention is to provide an image pickup device that shields the peripheral circuits of the PD in a layer close to the substrate having the PD.

本発明の撮像素子は、受光量に応じた電荷を発生する光電変換素子と、光電変換素子において発生した電荷を受取り受取った電荷に応じて電位が変わるキャパシタと、キャパシタの電荷をリセットするリセットトランジスタと、キャパシタの電位に基づいて画像信号を出力する増幅トランジスタと、キャパシタと増幅トランジスタとを接続し光電変換手段に光が入射する入射方向からリセットトランジスタの主電極を覆う第１の電導部材と、画像信号を受取り入射方向から増幅トランジスタの主電極を覆う第２の電導部材とを備えることを特徴としている。このような構成により、光電変換素子の周辺回路の遮光を周辺回路に最も近くに配置される配線を用いて行うことが可能となる。 An imaging element according to the present invention includes a photoelectric conversion element that generates a charge according to the amount of received light, a capacitor that changes in potential according to the charge received and received by the photoelectric conversion element, and a reset transistor that resets the charge of the capacitor An amplification transistor that outputs an image signal based on the potential of the capacitor, a first conductive member that connects the capacitor and the amplification transistor and covers the main electrode of the reset transistor from an incident direction in which light enters the photoelectric conversion unit; And a second conductive member that receives an image signal and covers the main electrode of the amplification transistor from the incident direction. With such a configuration, light shielding of the peripheral circuit of the photoelectric conversion element can be performed using a wiring arranged closest to the peripheral circuit.

また、キャパシタがＭＩＳキャパシタであり、第１の電導部材が入射方向から前記キャパシタを覆うことが好ましい。 The capacitor is preferably a MIS capacitor, and the first conductive member preferably covers the capacitor from the incident direction.

また、第１の電導部材によって覆われるリセットトランジスタの主電極は、キャパシタに接続される主電極であることが好ましい。また、第２の電導部材によって覆われる増幅トランジスタの主電極は、増幅トランジスタの出力側の主電極であることが好ましい。 The main electrode of the reset transistor covered by the first conductive member is preferably a main electrode connected to the capacitor. The main electrode of the amplification transistor covered by the second conductive member is preferably the main electrode on the output side of the amplification transistor.

また、光電変換手段からキャパシタへの電荷の転送のＯＮ・ＯＦＦの切替を行う転送トランジスタを備え、キャパシタに接続される転送トランジスタの主電極が第１の電導部材によって覆われることが好ましい。 In addition, it is preferable that a transfer transistor that performs ON / OFF switching of charge transfer from the photoelectric conversion means to the capacitor is provided, and the main electrode of the transfer transistor connected to the capacitor is covered with the first conductive member.

また、増幅トランジスタから第２の電導手段への画像信号の出力のＯＮ・ＯＦＦの切替を行う選択トランジスタを備え、第２の電導部材が選択トランジスタの主電極を覆うことが好ましい。 Further, it is preferable that a selection transistor for switching ON / OFF of the output of the image signal from the amplification transistor to the second conductive means is provided, and the second conductive member covers the main electrode of the selection transistor.

本発明によれば、ＰＤに近い層において周辺回路の遮光を行なうことが可能となり、撮像素子に入射する光を十分にＰＤに到達させることが可能になる。 According to the present invention, it is possible to shield a peripheral circuit in a layer close to the PD, and it is possible to sufficiently allow light incident on the image sensor to reach the PD.

以下、本発明の実施形態について図面を参照して説明する。
図１は、本発明の一実施形態を適用したＣＭＯＳ固体撮像素子の全体構成を模式的に示す構成図である。 Embodiments of the present invention will be described below with reference to the drawings.
FIG. 1 is a configuration diagram schematically showing the overall configuration of a CMOS solid-state imaging device to which an embodiment of the present invention is applied.

ＣＭＯＳ固体撮像素子１０は、撮像部１１、垂直シフトレジスタ１２、相関二重サンプリング／サンプルホールド（ＣＤＳ／ＳＨ）回路１３、水平シフトレジスタ１４、水平読出し線１５によって構成される。撮像部１１と垂直シフトレジスタ１２は直接接続され、水平読出し線１５はＣＤＳ／ＳＨ回路１３を介して撮像部１１に接続される。 The CMOS solid-state imaging device 10 includes an imaging unit 11, a vertical shift register 12, a correlated double sampling / sample hold (CDS / SH) circuit 13, a horizontal shift register 14, and a horizontal readout line 15. The imaging unit 11 and the vertical shift register 12 are directly connected, and the horizontal readout line 15 is connected to the imaging unit 11 via the CDS / SH circuit 13.

撮像部１１の撮像面には複数の画素２０がマトリックス状に配列される。個々の画素２０において信号電荷が生成される。被写体像全体の画像信号は撮像面すべての画素２０の信号電荷に相当する画素信号の集合により構成される。生成した画素信号の読出しは画素２０毎に行われる。読出しを行う画素２０は垂直シフトレジスタ１２及び水平シフトレジスタ１４により直接的あるいは間接的に選択される。 A plurality of pixels 20 are arranged in a matrix on the imaging surface of the imaging unit 11. Signal charges are generated in the individual pixels 20. The image signal of the entire subject image is constituted by a set of pixel signals corresponding to the signal charges of the pixels 20 on the entire imaging surface. The generated pixel signal is read out for each pixel 20. The pixel 20 to be read is selected directly or indirectly by the vertical shift register 12 and the horizontal shift register 14.

垂直シフトレジスタ１２により画素２０の行が選択される。選択された画素２０から出力される画素信号が、垂直読出し線１６（第２の電導部材）を介してＣＤＳ／ＳＨ回路１３により相関二重サンプリングされる。 A row of pixels 20 is selected by the vertical shift register 12. The pixel signal output from the selected pixel 20 is correlated double-sampled by the CDS / SH circuit 13 via the vertical readout line 16 (second conductive member).

さらにＣＤＳ／ＳＨ回路１３に保持される画素信号は水平シフトレジスタ１４により選択され、水平読出し線１５に読出される。水平読出し線１５に読出された画素信号は例えば、信号処理を行う信号処理回路４０に送られ、所定の処理が行われて被写体像全体の画像信号に加工される。 Further, the pixel signal held in the CDS / SH circuit 13 is selected by the horizontal shift register 14 and read out to the horizontal readout line 15. The pixel signal read to the horizontal readout line 15 is sent to a signal processing circuit 40 that performs signal processing, for example, and is subjected to predetermined processing to be processed into an image signal of the entire subject image.

画素の構成についてさらに詳細に説明する。図２は撮像部における画素の構成を示す回路図である。画素２０にはフォトダイオード（ＰＤ）２１、フローティングディフュージョン（ＦＤ）２２、転送トランジスタ２３、リセットトランジスタ２４、増幅トランジスタ２５、及び行選択トランジスタ２６が設けられる。 The configuration of the pixel will be described in more detail. FIG. 2 is a circuit diagram illustrating a configuration of a pixel in the imaging unit. The pixel 20 includes a photodiode (PD) 21, a floating diffusion (FD) 22, a transfer transistor 23, a reset transistor 24, an amplification transistor 25, and a row selection transistor 26.

ＰＤ２１では画素２０毎の受光量に応じて電荷が発生し、発生した電荷が蓄積される。ＦＤ２２は、転送トランジスタ２３を介してＰＤ２１に接続される。転送トランジスタ２３の副電極は、転送信号線Φ_Tに接続される。転送信号線Φ_Tには、パルス状にＯＮ・ＯＦＦが切替わる転送信号が流される。 In the PD 21, charges are generated according to the amount of light received for each pixel 20, and the generated charges are accumulated. The FD 22 is connected to the PD 21 via the transfer transistor 23. A sub electrode of the transfer transistor 23 is connected to the transfer signal line Φ _T. To the transfer signal line [Phi _T is, ON · OFF is flowed is switched transfer signal in a pulse form.

転送トランジスタ２３がＯＮになるときに、ＰＤ２１に蓄積された信号電荷がＦＤ２２に転送される。ＰＤ２１から転送される信号電荷がＦＤ２２に受取られると、ＦＤ２２の電位は受取られた電荷に応じた電位に変わる。 When the transfer transistor 23 is turned on, the signal charge accumulated in the PD 21 is transferred to the FD 22. When the signal charge transferred from the PD 21 is received by the FD 22, the potential of the FD 22 changes to a potential corresponding to the received charge.

また、ＦＤ２２はリセットトランジスタ２４を介して電源線Ｖ_DDに接続される。リセットトランジスタ２４の副電極は、リセット信号線Φ_Rに接続される。リセット信号線Φ_Rには、パルス状にＯＮ・ＯＦＦが切替わるリセット信号が流される。 The FD 22 is connected to the power supply line V _DD via the reset transistor 24. Sub-electrode of the reset transistor 24 is connected to a reset signal line [Phi _R. The reset signal line Φ _R is supplied with a reset signal for switching ON / OFF in a pulse shape.

リセットトランジスタ２５がＯＮになるときに、ＦＤ２２蓄積された電荷は電源線Ｖ_DDに掃き出されてリセットされる。また、ＦＤ２２の電位は電源線Ｖ_DDの電位からリセットトランジスタ２５の閾値電圧分を引いた電位にリセットされる。 When the reset transistor 25 is turned on, the charge accumulated in the FD 22 is swept out to the power supply line V _DD and reset. Further, the potential of the FD 22 is reset to a potential obtained by subtracting the threshold voltage of the reset transistor 25 from the potential of the power supply line V _DD .

ＦＤ２２は、増幅トランジスタ２５の副電極に接続される。増幅トランジスタ２５の一方の主電極は、電源線Ｖ_DDに接続される。他方の主電極は、行選択トランジスタ２６を介して垂直読出し線１６に接続される。ＦＤ２２の電位は、増幅トランジスタ２５によって画素信号として出力される。 The FD 22 is connected to the sub electrode of the amplification transistor 25. One main electrode of the amplification transistor 25 is connected to the power supply line V _DD . The other main electrode is connected to the vertical read line 16 via the row selection transistor 26. The potential of the FD 22 is output as a pixel signal by the amplification transistor 25.

行選択トランジスタ２６の副電極は、行選択信号線Φ_SLに接続される。行選択信号線Φ_SLには、パルス状にＯＮ・ＯＦＦが切替わる行選択信号が流される。行選択トランジスタ２６がＯＮになるときに、画素信号が垂直読出し線１６に出力される。 Sub-electrodes of the row selection transistor 26 is connected to the row selection signal line [Phi _SL. Line to the selection signal line Φ _SL, ON · OFF is flowed is switched row selection signal in a pulse form. When the row selection transistor 26 is turned on, a pixel signal is output to the vertical readout line 16.

なお、転送信号線Φ_T、リセット信号線Φ_R、及び行選択信号線Φ_SLは、撮像部１１を水平に延びる線であり、垂直シフトレジスタ１２に接続される。転送信号、リセット信号、及び行選択信号は、垂直シフトレジスタ１２から出力される。 The transfer signal line Φ _T , the reset signal line Φ _R , and the row selection signal line Φ _SL are lines that extend horizontally through the imaging unit 11 and are connected to the vertical shift register 12. The transfer signal, reset signal, and row selection signal are output from the vertical shift register 12.

垂直読出し線１６は撮像部１１を垂直に延びる線であり、同じ列の複数の画素（図示せず）における行選択トランジスタ（図示せず）に接続される。垂直読出し線１６は、撮像面の上方において定電流源Ｉ_SSに接続される。撮像面の下方においてＣＤＳ／ＳＨ回路１３に接続される。 The vertical readout line 16 is a line extending vertically through the imaging unit 11 and connected to a row selection transistor (not shown) in a plurality of pixels (not shown) in the same column. The vertical readout line 16 is connected to the constant current source I _SS above the imaging surface. It is connected to the CDS / SH circuit 13 below the imaging surface.

垂直読出し線１６を介して出力される画素信号がＣＤＳ／ＳＨ回路１３において相関２重サンプリング／サンプルホールドされる。すなわち、ＰＤ２１から信号電荷が転送されたときの画素信号と基準レベルとなるリセット時の画素信号との差分がサンプルホールドされる。 The pixel signal output via the vertical readout line 16 is correlated double-sampled / sample-held in the CDS / SH circuit 13. That is, the difference between the pixel signal when the signal charge is transferred from the PD 21 and the pixel signal at the time of reset at the reference level is sampled and held.

ＣＤＳ／ＳＨ回路１３は、列選択トランジスタ１７を介して水平読出し線１５に接続される。列選択トランジスタ１７がＯＮになるときに、サンプルホールドされた画素信号が水平読出し線１５に出力される。 The CDS / SH circuit 13 is connected to the horizontal readout line 15 via the column selection transistor 17. When the column selection transistor 17 is turned on, the sampled pixel signal is output to the horizontal readout line 15.

次に図３〜図９を用いて画素の構造について説明する。図３は撮像部１１の厚さ方向の断面を示す。基板層ＢＬの受光面側に、第１の配線層Ｌ１、第２の配線層Ｌ２、及び第３の配線層Ｌ３を順番に重ねることによって、撮像部１１が形成される。 Next, the pixel structure will be described with reference to FIGS. FIG. 3 shows a cross section of the imaging unit 11 in the thickness direction. The imaging unit 11 is formed by sequentially stacking the first wiring layer L1, the second wiring layer L2, and the third wiring layer L3 on the light receiving surface side of the substrate layer BL.

基板層ＢＬは、基板３０、ゲート３１によって構成される。基板３０は、ｐ型半導体層３０_p、ｎ型半導体層３０_n、及び素子分離領域３０_sによって構成される。ｐ型半導体層３０_pの受光面側の表面の一部に、複数の領域に分かれたｎ型半導体層３０_nが埋設される。一つの領域のｎ型半導体層３０_nの表面をｐ型半導体層３０_pによって覆うことにより、埋込みＰＤ２１が形成される。 The substrate layer BL is composed of a substrate 30 and a gate 31. The substrate 30 includes a p-type semiconductor layer 30 _p , an n-type semiconductor layer 30 _n , and an element isolation region 30 _s . An n-type semiconductor layer 30 _n divided into a plurality of regions is embedded in part of the surface of the p-type semiconductor layer 30 _{p on} the light-receiving surface side. The buried PD 21 is formed by covering the surface of the n-type semiconductor layer 30 _n in one region with the p-type semiconductor layer 30 _p .

また、２つの別の領域のｎ型半導体層３０_n、３０_nの間における基板３０の表面が、ＳｉＯ₂などの絶縁膜（図示せず）を介してゲート３１に接合される。２つの別の領域のｎ型半導体層３０_n、３０_n、これらのｎ型半導体層３０_n、３０_nに挟まれるｐ型半導体層３０_p、及びゲート３１によってＭＯＳトランジスタが形成される。 The surface of the substrate 30 between the n-type semiconductor layers 30 _n and 30 _n in two different regions is bonded to the gate 31 via an insulating film (not shown) such as SiO ₂ . Two separate regions n-type semiconductor layer 30 _n, 30 _n, MOS transistors are formed by p-type semiconductor layer 30 _p, and a gate 31 which is sandwiched between the n-type semiconductor layer 30 _n, 30 _n.

また、ｐ型半導体層３０ｐは、受光面側から見てＰＤ２１、ｎ型半導体層３０_n、及びゲート３１が接合される領域以外の領域において素子分離領域３０_sに接合される。 The p-type semiconductor layer 30p is bonded to the element isolation region 30 _s in a region other than the region where the PD 21, the n-type semiconductor layer 30 _n , and the gate 31 are bonded as viewed from the light receiving surface side.

図４は単位画素に相当する基板３０の平面を示す。基板３０には画素毎に、埋込みＰＤ２１、及び基板３０にｎ型半導体層を接合させて形成される第１、第２、第３、第４、第５のｎ型半導体領域３２_a、３２_b、３２_c、３２_d、３２_eが設けられる。ＰＤ２１及び第１〜第５のｎ型半導体領域３２_a〜３２_eは互いに離間するように配置される。 FIG. 4 shows a plane of the substrate 30 corresponding to a unit pixel. First, second, third, fourth, and fifth n-type semiconductor regions 32 _a and 32 _b formed by bonding an embedded PD 21 and an n-type semiconductor layer to the substrate 30 for each pixel in the substrate 30. , 32 _c , 32 _d , 32 _e are provided. The PD 21 and the first to fifth n-type semiconductor regions 32 _{a to} 32 _e are arranged so as to be separated from each other.

なお、ＰＤ２１と第１のｎ型半導体領域３２_aに挟まれる領域３６_a、第１、第２のｎ型半導体領域３２_a、３２_bに挟まれる領域３６_b、第３、第４のｎ型半導体領域３２_c、３２_dに挟まれる領域３６_c、及び第４、第５のｎ型半導体領域３２_d、３２_eに挟まれる領域３６_dは、後述するようにゲート３１が設けられる領域である。 Incidentally, PD 21 and the first n-type semiconductor region 32 region 36 _a sandwiched by _a, first, second n-type semiconductor region 32 _a, 32 _b region 36 sandwiched between the _b, third, fourth n-type semiconductor region 32 _c, 32 area 36 _c, and a fourth sandwiched _d, fifth n-type semiconductor regions 32 _d, 32 a region 36 _d sandwiched between _e is the region where the gate 31 is provided as described below .

また、基板３０において、ＰＤ２１、第１〜第５のｎ型半導体領域３２_a〜３２_e、及び領域３６_a、３６_b、３６_c、３６_d以外の領域は、素子分離領域３０_sである（図３参照）。また、第２のｎ型半導体領域３２_bは、隣接する画素の第３のｎ型半導体領域３２_cと一体的に形成される。 Further, in the substrate 30, regions other than the PD 21, the first to fifth n-type semiconductor regions 32 _{a to} 32 _e , and the regions 36 _a , 36 _b , 36 _c , and 36 _d are element isolation regions 30 _s ( (See FIG. 3). The second n-type semiconductor region 32 _b is formed integrally with the third n-type semiconductor region 32 _c of the adjacent pixel.

図５は基板に対するゲートの配置を示す。なお、図４において示したＰＤ２１、及び第１〜第５のｎ型半導体領域３２_a〜３２_eは、図５において破線を用いて表示する。 FIG. 5 shows the arrangement of the gate relative to the substrate. Note that the PD 21 and the first to fifth n-type semiconductor regions 32 _{a to} 32 _e shown in FIG. 4 are displayed using broken lines in FIG. 5.

ＰＤ２１と第１のｎ型半導体領域３２_aとに挟まれる領域３６_aにＳｉＯ₂などの絶縁膜を介して転送ゲート３１_Tを配置することにより、転送トランジスタ２３が形成される。なお、ＰＤ２１を形成するｎ型半導体層、及び第１のｎ型半導体領域３２_aが転送トランジスタ２３の主電極に相当する。 The transfer transistor 31 is formed by disposing the transfer gate 31 _T via an insulating film such as SiO _{2 in} _a region 36 _a sandwiched between the PD 21 and the first n-type semiconductor region 32 _a . Note that the n-type semiconductor layer forming the PD 21 and the first n-type semiconductor region 32 _a correspond to the main electrode of the transfer transistor 23.

また、第１、第２のｎ型半導体領域３２_a、３２_bに挟まれる領域３６_bにＳｉＯ₂などの絶縁膜を介してリセットゲート３１_Rを配置することにより、リセットトランジスタ２４が形成される。なお、第１、第２のｎ型半導体領域３２_a、３２_bがリセットトランジスタ２４の主電極に相当する。 Further, the reset transistor 31 is formed by disposing the reset gate 31 _R via an insulating film such as SiO _{2 in the} region 36 _b sandwiched between the first and second n-type semiconductor regions 32 _a and 32 _b. . The first and second n-type semiconductor regions 32 _a and 32 _b correspond to the main electrode of the reset transistor 24.

また、第３、第４のｎ型半導体領域３２_c、３２_dに挟まれる領域３６_cにＳｉＯ₂などの絶縁膜を介して増幅ゲート３１_Aを配置することにより、増幅トランジスタ２５が形成される。なお、第３、第４のｎ型半導体領域３２_c、３２_dが増幅トランジスタ２５の主電極に相当する。 Further, the amplification transistor 25 is formed by disposing the amplification gate 31 _A in the region 36 _c sandwiched between the third and fourth n-type semiconductor regions 32 _c and 32 _d via an insulating film such as SiO _2. . The third and fourth n-type semiconductor regions 32 _c and 32 _d correspond to the main electrode of the amplification transistor 25.

また、第４、第５のｎ型半導体領域３２_d、３２_eに挟まれる領域３６_dにＳｉＯ₂などの絶縁膜を介して行選択ゲート３１_SLを配置することにより、行選択トランジスタ２６が形成される。なお、第４、第５のｎ型半導体領域３２_d、３２_eが行選択トランジスタ２６の主電極に相当する。 Further, the row selection transistor 31 is formed by disposing the row selection gate 31 _SL via an insulating film such as SiO _{2 in the} region 36 _d sandwiched between the fourth and fifth n-type semiconductor regions 32 _d and 32 _e. Is done. The fourth and fifth n-type semiconductor regions 32 _d and 32 _e correspond to the main electrode of the row selection transistor 26.

なお、第１のｎ型半導体領域３２_aは、ＰＤ２１から転送される電荷に応じて電位が変わり、ＦＤ２２として機能する。 Note that the potential of the first n-type semiconductor region 32 _a changes according to the charge transferred from the PD 21 and functions as the FD 22.

図６は、第１の配線層Ｌ１を構成する配線の配置を示す。なお、図５において示したＰＤ２１、第１〜第５のｎ型半導体領域３２_a、３２_b、３２_c、３２_d、３２_e、転送ゲート３１_T、リセットゲート３１_R、増幅ゲート３１_A、及び行選択ゲート３１_SLは、図６において破線を用いて表示する。 FIG. 6 shows an arrangement of wirings constituting the first wiring layer L1. Incidentally, PD 21 shown in FIG. 5, the first to fifth n-type semiconductor regions _{_{_{32 a, 32 b, 32 c}}} , 32 d, 32 e, the transfer gate 31 _T, the reset gate 31 _R, amplification gate 31 _A, and The row selection gate 31 _SL is displayed using a broken line in FIG.

第１の配電層Ｌ１は、ＦＤ２２と増幅トランジスタ２５とを接続するための電導板３３_a（第１の電導部材）、リセットトランジスタ２４の副電極とリセット信号線Φ_Rと接続するための電導板３３_b、垂直読出し線１６、及び電源線Ｖ_DDによって構成される。 The first power distribution layer L1 includes a conductive plate 33 _a (first conductive member) for connecting the FD 22 and the amplification transistor 25, a conductive plate for connecting the sub electrode of the reset transistor 24 and the reset signal line Φ _R. 33 _b , a vertical read line 16 and a power supply line V _DD .

電導板３３_aは、撮像部１１の厚さ方向に延びる第１の接続線３４_aによって第１のｎ型半導体領域３２_aに、第２の接続線３４_bによって増幅ゲート３１_Aに接続される（図９参照）。なお、第１のｎ型半導体領域３２_aは受光面側から電導板３３_aによって覆われる。 The conductive plate 33 _a is connected to the first n-type semiconductor region 32 _a by _a first connection line 34 _a extending in the thickness direction of the imaging unit 11 and to the amplification gate 31 _A by a second connection line 34 _b . (See FIG. 9). The first n-type semiconductor region 32 _a is covered with the conductive plate 33 _a from the light receiving surface side.

また、垂直読出し線１６は前述のように撮像部１１の垂直方向に延びる読出し線であって、各画素２０の行選択トランジスタ２６の主電極である第５のｎ型半導体領域３２_eに接続される。なお、垂直読出し線１６と第５のｎ型半導体領域３２_eとは、撮像部１１の厚さ方向に延びる第３の接続線３４_cによって接続される（図９参照）。第４、第５のｎ型半導体領域３２_d、３２_eは、受光面側から垂直読出し線１６によって覆われる。 The vertical readout line 16 is a readout line extending in the vertical direction of the imaging unit 11 as described above, and is connected to the fifth n-type semiconductor region 32 _e that is the main electrode of the row selection transistor 26 of each pixel 20. The The vertical read line 16 and the fifth n-type semiconductor region 32 _e are connected by a third connection line 34 _c extending in the thickness direction of the imaging unit 11 (see FIG. 9). The fourth and fifth n-type semiconductor regions 32 _d and 32 _e are covered by the vertical readout line 16 from the light receiving surface side.

また、電源線Ｖ_DDは、撮像部１１の厚さ方向に延びる第４の接続線３４_dによって第３のｎ型半導体領域３２_cに接続される（図９参照）。 The power supply line V _DD is connected to the third n-type semiconductor region 32 _c by a fourth connection line 34 _d extending in the thickness direction of the imaging unit 11 (see FIG. 9).

また、電導板３３_bは、撮像部１１の厚さ方向に延びる第５の接続線３４_eによってリセットトランジスタ２４の副電極であるリセットゲート３１_Rに接続される。 The conductive plate 33 _b is connected to a reset gate 31 _R that is a sub electrode of the reset transistor 24 by a fifth connection line 34 _e extending in the thickness direction of the imaging unit 11.

図７は、第２の配線層Ｌ２に設けられる配線の配置を示す。なお、図６において示したＰＤ２１、第２、第３のｎ型半導体領域３２_b、３２_c、転送ゲート３１_T、リセットゲート３１_R、増幅ゲート３１_A、行選択ゲート３１_SL、電導板３３_a、電導板３３_b、垂直読出し線１６、及び電源線Ｖ_DDは、図７において破線を用いて表示する。 FIG. 7 shows an arrangement of wirings provided in the second wiring layer L2. Note that the PD 21, the second and third n-type semiconductor regions 32 _b and 32 _c , the transfer gate 31 _T , the reset gate 31 _R , the amplification gate 31 _A , the row selection gate 31 _SL , and the conductive plate 33 _{a shown in FIG.} The conductive plate 33 _b , the vertical readout line 16, and the power supply line V _DD are displayed using broken lines in FIG. 7.

第２の配電層Ｌ２は、転送トランジスタ２３、リセットトランジスタ２４、及び行選択トランジスタ２５にＯＮ・ＯＦＦの切替を行うためのパルス状の信号を入力するための転送信号線Φ_T、リセット信号線Φ_R、及び行選択信号線Φ_SLによって構成される。 The second power distribution layer L2 includes a transfer signal line Φ _T and a reset signal line Φ for inputting a pulse signal for switching ON / OFF to the transfer transistor 23, the reset transistor 24, and the row selection transistor 25. _R, and configured by the row selection signal line [Phi _SL.

転送信号線Φ_Tは、撮像部１１の厚さ方向に延びる第６の接続線３４_fによって転送ゲート３１_Tに接続される（図９参照）。リセット信号線Φ_Rは、撮像部１１の厚さ方向に延びる第７の接続線３４_gによって電導板３３_bに接続される。行選択信号線Φ_SLは、撮像部１１の厚さ方向に延びる第８の接続線３４_hによって行選択ゲート３１_SLに接続される。 The transfer signal line Φ _T is connected to the transfer gate 31 _T by a sixth connection line 34 _f extending in the thickness direction of the imaging unit 11 (see FIG. 9). The reset signal line Φ _R is connected to the conductive plate 33 _b by a seventh connection line 34 _g extending in the thickness direction of the imaging unit 11. The row selection signal line Φ _SL is connected to the row selection gate 31 _SL by an eighth connection line 34 _h extending in the thickness direction of the imaging unit 11.

図８は、第３の配線層Ｌ３に設けられる配線の配置を示す。なお、図７において示したＰＤ２１、第２、第３のｎ型半導体領域３２_b、３２_c、転送ゲート３１_T、リセットゲート３１_R、増幅ゲート３１_A、電導板３３_a、電導板３３_b、垂直読出し線１６、電源線Ｖ_DD、転送信号線Φ_T、リセット信号線Φ_R、及び行選択信号線Φ_SLは、図８において破線を用いて表示する。 FIG. 8 shows an arrangement of wirings provided in the third wiring layer L3. Incidentally, PD 21 shown in FIG. 7, the second, third n-type semiconductor regions 32 _b, 32 _c, the transfer gate 31 _T, the reset gate 31 _R, amplification gate 31 _A, conductive plate 33 _a, conductive plate 33 _b, The vertical read line 16, power supply line V _DD , transfer signal line Φ _T , reset signal line Φ _R , and row selection signal line Φ _SL are displayed using broken lines in FIG.

第３の配線層Ｌ３は、接地線３５が設けられる。接地線３５は、撮像部１１の厚さ方向に延びる第９の接続線３４_iによって基板３０のｐ型半導体層に接続される。接地線３５は撮像素子１０の基準となる電位に維持されており、基板３０は基準となる電位に接地される。 The third wiring layer L3 is provided with a ground line 35. The ground line 35 is connected to the p-type semiconductor layer of the substrate 30 by a ninth connection line 34 _i extending in the thickness direction of the imaging unit 11. The ground line 35 is maintained at a reference potential of the image sensor 10, and the substrate 30 is grounded to a reference potential.

以上のような構成である本実施形態の撮像素子によれば、フォトダイオードに最も近い第１の配線層Ｌ１として設けられる配線により周辺回路を遮光することが可能になる。 According to the imaging device of the present embodiment having the above-described configuration, it is possible to shield the peripheral circuit from the wiring provided as the first wiring layer L1 closest to the photodiode.

なお、基板３０に最も近い第１の配線層Ｌ１を構成する配線を用いて遮光することには、以下の問題を生ずる可能性があった。 In addition, there is a possibility that the following problems may occur when the light is shielded by using the wiring configuring the first wiring layer L1 closest to the substrate 30.

周辺回路において遮光が必要な領域は、半導体である基板３０における信号電位が伝送される領域、すなわち第１、第４、第５のｎ型半導体領域３２_a、３２_d、３２_eである（図４参照）。なお、第２、第３のｎ型半導体領域３２_b、３２_cは、つねに電源線Ｖ_DDの電位に維持され、信号電荷を蓄積または転送することがないので、遮光は不要である。 The regions that need to be shielded in the peripheral circuit are regions where the signal potential is transmitted in the substrate 30 that is a semiconductor, that is, the first, fourth, and fifth n-type semiconductor regions 32 _a , 32 _d , and 32 _e (see FIG. 4). Note that the second and third n-type semiconductor regions 32 _b and 32 _c are always maintained at the potential of the power supply line V _DD and do not accumulate or transfer signal charges, so that light shielding is unnecessary.

撮像部１１の厚さ方向から見て第１、第４、第５のｎ型半導体領域３２_a、３２_d、３２_eと重なる第１の配線層Ｌ１を構成する配線と第１、第４、第５のｎ型半導体領域３２_a、３２_d、３２_eそれぞれとの間に電位差を生じ、互いに重なる領域が不要なキャパシタとして機能し、正確な画素信号の生成を阻害する可能性があった。 The first, fourth, and fourth wirings constituting the first wiring layer L1 that overlaps the first, fourth, and fifth n-type semiconductor regions 32 _a , 32 _d , and 32 _e when viewed from the thickness direction of the imaging unit 11 A potential difference is generated between each of the fifth n-type semiconductor regions 32 _a , 32 _d , and 32 _e, and the overlapping region functions as an unnecessary capacitor, which may hinder the generation of an accurate pixel signal.

一方、本実施形態の撮像素子によれば、第１のｎ型半導体領域３２_aを覆う電導板３３_aの電位と第１のｎ型半導体領域３２_aの電位は、信号電位を送るときには同じであり、不要なキャパシタは形成されない。また同様に、第４、第５のｎ型半導体領域３２_d、３２_eを覆う垂直読出し線１６の電位と第４、第５のｎ型半導体領域３２_d、３２_eの電位は、信号電位を送るときには同じであり、不要なキャパシタは形成されない。 On the other hand, according to the imaging device of the present embodiment, the potential of the conductive plate 33 _a covering the first n-type semiconductor region 32 _a and the potential of the first n-type semiconductor region 32 _a are the same when sending the signal potential. There is no unnecessary capacitor formed. Similarly, the potential of the vertical read line 16 covering the fourth and fifth n-type semiconductor regions 32 _d and 32 _e and the potential of the fourth and fifth n-type semiconductor regions 32 _d and 32 _e are the signal potential. It is the same when sending, and no unnecessary capacitor is formed.

したがって、本実施形態の撮像素子によれば、第１の配線層Ｌ１を構成する配線を用いた遮光によっても正確な画素信号の生成が可能になる。 Therefore, according to the imaging device of the present embodiment, it is possible to generate an accurate pixel signal even by light shielding using the wiring configuring the first wiring layer L1.

なお、本実施形態において、フローティングディフュージョン２２を用いたが、フローティングゲートであってもよく、ＰＤ２１で発生した信号電荷に応じて電位が変わるいかなるキャパシタであってもよい。 In the present embodiment, the floating diffusion 22 is used, but it may be a floating gate, or any capacitor whose potential changes according to the signal charge generated in the PD 21.

また、本実施形態において、フローティングディフュージョン２２は露出した拡散層を有するキャパシタであるが、拡散層を露出しないキャパシタ、または拡散層を用いないキャパシタ、例えば、配線と配線間、ゲートとゲート間、あるいはゲートと配線間で容量を構成する場合は、電導板３３ａで覆わなくてもよい。 In the present embodiment, the floating diffusion 22 is a capacitor having an exposed diffusion layer, but a capacitor that does not expose the diffusion layer, or a capacitor that does not use the diffusion layer, for example, between wirings, between a gate and a gate, When a capacitor is formed between the gate and the wiring, it is not necessary to cover with the conductive plate 33a.

また、本実施形態では、転送トランジスタ２３と行選択トランジスタ２６とを備える構成であるが、これらのトランジスタを省いた撮像素子においては、増幅トランジスタ２５の主電極を垂直読出し線１６とによって覆えばよい。 In this embodiment, the transfer transistor 23 and the row selection transistor 26 are provided. However, in the image pickup device in which these transistors are omitted, the main electrode of the amplification transistor 25 may be covered with the vertical readout line 16. .

また、本実施形態では、第１のｎ型半導体領域が転送トランジスタの主電極、リセットトランジスタの主電極、及びＦＤとなるが、別々のｎ型半導体領域に分割して接続する構成であってもよい。分割する構成である場合は、ＦＤに接続される転送トランジスタの主電極、ＦＤ、及びリセットトランジスタの主電極が電導板に覆われていればよい。 In the present embodiment, the first n-type semiconductor region is the main electrode of the transfer transistor, the main electrode of the reset transistor, and the FD. However, the first n-type semiconductor region may be divided and connected to separate n-type semiconductor regions. Good. In the case of the configuration of dividing, it is only necessary that the main electrode of the transfer transistor connected to the FD, the FD, and the main electrode of the reset transistor are covered with the conductive plate.

また、本実施形態では、第４のｎ型半導体領域が増幅トランジスタの主電極と行選択トランジスタの主電極となるが、別々のｎ型半導体領域に分割して接続する構成であってもよい。分割する構成である場合は、増幅トランジスタの主電極と行選択トランジスタの主電極とが垂直読出し線によって覆われていればよい。 In the present embodiment, the fourth n-type semiconductor region is the main electrode of the amplification transistor and the main electrode of the row selection transistor. However, the fourth n-type semiconductor region may be divided and connected to separate n-type semiconductor regions. In the case of the division configuration, it is only necessary that the main electrode of the amplification transistor and the main electrode of the row selection transistor are covered with the vertical readout line.

また、本実施形態において、撮像面における画素の配列はマトリックス状であるが、２次元状のいかなる配列であってもよい。また、本実施形態における撮像素子１０はＣＭＯＳ固体撮像素子であるが、画素内にＰＤ２１とリセットトランジスタ２４、増幅トランジスタ２５を備えるいかなる撮像素子にも適用可能である。 In this embodiment, the pixel array on the imaging surface is a matrix, but may be any two-dimensional array. The image sensor 10 in the present embodiment is a CMOS solid-state image sensor, but can be applied to any image sensor including a PD 21, a reset transistor 24, and an amplification transistor 25 in a pixel.

また、本実施形態において、撮像部１１に設けられたトランジスタはｎチャンネル型であるが、ｐチャンネル型であってもよい。ただし、ｐチャンネル型である場合は、各トランジスタの接続において電圧の高低を入れ替える必要がある。 In the present embodiment, the transistor provided in the imaging unit 11 is an n-channel type, but may be a p-channel type. However, in the case of the p-channel type, it is necessary to change the voltage level in connection of each transistor.

本発明の一実施形態を適用したＣＭＯＳ固体撮像素子の全体構成を模式的に示す。1 schematically shows an overall configuration of a CMOS solid-state imaging device to which an embodiment of the present invention is applied. 撮像部における画素の構成を示す。The structure of the pixel in an imaging part is shown. 撮像部の厚さ方向の断面を示す。The cross section of the thickness direction of an imaging part is shown. 単位画素に相当する基板の平面を示す。A plane of a substrate corresponding to a unit pixel is shown. 基板に対するゲートの配置を示す。The arrangement of the gate with respect to the substrate is shown. 第１の配線層を構成する配線の配置を示す。An arrangement of wirings constituting the first wiring layer is shown. 第２の配線層に設けられる配線の配置を示す。An arrangement of wirings provided in the second wiring layer is shown. 第３の配線層に設けられる配線の配置を示す。The arrangement | positioning of the wiring provided in a 3rd wiring layer is shown. 基板層と第１〜第３の配線層の接続状態を説明するための、撮像部の斜視図である。It is a perspective view of an image pick-up part for explaining the connection state of a substrate layer and the 1st-3rd wiring layer. 背景技術を説明するための、撮像素子の断面図を示す。Sectional drawing of an image pick-up element for demonstrating background art is shown.

Explanation of symbols

１０ＣＭＯＳ固体撮像素子
１１撮像部
１６垂直読出し線
２０画素
２１フォトダイオード（ＰＤ）
２２フローティングディフュージョン（ＦＤ）
２３転送トランジスタ
２４リセットトランジスタ
２５増幅トランジスタ
２６行選択トランジスタ
３０基板
３１_A 増幅ゲート
３１_R リセットゲート
３１_SL 行選択ゲート
３１_T 転送ゲート
３２_a、３２_b、３２_c、３２_d、３２_e 第１、第２、第３、第４、第５のｎ型半導体領域
３３_a、３３_b 電導板
３４_a、３４_b、３４_c、３４_d、３４_e、３４_f、３４_g、３４_h、３４_i 第１、第２、第３、第４、第５、第６、第７、第８、第９の接続線
３５接地線
ＢＬ基板層
Ｌ１、Ｌ２、Ｌ３第１、第２、第３の配線層
Φ_R リセット信号線
Φ_SL 行選択信号線
Φ_T 転送信号線
ＳＬ遮光膜
Ｖ_DD 電源線

DESCRIPTION OF SYMBOLS 10 CMOS solid-state image sensor 11 Image pick-up part 16 Vertical read-out line 20 Pixel 21 Photodiode (PD)
22 Floating diffusion (FD)
23 transfer transistor 24 reset transistor 25 amplification transistor 26 row selection transistor 30 substrate 31 _A amplification gate 31 _R reset gate 31 _SL row selection gate 31 _T transfer gate 32 _a , 32 _b , 32 _c , 32 _d , 32 _e first, first 2, third, fourth and fifth n-type semiconductor region 33 _a, 33 _b conductive plate _{_{_{34 a, 34 b, 34 c}}} , 34 d, 34 e, 34 f, 34 g, 34 h, 34 i first , Second, third, fourth, fifth, sixth, seventh, eighth, ninth connection line 35 ground line BL substrate layer L1, L2, L3 first, second, third wiring layer Φ _R reset signal line Φ _SL row selection signal line Φ _T transfer signal line SL light shielding film V _DD power line

Claims

A photoelectric conversion element that generates charges according to the amount of received light;
A capacitor that receives the electric charge generated in the photoelectric conversion element and changes in potential according to the received electric charge;
A reset transistor for resetting the charge of the capacitor and having a drain connected to the capacitor;
A transfer transistor that switches ON / OFF the transfer of the charge from the photoelectric conversion element to the capacitor;
An amplification transistor that outputs an image signal based on the potential of the capacitor;
A first conductive member connecting the capacitor and the gate of the amplification transistor;
A second conductive member for receiving the image signal,
A selection transistor that performs ON / OFF switching of the output of the image signal from the amplification transistor to the second conductive member;
The first conductive member covers the drain of the reset transistor and the source of the transfer transistor in order to shield light incident on the periphery of the photoelectric conversion element;
The second conductive member is connected to the source of the selection transistor and covers the source of the amplification transistor and the source and drain of the selection transistor to shield the light;
And wherein the first conductive member and the second conductive member is formed on the wiring layer closest to the photoelectric conversion element of the plurality of wiring layers formed on the photoelectric conversion element and the respective transistors An image sensor.

The imaging device according to claim 1, wherein the capacitor is a floating diffusion, and the first conductive member covers the capacitor to shield the light.

The imaging device according to claim 1, wherein the source of the amplification transistor covered by the second conductive member is an output side of the amplification transistor.