JP4935880B2 - Semiconductor device - Google Patents

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Description

本発明は、ＳＯＩ（Silicon on insulator）基板を用いて高耐圧デバイスを形成した半導体装置に関するものである。   The present invention relates to a semiconductor device in which a high voltage device is formed using an SOI (Silicon on insulator) substrate.

従来より、支持基板と活性層とが埋込絶縁膜を介して貼り合わされたＳＯＩ基板を用いて高耐圧デバイスを形成した半導体装置がある。このような半導体装置では、高耐圧デバイスでの終端部での耐圧低下が問題となる。このため、特許文献１では、長方形状にレイアウトされた高耐圧デバイスの側面に絶縁膜を介して分圧ダイオードを配置し、各分圧ダイオードを配線にて繋いだ構造を提案している。このような構造とすることで、各分圧ダイオードにより、長方形状にレイアウトされた高耐圧デバイスにおける高電位側とされる一端から低電位側とされる他端に向けて、距離に応じた多段階的な分圧を行うことができる。これにより、高耐圧デバイスの側面において電位制御を行うことができ、電界集中を緩和することが可能となって、耐圧低下を抑制することが可能となる。   Conventionally, there is a semiconductor device in which a high breakdown voltage device is formed using an SOI substrate in which a support substrate and an active layer are bonded together through a buried insulating film. In such a semiconductor device, a decrease in breakdown voltage at the terminal end in a high breakdown voltage device becomes a problem. For this reason, Patent Document 1 proposes a structure in which voltage dividing diodes are arranged on the side surfaces of a high voltage device laid out in a rectangular shape via an insulating film, and the voltage dividing diodes are connected by wiring. With such a structure, each voltage-dividing diode has a high voltage device laid out in a rectangular shape, and has a large voltage depending on the distance from one end on the high potential side to the other end on the low potential side. Stepwise partial pressure can be performed. As a result, potential control can be performed on the side surface of the high-breakdown-voltage device, electric field concentration can be relaxed, and a drop in breakdown voltage can be suppressed.

特許第４２０４８９５号公報Japanese Patent No. 4204895

しかしながら、特許文献１に示す装置では、高耐圧デバイスの側面の電位制御を行うために、分圧ダイオードのような制御デバイスを形成している。このため、制御デバイス形成領域を高耐圧デバイスの周囲に設けなければならず、素子面積増大が避けられない。   However, in the apparatus shown in Patent Document 1, a control device such as a voltage dividing diode is formed in order to control the potential of the side surface of the high voltage device. For this reason, a control device formation region must be provided around the high voltage device, and an increase in element area is inevitable.

本発明は上記点に鑑みて、素子面積増大を極力抑制し、かつ、効果的に高耐圧デバイスの終端部での電界集中を防止し、耐圧低下を抑制することができる半導体装置を提供することを目的とする。   In view of the above points, the present invention provides a semiconductor device capable of suppressing an increase in element area as much as possible, effectively preventing electric field concentration at a terminal portion of a high breakdown voltage device, and suppressing a decrease in breakdown voltage. With the goal.

上記目的を達成するため、請求項１に記載の発明では、第１電極（１２、５８、６９）を通じて第１不純物層（６、５７、６８）に対して高電圧を印加すると共に、第２電極（１３、５６、６６）を通じて第２不純物層（７、５１、６１）に対して高電圧よりも低い低電圧を印加する半導体素子が備えられた半導体素子部（８）における第１不純物層（６、５７、６８）および第２不純物層（７、５１、６１）の長手方向の両側を側面として、該側面に沿って、第１不純物層（６、５７、６８）から第２不純物層（７、５１、６１）に向かう方向に複数の電位制御部（９）が備えられ、半導体素子部（８）の上に、第１不純物層（６、５７、６８）から第２不純物層（７、５１、６１）に向かって蛇行状にレイアウトされ、かつ、半導体素子部（８）の側面を通過するパターンとして延設されることで、複数の電位制御部（９）のそれぞれに電気的に接続された電極パターン（１１）が備えられていることを特徴としている。 In order to achieve the above object, according to the first aspect of the present invention, a high voltage is applied to the first impurity layer (6, 57, 68) through the first electrode (12, 58, 69), and the second voltage is applied. The first impurity layer in the semiconductor element portion (8) provided with a semiconductor element that applies a low voltage lower than the high voltage to the second impurity layer (7, 51, 61) through the electrodes (13, 56, 66). (6, 57, 68) and the second impurity layer (7, 51, 61) on both sides in the longitudinal direction as side surfaces, the first impurity layer (6, 57, 68) to the second impurity layer along the side surfaces. A plurality of potential control units (9) are provided in a direction toward (7, 51, 61). On the semiconductor element unit (8) , the first impurity layer (6, 57, 68) to the second impurity layer ( It laid out in a serpentine I suited to 7,51,61), and a semiconductor element By being extended as a pattern that passes through the side of (8), and wherein a plurality of potential control unit (9) electrically connected to the electrode patterns on each of the (11) is provided.

このような半導体装置によれば、電極パターン（１１）の内部抵抗による電圧降下を利用して、高電位側の第１不純物層（６、５７、６８）から低電位側の第２不純物層（７、５１、６１）に向かう方向において、半導体素子部（８）の表面の電位を徐々に低下させられるようにできる。また、半導体素子部（８）の側面においても、電極パターン（１１）の内部抵抗による電圧降下を利用して、第１不純物層（６、５７、６８）から第２不純物層（７、５１、６１）に向かう方向において、各電位制御部（９）の電位を段階的に低下させられる。このため、半導体素子部（８）内において第１不純物層（６、５７、６８）から第２不純物層（７、５１、６１）に至るまでの電位降下に合せて、半導体素子部（８）の表面の電位および側面に位置する各電位制御部（９）の電位を低下させることが可能となる。   According to such a semiconductor device, by utilizing the voltage drop due to the internal resistance of the electrode pattern (11), the first impurity layer (6, 57, 68) on the high potential side and the second impurity layer ( 7, 51, 61), the potential of the surface of the semiconductor element portion (8) can be gradually lowered. Also on the side surface of the semiconductor element portion (8), the first impurity layer (6, 57, 68) to the second impurity layer (7, 51, 68) are utilized by utilizing the voltage drop due to the internal resistance of the electrode pattern (11). 61), the potential of each potential control section (9) can be lowered stepwise. Therefore, in the semiconductor element portion (8), the semiconductor element portion (8) is adapted to the potential drop from the first impurity layer (6, 57, 68) to the second impurity layer (7, 51, 61). It is possible to reduce the surface potential and the potential of each potential control section (9) located on the side surface.

これにより、第１不純物層（６、５７、６８）や第２不純物層（７、５１、６１）の長手方向両端、つまりこれらの終端部での電界集中を防止することが可能となり、耐圧低下を抑制することが可能となる。そして、半導体素子部（８）の側面に形成した各電位制御部（９）の電位を異ならせることを、半導体素子部（８）の上部において半導体素子部（８）と重なるように配置した電極パターン（１１）によって行える。このため、従来のように分圧ダイオードのような制御デバイスを形成するための制御デバイス形成領域を半導体素子部（８）の周囲に設けなくても済む。よって、素子面積増大を極力抑制し、かつ、効果的に高耐圧デバイスの終端部での電界集中を防止して、耐圧低下を抑制することができる半導体装置とすることが可能となる。   Thereby, it is possible to prevent electric field concentration at both ends in the longitudinal direction of the first impurity layer (6, 57, 68) and the second impurity layer (7, 51, 61), that is, at the terminal portions thereof, and the breakdown voltage is reduced. Can be suppressed. Then, the electrodes arranged so as to overlap the semiconductor element portion (8) above the semiconductor element portion (8) to make the potential of each potential control portion (9) formed on the side surface of the semiconductor element portion (8) different. This can be done by pattern (11). For this reason, it is not necessary to provide a control device formation region for forming a control device such as a voltage dividing diode around the semiconductor element portion (8) as in the prior art. Therefore, it is possible to provide a semiconductor device that can suppress an increase in element area as much as possible, effectively prevent electric field concentration at the terminal portion of the high breakdown voltage device, and suppress a decrease in breakdown voltage.

具体的には、請求項２に記載したように、電極パターン（１１）を、第１不純物層（６、５７、６８）および第２不純物層（７、５１、６１）の長手方向と平行方向に伸びる平行部分と、該部分の両端において該部分に垂直方向に伸びる垂直部分とを有した構成とし、垂直部分において電位制御部（９）に電気的に接続した構造とすることができる。 In concrete terms, as described in claim 2, an electrode pattern (11), parallel to the longitudinal direction of the first impurity layer (6,57,68) and a second impurity layer (7,51,61) A structure having a parallel part extending in the direction and a vertical part extending in a direction perpendicular to the part at both ends of the part, and a structure electrically connected to the potential control unit (9) in the vertical part can be obtained.

このような電極パターン（１１）は、例えば、請求項３に記載したように、活性層（３）を覆っている層間絶縁膜（１０）内に埋め込まれた構造とすることができる。 Such an electrode pattern (11) may have a structure embedded in an interlayer insulating film (10) covering the active layer (3), for example, as described in claim 3 .

一方、請求項４に記載したように、複数の電位制御部（９）に関しては、活性層（３）をトレンチ分離構造（５）により第１不純物層（６、５７、６８）から第２不純物層（７、５１、６１）に向かう方向において複数に分離したシリコンにて構成することができる。 On the other hand, as described in claim 4 , for the plurality of potential control sections (9), the active layer (3) is separated from the first impurity layer (6, 57, 68) by the trench isolation structure (5) to the second impurity. It can be composed of silicon separated into a plurality in the direction toward the layers (7, 51, 61).

また、請求項５に記載したように、トレンチ（５ａ）と、該トレンチ（５ａ）の内壁を熱酸化することで形成した絶縁膜（５ｂ）と、該絶縁膜（５ｂ）の表面においてトレンチ（５ａ）内を埋め尽くすように形成されたＰｏｌｙ−Ｓｉ層（５ｃ）とによってトレンチ分離構造（５）を構成するのであれば、半導体素子部（８）の側面に配置されたトレンチ分離構造（５）を第１不純物層（６、５７、６８）から第２不純物層（７、５１、６１）に向かう方向において複数に分割することで電気的に分離した複数のＰｏｌｙ−Ｓｉ層（５ｃ）にて複数の電位制御部（９）を構成することもできる。 In addition, as described in claim 5 , the trench (5a), the insulating film (5b) formed by thermally oxidizing the inner wall of the trench (5a), and the trench (5b) on the surface of the insulating film (5b) 5a) If the trench isolation structure (5) is constituted by the Poly-Si layer (5c) formed so as to fill the interior, the trench isolation structure (5) disposed on the side surface of the semiconductor element portion (8) ) In a direction from the first impurity layer (6, 57, 68) toward the second impurity layer (7, 51, 61) to be divided into a plurality of Poly-Si layers (5c) electrically separated. A plurality of potential control units (9) can be configured.

この場合、請求項６に記載したように、複数に分割されたトレンチ分離構造（５）にて構成された複数の電位制御部（９）を半導体素子部（８）の側面に複数列備えることができる。 In this case, as described in claim 6 , a plurality of potential control units (9) configured of a plurality of trench isolation structures (5) are provided on the side surface of the semiconductor element unit (8). Can do.

このような構造とすれば、第１領域（Ｒ１）の外部の電位の影響をシールドすることができる。このため、より第１領域（Ｒ１）の外部の電位に対するシールド能力を上げることが可能となり、より効果的に耐圧低下を抑制することが可能となる。   With such a structure, the influence of the potential outside the first region (R1) can be shielded. For this reason, it becomes possible to raise the shielding capability with respect to the electric potential outside the 1st field (R1) more, and it becomes possible to control a proof pressure fall more effectively.

さらに、請求項７に記載したように、複数に分割されたトレンチ分離構造（５）と第１領域（Ｒ１）の外縁を囲んでいるトレンチ分離構造（５）との間の幅Ｗ１が２μｍ以下とされ、複数に分割されたトレンチ分離構造（５）同士の間の幅Ｗ２が２μｍ以下とされるようにすると好ましい。 Furthermore, as described in claim 7 , the width W1 between the trench isolation structure (5) divided into a plurality and the trench isolation structure (5) surrounding the outer edge of the first region (R1) is 2 μm or less. It is preferable that the width W2 between the trench isolation structures (5) divided into a plurality is set to 2 μm or less.

このように、幅Ｗ１、Ｗ２を２μｍ以下にすると、トレンチ分離構造（５）を構成する絶縁膜（５ｂ）とシリコンとの仕事関数差に基づいて広がる空乏層によって、幅Ｗ１、Ｗ２の間のシリコンが完全空乏化される。このため、より耐圧低下を効果的に防止できる半導体装置にすることが可能となる。   As described above, when the widths W1 and W2 are set to 2 μm or less, the depletion layer that spreads based on the work function difference between the insulating film (5b) constituting the trench isolation structure (5) and silicon causes the width W1 and W2 between the widths W1 and W2. Silicon is completely depleted. For this reason, it becomes possible to make the semiconductor device which can prevent a pressure | voltage resistant fall more effectively.

請求項８に記載の発明では、活性層（３）のうち埋込絶縁膜（４）側の表面には、第１不純物層（６、５７、６８）および第２不純物層（７、５１、６１）の長手方向と平行方向を長手方向とするｐ型領域（２０）およびｎ型領域（２１）にて構成されたＰＮ接合部が繰り返し形成されていることを特徴としている。 In the invention according to claim 8 , on the surface of the active layer (3) on the buried insulating film (4) side, the first impurity layer (6, 57, 68) and the second impurity layer (7, 51, 61), a PN junction composed of a p-type region (20) and an n-type region (21) having a longitudinal direction parallel to the longitudinal direction is repeatedly formed.

このように、活性層（３）のうち埋込絶縁膜（４）側の表面にＰＮ接合部を繰り返し形成することにより、半導体素子部（８）の表面や側面に加えて裏面についても、第１不純物層（６、５７、６８）から第２不純物層（７、５１、６１）に向かう方向において、各電位制御部（９）の電位を段階的に低下させられる。これにより、より半導体装置の耐圧を向上させることが可能となる。   Thus, by repeatedly forming the PN junction on the surface of the active layer (3) on the buried insulating film (4) side, the back surface as well as the surface and side surface of the semiconductor element portion (8) can be In the direction from the first impurity layer (6, 57, 68) to the second impurity layer (7, 51, 61), the potential of each potential control unit (9) can be lowered stepwise. As a result, the breakdown voltage of the semiconductor device can be further improved.

請求項９に記載の発明では、半導体素子部（８）の側面に配置されたトレンチ分離構造（５）には、第１不純物層（６、５７、６８）から第２不純物層（７、５１、６１）に至るまでの間において、半導体素子部（８）側に突出する複数の凸部（５ｄ）が形成されていることを特徴としている。 In the invention according to claim 9 , the trench isolation structure (5) disposed on the side surface of the semiconductor element portion (8) includes the first impurity layer (6, 57, 68) to the second impurity layer (7, 51). , 61), a plurality of convex portions (5d) projecting toward the semiconductor element portion (8) are formed.

このように、トレンチ分離構造（５）に対して半導体素子部（８）側に突出する凸部（５ｄ）を形成することで、活性層（３）から電位制御部（９）までの距離を長くすることができ、活性層（３）のうち凸部（５ｄ）と接する部位では電荷が誘起され難くなるようにできる。このため、等電位線の分布に偏りが生じることを抑制でき、さらに耐圧低下を抑制することが可能となる。   Thus, by forming the convex part (5d) protruding toward the semiconductor element part (8) with respect to the trench isolation structure (5), the distance from the active layer (3) to the potential control part (9) can be increased. The length of the active layer (3) can be increased, and it is difficult for the charge to be induced at a portion of the active layer (3) in contact with the convex portion (5d). For this reason, it is possible to suppress the occurrence of bias in the distribution of equipotential lines, and it is possible to further suppress a decrease in breakdown voltage.

請求項１０に記載の発明では、半導体素子部（８）の側面におけるトレンチ分離構造（５）よりも内側の活性層（３）に対し、第１不純物層（６、５７、６８）から第２不純物層（７、５１、６１）に至るまでの間において、ｐ型領域（３０）およびｎ型領域（３１）にて構成されるＰＮ接合部が繰り返し形成されていることを特徴としている。 In the invention according to claim 10 , the second impurity layer (6, 57, 68) to the second active layer (3) inside the trench isolation structure (5) on the side surface of the semiconductor element portion (8). A characteristic is that a PN junction composed of a p-type region (30) and an n-type region (31) is repeatedly formed up to the impurity layers (7, 51, 61).

このように、半導体素子部（８）の側面にｐ型領域（３０）およびｎ型領域（３１）にて構成されるＰＮ接合部を形成している。このため、ｐ型領域（３０）のうちトレンチ分離構造（５）と接する部位において電荷が誘起されるが、ｎ型領域（３１）のうちトレンチ分離構造（５）と接する部位では電荷が誘起され難くなるようにできる。このため、等電位線の分布に偏りが生じることを抑制でき、さらに耐圧低下を抑制することが可能となる。   Thus, the PN junction part comprised by the p-type area | region (30) and the n-type area | region (31) is formed in the side surface of the semiconductor element part (8). For this reason, electric charge is induced in a portion of the p-type region (30) in contact with the trench isolation structure (5), but electric charge is induced in a portion of the n-type region (31) in contact with the trench isolation structure (5). It can be difficult. For this reason, it is possible to suppress the occurrence of bias in the distribution of equipotential lines, and it is possible to further suppress a decrease in breakdown voltage.

以上のような構造の半導体装置に備えられる半導体素子としては、様々な構造のものを適用することができる。   As a semiconductor element provided in the semiconductor device having the above structure, one having various structures can be applied.

例えば、請求項１１に記載したように、半導体素子として、活性層（３）の表層部に形成された第１不純物層に相当する第１導電型のカソード領域（６）および第２不純物層に相当する第２導電型のアノード領域（７）と、カソード領域（６）に電気的に接続された第１電極に相当するカソード電極（１２）と、アノード領域（７）に電気的に接続された第２電極に相当するアノード電極（１３）とを有し、アノード領域（７）がカソード領域（６）の両側に配置されたＰＮダイオードを適用することができる。 For example, as described in claim 11 , as a semiconductor element, a first conductivity type cathode region (6) corresponding to a first impurity layer formed in a surface layer portion of an active layer (3) and a second impurity layer are provided. The corresponding second conductivity type anode region (7), the cathode electrode (12) corresponding to the first electrode electrically connected to the cathode region (6), and the anode region (7) are electrically connected. A PN diode having an anode electrode (13) corresponding to the second electrode and having an anode region (7) disposed on both sides of the cathode region (6) can be applied.

また、請求項１２に記載したように、半導体素子として、活性層（３）の表層部に形成された第２導電型のチャネル層（５０）と、チャネル層（５０）内において該チャネル層（５０）の表層部に形成された第２不純物層に相当する第１導電型のソース領域（５１）と、活性層（３）の表層部においてチャネル層（５０）から離間して形成された第１不純物層に相当する第１導電型のドレイン領域（５７）と、チャネル層（５０）の表面のうち活性層（３）とソース領域（５１）との間に位置する部分をチャネル領域（５３）として該チャネル領域（５３）の上にゲート絶縁膜（５４）を介して備えられたゲート電極（５５）と、ソース領域（５１）およびチャネル層（５０）に電気的に接続された第２電極に相当するソース電極（５６）と、ドレイン領域（５７）と電気的に接続された第１電極に相当するドレイン電極（５８）とを有し、ソース領域（５１）およびチャネル領域（５０）がドレイン領域（５７）の両側に配置されたＬＤＭＯＳを適用することもできる。 Further, as described in claim 12 , as a semiconductor element, a channel layer (50) of the second conductivity type formed in the surface layer portion of the active layer (3), and the channel layer (50) in the channel layer (50) 50) and the first conductivity type source region (51) corresponding to the second impurity layer formed in the surface layer portion, and the surface layer portion of the active layer (3) formed away from the channel layer (50). A portion of the surface of the first conductivity type drain region (57) corresponding to one impurity layer and the channel layer (50) located between the active layer (3) and the source region (51) is the channel region (53 ) As a gate electrode (55) provided on the channel region (53) through a gate insulating film (54), and a second electrode electrically connected to the source region (51) and the channel layer (50). A source electrode (56) corresponding to the electrode; A drain electrode (58) corresponding to a first electrode electrically connected to the drain region (57); a source region (51) and a channel region (50) are disposed on both sides of the drain region (57); LDMOS can also be applied.

さらに、請求項１３に記載したように、半導体素子として、活性層（３）の表層部に形成された第２導電型のベース領域（６０）と、ベース領域（６０）内において該ベース領域（６０）の表層部に形成された第２不純物領域に相当する第１導電型のエミッタ領域（６１）と、活性層（３）の表層部においてベース領域（６０）から離間して形成された第１不純物領域に相当する第２導電型のコレクタ領域（６８）と、ベース領域（６０）の表面のうち活性層（３）とエミッタ領域（６１）との間に位置する部分をチャネル領域（６３）として該チャネル領域（６３）の上にゲート絶縁膜（６４）を介して備えられたゲート電極（６５）と、エミッタ領域（６１）およびベース領域（６０）に電気的に接続された第２電極に相当するエミッタ電極（６６）と、コレクタ領域（６８）と電気的に接続された第１電極に相当するコレクタ電極（６９）とを有し、エミッタ領域（６１）およびベース領域（６０）がコレクタ領域（６９）の両側に配置されたＩＧＢＴを適用することもできる。
Furthermore, as described in claim 13 , as a semiconductor element, a base region (60) of the second conductivity type formed in the surface layer portion of the active layer (3) and the base region (60) in the base region (60) 60) and a first conductivity type emitter region (61) corresponding to the second impurity region formed in the surface layer portion, and a first layer formed in the surface layer portion of the active layer (3) spaced apart from the base region (60). A portion located between the active layer (3) and the emitter region (61) on the surface of the base region (60) of the collector region (68) of the second conductivity type corresponding to one impurity region and the base region (60) is channel region (63 ) As a gate electrode (65) provided on the channel region (63) via a gate insulating film (64), and a second electrode electrically connected to the emitter region (61) and the base region (60). Emitter corresponding to electrode It has a pole (66) and a collector electrode (69) corresponding to the first electrode electrically connected to the collector region (68), and the emitter region (61) and the base region (60) are the collector region (69). It is also possible to apply IGBTs arranged on both sides.

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。   In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.

本発明の第１実施形態にかかる半導体装置の上面レイアウトを示した図である。It is the figure which showed the upper surface layout of the semiconductor device concerning 1st Embodiment of this invention. 図１のＡ−Ａ’断面図である。It is A-A 'sectional drawing of FIG. 図１のＢ−Ｂ’断面図である。It is B-B 'sectional drawing of FIG. 本発明の第２実施形態にかかる半導体装置の断面図である。It is sectional drawing of the semiconductor device concerning 2nd Embodiment of this invention. 図４のＣ−Ｃ’矢視断面図である。FIG. 5 is a cross-sectional view taken along arrow C-C ′ in FIG. 4. （ａ）は、トレンチ分離構造５の構成を変更した場合の上面レイアウト図であり、（ｂ）は、（ａ）のＥ−Ｅ’断面図である。(A) is an upper surface layout figure at the time of changing the structure of the trench isolation | separation structure 5, (b) is E-E 'sectional drawing of (a). 本発明の第３実施形態にかかる半導体装置のＰＮダイオード形成領域Ｒ１の上面レイアウトを示した図である。It is the figure which showed the upper surface layout of PN diode formation area | region R1 of the semiconductor device concerning 3rd Embodiment of this invention. 図７に示す半導体装置のＰＮダイオード形成領域Ｒ１の底面レイアウトを示した図である。It is the figure which showed the bottom face layout of PN diode formation area R1 of the semiconductor device shown in FIG. 図７のＦ−Ｆ’断面図である。It is F-F 'sectional drawing of FIG. 図７のＧ−Ｇ’断面図である。It is G-G 'sectional drawing of FIG. 本発明の第４実施形態にかかる半導体装置のトレンチ分離構造５などの上面レイアウト図である。It is a top surface layout figure of trench isolation structure 5 etc. of a semiconductor device concerning a 4th embodiment of the present invention. 本発明の第５実施形態にかかる半導体装置のトレンチ分離構造５などの上面レイアウト図である。It is a top surface layout figure of trench isolation structure 5 etc. of a semiconductor device concerning a 5th embodiment of the present invention. 本発明の第６実施形態にかかる半導体装置のトレンチ分離構造５などの上面レイアウト図である。It is a top surface layout figure of trench isolation structure 5 etc. of a semiconductor device concerning a 6th embodiment of the present invention. 本発明の第７実施形態にかかる半導体装置のトレンチ分離構造５などの上面レイアウト図である。It is a top surface layout figure of trench isolation structure 5 etc. of a semiconductor device concerning a 7th embodiment of the present invention. （ａ）は、本発明の第８実施形態にかかる半導体装置のトレンチ分離構造５などの上面レイアウト図、（ｂ）は、（ａ）のＨ−Ｈ’断面図、（ｃ）は、（ａ）のＩ−Ｉ’断面図である。(A) is a top surface layout diagram of the trench isolation structure 5 etc. of the semiconductor device concerning 8th Embodiment of this invention, (b) is HH 'sectional drawing of (a), (c) is (a). It is II 'sectional drawing of). （ａ）は、本発明の第９実施形態にかかる半導体装置のトレンチ分離構造５などの上面レイアウト図、（ｂ）は、（ａ）のＪ−Ｊ’断面図、（ｃ）は、（ａ）のＫ−Ｋ’断面図である。(A) is a top surface layout diagram of the trench isolation structure 5 etc. of the semiconductor device concerning 9th Embodiment of this invention, (b) is JJ 'sectional drawing of (a), (c) is (a). ) Is a sectional view taken along the line KK ′ of FIG. 本発明の他の実施形態で説明するＬＤＭＯＳを備えた半導体装置の断面図である。It is sectional drawing of the semiconductor device provided with LDMOS demonstrated in other embodiment of this invention. 本発明の他の実施形態で説明するＩＧＢＴを備えた半導体装置の断面図である。It is sectional drawing of the semiconductor device provided with IGBT demonstrated by other embodiment of this invention.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the same or equivalent parts are denoted by the same reference numerals in the drawings.

（第１実施形態）
本発明の第１実施形態について説明する。本実施形態は、半導体素子としてラテラルのＰＮダイオードを形成した半導体装置に対して本発明の一実施形態を適用したものである。図１は、本実施形態にかかる半導体装置の上面レイアウト図である。また、図２は、図１のＡ−Ａ’断面図であり、図３は、図１のＢ−Ｂ’断面図である。これらの図を参照して、本実施形態の半導体装置について説明する。なお、図１は断面図ではないが、レイアウト構成を理解し易くするために部分的にハッチングを示してある。 (First embodiment)
A first embodiment of the present invention will be described. In the present embodiment, one embodiment of the present invention is applied to a semiconductor device in which a lateral PN diode is formed as a semiconductor element. FIG. 1 is a top layout view of the semiconductor device according to the present embodiment. 2 is a cross-sectional view taken along line AA ′ in FIG. 1, and FIG. 3 is a cross-sectional view taken along line BB ′ in FIG. With reference to these drawings, the semiconductor device of this embodiment will be described. Although FIG. 1 is not a cross-sectional view, hatching is partially shown for easy understanding of the layout configuration.

図１に示されるように、ＰＮダイオード形成領域Ｒ１と他のデバイスの形成領域Ｒ２等の素子形成領域が１チップ中に集積された構造により、本実施形態の半導体装置が構成されている。具体的には、図２に示されるように、半導体装置は、ＳＯＩ基板１を用いて構成されている。ＳＯＩ基板１は、例えばシリコン基板からなる支持基板２とｎ-型のシリコン基板を薄膜化して構成した活性層３とを酸化膜等で構成される埋込絶縁膜４を介して接合して構成されている。 As shown in FIG. 1, the semiconductor device of this embodiment is configured by a structure in which element formation regions such as a PN diode formation region R1 and another device formation region R2 are integrated in one chip. Specifically, as illustrated in FIG. 2, the semiconductor device is configured using an SOI substrate 1. The SOI substrate 1 is formed by bonding, for example, a support substrate 2 made of a silicon substrate and an active layer 3 formed by thinning an n − -type silicon substrate via a buried insulating film 4 made of an oxide film or the like. Has been.

活性層３は半導体素子が形成される部分であり、厚みが例えば５〜２５μｍとされている。この活性層３に形成されたトレンチ分離構造５により、ＰＮダイオード形成領域Ｒ１と他のデバイスの形成領域Ｒ２とが素子分離されている。トレンチ分離構造５は、活性層３の表面から形成された埋込絶縁膜４まで達する溝５ａと、この溝５ａ内を埋め込むように形成された絶縁膜５ｂとによって構成されており、ＰＮダイオード形成領域Ｒ１と他のデバイスの形成領域Ｒ２の少なくとも外縁がトレンチ分離構造５によって囲まれている。そして、ＰＮダイオード形成領域Ｒ１と他のデバイスの形成領域Ｒ２等の素子形成領域を囲んでいる周辺領域において、活性層３をＧＮＤ等の低インピーダンス源に固定することで、隣接する素子形成領域間での電圧干渉などが抑制されている。   The active layer 3 is a portion where a semiconductor element is formed, and has a thickness of, for example, 5 to 25 μm. The trench isolation structure 5 formed in the active layer 3 separates the PN diode formation region R1 from the other device formation region R2. The trench isolation structure 5 includes a groove 5a reaching from the surface of the active layer 3 to the buried insulating film 4, and an insulating film 5b formed so as to fill the groove 5a. At least the outer edge of the region R1 and the other device formation region R2 is surrounded by the trench isolation structure 5. Then, in the peripheral region surrounding the element formation region such as the PN diode formation region R1 and the other device formation region R2, the active layer 3 is fixed to a low impedance source such as GND so that the adjacent element formation regions Voltage interference at the is suppressed.

また、活性層３の表層部には、拡散層にて構成されたｎ+型カソード領域（第１不純物層）６とｐ+型アノード領域（第２不純物層）７とが形成されている。例えば、ｎ+型カソード領域６は、ｎ型不純物濃度が１×１０18〜１×１０20ｃｍ-3、接合深さが０．１〜１μｍとされている。ｐ+型アノード領域７は、例えばｐ型不純物濃度が１×１０18〜１×１０20ｃｍ-3、接合深さが０．２〜２μｍとされている。 Further, an n + -type cathode region (first impurity layer) 6 and a p + -type anode region (second impurity layer) 7 formed of a diffusion layer are formed in the surface layer portion of the active layer 3. For example, the n + -type cathode region 6 has an n-type impurity concentration of 1 × 10 18 to 1 × 10 20 cm −3 and a junction depth of 0.1 to 1 μm. The p + type anode region 7 has, for example, a p type impurity concentration of 1 × 10 18 to 1 × 10 20 cm −3 and a junction depth of 0.2 to 2 μm.

これらｎ+型カソード領域６とｐ+型アノード領域７は共に短冊状（長方形状）で構成され、図１の上面レイアウトに示されるように、１本のｎ+型カソード領域６を中心とした両側に、ｎ+型カソード領域６から離間した位置にｐ+型アノード領域７が一本ずつ配置されることでストライプ状の構造とされている。このため、活性層３のうちｎ+型カソード領域６およびｐ+型アノード領域７を囲む部分が長方形状のレイアウトとなっている。この長方形状の部分がＰＮダイオードの配置された半導体素子部８とされ、この長方形状の半導体素子部８を囲むようにトレンチ分離構造５が形成されている。 These n + -type cathode region 6 and p + -type anode region 7 are both formed in a strip shape (rectangular shape), and center on one n + -type cathode region 6 as shown in the top layout of FIG. A stripe structure is formed by arranging one p + -type anode region 7 on each side at a position spaced from the n + -type cathode region 6. Therefore, the portion surrounding the n + type cathode region 6 and the p + type anode region 7 in the active layer 3 has a rectangular layout. This rectangular portion is a semiconductor element portion 8 in which PN diodes are arranged, and a trench isolation structure 5 is formed so as to surround the rectangular semiconductor element portion 8.

このトレンチ分離構造５は、さらに、長方形状とされた半導体素子部８の両長辺を側面として、この側面から垂直方向に複数本延設された部分と、この側面から垂直方向に複数本延設された部分を含めて半導体素子部８の両側を挟むように側面に対向するように延設された部分とを有したレイアウトとされている。これにより、半導体素子部８の側面に、トレンチ分離構造５によって囲まれた複数の領域が構成され、この複数の領域によって電位制御部９が構成されている。各電位制御部９は、ＰＮダイオード形成領域Ｒ１の中心を通る紙面左右方向に中心線（ｎ+型カソード領域６を通過する中心線）を引くと共に、および紙面上下方向に中心線を引くと、それら各中心線を中心として、線対称となるようにレイアウトされている。 The trench isolation structure 5 further includes a plurality of portions extending in the vertical direction from the side surfaces, and a plurality of vertical extending from the side surfaces, with both long sides of the semiconductor element portion 8 having a rectangular shape as side surfaces. The layout includes a portion extending so as to face the side surface so as to sandwich both sides of the semiconductor element portion 8 including the provided portion. As a result, a plurality of regions surrounded by the trench isolation structure 5 are configured on the side surface of the semiconductor element unit 8, and the potential control unit 9 is configured by the plurality of regions. When each potential control unit 9 draws a center line (center line passing through the n + -type cathode region 6) in the left-right direction of the paper passing through the center of the PN diode formation region R1, and drawing a center line in the vertical direction of the paper, They are laid out so as to be line symmetric with respect to each center line.

また、活性層３の表面には層間絶縁膜１０が形成されており、この層間絶縁膜１０内に埋め込まれるようにして電位制御用の電極パターン１１が形成されている。電極パターン１１は、図１に示されるようにダイオード形成領域Ｒ１の中心を通る紙面左右方向に引いた中心線を挟んで線対称に配置されている。そして、高電圧側となるｎ+型カソード領域６から低電圧側となるｐ+型アノード領域７に至るように一本のライン状とされ、これらの間において極力距離を稼ぎつつ、かつ、ＰＮダイオードの両側に配置された複数の電位制御部９を通過するように、蛇行状にレイアウトされている。すなわち、電極パターン１１は、ｎ+型カソード領域６からｐ+型アノード領域７に至るまでの間において、紙面左右方向（ｎ+型カソード領域６やｐ+型アノード領域７の長手方向）と平行方向に伸びる平行部分と、それに対して垂直方向に伸びる垂直部分とにより構成されている。そして、紙面左右方向に伸びる部分が半導体素子部８の両側の電位制御部９側まで伸び、その部分の両端において紙面上下方向に伸びる部分の隣り合うもの同士が紙面左右方向に伸びる部分と連結されることで、蛇行状のレイアウトが構成されている。 Further, an interlayer insulating film 10 is formed on the surface of the active layer 3, and an electrode pattern 11 for potential control is formed so as to be embedded in the interlayer insulating film 10. As shown in FIG. 1, the electrode patterns 11 are arranged symmetrically with respect to a center line drawn in the left-right direction on the paper surface passing through the center of the diode forming region R1. The line is formed in a single line from the n + -type cathode region 6 on the high voltage side to the p + -type anode region 7 on the low voltage side. It is laid out in a meandering manner so as to pass through a plurality of potential control sections 9 arranged on both sides of the diode. That parallel electrode pattern 11, during the period from the n + -type cathode region 6 until the p + -type anode region 7, the left-right direction (longitudinal direction of the n + type cathode region 6 and p + -type anode region 7) A parallel portion extending in the direction and a vertical portion extending in the direction perpendicular thereto are configured. The portions extending in the left-right direction on the paper surface extend to the potential control unit 9 side on both sides of the semiconductor element portion 8, and adjacent portions of the portions extending in the vertical direction on the paper surface at both ends of the portion are connected to the portions extending in the left-right direction on the paper surface. Thus, a meandering layout is configured.

また、図２および図３に示されるように、電極パターン１１と活性層３との間には層間絶縁膜１０の一部が介在した構造とされている。そして、図１および図３に示したように、層間絶縁膜１０には部分的にコンタクトホール１０ａが形成されており、コンタクトホール１０ａを通じて電極パターン１１の所望部位と活性層３の所望部位とが電気的に接続され、その他の部分では、電極パターン１１と活性層３とが電気的に分離された構造とされている。具体的には、電極パターン１１のうち電位制御部９側に位置している部位がコンタクトホール１０ａを通じて電位制御部９と電気的に接続されている。ただし、電極パターン１１を通じて電位制御部９同士が電気的に接続され、かつ、電極パターン１１の内部抵抗によって電位制御部９同士の間の電位差を発生させることが必要になる。このため、ｎ+型カソード領域６からｐ+型アノード領域７に至るまでの間において、電極パターン１１のうち紙面上下方向に伸びる部分が、隣接している電位制御部９のいずれか一方にのみ接続され、両方共に接続されることがないようにしている。このようにすることで、電極パターン１１が短い部位で高い電位差を発生させなくても済むようにしている。そして、このような構造とされた電極パターン１１が層間絶縁膜１０の残部によって覆われた状態となっている。 As shown in FIGS. 2 and 3, a part of the interlayer insulating film 10 is interposed between the electrode pattern 11 and the active layer 3. As shown in FIGS. 1 and 3, a contact hole 10a is partially formed in the interlayer insulating film 10, and a desired portion of the electrode pattern 11 and a desired portion of the active layer 3 are formed through the contact hole 10a. The electrode pattern 11 and the active layer 3 are electrically separated from each other in an electrically connected state. Specifically, a portion of the electrode pattern 11 positioned on the potential control unit 9 side is electrically connected to the potential control unit 9 through the contact hole 10a. However, it is necessary that the potential control units 9 are electrically connected through the electrode pattern 11 and a potential difference between the potential control units 9 is generated by the internal resistance of the electrode pattern 11. For this reason, in the region from the n + -type cathode region 6 to the p + -type anode region 7, the portion extending in the vertical direction of the drawing in the electrode pattern 11 is only in one of the adjacent potential control units 9. Connected so that both are not connected. In this way, it is not necessary to generate a high potential difference at a portion where the electrode pattern 11 is short. The electrode pattern 11 having such a structure is covered with the remainder of the interlayer insulating film 10.

さらに、層間絶縁膜１０のうちｎ+型カソード領域６やｐ+型アノード領域７と対応する箇所には、コンタクトホール１０ｂ、１０ｃが形成されている。そして、コンタクトホール１０ｂを介してｎ+型カソード領域６に対してカソード電極（第１電極）１２が電気的に接続されていると共に、コンタクトホール１０ｃを介してｐ+型アノード領域７に対してアノード電極（第２電極）１３が電気的に接続されている。 Further, contact holes 10 b and 10 c are formed at locations corresponding to the n + -type cathode region 6 and the p + -type anode region 7 in the interlayer insulating film 10. A cathode electrode (first electrode) 12 is electrically connected to the n + type cathode region 6 through the contact hole 10b, and to the p + type anode region 7 through the contact hole 10c. An anode electrode (second electrode) 13 is electrically connected.

このような構造により、ＰＮダイオードを形成した半導体装置が構成されている。このような半導体装置では、ｎ+型カソード領域６を中央に配置してその両側にｐ+型アノード領域７を配置した構造において、半導体素子部８の上に電極パターン１１を形成すると共に、電極パターン１１が半導体素子部８の側面に位置する電位制御部９に接続された構造とされている。 With such a structure, a semiconductor device in which a PN diode is formed is configured. In such a semiconductor device, in the structure in which the n + type cathode region 6 is arranged in the center and the p + type anode regions 7 are arranged on both sides thereof, the electrode pattern 11 is formed on the semiconductor element portion 8 and the electrode The pattern 11 is connected to the potential control unit 9 located on the side surface of the semiconductor element unit 8.

このため、電極パターン１１の内部抵抗による電圧降下を利用して、高電位側のｎ+型カソード領域６から低電位側のｐ+型アノード領域７に向かう方向において、半導体素子部８の表面の電位が徐々に低下させられるようにできる。また、半導体素子部８の側面においても、電極パターン１１の内部抵抗による電圧降下を利用して、ｎ+型カソード領域６からｐ+型アノード領域７に向かう方向において、各電位制御部９の電位を段階的に低下させられる。このため、半導体素子部８内においてｎ+型カソード領域６からｐ+型アノード領域７に至るまでの電位降下に合せて、半導体素子部８の表面の電位および側面に位置する各電位制御部９の電位を低下させることが可能となる。 Therefore, using the voltage drop due to the internal resistance of the electrode pattern 11, the surface of the semiconductor element portion 8 in the direction from the n + type cathode region 6 on the high potential side to the p + type anode region 7 on the low potential side. The potential can be lowered gradually. Also on the side surface of the semiconductor element unit 8, the potential of each potential control unit 9 is used in the direction from the n + -type cathode region 6 to the p + -type anode region 7 by using the voltage drop due to the internal resistance of the electrode pattern 11. Can be reduced step by step. Therefore, in accordance with the potential drop from the n + -type cathode region 6 to the p + -type anode region 7 in the semiconductor element unit 8, the surface potential of the semiconductor element unit 8 and each potential control unit 9 located on the side surface are arranged. Can be lowered.

これにより、ｎ+型カソード領域６やｐ+型アノード領域７の長手方向両端、つまりこれらの終端部での電界集中を防止することが可能となり、耐圧低下を抑制することが可能となる。そして、半導体素子部８の側面に形成した各電位制御部９の電位を異ならせることを、半導体素子部８の上部において半導体素子部８と重なるように配置した電極パターン１１によって行えるため、各電位制御部９に関しては活性層３の一部を使用して構成できる。このため、従来のように分圧ダイオードのような制御デバイスを形成するための制御デバイス形成領域を半導体素子部８の周囲に設けなくても済み、単に活性層３が部分的に残っているだけで良い。よって、素子面積増大を極力抑制し、かつ、効果的に高耐圧デバイスの終端部での電界集中を防止して、耐圧低下を抑制することができる半導体装置とすることが可能となる。 As a result, it is possible to prevent electric field concentration at both ends in the longitudinal direction of the n + -type cathode region 6 and the p + -type anode region 7, that is, at the end portions thereof, and it is possible to suppress a decrease in breakdown voltage. Since the potential of each potential control unit 9 formed on the side surface of the semiconductor element unit 8 can be made different by the electrode pattern 11 arranged so as to overlap the semiconductor element unit 8 above the semiconductor element unit 8, The control unit 9 can be configured using a part of the active layer 3. For this reason, there is no need to provide a control device forming region for forming a control device such as a voltage dividing diode around the semiconductor element portion 8 as in the prior art, and the active layer 3 is only partially left. Good. Therefore, it is possible to provide a semiconductor device that can suppress an increase in element area as much as possible, effectively prevent electric field concentration at the terminal portion of the high breakdown voltage device, and suppress a decrease in breakdown voltage.

なお、このような構造の半導体装置の製造方法については、従来のＰＮダイオードを備えた半導体装置の製造方法とほぼ同様であり、電位制御部９を形成するためにトレンチ分離構造５の形成に用いるマスクのパターンを変更したり、電極パターン１１の形成工程を追加するだけで構わない。すなわち、トレンチ分離構造５の形成に用いるマスクのパターン変更は、トレンチ５ａを形成するためのマスクのパターンが本実施形態の半導体装置に備えられるトレンチ分離構造５のパターンと対応するパターンとなるようにすれば良い。また、電極パターン１１の形成工程としては、層間絶縁膜１０の形成工程中に電極パターン１１の形成工程を含むようにすれば良い。例えば、層間絶縁膜１０の一部を熱酸化等によって形成したのち、その所望箇所にフォトエッチングによってコンタクトホール１０ａを形成する。次に、その上にノンドープもしくは低濃度の不純物をドープしたＰｏｌｙ−Ｓｉを成膜したのち、パターニングして電極パターン１１を形成し、さらに、絶縁膜のデポジション等によって層間絶縁膜の残部を形成する。その後は、従来と同様、コンタクトホール１０ｂ、１０ｃの形成工程やカソード電極１２およびアノード電極１３の形成工程を行うことで、本実施形態の半導体装置を製造することができる。   The manufacturing method of the semiconductor device having such a structure is substantially the same as the manufacturing method of the conventional semiconductor device including the PN diode, and is used for forming the trench isolation structure 5 in order to form the potential control unit 9. It is only necessary to change the pattern of the mask or add a process for forming the electrode pattern 11. That is, the mask pattern used for forming the trench isolation structure 5 is changed so that the mask pattern for forming the trench 5a corresponds to the pattern of the trench isolation structure 5 provided in the semiconductor device of the present embodiment. Just do it. In addition, the electrode pattern 11 forming process may include the electrode pattern 11 forming process in the interlayer insulating film 10 forming process. For example, after a part of the interlayer insulating film 10 is formed by thermal oxidation or the like, the contact hole 10a is formed at a desired location by photoetching. Next, a poly-Si film doped with non-doped or low-concentration impurities is formed thereon, followed by patterning to form an electrode pattern 11, and further forming the remainder of the interlayer insulating film by deposition of the insulating film, etc. To do. After that, the semiconductor device of this embodiment can be manufactured by performing the formation process of the contact holes 10b and 10c and the formation process of the cathode electrode 12 and the anode electrode 13 as in the prior art.

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対してより耐圧向上を図るための構造を追加したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Second Embodiment)
A second embodiment of the present invention will be described. The semiconductor device of the present embodiment is obtained by adding a structure for improving the breakdown voltage to the first embodiment, and the other parts are the same as those of the first embodiment, and therefore different from the first embodiment. Only will be described.

図４は、本実施形態にかかる半導体装置の断面図、図５は、図４のＣ−Ｃ’矢視断面図であり、活性層３を埋込絶縁膜４側から見たときの底面レイアウトに相当する。なお、図４は、図５のＤ−Ｄ’線に対応する断面図である。   4 is a cross-sectional view of the semiconductor device according to the present embodiment, and FIG. 5 is a cross-sectional view taken along the line CC ′ of FIG. 4. The bottom surface layout when the active layer 3 is viewed from the buried insulating film 4 side. It corresponds to. FIG. 4 is a cross-sectional view corresponding to the line D-D ′ in FIG. 5.

本実施形態の半導体装置は、ＰＮダイオードの下方に、耐圧向上を図るための構造を追加したもので、本実施形態の半導体装置の上面レイアウトについては、図１と同様である。具体的には、図４および図５に示したように、ＰＮダイオードの下方、つまり活性層３における埋込絶縁膜４と隣接する部分に、複数のｐ型領域２０と複数のｎ型領域２１とによって構成されたＰＮ接合部を形成している。これら複数のｐ型領域２０と複数のｎ型領域２１は、図５の底面レイアウトに示されるように、ｎ+型カソード領域６やｐ+型アノード領域７の長手方向と同方向を長手方向とする短冊状とされ、同じ幅で交互に並べられることによりストライプ状とされている。これらｐ型領域２０およびｎ型領域２１は、本実施形態では埋込絶縁膜４からの接合深さが同じ１〜１０μｍとされており、ｐ型領域２０はｐ型不純物濃度が１×１０15〜１×１０19ｃｍ-3、ｎ型領域２１はｎ型不純物濃度が１×１０15〜１×１０19ｃｍ-3とされている。 The semiconductor device of this embodiment is obtained by adding a structure for improving the breakdown voltage below the PN diode, and the top surface layout of the semiconductor device of this embodiment is the same as that of FIG. Specifically, as shown in FIGS. 4 and 5, a plurality of p-type regions 20 and a plurality of n-type regions 21 are provided below the PN diode, that is, in a portion adjacent to the buried insulating film 4 in the active layer 3. The PN junction part comprised by these is formed. The plurality of p-type regions 20 and the plurality of n-type regions 21 have the same longitudinal direction as the longitudinal direction of the n + -type cathode region 6 and the p + -type anode region 7 as shown in the bottom layout of FIG. The strips are formed into stripes by being alternately arranged with the same width. In the present embodiment, the p-type region 20 and the n-type region 21 have the same junction depth from the buried insulating film 4 of 1 to 10 μm, and the p-type region 20 has a p-type impurity concentration of 1 × 10 15. ~1 × 10 19 cm -3, n-type region 21 is n-type impurity concentration is set to 1 × 10 15 ~1 × 10 19 cm -3.

このような構造により、本実施形態の半導体装置が構成されている。このような半導体装置では、活性層３のうち半導体素子の下方における埋込絶縁膜４と隣接する位置に、ｐ型領域２０およびｎ型領域２１が交互に繰り返し配置された構造となる。このため、以下の作用および効果を奏することができる。   With such a structure, the semiconductor device of this embodiment is configured. Such a semiconductor device has a structure in which the p-type region 20 and the n-type region 21 are alternately and repeatedly arranged at a position adjacent to the buried insulating film 4 below the semiconductor element in the active layer 3. For this reason, the following operations and effects can be achieved.

カソード電極１２に対して高電圧を印加すると共にアノード電極１３および支持基板２をＧＮＤにした場合、ｐ型領域２０のうち埋込絶縁膜４に隣接する位置に＋電荷が誘起される。つまり、ｎ型領域２１が反転層とならない程度に不純物濃度が濃くなっていてｎ型領域２１のうち埋込絶縁膜４と隣接する位置には＋電荷が誘起されず、ｎ型領域２１以外の部分に反転層が局在化させられるようにできる。このため、擬似的なフィールドプレートを構成することが可能となり、活性層３の下方においてｎ+型カソード領域６からｐ+型アノード領域７に至るまでの間において、ｐ型領域２０の間隔に応じて均等に電圧降下が生じるようにできる。 When a high voltage is applied to the cathode electrode 12 and the anode electrode 13 and the support substrate 2 are set to GND, + charge is induced at a position adjacent to the buried insulating film 4 in the p-type region 20. That is, the impurity concentration is so high that the n-type region 21 does not become an inversion layer, and no positive charge is induced in the n-type region 21 adjacent to the buried insulating film 4. The inversion layer can be localized in the part. For this reason, a pseudo field plate can be formed, and in accordance with the interval between the p-type regions 20 between the n + -type cathode region 6 and the p + -type anode region 7 below the active layer 3. Voltage drop evenly.

また、単にｎ型領域２１のみを形成した場合には、ｎ型領域２１からの空乏層が十分に広がらず、リサーフ（Ｒｅｓｕｒｆ：REduced SUrface Field）効果を得ることができなくなり、期待した耐圧が得られなく可能性があるが、ｐ型領域２０を形成しているため、空乏層が十分に広がるようにできる。したがって、半導体素子部８の表面や側面に加えて裏面についても、ｎ+型カソード領域６からｐ+型アノード領域７に向かう方向において、各電位制御部９の電位を段階的に低下させられる。これにより、より半導体装置の耐圧を向上させることが可能となる。 Further, when only the n-type region 21 is formed, the depletion layer from the n-type region 21 does not sufficiently spread, and a RESURF (Reduced SUrface Field) effect cannot be obtained, and an expected breakdown voltage is obtained. Although it may not be possible, since the p-type region 20 is formed, the depletion layer can be sufficiently expanded. Accordingly, the potential of each potential control unit 9 can be lowered stepwise in the direction from the n + -type cathode region 6 to the p + -type anode region 7 on the back surface as well as the front surface and side surfaces of the semiconductor element portion 8. As a result, the breakdown voltage of the semiconductor device can be further improved.

なお、このような構造の半導体装置は、例えば次のような製造方法によって製造される。まず、ＳＯＩ基板１を形成する前の段階において、活性層３を構成するためのシリコン基板の表面に、ｐ型領域２０の形成予定領域が開口するマスクを配置した後、そのマスク上からｐ型不純物をイオン注入する。続いて、ｐ型不純物注入に用いたマスクを除去した後、ｎ型領域２１の形成予定領域が開口するマスクを配置し、そのマスク上からｎ型不純物をイオン注入する。そして、熱処理によって活性化させることでｐ型領域２０およびｎ型領域２１を形成し、さらに、埋込絶縁膜４を介して、シリコン基板のうちｐ型領域２０およびｎ型領域２１が形成された側の表面を支持基板２に貼り合せる。その後は、シリコン基板を薄膜化して活性層３を形成したのち、第１実施形態と同様の製造工程を行うことで、本実施形態の半導体装置を製造することができる。   The semiconductor device having such a structure is manufactured by, for example, the following manufacturing method. First, in a stage before forming the SOI substrate 1, a mask in which a region where the p-type region 20 is to be formed is opened is disposed on the surface of the silicon substrate for forming the active layer 3, and then the p-type is formed on the mask. Impurities are ion-implanted. Subsequently, after removing the mask used for the p-type impurity implantation, a mask is formed in which a region where the n-type region 21 is to be formed is opened, and n-type impurities are ion-implanted from the mask. Then, the p-type region 20 and the n-type region 21 are formed by activation by heat treatment, and the p-type region 20 and the n-type region 21 of the silicon substrate are formed via the buried insulating film 4. The surface on the side is bonded to the support substrate 2. After that, after forming the active layer 3 by thinning the silicon substrate, the semiconductor device of this embodiment can be manufactured by performing the same manufacturing process as in the first embodiment.

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対してトレンチ分離構造５の構成を変更すると共に電位制御部９の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Third embodiment)
A third embodiment of the present invention will be described. The semiconductor device of this embodiment is obtained by changing the configuration of the trench isolation structure 5 and the configuration of the potential control unit 9 with respect to the first embodiment, and is otherwise the same as the first embodiment. Only the parts different from the first embodiment will be described.

上記第１、第２実施形態では、トレンチ分離構造５をトレンチ５ａ内が絶縁膜５ｂにて埋め込まれた構造としている。これに対して、トレンチ分離構造５を他の構造にて構成することもでき、例えばトレンチ５ａ内を絶縁膜５ｂだけでなくＰｏｌｙ−Ｓｉ層で埋め込む構造を採用することができるが、単に構造を変更しただけでは問題が発生する。これについて、図６を参照して説明する。   In the first and second embodiments, the trench isolation structure 5 has a structure in which the trench 5a is filled with the insulating film 5b. On the other hand, the trench isolation structure 5 can also be configured by another structure. For example, a structure in which the trench 5a is embedded not only by the insulating film 5b but also by a Poly-Si layer can be adopted. Just changing it will cause problems. This will be described with reference to FIG.

図６（ａ）は、半導体装置におけるトレンチ分離構造５の構造を変えた場合の一例を指名した上面レイアウト図、図６（ｂ）は、図６（ａ）のＥ−Ｅ’断面である。   FIG. 6A is a top surface layout diagram that designates an example when the structure of the trench isolation structure 5 in the semiconductor device is changed, and FIG. 6B is an E-E ′ cross section of FIG.

図６（ａ）、（ｂ）に示されるように、トレンチ分離構造５を、トレンチ５ａと、トレンチ５ａの内壁を熱酸化することで形成した絶縁膜５ｂと、絶縁膜５ｂの表面においてトレンチ５ａ内を埋め尽くすように形成されたＰｏｌｙ−Ｓｉ層５ｃとによって構成している。このような構造とするのは、第１、第２実施形態のように絶縁膜５ｂのみによってトレンチ５ａを埋め込んだ構造にすると、絶縁膜５ｂの構成材料（例えばＳｉＯ2）とシリコンとの熱膨張率などの物性の差により発生する応力がシリコン層に掛かり、結晶欠陥などを発生させる可能性があるためである。このような結晶欠陥などは、リーク電流を発生させ、半導体素子が正常に動作することを阻害する要因となる。このため、そのような応力に起因する結晶欠陥などの発生を抑制するためには、絶縁膜５ｂのみでなく、Ｐｏｌｙ−Ｓｉ層５ｃを用いるのが好ましい。 As shown in FIGS. 6A and 6B, the trench isolation structure 5 includes the trench 5a, the insulating film 5b formed by thermally oxidizing the inner wall of the trench 5a, and the trench 5a on the surface of the insulating film 5b. The poly-Si layer 5c is formed so as to fill the inside. If such a structure is adopted in which the trench 5a is buried only by the insulating film 5b as in the first and second embodiments, the thermal expansion between the constituent material of the insulating film 5b (for example, SiO 2 ) and silicon. This is because the stress generated by the difference in physical properties such as the rate is applied to the silicon layer, which may cause crystal defects. Such a crystal defect or the like causes a leak current and becomes a factor that hinders normal operation of the semiconductor element. For this reason, in order to suppress generation | occurrence | production of the crystal defect etc. resulting from such a stress, it is preferable to use not only the insulating film 5b but the Poly-Si layer 5c.

しかしながら、このような構造とする場合、図６（ａ）から判るように半導体素子部８の側面がすべてＰｏｌｙ−Ｓｉ層５ｃによって囲まれた状態になるため、半導体素子部８の側面の電位制御を行うことができなくなる。これと同様のことは、特許文献１に記載された半導体装置についても言え、トレンチ分離構造のトレンチ内を絶縁膜およびＰｏｌｙ−Ｓｉ層によって構成するような場合には、耐圧向上の効果を得ることができなくなる。   However, in the case of such a structure, as shown in FIG. 6A, since the side surfaces of the semiconductor element portion 8 are all surrounded by the Poly-Si layer 5c, the potential control of the side surfaces of the semiconductor element portion 8 is performed. Can no longer do. The same thing can be said for the semiconductor device described in Patent Document 1. In the case where the trench in the trench isolation structure is constituted by an insulating film and a Poly-Si layer, the effect of improving the breakdown voltage is obtained. Can not be.

このため、本実施形態では、トレンチ分離構造５のトレンチ５ａ内を絶縁膜５ｂおよびＰｏｌｙ−Ｓｉ層５ｃで覆った構造としつつ、かつ、半導体素子部８の側面の電位制御が行えるようにする。   Therefore, in this embodiment, the trench 5a of the trench isolation structure 5 is covered with the insulating film 5b and the Poly-Si layer 5c, and the potential of the side surface of the semiconductor element portion 8 can be controlled.

図７は、本実施形態にかかる半導体装置のＰＮダイオード形成領域Ｒ１の上面レイアウト図である。図８は、ＰＮダイオード形成領域Ｒ１の底面レイアウト図である。また、図９は、図７のＦ−Ｆ’断面図であり、図１０は、図７のＧ−Ｇ’断面図である。これらの図を参照して、本実施形態の半導体装置について説明する。なお、図７は断面図ではないが、レイアウト構成を理解し易くするために部分的にハッチングを示してある。   FIG. 7 is a top surface layout diagram of the PN diode formation region R1 of the semiconductor device according to the present embodiment. FIG. 8 is a bottom layout diagram of the PN diode formation region R1. 9 is a cross-sectional view taken along the line F-F ′ in FIG. 7, and FIG. 10 is a cross-sectional view taken along the line G-G ′ in FIG. 7. With reference to these drawings, the semiconductor device of this embodiment will be described. Although FIG. 7 is not a cross-sectional view, hatching is partially shown for easy understanding of the layout configuration.

図７に示すように、本実施形態では、半導体素子部８の側面に配置されるトレンチ分離構造５を複数に分割し、さらにその周囲をトレンチ分離構造５によって囲んだ構造としている。すなわち、半導体素子部８の側面に配置されるトレンチ分離構造５に備えられるＰｏｌｙ−Ｓｉ層５ｃによって電位制御部９を構成し、このＰｏｌｙ−Ｓｉ層５ｃに電極パターン１１が電気的に接続された構造としている。このようにすれば、半導体素子部８の側面に配置される複数のトレンチ分離構造５が互いに分割され、各Ｐｏｌｙ−Ｓｉ層５ｃが電気的に分離されるため、各Ｐｏｌｙ−Ｓｉ層５ｃを異なる電位に制御可能となる。したがって、電極パターン１１の電圧降下に基づいて、Ｐｏｌｙ−Ｓｉ層５ｃを電位制御部９として機能させることが可能となり、第１実施形態と同様の効果を得ることが可能となる。   As shown in FIG. 7, in this embodiment, the trench isolation structure 5 disposed on the side surface of the semiconductor element portion 8 is divided into a plurality of parts, and the periphery thereof is surrounded by the trench isolation structure 5. That is, the potential control unit 9 is configured by the Poly-Si layer 5c provided in the trench isolation structure 5 disposed on the side surface of the semiconductor element unit 8, and the electrode pattern 11 is electrically connected to the Poly-Si layer 5c. It has a structure. In this way, since the plurality of trench isolation structures 5 arranged on the side surface of the semiconductor element portion 8 are divided from each other and each Poly-Si layer 5c is electrically isolated, each Poly-Si layer 5c is different. The potential can be controlled. Therefore, based on the voltage drop of the electrode pattern 11, the Poly-Si layer 5c can be functioned as the potential control unit 9, and the same effect as in the first embodiment can be obtained.

なお、本実施形態のような構造の半導体装置の場合、半導体素子部８の側面に分割配置されたトレンチ分離構造５と、半導体素子部８およびその側面に分割配置されたトレンチ分離構造５を囲むように配置されたトレンチ分離構造との間にシリコンが存在することになる。しかしながら、この領域は、既に半導体素子部８の側面に配置されたトレンチ分離構造５によって半導体素子部８の電圧の影響を受けないようにされているため、この領域の等電位線は紙面左右方向に平行なものとなる。したがって、この領域の存在によって耐圧低下が起こることはない。   In the case of the semiconductor device having the structure as in the present embodiment, the trench isolation structure 5 divided on the side surface of the semiconductor element portion 8 and the trench isolation structure 5 divided on the side surface of the semiconductor element portion 8 are surrounded. There will be silicon between the trench isolation structures arranged in this way. However, since this region is not affected by the voltage of the semiconductor element portion 8 by the trench isolation structure 5 already arranged on the side surface of the semiconductor element portion 8, the equipotential lines in this region are left and right in the drawing. Parallel to Therefore, the breakdown voltage does not decrease due to the presence of this region.

また、このような構造の半導体装置は、トレンチ分離構造５のパターンが第１実施形態と異なっているだけである。このため、第１実施形態の半導体装置の製造方法に対して、トレンチ５ａを形成する際のマスクのパターンを変更すること、および、トレンチ５ａ内の埋込を絶縁膜５ｂのみで行うのではなくＰｏｌｙ−Ｓｉ層５ｃも用いて行うことが変わるだけであ。その他の製造工程については、第１実施形態と同様の工程を用いることにより、本実施形態にかかる半導体装置を製造することができる。   In addition, the semiconductor device having such a structure is different from the first embodiment only in the pattern of the trench isolation structure 5. For this reason, the mask pattern for forming the trench 5a is not changed and the embedding in the trench 5a is not performed only by the insulating film 5b in the semiconductor device manufacturing method of the first embodiment. The only difference is what is done with the Poly-Si layer 5c. About other manufacturing processes, the semiconductor device concerning this embodiment can be manufactured by using the process similar to 1st Embodiment.

（第４実施形態）
本発明の第４実施形態について説明する。本実施形態の半導体装置は、第３実施形態に対してトレンチ分離構造５の間の幅を規定したものであり、その他に関しては第３実施形態と同様であるため、第３実施形態と異なる部分についてのみ説明する。 (Fourth embodiment)
A fourth embodiment of the present invention will be described. The semiconductor device of the present embodiment defines the width between the trench isolation structures 5 with respect to the third embodiment, and is otherwise the same as that of the third embodiment, and therefore differs from the third embodiment. Only will be described.

図１１は、本実施形態にかかる半導体装置のトレンチ分離構造５などの上面レイアウト図である。ここでは電極パターン１１のレイアウトに関しては省略してあるが、第３実施形態と同様、実際には電極パターン１１が半導体素子部８の上に配置されている。   FIG. 11 is a top surface layout diagram of the trench isolation structure 5 and the like of the semiconductor device according to the present embodiment. Although the layout of the electrode pattern 11 is omitted here, the electrode pattern 11 is actually disposed on the semiconductor element portion 8 as in the third embodiment.

この図に示されるように、半導体素子部８の側面に分割配置されたトレンチ分離構造５と、半導体素子部８およびその側面に分割配置されたトレンチ分離構造５を囲むように配置されたトレンチ分離構造５の間の幅Ｗ１と、半導体素子部８の側面に分割配置された各トレンチ分離構造５の間の幅Ｗ２とが、共に、２μｍ以下となるようにしている。   As shown in this figure, the trench isolation structure 5 arranged separately on the side surface of the semiconductor element portion 8 and the trench isolation arranged so as to surround the semiconductor element portion 8 and the trench isolation structure 5 arranged separately on the side surface thereof. Both the width W1 between the structures 5 and the width W2 between the trench isolation structures 5 separately arranged on the side surfaces of the semiconductor element portion 8 are set to 2 μm or less.

このように、幅Ｗ１、Ｗ２を２μｍ以下にすると、トレンチ分離構造５を構成する絶縁膜５ｂ（例えば酸化膜）とシリコンとの仕事関数差に基づいて広がる空乏層によって、幅Ｗ１、Ｗ２の間のシリコンが完全空乏化される。このため、より耐圧低下を効果的に防止できる半導体装置にすることが可能となる。   As described above, when the widths W1 and W2 are set to 2 μm or less, the depletion layer that spreads based on the work function difference between the insulating film 5b (for example, an oxide film) constituting the trench isolation structure 5 and silicon causes the width W1 and W2 to be reduced. The silicon is completely depleted. For this reason, it becomes possible to make the semiconductor device which can prevent a pressure | voltage resistant fall more effectively.

（第５実施形態）
本発明の第５実施形態について説明する。本実施形態の半導体装置は、第３実施形態に対してトレンチ分離構造５のレイアウトを変更したものであり、その他に関しては第３実施形態と同様であるため、第３実施形態と異なる部分についてのみ説明する。 (Fifth embodiment)
A fifth embodiment of the present invention will be described. The semiconductor device of the present embodiment is obtained by changing the layout of the trench isolation structure 5 with respect to the third embodiment, and the other parts are the same as those of the third embodiment. explain.

図１２は、本実施形態にかかる半導体装置のトレンチ分離構造５などの上面レイアウト図である。ここでは電極パターン１１のレイアウトに関しては省略してあるが、第３実施形態と同様、実際には電極パターン１１が半導体素子部８の上に配置されている。   FIG. 12 is a top surface layout diagram of the trench isolation structure 5 and the like of the semiconductor device according to the present embodiment. Although the layout of the electrode pattern 11 is omitted here, the electrode pattern 11 is actually disposed on the semiconductor element portion 8 as in the third embodiment.

この図に示されるように、半導体素子部８の側面に分割配置されたトレンチ分離構造５について、その周囲を囲むトレンチ分離構造５からの距離が変わるようにレイアウトしてある。具体的には、ｎ+型カソード領域６からｐ+型アノード領域７に至るまでの間において、ｎ+型カソード領域６から近い順番に、周囲を囲むトレンチ分離構造５からの距離が遠いものと近いものとが交互に入れ替えで配置されている。つまり、半導体素子部８の側面に分割配置されたトレンチ分離構造５が、複数列（本実施形態では２列）に配置されるようにしている。 As shown in this figure, the trench isolation structure 5 divided on the side surface of the semiconductor element portion 8 is laid out so that the distance from the trench isolation structure 5 surrounding the trench isolation structure 5 changes. Specifically, between the n + type cathode region 6 and the p + type anode region 7, the distance from the trench isolation structure 5 that surrounds the periphery in order from the n + type cathode region 6 is long. Close ones are arranged alternately. That is, the trench isolation structures 5 divided and arranged on the side surface of the semiconductor element portion 8 are arranged in a plurality of rows (two rows in this embodiment).

このような構造とすれば、周囲を囲むトレンチ分離構造５から近い側に配置されたトレンチ分離構造５と、それよりも遠い側（半導体素子部８側）に位置しているトレンチ分離構造５の複数段構造により、ＰＮダイオード形成領域Ｒ１の外部の電位の影響をシールドすることができる。このため、よりＰＮダイオード形成領域Ｒ１の外部の電位に対するシールド能力を上げることが可能となり、より効果的に耐圧低下を抑制することが可能となる。   With such a structure, the trench isolation structure 5 arranged on the side closer to the trench isolation structure 5 surrounding the periphery and the trench isolation structure 5 located on the side farther than that (the semiconductor element portion 8 side). The multistage structure can shield the influence of the potential outside the PN diode formation region R1. For this reason, it becomes possible to raise the shielding capability with respect to the electric potential outside the PN diode formation area | region R1, and it becomes possible to suppress a pressure | voltage resistant fall more effectively.

（第６実施形態）
本発明の第６実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対してトレンチ分離構造５の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Sixth embodiment)
A sixth embodiment of the present invention will be described. The semiconductor device of the present embodiment is obtained by changing the configuration of the trench isolation structure 5 with respect to the first embodiment, and the other parts are the same as those of the first embodiment. explain.

図１３は、本実施形態にかかる半導体装置のトレンチ分離構造５などの上面レイアウト図である。ここでは電極パターン１１のレイアウトに関しては省略してあるが、第１実施形態と同様、実際には電極パターン１１が半導体素子部８の上に配置されている。   FIG. 13 is a top surface layout diagram of the trench isolation structure 5 and the like of the semiconductor device according to the present embodiment. Although the layout of the electrode pattern 11 is omitted here, the electrode pattern 11 is actually disposed on the semiconductor element portion 8 as in the first embodiment.

この図に示されるように、本実施形態の半導体装置では、半導体素子部８の側面に位置するトレンチ分離構造５に対して、半導体素子部８側に突出する複数の凸部５ｄを形成することで、トレンチ分離構造５を凹凸形状としている。   As shown in this figure, in the semiconductor device of this embodiment, a plurality of convex portions 5 d that protrude toward the semiconductor element portion 8 are formed with respect to the trench isolation structure 5 located on the side surface of the semiconductor element portion 8. Thus, the trench isolation structure 5 has an uneven shape.

このように、本実施形態では、トレンチ分離構造５に対して半導体素子部８側に突出する凸部５ｄを形成している。半導体素子部８の側面に位置する電位制御部９の電位の影響により、活性層３のうちトレンチ分離構造５と接する部分に電荷が誘起されるため、それが等電位線の分布に偏りを生じさせ、耐圧低下の要因となる。しかしながら、本実施形態のようにトレンチ分離構造５に対して半導体素子部８側に突出する凸部５ｄを形成することで、活性層３から電位制御部９までの距離を長くすることができ、活性層３のうち凸部５ｄと接する部位では電荷が誘起され難くなるようにできる。このため、等電位線の分布に偏りが生じることを抑制でき、さらに耐圧低下を抑制することが可能となる。   Thus, in this embodiment, the convex part 5d which protrudes in the semiconductor element part 8 side with respect to the trench isolation structure 5 is formed. Due to the influence of the potential of the potential control unit 9 located on the side surface of the semiconductor element unit 8, charges are induced in the portion of the active layer 3 that is in contact with the trench isolation structure 5, which causes bias in the equipotential line distribution Cause a decrease in pressure resistance. However, the distance from the active layer 3 to the potential control unit 9 can be increased by forming the convex portion 5d protruding toward the semiconductor element portion 8 with respect to the trench isolation structure 5 as in the present embodiment. It is possible to make it difficult for the charge to be induced at a portion of the active layer 3 in contact with the convex portion 5d. For this reason, it is possible to suppress the occurrence of bias in the distribution of equipotential lines, and it is possible to further suppress a decrease in breakdown voltage.

（第７実施形態）
本発明の第７実施形態について説明する。本実施形態の半導体装置は、第６実施形態に対してトレンチ分離構造５の構成を変更したものであり、その他に関しては第６実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Seventh embodiment)
A seventh embodiment of the present invention will be described. The semiconductor device according to the present embodiment is obtained by changing the configuration of the trench isolation structure 5 with respect to the sixth embodiment, and the other aspects are the same as those in the sixth embodiment. Therefore, only the parts different from the first embodiment are described. explain.

図１４は、本実施形態にかかる半導体装置のトレンチ分離構造５などの上面レイアウト図である。ここでは電極パターン１１のレイアウトに関しては省略してあるが、第１実施形態と同様、実際には電極パターン１１が半導体素子部８の上に配置されている。   FIG. 14 is a top surface layout diagram of the trench isolation structure 5 and the like of the semiconductor device according to the present embodiment. Although the layout of the electrode pattern 11 is omitted here, the electrode pattern 11 is actually disposed on the semiconductor element portion 8 as in the first embodiment.

この図に示されるように、本実施形態の半導体装置でも、半導体素子部８の側面に位置するトレンチ分離構造５に対して、半導体素子部８側に突出する凸部５ｄを形成することで、トレンチ分離構造５を凹凸形状にしている。そして、さらにトレンチ分離構造５をトレンチ５ａと、トレンチ５ａの内壁を熱酸化することで形成した絶縁膜５ｂと、絶縁膜５ｂの表面においてトレンチ５ａ内を埋め尽くすように形成されたＰｏｌｙ−Ｓｉ層５ｃとによって構成している。   As shown in this figure, also in the semiconductor device of this embodiment, by forming the convex portion 5d protruding toward the semiconductor element portion 8 side with respect to the trench isolation structure 5 located on the side surface of the semiconductor element portion 8, The trench isolation structure 5 has an uneven shape. Further, the trench isolation structure 5 is formed in the trench 5a, the insulating film 5b formed by thermally oxidizing the inner wall of the trench 5a, and the Poly-Si layer formed so as to fill the trench 5a on the surface of the insulating film 5b. 5c.

このように、トレンチ５ａ内を絶縁膜５ｂだけでなくＰｏｌｙ−Ｓｉ層５ｃと共に埋め込んだ構造のトレンチ分離構造５であっても、半導体素子部８の側面に位置するトレンチ分離構造５に対して凹凸形状を構成することができる。このようにしても、第６実施形態と同様の効果を得ることができる。   Thus, even in the trench isolation structure 5 having a structure in which the trench 5a is buried not only with the insulating film 5b but also with the Poly-Si layer 5c, the trench isolation structure 5 located on the side surface of the semiconductor element portion 8 is uneven. The shape can be configured. Even if it does in this way, the effect similar to 6th Embodiment can be acquired.

（第８実施形態）
本発明の第８実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対してトレンチ分離構造５の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Eighth embodiment)
An eighth embodiment of the present invention will be described. The semiconductor device of the present embodiment is obtained by changing the configuration of the trench isolation structure 5 with respect to the first embodiment, and the other parts are the same as those of the first embodiment. explain.

図１５（ａ）は、本実施形態にかかる半導体装置のトレンチ分離構造５などの上面レイアウト図、図１５（ｂ）は、図１５（ａ）のＨ−Ｈ’断面図、図１５（ｃ）は、図１５（ａ）のＩ−Ｉ’断面図である。ここでは電極パターン１１のレイアウトに関しては省略してあるが、第１実施形態と同様、実際には電極パターン１１が半導体素子部８の上に配置されている。   FIG. 15A is a top surface layout diagram of the trench isolation structure 5 and the like of the semiconductor device according to the present embodiment, FIG. 15B is a cross-sectional view taken along line HH ′ of FIG. 15A, and FIG. FIG. 16 is a cross-sectional view taken along the line II ′ of FIG. Although the layout of the electrode pattern 11 is omitted here, the electrode pattern 11 is actually disposed on the semiconductor element portion 8 as in the first embodiment.

図１５（ａ）に示されるように、本実施形態の半導体装置では、半導体素子部８の側面において、トレンチ分離構造５よりも内側の活性層３に対してｐ型領域３０およびｎ型領域３１にて構成されるＰＮ接合部をｎ+型カソード領域６からｐ+型アノード領域７に至るまでの間において繰り返し形成してある。これらｐ型領域３０およびｎ型領域３１は、図１５（ｂ）、（ｃ）に示されるように拡散層によって構成されており、これらの形成予定領域が開口するマスクをそれぞれ用いて活性層３の表面からｐ型不純物もしくはｎ型不純物をイオン注入した後、熱処理によって拡散させることで形成される。 As shown in FIG. 15A, in the semiconductor device of the present embodiment, the p-type region 30 and the n-type region 31 with respect to the active layer 3 inside the trench isolation structure 5 on the side surface of the semiconductor element portion 8. Is repeatedly formed from the n + type cathode region 6 to the p + type anode region 7. The p-type region 30 and the n-type region 31 are constituted by diffusion layers as shown in FIGS. 15B and 15C, and the active layer 3 is used by using a mask in which these regions to be formed are opened. After p-type impurities or n-type impurities are ion-implanted from the surface, a diffusion is performed by heat treatment.

このように、本実施形態では、半導体素子部８の側面にｐ型領域３０およびｎ型領域３１にて構成されるＰＮ接合部を形成している。このため、ｐ型領域３０のうちトレンチ分離構造５と接する部位において電荷が誘起されるが、ｎ型領域３１のうちトレンチ分離構造５と接する部位では電荷が誘起され難くなるようにできる。このため、第６実施形態と同様に、等電位線の分布に偏りが生じることを抑制でき、さらに耐圧低下を抑制することが可能となる。   Thus, in this embodiment, the PN junction part comprised by the p-type area | region 30 and the n-type area | region 31 is formed in the side surface of the semiconductor element part 8. FIG. For this reason, the charge is induced in the portion of the p-type region 30 that is in contact with the trench isolation structure 5, but the charge is difficult to be induced in the portion of the n-type region 31 that is in contact with the trench isolation structure 5. For this reason, as in the sixth embodiment, it is possible to suppress the occurrence of bias in the distribution of equipotential lines, and it is possible to further suppress the breakdown voltage.

（第９実施形態）
本発明の第９実施形態について説明する。本実施形態の半導体装置は、第８実施形態に対してトレンチ分離構造５の構成を変更したものであり、その他に関しては第８実施形態と同様であるため、第８実施形態と異なる部分についてのみ説明する。 (Ninth embodiment)
A ninth embodiment of the present invention will be described. The semiconductor device according to the present embodiment is obtained by changing the configuration of the trench isolation structure 5 with respect to the eighth embodiment, and is otherwise the same as the eighth embodiment. Therefore, only the parts different from the eighth embodiment are described. explain.

図１６（ａ）は、本実施形態にかかる半導体装置のトレンチ分離構造５などの上面レイアウト図、図１６（ｂ）は、図１６（ａ）のＪ−Ｊ’断面図、図１６（ｃ）は、図１６（ａ）のＫ−Ｋ’断面図である。ここでは電極パターン１１のレイアウトに関しては省略してあるが、第８実施形態と同様、実際には電極パターン１１が半導体素子部８の上に配置されている。   16A is a top surface layout diagram of the trench isolation structure 5 and the like of the semiconductor device according to the present embodiment, FIG. 16B is a cross-sectional view taken along line JJ ′ of FIG. 16A, and FIG. FIG. 17 is a cross-sectional view taken along the line KK ′ of FIG. Although the layout of the electrode pattern 11 is omitted here, the electrode pattern 11 is actually disposed on the semiconductor element portion 8 as in the eighth embodiment.

図１６（ａ）に示されるように、本実施形態の半導体装置では、半導体素子部８の側面において、トレンチ分離構造５よりも内側の活性層３に対してｐ型領域３０およびｎ型領域３１にて構成されるＰＮ接合部をｎ+型カソード領域６からｐ+型アノード領域７に至るまでの間において繰り返し形成してある。これらｐ型領域３０およびｎ型領域３１は、図１６（ｂ）、（ｃ）に示されるように拡散層によって構成されており、これらの形成予定領域が開口するマスクをそれぞれ用いて活性層３の表面からｐ型不純物もしくはｎ型不純物をイオン注入した後、熱処理によって拡散させることで形成される。そして、さらにトレンチ分離構造５をトレンチ５ａと、トレンチ５ａの内壁を熱酸化することで形成した絶縁膜５ｂと、絶縁膜５ｂの表面においてトレンチ５ａ内を埋め尽くすように形成されたＰｏｌｙ−Ｓｉ層５ｃとによって構成している。 As shown in FIG. 16A, in the semiconductor device of the present embodiment, the p-type region 30 and the n-type region 31 with respect to the active layer 3 inside the trench isolation structure 5 on the side surface of the semiconductor element portion 8. Is repeatedly formed from the n + type cathode region 6 to the p + type anode region 7. The p-type region 30 and the n-type region 31 are constituted by diffusion layers as shown in FIGS. 16B and 16C, and the active layer 3 is used by using a mask in which these regions to be formed are opened. After p-type impurities or n-type impurities are ion-implanted from the surface, a diffusion is performed by heat treatment. Further, the trench isolation structure 5 is formed in the trench 5a, the insulating film 5b formed by thermally oxidizing the inner wall of the trench 5a, and the Poly-Si layer formed so as to fill the trench 5a on the surface of the insulating film 5b. 5c.

このように、トレンチ５ａ内を絶縁膜５ｂだけでなくＰｏｌｙ−Ｓｉ層５ｃと共に埋め込んだ構造のトレンチ分離構造５であっても、半導体素子部８の側面にｐ型領域３０およびｎ型領域３１にて構成されるＰＮ接合部を形成することができる。このようにしても、第８実施形態と同様の効果を得ることができる。   As described above, even in the trench isolation structure 5 having a structure in which the trench 5 a is buried not only with the insulating film 5 b but also with the Poly-Si layer 5 c, the p-type region 30 and the n-type region 31 are formed on the side surface of the semiconductor element portion 8. Thus, a PN junction configured as described above can be formed. Even if it does in this way, the effect similar to 8th Embodiment can be acquired.

（他の実施形態）
上記各実施形態では、半導体素子としてＰＮダイオードを形成した半導体装置について説明したが、他の半導体素子が形成される半導体装置についても本発明を適用することができる。 (Other embodiments)
In each of the above embodiments, the semiconductor device in which the PN diode is formed as the semiconductor element has been described. However, the present invention can also be applied to a semiconductor device in which another semiconductor element is formed.

図１７は、半導体素子としてＬＤＭＯＳを備えた半導体装置の断面図である。この図に示されるように、活性層３の表層部に、ｐ-型チャネル層５０が形成されていると共に、このｐ-型チャネル層５０内において当該ｐ-型チャネル層５０の表層部にｎ+型ソース領域（第２不純物層）５１およびｐ+型コンタクト領域５２が形成されている。そして、ｐ-型チャネル層５０の表面のうちｎ+型ソース領域５１と活性層３との間に位置する部分をチャネル領域５３として、このチャネル領域５３の上にゲート絶縁膜５４を介してゲート電極５５が配置されている。また、ｎ+型ソース領域５１およびｐ+型コンタクト領域５２の上には、ソース電極（第２電極）５６が配置されており、ｎ+型ソース領域５１およびｐ+型コンタクト領域５２と電気的に接続されている。そして、これら各構成が図示していないが図１７の紙面垂直方向を長手方向として短冊状にレイアウトされている。 FIG. 17 is a cross-sectional view of a semiconductor device including an LDMOS as a semiconductor element. As shown in this figure, the surface layer portion of the active layer 3, p - -type with the channel layer 50 is formed, the p - the p in the mold channel layer 50 - the surface portion of the mold channel layer 50 n A + type source region (second impurity layer) 51 and a p + type contact region 52 are formed. A portion of the surface of the p − -type channel layer 50 located between the n + -type source region 51 and the active layer 3 is defined as a channel region 53, and a gate is formed on the channel region 53 via a gate insulating film 54. An electrode 55 is disposed. Further, on the n + -type source region 51 and p + -type contact region 52, a source electrode (second electrode) 56 is arranged, electrically and the n + -type source region 51 and p + -type contact region 52 It is connected to the. Although not shown, each of these components is laid out in a strip shape with the vertical direction in FIG. 17 as the longitudinal direction.

一方、ｐ-型チャネル層５０から離間するように、活性層３の表層部にはｎ+型ドレイン領域（第１不純物層）５７が形成されている。そして、このｎ+型ドレイン領域５７の上にはドレイン電極（第１電極）５８が形成されており、ｎ+型ドレイン領域５７と電気的に接続された構造とされている。これらｎ+型ドレイン領域５７およびドレイン電極５８も、図示しないが図１７の紙面垂直方向を長手方向として短冊状にレイアウトされている。また、これらｎ+型ドレイン領域５７およびドレイン電極５８を中央に配置して、ｐ型チャネル層５０やｎ+型ソース領域５１およびｐ+型コンタクト領域５２等をその両側に配置することでストライプ状のレイアウトとされている。そして、図示していないが、層間絶縁膜や保護膜が備えられることで、ＬＤＭＯＳが構成されている。 On the other hand, an n + type drain region (first impurity layer) 57 is formed in the surface layer portion of the active layer 3 so as to be separated from the p − type channel layer 50. Then, there is a drain electrode (first electrode) 58 is formed, n + -type drain region 57 and electrically connected to the structure on the n + -type drain region 57. Although not shown, the n + -type drain region 57 and the drain electrode 58 are also laid out in a strip shape with the vertical direction in FIG. 17 as the longitudinal direction. Further, the n + -type drain region 57 and the drain electrode 58 are arranged in the center, and the p-type channel layer 50, the n + -type source region 51, the p + -type contact region 52, and the like are arranged on both sides thereof to form a stripe shape. And the layout. Although not shown, an LDMOS is configured by providing an interlayer insulating film and a protective film.

このようなＬＤＭＯＳが構成された半導体装置に関しても、上記各実施形態と同様の構造を採用することにより、上記各実施形態と同様の効果を得ることができる。なお、図１７では、第１実施形態の構造をＬＤＭＯＳが備えられた半導体装置に適用した場合について例示してあるが、勿論、第２〜第９実施形態の構造に適用することもできる。   Also for a semiconductor device in which such an LDMOS is configured, the same effects as those of the above embodiments can be obtained by adopting a structure similar to that of the above embodiments. FIG. 17 illustrates the case where the structure of the first embodiment is applied to a semiconductor device provided with an LDMOS, but of course, the structure can be applied to the structures of the second to ninth embodiments.

また、図１８は、半導体素子としてＩＧＢＴを備えた半導体装置の断面図である。
この図に示されるように、活性層３の表層部に、ｐ-型ベース領域６０が形成されていると共に、このｐ-型ベース領域６０内において当該ｐ-型ベース領域６０の表層部にｎ+型エミッタ領域（第２不純物層）６１およびｐ+型コンタクト領域６２が形成されている。そして、ｐ-型ベース領域６０の表面のうちｎ+型エミッタ領域６１と活性層３との間に位置する部分をチャネル領域６３として、このチャネル領域６３の上にゲート絶縁膜６４を介してゲート電極６５が配置されている。また、ｎ+型エミッタ領域６１およびｐ+型コンタクト領域６２の上には、エミッタ電極（第２電極）６６が配置されており、ｎ+型エミッタ領域６１およびｐ+型コンタクト領域６２と電気的に接続されている。そして、これら各構成が図示していないが図１８の紙面垂直方向を長手方向として短冊状にレイアウトされている。 FIG. 18 is a cross-sectional view of a semiconductor device including an IGBT as a semiconductor element.
As shown in this figure, the surface layer portion of the active layer 3, p - with type base region 60 is formed, the p - the p in the mold base region 60 - in the surface of the mold base region 60 n A + type emitter region (second impurity layer) 61 and a p + type contact region 62 are formed. A portion of the surface of the p − type base region 60 located between the n + type emitter region 61 and the active layer 3 is defined as a channel region 63, and a gate is formed on the channel region 63 via a gate insulating film 64. An electrode 65 is disposed. Further, on the n + -type emitter region 61 and p + -type contact region 62, an emitter electrode (second electrode) 66 is arranged, electrically and the n + -type emitter region 61 and p + -type contact region 62 It is connected to the. Although not shown, each of these components is laid out in a strip shape with the vertical direction in FIG. 18 as the longitudinal direction.

一方、ｐ-型ベース領域６０から離間するように、活性層３の表層部にはｎ+型バッファ層６７が形成されていると共に、ｎ+型バッファ層６７内における当該ｎ+型バッファ層６７の表層部にｐ+型コレクタ領域（第１不純物層）６８が形成されている。そして、このｐ+型コレクタ領域６８の上にはコレクタ電極（第１電極）６９が形成されており、ｐ+型コレクタ領域６８と電気的に接続された構造とされている。これらｐ+型コレクタ領域６８およびコレクタ電極６９等も、図示しないが図１８の紙面垂直方向を長手方向として短冊状にレイアウトされている。また、これらｐ+型コレクタ領域６８およびコレクタ電極６９等を中央に配置して、ｐ型チャネル層６０やｎ+型エミッタ領域６１およびｐ+型コンタクト領域６２等をその両側に配置することでストライプ状のレイアウトとされている。そして、図示していないが、層間絶縁膜や保護膜が備えられることで、ＩＧＢＴが構成されている。 On the other hand, p - so as to be separated from the mold base region 60, with the surface portion of the active layer 3 n + -type buffer layer 67 is formed, the n + -type buffer layer in the n + -type buffer layer 67 67 A p + -type collector region (first impurity layer) 68 is formed in the surface layer portion. Then, there is a collector electrode (first electrode) 69 is formed, the p + -type collector region 68 and electrically connected to the structure on top of the p + -type collector region 68. Although not shown, the p + -type collector region 68 and the collector electrode 69 are also laid out in a strip shape with the vertical direction in FIG. 18 as the longitudinal direction. Further, the p + -type collector region 68 and the collector electrode 69 are arranged in the center, and the p-type channel layer 60, the n + -type emitter region 61 and the p + -type contact region 62 are arranged on both sides of the stripe. The layout is a shape. And although not shown in figure, IGBT is comprised by providing an interlayer insulation film and a protective film.

このようなＩＧＢＴが構成された半導体装置に関しても、上記各実施形態と同様の構造を採用することにより、上記各実施形態と同様の効果を得ることができる。なお、図１８では、第１実施形態の構造をＩＧＢＴが備えられた半導体装置に適用した場合について例示してあるが、勿論、第２〜第９実施形態の構造に適用することもできる。   Also for a semiconductor device in which such an IGBT is configured, the same effects as those of the above embodiments can be obtained by adopting the same structure as that of the above embodiments. FIG. 18 illustrates the case where the structure of the first embodiment is applied to a semiconductor device provided with an IGBT, but of course, the structure can also be applied to the structures of the second to ninth embodiments.

さらに、上記各実施形態では、電極パターン１１の一例を示したが、必ずしも上記したパターンにする必要は無い。例えば、上記各実施形態では、ｎ+型カソード領域６からｐ+型アノード領域７に至る一本のライン状のもので電極パターン１１を構成したが、２本にしても良い。その場合、２本の電極パターン１１それぞれが例えばｎ+型カソード領域６とｐ+型アノード領域７との配列方向に平行な中心線を中心とした線対称となるようにすると、半導体素子部８の両側面での電位差を合せることが可能になるという効果も得られる。 Furthermore, in each of the embodiments described above, an example of the electrode pattern 11 is shown, but it is not always necessary to use the pattern described above. For example, in each of the above embodiments, the electrode pattern 11 is configured by a single line shape from the n + type cathode region 6 to the p + type anode region 7, but two electrode patterns may be used. In that case, if each of the two electrode patterns 11 is line-symmetric with respect to a center line parallel to the arrangement direction of the n + -type cathode region 6 and the p + -type anode region 7, for example, the semiconductor element portion 8 There is also an effect that it is possible to match the potential difference between the two side surfaces.

なお、上記各実施形態の相互間において、適宜組み合わせが可能である。例えば、第２実施形態に示したｐ型領域２０およびｎ型領域２１によるＰＮ接合部を備えた構造を第３〜第９実施形態および他の実施形態に示した各種構成に適用することも可能である。また、第１導電型をｎ型とし、第２導電型をｐ型とする半導体素子を例に挙げて説明したが、各導電型を反転させた構造、つまり第１導電型をｐ型とし、第２導電型をｎ型とする半導体素子に対して本発明を適用することもできる。   In addition, it can combine suitably between each said embodiment. For example, the structure having the PN junction portion formed by the p-type region 20 and the n-type region 21 shown in the second embodiment can be applied to the various configurations shown in the third to ninth embodiments and other embodiments. It is. In addition, the semiconductor element in which the first conductivity type is n-type and the second conductivity type is p-type has been described as an example, but the structure in which each conductivity type is inverted, that is, the first conductivity type is p-type, The present invention can also be applied to a semiconductor element whose second conductivity type is n-type.

１ ＳＯＩ基板
２ 支持基板
３ 活性層
４ 埋込絶縁膜
５ トレンチ分離構造
５ａ トレンチ
５ａ 溝
５ｂ 絶縁膜
５ｃ Ｐｏｌｙ−Ｓｉ層
５ｄ 凸部
６ ｎ＋型カソード領域
７ ｐ＋型アノード領域
８ 半導体素子部
９ 電位制御部
１０ 層間絶縁膜
１０ａ〜１０ｃ コンタクトホール
１１ 電極パターン
１２ カソード電極
１３ アノード電極
２０、３０ ｐ型領域
２１、３１ ｎ型型領域
Ｒ１ ＰＮダイオード形成領域（第１領域）
Ｒ２ 他のデバイスの形成領域（第２領域） DESCRIPTION OF SYMBOLS 1 SOI substrate 2 Support substrate 3 Active layer 4 Embedded insulating film 5 Trench isolation structure 5a Trench 5a Groove 5b Insulating film 5c Poly-Si layer 5d Convex part 6 n + type cathode area 7 p + type anode area 8 Semiconductor element part 9 Potential control Part 10 Interlayer insulating film 10a to 10c Contact hole 11 Electrode pattern 12 Cathode electrode 13 Anode electrode 20, 30 p-type region 21, 31 n-type region R1 PN diode formation region (first region)
R2 Other device formation region (second region)

Claims (13)

支持基板（２）と第１導電型からなる活性層（３）が埋込絶縁膜（４）の両側に形成されたＳＯＩ基板（１）を有し、
前記ＳＯＩ基板（１）における前記活性層（３）に、一方向を長手方向とするストライプ状の上面レイアウトとされた第１不純物層（６、５７、６８）および第２不純物層（７、５１、６１）が形成され、第１電極（１２、５８、６９）を通じて前記第１不純物層（６、５７、６８）に対して高電圧を印加すると共に、第２電極（１３、５６、６６）を通じて前記第２不純物層（７、５１、６１）に対して前記高電圧よりも低い低電圧を印加する半導体素子が備えられ、前記半導体素子が配置された半導体素子部（８）を含み、外縁がトレンチ分離構造（５）によって囲まれた第１領域（Ｒ１）と、
前記デバイス形成領域（Ｒ１）とは異なる位置に他の素子が配置された第２領域（Ｒ２）と、を備えてなる半導体装置において、
前記半導体素子部（８）における前記第１不純物層（６、５７、６８）および前記第２不純物層（７、５１、６１）の両側を側面として、該側面に沿って、前記第１不純物層（６、５７、６８）から前記第２不純物層（７、５１、６１）に向かう方向に複数の電位制御部（９）が備えられていると共に、
前記半導体素子部（８）の上に、前記第１不純物層（６、５７、６８）から前記第２不純物層（７、５１、６１）に向かって蛇行状にレイアウトされ、かつ、前記半導体素子部（８）の前記側面を通過するパターンとして延設されることで、前記複数の電位制御部（９）のそれぞれに電気的に接続された電極パターン（１１）が備えられていることを特徴とする半導体装置。 The support substrate (2) and the active layer (3) of the first conductivity type have an SOI substrate (1) formed on both sides of the buried insulating film (4),
The active layer (3) of the SOI substrate (1) has a first impurity layer (6, 57, 68) and a second impurity layer (7, 51) having a striped top layout with one direction as a longitudinal direction. 61), a high voltage is applied to the first impurity layer (6, 57, 68) through the first electrode (12, 58, 69) and the second electrode (13, 56, 66). A semiconductor element that applies a low voltage lower than the high voltage to the second impurity layer (7, 51, 61), and includes a semiconductor element part (8) in which the semiconductor element is disposed, A first region (R1) surrounded by a trench isolation structure (5);
In a semiconductor device comprising: a second region (R2) in which another element is arranged at a position different from the device formation region (R1),
Both sides of the first impurity layer (6, 57, 68) and the second impurity layer (7, 51, 61) in the semiconductor element portion (8) are side surfaces, and the first impurity layer is formed along the side surfaces. A plurality of potential control units (9) are provided in a direction from (6, 57, 68) to the second impurity layer (7, 51, 61),
Wherein on the semiconductor element section (8), is laid in a meandering form I suited before Symbol first impurity layer (6,57,68) in said second impurity layer (7,51,61), and, An electrode pattern (11) electrically connected to each of the plurality of potential control sections (9) is provided by extending as a pattern passing through the side surface of the semiconductor element section (8). A semiconductor device. 前記電極パターン（１１）は、前記第１不純物層（６、５７、６８）および前記第２不純物層（７、５１、６１）の長手方向と平行方向に伸びる平行部分と、該部分の両端において該部分に垂直方向に伸びる垂直部分とを有し、前記垂直部分において前記電位制御部（９）に電気的に接続されていることを特徴とする請求項１に記載の半導体装置。 The electrode pattern (11) includes a parallel portion extending in a direction parallel to the longitudinal direction of the first impurity layer (6, 57, 68) and the second impurity layer (7, 51, 61), and both ends of the portion. and a vertical portion extending perpendicularly to the partial semiconductor device according to claim 1, characterized in that the have the potential control unit in the vertical portion (9) are electrically connected. 前記活性層（３）は層間絶縁膜（１０）によって覆われており、前記半導体素子部（８）の上の前記層間絶縁膜（１０）内に前記電極パターン（１１）が埋め込まれていることを特徴とする請求項１または２に記載の半導体装置。 The active layer (3) is covered with an interlayer insulating film (10), and the electrode pattern (11) is embedded in the interlayer insulating film (10) on the semiconductor element portion (8). The semiconductor device according to claim 1 or 2 . 前記複数の電位制御部（９）は、前記活性層（３）を前記トレンチ分離構造（５）により前記第１不純物層（６、５７、６８）から前記第２不純物層（７、５１、６１）に向かう方向において複数に分離したシリコンであることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。 The plurality of potential control units (9) are configured to change the active layer (3) from the first impurity layer (6, 57, 68) to the second impurity layer (7, 51, 61) by the trench isolation structure (5). ) the semiconductor device according to any one of claims 1 to 3, characterized in that a silicon plurality to a separation in a direction towards the. 前記トレンチ分離構造（５）は、トレンチ（５ａ）と、該トレンチ（５ａ）の内壁を熱酸化することで形成した絶縁膜（５ｂ）と、該絶縁膜（５ｂ）の表面において前記トレンチ（５ａ）内を埋め尽くすように形成されたＰｏｌｙ−Ｓｉ層（５ｃ）とによって構成されており、
前記複数の電位制御部（９）は、前記半導体素子部（８）の前記側面に配置されたトレンチ分離構造（５）を前記第１不純物層（６、５７、６８）から前記第２不純物層（７、５１、６１）に向かう方向において複数に分割することで電気的に分離した複数の前記Ｐｏｌｙ−Ｓｉ層（５ｃ）にて構成されていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。 The trench isolation structure (5) includes a trench (5a), an insulating film (5b) formed by thermally oxidizing the inner wall of the trench (5a), and the trench (5a) on the surface of the insulating film (5b). ) And a Poly-Si layer (5c) formed so as to fill the inside,
The plurality of potential control units (9) are configured to change the trench isolation structure (5) disposed on the side surface of the semiconductor element unit (8) from the first impurity layer (6, 57, 68) to the second impurity layer. claims 1, characterized in that it is constituted by a plurality of the Poly-Si layer which are electrically isolated by dividing into a plurality in the direction towards the (7,51,61) (5c) any 3 The semiconductor device as described in any one. 前記複数に分割された前記トレンチ分離構造（５）にて構成された前記複数の電位制御部（９）は、前記半導体素子部（８）の前記側面に複数列備えられていることを特徴とする請求項５に記載の半導体装置。 The plurality of potential control sections (9) configured by the trench isolation structure (5) divided into the plurality are provided in a plurality of rows on the side surface of the semiconductor element section (8). The semiconductor device according to claim 5 . 前記複数に分割された前記トレンチ分離構造（５）と前記第１領域（Ｒ１）の外縁を囲んでいる前記トレンチ分離構造（５）との間の幅Ｗ１が２μｍ以下とされ、前記複数に分割された前記トレンチ分離構造（５）同士の間の幅Ｗ２が２μｍ以下とされていることを特徴とする請求項５または６に記載の半導体装置。 A width W1 between the trench isolation structure (5) divided into the plurality and the trench isolation structure (5) surrounding an outer edge of the first region (R1) is 2 μm or less, and is divided into the plurality. has been said trench isolation structure (5) the semiconductor device according to claim 5 or 6 width W2 is characterized in that there is a 2μm or less between each other. 前記活性層（３）のうち前記埋込絶縁膜（４）側の表面には、前記第１不純物層（６、５７、６８）および前記第２不純物層（７、５１、６１）の長手方向と平行方向を長手方向とするｐ型領域（２０）およびｎ型領域（２１）にて構成されたＰＮ接合部が繰り返し形成されていることを特徴とする請求項１ないし７のいずれか１つに記載の半導体装置。 On the surface of the active layer (3) on the buried insulating film (4) side, the longitudinal direction of the first impurity layer (6, 57, 68) and the second impurity layer (7, 51, 61) any one of claims 1 to 7, characterized in that PN junction section made of a p-type region (20) and the n-type region (21) are repeatedly formed to a direction parallel to the longitudinal direction A semiconductor device according to 1. 前記半導体素子部（８）の前記側面に配置された前記トレンチ分離構造（５）には、前記第１不純物層（６、５７、６８）から前記第２不純物層（７、５１、６１）に至るまでの間において、前記半導体素子部（８）側に突出する複数の凸部（５ｄ）が形成されていることを特徴とする請求項１ないし８のいずれか１つに記載の半導体装置。 In the trench isolation structure (5) disposed on the side surface of the semiconductor element part (8), the first impurity layer (6, 57, 68) is changed to the second impurity layer (7, 51, 61). during the ranging, the semiconductor device according to any one of the claims 1, characterized in that the semiconductor element portion (8) a plurality of protrusions projecting side (5d) is formed 8. 前記半導体素子部（８）の前記側面における前記トレンチ分離構造（５）よりも内側の前記活性層（３）に対し、前記第１不純物層（６、５７、６８）から前記第２不純物層（７、５１、６１）に至るまでの間において、ｐ型領域（３０）およびｎ型領域（３１）にて構成されるＰＮ接合部が繰り返し形成されていることを特徴とする請求項１ないし７のいずれか１つに記載の半導体装置。 From the first impurity layer (6, 57, 68) to the second impurity layer (6) to the active layer (3) inside the trench isolation structure (5) on the side surface of the semiconductor element portion (8). during up to 7,51,61), claims 1, characterized in that the PN junction is formed repeatedly formed in p-type region (30) and the n-type region (31) 7 The semiconductor device according to any one of the above. 前記半導体素子は、
前記活性層（３）の表層部に形成された前記第１不純物層に相当する第１導電型のカソード領域（６）および前記第２不純物層に相当する第２導電型のアノード領域（７）と、
前記カソード領域（６）に電気的に接続された前記第１電極に相当するカソード電極（１２）と、
前記アノード領域（７）に電気的に接続された前記第２電極に相当するアノード電極（１３）とを有し、前記アノード領域（７）が前記カソード領域（６）の両側に配置されたＰＮダイオードであることを特徴とする請求項１ないし１０のいずれか１つに記載の半導体装置。 The semiconductor element is
A first conductivity type cathode region (6) corresponding to the first impurity layer and a second conductivity type anode region (7) corresponding to the second impurity layer formed in the surface layer portion of the active layer (3). When,
A cathode electrode (12) corresponding to the first electrode electrically connected to the cathode region (6);
And an anode electrode (13) corresponding to the second electrode electrically connected to the anode region (7), and the anode region (7) is disposed on both sides of the cathode region (6) the semiconductor device according to any one of claims 1, characterized in that a diode 10. 前記半導体素子は、
前記活性層（３）の表層部に形成された第２導電型のチャネル層（５０）と、
前記チャネル層（５０）内において該チャネル層（５０）の表層部に形成された前記第２不純物層に相当する第１導電型のソース領域（５１）と、
前記活性層（３）の表層部において前記チャネル層（５０）から離間して形成された前記第１不純物層に相当する第１導電型のドレイン領域（５７）と、
前記チャネル層（５０）の表面のうち前記活性層（３）と前記ソース領域（５１）との間に位置する部分をチャネル領域（５３）として該チャネル領域（５３）の上にゲート絶縁膜（５４）を介して備えられたゲート電極（５５）と、
前記ソース領域（５１）および前記チャネル層（５０）に電気的に接続された前記第２電極に相当するソース電極（５６）と、
前記ドレイン領域（５７）と電気的に接続された前記第１電極に相当するドレイン電極（５８）とを有し、前記ソース領域（５１）および前記チャネル領域（５０）が前記ドレイン領域（５７）の両側に配置されたＬＤＭＯＳであることを特徴とする請求項１ないし１０のいずれか１つに記載の半導体装置。 The semiconductor element is
A channel layer (50) of the second conductivity type formed in the surface layer portion of the active layer (3);
A first conductivity type source region (51) corresponding to the second impurity layer formed in a surface layer portion of the channel layer (50) in the channel layer (50);
A drain region (57) of a first conductivity type corresponding to the first impurity layer formed apart from the channel layer (50) in the surface layer portion of the active layer (3);
A portion of the surface of the channel layer (50) located between the active layer (3) and the source region (51) is defined as a channel region (53), and a gate insulating film ( 54) via a gate electrode (55),
A source electrode (56) corresponding to the second electrode electrically connected to the source region (51) and the channel layer (50);
A drain electrode (58) corresponding to the first electrode electrically connected to the drain region (57), wherein the source region (51) and the channel region (50) are the drain region (57). the semiconductor device according to any one of claims 1 to 10, characterized in that it is arranged LDMOS on both sides of the. 前記半導体素子は、
前記活性層（３）の表層部に形成された第２導電型のベース領域（６０）と、
前記ベース領域（６０）内において該ベース領域（６０）の表層部に形成された前記第２不純物層に相当する第１導電型のエミッタ領域（６１）と、
前記活性層（３）の表層部において前記ベース領域（６０）から離間して形成された前記第１不純物層に相当する第２導電型のコレクタ領域（６８）と、
前記ベース領域（６０）の表面のうち前記活性層（３）と前記エミッタ領域（６１）との間に位置する部分をチャネル領域（６３）として該チャネル領域（６３）の上にゲート絶縁膜（６４）を介して備えられたゲート電極（６５）と、
前記エミッタ領域（６１）および前記ベース領域（６０）に電気的に接続された前記第２電極に相当するエミッタ電極（６６）と、
前記コレクタ領域（６８）と電気的に接続された前記第１電極に相当するコレクタ電極（６９）とを有し、前記エミッタ領域（６１）および前記ベース領域（６０）が前記コレクタ領域（６９）の両側に配置されたＩＧＢＴであることを特徴とする請求項１ないし１０のいずれか１つに記載の半導体装置。 The semiconductor element is
A second conductivity type base region (60) formed in a surface layer portion of the active layer (3);
A first conductivity type emitter region (61) corresponding to the second impurity layer formed in a surface layer portion of the base region (60) in the base region (60);
A collector region (68) of a second conductivity type corresponding to the first impurity layer formed apart from the base region (60) in the surface layer portion of the active layer (3);
A portion of the surface of the base region (60) located between the active layer (3) and the emitter region (61) is defined as a channel region (63), and a gate insulating film ( 64) via a gate electrode (65),
An emitter electrode (66) corresponding to the second electrode electrically connected to the emitter region (61) and the base region (60);
A collector electrode (69) corresponding to the first electrode electrically connected to the collector region (68), wherein the emitter region (61) and the base region (60) are the collector region (69); the semiconductor device according to any one of claims 1 to 10, characterized in that an IGBT disposed on both sides of.
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