JP4932904B2 - インタープリトおよびトランスレートされたインストラクションの両方に関わるエミュレーションにおけるクロック管理の問題を解決するための方法と装置 - Google Patents
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Description
本出願は、2007年4月4日に出願された、Stewart Sargaisonらの「インタープリトおよびトランスレートされたインストラクションの両方に関わるエミュレーションにおけるクロック管理の問題を解決するための方法と装置」と題する同一出願人による同時係属出願第11/696,699号(アトーニー・ドケット番号SCEA05055US01)の優先権の利益を主張し、その開示内容全体を参照によりここに援用する。
本出願は、2006年1月30日に出願された米国仮特許出願第60/763,568号に関連し、その開示内容全体を参照によりここに援用する。
本発明の実施の形態は、ホストコンピュータプラットフォーム上でのターゲットコンピュータプラットフォームのエミュレーションに関し、特にターゲットプラットフォームのあるコンポーネントがインタープリテーションによってエミュレートされ、他のコンポーネントがトランスレーションによってエミュレートされる場合のクロック管理に関する。
Claims (20)
- ターゲットシステムをエミュレーションするためのホストシステムであって、
1以上のプロセッサと、
前記1以上のホストシステムプロセッサに接続されたメモリと、
前記メモリに具体化されたプロセッサで実行可能なインストラクションセットとを含み、
当該プロセッサで実行可能なインストラクションは、ホストシステム上でのターゲットシステムのエミュレーションにおけるクロック管理の問題を解決するための方法を実装するためのインストラクションを含み、
当該方法は、
ターゲットプログラムの第1コードインストラクションセットをインタープリトして前記ホストシステム上で前記ターゲットシステムの第1コンポーネントをエミュレートするインタープリトされたコードインストラクションを生成するステップと、
第2コードインストラクションセットをトランスレートして前記ホストシステム上で前記ターゲットシステムの第2コンポーネントをエミュレートするトランスレートされたコードインストラクションを生成するステップと、
インタープリトされたインストラクションを第1クロックにもとづいて実行するステップと、
トランスレートされたインストラクションを第2クロックにもとづいて実行するステップと、
トランスレートされたインストラクションとインタープリトされたインストラクションの間で望ましい同期を維持するために、前記第1または第2クロック、前記トランスレートまたはインタープリトされたインストラクションの実行、またはメモリアクセスを調整するステップとを含むことを特徴とするホストシステム。 - 前記第1クロックは固定クロック、前記第2クロックは可変クロックである請求項1のシステム。
- 前記第1または第2クロック、前記トランスレートまたはインタープリトされたインストラクションの実行レート、またはメモリアクセスを調整するステップは、前記第2クロックが前記第1クロックよりも速く進んでいるとき、トランスレートされたインストラクションの実行またはメモリアクセスを停止するステップを含む請求項2のシステム。
- 前記トランスレートされたインストラクションは、オペレーションにかかる時間を推定するためにエミュレートされたサイクルカウンタを用いる請求項2のシステム。
- 前記トランスレートされたインストラクションの実行タイミングは前記可変クロックに合わされ、前記インタープリトされたインストラクションの実行タイミングは前記固定クロックに合わされる請求項4のシステム。
- 前記第2クロックが前記第1クロックよりも速く進んでいるとき、トランスレートされたインストラクションの実行またはメモリアクセスを停止するステップは、あらかじめ定められた数のエミュレートされたサイクルを実行するステップと、前記可変クロックが前記固定クロックよりも速く進んでいるかどうかをチェックするステップと、前記可変クロックが前記固定クロックよりも速く進んでいる場合、前記可変クロックを停止するステップとを含む請求項4のシステム。
- 前記ホストシステムは、パワー・プロセッサ・エレメントと前記パワー・プロセッサ・エレメントに接続された複数のシナジスティック・プロセッサ・エレメントとを有するセルプロセッサを含む請求項1のシステム。
- 前記第1コンポーネントはエモーション・エンジンであり、前記第2コンポーネントは、前記エモーション・エンジンに接続された入出力プロセッサである請求項1のシステム。
- フレームをディスプレイデバイスに提示する前に、ホストデバイスがトランスレートされたインストラクションのオペレーションを完了するのに十分な時間がない状況において、トランスレートされたインストラクションとインタープリトされたインストラクションの間で望ましい同期を維持するために、前記第1または第2クロック、前記トランスレートまたはインタープリトされたインストラクションの実行、またはメモリアクセスを調整するステップは、前記トランスレートされたインストラクションのオペレーションを完了するためのさらなる時間を与えるために、現在のフレームを繰り返すステップを含む請求項1のシステム。
- トランスレートされたインストラクションとインタープリトされたインストラクションの間で望ましい同期を維持するために、前記第1または第2クロック、前記トランスレートまたはインタープリトされたインストラクションの実行、またはメモリアクセスを調整するステップは、
前記ターゲットプログラムの1以上の部分による前記第2コンポーネントの使用効率を調べるステップと、その使用効率にもとづいて前記第2クロックのレートを調整するステップとを含む請求項1のシステム。 - トランスレートされたインストラクションとインタープリトされたインストラクションの間で望ましい同期を維持するために、前記第1または第2クロック、前記トランスレートまたはインタープリトされたインストラクションの実行、またはメモリアクセスを調整するステップは、
前記第1クロックのレートと前記第2クロックのレートの間の違いのために、エミュレートされたイベントがタイムアウトするかどうかを決定するステップと、
そのエミュレートされたイベントのタイムアウトを避けるために、前記第1クロックのレートまたは前記トランスレートされたインストラクションの実行を調整するステップとを含む請求項1のシステム。 - 前記第1クロックのレートと前記第2クロックのレートの間の違いのために、エミュレートされたイベントがタイムアウトするかどうかを決定するステップは、前記ターゲットプログラムが制御レジスタに値を設定し、その後、結果を待つために繰り返しその制御レジスタをポーリングしたかどうかを検出するステップを含む請求項11のシステム。
- 前記タイムアウトを避けるために、前記第1クロックのレートまたは前記トランスレートされたインストラクションの実行を調整するステップは、
前記ターゲットプログラムがあらかじめ定められた回数よりも多く前記レジスタをポーリングするならば、前記ターゲットプログラムのエミュレーションの実行を、タイミングアウトを避けるやり方に変更するステップを含む請求項12のシステム。 - 前記ターゲットプログラムのエミュレーションの実行を変更するステップは、前記タイムアウトを防ぐために十分な余裕をもって前記エミュレーションの速度を落とすステップを含む請求項13のシステム。
- 前記ターゲットプログラムのエミュレーションの実行を変更するステップは、ハードウエアステートが変化するまで前記エミュレートされたターゲットプログラムにどんなレスポンスも返さないステップを含む請求項13のシステム。
- 前記ターゲットプログラムのエミュレーションの実行を変更するステップは、ポーリングオペレーションが起きているかどうかを判定するために前記ターゲットプログラムの関連する部分を分析するステップを含む請求項13のシステム。
- エミュレートされたハードウエアで前記タイムアウトに関係しない機能を実行する一方で、前記エミュレートされたイベントのタイムアウトを避けるために、前記第1クロックのレートまたは前記トランスレートされたインストラクションの実行を調整するステップをさらに含む請求項12のシステム。
- 前記トランスレートされたインストラクションおよび/またはインタープリトされたインストラクションを実行するステップは、第1のエミュレートされたデバイスから1以上のライトインストラクションを書き出すステップと、第2のエミュレートされたデバイスで前記1以上のライトインストラクションを読み出すステップとを含み、
トランスレートされたインストラクションとインタープリトされたインストラクションの間で望ましい同期を維持するために、前記第1または第2クロック、前記トランスレートまたはインタープリトされたインストラクションの実行、またはメモリアクセスを調整するステップは、前記1以上のライトインストラクションを書き出された順番でジャーナルの形で格納するステップと、書き出された順番で前記第2のエミュレートされたデバイスで前記1以上のライトインストラクションを読み出すステップとを含む請求項1のシステム。 - ホストシステム上でのターゲットシステムのエミュレーションにおけるクロック管理の問題を解決するための方法であって、
前記ホストシステム上で前記ターゲットシステムの第1コンポーネントをエミュレートするインタープリトされたコードインストラクションを生成するためにターゲットプログラムの第1コードインストラクションセットをインタープリトするステップと、
前記ホストシステム上で前記ターゲットシステムの第2コンポーネントをエミュレートするトランスレートされたコードインストラクションを生成するために第2コードインストラクションセットをトランスレートするステップと、
インタープリトされたインストラクションを第1クロックにもとづいて実行するステップと、
トランスレートされたインストラクションを第2クロックにもとづいて実行するステップと、
トランスレートされたインストラクションとインタープリトされたインストラクションの間で望ましい同期を維持するために、前記第1または第2クロック、前記トランスレートまたはインタープリトされたインストラクションの実行、またはメモリアクセスを調整するステップとを含むことを特徴とする方法。 - 前記ホストシステムは、パワー・プロセッサ・エレメントと前記パワー・プロセッサ・エレメントに接続された複数のシナジスティック・プロセッサ・エレメントとを有するセルプロセッサを含む請求項19の方法。
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US5313614A (en) * | 1988-12-06 | 1994-05-17 | At&T Bell Laboratories | Method and apparatus for direct conversion of programs in object code form between different hardware architecture computer systems |
US5507030A (en) * | 1991-03-07 | 1996-04-09 | Digitial Equipment Corporation | Successive translation, execution and interpretation of computer program having code at unknown locations due to execution transfer instructions having computed destination addresses |
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US5852726A (en) * | 1995-12-19 | 1998-12-22 | Intel Corporation | Method and apparatus for executing two types of instructions that specify registers of a shared logical register file in a stack and a non-stack referenced manner |
US5930158A (en) * | 1997-07-02 | 1999-07-27 | Creative Technology, Ltd | Processor with instruction set for audio effects |
US6631514B1 (en) * | 1998-01-06 | 2003-10-07 | Hewlett-Packard Development, L.P. | Emulation system that uses dynamic binary translation and permits the safe speculation of trapping operations |
JP3147851B2 (ja) * | 1998-03-27 | 2001-03-19 | 日本電気株式会社 | シミュレーション方法、シミュレーション装置及びシミュレーションプログラムを記憶した記憶媒体 |
ATE457492T1 (de) * | 1998-10-10 | 2010-02-15 | Ibm | Programmkodekonvertierung mit verringerter übersetzung |
US6115054A (en) * | 1998-12-29 | 2000-09-05 | Connectix Corporation | Graphics processor emulation system and method with adaptive frame skipping to maintain synchronization between emulation time and real time |
US6529862B1 (en) * | 1999-06-30 | 2003-03-04 | Bull Hn Information Systems Inc. | Method and apparatus for dynamic management of translated code blocks in dynamic object code translation |
US6882968B1 (en) * | 1999-10-25 | 2005-04-19 | Sony Computer Entertainment Inc. | Method of measuring performance of an emulator and for adjusting emulator operation in response thereto |
US6986128B2 (en) * | 2000-01-07 | 2006-01-10 | Sony Computer Entertainment Inc. | Multiple stage program recompiler and method |
JP2001216177A (ja) * | 2000-02-04 | 2001-08-10 | Seiko Epson Corp | シミュレーション装置およびシミュレーション方法ならびにシミュレーションプログラムを記憶した記憶媒体 |
JP4001722B2 (ja) * | 2000-03-03 | 2007-10-31 | 株式会社ソニー・コンピュータエンタテインメント | エンタテインメント装置及びコンピュータシステム |
JP4547071B2 (ja) * | 2000-03-30 | 2010-09-22 | 任天堂株式会社 | ゲーム情報記憶媒体およびそれを用いたゲームシステム |
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