JP4931339B2 - 電気的にアライメントされた向上した近接性通信 - Google Patents

Description

（関連出願）
本出願が優先権を主張する米国特許出願第１０／８７９，６０７号は、３５Ｕ．Ｓ．Ｃ．§１１９の下で、２００３年９月５日に出願された「Ｅｎｈａｎｃｅｄ Ｅｌｅｃｔｒｉｃａｌｌｙ Ａｌｉｇｎｅｄ Ｐｒｏｘｉｍｉｔｙ Ｃｏｍｍｕｎｉｃａｔｉｏｎ」と称する、発明者Ｒｏｂｅｒｔ Ｊ． Ｄｒｏｓｔ、Ｉｖａｎ Ｅ． ＳｕｔｈｅｒｌａｎｄおよびＲｏｎａｌｄ Ｈｏ（代理人整理番号第ＳＵＮ０３−０２７２ＰＳＰ）による米国仮特許出願第６０／５００，６６１号の優先権を主張する。
（政府のライセンスの権利）
本出願が優先権を主張する米国特許出願第１０／８７９，６０７号は、Ｄｅｆｅｎｓｅ Ａｄｖａｎｃｅｄ Ｒｅｓｅａｒｃｈ Ｐｒｏｊｅｃｔｓ Ａｄｍｉｎｉｓｔｒａｔｉｏｎにより授与された契約第ＮＢＣＨ０２００５５の下で、米国政府支援によりなされた。米国政府は、本発明の確かな権利を有する。
（発明の分野）
本発明は、半導体ダイ間で信号を通信する技術に関する。本発明は、より詳細には、半導体ダイ間のアライメントに基づいて電気信号をルーティングすることによる、半導体ダイ間で通信する方法および装置に関する。

（関連技術）
半導体技術における現在の利点は、数千万個のトランジスタを含む大規模システムを単一の半導体チップ内に組み込むことを可能にすることである。このような大規模システムを単一の半導体チップに組み込むことは、このようなシステムが動作し得る速度を増加させる。なぜならば、システムのコンポーネント間の信号がチップの境界を横断する必要がなく、チップからチップへの冗長な伝達遅延を受けにくくなるからである。さらに、大規模システムを単一の半導体チップに組み込むことは、生産コストを著しく低減する。なぜならば、所与のコンピュータ計算タスクを実行するために、より少ない半導体チップが必要とされるからである。

残念なことに、半導体技術のこれらの利点は、チップ間通信技術の対応する利点と整合してこなかった。半導体チップは、通常、チップ間通信用の多層の信号ラインを含むプリント回路基板上に組み込まれる。しかしながら、半導体チップ上の信号ラインは、プリント回路基板上の信号ラインと比較して、約１００倍の密度でパッキングされる。結果的に、半導体チップ上の信号ラインの小さなフラクションのみが、プリント回路基板を越えて他のチップへとルーティングされ得る。この問題は、半導体集積密度が増大し続けるにつれて成長し続けるボトルネックを生じさせつつある。

研究者は、半導体チップ間で通信する別の技術を調査し始めた。１つの約束された技術は、容量性送信機および受信機のアレイを半導体チップ上に組み込み、チップ間の通信を円滑にすることに関する。第１のチップが第２のチップに面と面とを合わせて配置され、第１のチップ上の送信機パッドが第２のチップ上の受信機パッドと容量結合される場合、プリント回路基板内で信号線を介して信号をルーティングする必要なく、第１のチップから第２のチップへと直接信号を送信することが可能になる。

しかしながら、チップを適切にアライメントすることは、単純な問題ではない。１つのチップ上の導電性プレートに電荷を割り当て、面するチップ上のプレートにおいて誘導される電荷の特定のパターンを検出することによって、チップをアライメントすることが可能である。既存のシステムは、第１のチップ上の複数の導電性素子、および、第１のチップ上の導電性素子と異なる間隔を空ける第２のチップ上の複数の導電性素子を提供することによって、この技術を改良する。第１のチップ上の導電性素子が第２のチップ上の導電性素子とオーバーラップする場合、バーニア（ｖｅｒｎｉｅｒ）が生成され、それにより、チップ間のアライメントが判定されることを可能にし、それにより、チップがミスアライメントの問題を最小化するように配置されることを可能にする。

しかしながら、この既存のシステムは、限界を有する。非常に注意深く機械的に組み立てたとしても、依然として、チップは、いくつかのミスアライメントを残し得る。ミスアライメントは、場合によっては、それぞれの受信パッドに２つの送信パッドの橋渡しをさせ、それにより、受信信号を破壊する。理論的には、満足のいく通信は、残存するミスアライメントがパッド間のピッチの半分より小さくなるようなアライメントを必要とする。実際には、アライメント要件は、より厳密であり得る。さらに、熱膨張および機械的振動の影響は、このような正確なアライメントを達成かつ維持することを困難にし得る。

上記に列挙した問題なく、容量性チップ間通信を円滑にする方法および装置が必要とされる。

（要旨）
本発明の１つの実施形態は、容量性チップ間通信を円滑にするシステムを提供する。動作中、システムは、第１に、第１の半導体ダイと第２の半導体ダイとの間のアライメントを決定する。次に、電気信号が、そのアライメントに基づいて、複数の相互接続パッドの少なくとも１つの相互接続パッドに選択的にルーティングされ、それにより、第１の半導体ダイと第２の半導体ダイとの間の通信を円滑にする。複数の相互接続パッドは、送信パッド、受信パッド、および送受信パッドを含み得る。このアライメントは、連続的に、または、ある間隔で分割された時間に決定され得る。この間隔は、固定されているか、または、可変である。

この実施形態の変形において、アライメントは、第１の半導体ダイ上の複数の導電性素子が、第１の半導体ダイ上の導電性素子と比較して異なる間隔を空ける第２の半導体ダイ上の複数の導電性素子とオーバーラップする時に形成されるバーニアを用いて決定される。第１の半導体ダイ上の複数の導電性素子のそれぞれを選択的に充電することによって、第２の半導体ダイ上の１つ以上の導電性素子における電荷は、第１の半導体ダイ上の導電性素子が、第２の導電性ダイ上の１つ以上の導電性素子とオーバーラップするときに誘導される。このアライメントは、第２の半導体ダイ上の導電性素子で誘導された信号を増幅および解析することによって決定される。

この実施形態のさらなる変形では、電気信号のルーティングは、マルチプレクサを利用することに関する。

本発明の別の実施形態では、電気信号は、第２のアレイの内部のルーティングメカニズムを用いて、第２の半導体ダイ上の第２のアレイの１つより多い可能性のある受信パッドから選択される少なくとも１つの受信パッドから、第１のアレイの内部のルーティングメカニズムを用いて、第１の半導体ダイ上の第１のアレイにおける１つより多い可能性のある送信パッドから選択される少なくとも１つの送信パッドまでルーティングされる。

この実施形態の変形では、第１のアレイの内部のルーティングメカニズムおよび第２のアレイの内部のルーティングメカニズムは、バレルシフタを含む。

この実施形態の別の変形では、システムは、実質的に第１のアレイのピッチの半分よりも小さいミスアライメントを補正する。ここで、このピッチは、ある送信パッドの中心から隣接する送信パッドの中心までの距離として規定される。

この実施形態の変形において、第１の半導体ダイが第１のアレイの外部のルーティングメカニズムを含むか、第２の半導体ダイが第２のアレイの外部のルーティングメカニズムを含むか、あるいは、第１の半導体ダイおよび第２の半導体ダイがそれぞれ第１のアレイおよび第２のアレイの外部のルーティングメカニズムを含む。この変形では、第１のアレイの外部のルーティングメカニズムおよび第２のアレイの外部のルーティングメカニズムは、マルチプレクサを含み、送信パッドと受信パッドとの間の粗大なミスアライメントの補正を円滑にし、それにより、容量性チップ間通信を円滑にする。

この実施形態の別の変形では、タイリングメカニズムは、タイミングメカニズムによって生成されたクロックの少なくとも１つのサイクルの間に、第１のアレイの内部のルーティングメカニズムに対する複数の入力において電気信号を空間的に反復し、それにより、第１のアレイの複数の送信パッドにおいて電気信号を空間的に反復する。この実施形態のさらに別の変形では、タイリング解除（ｄｅ−ｔｉｌｉｎｇ）メカニズムは、第２のアレイの内部のルーティングメカニズムからの複数の出力において空間的に反復された電気信号を、従って、第２のアレイの複数の受信パッドにおいて空間的に反復された電気信号を、クロックの少なくとも１つのサイクルの間に電気信号に変換する。

この実施形態いくつかのさらなる変形が提供される。

本発明による方法は、第１の半導体ダイと第２の半導体ダイとの間の電気信号をルーティングする方法であって、該第１の半導体ダイと該第２の半導体ダイとの間のアライメントを決定するステップと、該アライメントに基づいて該電気信号をルーティングするステップであって、これにより、該電気信号は、該アライメントに基づいて異なる相互接続パッドにルーティングされ、該第１の半導体ダイと該第２の半導体ダイとの間のミスアライメントを補正し、容量性のカプリングを介して該第１の半導体ダイと該第２の半導体ダイとの間の通信を容易にする、ステップとを包含し、それにより、上記目的を達成する。

前記電気信号は、前記第１の半導体ダイにおける複数の可能性のある送信パッドから選択された少なくとも１つの送信パッドにルーティングされてもよい。

前記電気信号は、前記第２の半導体ダイにおける複数の可能性のある送信パッドから選択された少なくとも１つの受信パッドからルーティングされてもよい。

前記電気信号は、前記第１の半導体ダイにおける複数の可能性のある送信パッドから、および前記第２の半導体ダイにおける複数の可能性のある受信パッドから選択された少なくとも１つの送信パッドにルーティングされてもよい。

前記アライメントを決定するプロセスは、連続的に実行されてもよい。

前記アライメントを決定するプロセスは、ある間隔を空けた時刻で周期的に実行されてもよい。

前記間隔は、実質的に固定されてもよい。

前記間隔は、実質的に可変であってもよい。

前記アライメントを決定するステップは、アライメント計測メカニズムを用いるステップを包含し、該アライメント計測メカニズムは、前記第１の半導体ダイにおける複数の導電性素子および前記第２の半導体ダイにおける複数の導電性素子であって、該第２の半導体ダイにおける該複数の導電性素子は、該第１の半導体ダイにおける該複数の導電性素子とは異なる間隔をを有し、これにより、該第１の半導体ダイにおける該複数の導電性素子が該第２の半導体ダイにおける該複数の導電性素子と重なるとき、バーニア（ｖｅｒｎｉｅｒ）アライメント構造を形成する、該第１の半導体ダイにおける複数の導電性素子および該第２の半導体ダイにおける複数の導電性素子と、該第１の半導体ダイにおける該複数の導電性素子の各々を選択的に充電するように構成される充電メカニズムであって、該第１の半導体ダイにおける該導電性素子が該第２の半導体ダイにおける１つ以上の導電性素子と重なるとき、該第１の半導体ダイにおける導電性素子を充電するステップは、該第２の半導体ダイにおける１つ以上の導電性素子の充電を誘発する、充電メカニズムと該第２の半導体ダイにおける該導電性素子において誘発された信号を増幅させるように構成された増幅メカニズムと、該増幅された信号を解析して、該第１の半導体ダイと該第２の半導体ダイとの間のアライメントを決定するように構成された解析メカニズムとを含んでもよい。

前記電気信号をルーティングすることは、マルチプレクサを含んでもよい。

本発明による装置は、第１の半導体ダイと第２の半導体ダイとの間の通信用の装置であって、該第１の半導体ダイにおける第１のアレイに構成された複数の送信パッドと、該第２の半導体ダイにおける第２のアレイに構成された複数の受信パッドと、該第１のアレイ内部のルーティングメカニズムと、該第２のアレイ内部のルーティングメカニズムであって、該第１のアレイのルーティングメカニズムは、該第１のアレイの複数の可能性のある送信パッドから選択された少なくとも１つの送信パッドへの電気信号をルーティングし、該第２のアレイのルーティングメカニズムは、該第２のアレイの複数の可能性のある受信パッドから選択された少なくとも１つの受信パッドからの電気信号をルーティングし、これにより、該第１のアレイの送信パッドと該第２のアレイの受信パッドとの間のミスアライメントを補正して、容量性のカプリングを介して該第１の半導体ダイと該第２の半導体ダイとの間の通信を容易にする、該第２のアレイ内部のルーティングメカニズムと、を含み、それにより、上記目的を達成する。

前記第１のアレイ内部のルーティングメカニズムおよび前記第２のアレイ内部のルーティングメカニズムは、バレルシフタを含んでもよい。

前記第１のアレイは、送信パッド幅と同一平面上の一次元であり、前記第２のアレイは、受信パッド幅と同一平面上の一次元であり、該第１のアレイは、ある１つの送信パッドの中心から該隣接する送信パッドの中心までの距離によって定義されるピッチを有し、該第２のアレイは、該ピッチを有してもよい。

前記第１のアレイ内部のルーティングメカニズムおよび前記第２のアレイ内部のルーティングメカニズムは、前記ピッチの実質的に半分未満にミスアライメントを補正してもよい。

前記第１のアレイは、２次元であって、前記第１の半導体ダイの表面と実質的に同一平面上にあり、第１の方向の送信パッド幅および第２の方向の送信パッド幅を有し、前記第２のアレイは、２次元であって、前記第２の半導体ダイの表面と実質的に同一平面上にあり、該第１の方向の受信パッド幅および該第２の方向の受信パッド幅を有し、該第１のアレイは、ある１つの送信パッドの中心から該第１の方向の隣接する送信パッドの中心までの距離によって定義される第１のピッチを有し、該第１のアレイは、ある１つの送信パッドの中心から該第２の方向の隣接する送信パッドの中心までの距離によって定義される第２のピッチを有し、該第２のアレイは、該第１の方向の第１のピッチおよび該第２の方向の第２のピッチを有してもよい。

前記第１のアレイ内部のルーティングメカニズムおよび該第２のアレイ内部のルーティングメカニズムは、前記第１の方向の前記第１ピッチの実質的に半分未満にミスアライメントを補正し、前記第２の方向の前記第２ピッチの実質的に半分未満にミスアライメントを補正してもよい。

前記第１のアレイ内部のルーティングメカニズムへの電気信号をルーティングするように構成された該第１のアレイ外部のルーティングメカニズムをさらに含み、該第１のアレイ外部のルーティングメカニズムは、該第１のアレイの送信パッドと該第２のアレイの受信パッドとの間の粗大なミスアライメントを補正してもよい。

前記第１のアレイは、１次元であって、該第１のアレイ外部の前記ルーティングメカニズムは、マルチプレクサを含み、該マルチプレクサは、前記マルチプレクサへのｎ個の入力と、該第１のアレイ内部の該ルーティングメカニズムへのｍ個の出力とを有してもよい。

前記第１のアレイは、第１の方向および第２の方向を伴う２次元であり、両方向は、前記第１の半導体ダイの表面と実質的に同一平面上にあり、該第１のアレイ外部の前記ルーティングメカニズムは、マルチプレクサを含み、該マルチプレクサは、該マルチプレクサへのｎ個の入力と、該第１の方向に対応する該第１のアレイ内部のルーティングメカニズムへのｍ個の出力と、該第２の方向に対応する該第１のアレイ内部の前記ルーティングメカニズムへのｍ個の出力とを含んでもよい。

前記第２のアレイ内部の前記ルーティングメカニズムからの電気信号をルーティングするように構成された該第２のアレイ外部のルーティングメカニズムをさらに含み、該第２のアレイ外部の前記ルーティングメカニズムは、前記第１のアレイの送信パッドと該第２のアレイの受信パッドとの間の粗大なミスアライメントを補正してもよい。

前記第２のアレイは、１次元であり、前記第２のアレイ外部の前記ルーティングメカニズムは、マルチプレクサを含み、該マルチプレクサは、該第２のアレイ内部の該ルーティングメカニズムからのｍ個の入力と、該マルチプレクサからのｎ個の出力とを有してもよい。

前記第２のアレイは、第１の方向と第２の方向とを伴う２次元であり、両方向は、前記第２の半導体ダイの表面と実質的に同一平面上にあり、該第２のアレイ外部の前記ルーティングメカニズムは、マルチプレクサを含み、該マルチプレクサは、該第１の方向に対応する該第２のアレイ内部のルーティングメカニズムからのｍ個の入力と、該第２の方向に対応する該第２のアレイ内部の該ルーティングメカニズムからのｍ個の入力と、該マルチプレクサからのｎ個の出力とを含んでもよい。

前記第１のアレイ外部のルーティングメカニズムであって、該第１のアレイ外部のルーティングメカニズムは、該第１のアレイ内部の該ルーティングメカニズムへの電気信号、および該第１のアレイの少なくとも１つの送信パッドへの電気信号をルーティングする、第１のアレイ外部のルーティングメカニズムと、前記第２のアレイ外部のルーティングメカニズムであって、該第２のアレイ外部のルーティングメカニズムは、該第２のアレイ内部の該ルーティングメカニズムからの電気信号、および該第２のアレイの少なくとも１つの受信パッドからの電気信号をルーティングし、該第１のアレイ外部のルーティングメカニズムおよび該第２のアレイ外部のルーティングメカニズムは、該第１のアレイの送信パッドと該第２のアレイの受信パッドとの間の粗大なミスアライメントを補正してもよい。

前記第１のアレイおよび前記第２のアレイは、１次元であり、該第１のアレイ外部のルーティングメカニズムは、マルチプレクサを含み、該マルチプレクサは、該マルチプレクサへのｊ個の入力と、該第１のアレイ内部のルーティングメカニズムへのｋ個の出力とを含み、該第２のアレイ外部のルーティングメカニズムは、マルチプレクサを含み、該マルチプレクサは、該第２のアレイ内部のルーティングメカニズムからのｍ個の入力と、該マルチプレクサからのｎ個の出力とを含んでもよい。

前記第１のアレイおよび前記第２のアレイは、二次元であり、それぞれ第１の方向および第２の方向を有し、両方向は、前記第１の半導体ダイの表面および前記第２の半導体ダイの表面と実質的に同一平面上にあり、該第１のアレイ外部のルーティングメカニズムは、マルチプレクサを含み、該マルチプレクサは、該マルチプレクサへのｊ個の入力と、該第１の方向に対応する第１のアレイ内部のルーティングメカニズムへのｋ個の出力と、該第２の方向に対応する第１のアレイ内部のルーティングメカニズムへのｋ個の出力とを含み、該第２のアレイ外部のルーティングメカニズムは、マルチプレクサを含み、該マルチプレクサは、該第１の方向に対応する該第２のアレイ内部のルーティングメカニズムからのｍ個の入力と、該第２の方向に対応する該第２のアレイ内部のルーティングメカニズムからのｍ個の入力と、該マルチプレクサからのｎ個の出力とを含んもよい。

クロック信号を生成する少なくとも第１のタイミングメカニズムと、該クロック信号の少なくとも１つの周期内に前記第１のアレイ内部のルーティングメカニズムへの複数の入力に対して、前記電気信号を空間的に反復した電気信号に変換し、該第１のアレイの複数の送信パッドに対する該電気信号を空間的に反復するタイリングメカニズムと含んでもよい。

前記第１のアレイは、１次元であり、前記空間的に反復した電気信号は、該第１のアレイのｓ個の送信パッドに対してｒ回空間的に反復されてもよい。

前記第１のアレイは、第１の方向および第２の方向を伴う２次元であり、両方向は、該第１の半導体ダイの表面と実質的に同一平面上にあり、前記空間的に反復された電気信号は、該第１の方向のｓ_１個の送信パッドに対してｒ_１回空間的に反復され、該第２の方向のｓ_２個の送信パッドに対してｒ_２回空間的に反復されてもよい。

前記クロック信号の少なくとも１つの周期内に、空間的に反復された電気信号を前記電気信号に変換するタイリング解除メカニズムであって、該空間的に反復された電気信号は、前記第２のアレイ内部のルーティングメカニズムからの複数の出力に対して空間的に反復され、該第２のアレイの該複数の受信パッドに対して空間的に反復される、タイリング解除メカニズムをさらに含んでもよい。

前記第２のアレイは、１次元であり、前記空間的に反復した電気信号は、該第２のアレイのｓ個の受信パッドに対してｒ回空間的に反復されてもよい。

前記第２のアレイは、第１の方向および第２の方向を伴う２次元であり、両方向は、前記第２の半導体ダイの表面と実質的に同一平面上にあり、前記空間的に反復した電気信号は、該第１の方向のｓ_１個の受信パッドに対してｒ_１回空間的に反復され、該空間的に反復した電気信号は、該第２の方向のｓ_２個の受信パッドに対してｒ_２回空間的に反復されてもよい。

本発明による方法および装置によれば、容量性チップ間通信を円滑に行うことができる。

（詳細な説明）
以下の説明は、任意の当業者が本発明を作成および利用することが可能になるように提示され、特定の用途および要件の文脈で提供される。開示される実施形態のさまざまな改変は、当業者には容易に理解され、本明細書中に記載される一般原理は、本発明の意図および範囲から逸脱することなく、他の実施形態および用途に適用され得る。このように、本発明は、示される実施形態に制限されることが意図されず、本明細書中に記載される原理および特徴に一致する最大範囲に合致する。
（アレイの内部のルーティングメカニズムを用いたアライメント補正）
図１は、第１の半導体ダイ１１０と第２の半導体ダイ１１２との間で、電気信号の形態でデータ１０８の容量性通信を円滑にする本発明の実施形態１００を示す。第１の半導体ダイ１１０の第１のアレイ１１６の内部のルーティングメカニズム１１４は、少なくとも１つの送信パッド１１８に電気信号を選択的にルーティングする。なお、第１のアレイ１１６は、複数の送信パッドを含む。電気信号は、第２の半導体ダイ１１２の第２のアレイ１２４の少なくとも１つの受信パッド１２２にこれらの送信パッドを介して容量性結合される。なお、第２のアレイ１２４は、複数の受信パッドを含む。電気信号は、第２のアレイ１２４の内部のルーティングメカニズム１２８を用いて、受信パッド１２２から選択的にルーティングされる。なお、送信パッド１１８および受信パッド１２２は、第１の半導体ダイ１１０および第２の半導体ダイ１１２のアライメントに基づいて選択される。このように、第１の半導体ダイ１１０および第２の半導体ダイ１１２のミスアライメントのための補正がなされ得、それにより、容量性結合の通信を円滑にする。

第１の半導体ダイ１１０と第２の半導体ダイ１１２との間の、高帯域幅の、低レイテンシの容量性結合の通信を円滑にするために、第１のアレイ１１６の内部のルーティングメカニズム１１４および第２のアレイ１２４の内部のルーティングメカニズム１２８は、電気信号が並列にルーティングされるように、パイプライン処理され得る。本発明の実施形態において、第１のアレイ１１６の内部のルーティングメカニズム１１４および第２のアレイ１２４の内部のルーティングメカニズム１２８は、バレルシフタを含む。第１のアレイ１１６および第２のアレイ１２４におけるマトリクス型のアドレシング、または、Ｉ２Ｃのようなバスを用いたルックアップテーブルによるアドレシングを用いた電気信号のルーティングのような、他のルーティングメカニズムが可能である。

第１のアレイ１１６の内部のルーティングメカニズム１１４および第２のアレイ１２４の内部のルーティングメカニズム１２８を用いて補正され得る第１の半導体ダイ１１０または第２の半導体ダイ１１２の表面と同一平面上の１次元におけるミスアライメントＤｘは、多くの場合、制限される。同様に、補正され得る第１の半導体ダイ１１０または第２の半導体ダイ１１２の表面と同一平面上にある２つの直交次元におけるミスアライメントＤｘおよびＤｙもまた、多くの場合、制限される。これらの制限は、第１のアレイ１１６および第２のアレイ１２４の内部の許容される複雑性に基づく。より大きなミスアライメントに対する補正は、第１のアレイ１１６および第２のアレイ１２４におけるワイヤの数、および、第１のアレイ１１６および第２のアレイ１２４に接続されるリードの数の増加を必要とする。また、第１のアレイ１１６および第２のアレイ１２４の内部のさらなる複雑性は、所望されない電気信号のルーティングに関連するレイテンシを増大し得る。２つの直交次元におけるミスアライメントは、例として以下に説明される。

第１の方向に送信パッド幅Ｗ_Ｔ１１３０、第２の方向に送信パッド幅Ｗ_Ｔ２１３２、第１の方向に受信パッド幅Ｗ_Ｒ１１３４、第２の方向に受信パッド幅Ｗ_Ｒ２１３６、（送信パッドの中心から第１の方向の隣接する送信パッドの中心までの距離として規定される）第１のアレイ１１６に第１のピッチ１３８、（送信パッドの中心から第２の方向の隣接する送信パッドの中心までの距離として規定される）第１のアレイ１１６に第２のピッチ１４２、ならびに、第２のアレイ１２４に第１のピッチＰ_１１３８および第２のピッチＰ_２１４２を有する本発明において、第１のピッチＰ_１１３８および第２のピッチＰ_２１４２によって、補正可能なミスアレイメントが判定される。

受信パッド幅Ｗ_Ｒ１１３４が送信パッド幅Ｗ_Ｔ１１３０より小さく、受信パッド幅Ｗ_Ｒ２１３６が送信パッド幅Ｗ_Ｔ２１３２より小さい場合、第１のピッチＰ_１１３８の半分以上または第２のピッチＰ_２１４２の半分以上のミスアライメントは、受信パッド１２２における結合された電気信号のロスをもたらす。この場合、従って、十分な通信は、｜Ｄｘ｜＜＜０．５Ｐ_１１３８かつ｜Ｄｙ｜＜＜０．５Ｐ_２１４２のようなアライメントを必要とする。なお、０．５Ｐ_１１３８および０．５Ｐ_２１４２は、理論的な上限である。回路の検出閾値およびデータ速度は、より精密なアライメント基準をもたらし得る。

第１のアレイ１１６、第２のアレイ１２４、ならびに、本発明の他の実施形態におけるパッドは、いわゆるフルサイズのパッドおよびいわゆるマイクロパッドを含み得る。フルサイズのパッドは、より大きなパッド幅対パッドピッチの比（例えば、第１のアレイ１１６の第１の方向の第１のピッチ１３８で割った送信パッド幅Ｗ_Ｔ１１３０）を有する。フルサイズパッド間のガードバンド１４０のような間隔、および、マイクロパッドの間隔は同じであってもよい（例えば、１μｍ）。ガードバンド１４０は、第１のパッドピッチ１３８から送信パッド幅Ｗ_Ｔ１１３０を引いたものである。

フルサイズのパッドまたはマイクロパッドの選択は、容量性通信信号強度、クロストークおよび寄生性結合の間のトレードオフを示す。フルサイズのパッドは、第１の半導体ダイ１１０および第２の半導体ダイ１１２の両方において用いられ得る。マイクロパッドはまた、第１の半導体ダイ１１０または第２の半導体ダイ１１２のどちらかにおいて用いられ得る。あるいは、マイクロパッドは、第１の半導体ダイ１１０および第２の半導体ダイ１１２の両方において用いられ得る。あるいは、フルサイズのパッドおよびマイクロパッドの組み合わせは、第１の半導体ダイ１１０、第２の半導体ダイ１１２または第１の半導体ダイ１１０および第２の半導体ダイ１１２の両方において用いられ得る。さらに、第１のアレイ１１６または第２のアレイ１２４におけるマイクロパッドのサブセクションは、あるグループに接続され得る。
（アレイの外部のルーティングメカニズムを用いたアライメント補正）
図２は、より粗大なミスアライメントの補正による第１の半導体ダイ１１０と第２の半導体ダイ１１２との間の容量性通信を円滑にする本発明の実施形態２００を示す。第１の半導体ダイ１１０の第１のアレイ１１６の外部のルーティングメカニズム２１０は、第１のアレイ１１６の内部のルーティングメカニズム１１４に、従って、少なくとも１つの送信パッド１１８に選択的に電気信号をルーティングする。なお、図２ならびに本発明の他の実施形態の図は、例示のためのみである。このように、第１のアレイ１１６の内部のルーティングメカニズム１１４は、パッドを含む層またはパッドの下の層に統合される第１のアレイ１１６のパッドの隣にあり得る。

この実施形態の変形では、第１のアレイ１１６は、１次元であり、第１のアレイ１１６の外部のルーティングメカニズム２１０は、マルチプレクサに対するｎ入力（図示されない）および第１のアレイ１１６の内部のルーティングメカニズム１１４に対するｍ出力を有するマルチプレクサを含み、ここで、ｎ≦ｍである。この実施形態の変形では、第２のアレイ１２４は、ｎ出力を有する。

この実施形態の別の変形では、第１のアレイ１１６は、第１の半導体ダイ１１０の表面と同一平面上の２つの直交次元を有し、第１のアレイ１１６の外部のルーティングメカニズム２１０は、マルチプレクサに対するｎ入力（図示されない）および第１の方向に対応する第１のアレイ１１６の内部のルーティングメカニズム１１４に対するｍ出力、ならびに、第２の方向に対応する第１のアレイ１１６の内部のルーティングメカニズム１１４に対するｍ出力（図示されない）を有するマルチプレクサ（図示されない）を含み、ここで、ｎ≦ｍである。この実施形態のこの変形では、第２のアレイ１２４は、ｎ出力である。

図３は、より粗大なミスアライメントの補正による第１の半導体ダイ１１０と第２の半導体ダイ１１２との間の容量性通信を円滑にする本発明の実施形態２２０を示す。この実施形態では、第２の半導体ダイ１１２の第２のアレイ１２４の外部のルーティングメカニズム２３０は、第２のアレイ１２４の内部のルーティングメカニズム１２８から、従って、少なくとも１つの受信パッド１２２から電気信号を選択的にルーティングする。

この実施形態の変形では、第２のアレイ１２４は、１次元であり、第２のアレイ１２４の外部のルーティングメカニズム２３０は、第２のアレイ１２４の内部のルーティングメカニズム１２８からマルチプレクサへのｍ入力（図示されない）、および、ｎ出力（図示されない）を有するマルチプレクサを含み、ここで、ｍ≧ｎである。この実施形態の変形では、第１のアレイ１１６は、ｎ入力を有する。

この実施形態の別の変形では、第２のアレイ１２４は、第２の半導体ダイ１１２の表面と同一平面上の２つの直交次元を有し、第２のアレイ１２４の外部のルーティングメカニズム２３０は、第１の方向に対応する第２のアレイ１２４の内部のルーティングメカニズム１２８からマルチプレクサへのｍ入力（図示されない）、第２の方向に対応する第２のアレイ１２４の内部のルーティングメカニズム１２８からマルチプレクサへのｍ入力（図示されない）、ならびに、ｎ出力（図示されない）を有するマルチプレクサを含み、ここで、ｍ≧ｎである。この実施形態のこの変形では、第１のアレイ１１６は、ｎ入力を有する。

図４は、より粗大なミスアライメントの補正による第１の半導体ダイ１１０と第２の半導体ダイ１１２との間の容量性通信を円滑にする本発明の実施形態２４０を示す。第１の半導体ダイ１１０の第１のアレイ１１６の外部のルーティングメカニズム２１０は、第１のアレイ１１６の内部のルーティングメカニズム１１４に、従って、少なくとも１つの送信パッド１１８に電気信号を選択的にルーティングする。第２の半導体ダイ１１２の第２のアレイ１２４の外部のルーティングメカニズム２３０は、第２のアレイ１２４の内部のルーティングメカニズム１２８から、従って、少なくとも１つの受信パッド１２２から電気信号を選択的にルーティングする。

この実施形態の変形では、第１のアレイ１１６は、１次元であり、第１のアレイ１１６の外部のルーティングメカニズム２１０は、マルチプレクサに対するｊ出力（図示されない）および第１のアレイ１１６の内部のルーティングメカニズム１１４に対するｋ出力（図示されない）を有するマルチプレクサを含み、ここで、ｊ≦ｋである。さらに、この実施形態のこの変形では、第２のアレイ１２４は、１次元であり、第２のアレイ１２４の外部のルーティングメカニズム２３０は、第２のアレイ１２４の内部のルーティングメカニズム１２８からマルチプレクサへのｍ入力（図示されない）、および、ｎ出力（図示されない）を有するマルチプレクサを含み、ここで、ｍ≧ｎである。さらなる変形では、ｊ＝ｎかつｋ＝ｍである。

この実施形態の別の変形では、第１のアレイ１１６は、第１の半導体ダイ１１０の表面と同一平面上の２つの直交次元を有し、第１のアレイ１１６の外部のルーティングメカニズム２１０は、マルチプレクサに対するｊ出力（図示されない）、第１の方向に対応する第１のアレイ１１６の内部のルーティングメカニズム１１４に対するｋ出力（図示されない）、および、第２の方向に対応する第１のアレイ１１６の内部のルーティングメカニズム１１４に対するｋ出力（図示されない）を有するマルチプレクサを含み、ｊ≦ｋである。さらに、この変形では、第２のアレイ１２４は、第２の半導体ダイ１１２の表面と同一平面上の２つの直交次元を有し、第２のアレイ１２４の外部のルーティングメカニズム２３０は、第１の方向に対応する第２のアレイ１２４の内部のルーティングメカニズム１２８からマルチプレクサに対するｍ入力（図示されない）、第２の方向に対応する第２のアレイ１２４の内部のルーティングメカニズム１２８からマルチプレクサに対するｍ入力（図示されない）、および、ｎ出力（図示されない）を有するマルチプレクサを含み、ここで、ｍ≧ｎである。さらなる変形では、ｊ＝ｎかつｋ＝ｍである。

図２および４の各実施形態において、第１のアレイ１１６は、第１の半導体ダイ１１０の表面と同一平面上の２つの直交次元を有し、第１のアレイ１１６の内部のルーティングメカニズム１１４は、第１の方向の第１のアレイ１１６に対するｌ出力、および、第２の方向の第１のアレイに対するｌ出力を有し得、ここで、ｌ≧ｍである。

図３および４の各実施形態において、第２のアレイ１２４は、第２の半導体ダイ１１２の表面と同一平面上の２つの直交次元を有し、第２のアレイ１２４の内部のルーティングメカニズム１２８は、第１の方向の第２のアレイ１２４からのｐ入力、および、第２の方向の第２のアレイ１２４からのｐ入力を有し得、ここで、ｐ≧ｋである。さらなる変形では、ｌ＝ｐかつｍ＝ｋである。

第１のアレイ１１６の外部のルーティングメカニズム２１０、第２のアレイ１２４の外部のルーティングメカニズム２３０、あるいは、第１のアレイ１１６の外部のルーティングメカニズム２１０および第２のアレイ１２４の外部のルーティングメカニズム２３０を用いて、第１の半導体ダイ１１０と第２の半導体ダイ１１２との間の粗大なミスアライメントを補正することによって、第１の半導体ダイ１１０と第２の半導体ダイ１１２との間の容量性結合の通信が円滑にされる。
（制御ループを用いたアライメント補正）
図５は、第１の半導体ダイ（図示されない）と第２の半導体ダイ（図示されない）との間のアライメントを判定する構造５００を図示する。第１の半導体ダイは、第１の間隔５１２とともに複数の導電性素子５１０を含む。第２の半導体ダイは、第１の間隔５１２と異なる第２の間隔５１６とともに複数の導電性素子５１４を含む。バーニアアライメント構造は、導電性素子５１０と導電性素子５１４とのオーバーラップ５１８によって形成される。

第１の半導体ダイの導電性素子５１０が充電メカニズム（図示されない）を用いて選択的に充電される時、電荷は、導電性素子５１０と導電性素子５１４との間にオーバーラップ５１８が存在する場合、第２の半導体ダイの１つ以上の導電性素子５１４に誘導される。結果として１つ以上の導電性素子５１４に誘導された電気信号は、増幅メカニズム（図示されない）を用いて増幅され得、かつ、解析メカニズム（図示されない）を用いて解析され得、第１の半導体ダイと第２の半導体ダイとの間のアライメントを判定する。

図６は、ミスアライメント補正が閉経路制御システムとして実装される本発明の実施形態６００を示す。第１の半導体ダイ６１０は、第１の方向の第１のバーニアアライメント構造６１２および第２の直交方向の第２のバーニアアライメント構造６１４を含む。第１のバーニアアライメント構造６１２および第２のバーニアアライメント構造６１４は、図５の構造５００に記載される第１の半導体ダイ６１０と第２の半導体ダイ６１６との間のアライメントを判定するために利用される。計測されるアライメントは、制御システム６１８に送信され、制御システム６１８は、第１の半導体ダイ６１０に含まれてもよいし、第１の半導体ダイ６１０の外部にあってもよい。

計測されるチップアライメントに基づいて、制御システムは、第１の半導体ダイ６１０の第１のアレイ６２４の複数の送信パッドの少なくとも１つに対するルーティングメカニズム６２２を用いて、電気信号の形式のデータ６２０の適切なルーティングを判定する。この実施形態の変形では、閉経路制御システムはまた、第２の半導体ダイ６１６の第２のアレイ６２８からのルーティングメカニズム６２６を用いて、電子信号のルーティングを制御するために用いられ得る。この実施形態の別の変形では、閉経路制御システムは、アライメントにも基づいて、第２のアレイ６２８から第１のアレイ６２４へ電気信号をルーティングし得る。

図６は、図１に示される実施形態１００で利用されるような第１のアレイ６２４の内部のルーティングメカニズム６２２を有する、この実施形態の電気信号のルーティングを示す。上述のように、別の実施形態では、電気信号は、図１に示される実施形態１００において用いられるような第２のアレイ６２８の内部のルーティングメカニズム６２６を用いてルーティングされ得る。この実施形態の他の変形では、図２に示される実施形態２００において用いられるか、図３に示される実施形態２２０において用いられるか、または、図４に示される実施形態２４０において用いられるような、第１のアレイ６２４または第２のアレイ６２８の外部のルーティングメカニズムは、閉経路制御システムにおいて電気信号をルーティングするために用いられ得る。

この実施形態の変形では、アライメントの判定は、連続的に実行される。この実施形態の別の変形では、アライメントの判定は、ある間隔で分割された時間に周期的に実行され、ここで、この間隔は、実質的に固定されるか、または、実質的に可変である。

この閉経路制御システムは、時間につれて変動し得る熱膨張および機械的振動の効果と関連するミスアライメントの補正を可能にする。このように、第１の半導体ダイ６１０と第２の半導体ダイ６１６との間のミスアライメントは、正確となり得、それにより、容量性結合の通信を円滑にする。
（タイリングおよびタイリング解除を用いたアライメント補正）
図７は、より大きなミスアライメントの補正を可能にする本発明の実施形態における、アレイの複数の相互接続パッド上のデータ１０８（図１に示される）に対応する電気信号の空間的なタイリング７００を示す。電気信号７１０、７１２、７１４、７１６、７１８、７２０、７２２、７２４および７２６は、タイミングメカニズムによって生成されるクロックの少なくとも１つのサイクルの間に、複数の相互接続パッド上で空間的に反復される。図７は、２次元アレイの２つの方向のタイリングを示す一方、タイリングはまた、２次元アレイのある方向、または、１次元アレイのある方向で実行され得る。図７に示される空間的タイリング７００は、３本のワイヤ（この量のミスアライメント補正を円滑にするために必要とされる９本のワイヤと対称的に）を用いて最大±１．５相互接続パッド幅（図示されない）までのミスアライメントの補正を円滑にする。

この実施形態の変形では、タイリングメカニズムは、図１、図２および図４にそれぞれ示される実施形態１００、２００または２４０に含まれ得、第１の半導体ダイ１１０の第１のアレイ１１６の内部のルーティングメカニズム１１４に対する入力において電気信号を空間的に反復し、従って、クロックの少なくとも１つのサイクルの間に、複数の送信パッドにおいて電気信号を空間的に反復する。この実施形態の１次元の変形では、電気信号は、ｓ送信パッドにおいて、ｒ回反復される。この実施形態の２次元の変形では、電気信号は、第１の方向のｓ_１送信パッドにおいて、ｒ_１回反復され、第２の方向のｓ_２送信パッドにおいて、ｒ_２回反復される。

この実施形態の別の変形では、タイリング解除メカニズムは、図１、図３および図４にそれぞれ示される実施形態１００、２２０または２４０に含まれ得、第２の半導体ダイ１１２の第２のアレイ１２４の内部ルーティングメカニズム１２８からの複数の出力において電気信号を空間的に反復し、従って、クロックの少なくとも１つのサイクルの間に、複数の受信パッドにおいて空間的に反復する。この実施形態の１次元の変形では、電気信号は、ｓ受信パッドにおいてｒ回反復される。この実施形態の２次元の変形では、電気信号は、第１の方向のｓ_１受信パッドにおいて、ｒ_１回反復され、第２の方向のｓ_２受信パッドにおいて、ｒ_２回反復される。

図８は、この実施形態のある方向に循環的に空間的なタイリングを実装するバレルシフタを有する電気回路８００を示す。同様の電気回路もまた、タイリング解除の実施形態を実装するために用いられ得る。図９は、アレイ９１０のブロック９２０のこのような循環的タイリング９００を示す。図８に戻って、例として、３本のワイヤ８１０、８１２および８１４が用いられ得る。クロックの少なくとも１つのサイクルの間の第１の電気信号８１６用のワイヤ８１０は、相互接続パッド８１８のアレイをさらにシフトすることを可能にするために、１回以上（１回が図示される）反復される。第１の電気信号８１６は、マルチプレクサ８２４のようなルーティングメカニズムを用いて、アレイ８１８の適切な相互接続パッドまでルーティングされ、それにより、より大きなミスアライメントの補正（最大±１．５相互接続パッド幅まで（図示されない））を可能にする。ワイヤ８１２および８１４上の第３の電気信号８２２および第２の電気信号８２０に対して、同じことが当てはまる。

電気回路８００なく、ルーティングメカニズム２１０（図２および図４に示される）または相互接続パッド８１８のアレイの外部のルーティングメカニズム２３０（図３および図４に示される）が、相互接続パッド８１８のアレイにおいてさらに電気信号をシフトするために用いられない限り、相互接続パッド幅の半分のミスアライメントが補正され得る。電気回路８００は、マルチプレキシングのようなアレイ８１８の内部にいくらかのさらなる複雑性を必要とすることも、アレイ８１８に対するいくらかの追加のリードを必要とすることもない。

本発明の実施形態の以下の説明は、例示および説明の目的のためにのみ提示された。これらが、包括的であることも、本発明を開示された形態に制限することも意図しない。従って、多くの改変および変形が当業者には理解される。さらに、上述の開示は、本発明を制限することを意図しない。本発明の範囲は、添付の特許請求の範囲によって規定される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
（要約）
本発明の１つの実施形態は、容量性チップ間通信を円滑にするシステムを提供する。動作中、システムは、第１に、第１の半導体ダイと第２の半導体ダイとの間のアライメントを判定する。次に、電気信号は、アライメントに基づいて、複数の相互接続パッドの少なくとも１つの相互接続パッドに選択的にルーティングされ、それにより、第１の半導体ダイと第２の半導体ダイとの間の通信を円滑にする。複数の相互接続パッドは、送信パッド、受信パッドおよび送受信パッドを含み得る。アライメントは、連続的またはある間隔で分割された時間で判定され得、ここで、この間隔は、固定されているか、または、可変である。この実施形態のいくつかの変形が提供される。

図１は、本発明の実施形態における、受信パッドの第２のアレイの内部にルーティングメカニズムを有する第２の半導体ダイと通信する送信パッドの第１のアレイの内部にルーティングメカニズムを有する第１の半導体ダイを示す。 図２は、本発明の実施形態における、受信パッドの第２のアレイを有する第２の半導体ダイと通信する送信パッドの第１のアレイの外部にルーティングメカニズムを有する第１の半導体ダイを示す。 図３は、本発明の実施形態における、受信パッドの第２のアレイの外部にルーティングメカニズムを有する第２の半導体ダイと通信する送信パッドの第１のアレイを有する第１の半導体ダイを示す。 図４は、本発明の実施形態における、受信パッドの第２のアレイの外部にルーティングメカニズムを有する第２の半導体ダイと通信する送信パッドの第１のアレイの外部にルーティングメカニズムを有する第１の半導体ダイを示す。 図５は、第１の半導体ダイと第２の半導体ダイとの間のアライメントを判定する構造を示す。 図６は、本発明の実施形態における、第１の半導体ダイと第２の半導体ダイとの間のアライメントを判定し、ルーティングメカニズムを用いて第１のアレイへ第２のアレイから電気信号をルーティングする制御ループを示す。 図７は、本発明の実施形態における、データに対応する電気信号の空間的なタイリングを示す。 図８は、本発明の実施形態における、電気信号の空間的なタイリングを実装する電気回路を示す。 図９は、本発明の実施形態における、データに対応する電気信号の空間的なタイリングを示す。

符号の説明

１０８ データ
１１０ 第１の半導体ダイ
１１２ 第２の半導体ダイ
１１４ ルーティングメカニズム
１１６ 第１のアレイ
１１８ 送信パッド
１２２ 受信パッド
１２４ 第２のアレイ
１２８ ルーティングメカニズム
１３０ 第１の方向の送信パッド幅Ｗ_Ｔ１
１３２ 第２の方向の送信パッド幅Ｗ_Ｔ２
１３４ 第１の方向の受信パッド幅Ｗ_Ｒ１
１３６ 第２の方向の受信パッド幅Ｗ_Ｒ２
１３８ 第１のピッチ
１４０ ガードバンド
１４２ 第２のピッチ

Claims (16)

1. 第１の半導体ダイと第２の半導体ダイとの間で電気信号をルーティングする方法であって、該第１の半導体ダイは、該第１の半導体ダイにおける第１の複数のパッドからなるアレイを有し、該第２の半導体ダイは、該第２の半導体ダイにおける第２の複数のパッドからなるアレイを有し、
   該方法は、
   該第１の半導体ダイと該第２の半導体ダイとの間のアライメントを確立するステップであって、該確立するステップは、該第１の複数のパッドのうちの少なくとも１つのパッドが、該第２の複数のパッドのうちの少なくとも１つのパッドに容量性カプリングされるように、該第１の半導体ダイおよび該第２の半導体ダイを配置することによって行われる、ステップと、
   該アライメントに基づいて該電気信号をルーティングすることにより、該第１の複数のパッドおよび該第２の複数のパッドのうちのどのパッドに該電気信号がルーティングされるかの選択が該アライメントに基づくようにして、該第１の半導体ダイと該第２の半導体ダイとの間のミスアライメントを補正し、容量性のカプリングを介して該第１の半導体ダイと該第２の半導体ダイとの間の通信を容易にするステップと
   を包含する、方法。
2. 前記電気信号は、前記第１の半導体ダイにおける１つよりも多くの送信パッドから選択された少なくとも１つの送信パッドにルーティングされる、請求項１に記載の方法。
3. 前記電気信号は、前記第２の半導体ダイにおける１つよりも多くの受信パッドから選択された少なくとも１つの受信パッドからルーティングされる、請求項１に記載の方法。
4. 前記電気信号は、前記第１の半導体ダイにおける１つよりも多くの送信パッドから選択された少なくとも１つの送信パッドに、前記第２の半導体ダイにおける１つよりも多くの受信パッドから選択された少なくとも１つの受信パッドからルーティングされる、請求項１に記載の方法。
5. 前記ミスアライメントを補正するプロセスは、連続的に実行される、請求項１に記載の方法。
6. 前記ミスアライメントを補正するプロセスは、ある間隔を空けた時刻で周期的に実行される、請求項１に記載の方法。
7. 前記間隔は、実質的に固定される、請求項６に記載の方法。
8. 前記間隔は、実質的に可変である、請求項６に記載の方法。
9. アライメント計測メカニズムを用いて前記アライメントを決定するステップをさらに包含し、
   前記第２の半導体ダイにおける前記第２の複数のパッドは、前記第１の半導体ダイにおける前記第１の複数のパッドとは異なる間隔を有し、これにより、該第１の複数のパッドが該第２の複数のパッドと重なるとき、バーニア（ｖｅｒｎｉｅｒ）アライメント構造を形成し、
   該アライメント計測メカニズムは、
   該第１の半導体ダイにおける該第１の複数のパッドの各パッドを選択的に充電するように構成される充電メカニズムであって、該第１の半導体ダイにおける該パッドが該第２の半導体ダイにおける１つ以上のパッドと重なるとき、該第１の半導体ダイにおけるパッドを充電することは、該第２の半導体ダイにおける１つ以上のパッドの充電を誘発する、充電メカニズムと、
   該第２の半導体ダイにおける該パッドにおいて誘発された信号を増幅させるように構成された増幅メカニズムと、
   該増幅された信号を解析して、該第１の半導体ダイと該第２の半導体ダイとの間のアライメントを決定するように構成された解析メカニズムと
   を含む、請求項１に記載の方法。
10. 前記電気信号をルーティングすることは、マルチプレクサを用いて実行される、請求項１に記載の方法。
11. 第１の半導体ダイと第２の半導体ダイとの間の通信用の装置であって、
    該装置は、
    該第１の半導体ダイにおける第１のアレイに構成された複数の送信パッドと、
    該第２の半導体ダイにおける第２のアレイに構成された複数の受信パッドと、
    該第１のアレイ内部のルーティングメカニズムと、
    該第２のアレイ内部のルーティングメカニズムであって、該第１のアレイのルーティングメカニズムは、該第１のアレイの１つよりも多くの送信パッドから選択された少なくとも１つの送信パッドに電気信号をルーティングし、該第２のアレイのルーティングメカニズムは、該第２のアレイの１つよりも多くの受信パッドから選択された少なくとも１つの受信パッドから電気信号をルーティングし、これにより、該第１のアレイの送信パッドと該第２のアレイの受信パッドとの間のミスアライメントを補正して、容量性のカプリングを介して該第１の半導体ダイと該第２の半導体ダイとの間の通信を容易にする、該第２のアレイ内部のルーティングメカニズムと
    を含む、装置。
12. 前記第１のアレイ内部のルーティングメカニズムおよび前記第２のアレイ内部のルーティングメカニズムは、バレルシフタを含む、請求項１１に記載の装置。
13. 前記第１のアレイは、送信パッド幅と等しい幅を有する一次元であり、前記第２のアレイは、受信パッド幅と等しい幅を有する一次元であり、該第１のアレイは、ある１つの送信パッドの中心から、隣接する送信パッドの中心までの距離によって定義されるピッチを有し、該第２のアレイは、該ピッチを有する、請求項１１に記載の装置。
14. 前記第１のアレイ内部のルーティングメカニズムおよび前記第２のアレイ内部のルーティングメカニズムは、前記ピッチの実質的に半分未満にミスアライメントを補正する、請求項１３に記載の装置。
15. 前記第１のアレイは、２次元であって、前記第１の半導体ダイの表面と実質的に同一平面上にあり、第１の方向の送信パッド幅および第２の方向の送信パッド幅を有し、前記第２のアレイは、２次元であって、前記第２の半導体ダイの表面と実質的に同一平面上にあり、該第１の方向の受信パッド幅および該第２の方向の受信パッド幅を有し、該第１のアレイは、ある１つの送信パッドの中心から該第１の方向の隣接する送信パッドの中心までの距離によって定義される第１のピッチを有し、該第１のアレイは、ある１つの送信パッドの中心から該第２の方向の隣接する送信パッドの中心までの距離によって定義される第２のピッチを有し、該第２のアレイは、該第１の方向の第１のピッチおよび該第２の方向の第２のピッチを有する、請求項１１に記載の装置。
16. 前記第１のアレイ内部のルーティングメカニズムおよび前記第２のアレイ内部のルーティングメカニズムは、前記第１の方向の前記第１のピッチの実質的に半分未満にミスアライメントを補正し、前記第２の方向の前記第２のピッチの実質的に半分未満にミスアライメントを補正する、請求項１５に記載の装置。

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