JP4929602B2 - Data transfer apparatus and method - Google Patents
Data transfer apparatus and method Download PDFInfo
- Publication number
- JP4929602B2 JP4929602B2 JP2005064471A JP2005064471A JP4929602B2 JP 4929602 B2 JP4929602 B2 JP 4929602B2 JP 2005064471 A JP2005064471 A JP 2005064471A JP 2005064471 A JP2005064471 A JP 2005064471A JP 4929602 B2 JP4929602 B2 JP 4929602B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- path
- transfer
- test pattern
- words
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Detection And Correction Of Errors (AREA)
Description
この発明は、情報処理装置等におけるデータ転送機構に関し、特に複数のデータ信号線を有する場合に、信号経路の冗長化を必要とせずに、信号経路の障害時に障害回復を行って信号経路の堅牢性を確保することが可能な、データ転送装置及び方法に関する。 The present invention relates to a data transfer mechanism in an information processing apparatus or the like, and in particular, when a plurality of data signal lines are provided, the signal path is made robust by performing fault recovery in the event of a signal path failure without requiring signal path redundancy. The present invention relates to a data transfer apparatus and method capable of ensuring the reliability.
従来、情報処理装置等におけるデータ転送機構では、予め冗長経路を用意しておき、データ転送経路の多重化を行って、データ障害発生時には冗長経路に切り替えることによって、データ転送の堅牢性を確保する方法が一般的であった。
また、データの暗号化等を行う場合にも、単にデータ経路の入れ替えによって目的を達成するのが一般的であった。
Conventionally, in a data transfer mechanism in an information processing apparatus or the like, robustness of data transfer is ensured by preparing redundant paths in advance, multiplexing data transfer paths, and switching to redundant paths when a data failure occurs. The method was general.
Also, when performing data encryption or the like, it has been common to achieve the object simply by exchanging data paths.
例えば特許文献１記載の発明においては、並列データパス１に障害が発生したことを検出した場合、診断回路６において障害情報を解析した結果に基づいてデータセレクタ３を制御して、障害を発生したビットを別のパスに切り換えて並列データパス１０に出力することによって、伝送路の障害を復旧することが記載されいてる。
For example, in the invention described in
また、特許文献２記載の発明においては、バス切換回路９において、データテーブル１１に予め格納されているデータに応じてスイッチマトリクス１０を切り換えることによって、内部バス側のｎ本の信号線と外部バス側のｎ本の信号線とを、組み合わせを変更可能に接続して、データやプログラムの暗号化，復号化を行うことが記載されている。
In the invention described in
また、特許文献３記載の発明においては、メモリにデータを書き込む際に、ビット入れ替え部５２においてデータに定められた変換を行うデータスクランブルを施し、メモリからデータを読み出す際に、ビット入れ替え部５２においてデータに書き込み時と逆の変換を行うデータスクランブルを施すことによって、変換方式を知らない者に対してメモリ内のデータの機密性保持を可能にすることが記載されている。
特許文献１記載の発明は、並列データパスに障害が発生したとき、他の経路を用いてデータを転送することによって障害からの回復を図るものであり、予め冗長経路を用意しておくことが必要であって、ハードウェア資源の無駄が発生するという問題がある。
また、特許文献２記載の発明および特許文献３記載の発明は、複数本のデータ信号線の入れ替えと復元とによって暗号化等の目的を達成する方法を提案するだけであって、冗長経路を用いることなしに、障害からの回復を可能にすることについては何ら記載されていない。
The invention described in
In addition, the invention described in
この発明は上述の事情に鑑みてなされたものであって、複数のデータ信号線を備えたデータ転送機構において、信号経路の冗長化を必要とせずに、信号経路の障害時にデータの障害回復を行って、信号経路の堅牢性を確保することが可能な、データ転送装置及び方法を提供することを目的としている。 The present invention has been made in view of the above circumstances, and in a data transfer mechanism having a plurality of data signal lines, it is possible to recover from a failure of a data when a signal path fails without requiring redundancy of the signal path. It is an object of the present invention to provide a data transfer apparatus and method capable of ensuring the robustness of a signal path.
上記課題を解決するため、請求項１記載の発明は、複数のパスからなるデータパスの送端に設けられた送信側装置と上記データパスの受端に設けられた受信側装置とからなるデータ転送装置に係り、上記送信側装置に、複数のワードからなる１トランザクションの受信データを格納するデータ格納手段と、受信側装置における転送データのエラー検出時、上記受信側装置からエラー発生の通知を受けると、所定のテストパターンを生成して上記受信側装置に送信するテストパターン生成手段と、上記データ格納手段に格納されている上記受信データのうち、障害パスに該当するビットのデータを上記障害パス以外の上記パスに載せて上記受信側装置に転送して、エラーが発生した上記１トランザクション分の上記転送データを補完するための補完用データを生成するデータアライン制御手段とを備えるとともに、上記受信側装置に、上記送信側装置から上記データパスを介して受信したテストパターンと上記所定のテストパターンとを比較して上記障害パスを特定するエラー検出手段と、上記送信側装置から上記データパスを介して転送されてきた上記１トランザクションの上記転送データを格納する第１の受信データ格納手段と、上記送信側装置から転送されてきた上記補完用データを格納する第２の受信データ格納手段と、上記第１の受信データ格納手段に格納されている上記１トランザクションを構成する各ワードの上記転送データのうち、上記障害パスに該当するビットに、上記第２のデータ格納手段に格納された上記補完用データであって、各ワードの上記障害パスに該当するビットのデータを順次配列してエラーのない上記１トランザクションの上記転送データを再生する出力制御手段とを備え、上記送信側装置は、上記受信側装置から上記エラー発生の通知を受けた後も、上記データパスを介して、上記受信側装置に対して、仕掛かり中の１トランザクションのデータ転送をそのまま続行し、該１トランザクションのデータ転送完了後に、上記データパスを介して上記受信側装置へ上記所定のテストパターンを送信することを特徴としている。
In order to solve the above problem, the invention described in
また、請求項２記載の発明は、請求項１記載のデータ転送装置に係り、上記テストパターンが、対応する各ビットが互いに反転したデータで構成されている２ワードのデータからなることを特徴としている。
The invention of
また、請求項３記載の発明は、請求項１記載のデータ転送装置に係り、上記テストパターンが、各ワードを構成する各ビットがすべて "０”または "１”からなり、各ワードごとに順次対応するそれぞれのビットが反転している３ワード以上のデータからなることを特徴としている。
The invention according to
また、請求項４記載の発明は、請求項１記載のデータ転送装置に係り、上記テストパターンが、同一パターンからなる複数ワードのデータと、該各複数ワードに対して対応するビットのデータがそれぞれ反転している一又は複数ワードのデータとから構成された３ワード以上のデータからなることを特徴としている。
The invention of
また、請求項５記載の発明は、送信側装置と受信側装置とを複数のパスからなるデータパスを介して接続したシステムにおいて、上記送信側装置から上記受信側装置に、上記データパスを介して、複数のワードからなる１トランザクションの転送データを送っている際、上記受信側装置が受信した転送データにエラーを検出したことを上記送信側装置に通知したとき、上記送信側装置から受信側装置に所定のテストパターンを送信し、上記データパスを介して受信側装置で受信したテストパターンと上記所定のテストパターンとを比較して障害パスを特定して上記送信側装置に通知し、上記送信側装置が、エラーが発生した上記１トランザクション分の上記転送データを補完するための補完用データとして、有効な転送データのうち、上記障害パスに該当するビットのデータのみを上記障害パス以外の上記パスに載せて上記受信側装置に再送し、上記受信側装置は、上記１トランザクションを構成する各ワードの上記転送データのうち、上記障害パスに該当するビットに、上記補完用データとして再送されてきた、各ワードの上記障害パスに該当するビットのデータを順次配列してエラーのない上記１トランザクションの上記転送データを再生するデータ転送方法に係り、上記送信側装置は、上記受信側装置から上記エラー発生の通知を受けた後も、上記データパスを介して、上記受信側装置に対して、仕掛かり中の１トランザクションのデータ転送をそのまま続行し、該１トランザクションのデータ転送完了後に、上記データパスを介して上記受信側装置へ上記所定のテストパターンを送信することを特徴としている。 According to a fifth aspect of the present invention, in a system in which a transmission side device and a reception side device are connected via a data path consisting of a plurality of paths , the transmission side device is connected to the reception side device via the data path. Te, when that is sending the transfer data of one transaction comprising a plurality of words, when it has detected an error in the transfer data the receiving side apparatus receives and notifies the transmitting-side received from the transmitting device device transmits a predetermined test pattern, by comparing the test pattern with the predetermined test pattern received by the receiving side apparatus via the data path to identify the faulty path and notifies the transmitting device, the sender device, as a complement data to supplement the transfer data of the one transaction component an error occurs, the valid transfer data, the disabilities Only the bit data corresponding to the path placed on the path other than the faulty path and retransmitted to the receiving side apparatus, the receiving device, of the above transferring data of each word constituting the one transaction, the fault the bit corresponding to the path has been retransmitted as the complementary data, a data transfer method for reproducing the transfer data of each word of the no data bits corresponding to the faulty path are sequentially arranged errors above 1 transactions Therefore, after receiving the notification of the occurrence of the error from the receiving side device, the transmitting side device transfers the data of one transaction in progress to the receiving side device via the data path. Proceed as it is, and after the data transfer of the one transaction is completed, the predetermined test pattern is sent to the receiving side device via the data path. It is characterized by transmitting a down.
また、請求項６記載の発明は、請求項５記載のデータ転送方法に係り、上記テストパターンが、対応する各ビットが互いに反転したデータで構成されている２ワードのデータからなることを特徴としている。 According to a sixth aspect of the invention, there is provided the data transfer method according to the fifth aspect , wherein the test pattern comprises two words of data composed of data obtained by inverting each corresponding bit. Yes.
また、請求項７記載の発明は、請求項５記載のデータ転送方法に係り、上記テストパターンが、各ワードを構成する各ビットがすべて "０”または "１”からなり、各ワードごとに順次対応するそれぞれのビットが反転している３ワード以上のデータからなることを特徴としている。 According to a seventh aspect of the invention, there is provided the data transfer method according to the fifth aspect of the invention, wherein the test pattern is such that each bit constituting each word is all "0" or "1", and each word is sequentially It consists of data of 3 words or more in which each corresponding bit is inverted.
また、請求項８記載の発明は、請求項５記載のデータ転送方法に係り、上記テストパターンが、同一パターンからなる複数ワードのデータと、該各複数ワードに対して対応するビットのデータがそれぞれ反転している一又は複数ワードのデータとから構成された３ワード以上のデータからなることを特徴としている。
The invention according to
本発明のデータ転送装置及び方法によれば、複数のデータ信号線を有するデータ転送経路におけるデータ通信障害を、余剰な経路を用意することなしに救済することができ、従って、ハードウェア資源を削減することが可能となる。 According to the data transfer apparatus and method of the present invention, a data communication failure in a data transfer path having a plurality of data signal lines can be remedied without preparing an extra path, and thus hardware resources are reduced. It becomes possible to do.
この発明のデータ転送装置は、複数のデータ信号線を有するデータパスの送端に設けられた送信側装置とデータパスの受端に設けられた受信側装置とからなるデータ転送装置であって、送信側装置に、受信データを格納するデータ格納手段と、受信側装置における転送データのエラー検出時所定のテストパターンを生成するテストパターン生成手段と、データ格納手段に格納されているデータにおける障害パスに該当するビットのデータを障害パス以外のビットにワードごとに順次配列してなる補完用データを生成するデータアライン制御手段とを備えるとともに、受信側装置に、データパスを介して転送されたテストパターンと所定のテストパターンとを比較して障害パスを特定するエラー検出手段と、データパスを介する転送データを格納する第１の受信データ格納手段と、送信側装置からの補完用データを格納する第２の受信データ格納手段と、第１の受信データ格納手段に格納されている各ワードのデータにおける障害パスに該当するビットに、第２のデータ格納手段に格納された補完用データにおける各ワードの障害パスに該当するビットのデータを順次配列してエラーのないデータを再生する出力制御手段とを備えている。 A data transfer apparatus according to the present invention is a data transfer apparatus including a transmission side device provided at a transmission end of a data path having a plurality of data signal lines and a reception side device provided at a reception end of the data path, A data storage means for storing received data in the transmission side apparatus, a test pattern generation means for generating a predetermined test pattern when an error is detected in the transfer data in the reception side apparatus, and a failure path in the data stored in the data storage means And a data alignment control means for generating complementary data by sequentially arranging the data of the bits corresponding to the bits other than the failure path for each word, and the test transferred to the receiving side device via the data path The error detection means that identifies the failure path by comparing the pattern with a predetermined test pattern, and the transfer data via the data path are stored. The first received data storage means, the second received data storage means for storing the complementary data from the transmission side device, and the failure path in the data of each word stored in the first received data storage means Output control means for reproducing the error-free data by sequentially arranging the bit data corresponding to the failure path of each word in the complementary data stored in the second data storage means in the corresponding bits. .
図１は、この発明の第１実施例であるデータ転送装置の構成を示すブロック図、図２は、本実施例のデータ転送装置におけるテストパターンを例示する図、図３は、本実施例のデータ転送装置における転送データと補完用データとを示す図、図４は、テストパターンの他の例を示す図、図５は、テストパターンのさらに他の例を示す図である。 FIG. 1 is a block diagram showing the configuration of a data transfer apparatus according to a first embodiment of the present invention, FIG. 2 is a diagram illustrating a test pattern in the data transfer apparatus of this embodiment, and FIG. FIG. 4 is a diagram illustrating another example of the test pattern, and FIG. 5 is a diagram illustrating still another example of the test pattern.
この例のデータ転送装置は、図１に示すように、データパス１を介して図示されない下位装置から受信したデータを送信する送信側装置２と、送信側装置２からデータパス３を介してデータを受信する受信側装置４と、図示されない上位装置へデータを転送するデータパス５とから概略構成されている。
データパス３は本発明による障害回復の対象となる、複数のデータ信号線（パス）を有するデータパスであって、その構成はパラレルでもよくシリアルでもよい。送信側装置２はデータパス３の送端側にあって、データパス１を介して下位装置に接続されている。受信側装置４はデータパス３の受端側にあって、データパス５を介して上位装置に接続されている。
As shown in FIG. 1, the data transfer device of this example includes a
The
さらに送信側装置２は、ＦＩＦＯ（First In First Out）メモリからなるデータバッファ６と、データバッファ６からのデータとテストパターン生成部８からのデータとデータアライン制御部９からのデータとの調停動作を行ってデータパス３に出力するポートセレクタ７と、障害検出に使用するためのテストパターンを生成するテストパターン生成部８と、データを並べ替えて出力する機能を有するデータアライン制御部９と、データバッファ６とテストパターン生成部８とデータアライン制御部９の動作を制御する送信制御部１０とから構成されている。
Further, the
また、受信側装置４は、パリティチェックやデータパターンによるデータの障害検出機能を持つエラー検出部１１と、転送データを格納する受信データバッファ１２と、補完用データを格納する受信データバッファ１３と、受信データを並べ替えて出力する機能を持つ出力制御部１４と、出力制御部１４と送信制御部１０に対する制御を行う受信制御部１５とから構成されている。
The
図２は、この例のデータ転送装置においてテストパターン生成部８が生成するテストパターンを例示し、１ワードが８ビットの２進データからなる転送データに対応して、８ビットの２進データ２ワードから構成されることが示されている。
図３は、この例のデータ転送装置における転送データと、これに対して図２に示されたテストパターンを適用した場合の補完用データとを示している。
以下、図１乃至図３を参照して、この例のデータ転送装置の動作を説明する。
FIG. 2 illustrates a test pattern generated by the test
FIG. 3 shows transfer data in the data transfer apparatus of this example, and complementary data when the test pattern shown in FIG. 2 is applied thereto.
The operation of the data transfer apparatus of this example will be described below with reference to FIGS.
最初、エラーが発生しない状態における、通常時の動作を説明する。
〔１〕下位装置からデータパス１を介して図３（ａ）に示すようなデータが転送されてきた場合、送信側装置２では、転送されたデータをデータバッファ６に格納して、データパス１６，ポートセレクタ７およびデータパス３を経て受信側装置４へ送出する。
〔２〕受信側装置４は、データパス３を介してデータを受信すると、エラー検出部１１においてパリティチェックを行う。チェック結果、エラーが検出されなかったときは、データをデータパス１７を経て受信データバッファ１２へ送出する。
〔３〕１トランザクションのデータが受信データバッファ１２に格納されると、受信データバッファ１２からのデータ送信が可能であることを示す通知が、データパス１８を経て出力制御部１４に送出される。
First, normal operation in a state where no error occurs will be described.
[1] When data as shown in FIG. 3A is transferred from the lower level device via the
[2] When receiving the data via the
[3] When data of one transaction is stored in the
〔４〕出力制御部１４が、受信データバッファ１２からデータの送信可能を示す通知を受信し、それまでにデータパス１９を経て受信制御部１５からエラー発生の通知を受けていない場合には、データパス２０を介して受信データバッファ１２の読み出し制御を行って、読み出したデータをデータパス５を経て上位装置へ送信する。
これと同時に、データパス２５を介して受信制御部１５へデータ転送完了通知を送出する。
〔５〕受信制御部１５がデータ転送完了通知を受信すると、データパス２１を経て送信制御部１０へデータ転送完了通知を送出する。
〔６〕送信制御部１０はデータ転送完了通知を受信すると、データパス２２を介してデータバッファ６を制御して、次トランザクションの送信動作に移行させる。
[4] When the
At the same time, a data transfer completion notification is sent to the
[5] When the
[6] When receiving the data transfer completion notification, the
次に、転送データにエラーが発生した場合における、１ビット単位での縮退動作を説明する。
〔１〕データパス３におけるデータ転送時、障害パスの存在によって転送データにエラーが発生し、エラー検出部１１でエラー検出が行われた場合、エラー検出部１１は、データパス２３を経て受信制御部１５へエラー検出通知を送出する。
エラーが検出された後も、データパス３，エラー検出部１１およびデータパス１７を介して、受信データバッファ１２に対する、仕掛かり中トランザクションのデータ転送が行われている。
受信データバッファ１２に転送された仕掛かり中の１トランザクションのデータには、図３（ｂ）において黒表示して表されているように、データパス３の固定障害に基づいて、各ワードごとに、０位〜７位の８ビット幅のデータ中に、１位と７位の２ビットの障害ビットのデータが含まれている。
Next, a degeneration operation in units of 1 bit when an error occurs in transfer data will be described.
[1] At the time of data transfer in the
Even after the error is detected, the data transfer of the in-process transaction to the
The data of one transaction in progress transferred to the
〔２〕受信制御部１５はエラー検出通知を受信したとき、データパス２１を経て送信制御部１０へエラー発生を通知する。
これと同時に、受信制御部１５はデータパス１９を経て出力制御部１４にもエラー検出を通知する。
〔３〕送信制御部１０は受信制御部１５からエラー通知を受けたとき、データパス２４を経てテストパターン生成部８に対してテストパターン送信指示を送出する。
〔４〕テストパターン生成部８は、送信制御部１０からテストパターン送信指示を受けると、１トランザクションのデータ転送完了後に、データパス２５，ポートセレクタ７及びデータパス３を経て、受信側装置４へテストパターンを送信する。
テストパターンは、受信側装置４のエラー検出部１１と送信側装置２のテストパターン生成部８との間で予め仕様として定められている、例えば図２に示すようなパターンのものを使用する。図２に例示されたテストパターンにおいては、第１ワードはすべて "０”からなり、第２ワードはすべて "１”からなっている。
[2] When receiving the error detection notification, the
At the same time, the
[3] When receiving an error notification from the
[4] When the test
As the test pattern, for example, a pattern as shown in FIG. 2 which is predetermined as a specification between the error detection unit 11 of the
〔５〕エラー検出部１１が、データパス３を経てテストパターンを受信すると、受信したテストパターンにも、図３（ｂ）に示すように、各ワードごとに、黒表示して表されたように１位と７位の２ビットの障害ビットが含まれている。
エラー検出部１１では、転送データと、仕様によって定められている障害ビットを含まないテストパターンとの比較を行って、固定故障となっているデータパスが各ワードの何ビット目であるかの特定を行い、特定された障害パスの情報をデータパス２３を経て受信制御部１５に通知する。
〔６〕受信制御部１５がエラー検出部１１から障害パス情報を受信すると、この情報をデータパス２１を経て送信制御部１０へ通知する。
これと同時に、受信制御部１５はデータパス１９を経て出力制御部１４にも障害パス情報を送出する。
[5] When the error detection unit 11 receives a test pattern via the
The error detection unit 11 compares the transfer data with a test pattern that does not include a failure bit defined by the specification, and specifies the number of bits in each word that is a fixed failure data path. And the
[6] When the
At the same time, the
〔７〕送信制御部１０は障害パス情報を受信すると、データパス２６を経てデータアライン制御部９に障害パス情報を送出する。
〔８〕データアライン制御部９は、障害パス情報に応じて、障害パスに該当するパスを介して送信した有効データ（エラーとなる前のデータ）を、データパス２７，２８を経てデータバッファ６から読み出し、データパス３を形成する各パスのうちの障害パス以外のパスに、読み出された有効データが載るように並べ替えて形成した、図３（ｂ）に示す補完用データのワードを、データパス２９，ポートセレクタ７及びデータパス３を経て受信側装置４へ送出する。
図３（ｂ）に示す、データパス３を経て送られる補完用ワードにおいては、黒表示して表された１位と７位の２ビットの障害ビットを除く部分に、転送データにおける障害ビットに対応する位置にあるべき１位と７位の２ビットのデータが、１トランザクションを構成する各ワードの順に配列されている。
〔９〕エラー検出部１１は、データパス３を介して補完用データを受信すると、これをデータパス３０を経て受信データバッファ１３へ送出する。
[7] When receiving the failure path information, the
[8] The data
In the complementary word sent through the
[9] When the error detection unit 11 receives the complementary data via the
〔10〕受信データバッファ１３は、１トランザクション分の補完用データを受信して格納すると、データパス３１を介して出力制御部１４へ受信完了を通知する。
出力制御部１４は、受信データバッファ１３から１トランザクション分の補完用データの受信が完了したことを示す通知を受けると、データパス１８，２０を用いて受信データバッファ１２から障害パスを用いて受信した転送データを読み出し、この転送データを、データパス３１，３２を用いて受信データバッファ１３から読み出した補完用データを用いて補う形でデータのマージ整形を行う。
具体的には、図３（ｂ）に示す障害ビットを含む１トランザクションのデータに対して、各ワードにおいて黒表示して表された１位と７位の２ビットの障害ビットの位置に、補完用データの対応するワードの１位と７位の２ビットのデータをそれぞれ配列すればよい。
その後、出力制御部１４は、マージされたデータによって、データパス５を介して上位装置へのデータ転送を行う。出力制御部１４は、データ転送が完了すると、データパス２５を介して受信制御部１５へデータ転送完了の通知を行う。
[10] When the
When the
Specifically, for the data of one transaction including the failure bit shown in FIG. 3B, the data is complemented at the positions of the first and seventh failure bits in black, which are displayed in black in each word. It is only necessary to arrange 2-bit data in the first and seventh positions of the corresponding word of the business data.
Thereafter, the
〔11〕以降のデータ転送においては、送信側装置２からの１トランザクションのデータ転送ごとに、同様の補完用データが送出され、出力制御部１４において前回と同様にマージ整形が行われる。
[11] In the subsequent data transfer, the same complementary data is sent for each data transfer of one transaction from the
図４においては、テストパターンの他の例が示されている。図４（ａ）に示す例においては、各ワードにおいて、 "０”と "１”とが交互に配列されているが、第１ワードと第２ワードとでは、 "０”と "１”の位置が入れ代わっている。
図４（ｂ）に示す例においては、各ワードにおいて、 "０”と "１”とが２ビットずつ交互に配列されているが、第１ワードと第２ワードとでは、 "０”と "１”の位置が入れ代わっている。
図４（ｃ）に示す例においては、各ワードにおいて、 "０”と "１”とが４ビットずつ交互に配列されているが、第１ワードと第２ワードとでは、 "０”と "１”の位置が入れ代わっている。
図４（ｄ）に示す例においては、各ワードにおいて、 "０”と "１”とが３ビットと１ビットの割合で交互に配列されているが、第１ワードと第２ワードとでは、 "０”と "１”の位置が入れ代わっている。
FIG. 4 shows another example of the test pattern. In the example shown in FIG. 4A, “0” and “1” are alternately arranged in each word, but “0” and “1” are arranged in the first word and the second word. The position has been changed.
In the example shown in FIG. 4B, in each word, “0” and “1” are alternately arranged by 2 bits. However, in the first word and the second word, “0” and “1” The 1 "position has been swapped.
In the example shown in FIG. 4C, in each word, “0” and “1” are alternately arranged by 4 bits. However, in the first word and the second word, “0” and “1” The 1 "position has been swapped.
In the example shown in FIG. 4D, in each word, “0” and “1” are alternately arranged at a rate of 3 bits and 1 bit, but in the first word and the second word, The positions of “0” and “1” are interchanged.
このように、図２，図４に示されたテストパターンにおいては、２ワードからなるパターンにおいて、第１ワードと第２ワードとにおける、対応するビット位置のデータが必ず反転したものとなるように構成されているので、障害パスに基づいて転送データがエラーして固定的に "０”になる場合でも、または "１”になる場合でも、エラー検出部１１では、転送データともとのテストパターンとのデータの違いによって必ずエラーを検出することが可能になる。
なお、以上の説明から理解されるように、２ワードからなるテストパターンの場合は、異なるワードにおける対応するビット位置のデータが必ず反転したものとなるように構成されていればよいので、このようなテストパターンの例は、図２，図４に示されたものに限らず、他の構成も可能であることが明らかである。
また、１ワードのテストパターンでは正しくエラーを検出することができず、従って使用不可能であることも、上述の説明から明らかである。
As described above, in the test patterns shown in FIGS. 2 and 4, the data of the corresponding bit positions in the first word and the second word are always inverted in the pattern consisting of two words. Therefore, even if the transfer data has an error and is fixed to “0” or “1” based on the failure path, the error detection unit 11 uses the test pattern with the transfer data. An error can always be detected by the difference in data.
As can be understood from the above description, in the case of a test pattern consisting of two words, it is sufficient that the data at the corresponding bit position in different words is always inverted. It is obvious that examples of such test patterns are not limited to those shown in FIGS. 2 and 4, and other configurations are possible.
It is also clear from the above description that an error cannot be correctly detected with a one-word test pattern, and therefore cannot be used.
図５においては、テストパターンのさらに他の例が示されている。図５に示す例は、転送データがアナログ的要素に基づく間欠的故障によってエラーを発生するような場合に、適用可能なテストパターンを例示している。
すなわち、転送データの "０”と "１”とが、トランザクションごとに切り替わるような高負荷な場合にのみ発生する間欠的な障害の場合や、特定のパターンで障害が発生するような場合には、障害パスを検出するために３ワード以上のテストパターンが必要となることが考えられる。
FIG. 5 shows still another example of the test pattern. The example shown in FIG. 5 exemplifies a test pattern applicable when the transfer data causes an error due to an intermittent failure based on an analog element.
In other words, in the case of an intermittent failure that occurs only when the transfer data “0” and “1” are high loads that switch between transactions, or when a failure occurs in a specific pattern It is conceivable that a test pattern of 3 words or more is required to detect a failure path.
図５（ａ）においては、トランザクションごとに転送データの "０”， "１”が反転するデータ転送装置において高負荷に基づいてエラーが発生するような場合に、障害パスの検出に有効なテストパターンを例示し、第１ワードから第６ワードを構成するビットがすべて "０”またはすべて "１”からなり、各ワードごとに順次対応するビットが反転している例が示されている。
また、図５（ｂ）においては、転送データがあるワード期間安定した後に反転するワードがあるとエラーが発生するような場合に有効なテストパターンの例を示し、第１ワードから第４ワードまでは同じパターンとなり、第５ワードで "０”と "１”が反転し、第６ワードで再びもとのパターンに戻る例が示されている。
In FIG. 5A, a test effective for detecting a failure path when an error occurs based on a high load in a data transfer apparatus in which “0” and “1” of transfer data are inverted for each transaction. A pattern is illustrated, and an example is shown in which the bits constituting the first to sixth words are all “0” or all “1”, and the corresponding bits are sequentially inverted for each word.
FIG. 5B shows an example of a test pattern that is effective when an error occurs when there is an inverted word after the transfer data is stabilized for a certain word period, from the first word to the fourth word. Shows an example in which “0” and “1” are inverted in the fifth word, and the original pattern is restored again in the sixth word.
このように、この例のデータ転送装置では、受信側装置でデータパスの転送データにエラーが検出されたとき、送信側装置からテストパターンを送出し、受信側装置でテストパターン上のエラー位置によって障害パスを特定することによって、送信側装置から障害パス情報に応じて転送前のデータにおける障害パス位置のデータを補完用データとして送信し、受信側装置で転送データのエラービットを補完用データによってマージして、エラーのないデータを再生するので、複数のデータ信号線を有するデータ転送経路におけるデータ通信障害を、余剰な経路を用意することなしに救済することができ、従って、ハードウェア資源の浪費を防止することが可能となる。 As described above, in the data transfer apparatus of this example, when an error is detected in the transfer data of the data path in the receiving side apparatus, the test pattern is transmitted from the transmitting side apparatus, and the receiving side apparatus determines the error position on the test pattern. By specifying the failure path, the data on the failure path in the data before transfer is transmitted as supplementary data from the transmission side device according to the failure path information, and the error bit of the transfer data is transmitted by the reception side device using the complementary data. Since the error-free data is reproduced by merging, the data communication failure in the data transfer path having a plurality of data signal lines can be remedied without preparing an extra path. It is possible to prevent waste.
図６は、本発明の第２実施例であるデータ転送装置における転送データと再送データとを示したものである。
この例の場合のデータ転送装置の構成は、図１に示された第１実施例の場合とほぼ同様であるが、受信データバッファ１３と、これから各部に接続されるデータパス３０，３１，３２が不要になる点が異なっている。それ以外の各部の構成とそれぞれの機能は、第１実施例の場合と同様である。
また、この例において使用されるテストパターンの構成も、図２，図４，図５に示されたものと同様である。
FIG. 6 shows transfer data and retransmission data in the data transfer apparatus according to the second embodiment of the present invention.
The configuration of the data transfer apparatus in this example is substantially the same as that of the first embodiment shown in FIG. 1, but the received
The configuration of the test pattern used in this example is the same as that shown in FIGS.
以下、図６を参照して、この例のデータ転送装置の動作を説明する。
この例において、障害パスが存在しない場合のデータ転送装置の動作は、第１実施例の場合と同様であり、図６（ａ）に示す転送データは、送信側装置２からデータパス３および受信側装置４を経て、そのままデータパス５から上位装置へ送出される。
以下においては、この例のデータ転送装置において、障害パスの存在によってエラーが発生した場合の動作について説明する。
The operation of the data transfer apparatus of this example will be described below with reference to FIG.
In this example, the operation of the data transfer apparatus when there is no failure path is the same as that in the first embodiment, and the transfer data shown in FIG. The data is sent from the
In the following, the operation when an error occurs due to the presence of a fault path in the data transfer apparatus of this example will be described.
〔１〕エラー検出部１１で転送データにエラーが検出された場合、エラー検出部１１は、データパス２３を経て受信制御部１５へエラー検出通知を送出する。
図６（ｂ）においては、１トランザクションの転送データの３ワード目において、黒表示して表された１位と７位の２ビットに障害が発生した場合を例示しているが、障害の発生は何ワード目であってもよい。
エラーが検出された後は、データパス３，エラー検出部１１およびデータパス１７を経て送られた、受信データバッファ１２における、仕掛かり中トランザクションの転送済みデータを無効とする。
〔２〕受信制御部１５はエラー検出通知を受信したとき、データパス２１を経て送信制御部１０へエラー発生を通知する。
これと同時に、受信制御部１５はデータパス１９を経て出力制御部１４にもエラー発生を通知する。
[1] When the error detection unit 11 detects an error in the transfer data, the error detection unit 11 sends an error detection notification to the
FIG. 6B illustrates a case where a failure occurs in the 2nd bit of the 1st and 7th positions displayed in black in the third word of the transfer data of one transaction. Can be any number of words.
After the error is detected, the transferred data of the in-process transaction in the
[2] When receiving the error detection notification, the
At the same time, the
〔３〕送信制御部１０は受信制御部１５からエラー発生の通知を受けたとき、データパス２４を経てテストパターン生成部８に対してテストパターン送信指示を送出する。
〔４〕テストパターン生成部８は、送信制御部１０からテストパターン送信指示を受信すると、データパス２５，ポートセレクタ７及びデータパス３を経て、受信側装置４へテストパターンを送信する。
テストパターンは、受信側装置４のエラー検出部１１と送信側装置２のテストパターン生成部８との間で予め仕様として定められている、例えば図２に示すようなパターンのものを使用する。図２に例示するパターンにおいては、第１ワードはすべて "０”からなり、第２ワードはすべて "１”からなっている。
[3] When the
[4] When the test
As the test pattern, for example, a pattern as shown in FIG. 2 which is predetermined as a specification between the error detection unit 11 of the
〔５〕エラー検出部１１が、データパス３を経てテストパターンを受信すると、このテストパターンにも、図６（ｂ）に示すように、各ワードごとに、黒表示して表されたように１位と７位の２ビットの障害ビットが含まれている。
エラー検出部１１では、転送データと、仕様によって定められている障害ビットを含まないテストパターンとの比較を行って、固定故障となっているデータパスが各ワードの何ビット目であるかの特定を行い、特定された障害パスの情報をデータパス２３を経て受信制御部１５に通知する。
〔６〕受信制御部１５がエラー検出部１１から障害パス情報を受信すると、この情報をデータパス２１を経て送信制御部１０へ通知する。
これと同時に、受信制御部１５はデータパス１９を経て出力制御部１４にも障害パス情報を通知する。
[5] When the error detection unit 11 receives a test pattern via the
The error detection unit 11 compares the transfer data with a test pattern that does not include a failure bit defined by the specification, and specifies the number of bits in each word that is a fixed failure data path. And the
[6] When the
At the same time, the
〔７〕送信制御部１０は障害パス情報を受信すると、データパス２６を経てデータアライン制御部９に障害パス情報を通知する。
〔８〕データアライン制御部９では、使用可能なデータパス上に有効データ（エラーとなる前のデータ）が載るようにデータの並べ替えを行って、データパス２９，ポートセレクタ７およびデータパス３を経て再送し、受信データバッファ１２はこのデータを保持する。
図６（ｂ）に示す１トランザクションの再送データにおいては、各ワードにおいて、黒表示して表されている障害パスに相当する１位と７位の２ビットの位置を除く各ビットに有効データが送出されていることが示されている。
〔９〕出力制御部１４においては、受信データバッファ１２から再送データを読み出し、障害パス以外の信号線に送出されている有効データのみによって各ワードのデータが形成されるように、再並べ替えを行って転送データを再生する。
[7] When the
[8] The
In the resend data of one transaction shown in FIG. 6B, valid data is stored in each bit except for the 1st and 7th 2-bit positions corresponding to the failure path shown in black in each word. It is shown being sent out.
[9] The
〔10〕出力制御部１４では、このようにした再生されたデータによって、データパス５を介して上位装置へのデータ転送を行う。
出力制御部１４は、データ転送が完了すると、データパス２５を介して受信制御部１５へデータ転送完了を通知し、これによって受信制御部１５からデータパス２１を経て送信制御部１０へデータ転送完了が通知される。
〔11〕以降のデータ転送においては、１トランザクションのデータ転送ごとに、障害パスの情報に基づくデータアライン制御部９におけるデータの並べ替えと、出力制御部１４におけるデータの再並べ替えとが行われてエラーのないデータが再生され、データパス５を介して上位装置に送信される。
[10] The
When the data transfer is completed, the
[11] In the subsequent data transfer, data rearrangement in the data
このように、この例のデータ転送装置によれば、受信側装置で転送データにエラーが検出されたとき、送信側装置からテストパターンを送出し、受信側装置ではテストパターン上のエラー検出によって障害パスを特定する。送信側装置では障害パスを使用しないように１トランザクションのデータを並べ替えて受信側装置に再送し、受信側装置では再送データによって各ワードのデータを形成するように再並べ替えを行って、エラーのない転送データを再生するので、複数のデータ信号線を有するデータ転送経路におけるデータ通信障害を、余剰な経路を用意することなしに救済することができる。
この例の場合、第１実施例に示された補完用データ送信の場合と比較して転送データ量が増加するが、受信データバッファ１３が不要になるので、ハードウェア量を削減することが可能になる。
Thus, according to the data transfer device of this example, when an error is detected in the transfer data at the receiving side device, a test pattern is transmitted from the transmitting side device, and the receiving side device fails due to error detection on the test pattern. Identify the path. The sending side device rearranges the data of one transaction so as not to use the fault path and retransmits it to the receiving side device, and the receiving side device performs the rearrangement so that the data of each word is formed by the retransmission data, and an error occurs. Since the transfer data having no data is reproduced, the data communication failure in the data transfer path having a plurality of data signal lines can be remedied without preparing an extra path.
In the case of this example, the amount of transfer data increases as compared with the case of complementary data transmission shown in the first embodiment, but the
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、転送データの１トランザクションを形成するワード数には制限がなく、また１ワードを構成するビット数にも制限はない。 The embodiment of the present invention has been described in detail with reference to the drawings. However, the specific configuration is not limited to this embodiment, and the present invention can be changed even if there is a design change or the like without departing from the gist of the present invention. include. For example, the number of words forming one transaction of transfer data is not limited, and the number of bits constituting one word is not limited.
開示したデータ転送装置の発明は、複数のデータ信号線を有する各種情報処理装置において利用可能なものであり、余剰な通信経路を持つことなしに、転送データの堅牢性を確保することが望ましい各種の場合に適用することができる。 The disclosed data transfer device invention can be used in various information processing devices having a plurality of data signal lines, and it is desirable to ensure the robustness of transfer data without having an extra communication path. It can be applied in the case of
２ 送信側装置
６ データバッファ（データ格納手段）
７ ポートセレクタ
８ テストパターン生成部（テストパターン生成手段）
９ データアライン制御部（データアライン制御手段）
１０ 送信制御部
４ 受信側装置
１１ エラー検出部（エラー検出手段）
１２ 受信データバッファ（受信データ格納手段）
１３ 受信データバッファ（受信データ格納手段）
１４ 出力制御部（出力制御手段）
１５ 受信制御部
１，３，５，１６〜３２ データパス
2
7
9 Data alignment controller (Data alignment control means)
DESCRIPTION OF
12 Received data buffer (Received data storage means)
13 Received data buffer (Received data storage means)
14 Output control unit (output control means)
15
Claims (8)
前記送信側装置に、複数のワードからなる１トランザクションの受信データを格納するデータ格納手段と、受信側装置における転送データのエラー検出時、前記受信側装置からエラー発生の通知を受けると、所定のテストパターンを生成して前記受信側装置に送信するテストパターン生成手段と、前記データ格納手段に格納されている前記受信データのうち、障害パスに該当するビットのデータを前記障害パス以外の前記パスに載せて前記受信側装置に転送して、エラーが発生した前記１トランザクション分の前記転送データを補完するための補完用データを生成するデータアライン制御手段とを備えるとともに、
前記受信側装置に、前記送信側装置から前記データパスを介して受信したテストパターンと前記所定のテストパターンとを比較して前記障害パスを特定するエラー検出手段と、前記送信側装置から前記データパスを介して転送されてきた前記１トランザクションの前記転送データを格納する第１の受信データ格納手段と、前記送信側装置から転送されてきた前記補完用データを格納する第２の受信データ格納手段と、前記第１の受信データ格納手段に格納されている前記１トランザクションを構成する各ワードの前記転送データのうち、前記障害パスに該当するビットに、前記第２のデータ格納手段に格納された前記補完用データであって、各ワードの前記障害パスに該当するビットのデータを順次配列してエラーのない前記１トランザクションの前記転送データを再生する出力制御手段とを備え、
前記送信側装置は、前記受信側装置から前記エラー発生の通知を受けた後も、前記データパスを介して、前記受信側装置に対して、仕掛かり中の１トランザクションのデータ転送をそのまま続行し、該１トランザクションのデータ転送完了後に、前記データパスを介して前記受信側装置へ前記所定のテストパターンを送信することを特徴とするデータ転送装置。 A data transfer apparatus comprising a transmission side device provided at a transmission end of a data path consisting of a plurality of paths and a reception side device provided at a reception end of the data path,
A data storage means for storing received data of one transaction consisting of a plurality of words in the transmitting side device, and upon receiving an error occurrence notification from the receiving side device upon detecting an error in transfer data in the receiving side device , a test pattern generating means to be transmitted to the receiving side apparatus generates a test pattern, the data storage unit of the reception data stored in said data bits corresponding to the faulty path other than the faulty path path And data alignment control means for generating supplementary data for supplementing the transfer data for the one transaction in which an error has occurred ,
The receiving device, an error detection means for identifying the faulty path by comparing said from the transmitting apparatus and the test pattern received via said data path and said predetermined test pattern, the data from the transmitting device first received data storage means, the second received data storage for storing the complementary data transferred from the transmitting side device for storing the transfer data of the one transaction that has been transferred via the path Of the transfer data of each word constituting the one transaction stored in the first received data storage unit and stored in the second data storage unit in the bit corresponding to the failure path. It said a complementary data, said no sequentially arranged corresponding bit data to the fault path error 1 Toranzakushi of each word And an output control means for reproducing the data transferred down,
Even after receiving the notification of the occurrence of the error from the receiving device, the transmitting device continues the data transfer of one transaction in progress to the receiving device via the data path. The data transfer apparatus transmits the predetermined test pattern to the receiving side apparatus via the data path after completion of data transfer of the one transaction .
前記送信側装置から前記受信側装置に、前記データパスを介して、複数のワードからなる１トランザクションの転送データを送っている際、前記受信側装置が受信した転送データにエラーを検出したことを前記送信側装置に通知したとき、前記送信側装置から受信側装置に所定のテストパターンを送信し、前記データパスを介して受信側装置で受信したテストパターンと前記所定のテストパターンとを比較して障害パスを特定して前記送信側装置に通知し、
前記送信側装置が、エラーが発生した前記１トランザクション分の前記転送データを補完するための補完用データとして、有効な転送データのうち、前記障害パスに該当するビットのデータのみを前記障害パス以外の前記パスに載せて前記受信側装置に再送し、
前記受信側装置は、前記１トランザクションを構成する各ワードの前記転送データのうち、前記障害パスに該当するビットに、前記補完用データとして再送されてきた、各ワードの前記障害パスに該当するビットのデータを順次配列してエラーのない前記１トランザクションの前記転送データを再生するデータ転送方法であって、
前記送信側装置は、前記受信側装置から前記エラー発生の通知を受けた後も、前記データパスを介して、前記受信側装置に対して、仕掛かり中の１トランザクションのデータ転送をそのまま続行し、該１トランザクションのデータ転送完了後に、前記データパスを介して前記受信側装置へ前記所定のテストパターンを送信することを特徴とするデータ転送方法。 In a system in which a transmission side device and a reception side device are connected via a data path consisting of a plurality of paths ,
The fact that an error has been detected in the transfer data received by the receiving device when sending the transfer data of one transaction consisting of a plurality of words from the transmitting device to the receiving device via the data path. wherein when notified to the transmission side apparatus transmits a predetermined test pattern to the receiving device from the transmitting device, comparing the data path and the test pattern received by the receiving side apparatus through said predetermined test pattern Identify the faulty path and notify the sending device,
As the supplement data for complementing the transfer data for the one transaction in which the error has occurred, the transmission side device only includes the data of the bit corresponding to the fault path other than the fault path among the valid transfer data. And resend to the receiving device on the path of
Bit the receiving side apparatus, which among the transfer data of each word constituting the one transaction, the bit corresponding to the faulty path, said have been retransmitted as a complement data, corresponding to the fault path of each word A data transfer method for reproducing the transfer data of the one transaction without error by sequentially arranging the data of
Even after receiving the notification of the occurrence of the error from the receiving device, the transmitting device continues the data transfer of one transaction in progress to the receiving device via the data path. A data transfer method comprising: transmitting the predetermined test pattern to the receiving side device via the data path after completion of data transfer of the one transaction .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005064471A JP4929602B2 (en) | 2005-03-08 | 2005-03-08 | Data transfer apparatus and method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005064471A JP4929602B2 (en) | 2005-03-08 | 2005-03-08 | Data transfer apparatus and method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2006251924A JP2006251924A (en) | 2006-09-21 |
| JP4929602B2 true JP4929602B2 (en) | 2012-05-09 |
Family
ID=37092386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005064471A Expired - Fee Related JP4929602B2 (en) | 2005-03-08 | 2005-03-08 | Data transfer apparatus and method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4929602B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102154186B1 (en) | 2013-12-03 | 2020-09-10 | 삼성전자 주식회사 | Timing Controller, Source Driver, Display Driving Circuit improving test efficiency and Operating Method thereof |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5336122A (en) * | 1976-09-16 | 1978-04-04 | Hitachi Ltd | Trouble retrial system |
| JP2000293443A (en) * | 1999-04-09 | 2000-10-20 | Nec Eng Ltd | Data transfer system and data transferring method used for the same |
-
2005
- 2005-03-08 JP JP2005064471A patent/JP4929602B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2006251924A (en) | 2006-09-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5348248B2 (en) | Memory system and memory system control method | |
| WO2006096879A1 (en) | System and method for tolerating communication lane failures | |
| KR101099471B1 (en) | PCI.Express COMMUNICATION SYSTEM AND COMMUNICATION METHOD THEREOF | |
| US9009556B2 (en) | Error correction and recovery in chained memory architectures | |
| US20080022193A1 (en) | Error correction for digital systems | |
| JP5256855B2 (en) | Data transfer device and data transfer method control method | |
| JP3996928B2 (en) | How to handle corrupted data | |
| CN105373441A (en) | Transmission control checking for interconnect circuitry | |
| KR100717572B1 (en) | Control method for error detection and correction apparatus, error detection and correction apparatus, and control program for error detection and correction apparatus | |
| JP4079940B2 (en) | Data transmission method and method | |
| JP4929602B2 (en) | Data transfer apparatus and method | |
| CN101406002B (en) | Apparatus for detecting errors in communication system | |
| US7328368B2 (en) | Dynamic interconnect width reduction to improve interconnect availability | |
| JP2008146236A (en) | Duplex control device and redundancy method of its control right setting signal | |
| CN113722770B (en) | End-to-end protection method and system based on hierarchical data integrity | |
| JP5145860B2 (en) | Redundant memory system and information processing apparatus | |
| JP6525251B2 (en) | Data transmission system and data transmission method | |
| JP4563834B2 (en) | Data communication system | |
| JP6330541B2 (en) | Data transmission / reception system, data transmission apparatus, and data transmission / reception system control method | |
| JP2000222294A (en) | Computer system and bus fault recovering method | |
| JP3913221B2 (en) | Information processing device | |
| JP2016066337A (en) | Information processor, storage device, and information processing system | |
| JPS62216440A (en) | Communication control method | |
| JPH05143472A (en) | Data transfer method | |
| JPH06291745A (en) | Method and system for detecting errors of transfer data |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080213 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110301 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110502 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120117 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120130 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4929602 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150224 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |