JP4923419B2 - Manufacturing method of semiconductor device - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 46
- 239000004065 semiconductor Substances 0.000 title claims description 37
- 239000012535 impurity Substances 0.000 claims description 39
- 239000013078 crystal Substances 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 16
- 238000005468 ion implantation Methods 0.000 claims description 10
- 238000000137 annealing Methods 0.000 claims description 9
- 230000003213 activating effect Effects 0.000 claims description 2
- 229910021332 silicide Inorganic materials 0.000 claims description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 2
- 239000000758 substrate Substances 0.000 description 25
- 238000010586 diagram Methods 0.000 description 14
- 230000001133 acceleration Effects 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 239000007790 solid phase Substances 0.000 description 5
- 239000006104 solid solution Substances 0.000 description 5
- 238000009826 distribution Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 229910052787 antimony Inorganic materials 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- 229910052738 indium Inorganic materials 0.000 description 3
- 229910052743 krypton Inorganic materials 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 238000005224 laser annealing Methods 0.000 description 2
- XUKUURHRXDUEBC-SXOMAYOGSA-N (3s,5r)-7-[2-(4-fluorophenyl)-3-phenyl-4-(phenylcarbamoyl)-5-propan-2-ylpyrrol-1-yl]-3,5-dihydroxyheptanoic acid Chemical compound C=1C=CC=CC=1C1=C(C=2C=CC(F)=CC=2)N(CC[C@@H](O)C[C@H](O)CC(O)=O)C(C(C)C)=C1C(=O)NC1=CC=CC=C1 XUKUURHRXDUEBC-SXOMAYOGSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Description
本発明は、半導体装置の製造方法に関し、特に、エクステンション部を備えたトランジスタを有する半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device having a transistor having an extension portion.
現在、携帯電話等に搭載されるＬＳＩ(Large Scale Integration)では、より小さい面積でより多くのデバイスを搭載するため、デバイスの微細化が進んで様々な微細技術が存在している。 At present, in LSI (Large Scale Integration) mounted on a mobile phone or the like, since more devices are mounted in a smaller area, device miniaturization advances and various micro technologies exist.
例えば、各デバイスを電気的に絶縁するために有効な半導体基板として、ＳＯＩ(Silicon On Insulator)基板が注目され、ＳＯＩ基板に対する微細技術が注目されている。また、デバイスの微細化が進んだことによってもたらされる短チャネル効果を十分に抑制する完全空乏型のデバイス構造が、注目されている。 For example, an SOI (Silicon On Insulator) substrate attracts attention as an effective semiconductor substrate for electrically insulating each device, and a fine technology for the SOI substrate attracts attention. Further, a fully depleted device structure that sufficiently suppresses the short channel effect brought about by the advancement of device miniaturization has attracted attention.
なお、半導体基板に対し、Ｇｅ+をイオン注入して非晶質化し、Ｐ型不純物のＢ+をイオン注入し、高温でレーザーアニール法によってＰ型不純物を活性化する技術が存在している（例えば、特許文献１）。
しかし、この完全空乏型のデバイスをＳＯＩ基板上で実現した場合、ＳＯＩ基板のＳｉ層の膜厚が約１０ｎｍ程度に薄膜化すると、エクステンション部の寄生抵抗が増加して駆動電流が減少してしまう。また、この完全空乏型のデバイスにおいて、エクステンション部等の活性領域に注入された不純物がＳＯＩ基板平面と平行方向にチャネル側に熱拡散すると、短チャネル効果を十分に抑制できなくなってしまう。 However, when this fully depleted device is realized on an SOI substrate, if the thickness of the Si layer of the SOI substrate is reduced to about 10 nm, the parasitic resistance of the extension portion increases and the drive current decreases. . Further, in this fully depleted device, if the impurity implanted into the active region such as the extension portion is thermally diffused to the channel side in the direction parallel to the SOI substrate plane, the short channel effect cannot be sufficiently suppressed.
また、特許文献１により開示された技術では、半導体基板の中でもＳＯＩ基板に適用した場合、レーザーアニール法によって表面ＳＯＩ層が高温となり、熱伝導率の小さなＳＯＩ基板のＢＯＸ(Burried Oxide)によってその熱がＳＯＩ基板の裏側に逃げられず、ＳＯＩ層に熱がこもってしまう。よって、特許文献１により開示された技術は、ＳＯＩ基板に対して適用しにくい。 In the technique disclosed in Patent Document 1, when applied to an SOI substrate among semiconductor substrates, the surface SOI layer becomes high temperature by laser annealing, and the heat is generated by BOX (Burried Oxide) of the SOI substrate having a low thermal conductivity. Cannot escape to the back side of the SOI substrate, and heat is trapped in the SOI layer. Therefore, the technique disclosed in Patent Document 1 is difficult to apply to an SOI substrate.
本発明は、このような点に鑑みてなされたものであり、ＳＯＩ基板において、エクステンション部等の活性領域における寄生抵抗を減少させて急峻な不純物プロファイルを得ることができる半導体装置の製造方法を提供することを目的とする。 The present invention has been made in view of the above points, and provides a method for manufacturing a semiconductor device capable of reducing a parasitic resistance in an active region such as an extension portion and obtaining a steep impurity profile in an SOI substrate. The purpose is to do.
本発明では、上記課題を解決するために、絶縁膜上に形成されたＳＯＩ層である半導体結晶層にゲート絶縁膜およびゲート電極を形成する工程と、ゲート電極の側壁に第１サイドウォールを形成する工程と、第１サイドウォールを形成する工程の後、半導体結晶層上にエピタキシャル層を形成する工程と、ゲート電極および第１サイドウォールをマスクとして、半導体結晶層に第１不純物の注入を行う工程と、第１アニール処理を行い、第１不純物を活性化させる工程と、第１アニール処理の後、第１サイドウォールを除去する工程と、第１サイドウォールを除去した後、ゲート電極をマスクとして半導体結晶層にイオン注入を行い、ソースドレイン領域の下部に半導体結晶層の結晶を残存させつつソースドレイン領域の上部をアモルファス層とし、エクステンション領域においては半導体結晶層の上面から絶縁膜界面までの全てをアモルファス層とする工程と、第１サイドウォールを除去した後、ゲート電極をマスクとして半導体結晶層に第２不純物の注入を行う工程と、４００℃−７００℃の第２アニール処理を行い、アモルファス層を結晶化し、第２不純物を活性化させる工程と、を有することを特徴とする半導体装置の製造方法が提供される。
In the present invention, in order to solve the above-described problem, a step of forming a gate insulating film and a gate electrode on a semiconductor crystal layer which is an SOI layer formed on the insulating film, and a first sidewall is formed on the side wall of the gate electrode And the step of forming the first sidewall, the step of forming the epitaxial layer on the semiconductor crystal layer, and the first impurity implantation into the semiconductor crystal layer using the gate electrode and the first sidewall as a mask. A step of performing a first annealing process and activating a first impurity; a process of removing the first sidewall after the first annealing process; and a step of removing the first sidewall and then masking the gate electrode performing ion implantation into a semiconductor crystal layer, the upper portion of the source drain region while leaving a crystalline semiconductor crystal layer under the source drain regions amorphous as And then a step of the amorphous layer all from the upper surface of the semiconductor crystal layer in the extension region to the insulating film interface, after removing the first side wall, the injection of the second impurity into the semiconductor crystal layer using the gate electrode as a mask There is provided a method for manufacturing a semiconductor device, comprising: a step of performing a second annealing process at 400 ° C. to 700 ° C. to crystallize an amorphous layer and activate a second impurity.
本発明では、ソースを形成する領域及びドレインを形成する領域と、ソース及びドレインのエクステンション部を形成する領域とをアモルファス化した後に低温で固相において再結晶化するようにする。 In the present invention, the region for forming the source and the region for forming the drain and the region for forming the extension portion of the source and drain are made amorphous and then recrystallized in a solid phase at a low temperature.
このようにすると、不純物が固溶限界を超えて活性化するので、エクステンション部等の活性領域における寄生抵抗が減少する。よって、エクステンション部等の活性領域における駆動電流が増加する。また、不純物の熱拡散を抑制して活性化するので、イオン注入直後の不純物プロファイルをほとんど維持できる。よって、エクステンション部等の活性領域における急峻な不純物プロファイルを得ることができる。 In this case, since the impurities are activated beyond the solid solution limit, the parasitic resistance in the active region such as the extension portion is reduced. Therefore, the drive current in the active region such as the extension portion increases. Moreover, since the thermal diffusion of impurities is suppressed and activated, the impurity profile immediately after the ion implantation can be almost maintained. Therefore, a steep impurity profile in the active region such as the extension portion can be obtained.
以下、本発明の実施の形態を、図面を参照して説明する。
まず、本発明の実施の形態のトランジスタについて説明する。図１は、トランジスタの要部断面模式図である。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
First, a transistor according to an embodiment of the present invention will be described. FIG. 1 is a schematic cross-sectional view of a main part of a transistor.
トランジスタ３０は、図１に例示するように、ＢＯＸ３６を有するＳＯＩ基板上に形成され、ＢＯＸ３６上にチャネルとゲート絶縁膜３７とを介してゲート３８を有している。また、トランジスタ３０は、チャネルの側面に、エクステンション部３２ｃを介してソース３２ａを有し、エクステンション部３２ｄを介してドレイン３２ｂを有している。
As illustrated in FIG. 1, the transistor 30 is formed on an SOI substrate having a
このトランジスタ３０において、ソース３２ａからキャリアを供給してドレイン３２ｂに出力する。また、ゲート絶縁膜３７を介してゲート３８とチャネルとによってコンデンサを形成し、ゲート３８はチャネルに流れるキャリアを制御する。また、ＢＯＸ３６は、各トランジスタ等の素子を基板と電気的に絶縁する。また、エクステンション部３２ｃ、３２ｄは、横方向の電界強度を緩和し、ホットエレクトロン効果を抑制する。
In this transistor 30, carriers are supplied from the source 32a and output to the drain 32b. Further, a capacitor is formed by the gate 38 and the channel through the gate insulating film 37, and the gate 38 controls carriers flowing through the channel. The
次に、本発明の実施の形態で利用される低温固相エピタキシャル成長(Solid Phase Epitaxial Regrowth、ＳＰＥＲ)の経過について説明する。図２は、ＳＰＥＲの経過の例を示す図である。 Next, the progress of low-temperature solid phase epitaxial growth (SPER) used in the embodiment of the present invention will be described. FIG. 2 is a diagram illustrating an example of the progress of SPER.
まず、図２（Ａ）に例示するように、結晶層４０が存在する。次いで、図２（Ｂ）に例示するように、Ａｒ、Ｇｅ、Ｓｉ、Ａｓ、Ｓｂ、Ｉｎ、ＫｒまたはＸｅ等の重い原子をイオン注入し、結晶層４０の所定の部分をアモルファス化し、アモルファス層５０を形成する。次いで、アモルファス層５０に所定の不純物をイオン注入する。なお、不純物をイオン注入した後、アモルファス化してもよい。次いで、図２（Ｃ）に例示するように、アモルファス層５０を長時間にわたって低温で固相において再結晶化する。 First, as illustrated in FIG. 2A, the crystal layer 40 exists. Next, as illustrated in FIG. 2B, heavy atoms such as Ar, Ge, Si, As, Sb, In, Kr, or Xe are ion-implanted, and a predetermined portion of the crystal layer 40 is amorphized to form an amorphous layer. 50 is formed. Next, predetermined impurities are ion-implanted into the amorphous layer 50. In addition, after ion-implanting an impurity, you may make it amorphous. Next, as illustrated in FIG. 2C, the amorphous layer 50 is recrystallized in a solid phase at a low temperature for a long time.
このようにすると、ＳＰＥＲによって不純物が固溶限界を超えて活性化するので、イオン注入された部分における寄生抵抗が減少する。よって、イオン注入された部分における駆動電流が増加する。 In this case, impurities are activated beyond the solid solution limit by SPER, so that the parasitic resistance in the ion-implanted portion is reduced. Therefore, the drive current in the ion implanted portion increases.
また、ＳＰＥＲによって製造工程が低温で実行され、不純物の熱拡散を抑制して活性化するので、イオン注入直後の不純物プロファイルをほとんど維持できる。よって、イオン注入された部分における急峻な不純物プロファイルを得ることができるので、短チャネル効果を抑制できる。 In addition, since the manufacturing process is performed at a low temperature by SPER and the thermal diffusion of impurities is suppressed and activated, the impurity profile immediately after ion implantation can be almost maintained. Therefore, since a steep impurity profile can be obtained in the ion-implanted portion, the short channel effect can be suppressed.
次に、トランジスタ３０のゲート３８の下のチャネルにおいて、不純物濃度の分布について説明する。図３は、不純物濃度の分布の例を示す図である。
不純物濃度の分布は、図３に例示するように、チャネルにおいて、エクステンション部と逆の導電型不純物濃度は低く、エクステンション部３２ｃ、３２ｄにおいて、不純物が固溶限界を超えて活性化して不純物濃度は高い。そして、チャネルとエクステンション部３２ｃ、３２ｄとの間において、不純物濃度の差は急峻であり、急峻な不純物プロファイルとなる。
Next, the distribution of impurity concentration in the channel below the gate 38 of the transistor 30 will be described. FIG. 3 is a diagram illustrating an example of an impurity concentration distribution.
As illustrated in FIG. 3, the impurity concentration distribution is such that, in the channel, the conductivity type impurity concentration opposite to the extension portion is low, and in the extension portions 32 c and 32 d, the impurities are activated beyond the solid solution limit and the impurity concentration is high. The difference in impurity concentration is steep between the channel and the extension portions 32c and 32d, resulting in a steep impurity profile.
このようにすると、チャネルとエクステンション部３２ｃ、３２ｄとの間において、不純物濃度の差が急峻なので、長い実効ゲート長を有するチャネルを形成できる。
次に、本発明の実施の形態のトランジスタ３０における各製造工程について説明する。図４は、第１の製造工程の例を示す図である。図５は、第２の製造工程の例を示す図である。図６は、第３の製造工程の例を示す図である。図７は、第４の製造工程の例を示す図である。図８は、第５の製造工程の例を示す図である。図９は、第６の製造工程の例を示す図である。図１０は、第７の製造工程の例を示す図である。図１１は、第８の製造工程の例を示す図である。図１２は、第９の製造工程の例を示す図である。
In this way, since the difference in impurity concentration is steep between the channel and the extension portions 32c and 32d, a channel having a long effective gate length can be formed.
Next, each manufacturing process in the transistor 30 according to the embodiment of the present invention will be described. FIG. 4 is a diagram illustrating an example of the first manufacturing process. FIG. 5 is a diagram illustrating an example of the second manufacturing process. FIG. 6 is a diagram illustrating an example of the third manufacturing process. FIG. 7 is a diagram illustrating an example of the fourth manufacturing process. FIG. 8 is a diagram illustrating an example of the fifth manufacturing process. FIG. 9 is a diagram illustrating an example of the sixth manufacturing process. FIG. 10 is a diagram illustrating an example of the seventh manufacturing process. FIG. 11 is a diagram illustrating an example of the eighth manufacturing process. FIG. 12 is a diagram illustrating an example of the ninth manufacturing process.
まず、図４に例示するように、ＢＯＸ３６と結晶層３２とを有するＳＯＩ基板上に、ゲート絶縁膜３７を介してゲート３８を形成する。次いで、図５に例示するように、サイドウォール３１を形成する。次いで、図６に例示するように、結晶層３２のソース３２ａ及びドレイン３２ｂを、約２０ｎｍ〜３０ｎｍの膜厚でエピタキシャル成長させる。次いで、図７に例示するように、ソース３２ａ及びドレイン３２ｂに対し、不純物をイオン注入し、高温でスパイクＲＴＡ等によって活性化する。ここで、サイドウォール３１の存在により、チャネルに対する熱拡散の影響はない。次いで、図８に例示するように、サイドウォール３１を除去する。次いで、図９に例示するように、結晶層３２にＡｒ、Ｇｅ、Ｓｉ、Ａｓ、Ｓｂ、Ｉｎ、ＫｒまたはＸｅ等の重い原子をイオン注入し、ソース３２ａ及びドレイン３２ｂと、エクステンション部３２ｃ、３２ｄとをアモルファス化し、アモルファス層３３を形成する。例えば、Ｇｅ+をイオン注入する場合、約４ＫｅＶ〜４０ＫｅＶの加速エネルギで約５×１０14ｃｍ-2〜２×１０15ｃｍ-2のドーズ量をイオン注入する。具体的には、結晶層３２の膜厚が約１０ｎｍである場合、Ｇｅ+を、約５ＫｅＶの加速エネルギで約１×１０15ｃｍ-2のドーズ量をイオン注入する。また、例えば、Ａｒ+をイオン注入する場合、約３ＫｅＶ〜２５ＫｅＶの加速エネルギで約５×１０14ｃｍ-2〜２×１０15ｃｍ-2のドーズ量をイオン注入する。具体的には、結晶層３２の膜厚が約１０ｎｍである場合、Ａｒ+を、約３ＫｅＶの加速エネルギで約１×１０15ｃｍ-2のドーズ量をイオン注入する。なお、この製造工程において、ゲート３８の下のチャネルと、ソース３２ａ及びドレイン３２ｂの下のＢＯＸ３６界面上の結晶層３２とを残すように、イオン注入の加速エネルギを調整する。次いで、図９に例示するように、エクステンション部３２ｃ、３２ｄに対し、不純物をイオン注入する。次いで、図１０に例示するように、約４００度〜７００度の低温で約１分間〜２時間のアニールにより、アモルファス層３３を固相において再結晶化することができる。例えば、結晶層３２の膜厚が約１０ｎｍであってＧｅ+でアモルファス化した場合、約６５０度の低温で約２分間のアニールにより、アモルファス層３３を完全に固相において再結晶化する。ここで、再結晶化の種になる部分は、図８で例示した製造工程で残したチャネル及び結晶層３２である。また、ソース３２ａ及びドレイン３２ｂはＳＯＩ基板平面と垂直方向に再結晶化し、エクステンション部３２ｃ、３２ｄはＳＯＩ基板平面と平行方向に再結晶化する。次いで、図１１に例示するように、サイドウォール３４を形成する。次いで、図１２に例示するように、ソース３２ａ、ドレイン３２ｂ及びゲートの各コンタクト部分にシリサイド層３５ａ、３５ｂ、３５ｃを形成する。
First, as illustrated in FIG. 4, the gate 38 is formed on the SOI substrate having the
ここで、エクステンション部３２ｃ、３２ｄに対する不純物のイオン注入の製造工程において、ソース３２ａ及びドレイン３２ｂに対する不純物のイオン注入の製造工程を、同時に実行してもよい。また、アモルファス化する製造工程において、ソース３２ａ及びドレイン３２ｂの下のＢＯＸ３６界面上の結晶層３２を残さなくてもよい。
Here, in the manufacturing process of impurity ion implantation for the extension portions 32c and 32d, the manufacturing process of impurity ion implantation for the source 32a and the drain 32b may be performed simultaneously. Further, in the manufacturing process for making amorphous, it is not necessary to leave the crystal layer 32 on the interface of the
このようにすると、ＳＰＥＲによって不純物が固溶限界を超えて活性化するので、エクステンション部３２ｃ、３２ｄ等の活性領域における寄生抵抗が減少する。よって、エクステンション部３２ｃ、３２ｄ等の活性領域における駆動電流が増加する。 By doing so, impurities are activated beyond the solid solution limit by SPER, so that the parasitic resistance in the active regions such as the extension portions 32c and 32d is reduced. Therefore, the drive current in the active region such as the extension portions 32c and 32d increases.
また、ＳＰＥＲによって製造工程が低温で実行され、不純物の熱拡散を抑制して活性化するので、イオン注入直後の不純物プロファイルをほとんど維持できる。よって、エクステンション部３２ｃ、３２ｄ等の活性領域における急峻な不純物プロファイルを得ることができるので、短チャネル効果を抑制できる。 In addition, since the manufacturing process is performed at a low temperature by SPER and the thermal diffusion of impurities is suppressed and activated, the impurity profile immediately after ion implantation can be almost maintained. Therefore, since a steep impurity profile in the active region such as the extension portions 32c and 32d can be obtained, the short channel effect can be suppressed.
なお、本発明の実施の形態は、ゲートがチャネルに対して一面から接するプレーナ型トランジスタだけでなく、ゲートがチャネルに対して複数面から接する３次元フィン型トランジスタに対しても適用できる。図１３は、プレーナ型トランジスタの例を示す図である。図１４は、フィン型トランジスタの例を示す図である。 Note that the embodiment of the present invention can be applied not only to a planar transistor whose gate is in contact with a channel from one side but also to a three-dimensional fin type transistor whose gate is in contact with a channel from multiple sides. FIG. 13 is a diagram illustrating an example of a planar transistor. FIG. 14 is a diagram illustrating an example of a fin-type transistor.
プレーナ型トランジスタ７０は、図１３に例示するように、ＢＯＸ７３を有するＳＯＩ基板上に形成され、ソース及びドレイン等を形成する活性領域７２とチャネルを制御するゲート７１とを有する。ゲート７１の下の部分において、エクステンション部をＳＰＥＲにより成長させる。
As illustrated in FIG. 13, the planar transistor 70 is formed on an SOI substrate having a
フィン型トランジスタ８０は、図１４に例示するように、ＢＯＸ８３を有するＳＯＩ基板上に形成され、ソース及びドレイン等を形成する活性領域８２とチャネルを制御するゲート８１とを有する。ゲート８１によって３方向から囲われた部分において、エクステンション部をＳＰＥＲにより成長させる。
As illustrated in FIG. 14, the fin-type transistor 80 is formed on an SOI substrate having a
このようにすると、フィン型トランジスタ８０はゲート８１がチャネルに対して複数面から接するので、チャネルの制御性が高く、また、チャネルの駆動電流が増加する。また、フィン型トランジスタ８０は現在のＬＳＩの製造技術により形成できるので、新たな製造技術は不要である。 In this way, since the gate 81 of the fin-type transistor 80 is in contact with the channel from a plurality of surfaces, the channel controllability is high and the channel drive current increases. Further, since the fin-type transistor 80 can be formed by the current LSI manufacturing technology, no new manufacturing technology is required.
（付記１） エクステンション部を備えたトランジスタを有する半導体装置の製造方法において、
ソースを形成する領域及びドレインを形成する領域と、前記ソース及び前記ドレインのエクステンション部を形成する領域とをアモルファス化した後に再結晶化し、不純物を、固溶限界を超えて熱拡散を抑制して活性化させることを特徴とする半導体装置の製造方法。
(Supplementary Note 1) In a method for manufacturing a semiconductor device having a transistor having an extension portion,
The region for forming the source and the region for forming the drain and the region for forming the extension part of the source and the drain are recrystallized and then recrystallized to suppress the thermal diffusion beyond the solid solution limit. A method of manufacturing a semiconductor device, characterized by being activated.
（付記２） Ａｒ、Ｇｅ、Ｓｉ、Ａｓ、Ｓｂ、Ｉｎ、ＫｒまたはＸｅの原子をイオン注入し、前記ソースを形成する領域及び前記ドレインを形成する領域と、前記ソース及び前記ドレインの前記エクステンション部を形成する領域とをアモルファス化することを特徴とする付記１記載の半導体装置の製造方法。 (Supplementary Note 2) Ar, Ge, Si, As, Sb, In, Kr, or Xe atoms are ion-implanted, the region for forming the source and the region for forming the drain, and the extension portion for the source and the drain The method for manufacturing a semiconductor device according to appendix 1, wherein the region for forming the semiconductor layer is made amorphous.
（付記３） 前記トランジスタのゲートの下のチャネルを残してアモルファス化することを特徴とする付記１記載の半導体装置の製造方法。
（付記４） 前記トランジスタがＳＯＩ基板を用いて形成される場合には、前記トランジスタの前記ソースを形成する領域及び前記ドレインを形成する領域の下のＢＯＸ界面上を残してアモルファス化することを特徴とする付記１記載の半導体装置の製造方法。
(Additional remark 3) The manufacturing method of the semiconductor device of Additional remark 1 characterized by making it amorphous, leaving the channel under the gate of the said transistor.
(Supplementary Note 4) When the transistor is formed using an SOI substrate, the transistor is made amorphous by leaving a BOX interface below a region where the source is formed and a region where the drain is formed. The manufacturing method of the semiconductor device of Additional remark 1.
（付記５） 前記トランジスタがＳＯＩ基板を用いて形成される場合には、前記ソースを形成する領域及び前記ドレインを形成する領域は、ＳＯＩ基板平面と垂直方向に再結晶化することを特徴とする付記１記載の半導体装置の製造方法。 (Supplementary Note 5) When the transistor is formed using an SOI substrate, the region for forming the source and the region for forming the drain are recrystallized in a direction perpendicular to the plane of the SOI substrate. A method for manufacturing a semiconductor device according to appendix 1.
（付記６） 前記トランジスタがＳＯＩ基板を用いて形成される場合には、前記ソース及び前記ドレインの前記エクステンション部を形成する領域は、ＳＯＩ基板平面と平行方向に再結晶化することを特徴とする付記１記載の半導体装置の製造方法。 (Supplementary note 6) When the transistor is formed using an SOI substrate, the source and drain regions where the extension portions are formed are recrystallized in a direction parallel to the plane of the SOI substrate. A method for manufacturing a semiconductor device according to appendix 1.
（付記７） 前記トランジスタは、完全空乏型トランジスタであることを特徴とする付記１記載の半導体装置の製造方法。
（付記８） 前記トランジスタは、プレーナ型トランジスタであることを特徴とする付記１記載の半導体装置の製造方法。
(Additional remark 7) The said transistor is a fully depleted transistor, The manufacturing method of the semiconductor device of Additional remark 1 characterized by the above-mentioned.
(Additional remark 8) The said transistor is a planar type transistor, The manufacturing method of the semiconductor device of Additional remark 1 characterized by the above-mentioned.
（付記９） 前記トランジスタは、フィン型トランジスタであることを特徴とする付記１記載の半導体装置の製造方法。 (Additional remark 9) The said transistor is a fin type transistor, The manufacturing method of the semiconductor device of Additional remark 1 characterized by the above-mentioned.
３０ トランジスタ
３２ａ ソース
３２ｂ ドレイン
３２ｃ、３２ｄ エクステンション部
３６ ＢＯＸ
３７ ゲート絶縁膜
３８ ゲート
30 Transistor 32a Source 32b Drain 32c,
37 Gate insulation film 38 Gate
Claims (3)
前記ゲート電極の側壁に第１サイドウォールを形成する工程と、
前記第１サイドウォールを形成する工程の後、前記半導体結晶層上にエピタキシャル層を形成する工程と、
前記ゲート電極および前記第１サイドウォールをマスクとして、前記半導体結晶層に第１不純物の注入を行う工程と、
第１アニール処理を行い、前記第１不純物を活性化させる工程と、
前記第１アニール処理の後、前記第１サイドウォールを除去する工程と、
前記第１サイドウォールを除去した後、前記ゲート電極をマスクとして前記半導体結晶層にイオン注入を行い、ソースドレイン領域の下部に前記半導体結晶層の結晶を残存させつつ前記ソースドレイン領域の上部をアモルファス層とし、エクステンション領域においては前記半導体結晶層の上面から前記絶縁膜界面までの全てを前記アモルファス層とする工程と、
前記第１サイドウォールを除去した後、前記ゲート電極をマスクとして前記半導体結晶層に第２不純物の注入を行う工程と、
４００℃−７００℃の第２アニール処理を行い、前記アモルファス層を結晶化し、前記第２不純物を活性化させる工程と、
を有することを特徴とする半導体装置の製造方法。 Forming a gate insulating film and a gate electrode in a semiconductor crystal layer which is an SOI layer formed on the insulating film;
Forming a first sidewall on the side wall of the gate electrode;
After the step of forming the first sidewall, forming an epitaxial layer on the semiconductor crystal layer;
Implanting a first impurity into the semiconductor crystal layer using the gate electrode and the first sidewall as a mask;
Performing a first annealing treatment to activate the first impurities;
Removing the first sidewall after the first annealing treatment;
After removing the first sidewall, ion implantation is performed on the semiconductor crystal layer using the gate electrode as a mask, and the upper portion of the source / drain region is amorphous while the crystal of the semiconductor crystal layer is left below the source / drain region. A layer, and in the extension region, from the upper surface of the semiconductor crystal layer to the insulating film interface all the amorphous layer, and
After removing the first sidewall, implanting a second impurity into the semiconductor crystal layer using the gate electrode as a mask;
Performing a second annealing treatment at 400 ° C. to 700 ° C., crystallizing the amorphous layer, and activating the second impurities;
A method for manufacturing a semiconductor device, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005073672A JP4923419B2 (en) | 2005-03-15 | 2005-03-15 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005073672A JP4923419B2 (en) | 2005-03-15 | 2005-03-15 | Manufacturing method of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2006261232A JP2006261232A (en) | 2006-09-28 |
| JP4923419B2 true JP4923419B2 (en) | 2012-04-25 |
Family
ID=37100168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005073672A Expired - Fee Related JP4923419B2 (en) | 2005-03-15 | 2005-03-15 | Manufacturing method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4923419B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101121633B1 (en) | 2009-12-30 | 2012-03-09 | 주식회사 하이닉스반도체 | Semiconductor device and method for fabricating the same |
| GB201415708D0 (en) | 2014-09-05 | 2014-10-22 | Cambridge Display Tech Ltd | Semiconductor doping |
| CN114121659B (en) | 2020-08-28 | 2023-10-03 | 长鑫存储技术有限公司 | Method for manufacturing semiconductor device |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3547419B2 (en) * | 2001-03-13 | 2004-07-28 | 株式会社東芝 | Semiconductor device and manufacturing method thereof |
| US6624037B2 (en) * | 2001-08-01 | 2003-09-23 | Advanced Micro Devices, Inc. | XE preamorphizing implantation |
| JP2004153066A (en) * | 2002-10-31 | 2004-05-27 | Fujitsu Ltd | Method of manufacturing semiconductor device |
| JP4066022B2 (en) * | 2003-04-03 | 2008-03-26 | 富士通株式会社 | Manufacturing method of semiconductor device |
| JP2007504660A (en) * | 2003-09-03 | 2007-03-01 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Method for manufacturing a double gate field effect transistor device and such a double gate field effect transistor device |
-
2005
- 2005-03-15 JP JP2005073672A patent/JP4923419B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2006261232A (en) | 2006-09-28 |
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| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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| A711 | Notification of change in applicant |
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| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R150 | Certificate of patent or registration of utility model |
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